CN104238995B

CN104238995B - 一种非线性反馈移位寄存器

Info

Publication number: CN104238995B
Application number: CN201310248491.7A
Authority: CN
Inventors: 戴紫彬; 李伟; 南龙梅; 章轶; 陈韬; 刘建国; 张立朝; 徐劲松; 徐进辉
Original assignee: PLA Information Engineering University
Current assignee: PLA Information Engineering University
Priority date: 2013-06-21
Filing date: 2013-06-21
Publication date: 2017-03-15
Anticipated expiration: 2033-06-21
Also published as: CN104238995A

Abstract

本发明实施例提供了一种非线性反馈移位寄存器，数据分配网络依据逻辑运算函数从状态值中选择变量并将变量进行输出，计算网络将数据分配网络输入的变量进行逻辑与和逻辑异或运算，因为密码算法的非线性反馈函数均能转换为仅包含逻辑与和逻辑异或的函数，因此，本发明实施例所述的非线性反馈移位寄存器，因为数据分配网络依据的逻辑运算函数由逻辑与运算和逻辑异或运算组成，计算网络进行的计算同样由逻辑与和逻辑异或运算组成，所以，能够依据不同的非线性反馈函数进行数据的选择及计算，从而广泛适用于不同的密码算法。

Description

一种非线性反馈移位寄存器

技术领域

本发明涉及信息处理领域，尤其涉及一种非线性反馈移位寄存器。

背景技术

非线性反馈移位寄存器是构成序列密码算法的核心部件，用于产生随机序列。非线性反馈移位寄存器主要由移位寄存器和非线性反馈函数运算单元组成。由于不同的非线性反馈移位寄存器使用的反馈函数存在很大差异，而使用不同的密码算法构造随机序列需要不同的反馈函数，因此，现有的非线性反馈移位寄存器通常不能广泛适用于不同的密码算法。

发明内容

有鉴于此，本发明实施例提供了一种非线性反馈移位寄存器，目的在于解决现有的非线性移位寄存器不能广泛适用于不同的密码算法的问题。

为了实现上述目的，本发明实施例提供了以下技术方案：

一种非线性反馈移位寄存器，包括：

M个并联的运算模块，所述M为整数，且M>0，所述运算模块包括：

数据分配网络，用于接收输入的状态值，依据逻辑运算函数从所述状态值中选择运算变量并将所述运算变量输出，所述逻辑运算函数通过非线性反馈函数转换得到，由逻辑与运算和逻辑异或运算组成；

计算网络，用于对所述数据分配网络输出的所述运算变量进行逻辑与和逻辑异或运算，所述计算网络的结构依据所述逻辑运算函数预先配置得到；

移位输出网络，用于将未参与逻辑运算的状态值及所述逻辑运算的结果进行移位，并将所述移位结果输出。

优选地，所述数据分配网络包括：

X个Y级二选一数据选择器，所述Y级二选一数据选择器用于依据逻辑运算函数从接收的状态值中选择1bit运算变量。

优选地，所述计算网络包括：

逻辑运算网络，用于接收所述数据分类网络输出的运算变量，对所述运算变量进行逻辑运算；

组合运算网络，用于将所述逻辑运算单元的运算结果进行逻辑与和逻辑异或的组合运算。

优选地，所述逻辑运算网络包括：

N个级联的逻辑运算单元，其中，N为不为零的整数，所述逻辑运算单元包括：

依据第一运算变量及第二运算变量的输入，输出预先存储的数据的查找表LUT401，所述预先存储的数据为所述逻辑运算函数在剩余变量的不同取值下的结果，所述剩余运算变量为所述运算变量中除去第一运算变量及第二运算变量之外的运算变量，所述第一运算变量和所述第二运算变量为所述逻辑运算函数中出现次数最多的两个状态值；

与所述查找表相连的、利用二选一数据选择器实现所述查找表输出的数据与剩余运算变量的逻辑运算的子单元。

优选地，所述组合运算网络包括：

接收所述逻辑运算网络的输出结果、并将所述输出结果进行逻辑与运算的逻辑与计算阵列；

依据编程设置将所述逻辑运算网络的输出结果及所述逻辑与运算阵列的输出结果进行逻辑异或运算并输出的可编程异或运算阵列。

优选地，所述移位输出网络包括：

I个并联的二选一数据选择器，所述I为不为零的整数。

本发明实施例提供的一种非线性反馈移位寄存器，数据分配网络依据逻辑运算函数从状态值中选择变量并将变量进行输出，计算网络将数据分配网络输入的变量进行逻辑与和逻辑异或运算，因为密码算法的非线性反馈函数均能转换为仅包含逻辑与和逻辑异或的函数，因此，本发明实施例所述的非线性反馈移位寄存器，因为数据分配网络依据的逻辑运算函数由逻辑与运算和逻辑异或运算组成，计算网络进行的计算同样由逻辑与和逻辑异或运算组成，所以，能够依据不同的非线性反馈函数进行数据的选择及计算，从而广泛适用于不同的密码算法。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例公开的一种非线性反馈移位寄存器中运算模块的结构示意图；

图2为本发明实施例公开的一种非线性反馈移位寄存器的结构示意图；

图3为本发明实施例公开的一种非线性反馈移位寄存器中数据分配网络的结构示意图；

图4为本发明实施例公开的一种非线性反馈移位寄存器的逻辑运算网络中的逻辑运算单元的结构示意图；

图5为本发明实施例公开的一种非线性反馈移位寄存器的逻辑运算网络中的逻辑运算单元的配置及运算示意图；

图6为本发明实施例公开的一种非线性反馈移位寄存器中的组合运算网络的结构示意图；

图7为本发明实施例公开的一种非线性反馈移位寄存器中的移位输出网络的结构示意图；

图8为本发明实施例公开的又一种非线性反馈移位寄存器的结构示意图；

图9为本发明实施例公开的又一种非线性反馈移位寄存器中数据分配网络的结构示意图；

图10为本发明实施例公开的又一种非线性反馈移位寄存器中共用的组合运算网络的结构示意图；

图11为本发明实施例公开的又一种非线性反馈移位寄存器中移位输出网络的结构示意图。

具体实施方式

本发明实施例公开了一种非线性反馈移位寄存器，其核心发明点在于，依据非线性反馈函数均能够分解为由逻辑与和逻辑异或组成的表达式的原理，非线性反馈移位寄存器的数据分配网络依据由非线性反馈函数转换得到的、由逻辑与运算和逻辑异或运算组成的逻辑运算函数配置状态数据，计算网络针对配置好的状态数据进行逻辑与和逻辑异或运算，从而使得所述非线性反馈移位寄存器不会受到非线性反馈函数不同的制约，从而能够适用于不同的非线性反馈函数。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开的一种非线性反馈移位寄存器，包括：

M个运算模块，所述M为整数，且M>0，其中，如图1所示，所述运算模块包括：

数据分配网络101，用于接收输入的状态值，依据逻辑运算函数从所述状态值中选择运算变量并将所述运算变量输出，所述逻辑运算函数通过非线性反馈函数转换得到，由逻辑与运算和逻辑异或运算组成；

其中，逻辑运算函数可以预先由其它装置将非线性反馈函数转换为仅包括逻辑与运算和逻辑异或运算的表达式，将所述表达式发送给数据分配网络。

计算网络102，用于对所述数据分类网络输出的所述运算变量进行逻辑与和逻辑异或运算，所述计算网络的结构依据所述逻辑运算函数预先配置得到；

需要说明的是，可以依据预先得到的逻辑运算函数对计算网络进行配置。

移位输出网络103，用于将未参与逻辑运算的状态值及所述逻辑运算的结果进行移位，并将所述移位结果输出。

现有技术中，非线性反馈移位寄存器往往只能够适用于某几种序列密码算法，可重构性能差，而本实施例所述的非线性反馈移位寄存器，数据分配网络和计算网络均依据由逻辑与运算和逻辑异或运算组成的逻辑运算函数进行数据的处理，因为非线性反馈函数能够转换为由逻辑与运算和逻辑异或运算组成的逻辑运算函数，因此，本实施例所述的非线性反馈移位寄存器，能够广泛适用于不同的序列密码算法的反馈函数。

上述实施例中，M的取值可以为不为零的任意整数，下面分别选择M=1和M=4的情况进行详细说明。

本发明实施例公开的又一种非线性反馈移位寄存器，如图2所示，包括：

一个运算模块，本实施例中，可以使用BANKA表示，BANKA中包括：

数据分配网络201；

本实施例中，具体地，如图3所示，数据分配网络中可以包括120个8级二选一数据选择器，即120个“64选1”的数据选择器，其中，每个“64选1”数据选择器由6级二选一数据选择器构成，用于实现从输入的NFSR128bit状态数据中选择出任意1bit运算变量。图3中的左半部分为120个级联的数据选择器，其中，NFSR_data0[31:0]和NFSR_data1[31:0]为输入数据分配网络的状态值，每一个数据选择器输出的数据分别为DO[0]、DO[1]、……DO[119]，数据分配网络的整体输出为ZA[119:0]，图3中的右半部分为一个数据选择器的内部结构示意图，其中1mux表示1个二选一数据选择器、2mux2表示2个二选一数据选择器、4mux2表示4个二选一数据选择器、32mux2表示32个二选一数据选择器。seil[5:0]表示数据选择器的选择端，从64bit数据中选择1个bit，共需要6bit，即seil[5:0]，seil[0]～seil[5]对应每一个二选一数据选择器的选择端，当seil[0]=1时，选择左边输入，当seil[0]=0时，选择右边输入。

逻辑运算网络202，用于接收所述数据分类网络输出的运算变量，对所述运算变量进行逻辑运算；

本实施例中，逻辑运算网络依据所述逻辑运算函数预先配置得到，可以包括N个级联的逻辑运算单元，其中，N为不为零的整数，如图4所示，所述逻辑运算单元包括：

具体地，所述查找表LUT中可以包括多个LUT单元，一个LUT单元存储剩余变量在一种取值下的结果，可以记为函数A，其中包括a和b两个变量，每个LUT中均包括4个1bit的存储单元，每个1bit的存储单元用于存储第一变量和第二变量在不同取值下函数A的一个结果，每个LUT单元能够存储4bit的数据。

与所述查找表相连的、利用二选一数据选择器实现所述查找表输出的数据与所述剩余运算变量的逻辑运算的子单元402。

图4中，a、b为两个由数据分配网络输出的运算变量，作为逻辑运算单元的输入变量，分别输入16个LUT中，本实施例中，可以预先计算得到非线性反馈函数的运算结果，具体地，a、b为两个bit，取值范围为00、01、10、11四种情况，所以输入最多对应四种不同的方式，对于一个给定的（包含a、b）的非线性反馈函数，上述四种不同的输入情况下，即能够得到四个不同的计算结果，将其存储在LUT内，通过LUT内存储的数据，完成输入数据a、b在图4所示逻辑运算单元中的运算。其中U0、V0、W0、R0、U1、V1、W1、R1是数据选择器的选择控制信息，决定具体哪个变量参与到非线性函数的计算中来。c0、d0、e0、f0、c1、d1、e1、f1变量都可以是非线性反馈函数的输入变量，与a、b一起构成非线性反馈函数，但是每次并不会选取全部，只是选取其中的某几个。例如F40(a,b,d0,f0)，那么d0,f0就是有效的非线性反馈函数的输入变量。从根本上讲，就是数据分配网络的输出。

图4所示的逻辑运算单元实现的功能如表1所示：

表1NLM电路功能表

其中，Fxy表示逻辑运算网络的输出端的函数类型，x表示函数的输入变量个数，y用于区分同时实现x个输入变量的布尔函数逻辑表达式形式。函数变量中将输入NLM_Dataina简写成a，其它变量做相同简化表示。

表1中，NLM_Config[1:0]信号由配置寄存器输入，用于控制NLM电路实现参与运算的变量的个数。译码电路将NLM_Con_Config[1:0]信号译码成电路中控制数据选择器的选择端。译码电路生成对应关系如表2所示：

表2配置信息译码表

需要说明的是，图4中所示的电路为本领域常见的通过LUT和级联的数据选择器实现数据的选择输出的电路模式，由此，本领域技术人员从图5、表1和表2中可以推断出上述运算电路的工作过程，即：使用上述控制电路可控制一个逻辑运算单元实现如下功能：控制16个LUT共同工作，完成一个六变量的任意函数表现形式的计算；可将16个LUT分为两部分，完成二个五变量以内的任意布尔函数运算；可将16个LUT分为四个部分，完成四个四变量任意布尔函数运算。这样通过一个NLM电路能够重构完成多种函数运算，能够灵活的重构出算法中所需的变量个数较少的布尔函数运算。

例如，对于非线性反馈函数f(x)=ab+abe0+abc0+c0（其中+代表异或运算）依据e0和c0不同的取值，可以得到如下四个函数：

e0=0、c0=1时，F1(x)=ab+ab+1=1；

e0=0、c0=0时，F2(x)=ab；

e0=1、c0=1时，F3(x)=ab+1；

e0=1、c0=0时，F4(x)=0；

将上述四个函数分别对应到每个LUT中，因为对应不同的a与b的取值，每个函数有四种结果，所以，每个LUT中，一种结果占用1bit。

按照图中所示，先对四个LUT依据上述Fi（x）进行配置。配置结果如图5所示，然后，U0=0，Fi（x）的输出结果未经改变直接通过第1级数据选择器；在第二级数据选择器，V0=0，按照c0的取值选择从四个Fi（x）选取对应的两个Fi（x），完成将c0变量的加入；在第三级数据选择器，W0=1，按照e0的取值从两个Fi（x）选择对应一个Fi（x），完成将e0变量的加入，S0=0，将结果直接通过第4级数据选择器，Y2的输出即为f(x)。

组合运算网络203，用于将所述逻辑运算单元的运算结果进行逻辑与和/或逻辑异或的组合运算；

具体地，如图6所示，所述组合运算网络包括：

图6中，NLM表示逻辑运算单元，NLM1、……、NLM12分别表示12个逻辑运算单元，FIA为输出信号。“·”表示固定与门，“×”表示可编程的异或门。图6中上半部分为可编程异或阵列，其功能为选择NLM运算结果与高次与项参与非线性函数运算，下半部分固定与门阵列的功能为将NLM运算结果进行固定相与，完成高次与项的计算。

例如，使用图6所示的网络计算如下非线性反馈函数：

f(x)=a₁b₁+a₁b₁e0₁+a₁b₁c0₁+c0₁+a₂b₂+a₂b₂e0₂+a₂b₂c0₂+c0₂，

可以将f(x)按照以下方式分解：

f(x)=f₁(x)+f₂(x)=(a₁b₁+a₁b₁e0₁+a₁b₁c0₁+c0₁)+(a₂b₂+a₂b₂e0₂+a₂b₂c0₂+c0₂)，

如图6中所示，NLM1选取一个输出端输出f₁(x)，NLM2选取一个输出端输出f₂(x)，然后输出端所对应的“×”编程为进行异或运算，那么FIA输出端即为f(x)函数的计算结果。

移位输出网络204，图7所示为移位输出网络的硬件结构示意图，其中，包括32个并联的二选一数据选择器，每一个二选一数据选择器的输入信号均分别为FIA及跟其对应的非线性移位寄存器输入的状态值，控制信号为译码信号，当译码信号的值为“1”时，二选一数据选择器选择FIA作为输出，当译码信号的值为“0”时，二选一数据选择器选择跟其对应的状态值作为输出。由此，能够将FIA插入到状态值中。其中，NFSR_Updata0[31]、……、NFSR_Updata0[0]分别为32个二选一数据选择器输出的数据。

基于上述结构，图2所示的非线性移位寄存器的工作过程为：

数据分配网络接收状态值NFSR_data0[31：0]及NFSR_data1[31：0]，依据预设的非线性反馈函数，从状态值中选择出包括120bit的序列ZA[119:0]，逻辑运算网络接收ZA[119:0]并依据对非线性反馈函数表达式的拆分结果，完成对每个拆分得到的子布尔函数的计算，组合运算网络完成对多个子布尔函数间的异或运算，移位输出网络依据译码电路输出的译码序列，将FIA插入状态值中，其中，配置寄存器的作用为定位插入的具体位置，具体实现通过移位寄存器的长度完成译码。

本实施例所述的非线性移位寄存器，通过由逻辑运算网络及组合运算网络构成的计算网络实现状态值的计算过程，因为任何非线性反馈函数都能够分解为逻辑与和\或逻辑异或运算的组合，因此，本实施例所述的非线性位移寄存器能够适用于不同的非线性反馈函数，从而广泛适用于不同的密码算法。

本发明实施例提供的又一种非线性反馈移位寄存器，包括：

4个运算模块（BANKA、BANKB、BANKC和BANKD），其中每个运算模块的具体结构如上述实施例所述，这里不再赘述。

如图8所示，4个运算模块并联连接。

需要说明的是，在本实施例中，数据分配网络如图9所示，其中，BANKA、BANKB、BANKC和BANKD都由120个8级二选一数据选择器构成，在前7级数据选择器的作用下，能够从128bit数据中，选择其中的任意1比特。第八级数据选择器，采用将BANKC与BANKA进行二选一操作，BANKD与BANKB进行二选一操作。由此，经前7级数据选择后的信息通过数据选择网络可以在128bit之间的输入数据进行选择，加入第八级数据混合网络之后，输出数据可在256bit的输入数据中进行选择，其中ExBkA_XA0[6:0]、ExBkA_XA119[6:0]、ExBkB_XB0[6:0]、ExBkB_XB119[6:0]、ExBkC_XC0[6:0]、ExBkB_XC119[6:0]、ExBkC_XD0[6:0]、ExBkC_XD119[6:0]、ExBkA_XA0[7]ExBkA_XA119[7]、ExBkB_XB0[7]、ExBkB_XB119[7]、ExBkC_XC0[7]、ExBkB_XC119[7]、ExBkC_XD0[7]、ExBkC_XD119[7]均为数据选择器的选择控制信号。

本实施例中，BANKA与BANKB可以共用一个组合运算网络，BANKC与BANKD可以共用一个组合运算网络，共用的组合运算网络可以如图10所示，其为图6所示的组合运算网络的并联，共用的组合运算网络的输出为FIA和FIB。

本实施例中，移位输出网络的结构如图11所示，主要功能是完成非线性反馈移位寄存器的移位操作和将非线性反馈函数的计算结果（FIA、FIB）插入到非线性反馈移位寄存器之中。如图8所示，依据移位寄存器的长度译码产成Y[127:0]信号，其中‘1’表明选择非线性反馈函数的反馈位置，选择FIA或者FIB输出。‘0’表明非反馈函数的反馈位置，选择反馈移位寄存器移位后的数据输出。

现有非线性反馈移位寄存器的硬件实现，每个时钟周期仅能逐比特更新，且输出1bit，硬件实现的吞吐率不能满足密码算法的高速实现需求。本实施例所述的非线性反馈移位寄存器，由4个计算模块并联构成，在实现较高的可重构性的基础上，能够实现并行计算。

本实施例方法所述的功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算设备可读取存储介质中。基于这样的理解，本发明实施例对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该软件产品存储在一个存储介质中，包括若干指令用以使得一台计算设备（可以是个人计算机，服务器，移动计算设备或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种非线性反馈移位寄存器，其特征在于，包括：

移位输出网络，用于将未参与逻辑运算的状态值及所述逻辑运算的结果进行移位，并将所述移位结果输出；

所述计算网络包括：逻辑运算网络和组合运算网络；

所述逻辑运算网络，用于接收所述数据分类网络输出的运算变量，对所述运算变量进行逻辑运算；

所述逻辑运算网络包括：

N个级联的逻辑运算单元，其中，N为不为零的整数，所述逻辑运算单元包括：依据第一运算变量及第二运算变量的输入，输出预先存储的数据的查找表LUT401，所述预先存储的数据为所述逻辑运算函数在剩余变量的不同取值下的结果，所述剩余运算变量为所述运算变量中除去第一运算变量及第二运算变量之外的运算变量，所述第一运算变量和所述第二运算变量为所述逻辑运算函数中出现次数最多的两个状态值；与所述查找表相连的、利用二选一数据选择器实现所述查找表输出的数据与剩余运算变量的逻辑运算的子单元；

所述组合运算网络，用于将所述逻辑运算单元的运算结果进行逻辑与和逻辑异或的组合运算。

2.根据权利要求1所述的非线性反馈移位寄存器，其特征在于，所述数据分配网络包括：

3.根据权利要求1所述的非线性反馈移位寄存器，其特征在于，所述组合运算网络包括：

4.根据权利要求1所述的非线性反馈移位寄存器，其特征在于，所述移位输出网络包括：

I个并联的二选一数据选择器，所述I为不为零的整数。