JP2022534300A - コーディングおよび変調方法、復調および復号方法、装置、ならびにデバイス - Google Patents

コーディングおよび変調方法、復調および復号方法、装置、ならびにデバイス Download PDF

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Abstract

本出願の実施形態は、コーディングおよび変調方法、復調および復号方法、装置、ならびにデバイスを提供する。コーディングおよび変調方法は、Ｋ個のエンコードされるべきビットと、変調方式とを取得するステップであって、Ｋは１以上の整数である、ステップと、変調方式のＭ個のビットレベルに基づいて、Ｋ個のエンコードされるべきビットをコーディングして、Ｍ’個のコードブロックを取得するステップであって、Ｍ’＜Ｍであり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、Ｎはシンボルブロック長であり、ｉは１からＭ’までの整数であり、（１）ｉ番目のコードブロックに含まれる情報ビットの量はＫiであり、（２）Ｍ、Ｍ’、Ｎ、Ｎi、Ｍi、およびＫiはすべて正の整数である、ステップと、Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従ってＭ’個のコードブロックを変調して、変調されたシンボルシーケンスを取得し出力するステップであって、コード長がＭi＊Ｎであるコードブロックは、マッピング関係におけるＭi個のビットレベルに対応する、ステップとを含む。これは、コーディングの複雑性を低減させる。

Description

本出願は、通信技術の分野に関し、特に、コーディングおよび変調方法、復調および復号方法、装置、ならびにデバイスに関する。
本出願は、参照によりその全体が本明細書に組み込まれている、２０１９年５月３１日に中国特許庁に出願された「ＣＯＤＩＮＧ ＡＮＤ ＭＯＤＵＬＡＴＩＯＮ ＭＥＴＨＯＤ， ＤＥＭＯＤＵＬＡＴＩＯＮ ＡＮＤ ＤＥＣＯＤＩＮＧ ＭＥＴＨＯＤ， ＡＰＰＡＲＡＴＵＳ， ＡＮＤ ＤＥＶＩＣＥ」という名称の中国特許出願第２０１９１０４６８０５６．２号の優先権を主張するものである。
通信技術の分野では、通信デバイス（たとえば、端末デバイスまたは基地局）が、ポーラ符号（Ｐｏｌａｒ ｃｏｄｅ）を使用することによってチャネルコーディングおよび復号を行うことがある。
従来の技術では、送信側は通常、マルチレベル符号化（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｏｄｅｄ、ＭＬＣ）変調方式を使用することによってコーディングを行う。具体的には、変調方式に対応するＭ個のビットレベルが最初に決定されてよく、エンコードされるべきビットが、シンボルブロックの長さに基づいてエンコードされて、Ｍ個のコードブロックが取得される。Ｍ個のコードブロックは、Ｍ個のビットレベルにそれぞれマッピングされ、変調後にチャネル上に送信される。しかしながら、上記の処理において各コードブロックは独立してエンコードされる。大量のビットレベルがある場合、エンコードにより得られる大量のコードブロックが存在する。結果として、コーディングの複雑性が比較的高い。
本出願は、コーディングの複雑性を低減させるために、コーディングおよび変調方法、復調および復号方法、装置、およびデバイスを提供する。
第１の態様によれば、本出願の実施形態は、コーディングおよび変調方法を提供する。方法は、Ｋ個のエンコードされるべきビットと、変調方式とを取得するステップと、変調方式のＭ個のビットレベルに基づいて、Ｋ個のエンコードされるべきビットをエンコードして、Ｍ’個のコードブロックを取得するステップと、Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従ってＭ’個のコードブロックを変調して、変調されたシンボルシーケンスを取得し出力するステップとを含んでよく、コード長がＭi＊Ｎであるコードブロックは、マッピング関係におけるＭi個のビットレベルに対応し、Ｍ’＜Ｍであり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、Ｎはシンボルブロック長であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000002
であり、ｉ番目のコードブロックに含まれる情報ビットの量はＫiであり、
Figure 2022534300000003
であり、Ｋ、Ｍ、Ｍ’、Ｎ、Ｎi、Ｍi、およびＫiはすべて正の整数である。
上記の処理では、Ｋ個のエンコードされるべきビットがエンコードおよび変調されるとき、Ｋ個のエンコードされるべきビットは、変調方式のＭ個のビットレベルに基づいてエンコードされて、Ｍ’個のコードブロックを取得する。Ｍ’個のコードブロックは、Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従って変調されて、変調されたシンボルシーケンスを取得し出力する。エンコードによって取得されたコードブロックの量（Ｍ’）は、ビットレベルの量（Ｍ）よりも小さく、したがって、エンコードされるべきコードブロックの量が減少される。これはさらに、コーディングの複雑性を低減させる。エンコードされるべきコードブロックの減少された量は、コードレート割当てをより簡単にし、これがさらに、コーディングの複雑性を低減させる。
可能な実装では、Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する。
上記の処理では、各コードブロックのコード長ＮiがＭi＊Ｎであるので、Ｍ’個のコードブロックのうちの少なくとも２つが異なるコード長を有するとき、コードブロックの量がビットレベルの量よりも少ないことが保証されることが可能である。
可能な実装では、コード長がＭi＊ＮであるコードブロックがマッピングされるＭi個のビットレベルの間のビットレベル容量差の絶対値は、事前設定された差以下である。
上記の処理では、コード長がＭi＊ＮであるコードブロックがマッピングされるＭi個のビットレベルの間のビットレベル容量差の絶対値が、事前設定された差以下であるとき、同じコードブロックを受け持つビットレベルは、可能な限り同じ容量を有し得る。したがって、コーディング性能が高い。
可能な実装では、Ｋ個のエンコードされるべきビットは、以下の実現可能な実装において、すなわち、Ｍ個のビットレベルのビットレベル容量に基づいて、Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに分類するステップ、およびＭ’個のエンコードされるべきシーケンスを別々にエンコードして、Ｍ’個のコードブロックを取得するステップにおいて、変調方式のＭ個のビットレベルに基づいてエンコードされ得る。
上記の処理では、まず、Ｋ個のエンコードされるべきビットが、Ｍ’個のエンコードされるべきシーケンスに分類され、次いで、Ｍ’個のエンコードされるべきシーケンスが別々にエンコードされる。したがって、コーディング効率が比較的高く、コーディング性能が比較的高い。
可能な実装では、Ｍ個のビットレベルのビットレベル容量に基づいて、Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに分類するステップは、Ｍ個のビットレベルをＭ’個のグループのビットレベルに分類するステップであって、ビットレベルの各グループは、少なくとも１つのビットレベルを含む、ステップと、Ｎと、ビットレベルの各グループに含まれるビットレベルの量と、ビットレベルの各グループにおける各ビットレベルのビットレベル容量とに基づいて、Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに分類するステップとを含む。
上記の処理ではＫ個のエンコードされるべきビットは、Ｎと、ビットレベルの各グループに含まれるビットレベルの量と、ビットレベルの各グループにおける各ビットレベルのビットレベル容量とに基づいて分類される。ビットレベル容量とコードレートとの間には事前設定された対応関係がある。したがって、分割によって取得された各エンコードされるべきシーケンスに含まれるビットの量は、コード長、および対応するコードブロックのコードレートにマッチし得る。
可能な実装では、Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従ってＭ’個のコードブロックを変調するステップは、任意のｉ番目のコードブロックについて、Ｍiが１と等しい場合、ｉ番目のコードブロックをコンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルにマッピングするステップと、任意のｉ番目のコードブロックについて、Ｍiが１より大きい場合、ｉ番目のコードブロックをＭi個のビットストリームに変換し、Ｍi個のビットストリームをコンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルに別々にマッピングするステップであって、各ビットストリームの長さはＮであり、１つのビットストリームが、ｉ番目のグループのビットレベルのうちの１つのビットレベルにマッピングされる、ステップとを含む。
可能な実装では、ビットレベルのｉ番目のグループにおけるビットレベルのビットレベル容量の間の差は、事前設定された差以下である
上記の処理では、Ｎビットは１つのビットレベルにマッピングされ得、１つのコードブロックに対応するビットは、ビットレベルのグループにおけるビットレベルにマッピングされ得る。ビットレベルのｉ番目のグループにおけるビットレベルのビットレベル容量の間の差が、事前設定された差以下であるとき、同じコードブロックを受け持つビットレベルは、可能な限り同じ容量を有し得る。したがって、コーディング性能が高い。
可能な実装では、ｉ番目のコードブロックをＭi個のビットストリームに変換する前に、インターリーブ処理がｉ番目のコードブロックに対してさらに行われる。
上記の処理では、インターリーブ処理がｉ番目のコードブロックに対して行われ、したがって、同じコードブロックを受け持つビットレベルの容量は、可能な限り同じ平均差を有し得る。したがって、コーディング性能が比較的高い。
可能な実装では、変調方式が、８位相シフトキーイングＰＳＫ変調または８差動位相シフトキーイングＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
可能な実装では、変調方式が、１６直交振幅変調ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
第２の態様によれば、本出願の実施形態は、復調および復号方法を提供する。方法は、Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルを取得するステップと、Ｎ個の変調されたシンボルに基づいて、Ｍ’個のコードブロックを順次に復調および復号して、Ｍ’個のコードブロックの復号結果を取得するステップとを含んでよくＭ’＜Ｍであり、Ｍは変調方式のビットレベルの量であり、Ｎはシンボルブロック長であり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000004
であり、Ｍ、Ｍ’、Ｎ、Ｎi、およびＭiはすべて正の整数である。
上記の処理では、Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルが取得された後、Ｍ’個のコードブロックは、Ｎ個の変調されたシンボルに基づいて、順次に復調および復号されて、Ｍ’個のコードブロックの復号結果を取得する。１つのコードブロックはＭiビットレベルに対応し、Ｍ’は１以上である。Ｍ’が１より大きいとき、並列復調がＭiビットレベルに対して行われて、ｉ番目のコードブロックのＬＬＲを取得し得る。これは、復調および復号効率を改善する。復調されるべきおよび復号されるべきコードブロックの量が減少され、したがって、ＣＲＣ検査の量が減少される。これは、復調および復号効率をさらに改善する。
可能な実装では、Ｎ個の変調されたシンボルに基づいて、Ｍ’個のコードブロックを順次に復調および復号して、Ｍ’個のコードブロックの復号結果を取得するステップは、
ｉ番目のコードブロックに対して復調処理を行うステップであって、復調処理は、ｉに１を加えるステップと、最初の（ｉ－１）個のコードブロックの復号結果およびＮ個の変調されたシンボルに基づいて、ｉ番目のコードブロックのＬＬＲを決定するステップとを含み、ｉの初期値は０である、ステップと、
ｉ番目のコードブロックに対して復号処理を行うステップであって、復号処理は、ｉ番目のコードブロックのＬＬＲに基づいて、ｉ番目のコードブロックの復号結果を決定するステップを含む、ステップと、
Ｍ’個のコードブロックの復号結果が取得されるまで、復調処理および復号処理を繰り返し行うステップと
を含む。
上記の復調および復号処理では、復調および復号は、ブロック毎に行われ、換言すれば、コードブロック単位で行われる。コードブロックの量はビットレベルの量よりも少なく、したがって、復調されるべきおよび復号されるべきコードブロックの量が減少される。これは、復調および復号効率を改善する。
可能な実装では、ｉ番目のコードブロックのＬＬＲを決定するステップは、Ｍi＞１の場合、ｉ番目のコードブロックに対応するＭiビットレベルを決定するステップと、Ｍiビットレベルに対して並列復調を行って、ｉ番目のコードブロックのＬＬＲを取得するステップとを含む。
上記の処理では、Ｍ’が１より大きいとき、並列復調がＭiビットレベルに対して行われて、ｉ番目のコードブロックのＬＬＲを取得し得る。これは、復調および復号効率を改善する。
可能な実装では、Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する。
上記の処理では、各コードブロックのコード長ＮiがＭi＊Ｎであるので、Ｍ’個のコードブロックのうちの少なくとも２つが異なるコード長を有するとき、コードブロックの量がビットレベルの量よりも少ないことが保証されることが可能である。
可能な実装では、変調方式が、８位相シフトキーイングＰＳＫ変調または８差動位相シフトキーイングＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
可能な実装では、変調方式が、１６直交振幅変調ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
第３の態様によれば、本出願の実施形態は、取得モジュール、コーディングモジュール、変調モジュール、および出力モジュールを備える、コーディングおよび変調装置を提供する。
取得モジュールは、Ｋ個のエンコードされるべきビットと、変調方式とを取得するように構成され、Ｋは１以上の整数である。
コーディングモジュールは、変調方式のＭ個のビットレベルに基づいて、Ｋ個のエンコードされるべきビットをエンコードして、Ｍ’個のコードブロックを取得するように構成され、Ｍ’＜Ｍであり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、Ｎはシンボルブロック長であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000005
であり、ｉ番目のコードブロックに含まれる情報ビットの量はＫiであり、
Figure 2022534300000006
であり、Ｍ、Ｍ’、Ｎ、Ｎi、Ｍi、およびＫiはすべて正の整数である。
変調モジュールは、Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従ってＭ’個のコードブロックを変調して、変調されたシンボルシーケンスを取得するように構成され、コード長がＭi＊Ｎであるコードブロックは、マッピング関係におけるＭi個のビットレベルに対応する。
出力モジュールは、変調されたシンボルシーケンスを出力するように構成される。
可能な実装では、Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する。
可能な実装では、コード長がＭi＊ＮであるコードブロックがマッピングされるＭi個のビットレベルの間のビットレベル容量差の絶対値は、事前設定された差以下である。
可能な実装では、コーディングモジュールは、
Ｍ個のビットレベルのビットレベル容量に基づいて、Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに分類し、
Ｍ’個のエンコードされるべきシーケンスを別々にエンコードして、Ｍ’個のコードブロックを取得する
ように特に構成される。
可能な実装では、コーディングモジュールは、
Ｍ個のビットレベルをＭ’個のグループのビットレベルに分類し、ビットレベルの各グループは、少なくとも１つのビットレベルを含み、
Ｎと、ビットレベルの各グループに含まれるビットレベルの量と、ビットレベルの各グループにおける各ビットレベルのビットレベル容量とに基づいて、Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに分類する
ように特に構成される。
可能な実装では、変調モジュールは、
任意のｉ番目のコードブロックについて、Ｍiが１と等しい場合、ｉ番目のコードブロックをコンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルにマッピングし、
任意のｉ番目のコードブロックについて、Ｍiが１より大きい場合、ｉ番目のコードブロックをＭi個のビットストリームに変換し、Ｍi個のビットストリームをコンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルに別々にマッピングし、各ビットストリームの長さはＮであり、１つのビットストリームが、ｉ番目のグループのビットレベルのうちの１つのビットレベルにマッピングされる
ように特に構成される。
可能な実装では、ビットレベルのｉ番目のグループにおけるビットレベルのビットレベル容量の間の差は、事前設定された差以下である。
可能な実装では、装置は、インターリーブモジュールをさらに備える。
インターリーブモジュールは、変調モジュールがｉ番目のコードブロックをＭi個のビットストリームに変換する前に、ｉ番目のコードブロックに対してインターリーブ処理を行うように構成される。
可能な実装では、変調方式が、８位相シフトキーイングＰＳＫ変調または８差動位相シフトキーイングＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
可能な実装では、変調方式が、１６直交振幅変調ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
第４の態様によれば、本出願の実施形態は、取得モジュールと復調および復号モジュールとを備える復調および復号装置を提供する。
取得モジュールは、Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルを取得するように構成され、Ｍ’＜Ｍであり、Ｍは変調方式のビットレベルの量であり、Ｎはシンボルブロック長であり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000007
であり、Ｍ、Ｍ’、Ｎ、Ｎi、およびＭiはすべて正の整数である。
復調および復号モジュールは、Ｎ個の変調されたシンボルに基づいて、Ｍ’個のコードブロックを順次に復調および復号して、Ｍ’個のコードブロックの復号結果を取得するように構成される。
可能な実装では、復調および復号モジュールは、
ｉ番目のコードブロックに対して復調処理を行い、復調処理は、ｉに１を加えることと、最初の（ｉ－１）個のコードブロックの復号結果およびＮ個の変調されたシンボルに基づいて、ｉ番目のコードブロックのＬＬＲを決定することとを含み、ｉの初期値は０であり、
ｉ番目のコードブロックに対して復号処理を行い、復号処理は、ｉ番目のコードブロックのＬＬＲに基づいて、ｉ番目のコードブロックの復号結果を決定することを含み、
Ｍ’個のコードブロックの復号結果が取得されるまで、復調処理および復号処理を繰り返し行う
ように特に構成される。
可能な実装では、復調および復号モジュールは、
Ｍi＞１の場合、ｉ番目のコードブロックに対応するＭiビットレベルを決定し、
Ｍiビットレベルに対して並列復調を行って、ｉ番目のコードブロックのＬＬＲを取得する
ように特に構成される。
可能な実装では、Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する。
可能な実装では、変調方式が、８位相シフトキーイングＰＳＫ変調または８差動位相シフトキーイングＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
可能な実装では、変調方式が、１６直交振幅変調ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
第５の態様によれば、本出願の実施形態は、メモリ、プロセッサ、およびコンピュータプログラムを備える、コーディングおよび変調装置を提供する。コンピュータプログラムは、メモリに記憶され、プロセッサは、コンピュータプログラムを実行して、第１の態様のいずれか１つによるコーディングおよび変調方法を行う。
第６の態様によれば、本出願の実施形態は、メモリ、プロセッサ、およびコンピュータプログラムを備える、コーディングおよび変調装置を提供する。コンピュータプログラムは、メモリに記憶され、プロセッサは、コンピュータプログラムを実行して、第２の態様のいずれか１つによるコーディングおよび変調方法を行う。
第７の態様によれば、本出願の実施形態は、入力インターフェース、論理回路、および出力インターフェースを備える、コーディングおよび変調装置を提供する。
入力インターフェースは、Ｋ個のエンコードされるべきビットと、変調方式とを取得するように構成され、Ｋは１以上の整数である。
論理回路は、変調方式のＭ個のビットレベルに基づいて、Ｋ個のエンコードされるべきビットをエンコードして、Ｍ’個のコードブロックを取得し、Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従ってＭ’個のコードブロックを変調して、変調されたシンボルシーケンスを取得するように構成され、Ｍ’＜Ｍであり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、Ｎはシンボルブロック長であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000008
であり、ｉ番目のコードブロックに含まれる情報ビットの量はＫiであり、
Figure 2022534300000009
であり、Ｍ、Ｍ’、Ｎ、Ｎi、Ｍi、およびＫiはすべて正の整数であり、コード長がＭi＊Ｎであるコードブロックは、マッピング関係におけるＭi個のビットレベルに対応する。
出力インターフェースは、変調されたシンボルシーケンスを出力するように構成される。
可能な実装では、論理回路は、第１の態様の実現可能な実装のいずれか１つによるコーディングおよび変調方法を実行するようにさらに構成される。
第８の態様によれば、本出願の実施形態は、入力インターフェースと論理回路とを備える復調および復号装置を提供する。
入力インターフェースは、Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルを取得するように構成され、Ｍ’＜Ｍであり、Ｍは変調方式のビットレベルの量であり、Ｎはシンボルブロック長であり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000010
であり、Ｍ、Ｍ’、Ｎ、Ｎi、およびＭiはすべて正の整数である。
論理回路は、Ｎ個の変調されたシンボルに基づいて、Ｍ’個のコードブロックを順次に復調および復号して、Ｍ’個のコードブロックの復号結果を取得するように構成される。
可能な実装では、論理回路は、第２の態様の実現可能な実装のいずれか１つによる復調および復号方法を実行するようにさらに構成される。
第９の態様によれば、本出願の実施形態は、記憶媒体を提供する。記憶媒体は、コンピュータプログラムを含み、コンピュータプログラムは、第１の態様のいずれか１つによるコーディングおよび変調方法を実装するために使用される。
第１０の態様によれば、本出願の実施形態は、記憶媒体を提供する。記憶媒体は、コンピュータプログラムを含み、コンピュータプログラムは、第２の態様のいずれか１つによる復調および復号方法を実装するために使用される。
本出願の実施形態において提供されるコーディングおよび変調方法、復調および復号方法、装置、ならびにデバイスによれば、Ｋ個のエンコードされるべきビットがエンコードおよび変調されるとき、Ｋ個のエンコードされるべきビットは、変調方式のＭ個のビットレベルに基づいてエンコードされて、Ｍ’個のコードブロックを取得する。Ｍ’個のコードブロックは、Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従って変調されて、変調されたシンボルシーケンスを取得し出力する。上記の処理では、エンコードによって取得されたコードブロックの量（Ｍ’）は、ビットレベルの量（Ｍ）よりも小さく、したがって、エンコードされるべきコードブロックの量が減少される。これはさらに、コーディングの複雑性を低減させる。エンコードされるべきコードブロックの減少された量は、コードレート割当てをより簡単にし、これがさらに、コーディングの複雑性を低減させる。対応して、復調および復号中に、復調および復号はブロック毎に行われる。コードブロックの量はビットレベルの量よりも少なく、したがって、復調されるべきおよび復号されるべきコードブロックの量が減少される。これは、復号効率を改善する。
本出願の実施形態による通信システムのアーキテクチャの図である。 本出願の実施形態によるチャネル伝送のフローチャートである。 本出願の実施形態によるコーディングおよび変調方法の概略フローチャートである。 本出願の実施形態による復調および復号方法の概略フローチャートである。 本出願の実施形態による復調および復号処理の概略図である。 本出願の実施形態による８ＰＳＫ部分セット分割マッピングのコンスタレーションダイアグラムである。 本出願の実施形態による８ＰＳＫ部分セット分割マッピングのシンボル容量およびビットレベル容量の概略図である。 本出願の実施形態によるコードブロックの概略図である。 本出願の実施形態による８ＤＰＳＫセット分割マッピングの相移行図である。 本出願の実施形態による１６ＱＡＭ部分セット分割マッピングのコンスタレーションダイアグラムである。 本出願の実施形態による８ＰＳＫセット分割マッピングのコンスタレーションダイアグラムである。 本出願の実施形態によるコーディングおよび変調装置の構造の概略図である。 本出願の実施形態による別のコーディングおよび変調装置の構造の概略図である。 本出願の実施形態による復調および復号装置の構造の概略図である。 本出願の実施形態によるコーディングおよび変調装置のハードウェア構造の概略図である。 本出願の実施形態による復調および復号装置のハードウェア構造の概略図である。 本出願の実施形態によるさらに別のコーディングおよび変調装置の構造の概略図である。 本出願の実施形態によるさらに別の復調および復号装置の構造の概略図である。
本出願の実施形態は、ポーラコーディングが使用される様々な分野、たとえば、データストレージ分野、光ネットワーク通信分野、およびワイヤレス通信分野において使用され得る。本出願の実施形態で言及されるワイヤレス通信システムは、狭帯域モノのインターネット（Ｎａｒｒｏｗ Ｂａｎｄ－Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ、ＮＢ－ＩｏＴ）システム、移動通信用グローバルシステム（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、ＧＳＭ）、ＧＳＭ進化型高速データレート（Ｅｎｈａｎｃｅｄ Ｄａｔａ ｒａｔｅ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ、ＥＤＧＥ）システム、広帯域符号分割多元接続（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ、ＷＣＤＭＡ）システム、符号分割多元接続２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ、ＣＤＭＡ２０００）システム、時分割－同期符号分割多元接続（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ－Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ、ＴＤ－ＳＣＤＭＡ）システム、ロングタームエボリューション（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ、ＬＴＥ）システム、次世代５Ｇモバイル通信システムの３つの適用シナリオ、すなわち、拡張モバイルブロードバンド（ｅｎｈａｎｃｅｄ Ｍｏｂｉｌｅ Ｂｒｏａｄ Ｂａｎｄ、ｅＭＢＢ）、超高信頼低遅延通信（Ｕｌｔｒａ Ｒｅｌｉａｂｌｅ Ｌｏｗ Ｌａｔｅｎｃｙ Ｃｏｍｍｕｎｉｃａｔｉｏｎ、ＵＲＬＬＣ）、および大規模マシンタイプ通信（Ｍａｓｓｉｖｅ Ｍａｃｈｉｎｅ－Ｔｙｐｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、ｍＭＴＣ）、ならびに可能な将来の通信システムを含むが、これらに限定されない。当然ながら、ポーラコーディングが使用される他の分野もあり得る。これは、本出願において特に限定されない。
本出願における通信装置は、主にネットワークデバイスまたは端末デバイスである。本出願では、送信デバイスがネットワークデバイスとしてよい場合、受信デバイスは端末デバイスである。本出願では、送信デバイスが端末デバイスである場合、受信デバイスはネットワークデバイスである。
本出願の実施形態において、端末デバイス（ｔｅｒｍｉｎａｌ ｄｅｖｉｃｅ）は、移動局（Ｍｏｂｉｌｅ Ｓｔａｔｉｏｎ、ＭＳ）、移動端末（Ｍｏｂｉｌｅ Ｔｅｒｍｉｎａｌ、ＭＴ）、移動電話（Ｍｏｂｉｌｅ Ｔｅｌｅｐｈｏｎｅ、ＭＴ）、ハンドセット（ｈａｎｄｓｅｔ）、および携帯機器（ｐｏｒｔａｂｌｅ ｅｑｕｉｐｍｅｎｔ）などを含むがこれらに限定されない。端末デバイスは、無線アクセスネットワーク（Ｒａｄｉｏ Ａｃｃｅｓｓ Ｎｅｔｗｏｒｋ、ＲＡＮ）を使用することによって、１つまたは複数のコアネットワークと通信し得る。たとえば、端末デバイスは、移動電話（「セルラー」電話とも呼ばれることもある）、またはワイヤレス通信機能を有するコンピュータであり得る。代替として、端末デバイスは、携帯型、ポケットサイズ、ハンドヘルド、コンピュータ内蔵、または車載型のモバイル装置またはデバイスであり得る。
本出願の実施形態において、ネットワークデバイスは、ＬＴＥシステムにおける進化型ＮｏｄｅＢ（Ｅｖｏｌｕｔｉｏｎａｌ Ｎｏｄｅ Ｂ、ｅＮＢまたはｅＮｏｄｅＢ）であってよく、ｇＮＢ、５Ｇ通信システムにおける送受信ポイント（ｔｒａｎｓｍｉｓｓｉｏｎ ｒｅｃｅｐｔｉｏｎ ｐｏｉｎｔ、ＴＲＰ）、もしくはマイクロ基地局などであってよく、または、中継局、アクセスポイント、車載デバイス、ウェアラブルデバイス、将来の進化された公衆陸上移動網（Ｐｕｂｌｉｃ Ｌａｎｄ Ｍｏｂｉｌｅ Ｎｅｔｗｏｒｋ、ＰＬＭＮ）におけるネットワークデバイス、複数の他の技術が集約されたネットワークにおけるネットワークデバイス、もしくは様々な他の進化されたネットワークにおける基地局などであってよい。
たとえば、ネットワークデバイスは基地局（Ｂａｓｅ Ｓｔａｔｉｏｎ、ＢＳ）であってよい。基地局は、複数の移動局（Ｍｏｂｉｌｅ Ｓｔａｔｉｏｎ、ＭＳ）のための通信サービスを提供してよく、基地局はさらに、コアネットワークデバイスに接続されてよい。基地局は、ベースバンドユニット（Ｂａｓｅｂａｎｄ Ｕｎｉｔ、ＢＢＵ）およびリモート無線ユニット（英語：Ｒｅｍｏｔｅ Ｒａｄｉｏ Ｕｎｉｔ、ＲＲＵ）を含む。ＢＢＵおよびＲＲＵは、異なる場所に配置されてよい。たとえば、ＲＲＵは、トラフィックの多いエリアにリモートで配置され、ＢＢＵは、中央機器室に配置される。代替として、ＢＢＵとＲＲＵは同じ機器室に配置されてよい。代替として、ＢＢＵとＲＲＵは１つのラックにおける異なるコンポーネントであってよい。
図１は、本出願の実施形態による通信システムのアーキテクチャの図である。図１を参照する。通信システムは、送信デバイス１０１および受信デバイス１０２を含む。
任意選択で、送信デバイス１０１が端末デバイスであるとき、受信デバイス１０２はネットワークデバイスであり、または送信デバイス１０１がネットワークデバイスであるとき、受信デバイスは端末デバイスである。
図１を参照する。送信デバイス１０１はエンコーダを含む。送信デバイス１０１は、エンコーダを使用することによってエンコードを行い、エンコードされたシーケンスをチャネルを介して受信デバイス１０２に送信し得る。受信デバイス１０２はデコーダを含む。受信デバイスは、デコーダを使用することによって、受信されたシーケンスを復号し得る。
図１は、通信システムのアーキテクチャの図の例に過ぎず、通信システムのアーキテクチャの図に対する限定ではないことに留意されたい。
図２は、本出願の実施形態によるチャネル伝送のフローチャートである。図２を参照する。送信デバイスは、送信されるべきデータに対してソースコーディングおよびチャネルコーディングを行い、エンコードされたシーケンスに対してマッピングおよび変調を行い、次いで、エンコードされたシーケンスをチャネルを介して受信デバイスに送信する。受信デバイスは、受信されたシーケンスに対して、デマッピングおよび復調処理、チャネル復号処理、ならびにソース復号処理を行って、送信デバイスにより送信されたデータを復元し得る。
図３は、本出願の実施形態によるコーディングおよび変調方法の概略フローチャートである。図３を参照する。方法は以下のステップを含み得る。
Ｓ３０１：Ｋ個のエンコードされるべきビットと、変調方式とを取得する。
Ｋは１以上の整数である。
任意選択で、Ｋ個のエンコードされるべきビットは、Ｋ個のエンコードされるべき情報ビットである。
情報ビットは、情報を搬送するために使用されるビットであり、情報ビットは、巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ、ＣＲＣ）ビットおよび／またはパリティ検査（Ｐａｒｉｔｙ Ｃｈｅｃｋ、ＰＣ）ビットを含み得る。
任意選択で、変調方式は、８位相シフトキーイング（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ、ＰＳＫ）変調、１６ＰＳＫ変調、８差動位相シフトキーイング（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ、ＤＰＳＫ）変調、８直交振幅変調（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ、ＱＡＭ）、１６ＱＡＭなどを含んでよい。
Ｓ３０２：変調方式のＭ個のビットレベルに基づいて、Ｋ個のエンコードされるべきビットをエンコードして、Ｍ’個のコードブロックを取得する。
Ｍ’＜Ｍ、言い換えれば、エンコードによって取得されたコードブロックの量は、変調方式のビットレベルの量よりも小さい。１つのコードブロックが少なくとも１つのビットレベルに対応し、ｉ番目のコードブロックＭiビットレベルに対応し、
Figure 2022534300000011
であり、Ｍiは正の整数であり、ｉは１からＭ’までの整数であり、シンボルブロックの長さ（含まれるシンボルの量）がＮであり、ｉ番目のコードブロックのコード長がＮiである場合、Ｎi＝Ｍi＊Ｎである。ｉ番目のコードブロックに含まれる情報ビットの量がＫiである場合、
Figure 2022534300000012
であり、Ｍ、Ｍ’、Ｎ、Ｎi、Ｍi、およびＫiはすべて正の整数である。
任意選択で、変調方式はＭ次変調であり、変調方式はＭ個のビットレベルを有する。
任意選択で、Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する。Ｍ’個のコードブロックのコード長の合計は、Ｍ×Ｎである。たとえば、変調方式が８ＰＳＫ変調または８ＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。たとえば、変調方式が１６ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
各コードブロックのコード長ＮiがＭi＊Ｎであるので、Ｍ’個のコードブロックのうちの少なくとも２つが異なるコード長を有するとき、コードブロックの量がビットレベルの量よりも少ないことが保証されることが可能である。
任意選択で、Ｋ個のエンコードされるべきビットは、Ｍ個のビットレベルのビットレベル容量に基づいて、Ｍ’個のエンコードされるべきシーケンスに分類され得る。ｉ番目のエンコードされるべきシーケンスは、Ｋi個の情報ビットを含む。Ｍ’個のエンコードされるべきシーケンスは別々にエンコードされて、Ｍ’個のコードブロックを取得する。具体的には、各ビットレベルのビットレベル容量が取得されてよく、各ビットレベルのビットレベル容量に対応するコードレートが取得されてよい。Ｋ個のエンコードされるべきビットは、各ビットレベルのビットレベル容量に対応するコードレートに基づいて、Ｍ’個のエンコードされるべきシーケンスに分類される。
ステップＡからステップＣを参照して、Ｍ’個のコードブロックを取得する実現可能な実装を以下で説明する。
ステップＡ：Ｍ個のビットレベルをＭ’個のグループのビットレベルに分類する。
ビットレベルのｉ番目のグループは、Ｍi個のビットレベルを含む。
任意選択で、少なくとも以下の２つの実現可能な実装において、Ｍ個のビットレベルはＭ’個のグループのビットレベルに分類され得る。
１つの実現可能な実装では：
Ｍ個のビットレベルは、Ｍ個のビットレベルのビットレベル容量に基づいて、Ｍ’個のグループのビットレベルに分類される。ビットレベルの１グループにおけるビットレベルのビットレベル容量の間の差の絶対値は、事前設定された差以下である。
任意選択で、Ｍ個のビットレベルにおける少なくとも２つのビットレベルのビットレベル容量の間の差の絶対値が、事前設定された差以下であるとき、この実現可能な実装では、Ｍ個のビットレベルはＭ’個のグループのビットレベルに分類され得る。
たとえば、Ｍ＝３と想定されると、３つのビットレベルがそれぞれ、ｂ0、ｂ1、およびｂ2として表される。ｂ1とｂ2は、同じビットレベル容量を有する。Ｍ’＝２と想定されると、ｂ0が１つのグループのビットレベルに分類されてよく、ｂ1およびｂ2が１つのグループのビットレベルに分類されてよい。
たとえば、Ｍ＝４と想定されると、３つのビットレベルがそれぞれ、ｂ0、ｂ1、ｂ2、およびｂ3として表される。ｂ2とｂ3は、同じビットレベル容量を有する。Ｍ’＝３と想定されると、ｂ0が１つのグループのビットレベルに分類されてよく、ｂ1が１つのグループのビットレベルに分類されてよく、ｂ2およびｂ3が１つのグループのビットレベルに分類されてよい。
別の実現可能な実装において：
Ｍ個のビットレベルは、Ｍ個のビットレベルの間の隣接関係に応じて、Ｍ’個のグループのビットレベルに分類される。
たとえば、Ｍ＝３と想定されると、３つのビットレベルがそれぞれ、ｂ0、ｂ1、およびｂ2として表され、Ｍ’＝２と想定されると、ｂ0が１つのグループのビットレベルに分類されてよく、ｂ1およびｂ2が１つのグループのビットレベルに分類されてよい。代替として、ｂ0およびｂ1が１つのグループのビットレベルに分類されてよく、ｂ2が１つのグループのビットレベルに分類されてよい。
たとえば、Ｍ＝４と想定されると、３つのビットレベルがそれぞれ、ｂ0、ｂ1、ｂ2、およびｂ3、Ｍ’＝３と想定されると、ｂ0が１つのグループのビットレベルに分類されてよく、ｂ1が１つのグループのビットレベルに分類されてよく、ｂ2およびｂ3が１つのグループのビットレベルに分類されてよい。代替として、ｂ0およびｂ1が１つのグループのビットレベルに分類されてよく、ｂ2が１つのグループのビットレベルに分類されてよく、ｂ3が１つのグループのビットレベルに分類されてよい。
ステップＢ：Ｎと、ビットレベルの各グループに含まれるビットレベルの量と、ビットレベルの各グループにおける各ビットレベルのビットレベル容量とに基づいて、Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに分類する。
任意選択で、まず、各エンコードされるべきシーケンスに含まれる情報ビットの量Ｋiが決定されてよく、次いで、各エンコードされるべきシーケンスに含まれる情報ビットの量Ｋiに基づいて、Ｋ個のエンコードされるべきビットが、Ｍ’個のエンコードされるべきシーケンスに分類される。
任意のｉ番目のエンコードされるべきシーケンスについて、ビットレベルのｉ番目のグループのビットレベル容量に対応するコードレートＲiが取得され得る。ｉ番目のエンコードされるべきシーケンスに含まれる情報ビットの量Ｋisは、Ｎと、ビットレベルのｉ番目のグループに含まれるビットレベルの量Ｍiとに基づいて推定され、ここで、Ｋis＝Ｒi×Ｎiであり、Ｎi＝Ｍi＊Ｎである。
ｉ番目のエンコードされるべきシーケンスに含まれる情報ビットの量Ｋisが推定された後、Ｋisは、ｉ番目のエンコードされるべきシーケンスに含まれる情報ビットの量Ｋiを取得するために微調整される。
任意選択で、Ｋisは、以下の実現可能な実装で微調整されてよく、Ｋisは、Ｋiを得るために丸められてよい（切り上げ、切り下げ、または四捨五入などがされてよい）。
Figure 2022534300000013
である場合、Ｋis’は、
Figure 2022534300000014
になるまで、Ｋis’に基づいて減少される（たとえば、１を引く、または２を引く）。
Figure 2022534300000015
である場合、Ｋis’は、
Figure 2022534300000016
になるまで、Ｋis’に基づいて増加される（たとえば、１を加える、または２を加える）。
たとえば、エンコードされるべき情報ビットの量は７６８であり、エンコードされるべきシーケンスの量は２であり、それらは、エンコードされるべきシーケンス１、およびエンコードされるべきシーケンス２であることが想定される。上記の式に従って決定されるエンコードされるべきシーケンス１のＫ1sは、２７．７であり、これが切り下げられてＫ1s’＝２７を得ることが想定される。上記の式に従って決定されるエンコードされるべきシーケンス２のＫ2sは、７３７．２８であり、これが切り下げられてＫ2s’＝７３７を得る。２７＋７３７＝７６４＜７６８であるので、Ｋ1s’およびＫ2s’は増加される必要がある。たとえば、Ｋ1s’は１だけ増加されて２８が得られ、Ｋ2s’は３だけ増加されて７４０が得られる。言い換えれば、取得されたエンコードされるべきシーケンス１は２８個の情報ビットを含み、エンコードされるべきシーケンス２は７４０個の情報ビットを含む。したがって、エンコードされるべき情報ビットにおける最初の２８個の情報ビットは、エンコードされるべきシーケンス１として決定されてよく、エンコードされるべき情報ビットにおける２９番目から７６８番目の情報ビットは、エンコードされるべきシーケンス２として決定されてよい。
当然ながら、エンコードされるべきシーケンスに含まれる情報ビットの量Ｋiは、別の方法で決定されてもよい。これは、本出願のこの実施形態において特に限定されない。
ステップＣ：Ｍ’個のエンコードされるべきシーケンスを別々にエンコードして、Ｍ’個のコードブロックを取得する。
任意のｉ番目のエンコードされるべきシーケンスについて、ｉ番目のエンコードされるべきシーケンスにおける各情報ビットの位置が決定され得る。エンコードは、ｉ番目のエンコードされるべきシーケンスにおける各情報ビットの位置に基づいて行われて、ｉ番目のコードブロックを取得する。ｉ番目のコードブロックに含まれるビットの量はＮiであり、Ｎi個のビットは、Ｋi個の情報ビット、およびＮi－Ｋi個の凍結ビットを含む。
Ｓ３０３：Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従ってＭ’個のコードブロックを変調して、変調されたシンボルシーケンスを取得し出力する。
本明細書における出力動作は、同じ通信デバイスにおける異なるモジュールの間でデータ転送を指すことがあり、または通信デバイスの送信動作を指すことがある。これは、本出願において限定されない。
変調されたシンボルシーケンスは、Ｎ個の変調されたシンボルを含む。
マッピング関係において、コード長がＭi＊Ｎであるコードブロックは、Ｍi個のビットレベルに対応する。
任意選択で、Ｍ’個のコードブロックは、少なくとも以下の２つの実現可能な実装において変調され得る。
実現可能な実装において、ビットレベルのｉ番目のグループにおけるビットレベルのビットレベル容量の間の差は、事前設定された差以下である。ビットレベルのｉ番目のグループに含まれるビットレベルの量は、Ｍiである。
任意のｉ番目のコードブロックについて、Ｍiが１と等しい場合、ｉ番目のコードブロックは、コンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルにマッピングされる。
任意のｉ番目のコードブロックについて、Ｍiが１より大きい場合、ｉ番目のコードブロックは、Ｍi個のビットストリームに変換され、Ｍi個のビットストリームは、コンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルに別々にマッピングされる。各ビットストリームの長さはＮである。１つのビットストリームが、ｉ番目のグループのビットレベルにおける１つのビットレベルにマッピングされる。
この実現可能な実装では、ビットレベルのｉ番目のグループにおけるビットレベルのビットレベル容量の間の差が、事前設定された差以下であるので、同じコードブロックを受け持つビットレベルは、可能な限り同じ容量を有し得る。
以下の例を使用することによって以下で変調方式を説明する。
たとえば、２つのコードブロック、すなわち、Ｃ１およびＣ２が、Ｓ３０２のエンコードによって取得されることが想定される。変調方式が３つのビットレベルに対応し、３つのビットレベルはそれぞれｂ0、ｂ1、およびｂ2として表されることが想定される。ｂ1とｂ2は、同じビットレベル容量を有する。ビットレベルの第１のグループはｂ0を含み、ビットレベルの第２のグループはｂ1およびｂ2を含む。コードブロックＣ１はビットレベルの第１のグループに対応し、コードブロックＣ２はビットレベルの第２のグループに対応する。
コードブロックＣ１について、コードブロックＣ１はｂ0にマッピングされ得る。コードブロックＣ２について、コードブロックＣ２は、それぞれＢ１およびＢ２として表される２つのビットストリームに変換され得る。Ｂ１はｂ1にマッピングされ、Ｂ２はｂ2にマッピングされる。
コードブロックＣ１に含まれるビットは、
Figure 2022534300000017
であると想定される。
ビットストリームＢ１に含まれるビットは、
Figure 2022534300000018
であると想定される。
ビットストリームＢ２に含まれるビットは、
Figure 2022534300000019
であると想定される。
マッピングの際、
Figure 2022534300000020
は、コンスタレーションダイアグラムにおけるシンボルｘ1にマッピングされてよく、
Figure 2022534300000021
は、コンスタレーションダイアグラムにおけるシンボルｘ2にマッピングされてよく、以下同様である。
Figure 2022534300000022
は、コンスタレーションダイアグラムにおけるシンボルｘNにマッピングされ得る。言い換えれば、Ｎ個の変調されたシンボルが上記の変調後に取得され得る。
別の実現可能な実装では、ビットレベルのｉ番目のグループにおけるビットレベルのビットレベル容量の間の差は、事前設定された差よりも大きいことがある。ビットレベルのｉ番目のグループに含まれるビットレベルの量は、Ｍiである。
任意のｉ番目のコードブロックについて、Ｍiが１と等しい場合、ｉ番目のコードブロックは、コンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルにマッピングされる。ｉ番目のグループのビットレベルに含まれるビットレベルの量は、Ｍiである。
任意のｉ番目のコードブロックについて、Ｍiが１より大きい場合、インターリーブ処理がｉ番目のコードブロックに対して行われ、ｉ番目のコードブロックはＭi個のビットストリームに変換される。ビットストリームは、コンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルに別々にマッピングされる。各ビットストリームの長さはＮである。１つのビットストリームが、ｉ番目のグループのビットレベルにおける１つのビットレベルにマッピングされる。
この実現可能な実装では、インターリーブ処理はｉ番目のコードブロックに対して行われ、したがって、同じコードブロックを受け持つビットレベルの容量は、可能な限り同じ平均差を有し得る。
以下の例を使用することによって以下で変調方式を説明する。
たとえば、２つのコードブロック、すなわち、Ｃ１およびＣ２が、Ｓ３０２のエンコードによって取得されることが想定される。変調方式が３つのビットレベルに対応し、３つのビットレベルはそれぞれｂ0、ｂ1、およびｂ2として表されることが想定される。ビットレベルの第１のグループはｂ0を含み、ビットレベルの第２のグループはｂ1およびｂ2を含む。コードブロックＣ１はビットレベルの第１のグループに対応し、コードブロックＣ２はビットレベルの第２のグループに対応する。
コードブロックＣ１について、コードブロックＣ１はｂ0にマッピングされ得る。コードブロックＣ２について、まず、インターリーブ処理がコードブロックＣ２に対して行われてよく、コードブロックＣ２は２つのビットストリームに変換され、２つのビットストリームはそれぞれＢ１およびＢ２として表される。Ｂ１はｂ1にマッピングされ、Ｂ２はｂ2にマッピングされる。
コードブロックＣ１に含まれるビットは、
Figure 2022534300000023
であると想定される。
ビットストリームＢ１に含まれるビットは、
Figure 2022534300000024
であると想定される。
ビットストリームＢ２に含まれるビットは、
Figure 2022534300000025
であると想定される。
マッピングの際、
Figure 2022534300000026
は、コンスタレーションダイアグラムにおけるシンボルｘ1にマッピングされてよく、
Figure 2022534300000027
は、コンスタレーションダイアグラムにおけるシンボルｘ2にマッピングされてよく、以下同様である
Figure 2022534300000028
は、コンスタレーションダイアグラムにおけるシンボルｘNにマッピングされ得る。言い換えれば、Ｎ個の変調されたシンボルが上記の変調後に取得され得る。
本出願のこの実施形態において提供されるコーディングおよび変調方法によれば、Ｋ個のエンコードされるべきビットがエンコードおよび変調されるとき、Ｋ個のエンコードされるべきビットは、変調方式のＭ個のビットレベルに基づいてエンコードされて、Ｍ’個のコードブロックを取得する。Ｍ’個のコードブロックは、Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従って変調されて、変調されたシンボルシーケンスを取得し出力する。上記の処理では、エンコードによって取得されたコードブロックの量（Ｍ’）は、ビットレベルの量（Ｍ）よりも小さく、したがって、エンコードされるべきコードブロックの量が減少される。これはさらに、コーディングの複雑性を低減させる。エンコードされるべきコードブロックの減少された量は、コードレート割当てをより簡単にし、これがさらに、コーディングの複雑性を低減させる。
図３に示されているコーディングおよび変調方法に基づいて、受信された変調されたシンボルは、図４に示されている方法を使用することによって復調および復号され得る。
図４は、本出願の実施形態による復調および復号方法の概略フローチャートである。図４を参照する。方法は以下のステップを含み得る。
Ｓ４０１：Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルを取得する。
Ｍ’＜Ｍであり、Ｍは変調方式のビットレベルの量であり、Ｎはシンボルブロック長であり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000029
であり、Ｍ、Ｍ’、Ｎ、Ｎi、およびＭiはすべて正の整数である。
各変調されたシンボルはＭ個のビットを含む。
Ｓ４０２：Ｎ個の変調されたシンボルに基づいて、Ｍ’個のコードブロックを順次に復調および復号して、Ｍ’個のコードブロックの復号結果を取得する。
任意選択で、復調および復号処理は図５に示されるものであってよい。
図５は、本出願の実施形態による復調および復号処理の概略図である。図５を参照する。復調器がコードブロックをブロック毎に復調する。デコーダが復号を行う。コードブロックの復号結果を取得した後、デコーダは、復号結果を再エンコードしてコードブロックを取得し、取得されたコードブロックを復調器に送って別のコードブロックの変調を容易にする。
任意選択で、Ｍ’個のコードブロックの復号結果は、以下の実現可能な実装において取得されてよい。
復調処理がｉ番目のコードブロックに対して行われる。復調処理は、ｉに１を加えることと、最初の（ｉ－１）個のコードブロックの復号結果およびＮ個の変調されたシンボルに基づいて、ｉ番目のコードブロックのＬＬＲを決定することとを含み、ｉの初期値は０である。Ｍi＞１の場合、ｉ番目のコードブロックに対応するＭiビットレベルが決定される。並列復調がＭiビットレベルに対して行われて、ｉ番目のコードブロックのＬＬＲを取得する。
復号処理は、ｉ番目のコードブロックに対して行われる。復号処理は、ｉ番目のコードブロックのＬＬＲに基づいて、ｉ番目のコードブロックの復号結果を決定する。
Ｍ’個のコードブロックの復号結果が取得されるまで、復調処理および復号処理が繰り返し行われる。
以下の例を使用することによって以下で復調および復号処理を説明する。
たとえば、変調方式がＭ＝３個のビットレベルを有し、３つのビットレベルはそれぞれｂ0、ｂ1、およびｂ2として表されると想定されると、受信されたＮ個の変調されたシンボル｛ｘ1，ｘ2，…，ｘN｝は以下のようになる。
ｘ1は
Figure 2022534300000030
ｘ2は
Figure 2022534300000031
・・・
ｘNは
Figure 2022534300000032
ビットレベルｂ0は
Figure 2022534300000033
であり、ビットレベルｂ1は
Figure 2022534300000034
であり、ビットレベルｂ2は
Figure 2022534300000035
である。
第１のコードブロックのコード長はＮであり、第２のコードブロックのコード長は２Ｎであると想定される。復調器は、ビットレベル
Figure 2022534300000036
を復調して、ｂ0のＬＬＲ（第１のコードブロックのＬＬＲ）を取得する。デコーダは、第１のコードブロックのＬＬＲを復号して、第１のコードブロックの復号結果を取得する。復調器は、第１のコードブロックの復号結果に基づいて、ビットレベル
Figure 2022534300000037
およびビットレベル
Figure 2022534300000038
を並列復調して、同時にｂ2およびｂ1のＬＬＲ（第２のコードブロックのＬＬＲ）を取得する。復調器は、ｂ2およびｂ1のＬＬＲに対して並列－直列変換を行う。デコーダは、ｂ2およびｂ1の変換されたＬＬＲを復号して、第２のコードブロックの復号結果を取得する。
本出願のこの実施形態において提供される復調および復号方法によれば、Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルが取得された後、Ｍ’個のコードブロックは、Ｎ個の変調されたシンボルに基づいて順次に復調および復号されて、Ｍ’個のコードブロックの復号結果を取得する。１つのコードブロックがＭi個のビットレベルに対応し、ここで、Ｍ’は１以上である。Ｍ’が１より大きいとき、並列復調がＭiビットレベルに対して行われて、ｉ番目のコードブロックのＬＬＲを取得し得る。これは、復調および復号効率を改善する。復調されるべきおよび復号されるべきコードブロックの量が減少され、したがって、ＣＲＣ検査の量が減少される。これは、復調および復号効率をさらに改善する。
上記の実施形態のいずれか１つに基づいて、具体的な例を使用することによって、上記のコーディングおよび変調方法ならびに上記の復調および復号方法を以下で説明する。
実施例１：変調方式は８ＰＳＫであり、８ＰＳＫは３つのビットレベルを有し、３つのビットレベルはそれぞれｂ0、ｂ1、およびｂ2として表される。シンボルブロック長Ｎ＝５１２、合計コードレートは０．５、エンコードされるべき情報ビットの量Ｋ＝７６８、コードブロックの量Ｍ’＝２であり、それらのコードブロックはそれぞれ、コードブロックＣ１およびコードブロックＣ２として表される。変調マッピング（コンスタレーションマッピング）で使用されるコンスタレーションダイアグラムが図６に示される。
図６は、本出願の実施形態による８ＰＳＫ部分セット分割マッピングのコンスタレーションダイアグラムである。図６を参照する。０または１であるビットレベルｂ0に基づいて分割が行われて、サブセット１およびサブセット２を取得し得る。サブセット１およびサブセット２において、ビットレベルｂ1およびビットレベルｂ2はグレイマッピング（Gray mapping）特性を満たす。したがって、ビットレベルｂ1とビットレベルｂ2は同じビットレベル容量を有する。グレイマッピング特性は、２つの隣接コードにおける１つのバイナリ数のみが異なることを意味する。
図６に示されるコンスタレーションダイアグラムによれば、コードブロックの量は２であり、ビットレベルは２つのグループに分類され得る。ビットレベルの第１のグループは、ビットレベルｂ0を含み、ビットレベルの第２のグループは、ビットレベルｂ1およびビットレベルｂ2を含む。
８ＰＳＫ部分セット分割マッピングのシンボル容量およびビットレベル容量は図７に示されると想定される。図７は、本出願の実施形態による８ＰＳＫ部分セット分割マッピングのシンボル容量およびビットレベル容量の概略図である。図７を参照する。横軸は信号対雑音比（ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ、ＳＮＲ）を示し、縦軸は容量を示す。合計コードレートが０．５に設定されたとき、第１のグループのビットレベルのビットレベル容量に対応するコードレートは０．０５４であり得、第２のグループのビットレベルのビットレベル容量に対応するコードレートは０．７２であり得る。
構成されたマッピング関係において、コードブロックＣ１がビットレベルの第１のグループに対応し、コードブロックＣ２がビットレベルの第２のグループに対応する場合、コードブロックＣ１のコード長は５１２であり、コードブロックＣ２のコード長は１０２４であると想定される。
７６８個のエンコードされるべき情報ビットは、２つのエンコードされるべきシーケンスに分類され、２つのエンコードされるべきシーケンスはそれぞれ、エンコードされるべきシーケンス１およびエンコードされるべきシーケンス２として表される。エンコードされるべきシーケンス１に含まれる情報ビットの量は、５１２×０．０５４＝２７．６４８であり、２７．６４８は切り下げされて２８を得る。エンコードされるべきシーケンス１は、２８個の情報ビットを含むと決定される。エンコードされるべきシーケンス２は、７６８－２８＝７４０個の情報ビットを含む。
エンコードされるべきシーケンス１はエンコードされてコードブロックＣ１が得られる。エンコードされるべきシーケンス２はエンコードされてコードブロックＣ２が得られる。
図８は、本出願の実施形態によるコードブロックの概略図である。図８を参照する。エンコードされるべきシーケンス１をエンコードすることによって取得されたコードブロックＣ１のコード長は、５１２であり、エンコードされるべきシーケンス２をエンコードすることによって取得されたコードブロックＣ２のコード長は、１０２４である。直列から並列への変換がコードブロックＣ２に対して行われて、ビットストリームＢ１およびビットストリームＢ２を取得する。ビットストリームＢ１およびビットストリームＢ２のコード長はそれぞれ５１２である。
コードブロックＣ１に含まれるビットは、
Figure 2022534300000039
であると想定される。
ビットストリームＢ１に含まれるビットは、
Figure 2022534300000040
であると想定される。
ビットストリームＢ２に含まれるビットは、
Figure 2022534300000041
であると想定される。
マッピングの際、
Figure 2022534300000042
は、コンスタレーションダイアグラムにおけるシンボルｘ1にマッピングされてよく、
Figure 2022534300000043
は、コンスタレーションダイアグラムにおけるシンボルｘ2にマッピングされてよく、以下同様である。
Figure 2022534300000044
は、コンスタレーションダイアグラムにおけるシンボルｘ512にマッピングされ得る。言い換えれば、５１２個の変調されたシンボルが上記の変調後に取得され得る。たとえば、図６では、
Figure 2022534300000045
であり、
Figure 2022534300000046
が、図６における「０００」として表されるコンスタレーション点にマッピングされると想定される。
Figure 2022534300000047
であり、
Figure 2022534300000048
が、図６における「００１」として表されるコンスタレーション点にマッピングされると想定される。
５１２個の変調されたシンボル｛ｘ1，ｘ2，…，およびｘ512｝が取得された後、変調されたシンボルシーケンス｛ｘ1，ｘ2，…，およびｘ512｝が取得される。各変調されたシンボルは３ビットを含む。
受信側は、５１２個の変調されたシンボル｛ｘ1，ｘ2，…，およびｘ512｝を受信する。ここで、
ｘ1は
Figure 2022534300000049
ｘ2は
Figure 2022534300000050
・・・
ｘ512は
Figure 2022534300000051
ビットレベルｂ0は
Figure 2022534300000052
であり、ビットレベルｂ1は
Figure 2022534300000053
であり、ビットレベルｂ2は
Figure 2022534300000054
である。
復調器は、ビットレベル
Figure 2022534300000055
を復調して、ｂ0のＬＬＲ（コードブロックＣ１のＬＬＲ）を取得する。デコーダは、コードブロックＣ１のＬＬＲを復号して、コードブロックＣ１の復号結果を取得する。復調器は、コードブロックＣ１の復号結果に基づいて、ビットレベル
Figure 2022534300000056
およびビットレベル
Figure 2022534300000057
を並列復調して、同時にｂ2およびｂ1のＬＬＲ（コードブロックＣ２のＬＬＲ）を取得する。復調器は、ｂ2およびｂ1のＬＬＲに対して並列－直列変換を行う。デコーダは、ｂ2およびｂ1の変換されたＬＬＲを復号して、コードブロックＣ２の復号結果を取得する。任意選択で、変調されたシンボルの復号結果を取得するために、コードブロックＣ１の復号結果とコードブロックＣ２の復号結果とが組み合わされてよい。
実施例２：変調方式は８ＤＰＳＫであり、８ＤＰＳＫは３つのビットレベルを有し、３つのビットレベルはそれぞれｂ0、ｂ1、およびｂ2として表される。シンボルブロック長Ｎ＝５１２、合計コードレートは０．５、エンコードされるべき情報ビットの量Ｋ＝７６８、コードブロックの量Ｍ’＝２であり、それらのコードブロックはそれぞれ、コードブロックＣ１およびコードブロックＣ２として表される。変調マッピング（コンスタレーションマッピング）で使用されるコンスタレーションダイアグラムが図９に示される。
図９は、本出願の実施形態による８ＤＰＳＫセット分割マッピングの相移行図である。８ＤＰＳＫセット分割マッピングの相移行図の場合における位相差マッピングテーブルが表１に示される。
Figure 2022534300000058
８ＰＳＫコンスタレーションマッピングと比較すると、８ＤＰＳＫマッピングは、ビットシーケンスを位相差にマッピングし、隣接シンボル間の相関が導入される。隣接シンボル間の相関は次の通りである。
ｓk＝ｓk-1・Δθk
ｓkは、ｋ番目シンボルであり、Δθkは、ｋ番目のシンボルと（ｋ－１）番目のシンボルとの間の位相差である。
変調およびコーディング処理では、８ＰＳＫコンスタレーションマッピングと比較すると、８ＤＰＳＫマッピングはビットシーケンスを位相差にマッピングすることに留意されたい。他の処理は図１で説明されたものと同じであり、詳細はここでは再び説明されない。
対応して、変調されたシンボルを受信した後、受信側は、変調されたシンボルに対して差動復調を行って位相差を取得して、隣接シンボル間の相関を除去し得る。復調方法は次の通りである。
Figure 2022534300000059
ｒnは、受信されたｎ番目の変調されたシンボルであり、ｙnは、ｎ番目の差動復調されたシンボルを示す。
差動復調の後、ｙnは、８ＰＳＫコンスタレーションページ（constellation page）上で受信側により受信された変調されたシンボルに相当することに留意されたい。ｙnを取得した後、受信側は、実施例１に説明されたのと同じ方法を使用してｙnを復調および復号する。詳細はここでは再び説明されない。
実施例３：変調方式は１６ＱＡＭであり、１６ＱＡＭは４つのビットレベルを有し、４つのビットレベルはそれぞれｂ0、ｂ1、ｂ2、およびｂ3として表される。シンボルブロック長Ｎ＝５１２、合計コードレートは０．５、コードブロックの量Ｍ’＝３であり、それらのコードブロックはそれぞれ、コードブロックＣ１、コードブロックＣ２、およびコードブロックＣ２として表される。変調マッピング（コンスタレーションマッピング）で使用されるコンスタレーションダイアグラムが図１０に示される。
図１０は、本出願の実施形態による１６ＱＡＭ部分セット分割マッピングのコンスタレーションダイアグラムである。図１０を参照する。０または１であるビットレベルｂ0に基づいて分割が行われて、サブセット１およびサブセット２を取得し得る。サブセット１の場合、サブセット１は、０または１であるｂ1に基づいて分割されて、サブセット１１およびサブセット１２を取得し得る。サブセット２の場合、サブセット２は、０または１であるｂ1に基づいて分割されて、サブセット２１およびサブセット２２を取得し得る。サブセット１１およびサブセット１２において、ビットレベルｂ3およびビットレベルｂ2はグレイマッピング特性を満たす。サブセット２１およびサブセット２２において、ビットレベルｂ3およびビットレベルｂ2はグレイマッピング特性を満たす。したがって、ビットレベルｂ3とビットレベルｂ2は同じビットレベル容量を有する。
図１０に示されるコンスタレーションダイアグラムによれば、コードブロックの量は３であり、ビットレベルは２つのグループに分類され得る。ビットレベルの第１のグループはビットレベルｂ0を含み、ビットレベルの第２のグループはビットレベルｂ1を含み、ビットレベルの第３のグループはビットレベルｂ2およびビットレベルｂ3を含む。
構成されたマッピング関係において、コードブロックＣ１がビットレベルの第１のグループに対応し、コードブロックＣ２がビットレベルの第２のグループに対応し、コードブロックＣ２がビットレベルの第３のグループに対応する場合、コードブロックＣ１のコード長は５１２であり、コードブロックＣ２のコード長は５１２であり、コードブロックＣ３のコード長は１０２４であると想定される。
３つのエンコードされるべきシーケンスは、ビットレベルの各グループのビットレベル容量に対応するコードレートに基づいて別々に決定される。３つのエンコードされるべきシーケンスは、エンコードされるべきシーケンス１、エンコードされるべきシーケンス２、およびエンコードされるべきシーケンス３である。具体的な処理については、実施例１を参照するものとし、詳細はここでは再び説明されない。
エンコードされるべきシーケンス１はエンコードされてコードブロックＣ１が得られる。エンコードされるべきシーケンス２はエンコードされてコードブロックＣ２が得られる。エンコードされるべきシーケンス３はエンコードされてコードブロックＣ３が得られる。コードブロックＣ１のコード長は５１２であり、コードブロックＣ２のコード長は５１２であり、コードブロックＣ３のコード長は１０２４である。直列から並列への変換がコードブロックＣ３に対して行われて、ビットストリームＢ１およびビットストリームＢ２を取得する。ビットストリームＢ１およびビットストリームＢ２のコード長はそれぞれ５１２である。
コードブロックＣ１はビットレベルｂ0にマッピングされ、コードブロックＣ２はビットレベルｂ1にマッピングされる。ビットストリームＢ１はビットレベルｂ2にマッピングされ、ビットストリームＢ２はビットレベルｂ3にマッピングされて、５１２個の変調されたシンボル｛ｘ1，ｘ2，…，およびｘ512｝を取得する。具体的な処理については、実施例１を参照するものとし、詳細はここでは再び説明されない。
５１２個の変調されたシンボル｛ｘ1，ｘ2，…，およびｘ512｝が取得された後、変調されたシンボルシーケンス｛ｘ1，ｘ2，…，およびｘ512｝が出力される。各変調されたシンボルは４ビットを含む。
受信側は、５１２個の変調されたシンボル｛ｘ1，ｘ2，…，およびｘ512｝を受信する。ここで、
ｘ1は
Figure 2022534300000060
ｘ2は
Figure 2022534300000061
・・・
ｘ512は
Figure 2022534300000062
ビットレベルｂ0は
Figure 2022534300000063
であり、ビットレベルｂ1は
Figure 2022534300000064
であり、ビットレベルｂ2は
Figure 2022534300000065
であり、ビットレベルｂ3は
Figure 2022534300000066
である。
復調器は、ビットレベル
Figure 2022534300000067
を復調して、ｂ0のＬＬＲ（コードブロックＣ１のＬＬＲ）を取得する。デコーダは、コードブロックＣ１のＬＬＲを復号して、コードブロックＣ１の復号結果を取得する。復調器は、コードブロックＣ１の復号結果に基づいて、ビットレベル
Figure 2022534300000068
を復調して、ｂ1のＬＬＲ（コードブロックＣ２のＬＬＲ）を取得する。デコーダは、コードブロックＣ２のＬＬＲを復号して、コードブロックＣ２の復号結果を取得する。復調器は、コードブロックＣ１およびコードブロックＣ２の復号結果に基づいて、ビットレベル
Figure 2022534300000069
およびビットレベル
Figure 2022534300000070
を並列復調して、同時にｂ3およびｂ2のＬＬＲ（コードブロックＣ３のＬＬＲ）を取得する。復調器は、ｂ3およびｂ2のＬＬＲに対して並列－直列変換を行う。デコーダは、ｂ3およびｂ2の変換されたＬＬＲを復号して、コードブロックＣ３の復号結果を取得する。任意選択で、変調されたシンボルの復号結果を取得するために、コードブロックＣ１の復号結果、コードブロックＣ２の復号結果、およびコードブロックＣ３の復号結果が組み合わされてよい。
実施例４：変調方式は８ＰＳＫであり、８ＰＳＫは３つのビットレベルを有し、３つのビットレベルはそれぞれｂ0、ｂ1、およびｂ2として表される。シンボルブロック長Ｎ＝５１２、合計コードレートは０．５、Ｍ’個のコードブロックの量＝２であり、それらのコードブロックはそれぞれ、コードブロックＣ１およびコードブロックＣ２として表される。変調マッピング（コンスタレーションマッピング）で使用されるコンスタレーションダイアグラムが図１１に示される。
図１１は、本出願の実施形態による８ＰＳＫセット分割マッピングのコンスタレーションダイアグラムである。図１１を参照する。０または１であるビットレベルｂ0に基づいて分割が行われて、サブセット１およびサブセット２を取得し得る。サブセット１の場合、サブセット１は、０または１であるｂ1に基づいて分割されて、サブセット１１およびサブセット１２を取得し得る。サブセット２の場合、サブセット２は、０または１であるｂ1に基づいて分割されて、サブセット２１およびサブセット２２を取得し得る。
図１１に示されるコンスタレーションダイアグラムによれば、コードブロックの量は３であり、ビットレベルは２つのグループに分類され得る。ビットレベルの第１のグループはビットレベルｂ0を含み、ビットレベルの第２のグループはビットレベルｂ1およびビットレベルｂ2を含む。
構成されたマッピング関係において、コードブロックＣ１がビットレベルの第１のグループに対応し、コードブロックＣ２がビットレベルの第２のグループに対応する場合、コードブロックＣ１のコード長は５１２であり、コードブロックＣ２のコード長は１０２４であると想定される。
２つのエンコードされるべきシーケンスは、ビットレベルの各グループのビットレベル容量に対応するコードレートに基づいて別々に決定される。２つのエンコードされるべきシーケンスは、エンコードされるべきシーケンス１、およびエンコードされるべきシーケンス２である。具体的な処理については、実施例１を参照するものとし、詳細はここでは再び説明されない。
エンコードされるべきシーケンス１はエンコードされてコードブロックＣ１が得られる。エンコードされるべきシーケンス２はエンコードされてコードブロックＣ２が得られる。コードブロックＣ１のコード長は５１２であり、コードブロックＣ２のコード長は１０２４である。インターリーブ処理がコードブロックＣ２に対して行われ、直列から並列への変換が、インターリーブされたコードブロックＣ２に対して行われて、ビットストリームＢ１およびビットストリームＢ２を取得する。ビットストリームＢ１およびビットストリームＢ２のコード長はそれぞれ５１２である。
コードブロックＣ１はビットレベルｂ0にマッピングされ、ビットストリームＢ１はビットレベルｂ1にマッピングされ、ビットストリームＢ２はビットレベルｂ2にマッピングされて、５１２個の変調されたシンボル｛ｘ1，ｘ2，…，およびｘ512｝を取得する。具体的な処理については、実施例１を参照するものとし、詳細はここでは再び説明されない。
５１２個の変調されたシンボル｛ｘ1，ｘ2，…，およびｘ512｝が取得された後、変調されたシンボルシーケンス｛ｘ1，ｘ2，…，およびｘ512｝が出力される。各変調されたシンボルは３ビットを含む。
受信側は、５１２個の変調されたシンボルを受信し、５１２個の変調されたシンボルを復号する。復調および復号処理については、実施例１を参照するものとし、詳細はここでは再び説明されない。
図１２は、本出願の実施形態によるコーディングおよび変調装置の構造の概略図である。図１２を参照する。コーディングおよび変調装置１０は、取得モジュール１１、コーディングモジュール１２、変調モジュール１３、および出力モジュール１４を含み得る。
取得モジュール１１は、Ｋ個のエンコードされるべきビットと、変調方式とを取得するように構成され、Ｋは１以上の整数である。
コーディングモジュール１２は、変調方式のＭ個のビットレベルに基づいて、Ｋ個のエンコードされるべきビットをエンコードして、Ｍ’個のコードブロックを取得するように構成され、Ｍ’＜Ｍであり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、Ｎはシンボルブロック長であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000071
であり、ｉ番目のコードブロックに含まれる情報ビットの量はＫiであり、
Figure 2022534300000072
であり、Ｍ、Ｍ’、Ｎ、Ｎi、Ｍi、およびＫiはすべて正の整数である。
変調モジュール１３は、Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従ってＭ’個のコードブロックを変調して、変調されたシンボルシーケンスを取得するように構成され、コード長がＭi＊Ｎであるコードブロックは、マッピング関係におけるＭi個のビットレベルに対応する。
出力モジュール１４は、変調されたシンボルシーケンスを出力するように構成される。
任意選択で、取得モジュール１１は、図３に示される実施形態におけるＳ３０１を実行し得る。
任意選択で、コーディングモジュール１２は、図３に示される実施形態におけるＳ３０２を実行し得る。
任意選択で、変調モジュール１３および出力モジュール１４は、図３に示される実施形態におけるＳ３０３を実行し得る。
本出願のこの実施形態において提供されたコーディングおよび変調装置１０は、前述の方法実施形態に示された技術的解決策を行うことができる。それらの実装原理および有利な効果は類似しており、詳細はここでは再び説明されない。
可能な実装では、Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する。
可能な実装では、コード長がＭi＊ＮであるコードブロックがマッピングされるＭi個のビットレベルの間のビットレベル容量差の絶対値は、事前設定された差以下である。
可能な実装では、コーディングモジュール１２は、
Ｍ個のビットレベルのビットレベル容量に基づいて、Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに分類し、
Ｍ’個のエンコードされるべきシーケンスを別々にエンコードして、Ｍ’個のコードブロックを取得する
ように特に構成される。
可能な実装では、コーディングモジュール１２は、
Ｍ個のビットレベルをＭ’個のグループのビットレベルに分類し、ビットレベルの各グループは、少なくとも１つのビットレベルを含み、
Ｎと、ビットレベルの各グループに含まれるビットレベルの量と、ビットレベルの各グループにおける各ビットレベルのビットレベル容量とに基づいて、Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに分類する
ように特に構成される。
可能な実装では、変調モジュール１３は、
任意のｉ番目のコードブロックについて、Ｍiが１と等しい場合、ｉ番目のコードブロックをコンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルにマッピングし、
任意のｉ番目のコードブロックについて、Ｍiが１より大きい場合、ｉ番目のコードブロックをＭi個のビットストリームに変換し、Ｍi個のビットストリームをコンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルに別々にマッピングし、各ビットストリームの長さはＮであり、１つのビットストリームが、ｉ番目のグループのビットレベルのうちの１つのビットレベルにマッピングされる
ように特に構成される。
可能な実装では、ビットレベルのｉ番目のグループにおけるビットレベルのビットレベル容量の間の差は、事前設定された差以下である。
図１３は、本出願の実施形態による別のコーディングおよび変調装置の構造の概略図である。図１２に示された実施形態に基づいて、図１３では、コーディングおよび変調装置１０がインターリーブモジュール１５をさらに含む。
インターリーブモジュール１５は、変調モジュール１３がｉ番目のコードブロックをＭi個のビットストリームに変換する前に、ｉ番目のコードブロックに対してインターリーブ処理を行うように構成される。
可能な実装では、変調方式が、８位相シフトキーイングＰＳＫ変調または８差動位相シフトキーイングＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
可能な実装では、変調方式が、１６直交振幅変調ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
本出願のこの実施形態において提供されたコーディングおよび変調装置１０は、前述の方法実施形態に示された技術的解決策を行うことができる。それらの実装原理および有利な効果は類似しており、詳細はここでは再び説明されない。
図１４は、本出願の実施形態による復調および復号装置の構造の概略図である。図１４を参照する。復調および復号装置２０は、取得モジュール２１と、復調および復号モジュール２２とを含み得る。
取得モジュール２１は、Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルを取得するように構成され、Ｍ’＜Ｍであり、Ｍは変調方式のビットレベルの量であり、Ｎはシンボルブロック長であり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000073
であり、Ｍ、Ｍ’、Ｎ、Ｎi、およびＭiはすべて正の整数である。
復調および復号モジュール２２は、Ｎ個の変調されたシンボルに基づいて、Ｍ’個のコードブロックを順次に復調および復号して、Ｍ’個のコードブロックの復号結果を取得するように構成される。
任意選択で、取得モジュール２１は、図４に示される実施形態におけるＳ４０１を実行し得る。
任意選択で、復調および復号モジュール２２は、図４に示される実施形態におけるＳ４０２を実行し得る。
本出願のこの実施形態において提供された復調および復号装置２０は、前述の方法実施形態に示された技術的解決策を行うことができる。それらの実装原理および有利な効果は類似しており、詳細はここでは再び説明されない。
可能な実装では、復調および復号モジュール２２は、
ｉ番目のコードブロックに対して復調処理を行い、復調処理は、ｉに１を加えることと、最初の（ｉ－１）個のコードブロックの復号結果およびＮ個の変調されたシンボルに基づいて、ｉ番目のコードブロックのＬＬＲを決定することとを含み、
ｉ番目のコードブロックに対して復号処理を行い、復号処理は、ｉ番目のコードブロックのＬＬＲに基づいて、ｉ番目のコードブロックの復号結果を決定することを含み、
Ｍ’個のコードブロックの復号結果が取得されるまで、復調処理および復号処理を繰り返し行う
ように特に構成される。
可能な実装では、復調および復号モジュール２２は、
Ｍi＞１の場合、ｉ番目のコードブロックに対応するＭiビットレベルを決定し、
Ｍiビットレベルに対して並列復調を行って、ｉ番目のコードブロックのＬＬＲを取得する
ように特に構成される。
可能な実装では、Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する。
可能な実装では、変調方式が、８位相シフトキーイングＰＳＫ変調または８差動位相シフトキーイングＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
可能な実装では、変調方式が、１６直交振幅変調ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである。
本出願のこの実施形態において提供された復調および復号装置２０は、前述の方法実施形態に示された技術的解決策を行うことができる。それらの実装原理および有利な効果は類似しており、詳細はここでは再び説明されない。
図１５は、本出願の実施形態によるコーディングおよび変調装置のハードウェア構造の概略図である。図１５を参照する。コーディングおよび変調装置３０は、プロセッサ３１およびメモリ３２を含み得る。
メモリ３２は、コンピュータプログラムを記憶するように構成され、中間データを記憶するようにさらに構成されることもある。
プロセッサ３１は、メモリに記憶されたコンピュータプログラムを実行して、前述のコーディングおよび変調方法におけるステップを実装するように構成される。詳細については、前述の方法実施形態における関係付けられた説明を参照されたい。
任意選択で、メモリ３２は独立してよく、またはプロセッサ３１と一体化されてよい。いくつかの実施形態では、メモリ３２は、代替として、コーディングおよび変調装置３０の外部に配置されることがある。
メモリ３２がプロセッサ３１から独立したコンポーネントであるときコーディングおよび変調装置３０は、メモリ３２およびプロセッサ３１を接続するように構成されたバス３３をさらに含み得る。
任意選択で、コーディングおよび変調装置３０は、受信機および送信機をさらに含み得る。たとえば、受信機は、エンコードされるべきビットを取得するように構成され、送信機は、変調されたシンボルシーケンスを出力するように構成され得る。
この実施形態において提供されるコーディングおよび変調装置３０は端末デバイスまたはネットワークデバイスであってよく、前述のコーディングおよび変調方法を行うように構成されてよい。実装および技術的効果は類似しており、詳細はここでは再び説明されない。
図１６は、本出願の実施形態による復調および復号装置のハードウェア構造の概略図である。図１６を参照する。復調および復号装置４０は、プロセッサ４１およびメモリ４２を含み得る。参照する
メモリ４２は、コンピュータプログラムを記憶するように構成され、中間データを記憶するようにさらに構成されることもある。
プロセッサ４１は、メモリに記憶されたコンピュータプログラムを実行して、前述の復調および復号方法におけるステップを実装するように構成される。詳細については、前述の方法実施形態における関係付けられた説明を参照されたい。
任意選択で、メモリ４２は独立してよく、またはプロセッサ４１と一体化されてよい。いくつかの実施形態では、メモリ４２は、代替として、復調および復号装置４０の外部に配置されることがある。
メモリ４２がプロセッサ４１から独立したコンポーネントであるとき復調および復号装置４０は、メモリ４２およびプロセッサ４１を接続するように構成されたバス４３をさらに含み得る。
任意選択で、復調および復号装置４０は受信機をさらに含み得る。たとえば、受信機は、変調されたシンボルを取得するように構成される。
この実施形態において提供された復調および復号装置４０は、端末デバイスまたはネットワークデバイスであってよく、前述の復調および復号方法を行うように構成されてよい。実装および技術的効果は類似しており、詳細はここでは再び説明されない。
図１７は、本出願の実施形態によるさらに別のコーディングおよび変調装置の構造の概略図である。図１７を参照する。コーディングおよび変調装置５０は、入力インターフェース５１、論理回路５２、および出力インターフェース５３を含み得る。
入力インターフェース５１は、Ｋ個のエンコードされるべきビットと、変調方式とを取得するように構成され、Ｋは１以上の整数である。
論理回路５２は、変調方式のＭ個のビットレベルに基づいて、Ｋ個のエンコードされるべきビットをエンコードして、Ｍ’個のコードブロックを取得し、Ｍ’個のコードブロックとＭ個のビットレベルとの間のマッピング関係に従ってＭ’個のコードブロックを変調して、変調されたシンボルシーケンスを取得するように構成され、Ｍ’＜Ｍであり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、Ｎはシンボルブロック長であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000074
であり、ｉ番目のコードブロックに含まれる情報ビットの量はＫiであり、
Figure 2022534300000075
であり、Ｍ、Ｍ’、Ｎ、Ｎi、Ｍi、およびＫiはすべて正の整数であり、コード長がＭi＊Ｎであるコードブロックは、マッピング関係におけるＭi個のビットレベルに対応する。
出力インターフェース５３は、変調されたシンボルシーケンスを出力するように構成される。
任意選択で、入力インターフェース５１は、図１２から図１３に示される実施形態における取得モジュール１１の機能を有し得る。論理回路５２は、図１２から図１３に示される実施形態におけるコーディングモジュール１２および変調モジュール１３の機能を有し得る。出力インターフェース５３は、図１２から図１３に示される実施形態における出力インターフェース５３の機能を有し得る。
任意選択で、入力インターフェース５１は、図１５に示される実施形態における受信機の機能を有し得る。論理回路５２は、図１５に示される実施形態におけるプロセッサ３１の機能を有し得る。出力インターフェース５３は、図１５に示される実施形態における送信機の機能を有し得る。
任意選択で、論理回路５２は、コーディングおよび変調方法における他のステップをさらに行い得る。たとえば、論理回路５２は、図３に示される実施形態におけるＳ３０２からＳ３０３に説明されたステップをさらに行い得る。
本出願のこの実施形態において提供されたコーディングおよび変調装置５０は、前述の方法実施形態に示された技術的解決策を行うことができる。それらの実装原理および有利な効果は類似しており、詳細はここでは再び説明されない。
図１８は、本出願の実施形態によるさらに別の復調および復号装置の構造の概略図である。図１８を参照する。復調および復号装置６０は、入力インターフェース６１および論理回路６２を含み得る。
入力インターフェース６１は、Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルを取得するように構成され、Ｍ’＜Ｍであり、Ｍは変調方式のビットレベルの量であり、Ｎはシンボルブロック長であり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiはｉ番目のコードブロックに対応するビットレベルの量であり、ｉは１からＭ’までの整数であり、
Figure 2022534300000076
であり、Ｍ、Ｍ’、Ｎ、Ｎi、およびＭiはすべて正の整数である。
論理回路６２は、Ｎ個の変調されたシンボルに基づいて、Ｍ’個のコードブロックを順次に復調および復号して、Ｍ’個のコードブロックの復号結果を取得するように構成される。
任意選択で、復調および復号装置６０は出力インターフェースをさらに含み得る。たとえば、出力インターフェースは復号結果を出力し得る。
任意選択で、入力インターフェース６１は、図１４に示される実施形態における取得モジュール２１の機能を有し得る。論理回路６２は、図１４に示される実施形態における復調および復号モジュール２２の機能を有し得る。
任意選択で、入力インターフェース６１は、図１６に示される実施形態における受信機の機能を有し得る。論理回路６２は、図１６に示される実施形態におけるプロセッサ４１の機能を有し得る。
任意選択で、論理回路６２は、復調および復号方法における他ステップをさらに行い得る。たとえば、論理回路６２は、図４に示される実施形態におけるＳ４０２に説明されたステップをさらに行い得る。
本出願のこの実施形態において提供された復調および復号装置６０は、前述の方法実施形態に示された技術的解決策を行うことができる。それらの実装原理および有利な効果は類似しており、詳細はここでは再び説明されない。
本出願の実施形態は記憶媒体をさらに提供し、記憶媒体はコンピュータプログラムを含み、コンピュータプログラムは前述のコーディングおよび変調方法を実装するために使用される。
本出願の実施形態は記憶媒体をさらに提供し、記憶媒体はコンピュータプログラムを含み、コンピュータプログラムは前述の復調および復号方法を実装するために使用される。
本出願の実施形態は、メモリおよびプロセッサを含む、チップまたは集積回路をさらに提供する。
メモリは、コンピュータプログラムを記憶するように構成され、中間データを記憶するようにさらに構成されることもある。
プロセッサは、メモリに記憶されたプログラム命令を呼び出して、前述のコーディングおよび変調方法を実装する。
任意選択で、メモリは独立してよく、またはプロセッサと一体化されてよい。いくつかの実装では、メモリは、代替として、チップまたは集積回路の外部に配置されることがある。
本出願の実施形態は、メモリおよびプロセッサを含む、チップまたは集積回路をさらに提供する。
メモリは、コンピュータプログラムを記憶するように構成され、中間データを記憶するようにさらに構成されることもある。
プロセッサは、メモリに記憶されたプログラム命令を呼び出して、前述の復調および復号方法を実装する。
任意選択で、メモリは独立してよく、またはプロセッサと一体化されてよい。いくつかの実装では、メモリは、代替として、チップまたは集積回路の外部に配置されることがある。
本出願の実施形態は、プログラム製品をさらに提供する。プログラム製品はコンピュータプログラムを含み、コンピュータプログラムは記憶媒体に記憶され、コンピュータプログラムは前述のコーディングおよび変調方法を実装するように構成される。
本出願の実施形態は、プログラム製品をさらに提供する。プログラム製品はコンピュータプログラムを含み、コンピュータプログラムは記憶媒体に記憶され、コンピュータプログラムは前述の復調および復号方法を実装するように構成される。
本発明のこの実施形態で開示される内容と組み合わせて説明される方法またはアルゴリズムステップは、ハードウェアによって実装されてよく、またはソフトウェア命令を実行することによりプロセッサによって実装されてよい。ソフトウェア命令は、対応するソフトウェアモジュールを含み得る。ソフトウェアモジュールは、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、略してＲＡＭ）、フラッシュメモリ、リードオンリーメモリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）、消去可能プログラマブルリードオンリーメモリ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ、ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリーメモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ、ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルハードディスク、コンパクトディスクリードオンリーメモリ（ＣＤ－ＲＯＭ）、または当技術分野でよく知られた任意の他の形態の記憶媒体に記憶され得る。たとえば、記憶媒体はプロセッサに結合され、プロセッサは、記憶媒体から情報を読み取り、または記憶媒体に情報を書き込むことができる。当然ながら、記憶媒体はプロセッサのコンポーネントであってよい。プロセッサおよび記憶媒体はＡＳＩＣに配置されてよい。加えて、ＡＳＩＣは基地局または端末に配置されてよい。当然ながら、プロセッサおよび記憶媒体は、別個のコンポーネントとして受信デバイス内に存在してよい。
プロセッサは、中央処理装置（英語：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、略してＣＰＵ）であってよく、または別の汎用プロセッサ、デジタル信号プロセッサ（英語：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ、略してＤＳＰ）、もしくは特定用途向け集積回路（英語：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、略してＡＳＩＣ）などであってよいことを理解されたい。汎用プロセッサはマイクロプロセッサであってよく、またはプロセッサは任意の従来のプロセッサなどであってよい。本発明を参照して開示される方法のステップは、ハードウェアプロセッサによって直接実行されてよく、またはプロセッサにおけるハードウェアとソフトウェアモジュールとの組み合わせを使用することによって実行されてよい。
メモリは、高速ＲＡＭメモリを含んでよく、不揮発性メモリＮＶＭ、たとえば、少なくとも１つの磁気ディスクメモリをさらに含んでよく、またはＵＳＢフラッシュドライブ、リムーバブルハードディスク、リードオンリーメモリ、磁気ディスク、もしくは光ディスクなどであってよい。を含み得る。
バスは、業界標準アーキテクチャ（Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ、ＩＳＡ）バス、周辺コンポーネント相互接続（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ、ＰＣＩ）バス、または拡張業界標準アーキテクチャ（Ｅｘｔｅｎｄｅｄ Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ、ＥＩＳＡ）バスなどであり得る。バスは、アドレスバス、データバス、制御バスなどに分類され得る。表現を容易にするために、本出願の添付図面におけるバスは、１つのバスのみ、または１つのタイプのバスのみに限定されない。
記憶媒体は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、電気的消去可能リードオンリーメモリ（ＥＥＰＲＯＭ）、消去可能リードオンリーメモリ（ＥＰＲＯＭ）、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、リードオンリーメモリ（ＲＯＭ）、磁気メモリ、フラッシュメモリ、磁気ディスク、または光ディスクなど、任意のタイプの揮発性または不揮発性ストレージデバイスまたはそれらの組み合わせによって実装され得る。記憶媒体は、汎用または専用コンピュータにアクセス可能な任意の利用可能な媒体であり得る。
本出願では、「少なくとも１つ」は１つまたは複数を意味し、「複数」は２つ以上を意味する。用語「および／または」は、関連付けられた対象の間の対応関係を記述し、３つの関係が存在し得ることを表す。たとえば、Ａおよび／またはＢは、Ａのみが存在する場合、ＡとＢの両方が存在する場合、およびＢのみが存在する場合を表してよく、ＡおよびＢは単数または複数であってよい。記号「／」は一般に、関連付けられた対象の間の「または」関係を示す。「少なくとも以下の項目（要素）の少なくとも１つ」または類似する表現は、これらの各項目の任意の組み合わせを意味し、単数の項目（要素）または複数の項目（要素）の任意の組み合わせを含む。たとえば、ａ、ｂ、またはｃの少なくとも１つの項目（要素）は、ａ、ｂ、ｃ、ａおよびｂ、ａおよびｃ、ｂおよびｃ、またはａ、ｂ、およびｃを表し得る。ここで、ａ、ｂ、およびｃは単数または複数であり得る。
前述の１つまたは複数の例において、本発明の実施形態で説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせによって実装され得ることを、当業者は認識すべきである。本発明がソフトウェアによって実装されるとき、前述の機能は、コンピュータ可読媒体に記憶されてよく、またはコンピュータ可読媒体における１つもしくは複数の命令もしくはコードとして送信されてよい。コンピュータ可読媒体は、コンピュータ記憶媒体および通信媒体を含み、通信媒体は、コンピュータプログラムが１つの場所から別の場所へ送信されることを可能にする任意の媒体を含む。記憶媒体は、汎用または専用コンピュータにアクセス可能な任意の利用可能な媒体であり得る。
本発明で提供されるいくつかの実施形態において、開示されたデバイスおよび方法は別の方法で実装され得ることを理解されたい。たとえば、説明されたデバイス実施形態は単に例である。たとえば、モジュール分割は単に論理機能分割であり、実際の実装では他の分割であってよい。複数のモジュールが組み合わされてよく、もしくは他のシステムに組み込まれてよく、または、いくつかの特徴が無視されてよく、もしくは実行されなくてよい。さらに、示されまたは説明された相互結合または直接結合または通信接続は、いくつかのインターフェースを介して実装されてよい。装置またはモジュールの間の間接的結合または通信接続は、電子的、機械的、または他の形態で実装され得る。
別個の部分として記述されたモジュールは、物理的に分離されても分離されなくてもよく、モジュールとして示される部分は、物理ユニットであってもなくてもよく、１つの位置に配置されてよく、または複数のネットワークユニット上に分散されてもよい。一部またはすべてのモジュールは、実施形態の解決策の目的を達成するために実際の必要に応じて選択され得る。
さらに、本発明の実施形態における機能モジュールは１つの処理ユニットに統合されてよく、または各モジュールが物理的に単体で存在してよく、または２つ以上のモジュールが１つのモジュールに統合されてよい。前述のモジュールによって形成されたユニットは、ハードウェアの形態で実装されてよく、またはソフトウェア機能ユニットに加えてハードウェアの形態で実装されてよい。
たとえば、ネットワークデバイスは基地局（Ｂａｓｅ Ｓｔａｔｉｏｎ、ＢＳ）であってよい。基地局は、複数の移動局（Ｍｏｂｉｌｅ Ｓｔａｔｉｏｎ、ＭＳ）のための通信サービスを提供してよく、基地局はさらに、コアネットワークデバイスに接続されてよい。基地局は、ベースバンドユニット（Ｂａｓｅｂａｎｄ Ｕｎｉｔ、ＢＢＵ）およびリモート無線ユニット（Ｒｅｍｏｔｅ Ｒａｄｉｏ Ｕｎｉｔ、ＲＲＵ）を含む。ＢＢＵおよびＲＲＵは、異なる場所に配置されてよい。たとえば、ＲＲＵは、トラフィックの多いエリアにリモートで配置され、ＢＢＵは、中央機器室に配置される。代替として、ＢＢＵとＲＲＵは同じ機器室に配置されてよい。代替として、ＢＢＵとＲＲＵは１つのラックにおける異なるコンポーネントであってよい。
たとえば、Ｍ＝４と想定されると、４つのビットレベルがそれぞれ、ｂ0、ｂ1、ｂ2、およびｂ3として表される。ｂ2とｂ3は、同じビットレベル容量を有する。Ｍ’＝３と想定されると、ｂ0が１つのグループのビットレベルに分類されてよく、ｂ1が１つのグループのビットレベルに分類されてよく、ｂ2およびｂ3が１つのグループのビットレベルに分類されてよい。
たとえば、Ｍ＝４と想定されると、４つのビットレベルがそれぞれ、ｂ0、ｂ1、ｂ2、およびｂ3、Ｍ’＝３と想定されると、ｂ0が１つのグループのビットレベルに分類されてよく、ｂ1が１つのグループのビットレベルに分類されてよく、ｂ2およびｂ3が１つのグループのビットレベルに分類されてよい。代替として、ｂ0およびｂ1が１つのグループのビットレベルに分類されてよく、ｂ2が１つのグループのビットレベルに分類されてよく、ｂ3が１つのグループのビットレベルに分類されてよい。
図１０に示されるコンスタレーションダイアグラムによれば、コードブロックの量は３であり、ビットレベルは３つのグループに分類され得る。ビットレベルの第１のグループはビットレベルｂ0を含み、ビットレベルの第２のグループはビットレベルｂ1を含み、ビットレベルの第３のグループはビットレベルｂ2およびビットレベルｂ3を含む。
構成されたマッピング関係において、コードブロックＣ１がビットレベルの第１のグループに対応し、コードブロックＣ２がビットレベルの第２のグループに対応し、コードブロックＣ３がビットレベルの第３のグループに対応する場合、コードブロックＣ１のコード長は５１２であり、コードブロックＣ２のコード長は５１２であり、コードブロックＣ３のコード長は１０２４であると想定される。
図１１に示されるコンスタレーションダイアグラムによれば、コードブロックの量は３であり、ビットレベルは３つのグループに分類され得る。ビットレベルの第１のグループはビットレベルｂ0を含み、ビットレベルの第２のグループはビットレベルｂ1およびビットレベルｂ2を含む。
図１２は、本出願の実施形態によるコーディングおよび変調装置１０の構造の概略図である。図１２を参照する。コーディングおよび変調装置１０は、取得モジュール１１、コーディングモジュール１２、変調モジュール１３、および出力モジュール１４を含み得る。
図１４は、本出願の実施形態による復調および復号装置２０の構造の概略図である。図１４を参照する。復調および復号装置２０は、取得モジュール２１と、復調および復号モジュール２２とを含み得る。
図１５は、本出願の実施形態によるコーディングおよび変調装置３０のハードウェア構造の概略図である。図１５を参照する。コーディングおよび変調装置３０は、プロセッサ３１およびメモリ３２を含み得る。
図１６は、本出願の実施形態による復調および復号装置４０のハードウェア構造の概略図である。図１６を参照する。復調および復号装置４０は、プロセッサ４１およびメモリ４２を含み得る。参照する
任意選択で、入力インターフェース５１は、図１２から図１３に示される実施形態における取得モジュール１１の機能を有し得る。論理回路５２は、図１２から図１３に示される実施形態におけるコーディングモジュール１２および変調モジュール１３の機能を有し得る。出力インターフェース５３は、図１２から図１３に示される実施形態における出力モジュール１４の機能を有し得る。
プロセッサは、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、略してＣＰＵ）であってよく、または別の汎用プロセッサ、デジタル信号プロセッサ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ、略してＤＳＰ）、もしくは特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、略してＡＳＩＣ）などであってよいことを理解されたい。汎用プロセッサはマイクロプロセッサであってよく、またはプロセッサは任意の従来のプロセッサなどであってよい。本発明を参照して開示される方法のステップは、ハードウェアプロセッサによって直接実行されてよく、またはプロセッサにおけるハードウェアとソフトウェアモジュールとの組み合わせを使用することによって実行されてよい。

Claims (40)

  1. Ｋ個のエンコードされるべきビットと、変調方式とを取得するステップであって、Ｋは１以上の整数である、ステップと、
    前記変調方式のＭ個のビットレベルに基づいて、前記Ｋ個のエンコードされるべきビットをエンコードして、Ｍ’個のコードブロックを取得するステップであって、Ｍ’＜Ｍであり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiは前記ｉ番目のコードブロックに対応するビットレベルの量であり、Ｎはシンボルブロック長であり、ｉは１からＭ’までの整数であり、
    Figure 2022534300000077
     であり、前記ｉ番目のコードブロックに含まれる情報ビットの量はＫiであり、
    Figure 2022534300000078
     であり、Ｍ、Ｍ’、Ｎ、Ｎi、Ｍi、およびＫiはすべて正の整数である、ステップと、
    前記Ｍ’個のコードブロックと前記Ｍ個のビットレベルとの間のマッピング関係に従って前記Ｍ’個のコードブロックを変調して、変調されたシンボルシーケンスを取得し出力するステップであって、コード長がＭi＊Ｎであるコードブロックは、前記マッピング関係におけるＭi個のビットレベルに対応する、ステップと
    を含むコーディングおよび変調方法。
  2. 前記Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する請求項１に記載の方法。
  3. コード長がＭi＊Ｎである前記コードブロックがマッピングされる前記Ｍi個のビットレベルの間のビットレベル容量差の絶対値は、事前設定された差以下である請求項１または２に記載の方法。
  4. 前記変調方式のＭ個のビットレベルに基づいて、前記Ｋ個のエンコードされるべきビットを前記エンコードするステップは、
    前記Ｍ個のビットレベルのビットレベル容量に基づいて、前記Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに分類するステップと、
    前記Ｍ’個のエンコードされるべきシーケンスを別々にエンコードして、前記Ｍ’個のコードブロックを取得するステップと
    を含む請求項１乃至３のいずれか一項に記載の方法。
  5. 前記Ｍ個のビットレベルのビットレベル容量に基づいて、前記Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに前記分類するステップは、
    前記Ｍ個のビットレベルをＭ’個のグループのビットレベルに分類するステップであって、ビットレベルの各グループは、少なくとも１つのビットレベルを含む、ステップと、
    Ｎと、ビットレベルの各グループに含まれるビットレベルの量と、ビットレベルの各グループにおける各ビットレベルのビットレベル容量とに基づいて、前記Ｋ個のエンコードされるべきビットを前記Ｍ’個のエンコードされるべきシーケンスに分類するステップと
    を含む請求項４に記載の方法。
  6. 前記Ｍ’個のコードブロックと前記Ｍ個のビットレベルとの間のマッピング関係に従って前記Ｍ’個のコードブロックを前記変調するステップは、
    任意のｉ番目のコードブロックについて、Ｍiが１と等しい場合、前記ｉ番目のコードブロックをコンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルにマッピングするステップと、
    任意のｉ番目のコードブロックについて、Ｍiが１より大きい場合、前記ｉ番目のコードブロックをＭi個のビットストリームに変換し、前記Ｍi個のビットストリームを前記コンスタレーションダイアグラムにおいて前記ｉ番目のグループのビットレベルに別々にマッピングするステップであって、各ビットストリームの長さはＮであり、１つのビットストリームが、前記ｉ番目のグループのビットレベルのうちの１つのビットレベルにマッピングされる、ステップと
    を含む請求項１乃至５のいずれか一項に記載の方法。
  7. ビットレベルの前記ｉ番目のグループにおけるビットレベルのビットレベル容量の間の差は、事前設定された差以下である請求項６に記載の方法。
  8. 前記ｉ番目のコードブロックをＭi個のビットストリームに前記変換する前に、前記方法は、
    前記ｉ番目のコードブロックに対してインターリーブ処理を行うステップをさらに含む請求項６に記載の方法。
  9. 前記変調方式が、８位相シフトキーイングＰＳＫ変調または８差動位相シフトキーイングＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである請求項１乃至８のいずれか一項に記載の方法。
  10. 前記変調方式が、１６直交振幅変調ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである請求項１乃至８のいずれか一項に記載の方法。
  11. Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルを取得するステップであって、Ｍ’＜Ｍであり、Ｍは変調方式のビットレベルの量であり、Ｎはシンボルブロック長であり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiは前記ｉ番目のコードブロックに対応するビットレベルの量であり、ｉは１からＭ’までの整数であり、
    Figure 2022534300000079
     であり、Ｍ、Ｍ’、Ｎ、Ｎi、およびＭiはすべて正の整数である、ステップと、
    前記Ｎ個の変調されたシンボルに基づいて、前記Ｍ’個のコードブロックを順次に復調および復号して、前記Ｍ’個のコードブロックの復号結果を取得するステップと
    を含む復調および復号方法。
  12. 前記Ｎ個の変調されたシンボルに基づいて、前記Ｍ’個のコードブロックを順次に復調および復号して、前記Ｍ’個のコードブロックの復号結果を取得するステップは、
    前記ｉ番目のコードブロックに対して復調処理を行うステップであって、前記復調処理は、ｉに１を加えるステップと、最初の（ｉ－１）個のコードブロックの復号結果および前記Ｎ個の変調されたシンボルに基づいて、前記ｉ番目のコードブロックのＬＬＲを決定するステップとを含み、ｉの初期値は０である、ステップと、
    前記ｉ番目のコードブロックに対して復号処理を行うステップであって、前記復号処理は、前記ｉ番目のコードブロックの前記ＬＬＲに基づいて、前記ｉ番目のコードブロックの復号結果を決定するステップを含む、ステップと、
    前記Ｍ’個のコードブロックの前記復号結果が取得されるまで、前記復調処理および前記復号処理を繰り返し行うステップと
    を含む請求項１１に記載の方法。
  13. 前記ｉ番目のコードブロックのＬＬＲを前記決定するステップは、
    Ｍi＞１の場合、前記ｉ番目のコードブロックに対応するＭiビットレベルを決定するステップと、
    前記Ｍiビットレベルに対して並列復調を行って、前記ｉ番目のコードブロックの前記ＬＬＲを取得するステップと
    を含む請求項１２に記載の方法。
  14. 前記Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する請求項１１乃至１３のいずれか一項に記載の方法。
  15. 前記変調方式が、８位相シフトキーイングＰＳＫ変調または８差動位相シフトキーイングＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである請求項１１乃至１４のいずれか一項に記載の方法。
  16. 前記変調方式が、１６直交振幅変調ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである請求項１１乃至１４のいずれか一項に記載の方法。
  17. コーディングおよび変調装置であって、取得モジュール、コーディングモジュール、変調モジュール、および出力モジュールを備え、
    前記取得モジュールは、Ｋ個のエンコードされるべきビットと、変調方式とを取得するように構成され、Ｋは１以上の整数であり、
    前記コーディングモジュールは、前記変調方式のＭ個のビットレベルに基づいて、前記Ｋ個のエンコードされるべきビットをエンコードして、Ｍ’個のコードブロックを取得するように構成され、Ｍ’＜Ｍであり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiは前記ｉ番目のコードブロックに対応するビットレベルの量であり、Ｎはシンボルブロック長であり、ｉは１からＭ’までの整数であり、
    Figure 2022534300000080
     であり、前記ｉ番目のコードブロックに含まれる情報ビットの量はＫiであり、
    Figure 2022534300000081
     であり、Ｍ、Ｍ’、Ｎ、Ｎi、Ｍi、およびＫiはすべて正の整数であり、
    前記変調モジュールは、前記Ｍ’個のコードブロックと前記Ｍ個のビットレベルとの間のマッピング関係に従って前記Ｍ’個のコードブロックを変調して、変調されたシンボルシーケンスを取得するように構成され、コード長がＭi＊Ｎであるコードブロックは、前記マッピング関係におけるＭi個のビットレベルに対応し、
    前記出力モジュールは、前記変調されたシンボルシーケンスを出力するように構成される
    コーディングおよび変調装置。
  18. 前記Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する請求項１７に記載の装置。
  19. コード長がＭi＊Ｎである前記コードブロックがマッピングされる前記Ｍi個のビットレベルの間のビットレベル容量差の絶対値は、事前設定された差以下である請求項１７または１８に記載の装置。
  20. 前記コーディングモジュールは、
    前記Ｍ個のビットレベルのビットレベル容量に基づいて、前記Ｋ個のエンコードされるべきビットをＭ’個のエンコードされるべきシーケンスに分類し、
    前記Ｍ’個のエンコードされるべきシーケンスを別々にエンコードして、前記Ｍ’個のコードブロックを取得する
    ように特に構成される請求項１７乃至１９のいずれか一項に記載の装置。
  21. 前記コーディングモジュールは、
    前記Ｍ個のビットレベルをＭ’個のグループのビットレベルに分類し、ビットレベルの各グループは、少なくとも１つのビットレベルを含み、
    Ｎと、ビットレベルの各グループに含まれるビットレベルの量と、ビットレベルの各グループにおける各ビットレベルのビットレベル容量とに基づいて、前記Ｋ個のエンコードされるべきビットを前記Ｍ’個のエンコードされるべきシーケンスに分類する
    ように特に構成される請求項２０に記載の装置。
  22. 前記変調モジュールは、
    任意のｉ番目のコードブロックについて、Ｍiが１と等しい場合、前記ｉ番目のコードブロックをコンスタレーションダイアグラムにおいてｉ番目のグループのビットレベルにマッピングし、
    任意のｉ番目のコードブロックについて、Ｍiが１より大きい場合、前記ｉ番目のコードブロックをＭi個のビットストリームに変換し、前記Ｍi個のビットストリームを前記コンスタレーションダイアグラムにおいて前記ｉ番目のグループのビットレベルに別々にマッピングし、各ビットストリームの長さはＮであり、１つのビットストリームが、前記ｉ番目のグループのビットレベルのうちの１つのビットレベルにマッピングされる
    ように特に構成される請求項１７乃至２１のいずれか一項に記載の装置。
  23. ビットレベルの前記ｉ番目のグループにおけるビットレベルのビットレベル容量の間の差は、事前設定された差以下である請求項２２に記載の装置。
  24. 前記装置は、インターリーブモジュールをさらに備え、
    前記インターリーブモジュールは、前記変調モジュールが前記ｉ番目のコードブロックを前記Ｍi個のビットストリームに変換する前に、前記ｉ番目のコードブロックに対してインターリーブ処理を行うように構成される請求項２２に記載の装置。
  25. 前記変調方式が、８位相シフトキーイングＰＳＫ変調または８差動位相シフトキーイングＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである請求項１７乃至２４のいずれか一項に記載の装置。
  26. 前記変調方式が、１６直交振幅変調ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである請求項１７乃至２４のいずれか一項に記載の装置。
  27. 復調および復号装置であって、取得モジュールと、復調および復号モジュールとを備え、
    前記取得モジュールは、Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルを取得するように構成され、Ｍ’＜Ｍであり、Ｍは変調方式のビットレベルの量であり、Ｎはシンボルブロック長であり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiは前記ｉ番目のコードブロックに対応するビットレベルの量であり、ｉは１からＭ’までの整数であり、
    Figure 2022534300000082
     であり、Ｍ、Ｍ’、Ｎ、Ｎi、およびＭiはすべて正の整数であり、
    前記復調および復号モジュールは、前記Ｎ個の変調されたシンボルに基づいて、前記Ｍ’個のコードブロックを順次に復調および復号して、前記Ｍ’個のコードブロックの復号結果を取得するように構成される
    復調および復号装置。
  28. 前記復調および復号モジュールは、
    前記ｉ番目のコードブロックに対して復調処理を行い、前記復調処理は、ｉに１を加えることと、最初の（ｉ－１）個のコードブロックの復号結果および前記Ｎ個の変調されたシンボルに基づいて、前記ｉ番目のコードブロックのＬＬＲを決定することとを含み、ｉの初期値は０であり、
    前記ｉ番目のコードブロックに対して復号処理を行い、前記復号処理は、前記ｉ番目のコードブロックの前記ＬＬＲに基づいて、前記ｉ番目のコードブロックの復号結果を決定することを含み、
    前記Ｍ’個のコードブロックの前記復号結果が取得されるまで、前記復調処理および前記復号処理を繰り返し行う
    ように特に構成される請求項２７に記載の装置。
  29. 前記復調および復号モジュールは、
    Ｍi＞１の場合、前記ｉ番目のコードブロックに対応するＭiビットレベルを決定し、
    前記Ｍiビットレベルに対して並列復調を行って、前記ｉ番目のコードブロックの前記ＬＬＲを取得する
    ように特に構成される請求項２８に記載の装置。
  30. 前記Ｍ’個のコードブロックのうちの少なくとも２つは、異なるコード長を有する請求項２７乃至２９のいずれか一項に記載の装置。
  31. 前記変調方式が、８位相シフトキーイングＰＳＫ変調または８差動位相シフトキーイングＤＰＳＫ変調であるとき、Ｍ＝３、Ｍ’＝２であり、１つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである請求項２７乃至３０のいずれか一項に記載の装置。
  32. 前記変調方式が、１６直交振幅変調ＱＡＭであるとき、Ｍ＝４、Ｍ’＝３であり、２つのコードブロックのコード長はＮであり、別のコードブロックのコード長は２Ｎである請求項２７乃至３０のいずれか一項に記載の装置。
  33. コーディングおよび変調装置であって、メモリ、プロセッサ、およびコンピュータプログラムを備え、前記コンピュータプログラムは、前記メモリに記憶され、前記プロセッサは、前記コンピュータプログラムを実行して、請求項１乃至１０のいずれか一項に記載のコーディングおよび変調方法を行うコーディングおよび変調装置。
  34. コーディングおよび変調装置であって、メモリ、プロセッサ、およびコンピュータプログラムを備え、前記コンピュータプログラムは、前記メモリに記憶され、前記プロセッサは、前記コンピュータプログラムを実行して、請求項１１乃至１６のいずれか一項に記載の復調および復号方法を実行するコーディングおよび変調装置。
  35. コーディングおよび変調装置であって、入力インターフェース、論理回路、および出力インターフェースを備え、
    前記入力インターフェースは、Ｋ個のエンコードされるべきビットと、変調方式とを取得するように構成され、Ｋは１以上の整数であり、
    前記論理回路は、前記変調方式のＭ個のビットレベルに基づいて、前記Ｋ個のエンコードされるべきビットをエンコードして、Ｍ’個のコードブロックを取得し、前記Ｍ’個のコードブロックと前記Ｍ個のビットレベルとの間のマッピング関係に従って前記Ｍ’個のコードブロックを変調して、変調されたシンボルシーケンスを取得するように構成され、Ｍ’＜Ｍであり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiは前記ｉ番目のコードブロックに対応するビットレベルの量であり、Ｎはシンボルブロック長であり、ｉは１からＭ’までの整数であり、
    Figure 2022534300000083
     であり、前記ｉ番目のコードブロックに含まれる情報ビットの量はＫiであり、
    Figure 2022534300000084
     であり、Ｍ、Ｍ’、Ｎ、Ｎi、Ｍi、およびＫiはすべて正の整数であり、コード長がＭi＊Ｎであるコードブロックは、前記マッピング関係におけるＭi個のビットレベルに対応し、
    前記出力インターフェースは、前記変調されたシンボルシーケンスを出力するように構成される
    コーディングおよび変調装置。
  36. 前記論理回路は、請求項２乃至１０のいずれか一項に記載のコーディングおよび変調方法を実行するようにさらに構成される請求項３５に記載の装置。
  37. 復調および復号装置であって、入力インターフェースおよび論理回路を備え、
    前記入力インターフェースは、Ｍ’個のコードブロックに対応するＮ個の変調されたシンボルを取得するように構成され、Ｍ’＜Ｍであり、Ｍは変調方式のビットレベルの量であり、Ｎはシンボルブロック長であり、ｉ番目のコードブロックのコード長はＮiであり、Ｎi＝Ｍi＊Ｎであり、Ｍiは前記ｉ番目のコードブロックに対応するビットレベルの量であり、ｉは１からＭ’までの整数であり、
    Figure 2022534300000085
     であり、Ｍ、Ｍ’、Ｎ、Ｎi、およびＭiはすべて正の整数であり、
    前記論理回路は、前記Ｎ個の変調されたシンボルに基づいて、前記Ｍ’個のコードブロックを順次に復調および復号して、前記Ｍ’個のコードブロックの復号結果を取得するように構成される
    復調および復号装置。
  38. 前記論理回路は、請求項１２乃至１６のいずれか一項に記載の復調および復号方法を実行するようにさらに構成される請求項３７に記載の装置。
  39. 記憶媒体であって、コンピュータプログラムを含み、前記コンピュータプログラムは、請求項１乃至１０のいずれか一項に記載のコーディングおよび変調方法を実装するために使用される記憶媒体。
  40. 記憶媒体であって、コンピュータプログラムを含み、前記コンピュータプログラムは、請求項１１乃至１６のいずれか一項に記載の復調および復号方法を実装するために使用される記憶媒体。
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