JP2022534230A - ヘテロジニアスプログラマブルデバイスのための高位合成を有するハードウェアソフトウェア設計フロー - Google Patents

ヘテロジニアスプログラマブルデバイスのための高位合成を有するハードウェアソフトウェア設計フロー Download PDF

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Abstract

デバイスのデータ処理エンジン（ＤＰＥ）アレイ内に実装するためのソフトウェア部分と、デバイスのプログラマブル論理（ＰＬ）内に実装するための高位合成（ＨＬＳ）カーネルを有するハードウェア部分とを指定するアプリケーションのために、ソフトウェア部分によって使用される論理リソースをＤＰＥアレイとＰＬとを結合するインターフェースブロックのハードウェアリソースにマッピングする第１のインターフェース解が生成される。ＨＬＳカーネルとＤＰＥアレイに実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフ、並びに接続グラフ及びＨＬＳカーネルに基づくブロック図が生成される。ブロック図は合成可能である。実装フローは、第１のインターフェース解に基づいてブロック図で実行される。アプリケーションのソフトウェア部分は、ＤＰＥアレイの１つ以上のＤＰＥに実装するためにコンパイルされる。

Description

著作権物の権利の留保
この特許文書の開示の一部は、著作権保護の対象となる資料を含む。著作権所有者は、特許商標庁の特許ファイル又は記録に記載されているように、特許文書又は特許開示のいずれかによるファクシミリ複製に異議を唱えないが、それ以外はすべての著作権を留保する。
技術分野
本開示は、集積回路（ＩＣ）に関し、より詳細には、ヘテロジニアスプログラマブルＩＣ内のハードウェア部分及びソフトウェア部分を含むアプリケーションを実装することに関する。
背景技術
プログラマブル集積回路（ＩＣ）は、プログラマブル論理を含むＩＣのタイプを指す。プログラマブルＩＣの例は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。ＦＰＧＡは、プログラマブル回路ブロックを含むことを特徴とする。プログラマブル回路ブロックの例には、入力／出力ブロック（ＩＯＢ）、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、及び遅延ロックループ（ＤＬＬ）が含まれるが、これらに限定されない。
現代のプログラマブルＩＣは、１つ以上の他のサブシステムと組み合わせてプログラマブル論理を含むように進化してきた。例えば、いくつかのプログラマブルＩＣは、プログラマブル論理及びハードワイヤードプロセッサシステムの両方を含むシステムオンチップ又は「ＳｏＣ」に進化している。他の種類のプログラマブルＩＣは、追加の及び／又は異なるサブシステムを含む。プログラマブルＩＣに含まれるサブシステムの不均一性の増大は、これらのデバイス内にアプリケーションを実装するための課題を提示する。ハードウェア及びソフトウェアベースのサブシステム（例えば、プログラマブル論理回路及びプロセッサ）の両方を有するＩＣの従来の設計フローは、ＩＣのモノリシックハードウェア設計を最初に作成するハードウェア設計者に依存してきた。ハードウェア設計は、ソフトウェア設計が作成され、コンパイルされ、実行されるプラットフォームとして使用される。この手法は、しばしば過度に制限される。
他の場合には、ソフトウェア設計プロセスとハードウェア設計プロセスとを分離することができる。しかしながら、ハードウェア設計プロセスとソフトウェア設計プロセスとを分離することは、ＩＣ内の様々なサブシステム間のソフトウェア要件又はインターフェースの配置の指示を提供しない。このように、ハードウェア設計プロセス及びソフトウェア設計プロセスは、ＩＣにおけるアプリケーションの実行可能な実装に収束することができない場合がある。
発明の概要
一態様では、方法は、デバイスのデータ処理エンジン（ＤＰＥ）アレイ内に実装するためのソフトウェア部分と、デバイスのプログラマブル論理（ＰＬ）内に実装するためのハードウェア部分とを指定するアプリケーションのために、プロセッサを使用して、アプリケーションの論理アーキテクチャ、及びＤＰＥアレイとプログラマブル論理との間のインターフェース回路ブロックのハードウェアへの論理リソースのマッピングを指定する第１のインターフェース解を生成するステップを含むことができる。本方法は、論理アーキテクチャ及び第１のインターフェース解に基づいてハードウェア部分のブロック図を構築するステップと、プロセッサを使用して、ブロック図の実装フローを実行するステップとを含むことができる。本方法は、プロセッサを使用して、ＤＰＥアレイの１つ以上のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルするステップを含むことができる。
別の態様では、システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのハードウェア部分とを指定するアプリケーションのために、アプリケーションの論理アーキテクチャ及びＤＰＥアレイとＰＬとの間のインターフェース回路ブロックのハードウェアへの論理リソースのマッピングを指定する第１のインターフェース解を生成することを含むことができる。動作は、論理アーキテクチャ及び第１のインターフェース解に基づいてハードウェア部分のブロック図を構築することと、ブロック図の実装フローを実行することと、ＤＰＥアレイの１つ以上のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルすることとを含むことができる。
別の態様では、コンピュータプログラム製品は、格納されたプログラムコードを有するコンピュータ読取可能な記憶媒体を含む。プログラムコードは、動作を開始するためにコンピュータハードウェアによって実行可能である。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのハードウェア部分とを指定するアプリケーションのために、アプリケーションの論理アーキテクチャ及びＤＰＥアレイとＰＬとの間のインターフェース回路ブロックのハードウェアへの論理リソースのマッピングを指定する第１のインターフェース解を生成することを含むことができる。動作は、論理アーキテクチャ及び第１のインターフェース解に基づいてハードウェア部分のブロック図を構築することと、ブロック図の実装フローを実行することと、ＤＰＥアレイの１つ以上のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルすることとを含むことができる。
別の態様では、方法は、デバイスのＤＰＥアレイに実装するためのソフトウェア部分と、デバイスのＰＬに実装するためのハードウェア部分とを有するアプリケーションのために、ハードウェアコンパイラを実行するプロセッサを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイをＰＬに結合するインターフェースブロックのハードウェアにマッピングするインターフェースブロック解に基づいて、ハードウェア部分に対する実装フローを実行するステップを含むことができる。方法は、実装フロー中に設計メトリックを満たさないことに応答して、ハードウェアコンパイラを実行するプロセッサを使用して、ＤＰＥコンパイラにインターフェースブロック制約を提供するステップを含むことができる。本方法はまた、インターフェースブロック制約の受信に応答して、ＤＰＥコンパイラを実行するプロセッサを使用して、更新されたインターフェースブロック解を生成し、更新されたインターフェースブロック解をＤＰＥコンパイラからハードウェアコンパイラに提供するステップを含むことができる。
別の態様では、システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイに実装するためのソフトウェア部分と、デバイスのＰＬに実装するためのハードウェア部分とを有するアプリケーションのために、ハードウェアコンパイラを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイをＰＬに結合するインターフェースブロックのハードウェアにマッピングするインターフェースブロック解に基づいて、ハードウェア部分の実装フローを実行することを含むことができる。動作は、実装フロー中に設計メトリックを満たさないことに応答して、ハードウェアコンパイラを使用して、ＤＰＥコンパイラにインターフェースブロック制約を提供することを含むことができる。動作は、インターフェースブロック制約の受信に応答して、ＤＰＥコンパイラを使用して、更新されたインターフェースブロック解を生成し、更新されたインターフェースブロック解をＤＰＥコンパイラからハードウェアコンパイラに提供することをさらに含むことができる。
別の態様では、コンピュータプログラム製品は、格納されたプログラムコードを有するコンピュータ読取可能な記憶媒体を含む。プログラムコードは、動作を開始するためにコンピュータハードウェアによって実行可能である。動作は、デバイスのＤＰＥアレイに実装するためのソフトウェア部分と、デバイスのＰＬに実装するためのハードウェア部分とを有するアプリケーションのために、ハードウェアコンパイラを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイをＰＬに結合するインターフェースブロックのハードウェアにマッピングするインターフェースブロック解に基づいて、ハードウェア部分の実装フローを実行することを含むことができる。動作は、実装フロー中に設計メトリックを満たさないことに応答して、ハードウェアコンパイラを使用して、ＤＰＥコンパイラにインターフェースブロック制約を提供することを含むことができる。動作は、インターフェースブロック制約の受信に応答して、ＤＰＥコンパイラを使用して、更新されたインターフェースブロック解を生成し、更新されたインターフェースブロック解をＤＰＥコンパイラからハードウェアコンパイラに提供することをさらに含むことができる。
別の態様では、方法は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションのために、プロセッサを使用して、ソフトウェア部分によって使用される論理リソースをＤＰＥアレイとＰＬとを結合するインターフェースブロックのハードウェアリソースにマッピングする第１のインターフェース解を生成するステップを含むことができる。方法は、プロセッサを使用して、ＨＬＳカーネルとＤＰＥアレイ内に実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成するステップと、プロセッサを使用して、接続グラフ及びＨＬＳカーネルに基づいてブロック図を生成するステップとを含むことができ、ブロック図は合成可能である。方法は、プロセッサを使用して、第１のインターフェース解に基づいてブロック図の実装フローを実行するステップと、プロセッサを使用して、ＤＰＥアレイの１つ以上のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルするステップとをさらに含むことができる。
別の態様では、システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションのために、ソフトウェア部分によって使用される論理リソースをＤＰＥアレイとＰＬとを結合するインターフェースブロックのハードウェアリソースにマッピングする第１のインターフェース解を生成することを含むことができる。動作は、ＨＬＳカーネルとＤＰＥアレイ内に実装されるソフトウェア部分のノードと間の接続性を指定する接続グラフを生成することと、接続グラフ及びＨＬＳカーネルに基づいてブロック図を生成することとを含むことができ、ブロック図は合成可能である。動作は、第１のインターフェース解に基づいてブロック図の実装フローを実行することと、ＤＰＥアレイの１つ以上のＤＰＥで実装するためにアプリケーションのソフトウェア部分をコンパイルすることとをさらに含むことができる。
別の態様では、コンピュータプログラム製品は、格納されたプログラムコードを有するコンピュータ読取可能な記憶媒体を含む。プログラムコードは、動作を開始するためにコンピュータハードウェアによって実行可能である。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションのために、ソフトウェア部分によって使用される論理リソースをＤＰＥアレイとＰＬとを結合するインターフェースブロックのハードウェアリソースにマッピングする第１のインターフェース解を生成することを含むことができる。動作は、ＨＬＳカーネルとＤＰＥアレイ内に実装されるソフトウェア部分のノードと間の接続性を指定する接続グラフを生成することと、接続グラフ及びＨＬＳカーネルに基づいてブロック図を生成することとを含むことができ、ブロック図は合成可能である。動作は、第１のインターフェース解に基づいてブロック図の実装フローを実行することと、ＤＰＥアレイの１つ以上のＤＰＥで実装するためにアプリケーションのソフトウェア部分をコンパイルすることとをさらに含むことができる。
この概要セクションは、特定の概念を紹介するためにのみ提供され、特許請求される主題の重要な又は本質的な特徴を特定するためのものではない。本発明の構成の他の特徴は、添付の図面及び以下の詳細な説明から明らかになるであろう。
図面の簡単な説明
本発明の構成は、例として添付の図面に示されている。しかしながら、図面は、示された特定の実施態様のみに本発明の構成を限定するものと解釈されるべきではない。以下の詳細な説明を検討し、図面を参照すると、様々な態様及び利点が明らかになるであろう。
本明細書に記載の１つ以上の実施形態で使用するためのコンピューティングノードの一例を示す。 集積回路（ＩＣ）のシステムオンチップ（ＳｏＣ）タイプのための例示的なアーキテクチャを示す。 図２のＤＰＥアレイのデータ処理エンジン（ＤＰＥ）の例示的なアーキテクチャを示す。 図３の例示的なアーキテクチャのさらなる態様を示す。 ＤＰＥアレイの別の例示的なアーキテクチャを示す。 ＤＰＥアレイのＳｏＣインターフェースブロックのタイルの例示的なアーキテクチャを示す。 図１のネットワークオンチップ（ＮｏＣ）の例示的な実施態様を示す。 ＮｏＣを介する図１のＳｏＣ内のエンドポイント回路間の接続を示すブロック図である。 別の例によるＮｏＣを示すブロック図である。 ＮｏＣをプログラムする例示的な方法を示す。 ＮｏＣをプログラムする別の例示的な方法を示す。 エンドポイント回路間のＮｏＣを通る例示的なデータ経路を示す。 ＮｏＣに関連する読み出し／書き込み要求及び応答を処理する例示的な方法を示す。 ＮｏＣマスタユニットの例示的な実施態様を示す。 ＮｏＣスレーブユニットの例示的な実施態様を示す。 図１に関連して説明したシステムによって実行可能な例示的なソフトウェアアーキテクチャを示す。 図１に関連して説明したシステムを使用してＳｏＣにマッピングされたアプリケーションの一例を示す。 図１に関連して説明したシステムを使用してＳｏＣにマッピングされたアプリケーションの一例を示す。 ＳｏＣにマッピングされた別のアプリケーションの例示的な実施態様を示す。 図１に関連して説明したシステムによって実行可能な別の例示的なソフトウェアアーキテクチャを示す。 ＳｏＣにアプリケーションを実装するために設計フローを実行する例示的な方法を示す。 ＳｏＣにアプリケーションを実装するために設計フローを実行する別の例示的な方法を示す。 ハードウェアコンパイラとＤＰＥコンパイラとの間の通信の例示的な方法を示す。 ＳｏＣインターフェースブロック解を処理する例示的な方法を示す。 ＳｏＣに実装するためのアプリケーションの別の例を示す。 ＤＰＥコンパイラによって生成されたＳｏＣインターフェースブロック解の一例を示す。 ＤＰＥコンパイラによって受信されたルーティング可能なＳｏＣインターフェースブロック制約の一例を示す。 ルーティング不可能なＳｏＣインターフェースブロック制約の例を示す。 ＤＰＥコンパイラが図２７からのソフトタイプＳｏＣインターフェースブロック制約を無視する例を示す。 ルーティング不可能なＳｏＣインターフェースブロック制約の別の例を示す。 図２９のＤＰＥノードの例示的なマッピングを示す。 ルーティング不可能なＳｏＣインターフェースブロック制約の別の例を示す。 図３１のＤＰＥノードの例示的なマッピングを示す。 図１のシステムによって実行可能な別の例示的なソフトウェアアーキテクチャを示す図である。 ＳｏＣにアプリケーションを実装するために設計フローを実行する別の例示的な方法を示す。 ＳｏＣにアプリケーションを実装するために設計フローを実行する別の例示的な方法を示す。
発明を実施するための形態
本開示は、新規な特徴を定義する特許請求の範囲によって終了するが、本開示内で説明される様々な特徴は、図面と併せて説明を考慮することによってよりよく理解されると考えられる。本明細書に記載のプロセス、機械、製造物、及びそれらの任意の変形は、例示の目的で提供される。本開示内に記載された特定の構造的及び機能的詳細は、限定として解釈されるべきではなく、単に特許請求の範囲の基礎として、及び実質的に任意の適切に詳細な構造に記載された特徴を様々に使用することを当業者に教示するための代表的な基礎として解釈されるべきである。さらに、本開示内で使用される用語及び語句は、限定することを意図するものではなく、むしろ記載された特徴の理解可能な説明を提供することを意図している。
本開示は、集積回路（ＩＣ）に関し、より詳細には、ヘテロジニアスプログラマブルＩＣ内のハードウェア部分及びソフトウェア部分を含むアプリケーションを実装することに関する。ヘテロジニアスプログラマブルＩＣの例は、本明細書において「プログラマブル論理」又は「ＰＬ」と称されるプログラマブル回路と、複数のハードワイヤード及びプログラマブルデータ処理エンジン（ＤＰＥ）とを含むデバイス、例えば、集積回路である。複数のＤＰＥは、システムオンチップ（ＳｏＣ）インターフェースブロックを介してＩＣのＰＬに通信可能にリンクされたアレイに配置されてもよい。本開示内で定義されるように、ＤＰＥは、プログラムコードを実行することができるコアと、コアに結合されたメモリモジュールとを含むハードワイヤード及びプログラマブル回路ブロックである。ＤＰＥは、本開示内でより詳細に説明するように、互いに通信することができる。
記載されているようなデバイスでの実装を意図したアプリケーションは、デバイスのＰＬを使用して実装されるハードウェア部分と、デバイスのＤＰＥアレイに実装され、それによって実行されるソフトウェア部分とを含む。デバイスはまた、さらなるプログラムコード、例えば、アプリケーションの別のソフトウェア部分を実行することができるハードワイヤードプロセッサシステム、すなわち「ＰＳ」を含むことができる。一例として、ＰＳは、中央処理装置すなわち「ＣＰＵ」又はプログラムコードを実行することができる他のハードワイヤードプロセッサを含む。このように、アプリケーションはまた、ＰＳのＣＰＵによる実行を意図したさらなるソフトウェア部分を含むことができる。
本開示内で説明される本発明の構成によれば、データ処理システムによって実行され得る設計フローが提供される。設計フローは、ＰＬ、ＤＰＥアレイ、及び／又はＰＳを含むヘテロジニアスプログラマブルＩＣ内のアプリケーションのハードウェア部分及びソフトウェア部分の両方を実装することができる。ＩＣはまた、プログラム可能なネットワークオンチップ（ＮｏＣ）を含むことができる。
いくつかの実装形態では、アプリケーションは、複数の相互接続されたノードを含むデータ・フロー・グラフとして指定される。データ・フロー・グラフのノードは、ＤＰＥアレイ内又はＰＬ内に実装するために指定される。例えば、ＤＰＥに実装されたノードは、最終的にＤＰＥアレイ内の特定のＤＰＥにマッピングされる。アプリケーションに使用されるアレイの各ＤＰＥによって実行されるオブジェクトコードは、ノードを実装するために生成される。例えば、ＰＬに実装されたノードは、ＰＬに合成され実装されてもよいし、予め構築されたコア（例えば、レジスタ転送レベル又は「ＲＴＬ」コア）を使用して実装されてもよい。
本発明の構成は、ＩＣの異なるヘテロジニアスサブシステムで実施するためにアプリケーションの異なる部分の構築及び統合を調整することができる例示的な設計フローを提供する。例示的な設計フロー内の異なる段階は、特定のサブシステムを対象とする。例えば、設計フローの１つ以上の段階は、ＰＬ内のアプリケーションのハードウェア部分を実装することを目標とし、設計フローの１つ以上の他の段階は、ＤＰＥアレイ内のアプリケーションのソフトウェア部分を実装することを目標とする。さらに、設計フローの１つ以上の他の段階は、アプリケーションの別のソフトウェア部分をＰＳに実装することを目的としている。設計フローのさらに他の段階は、ＮｏＣを介して異なるサブシステム及び／又は回路ブロック間のルート又はデータ転送を実施することを目的としている。
異なるサブシステムに対応する例示的な設計フローの異なる段階は、サブシステム固有の異なるコンパイラによって実行することができる。例えば、ソフトウェア部分は、ＤＰＥコンパイラ及び／又はＰＳコンパイラを使用して実装されてもよい。ＰＬに実装されるハードウェア部分は、ハードウェアコンパイラによって実装されてもよい。ＮｏＣのためのルートは、ＮｏＣコンパイラによって実装され得る。様々なコンパイラは、アプリケーションがＩＣ内で実行可能に実施される解に収束するために、アプリケーションによって指定されたそれぞれのサブシステムを実装しながら、互いに通信及び対話することができる。例えば、コンパイラは、アプリケーションに対して指定された設計メトリックが満たされる解に収束するように、動作中に設計データを交換することができる。さらに、達成される解（例えば、デバイスにおけるアプリケーションの実装）は、アプリケーションの様々な部分がデバイス内のそれぞれのサブシステムにマッピングされ、異なるサブシステム間のインターフェースが一貫しており、相互に合意されているものである。
本開示内に記載された例示的な設計フローを使用して、システムは、例えばアプリケーションのすべての部分が一緒にデバイス上に実装される場合に、そうでない場合よりも短い時間（例えば、より少ないランタイム）でヘテロジニアスプログラマブルＩＣ内にアプリケーションを実装することができる。さらに、本開示内に記載された例示的な設計フローは、ヘテロジニアスプログラマブルＩＣにおけるアプリケーションの結果として得られる実装（例えば、タイミング、面積、電力などの設計メトリックの終結）の実現可能性及び品質を達成し、これは、アプリケーションの各部分が完全に独立してマッピングされ、次いで縫合又は結合される他の従来技術を使用して得られる結果よりも優れていることが多い。例示的な設計フローは、少なくとも部分的に、異なるサブシステム間の共有インターフェース制約に依存する、本明細書に記載の緩やかに結合されたジョイント収束技術によって、これらの結果を達成する。
本発明の構成のさらなる態様は、図面を参照して以下により詳細に説明される。説明を簡単かつ明確にするために、図に示す要素は必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明確にするために他の要素に対して誇張されている場合がある。さらに、適切であると考えられる場合、対応する、類似の、又は同様の特徴を示すために、図面間で参照番号が繰り返される。
図１は、コンピューティングノード１００の一例を示す。コンピューティングノード１００は、ホストデータ処理システム（ホストシステム）１０２及びハードウェアアクセラレーションボード１０４を含むことができる。コンピューティングノード１００は、ハードウェアアクセラレーションボードと共に使用することができるコンピューティング環境の一実施例にすぎない。これに関して、コンピューティングノード１００は、スタンドアロン容量で、ベアメタルサーバとして、コンピューティングクラスタの一部として、又はクラウドコンピューティング環境内のクラウドコンピューティングノードとして使用することができる。図１は、本明細書に記載の例の使用又は機能の範囲に関する制限を示唆することを意図していない。コンピューティングノード１００は、ＳｏＣ２００内のアプリケーションの実装に関連して本開示内で説明される様々な動作を実行することができるシステム及び／又はコンピュータハードウェアの一例である。例えば、コンピューティングノード１００は、電子設計自動化（ＥＤＡ）システムを実装するために使用することができる。
ホストシステム１０２は、他の多数の汎用又は専用コンピューティングシステム環境又は構成で動作可能である。ホストシステム１０２と共に使用するのに適し得るコンピューティングシステム、環境、及び／又は構成の例には、パーソナルコンピュータシステム、サーバコンピュータシステム、シンクライアント、シッククライアント、ハンドヘルドデバイス又はラップトップデバイス、マルチプロセッサシステム、マイクロプロセッサベースのシステム、セットトップボックス、プログラマブル家電、ネットワークＰＣ、ミニコンピュータシステム、メインフレームコンピュータシステム、及び上記のシステム又はデバイスのいずれかを含む分散クラウドコンピューティング環境などが含まれるが、これらに限定されない。
図示のように、ホストシステム１０２は、コンピュータ又はサーバなどのコンピューティングデバイスの形態で示されている。ホストシステム１０２は、スタンドアロンデバイスとして、クラスタ内で、又は通信ネットワークを介してリンクされたリモート処理デバイスによってタスクが実行される分散クラウドコンピューティング環境内で実施することができる。分散クラウドコンピューティング環境では、プログラムモジュールは、メモリ記憶装置を含むローカル及びリモートコンピュータシステム記憶媒体の両方に配置することができる。ホストシステム１０２の構成要素は、限定はしないが、１つ以上のプロセッサ１０６（例えば、中央処理装置）、メモリ１０８、及びメモリ１０８を含む様々なシステム構成要素をプロセッサ１０６に結合するバス１１０を含むことができる。プロセッサ１０６は、プログラムコードを実行することができる様々なプロセッサのいずれかを含むことができる。例示的なプロセッサタイプは、ｘ８６タイプのアーキテクチャ（ＩＡ－３２、ＩＡ－６４など）を有するプロセッサ、パワーアーキテクチャ、ＡＲＭプロセッサなどを含むが、これらに限定されない。
バス１１０は、メモリバス又はメモリコントローラ、周辺バス、加速グラフィックスポート、及び様々な利用可能なバスアーキテクチャのいずれかを使用するプロセッサ又はローカルバスを含む、いくつかのタイプの通信バス構造のいずれかのうちの１つ以上を表す。限定ではなく例として、そのようなアーキテクチャは、業界標準アーキテクチャ（ＩＳＡ）バス、マイクロチャネルアーキテクチャ（ＭＣＡ）バス、拡張ＩＳＡ（ＥＩＳＡ）バス、ビデオエレクトロニクス標準化協会（ＶＥＳＡ）ローカルバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、及びＰＣＩエクスプレス（ＰＣＩｅ）バスを含む。
ホストシステム１０２は、典型的には、様々なコンピュータ可読媒体を含む。そのような媒体は、ホストシステム１０２によってアクセス可能な任意の利用可能な媒体であってもよく、揮発性媒体、不揮発性媒体、取り外し可能な媒体、及び／又は取り外し不可能な媒体の任意の組み合わせを含んでもよい。
メモリ１０８は、ランダムアクセスメモリ（ＲＡＭ）１１２及び／又はキャッシュメモリ１１４などの揮発性メモリの形態のコンピュータ可読媒体を含むことができる。ホストシステム１０２はまた、他の取り外し可能／取り外し不可能、揮発性／不揮発性コンピュータシステム記憶媒体を含んでもよい。一例として、記憶システム１１６は、取り外し不可能な不揮発性磁気媒体（図示せず、典型的には「ハードドライブ」と呼ばれる）からの読み出し及び書き込みのために設けられてもよい。図示されていないが、取り外し可能な不揮発性磁気ディスク（例えば、「フロッピー（登録商標）ディスク」）から読み書きするための磁気ディスクドライブ、及びＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、又は他の光学媒体などの取り外し可能な不揮発性光ディスクから読み書きするための光ディスクドライブを設けることができる。そのような場合、各々は、１つ以上のデータメディアインターフェースによってバス１１０に接続することができる。以下にさらに示され説明されるように、メモリ１０８は、本開示内で説明される機能及び／又は動作を実行するように構成されたプログラムモジュール（例えば、プログラムコード）のセット（例えば、少なくとも１つ）を有する少なくとも１つのコンピュータプログラム製品を含むことができる。
プログラムモジュール１２０のセット（少なくとも１つ）を有するプログラム／ユーティリティ１１８は、限定ではなく例として、メモリ１０８、並びにオペレーティングシステム、１つ以上のアプリケーションプログラム、他のプログラムモジュール、及びプログラムデータに格納することができる。プログラムモジュール１２０は、一般に、本明細書に記載の本発明の実施形態の機能及び／又は方法論を実行する。例えば、プログラムモジュール１２０は、ハードウェアアクセラレーションボード１０４及び／又はＳｏＣ２００と通信するための、１つ以上のアプリケーション及びドライバ又はデーモンを含むことができる。
プログラム／ユーティリティ１１８は、プロセッサ１０６によって実行可能である。プログラム／ユーティリティ１１８並びにプロセッサ１０６によって使用、生成、及び／又は動作される任意のデータ項目は、プロセッサ１０６によって使用されると機能性を付与する機能データ構造である。本開示内で定義されるように、「データ構造」は、物理メモリ内のデータモデルのデータ編成の物理的な実施態様である。したがって、データ構造は、メモリ内の特定の電気的又は磁気的構造要素から形成される。データ構造は、プロセッサを使用して実行されるアプリケーションプログラムによって使用されるように、メモリに記憶されたデータに物理的編成を課す。
ホストシステム１０２は、バス１１０に通信可能にリンクされた１つ以上の入力／出力（Ｉ／Ｏ）インターフェース１２８を含むことができる。Ｉ／Ｏインターフェース１２８は、ホストシステム１０２が外部デバイスと通信すること、ユーザがホストシステム１０２と対話することを可能にする外部デバイスに結合すること、ホストシステム１０２が他のコンピューティングデバイスと通信することを可能にする外部デバイスに結合することなどを可能にする。例えば、ホストシステム１０２は、Ｉ／Ｏインターフェース１２８を介してディスプレイ１３０及びハードウェアアクセラレーションボード１０４に通信可能にリンクされてもよい。ホストシステム１０２は、Ｉ／Ｏインターフェース１２８を介してキーボード（図示せず）などの他の外部装置に結合されてもよい。Ｉ／Ｏインターフェース１２８の例は、ネットワークカード、モデム、ネットワークアダプタ、ハードウェアコントローラなどを含むことができるが、これらに限定されない。
例示的な実装形態では、ホストシステム１０２がハードウェアアクセラレーションボード１０４と通信するためのＩ／Ｏインターフェース１２８は、ＰＣＩｅアダプタである。ハードウェアアクセラレーションボード１０４は、ホストシステム１０２に結合する回路基板、例えばカードとして実装されてもよい。ハードウェアアクセラレーションボード１０４は、例えば、カードスロット、例えば、ホストシステム１０２の利用可能なバス及び／又はＰＣＩｅスロットに挿入されてもよい。
ハードウェアアクセラレーションボード１０４は、ＳｏＣ２００を含む。ＳｏＣ２００は、ヘテロジニアスプログラマブルＩＣであり、したがって、複数のヘテロジニアスサブシステムを有する。ＳｏＣ２００の例示的なアーキテクチャは、図２に関連してより詳細に説明される。ハードウェアアクセラレーションボード１０４はまた、ＳｏＣ２００に結合された揮発性メモリ１３４と、同じくＳｏＣ２００に結合された不揮発性メモリ１３６とを含む。揮発性メモリ１３４は、ＲＡＭとして実装されてもよく、ＳｏＣ２００の「ローカルメモリ」と見なされ、一方、ホストシステム１０２内にあるメモリ１０８は、ＳｏＣ２００に対してローカルではなく、むしろホストシステム１０２に対してローカルであると見なされる。いくつかの実施態様では、揮発性メモリ１３４は、複数ギガバイトのＲＡＭ、例えば６４ＧＢのＲＡＭを含むことができる。不揮発性メモリ１３６の一例は、フラッシュメモリである。
図１の例では、コンピューティングノード１００は、ＳｏＣ２００用のアプリケーション上で動作し、ＳｏＣ２００内にアプリケーションを実装することができる。アプリケーションは、ＳｏＣ２００において利用可能な異なるヘテロジニアスサブシステムに対応するハードウェア部分及びソフトウェア部分を含むことができる。一般に、コンピューティングノード１００は、ＳｏＣ２００で実行するためにアプリケーションをＳｏＣ２００上にマッピングすることができる。
図２は、ＳｏＣ２００の例示的なアーキテクチャを示す。ＳｏＣ２００は、プログラマブルＩＣ及び統合プログラマブルデバイスプラットフォームの一例である。図２の例では、図示されたＳｏＣ２００の様々な異なるサブシステム又は領域は、単一の統合パッケージ内に設けられた単一のダイ上に実装されてもよい。他の例では、異なるサブシステムは、単一の統合パッケージとして提供される複数の相互接続されたダイ上に実装されてもよい。
この例では、ＳｏＣ２００は、異なる機能を有する回路を有する複数の領域を含む。この例では、ＳｏＣ２００は、任意選択的に、データ処理エンジン（ＤＰＥ）アレイ２０２を含む。ＳｏＣ２００は、プログラマブル論理（ＰＬ）領域２１４（以下、ＰＬ領域又はＰＬ）、処理システム（ＰＳ）２１２、ネットワークオンチップ（ＮｏＣ）２０８、及び１つ以上のハードワイヤード回路ブロック２１０を含む。ＤＰＥアレイ２０２は、ＳｏＣ２００の他の領域へのインターフェースを有する複数の相互接続されたハードワイヤード及びプログラマブルプロセッサとして実装される。
ＰＬ２１４は、指定された機能を実行するようにプログラムされ得る回路である。一例として、ＰＬ２１４は、フィールドプログラマブルゲートアレイ型の回路として実装されてもよい。ＰＬ２１４は、プログラマブル回路ブロックのアレイを含むことができる。ＰＬ２１４内のプログラマブル回路ブロックの例には、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ及び／又はＵｌｔｒａＲＡＭ又はＵＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、クロックマネージャ、及び／又は遅延ロックループ（ＤＬＬ）が含まれるが、これらに限定されない。
ＰＬ２１４内の各プログラマブル回路ブロックは、通常、プログラマブル相互接続回路とプログラマブル論理回路の両方を含む。プログラマブル相互接続回路は、通常、プログラマブル相互接続点（ＰＩＰ）によって相互接続された様々な長さの多数の相互接続ワイヤを含む。通常、相互接続ワイヤは、ビットごとに（例えば、各ワイヤが１ビットの情報を伝達する場合）接続を提供するように構成される（例えば、ワイヤごとに）。プログラマブル論理回路は、例えば、ルックアップテーブル、レジスタ、算術論理などを含み得るプログラマブル要素を使用してユーザ設計の論理を実装する。プログラマブル相互接続及びプログラマブル論理回路は、プログラマブル要素がどのように構成され動作するかを定義する内部構成メモリセルに構成データをロードすることによってプログラムされ得る。
ＰＳ２１２は、ＳｏＣ２００の一部として製造されるハードワイヤード回路として実装される。ＰＳ２１２は、各々がプログラムコードを実行することができる様々な異なるプロセッサタイプのいずれかとして実装されるか、又はそれらを含むことができる。例えば、ＰＳ２１２は、個別のプロセッサ、例えば、プログラムコードを実行することができる単一のコアとして実装されてもよい。別の例では、ＰＳ２１２は、マルチコアプロセッサとして実現され得る。さらに別の例では、ＰＳ２１２は、１つ以上のコア、モジュール、コプロセッサ、インターフェース、及び／又はその他のリソースを含み得る。ＰＳ２１２は、様々な異なるタイプのアーキテクチャのいずれかを用いて実装され得る。ＰＳ２１２を実装するために使用され得る例示的なアーキテクチャは、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、ＧＰＵアーキテクチャ、モバイルプロセッサアーキテクチャ、ＤＳＰアーキテクチャ、コンピュータ可読命令若しくはプログラムコードを実行することができる他の適切なアーキテクチャ、又は異なるプロセッサ及び／又はプロセッサアーキテクチャの組合せを含み得るが、これらに限定されない。
ＮｏＣ２０８は、ＳｏＣ２００内のエンドポイント回路間でデータを共有するための相互接続ネットワークを含む。エンドポイント回路は、ＤＰＥアレイ２０２、ＰＬ領域２１４、ＰＳ２１２、及び／又はハードワイヤード回路ブロック２１０に配置することができる。ＮｏＣ２０８は、専用スイッチングによる高速データ経路を含むことができる。一例では、ＮｏＣ２０８は、水平経路、垂直経路、又は水平経路と垂直経路の両方を含む。図１に示す領域の配置及び数は単なる例である。ＮｏＣ２０８は、選択されたコンポーネント及び／又はサブシステムを接続するためにＳｏＣ２００内で利用可能な共通インフラストラクチャの一例である。
ＮｏＣ２０８は、ＰＬ２１４、ＰＳ２１２、及びハードワイヤード回路ブロック２１０のうちの選択されたものへの接続を提供する。ＮｏＣ２０８はプログラム可能である。他のプログラマブル回路と共に使用されるプログラマブルＮｏＣの場合、ＳｏＣ２００内で実施するためにユーザ回路設計が作成されるまで、ＮｏＣ２０８を通ってルーティングされるべきネット及び／又はデータ転送は未知である。ＮｏＣ２０８は、スイッチ及びインターフェースなどのＮｏＣ２０８内の要素がどのように構成され、スイッチ間及びＮｏＣインターフェース間でデータを渡すように動作するかを定義する内部構成レジスタに構成データをロードすることによってプログラムすることができる。
ＮｏＣ２０８は、ＳｏＣ２００の一部として製造され、物理的に修正可能ではないが、ユーザ回路設計の異なるマスタ回路と異なるスレーブ回路との間の接続を確立するようにプログラムすることができる。例えば、ＮｏＣ２０８は、ユーザ指定のマスタ回路とスレーブ回路とを接続するパケット交換網を確立することができる複数のプログラマブルスイッチを含むことができる。これに関して、ＮｏＣ２０８は、異なる回路設計に適応することができ、各異なる回路設計は、ＮｏＣ２０８によって結合され得るＳｏＣ２００内の異なる位置に実装されたマスタ回路及びスレーブ回路の異なる組合せを有する。ＮｏＣ２０８は、ユーザ回路設計のマスタ回路及びスレーブ回路の間で、例えばアプリケーションデータ及び／又は構成データなどのデータをルーティングするようにプログラムすることができる。例えば、ＮｏＣ２０８は、ＰＬ２１４内に実装された異なるユーザ指定回路をＰＳ２１２及び／又はＤＰＥアレイ２０２と、異なるハードワイヤード回路ブロックと、及び／又はＳｏＣ２００の外部の異なる回路及び／又はシステムと結合するようにプログラムすることができる。
ハードワイヤード回路ブロック２１０は、入力／出力（Ｉ／Ｏ）ブロック、及び／又はＳｏＣ２００の外部の回路及び／又はシステム、メモリコントローラなどに信号を送受信するためのトランシーバを含むことができる。異なるＩ／Ｏブロックの例は、シングルエンド及び疑似差動Ｉ／Ｏ並びに高速差動クロックトランシーバを含むことができる。さらに、ハードワイヤード回路ブロック２１０は、特定の機能を実行するように実装されてもよい。ハードワイヤード回路ブロック２１０のさらなる例には、暗号化エンジン、デジタル－アナログ変換器、アナログ－デジタル変換器などが含まれるが、これらに限定されない。ＳｏＣ２００内のハードワイヤード回路ブロック２１０は、本明細書では時々、特定用途向けブロックと呼ばれることがある。
図２の例では、ＰＬ２１４は２つの別々の領域に示されている。別の例では、ＰＬ２１４は、プログラマブル回路の統合領域として実装されてもよい。さらに別の例では、ＰＬ２１４は、プログラマブル回路の３つ以上の異なる領域として実装されてもよい。ＰＬ２１４の特定の編成は、限定を意図するものではない。ここで、ＳｏＣ２００は、１つ以上のＰＬ領域２１４、ＰＳ２１２、ＮｏＣ２０８を含む。
他の例示的な実施態様では、ＳｏＣ２００は、ＩＣの異なる領域に配置された２つ以上のＤＰＥアレイ２０２を含むことができる。さらに他の例では、ＳｏＣ２００は、マルチダイＩＣとして実装されてもよい。その場合、各サブシステムは、異なるダイ上に実装されてもよい。異なるダイは、ＩＣがマルチチップモジュール（ＭＣＭ）などとして実装される積層ダイアーキテクチャを使用して、インターポーザ上にダイを並べて積層するなど、様々な利用可能なマルチダイＩＣ技術のいずれかを使用して通信可能にリンクされてもよい。マルチダイＩＣの例では、各ダイは、単一のサブシステム、２つ以上のサブシステム、サブシステム及び別の部分サブシステム、又はそれらの任意の組合せを含むことができることを理解されたい。
ＤＰＥアレイ２０２は、ＳｏＣインターフェースブロック２０６を含むＤＰＥ２０４の２次元アレイとして実装される。ＤＰＥアレイ２０２は、以下でより詳細に説明する様々な異なるアーキテクチャのいずれかを使用して実装することができる。限定ではなく例示を目的として、図２は、整列した行及び整列した列に配置されたＤＰＥ２０４を示す。しかしながら、他の実施形態では、ＤＰＥ２０４は、選択された行及び／又は列のＤＰＥが隣接する行及び／又は列のＤＰＥに対して水平方向に逆転又は反転するように配置されてもよい。１つ以上の他の実施形態では、ＤＰＥの行及び／又は列は、隣接する行及び／又は列に対してオフセットされてもよい。１つ以上又はすべてのＤＰＥ２０４は、各々がプログラムコードを実行することができる１つ以上のコアを含むように実装されてもよい。ＤＰＥ２０４の数、ＤＰＥ２０４の特定の配置、及び／又はＤＰＥ２０４の向きは限定的であることを意図しない。
ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４をＳｏＣ２００の１つ以上の他のサブシステムに結合することができる。１つ以上の実施形態では、ＳｏＣインターフェースブロック２０６は、隣接するＤＰＥ２０４に結合される。例えば、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２内のＤＰＥの最下段の各ＤＰＥ２０４に直接結合することができる。例示では、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４－１、２０４－２、２０４－３、２０４－４、２０４－５、２０４－６、２０４－７、２０４－８、２０４－９、及び２０４－１０に直接接続されてもよい。
図２は、例示を目的として提供されている。他の実施形態では、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２の上部、ＤＰＥアレイ２０２の左側（例えば、列として）、ＤＰＥアレイ２０２の右側（例えば、列として）、又はＤＰＥアレイ２０２内及びその周囲の複数の位置（例えば、ＤＰＥアレイ２０２内の１つ以上の介在する行及び／又は列として）に配置されてもよい。ＳｏＣインターフェースブロック２０６のレイアウト及び位置に応じて、ＳｏＣインターフェースブロック２０６に結合された特定のＤＰＥは変化し得る。
例示の目的で、ＳｏＣインターフェースブロック２０６がＤＰＥ２０４の左に位置する場合、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４－１、ＤＰＥ２０４－１１、ＤＰＥ２０４－２１、及びＤＰＥ２０４－３１を含むＤＰＥの左列に直接結合されてもよい。ＳｏＣインターフェースブロック２０６がＤＰＥ２０４の右に位置する場合、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４－１０、ＤＰＥ２０４－２０、ＤＰＥ２０４－３０、及びＤＰＥ２０４－４０を含むＤＰＥの右列に直接結合することができる。ＳｏＣインターフェースブロック２０６がＤＰＥ２０４の上部に位置する場合、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４－３１、ＤＰＥ２０４－３２、ＤＰＥ２０４－３３、ＤＰＥ２０４－３４、ＤＰＥ２０４－３５、ＤＰＥ２０４－３６、ＤＰＥ２０４－３７、ＤＰＥ２０４－３８、ＤＰＥ２０４－３９、及びＤＰＥ２０４－４０を含むＤＰＥの上段に結合することができる。ＳｏＣインターフェースブロック２０６が複数の位置に位置する場合、ＳｏＣインターフェースブロック２０６に直接接続される特定のＤＰＥは変化し得る。例えば、ＳｏＣインターフェースブロックがＤＰＥアレイ２０２内の行及び／又は列として実装される場合、ＳｏＣインターフェースブロック２０６に直接結合されるＤＰＥは、ＳｏＣインターフェースブロック２０６の一方又は両方の側のＳｏＣインターフェースブロック２０６に隣接するＤＰＥであってもよい。
ＤＰＥ２０４は、ＤＰＥインターコネクト（図示せず）によって相互接続され、ＤＰＥインターコネクトは、まとめて考えると、ＤＰＥインターコネクトネットワークを形成する。したがって、ＳｏＣインターフェースブロック２０６は、ＳｏＣインターフェースブロック２０６に直接接続されたＤＰＥアレイ２０２の１つ以上の選択されたＤＰＥ２０４と通信し、それぞれのＤＰＥ２０４内に実装されたＤＰＥインターコネクトから形成されたＤＰＥインターコネクトネットワークを利用することによって、ＤＰＥアレイ２０２の任意のＤＰＥ２０４と通信することができる。
ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２内の各ＤＰＥ２０４をＳｏＣ２００の１つ以上の他のサブシステムと結合することができる。例えば、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２をＮｏＣ２０８及びＰＬ２１４に結合することができる。したがって、ＤＰＥアレイ２０２は、ＰＬ２１４、ＰＳ２１２、及び／又はハードワイヤード回路ブロック２１０のいずれかに実装された回路ブロックと通信することができる。例えば、ＳｏＣインターフェースブロック２０６は、選択されたＤＰＥ２０４とＰＬ２１４との間の接続を確立することができる。ＳｏＣインターフェースブロック２０６はまた、選択されたＤＰＥ２０４とＮｏＣ２０８との間の接続を確立することができる。ＮｏＣ２０８を通じて、選択されたＤＰＥ２０４は、ＰＳ２１２及び／又はハードワイヤード回路ブロック２１０と通信することができる。選択されたＤＰＥ２０４は、ＳｏＣインターフェースブロック２０６及びＰＬ２１４を介してハードワイヤード回路ブロック２１０と通信することができる。特定の実施形態では、ＳｏＣインターフェースブロック２０６は、ＳｏＣ２００の１つ以上のサブシステムに直接結合することができる。例えば、ＳｏＣインターフェースブロック２０６は、ＰＳ２１２及び／又はハードワイヤード回路ブロック２１０に直接結合されてもよい。
１つ以上の実施形態では、ＤＰＥアレイ２０２は、単一のクロックドメインを含む。ＮｏＣ２０８、ＰＬ２１４、ＰＳ２１２、及び様々なハードワイヤード回路ブロック２１０などの他のサブシステムは、１つ以上の別個の又は異なるクロックドメイン内にあってもよい。さらに、ＤＰＥアレイ２０２は、他のサブシステムのクロックとインターフェースするために使用され得る追加のクロックを含むことができる。特定の実施形態では、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２のＤＰＥ２０４に提供又は分配することができる１つ以上のクロック信号を生成することができるクロック信号発生器を含む。
ＤＰＥアレイ２０２は、ＤＰＥ２０４とＳｏＣインターフェースブロック２０６との間の接続性、及びＤＰＥ２０４とＳｏＣインターフェースブロック２０６がどのように動作するかを定義する内部構成メモリセル（本明細書では「構成レジスタ」とも呼ばれる）に構成データをロードすることによってプログラムされ得る。例えば、特定のＤＰＥ２０４又はＤＰＥ２０４のグループがサブシステムと通信する場合、ＤＰＥ２０４及びＳｏＣインターフェースブロック２０６はそうするようにプログラムされる。同様に、１つ以上の特定のＤＰＥ２０４が１つ以上の他のＤＰＥ２０４と通信するために、ＤＰＥはそうするようにプログラムされる。ＤＰＥ２０４及びＳｏＣインターフェースブロック２０６は、構成データをＤＰＥ２０４及びＳｏＣインターフェースブロック２０６内の構成レジスタにそれぞれロードすることによってプログラムされ得る。別の例では、ＳｏＣインターフェースブロック２０６の一部であるクロック信号発生器は、ＤＰＥアレイ２０２に提供されるクロック周波数を変えるために構成データを使用してプログラム可能であり得る。
図３は、図２のＤＰＥアレイ２０２のＤＰＥ２０４の例示的なアーキテクチャを示す。図３の例では、ＤＰＥ２０４は、コア３０２、メモリモジュール３０４、及びＤＰＥインターコネクト３０６を含む。各ＤＰＥ２０４は、ＳｏＣ２００上のハードワイヤード及びプログラマブル回路ブロックとして実装される。
コア３０２は、ＤＰＥ２０４のデータ処理能力を提供する。コア３０２は、様々な異なる処理回路のいずれかとして実装されてもよい。図３の例では、コア３０２は任意選択のプログラムメモリ３０８を含む。例示的な実施態様では、コア３０２は、プログラムコード、例えばコンピュータ可読命令を実行することができるプロセッサとして実装される。その場合、プログラムメモリ３０８が含まれ、コア３０２によって実行される命令を記憶することができる。コア３０２は、例えば、ＣＰＵ、ＧＰＵ、ＤＳＰ、ベクトルプロセッサ、又は命令を実行することができる他のタイプのプロセッサとして実装されてもよい。コア３０２は、本明細書に記載の様々なＣＰＵ及び／又はプロセッサアーキテクチャのいずれかを使用して実装することができる。別の例では、コア３０２は、超長命令語（ＶＬＩＷ）ベクトルプロセッサ又はＤＳＰとして実装される。
特定の実施態様では、プログラムメモリ３０８は、コア３０２専用の（例えば、コア３０２によって排他的にアクセスされる）専用プログラムメモリとして実装される。プログラムメモリ３０８は、同じＤＰＥ２０４のコアによってのみ使用されてもよい。したがって、プログラムメモリ３０８は、コア３０２によってのみアクセスされ得、他のＤＰＥ又は他のＤＰＥのコンポーネントと共有されない。プログラムメモリ３０８は、読み出し及び書き込み動作のための単一のポートを含むことができる。プログラムメモリ３０８は、プログラム圧縮をサポートすることができ、以下により詳細に説明するＤＰＥインターコネクト３０６のメモリマップドネットワーク部分を使用してアドレス指定可能である。例えば、ＤＰＥインターコネクト３０６のメモリマップドネットワークを介して、プログラムメモリ３０８は、コア３０２によって実行され得るプログラムコードでロードされ得る。
コア３０２は、構成レジスタ３２４を含むことができる。構成レジスタ３２４は、コア３０２の動作を制御するために構成データと共にロードされてもよい。１つ以上の実施形態では、コア３０２は、構成レジスタ３２４にロードされた構成データに基づいてアクティブ化及び／又は非アクティブ化されてもよい。図３の例では、構成レジスタ３２４は、以下でより詳細に説明するＤＰＥインターコネクト３０６のメモリマップドネットワークを介してアドレス指定可能（例えば、読み取り及び／又は書き込みが可能）である。
１つ以上の実施形態では、メモリモジュール３０４は、コア３０２によって使用及び／又は生成されるデータを記憶することができる。例えば、メモリモジュール３０４は、アプリケーションデータを記憶することができる。メモリモジュール３０４は、ランダムアクセスメモリ（ＲＡＭ）などの読み出し／書き込みメモリを含むことができる。したがって、メモリモジュール３０４は、コア３０２によって読み出され消費され得るデータを記憶することができる。メモリモジュール３０４はまた、コア３０２によって書き込まれるデータ（例えば、結果）を記憶することができる。
１つ以上の他の実施形態では、メモリモジュール３０４は、ＤＰＥアレイ内の他のＤＰＥの１つ以上の他のコアによって使用及び／又は生成され得るデータ、例えばアプリケーションデータを記憶することができる。ＤＰＥの１つ以上の他のコアはまた、メモリモジュール３０４から読み出し及び／又はメモリモジュールに書き込むことができる。特定の実施形態では、メモリモジュール３０４から読み出し及び／又はメモリモジュールに書き込むことができる他のコアは、１つ以上の隣接するＤＰＥのコアであってもよい。ＤＰＥ２０４と境界又は境界を共有する（例えば、隣接している）別のＤＰＥは、ＤＰＥ２０４に対して「隣接する」ＤＰＥであると言われる。コア３０２及び隣接するＤＰＥからの１つ以上の他のコアがメモリモジュール３０４に読み書きすることを可能にすることによって、メモリモジュール３０４は、メモリモジュール３０４にアクセスすることができる異なるＤＰＥ及び／又はコア間の通信をサポートする共有メモリを実装する。
図２を参照すると、例えば、ＤＰＥ２０４－１４、２０４－１６、２０４－５、及び２０４－２５は、ＤＰＥ２０４－１５の隣接ＤＰＥと見なされる。一例では、各ＤＰＥ２０４－１６、２０４－５、及び２０４－２５内のコアは、ＤＰＥ２０４－１５内のメモリモジュールに対する読み出し及び書き込みが可能である。特定の実施形態では、メモリモジュールに隣接する隣接するＤＰＥのみが、ＤＰＥ２０４－１５のメモリモジュールにアクセスすることができる。例えば、ＤＰＥ２０４－１５のコアはＤＰＥ２０４－１４のコアとＤＰＥ２０４－１５のメモリモジュールとの間に位置し得るため、ＤＰＥ２０４－１４は、ＤＰＥ２０４－１５に隣接しているが、ＤＰＥ２０４－１５のメモリモジュールに隣接していなくてもよい。したがって、特定の実施形態では、ＤＰＥ２０４－１４のコアは、ＤＰＥ２０４－１５のメモリモジュールにアクセスしなくてもよい。
特定の実施形態では、ＤＰＥのコアが別のＤＰＥのメモリモジュールにアクセスできるかどうかは、メモリモジュールに含まれるメモリインターフェースの数、及びそのようなコアがメモリモジュールのメモリインターフェースのうちの利用可能な１つに接続されているかどうかに依存する。上記の例では、ＤＰＥ２０４－１５のメモリモジュールは４つのメモリインターフェースを含み、ＤＰＥ２０４－１６、２０４－５、及び２０４－２５の各々のコアはそのようなメモリインターフェースに接続されている。ＤＰＥ２０４－１５内のコア３０２自体は、第４のメモリインターフェースに接続される。各メモリインターフェースは、１つ以上の読み出しチャネル及び／又は書き込みチャネルを含むことができる。特定の実施形態では、各メモリインターフェースは、それに取り付けられた特定のコアがメモリモジュール３０４内の複数のバンクに対して同時に読み出し及び／又は書き込みを行うことができるように、複数の読み出しチャネル及び複数の書き込みチャネルを含む。
他の例では、５つ以上のメモリインターフェースが利用可能であってもよい。そのような他のメモリインターフェースは、ＤＰＥ２０４－１５に対する対角線上のＤＰＥがＤＰＥ２０４－１５のメモリモジュールにアクセスすることを可能にするために使用することができる。例えば、ＤＰＥ２０４－１４、２０４－２４、２０４－２６、２０４－４、及び／又は２０４－６などのＤＰＥのコアが、ＤＰＥ２０４－１５のメモリモジュールの利用可能なメモリインターフェースにも結合されている場合、そのような他のＤＰＥもまた、ＤＰＥ２０４－１５のメモリモジュールにアクセスすることができる。
メモリモジュール３０４は、構成レジスタ３３６を含むことができる。構成レジスタ３３６は、メモリモジュール３０４の動作を制御するために構成データと共にロードされてもよい。図３の例では、構成レジスタ３３６（及び３２４）は、以下でより詳細に説明するＤＰＥインターコネクト３０６のメモリマップドネットワークを介してアドレス指定可能（例えば、読み取り及び／又は書き込みが可能）である。
図３の例では、ＤＰＥインターコネクト３０６はＤＰＥ２０４に固有のものである。ＤＰＥインターコネクト３０６は、ＤＰＥ２０４とＤＰＥアレイ２０２の１つ以上の他のＤＰＥとの間の通信及び／又はＳｏＣ２００の他のサブシステムとの通信を含む様々な動作を容易にする。ＤＰＥインターコネクト３０６はさらに、ＤＰＥ２０４の構成、制御、及びデバッグを可能にする。
特定の実施形態では、ＤＰＥインターコネクト３０６はオンチップ相互接続として実装される。オンチップ相互接続の一例は、アドバンストマイクロコントローラバスアーキテクチャ（ＡＭＢＡ）ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ（ＡＸＩ）バス（例えば、又はスイッチ）である。ＡＭＢＡ ＡＸＩバスは、回路ブロック及び／又はシステム間のオンチップ接続を確立する際に使用するための組み込みマイクロコントローラバスインターフェースである。ＡＸＩバスは、本開示内に記載された本発明の構成と共に使用され得る相互接続回路の一例として本明細書に提供され、したがって、限定として意図されていない。相互接続回路の他の例は、他のタイプのバス、クロスバー、及び／又は他のタイプのスイッチを含むことができる。
１つ以上の実施形態では、ＤＰＥインターコネクト３０６は、２つの異なるネットワークを含む。第１のネットワークは、ＤＰＥアレイ２０２の他のＤＰＥ及び／又はＳｏＣ２００の他のサブシステムとデータを交換することができる。例えば、第１のネットワークは、アプリケーションデータを交換することができる。第２のネットワークは、ＤＰＥの構成、制御、及び／又はデバッグデータなどのデータを交換することができる。
図３の例では、ＤＰＥインターコネクト３０６の第１のネットワークは、ストリームスイッチ３２６及び１つ以上のストリームインターフェース（図示せず）から形成される。例えば、ストリームスイッチ３２６は、コア３０２、メモリモジュール３０４、メモリマップドスイッチ３３２、上のＤＰＥ、左のＤＰＥ、右のＤＰＥ、及び下のＤＰＥのそれぞれに接続するためのストリームインターフェースを含む。各ストリームインターフェースは、１つ以上のマスタ及び１つ以上のスレーブを含むことができる。
ストリームスイッチ３２６は、非隣接ＤＰＥ及び／又はメモリモジュール３０４のメモリインターフェースに結合されていないＤＰＥが、ＤＰＥアレイ２０２のそれぞれのＤＰＥ２０４のＤＰＥインターコネクトによって形成されたＤＰＥインターコネクトネットワークを介して、コア３０２及び／又はメモリモジュール３０４と通信することを可能にすることができる。
再び図２を参照し、基準点としてＤＰＥ２０４－１５を使用すると、ストリームスイッチ３２６は、ＤＰＥ２０４－１４のＤＰＥインターコネクト内に位置する別のストリームスイッチに結合され、それと通信することができる。ストリームスイッチ３２６は、ＤＰＥ２０４－２５のＤＰＥインターコネクト内に位置する別のストリームスイッチに結合され、それと通信することができる。ストリームスイッチ３２６は、ＤＰＥ２０４－１６のＤＰＥインターコネクト内に位置する別のストリームスイッチに結合され、それと通信することができる。ストリームスイッチ３２６は、ＤＰＥ２０４－５のＤＰＥインターコネクト内に位置する別のストリームスイッチに結合され、それと通信することができる。したがって、コア３０２及び／又はメモリモジュール３０４はまた、ＤＰＥ内のＤＰＥインターコネクトを介してＤＰＥアレイ２０２内のＤＰＥのいずれかと通信することができる。
ストリームスイッチ３２６はまた、ＰＬ２１４及び／又はＮｏＣ２０８などのサブシステムとインターフェースするために使用されてもよい。一般に、ストリームスイッチ３２６は、回路スイッチングストリーム相互接続又はパケットスイッチングストリーム相互接続として動作するようにプログラムされる。回路スイッチングストリーム相互接続は、ＤＰＥ間の高帯域幅通信に適したポイントツーポイントの専用ストリームを実装することができる。パケットスイッチングストリーム相互接続は、ストリームを共有して、複数の論理ストリームを中帯域幅通信用の１つの物理ストリームに時間多重化することを可能にする。
ストリームスイッチ３２６は、構成レジスタ（図３では「ＣＲ」と略される）３３４を含むことができる。構成データは、ＤＰＥインターコネクト３０６のメモリマップドネットワークを介して構成レジスタ３３４に書き込まれてもよい。構成レジスタ３３４にロードされた構成データは、ＤＰＥ２０４が他のどのＤＰＥ及び／又はサブシステム（例えば、ＮｏＣ２０８、ＰＬ２１４、及び／又はＰＳ２１２）と通信するか、及びそのような通信が回路スイッチングポイントツーポイント接続として確立されるか、又はパケットスイッチング接続として確立されるかを指示する。
ＤＰＥインターコネクト３０６の第２のネットワークは、メモリマップドスイッチ３３２から形成される。メモリマップドスイッチ３３２は、複数のメモリマップドインターフェース（図示せず）を含む。各メモリマップドインターフェースは、１つ以上のマスタ及び１つ以上のスレーブを含むことができる。例えば、メモリマップドスイッチ３３２は、コア３０２、メモリモジュール３０４、ＤＰＥ２０４の上のＤＰＥ内のメモリマップドスイッチ、及びＤＰＥ２０４の下のＤＰＥ内のメモリマップドスイッチのそれぞれに接続するためのメモリマップドインターフェースを含む。
メモリマップドスイッチ３３２は、ＤＰＥ２０４の構成、制御、及びデバッグデータを伝達するために使用される。図３の例では、メモリマップドスイッチ３３２は、ＤＰＥ２０４を構成するために使用される構成データを受信することができる。メモリマップドスイッチ３３２は、ＤＰＥ２０４の下に位置するＤＰＥから及び／又はＳｏＣインターフェースブロック２０６から構成データを受信してもよい。メモリマップドスイッチ３３２は、受信した構成データを、ＤＰＥ２０４の上の１つ以上の他のＤＰＥ、コア３０２（例えば、プログラムメモリ３０８及び／又は構成レジスタ３２４）、メモリモジュール３０４（例えば、メモリモジュール３０４内のメモリ及び／又は構成レジスタ３３６）、及び／又はストリームスイッチ３２６内の構成レジスタ３３４に転送することができる。
ＤＰＥインターコネクト３０６は、ＤＰＥ２０４の位置に応じて、各隣接するＤＰＥ及び／又はＳｏＣインターフェースブロック２０６のＤＰＥインターコネクトに結合される。まとめて考えると、ＤＰＥ２０４のＤＰＥインターコネクトは、ＤＰＥインターコネクトネットワーク（ストリームネットワーク及び／又はメモリマップドネットワークを含み得る）を形成する。各ＤＰＥのストリームスイッチの構成レジスタは、メモリマップドスイッチを介して構成データをロードすることによってプログラムすることができる。構成を通じて、ストリームスイッチ及び／又はストリームインターフェースは、パケットスイッチングであろうと回路スイッチングであろうと、１つ以上の他のＤＰＥ２０４及び／又はＳｏＣインターフェースブロック２０６にあるかにかかわらず、他のエンドポイントとの接続を確立するようにプログラムされる。
１つ以上の実施形態では、ＤＰＥアレイ２０２は、ＰＳ２１２などのプロセッサシステムのアドレス空間にマッピングされる。したがって、ＤＰＥ２０４内の任意の構成レジスタ及び／又はメモリには、メモリマップドインターフェースを介してアクセスすることができる。例えば、メモリモジュール３０４内のメモリ、プログラムメモリ３０８、コア３０２内の構成レジスタ３２４、メモリモジュール３０４内の構成レジスタ３３６、及び／又は構成レジスタ３３４は、メモリマップドスイッチ３３２を介して読み出し及び／又は書き込みすることができる。
図３の例では、メモリマップドスイッチ３３２は、ＤＰＥ２０４の構成データを受信することができる。構成データは、プログラムメモリ３０８にロードされるプログラムコード（含まれる場合）、構成レジスタ３２４，３３４及び／又は３３６にロードするための構成データ、及び／又はメモリモジュール３０４のメモリ（例えば、メモリバンク）にロードされるデータを含むことができる。図３の例では、構成レジスタ３２４，３３４、及び３３６は、構成レジスタが制御することを意図されている特定の回路構造、例えば、コア３０２、ストリームスイッチ３２６、及びメモリモジュール３０４内に配置されているものとして示されている。図３の例は、例示のみを目的としており、コア３０２、メモリモジュール３０４、及び／又はストリームスイッチ３２６内の要素が、構成データを対応する構成レジスタにロードすることによってプログラムされ得ることを示している。他の実施形態では、構成レジスタは、ＤＰＥ２０４全体に分散されたコンポーネントの動作を制御するにもかかわらず、ＤＰＥ２０４の特定の領域内に統合されてもよい。
したがって、ストリームスイッチ３２６は、構成データを構成レジスタ３３４にロードすることによってプログラムされ得る。構成データは、２つの異なるＤＰＥ及び／又は他のサブシステム間の回路スイッチングモードで、又は選択されたＤＰＥ及び／又は他のサブシステム間のパケットスイッチングモードで動作するようにストリームスイッチ３２６をプログラムする。したがって、ストリームスイッチ３２６によって他のストリームインターフェース及び／又はスイッチに確立される接続は、適切な構成データを構成レジスタ３３４にロードして、ＤＰＥ２０４内、他のＤＰＥ、及び／又はＩＣ３００の他のサブシステムとの実際の接続又はアプリケーションデータ経路を確立することによってプログラムされる。
図４は、図３の例示的なアーキテクチャのさらなる態様を示す。図４の例では、ＤＰＥインターコネクト３０６に関する詳細は示されていない。図４は、共有メモリを介したコア３０２と他のＤＰＥとの接続を示す。図４はまた、メモリモジュール３０４の追加の態様を示す。例示の目的で、図４はＤＰＥ２０４－１５を参照する。
図示されているように、メモリモジュール３０４は、複数のメモリインターフェース４０２，４０４，４０６、及び４０８を含む。図４では、メモリインターフェース４０２及び４０８は「ＭＩ」と略される。メモリモジュール３０４は、複数のメモリバンク４１２－１～４１２－Ｎをさらに含む。特定の実施形態では、メモリモジュール３０４は、８つのメモリバンクを含む。他の実施形態では、メモリモジュール３０４は、より少ない又はより多いメモリバンク４１２を含むことができる。１つ以上の実施形態では、各メモリバンク４１２はシングルポートであり、それによってクロックサイクルごとに各メモリバンクへの最大１つのアクセスを可能にする。メモリモジュール３０４が８つのメモリバンク４１２を含む場合、このような構成は、各クロックサイクルにおいて８つの並列アクセスをサポートする。他の実施形態では、各メモリバンク４１２はデュアルポート又はマルチポートであり、それによって各クロックサイクルにより多くの並列アクセスを可能にする。
図４の例では、メモリバンク４１２－１～４１２－Ｎの各々は、それぞれのアービタ４１４－１～４１４－Ｎを有する。各アービタ４１４は、競合の検出に応答してストール信号を生成することができる。各アービタ４１４は、アービトレーション論理を含むことができる。さらに、各アービタ４１４は、クロスバーを含むことができる。したがって、任意のマスタは、メモリバンク４１２の任意の特定の１つ以上に書き込むことができる。図３に関連して述べたように、メモリモジュール３０４はメモリマップドスイッチ３３２に接続され、それによってメモリバンク４１２へのデータの読み出し及び書き込みを容易にする。したがって、メモリモジュール３０４に記憶された特定のデータは、メモリマップドスイッチ３３２を介して構成、制御、及び／又はデバッグプロセスの一部として制御、例えば書き込みされてもよい。
メモリモジュール３０４は、ダイレクトメモリアクセス（ＤＭＡ）エンジン４１６をさらに含む。１つ以上の実施形態では、ＤＭＡエンジン４１６は少なくとも２つのインターフェースを含む。例えば、１つ以上のインターフェースは、ＤＰＥインターコネクト３０６から入力データストリームを受信し、受信したデータをメモリバンク４１２に書き込むことができる。１つ以上の他のインターフェースは、メモリバンク４１２からデータを読み出し、ＤＰＥインターコネクト３０６のストリームインターフェース（例えば、ストリームスイッチ）を介してデータを送出することができる。例えば、ＤＭＡエンジン４１６は、図３のストリームスイッチ３２６にアクセスするためのストリームインターフェースを含むことができる。
メモリモジュール３０４は、複数の異なるＤＰＥによってアクセスされ得る共有メモリとして動作することができる。図４の例では、メモリインターフェース４０２は、コア３０２に含まれるコアインターフェース４２８を介してコア３０２に結合される。メモリインターフェース４０２は、アービタ４１４を介してメモリバンク４１２へのアクセスをコア３０２に提供する。メモリインターフェース４０４は、ＤＰＥ２０４－２５のコアに結合される。メモリインターフェース４０４は、メモリバンク４１２へのアクセスをＤＰＥ２０４－２５のコアに提供する。メモリインターフェース４０６は、ＤＰＥ２０４－１６のコアに結合される。メモリインターフェース４０６は、ＤＰＥ２０４－１６のコアにメモリバンク４１２へのアクセスを提供する。メモリインターフェース４０８は、ＤＰＥ２０４－５のコアに結合される。メモリインターフェース４０８は、メモリバンク４１２へのアクセスをＤＰＥ２０４－５のコアに提供する。したがって、図４の例では、ＤＰＥ２０４－１５のメモリモジュール３０４との共有境界を有する各ＤＰＥは、メモリバンク４１２に対して読み出し及び書き込みが可能である。図４の例では、ＤＰＥ２０４－１４のコアは、ＤＰＥ２０４－１５のメモリモジュール３０４に直接アクセスすることはできない。
コア３０２は、コアインターフェース４３０，４３２、及び４３４を介して他の隣接するＤＰＥのメモリモジュールにアクセスすることができる。図４の例では、コアインターフェース４３４は、ＤＰＥ２０４－２５のメモリインターフェースに結合される。したがって、コア３０２は、コアインターフェース４３４及びＤＰＥ２０４－２５のメモリモジュール内に含まれるメモリインターフェースを介してＤＰＥ２０４－２５のメモリモジュールにアクセスすることができる。コアインターフェース４３２は、ＤＰＥ２０４－１４のメモリインターフェースに結合される。したがって、コア３０２は、コアインターフェース４３２及びＤＰＥ２０４－１４のメモリモジュール内に含まれるメモリインターフェースを介して、ＤＰＥ２０４－１４のメモリモジュールにアクセスすることができる。コアインターフェース４３０は、ＤＰＥ２０４－５内のメモリインターフェースに結合される。したがって、コア３０２は、コアインターフェース４３０及びＤＰＥ２０４－５のメモリモジュール内に含まれるメモリインターフェースを介して、ＤＰＥ２０４－５のメモリモジュールにアクセスすることができる。説明したように、コア３０２は、コアインターフェース４２８及びメモリインターフェース４０２を介してＤＰＥ２０４－１５内のメモリモジュール３０４にアクセスすることができる。
図４の例では、コア３０２は、ＤＰＥ２０４－１５（例えば、ＤＰＥ２０４－２５、２０４－１４、及び２０４－５）内のコア３０２と境界を共有するＤＰＥのメモリモジュールのいずれかに読み書きすることができる。１つ以上の実施形態では、コア３０２は、ＤＰＥ２０４－２５、２０４－１５、２０４－１４、及び２０４－５内のメモリモジュールを単一の連続したメモリとして（例えば、単一のアドレス空間として）見ることができる。したがって、そのようなＤＰＥのメモリモジュールに対するコア３０２の読み出し及び／又は書き込みのプロセスは、メモリモジュール３０４に対するコア３０２の読み出し及び／又は書き込みと同じである。コア３０２は、この連続メモリモデルを仮定して読み出し及び書き込みのためのアドレスを生成することができる。コア３０２は、生成されたアドレスに基づいて、読み取り及び／又は書き込み要求を適切なコアインターフェース４２８，４３０，４３２及び／又は４３４に向けることができる。
上述したように、コア３０２は、そのような動作のアドレスに基づいて、コアインターフェース４２８，４３０，４３２及び／又は４３４を介して正しい方向に読み出し及び／又は書き込み動作をマッピングすることができる。コア３０２がメモリアクセスのためのアドレスを生成すると、コア３０２は、方向（例えば、アクセスされるべき特定のＤＰＥ）を決定するためにアドレスを復号することができ、決定された方向で正しいコアインターフェースにメモリ動作を転送する。
したがって、コア３０２は、ＤＰＥ２０４－２５内のメモリモジュール及び／又はＤＰＥ２０４－１５のメモリモジュール３０４であり得る共有メモリを介してＤＰＥ２０４－２５のコアと通信することができる。コア３０２は、ＤＰＥ２０４－１４内のメモリモジュールである共有メモリを介してＤＰＥ２０４－１４のコアと通信することができる。コア３０２は、ＤＰＥ２０４－５内のメモリモジュール及び／又はＤＰＥ２０４－１５のメモリモジュール３０４であり得る共有メモリを介してＤＰＥ２０４－５のコアと通信することができる。さらに、コア３０２は、ＤＰＥ２０４－１５内のメモリモジュール３０４である共有メモリを介してＤＰＥ２０４－１６のコアと通信することができる。
説明したように、ＤＭＡエンジン４１６は、１つ以上のストリーム－メモリインターフェースを含むことができる。ＤＭＡエンジン４１６を介して、ＳｏＣ２００内の他のソースからアプリケーションデータを受信し、メモリモジュール３０４に格納することができる。例えば、データは、ストリームスイッチ３２６によってＤＰＥ２０４－１５と境界を共有する及び／又は共有しない他のＤＰＥから受信されてもよい。データはまた、ＤＰＥのストリームスイッチを介してＳｏＣインターフェースブロック２０６によってＳｏＣの他のサブシステム（例えば、ＮｏＣ２０８、ハードワイヤード回路ブロック２１０、ＰＬ２１４、及び／又はＰＳ２１２）から受信されてもよい。ＤＭＡエンジン４１６は、ストリームスイッチからそのようなデータを受信し、そのデータをメモリモジュール３０４内の適切なメモリバンク又はメモリバンク４１２に書き込むことができる。
ＤＭＡエンジン４１６は、１つ以上のメモリ－ストリームインターフェースを含むことができる。ＤＭＡエンジン４１６を介して、メモリモジュール３０４のメモリバンク又はメモリバンク４１２からデータを読み出し、ストリームインターフェースを介して他の宛先に送信することができる。例えば、ＤＭＡエンジン４１６は、メモリモジュール３０４からデータを読み出し、ストリームスイッチによってＤＰＥ２０４－１５と境界を共有する及び／又は共有しない他のＤＰＥにそのようなデータを送信することができる。ＤＭＡエンジン４１６はまた、ストリームスイッチ及びＳｏＣインターフェースブロック２０６を介して他のサブシステム（例えば、ＮｏＣ２０８、ハードワイヤード回路ブロック２１０、ＰＬ２１４、及び／又はＰＳ２１２）にそのようなデータを送信することができる。
１つ以上の実施形態において、ＤＭＡエンジン４１６は、ＤＰＥ２０４－１５内のメモリマップドスイッチ３３２によってプログラムされる。例えば、ＤＭＡエンジン４１６は、構成レジスタ３３６によって制御されてもよい。構成レジスタ３３６は、ＤＰＥインターコネクト３０６のメモリマップドスイッチ３３２を使用して書き込まれてもよい。特定の実施形態では、ＤＭＡエンジン４１６は、ＤＰＥ２０４－１５内のストリームスイッチ３２６によって制御されてもよい。例えば、ＤＭＡエンジン４１６は、それに接続されたストリームスイッチ３２６によって書き込まれ得る制御レジスタを含むことができる。ＤＰＥインターコネクト３０６内のストリームスイッチ３２６を介して受信されたストリームは、構成レジスタ３２４，３３４及び／又は３３６にロードされた構成データに応じて、メモリモジュール３０４内のＤＭＡエンジン４１６に、及び／又は直接コア３０２に接続することができる。ストリームは、構成レジスタ３２４，３３４及び／又は３３６にロードされた構成データに応じて、ＤＭＡエンジン４１６（例えば、メモリモジュール３０４）及び／又はコア３０２から送信され得る。
メモリモジュール３０４は、ハードウェア同期回路４２０（図４では「ＨＳＣ」と略される）をさらに含んでもよい。一般に、ハードウェア同期回路４２０は、異なるコア（例えば、隣接するＤＰＥのコア）、図４のコア３０２、ＤＭＡエンジン４１６、及びＤＰＥインターコネクト３０６を介して通信することができる他の外部マスタ（例えば、ＰＳ２１２）の動作を同期することができる。例示的かつ非限定的な例として、ハードウェア同期回路４２０は、ＤＰＥ２０４－１５及び／又はメモリモジュール３０４内の同じ、例えば共有バッファにアクセスする異なるＤＰＥ内の２つの異なるコア、ストリームスイッチ、メモリマップドインターフェース、及び／又はＤＭＡを同期させることができる。
２つのＤＰＥが隣接していない場合、２つのＤＰＥは共通のメモリモジュールにアクセスできない。その場合、アプリケーションデータは、データストリームを介して転送され得る（「データストリーム」及び「ストリーム」という用語は、本開示内で時々交換可能に使用され得る）。したがって、ローカルＤＭＡエンジンは、転送をローカルメモリベースの転送からストリームベースの転送に変換することができる。その場合、コア３０２及びＤＭＡエンジン４１６は、ハードウェア同期回路４２０を使用して同期することができる。
ＰＳ２１２は、メモリマップドスイッチ３３２を介してコア３０２と通信することができる。例えば、ＰＳ２１２は、メモリの読み出し及び書き込みを開始することによって、メモリモジュール３０４及びハードウェア同期回路４２０にアクセスすることができる。別の実施形態では、ハードウェア同期回路４２０はまた、ロックの状態が変化したときにＰＳ２１２に割り込みを送信して、ハードウェア同期回路４２０のＰＳ２１２によるポーリングを回避してもよい。ＰＳ２１２はまた、ストリームインターフェースを介してＤＰＥ２０４－１５と通信することができる。
共有メモリモジュールを介して隣接するＤＰＥと通信し、ＤＰＥインターコネクト３０６を介して隣接及び／又は非隣接ＤＰＥと通信することに加えて、コア３０２はカスケードインターフェースを含むことができる。図４の例では、コア３０２はカスケードインターフェース４２２及び４２４（図４では「ＣＩ」と略される）を含む。カスケードインターフェース４２２及び４２４は、他のコアとの直接通信を提供することができる。図示されているように、コア３０２のカスケードインターフェース４２２は、ＤＰＥ２０４－１４のコアから入力データストリームを直接受信する。カスケードインターフェース４２２を介して受信されたデータストリームは、コア３０２内のデータ処理回路に提供され得る。コア３０２のカスケードインターフェース４２４は、出力データストリームをＤＰＥ２０４－１６のコアに直接送信することができる。
図４の例では、カスケードインターフェース４２２及びカスケードインターフェース４２４の各々は、バッファリングのための先入れ先出し（ＦＩＦＯ）インターフェースを含むことができる。特定の実施形態では、カスケードインターフェース４２２及び４２４は、幅が数百ビットであり得るデータストリームを搬送することができる。カスケードインターフェース４２２及び４２４の特定のビット幅は、限定として意図されていない。図４の例では、カスケードインターフェース４２４は、コア３０２内のアキュムレータレジスタ４３６（図４では「ＡＣ」と略される）に結合されている。カスケードインターフェース４２４は、アキュムレータレジスタ４３６の内容を出力することができ、クロックサイクルごとに出力することができる。蓄積レジスタ４３６は、コア３０２内のデータ処理回路によって生成及び／又は演算されるデータを格納することができる。
図４の例では、カスケードインターフェース４２２及び４２４は、構成レジスタ３２４にロードされた構成データに基づいてプログラムすることができる。例えば、構成レジスタ３２４に基づいて、カスケードインターフェース４２２をアクティブ化又は非アクティブ化することができる。同様に、構成レジスタ３２４に基づいて、カスケードインターフェース４２４をアクティブ化又は非アクティブ化することができる。カスケードインターフェース４２２は、カスケードインターフェース４２４とは独立してアクティブ化及び／又は非アクティブ化することができる。
１つ以上の他の実施形態では、カスケードインターフェース４２２及び４２４はコア３０２によって制御される。例えば、コア３０２は、カスケードインターフェース４２２及び／又は４２４に読み書きするための命令を含むことができる。別の例では、コア３０２は、カスケードインターフェース４２２及び／又は４２４に対する読み取り及び／又は書き込みが可能なハードワイヤード回路を含むことができる。特定の実施形態では、カスケードインターフェース４２２及び４２４は、コア３０２の外部のエンティティによって制御されてもよい。
本開示内で説明される実施形態では、ＤＰＥ２０４はキャッシュメモリを含まない。キャッシュメモリを省略することにより、ＤＰＥアレイ２０２は、予測可能な、例えば決定論的なパフォーマンスを達成することができる。さらに、異なるＤＰＥに位置するキャッシュメモリ間の一貫性を維持する必要がないため、大きな処理オーバーヘッドが回避される。
１つ以上の実施形態によれば、ＤＰＥ２０４のコア３０２は入力割り込みを有さない。したがって、ＤＰＥ２０４のコア３０２は、中断されずに動作することができる。ＤＰＥ２０４のコア３０２への入力割り込みを省略することはまた、ＤＰＥアレイａ０２が予測可能な、例えば決定論的なパフォーマンスを達成することを可能にする。
図５は、ＤＰＥアレイの別の例示的なアーキテクチャを示す。図５の例では、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４とＳｏＣ２００の他のサブシステムとの間のインターフェースを提供する。ＳｏＣインターフェースブロック２０６は、ＤＰＥをデバイスに統合する。ＳｏＣインターフェースブロック２０６は、構成データをＤＰＥ２０４に伝達し、イベントをＤＰＥ２０４から他のサブシステムに伝達し、イベントを他のサブシステムからＤＰＥ２０４に伝達し、割り込みを生成してＤＰＥアレイ２０２の外部のエンティティに伝達し、他のサブシステムとＤＰＥ２０４との間でアプリケーションデータを伝達し、及び／又は他のサブシステムとＤＰＥ２０４との間でトレース及び／又はデバッグデータを伝達することができる。
図５の例では、ＳｏＣインターフェースブロック２０６は、複数の相互接続されたタイルを含む。例えば、ＳｏＣインターフェースブロック２０６は、タイル５０２，５０４，５０６，５０８，５１０，５１２，５１４，５１６，５１８、及び５２０を含む。図５の例では、タイル５０２～５２０が一列に編成されている。他の実施形態では、タイルは、列、グリッド、又は別のレイアウトに配置されてもよい。例えば、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４の左側、ＤＰＥ２０４の右側、ＤＰＥ２０４の列間などのタイルの列として実装されてもよい。別の実施形態では、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２の上方に配置されてもよい。ＳｏＣインターフェースブロック２０６は、タイルがＤＰＥアレイ２０２の下、ＤＰＥアレイ２０２の左、ＤＰＥアレイ２０２の右、及び／又はＤＰＥアレイ２０２の上の任意の組合せで配置されるように実装されてもよい。これに関して、図５は、限定ではなく例示を目的として提供されている。
１つ以上の実施形態において、タイル５０２～５２０は同じアーキテクチャを有する。１つ以上の他の実施形態では、タイル５０２～５２０は、２つ以上の異なるアーキテクチャで実装されてもよい。特定の実施形態では、ＳｏＣインターフェースブロック２０６内のタイルを実装するために異なるアーキテクチャを使用することができ、各異なるタイルアーキテクチャは、ＳｏＣ２００の異なるタイプのサブシステム又はサブシステムの組合せとの通信をサポートする。
図５の例では、タイル５０２～５２０は、データが１つのタイルから別のタイルに伝播され得るように結合される。例えば、データは、タイル５０２からタイル５０４，５０６を通って、タイルのラインを下ってタイル５２０まで伝搬することができる。同様に、データは、タイル５２０からタイル５０２に逆方向に伝播することができる。１つ以上の実施形態では、タイル５０２～５２０の各々は、複数のＤＰＥのインターフェースとして動作することができる。例えば、タイル５０２～５２０の各々は、ＤＰＥアレイ２０２のＤＰＥ２０４のサブセットのインターフェースとして動作することができる。各タイルがインターフェースを提供するＤＰＥのサブセットは、ＤＰＥがＳｏＣインターフェースブロック２０６の複数のタイルによってインターフェースを提供されないように、相互に排他的であってもよい。
一例では、タイル５０２～５２０の各々は、ＤＰＥ２０４の列のためのインターフェースを提供する。例示の目的で、タイル５０２は、列ＡのＤＰＥへのインターフェースを提供する。タイル５０４は、列ＢのＤＰＥへのインターフェースを提供する。いずれの場合も、タイルは、この例では底部ＤＰＥである、ＤＰＥの列内の隣接するＤＰＥへの直接接続を含む。列Ａを参照すると、例えば、タイル５０２はＤＰＥ２０４－１に直接接続されている。列Ａ内の他のＤＰＥは、タイル５０２と通信することができるが、同じ列内の介在するＤＰＥのＤＰＥインターコネクトを介して通信する。
例えば、タイル５０２は、ＰＳ２１２、ＰＬ２１４、及び／又は別のハードワイヤード回路ブロック２１０、例えば特定用途向け回路ブロックなどの別のソースからデータを受信することができる。タイル５０２は、列ＡのＤＰＥにアドレス指定されたデータのそれらの部分をそのようなＤＰＥに提供する一方で、他の列のＤＰＥ（例えば、タイル５０２がインターフェースではないＤＰＥ）にアドレス指定されたデータをタイル５０４上に送信することができる。タイル５０４は、列Ｂ内のＤＰＥにアドレス指定されたタイル５０２から受信されたデータがそのようなＤＰＥに提供される同じ又は同様の処理を実行する一方で、他の列内のＤＰＥにアドレス指定されたデータをタイル５０６に送信することができる。
このようにして、データは、データがアドレス指定されるＤＰＥ（例えば、「ターゲットＤＰＥ」）のためのインターフェースとして動作するタイルに到達するまで、ＳｏＣインターフェースブロック２０６のタイルからタイルに伝播することができる。ターゲットＤＰＥのインターフェースとして動作するタイルは、ＤＰＥのメモリマップドスイッチ及び／又はＤＰＥのストリームスイッチを使用して、データをターゲットＤＰＥに導くことができる。
上述したように、列の使用は例示的な実施態様である。他の実施形態では、ＳｏＣインターフェースブロック２０６の各タイルは、ＤＰＥアレイ２０２のＤＰＥの行へのインターフェースを提供することができる。このような構成は、ＳｏＣインターフェースブロック２０６が、ＤＰＥ２０４の左、右、又は列間にかかわらず、タイルの列として実装される場合に使用され得る。他の実施形態では、各タイルがインターフェースを提供するＤＰＥのサブセットは、ＤＰＥアレイ２０２のすべてのＤＰＥよりも少ないＤＰＥの任意の組合せであってもよい。例えば、ＤＰＥ２０４は、ＳｏＣインターフェースブロック２０６のタイルに割り当てられてもよい。そのようなＤＰＥの特定の物理的レイアウトは、ＤＰＥインターコネクトによって確立されるＤＰＥの接続性に基づいて変化し得る。例えば、タイル５０２は、ＤＰＥ２０４－１、２０４－２、２０４－１１、及び２０４－１２へのインターフェースを提供することができる。ＳｏＣインターフェースブロック２０６の別のタイルは、４つの他のＤＰＥなどへのインターフェースを提供することができる。
図６は、ＳｏＣインターフェースブロック２０６のタイルの例示的なアーキテクチャを示す。図６の例では、ＳｏＣインターフェースブロック２０６のための２つの異なるタイプのタイルが示されている。タイル６０２は、ＤＰＥとＰＬ２１４のみとの間のインターフェースとして機能するように構成される。タイル６１０は、ＤＰＥとＮｏＣ２０８との間及びＤＰＥとＰＬ２１４との間のインターフェースとして機能するように構成される。ＳｏＣインターフェースブロック２０６は、タイル６０２及びタイル６１０について図示されたような両方のアーキテクチャを使用するタイルの組合せを含むことができ、又は別の例では、タイル６１０について図示されたようなアーキテクチャを有するタイルのみを含むことができる。
図６の例では、タイル６０２は、ＰＬインターフェース６０６及び直上のＤＰＥ２０４－１などのＤＰＥに接続されたストリームスイッチ６０４を含む。ＰＬインターフェース６０６は、各々がＰＬ２１４内に位置する境界論理インターフェース（ＢＬＩ）回路６２０及びＢＬＩ回路６２２に接続する。タイル６１０は、ＮｏＣ及びＰＬインターフェース６１４並びに直上のＤＰＥ２０４－５などのＤＰＥに接続されたストリームスイッチ６１２を含む。ＮｏＣ及びＰＬインターフェース６１４は、ＰＬ２１４内のＢＬＩ回路６２４及び６２６、並びにＮｏＣ２０８のＮｏＣマスタユニット（ＮＭＵ）６３０及びＮｏＣスレーブユニット（ＮＳＵ）６３２にも接続する。
図６の例では、各ストリームインターフェース６０４は、それに結合されたＤＰＥに６つの異なる３２ビットデータストリームを出力し、そこから４つの異なる３２ビットデータストリームを受信することができる。ＰＬインターフェース６０６並びにＮｏＣ及びＰＬインターフェース６１４の各々は、それぞれＢＬＩ６２０及びＢＬＩ６２４によって６つの異なる６４ビットデータストリームをＰＬ２１４に提供することができる。一般に、ＢＬＩ６２０，６２２，６２４、及び６２６の各々は、ＰＬインターフェース６０６及び／又はＮｏＣ及びＰＬインターフェース６１４が接続するＰＬ２１４内のインターフェース又は接続点を提供する。ＰＬインターフェース６０６及びＮｏＣ及びＰＬインターフェース６１４の各々は、それぞれＢＬＩ６２２及びＢＬＩ６２４を介してＰＬ２１４から８つの異なる６４ビットデータストリームを受信することができる。
ＮｏＣ及びＰＬインターフェース６１４は、ＮｏＣ２０８にも接続される。図６の例では、ＮｏＣ及びＰＬインターフェース６１４は、１つ以上のＮＭＵ６３０及び１つ以上のＮＳＵ６３２に接続する。一例では、ＮｏＣ及びＰＬインターフェース６１４は、２つの異なる１２８ビットデータストリームをＮｏＣ２０８に提供することができ、各データストリームは異なるＮＭＵ６３０に提供される。ＮｏＣ及びＰＬインターフェース６１４は、ＮｏＣ２０８から２つの異なる１２８ビットデータストリームを受信することができ、各データストリームは異なるＮＳＵ６３２から受信される。
隣接するタイルのストリームスイッチ６０４が接続されている。一例では、隣接するタイル内のストリームスイッチ６０４は、左右方向（例えば、タイルが場合により右又は左にある限り）のそれぞれにおいて４つの異なる３２ビットデータストリームによって通信することができる。
タイル６０２及び６１０はそれぞれ、構成データを伝達するための１つ以上のメモリマップドスイッチを含むことができる。説明のために、メモリマップドスイッチは示されていない。メモリマップドスイッチは、例えば、場合によっては、直上のＤＰＥのメモリマップドスイッチ、ストリームスイッチ６０４と同じ又は同様の方法でＳｏＣインターフェースブロック２０６内の他の隣接タイル内のメモリマップドスイッチ、タイル６０２及び６１０内の構成レジスタ（図示せず）、並びに／あるいはＰＬインターフェース６０８又はＮｏＣ及びＰＬインターフェース６１４に垂直に接続することができる。
ＳｏＣインターフェースブロック２０６のＤＰＥ２０４及び／又はタイル６０２及び／又は６１０に含まれる様々なスイッチに関連して説明される様々なビット幅及びデータストリームの数は、例示の目的で提供されており、本開示内で説明される本発明の構成を限定することを意図するものではない。
図７は、ＮｏＣ２０８の例示的な実施態様を示す。ＮｏＣ２０８は、ＮＭＵ７０２、ＮＳＵ７０４、ネットワーク７１４、ＮｏＣ周辺相互接続（ＮＰＩ）７１０、及びレジスタ７１２を含む。各ＮＭＵ７０２は、エンドポイント回路をＮｏＣ２０８に接続する入口回路である。各ＮＳＵ７０４は、ＮｏＣ２０８をエンドポイント回路に接続する出口回路である。ＮＭＵ７０２は、ネットワーク７１４を介してＮＳＵ７０４に接続される。一例では、ネットワーク７１４は、ＮｏＣパケットスイッチ７０６（ＮＰＳ）と、ＮＰＳ７０６間のルーティング７０８とを含む。各ＮＰＳ７０６は、ＮｏＣパケットの切り替えを行う。ＮＰＳ７０６は、複数の物理チャネルを実装するために、互いに、並びにルーティング７０８を介してＮＭＵ７０２及びＮＳＵ７０４に接続される。ＮＰＳ７０６はまた、物理チャネルごとに複数の仮想チャネルをサポートする。
ＮＰＩ７１０は、ＮＭＵ７０２、ＮＳＵ７０４、及びＮＰＳ７０６をプログラムするための回路を含む。例えば、ＮＭＵ７０２、ＮＳＵ７０４、及びＮＰＳ７０６は、その機能性を判定するレジスタ７１２を含むことができる。ＮＰＩ７１０は、機能を設定するためにそのプログラミングのためにレジスタ７１２に結合された周辺機器相互接続を含む。ＮｏＣ２０８内のレジスタ７１２は、割り込み、サービス品質（ＱｏＳ）、エラー処理及び報告、トランザクション制御、電力管理、及びアドレスマッピング制御をサポートする。レジスタ７１２は、書き込み要求を使用してレジスタ７１２に書き込むことなどによって、再プログラムされる前に使用可能な状態で初期化することができる。ＮｏＣ２０８の構成データは、例えばプログラミングデバイスイメージ（ＰＤＩ）の一部として不揮発性メモリ（ＮＶＭ）に格納することができ、ＮｏＣ２０８及び／又は他のエンドポイント回路をプログラムするためにＮＰＩ７１０に提供することができる。
ＮＭＵ７０２は、トラフィック入口点である。ＮＳＵ７０４は、トラフィック出口点である。ＮＭＵ７０２及びＮＳＵ７０４に結合されたエンドポイント回路は、ハード化回路（例えば、ハードワイヤード回路ブロック２１０）又はＰＬ２１４に実装された回路とすることができる。所与のエンドポイント回路は、複数のＮＭＵ７０２又は複数のＮＳＵ７０４に結合することができる。
図８は、一例による、ＮｏＣ２０８を介するＳｏＣ２００内のエンドポイント回路間の接続を示すブロック図である。この例では、エンドポイント回路８０２は、ＮｏＣ２０８を介してエンドポイント回路８０４に接続されている。エンドポイント回路８０２は、ＮｏＣ２０８のＮＭＵ７０２に結合されたマスタ回路である。エンドポイント回路８０４は、ＮｏＣ２０８のＮＳＵ７０４に結合されたスレーブ回路である。各エンドポイント回路８０２及び８０４は、ＰＳ２１２内の回路、ＰＬ領域２１４内の回路、又は別のサブシステム（例えば、ハードワイヤード回路ブロック２１０）内の回路とすることができる。
ネットワーク７１４は、複数の物理チャネル８０６を含む。物理チャネル８０６は、ＮｏＣ２０８をプログラムすることによって実装される。各物理チャネル８０６は、１つ以上のＮＰＳ７０６及び関連するルーティング７０８を含む。ＮＭＵ７０２は、少なくとも１つの物理チャネル８０６を介してＮＳＵ７０４と接続する。物理チャネル８０６はまた、１つ以上の仮想チャネル８０８を有することができる。
ネットワーク７１４を介した接続は、マスタ－スレーブ構成を使用する。一例では、ネットワーク７１４を介した最も基本的な接続は、単一のスレーブに接続された単一のマスタを含む。しかしながら、他の例では、より複雑な構造を実装することができる。
図９は、別の例によるＮｏＣ２０８を示すブロック図である。この例では、ＮｏＣ２０８は、垂直部分９０２（ＶＮｏＣ）及び水平部分９０４（ＨＮｏＣ）を含む。各ＶＮｏＣ９０２は、ＰＬ領域２１４の間に配置されている。ＨＮｏＣ９０４は、ＰＬ領域２１４とＩ／Ｏバンク９１０（例えば、ハードワイヤード回路ブロック２１０に対応するＩ／Ｏブロック及び／又はトランシーバ）との間に配置される。ＮｏＣ２０８は、メモリインターフェース９０８（例えば、他のハードワイヤード回路ブロック２１０）に接続される。ＰＳ２１２は、ＨＮｏＣ９０４に結合される。
この例では、ＰＳ２１２は、ＨＮｏＣ９０４に結合された複数のＮＭＵ７０２を含む。ＶＮｏＣ９０２は、ＰＬ領域２１４内に配置されたＮＭＵ７０２及びＮＳＵ７０４の両方を含む。メモリインターフェース９０８は、ＨＮｏＣ９０４に結合されたＮＳＵ７０４を含む。ＨＮｏＣ９０４及びＶＮｏＣ９０２の両方は、ルーティング７０８によって接続されたＮＰＳ７０６を含む。ＶＮｏＣ９０２では、ルーティング７０８は垂直に延在する。ＨＮｏＣ９０４では、ルーティングは水平に延在する。各ＶＮｏＣ９０２において、各ＮＭＵ７０２は、ＮＰＳ７０６に結合される。同様に、各ＮＳＵ７０４は、ＮＰＳ７０６に結合される。ＮＰＳ７０６は、互いに結合されてスイッチのマトリックスを形成する。各ＶＮｏＣ９０２内のいくつかのＮＰＳ７０６は、ＨＮｏＣ９０４内の他のＮＰＳ７０６に結合される。
単一のＨＮｏＣ９０４のみが示されているが、他の例では、ＮｏＣ２０８は複数のＨＮｏＣ９０４を含むことができる。さらに、２つのＶＮｏＣ９０２が示されているが、ＮｏＣ２０８は、３つ以上のＶＮｏＣ９０２を含むことができる。メモリインターフェース９０８は例として示されているが、メモリインターフェース９０８の代わりに、又はそれに加えて、ハードワイヤード回路ブロック２１０他のハードワイヤード回路ブロック２１０を使用できることを理解されたい。
図１０は、ＮｏＣ２０８をプログラムする例示的な方法１０００を示す。ＳｏＣ２００の他のサブシステムとは独立して説明されているが、方法１０００は、ＳｏＣ２００のより大きなブート又はプログラミング、プロセスの一部として含まれ、及び／又は使用されてもよい。
ブロック１００２において、ＳｏＣ２００に実装されたプラットフォーム管理コントローラ（ＰＭＣ）は、ブート時にＮｏＣプログラミングデータを受信する。ＮｏＣプログラミングデータは、ＰＤＩの一部であってもよい。ＰＭＣは、ＳｏＣ２００の管理を担当する。ＰＭＣは、安全でセキュアな環境を維持し、ＳｏＣ２００をブートし、通常動作中にＳｏＣ２００を管理することができる。
ブロック１００４において、ＰＭＣは、物理チャネル８０６を作成するために、ＮＰＩ７１０を介してレジスタ７１２にＮｏＣプログラミングデータをロードする。一例では、プログラミングデータはまた、ＮＰＳ７０６内のルーティングテーブルを構成するための情報を含むことができる。ブロック１００６において、ＰＭＣはＳｏＣ２００をブートする。このように、ＮｏＣ２０８は、少なくとも、ＮＭＵ７０２とＮＳＵ７０４との間の物理チャネル８０６の構成情報を含む。ＮｏＣ２０８の残りの構成情報は、以下でさらに説明するように、ランタイム中に受信することができる。別の例では、ランタイム中に受信されるものとして後述する構成情報の全部又は一部をブート時に受信することができる。
図１１は、ＮｏＣ２０８をプログラムする例示的な方法１１００を示す。ブロック１１０２において、ＰＭＣは、ランタイム中にＮｏＣプログラミングデータを受信する。ブロック１１０４において、ＰＭＣは、ＮＰＩ７１０を介してＮｏＣレジスタ７１２にプログラミングデータをロードする。一例では、ブロック１１０６において、ＰＭＣは、ＮＰＳ７０６内のルーティングテーブルを構成する。ブロック１１０８において、ＰＭＣは、物理チャネル８０６上でＱｏＳ経路を構成する。ブロック１１１０において、ＰＭＣはアドレス空間マッピングを構成する。ブロック１１１２において、ＰＭＣは、入口／出口インターフェースプロトコル、幅、及び周波数を設定する。ＱｏＳ経路、アドレス空間マッピング、ルーティングテーブル、及び入口／出口構成については、以下でさらに説明する。
図１２は、エンドポイント回路間のＮｏＣ２０８を通る例示的なデータ経路１２００を示す。データ経路１２００は、エンドポイント回路１２０２、ＡＸＩマスタ回路１２０４、ＮＭＵ１２０６、ＮＰＳ１２０８、ＮＳＵ１２１０、ＡＸＩスレーブ回路１２１２、及びエンドポイント回路１２１４を含む。エンドポイント回路１２０２は、ＡＸＩマスタ回路１２０４に結合されている。ＡＸＩマスタ回路１２０４は、ＮＭＵ１２０６に結合されている。別の例では、ＡＸＩマスタ回路１２０４はＮＭＵ１２０６の一部である。
ＮＭＵ１２０６は、ＮＰＳ１２０８に結合される。ＮＰＳ１２０８は、互いに接続されて、ＮＰＳ１２０８のチェーン（例えば、本例では５つのＮＰＳ１２０８のチェーン）を形成する。一般に、ＮＭＵ１２０６とＮＳＵ１２１０との間には、少なくとも１つのＮＰＳ１２０８が存在する。ＮＳＵ１２１０は、ＮＰＳ１２０８の１つに接続される。ＡＸＩスレーブ回路１２１２は、ＮＳＵ１２１０に結合される。別の例では、ＡＸＩスレーブ回路１２１２は、ＮＳＵ１２１０の一部である。エンドポイント回路１２１４は、ＡＸＩスレーブ回路１２１２に結合される。
エンドポイント回路１２０２及び１２１４は、ハード化回路（例えば、ＰＳ回路、ハードワイヤード回路２１０、１つ以上のＤＰＥ２０４）又はＰＬ２１４に構成された回路とすることができる。エンドポイント回路１２０２は、マスタ回路として機能し、ＮＭＵ１２０６に読み出し／書き込み要求を送信する。この例では、エンドポイント回路１２０２及び１２１４は、ＡＸＩプロトコルを使用してＮｏＣ２０８と通信する。この例ではＡＸＩが説明されているが、ＮｏＣ２０８は、当技術分野で知られている他のタイプのプロトコルを使用してエンドポイント回路から通信を受信するように構成され得ることを理解されたい。例によって明確にするために、ＮｏＣ２０８は、本明細書ではＡＸＩプロトコルをサポートするものとして説明される。ＮＭＵ１２０６は、ＮＰＳ１２０８のセットを介して要求を中継して宛先ＮＳＵ１２１０に到達する。ＮＳＵ１２１０は、エンドポイント回路１２１４へのデータの処理及び配信のために、付属のＡＸＩスレーブ回路１２１２に要求を渡す。ＡＸＩスレーブ回路１２１２は、読み出し／書き込み応答をＮＳＵ１２１０に送り返すことができる。ＮＳＵ１２１０は、ＮＰＳ１２０８のセットを介してＮＭＵ１２０６に応答を転送することができる。ＮＭＵ１２０６は、ＡＸＩマスタ回路１２０４に応答を通信し、ＡＸＩマスタ回路は、データをエンドポイント回路１２０２に配信する。
図１３は、読み出し／書き込み要求及び応答を処理する例示的な方法１３００を示す。方法１３００はブロック１３０２で開始し、エンドポイント回路１２０２は、ＡＸＩマスタ１２０４を介してＮＭＵ１２０６に要求（例えば、読み出し要求又は書き込み要求）を送信する。ブロック１３０４において、ＮＭＵ１２０６は応答を処理する。一例では、ＮＭＵ１２０６は、エンドポイント回路１２０２のクロックドメインとＮｏＣ２０８との間の非同期交差及びレートマッチングを実行する。ＮＭＵ１２０６は、要求に基づいてＮＳＵ１２１０の宛先アドレスを決定する。ＮＭＵ１２０６は、仮想化が使用される場合にアドレス再マッピングを実行することができる。ＮＭＵ１２０６は、要求のＡＸＩ変換も行う。ＮＭＵ１２０６は、要求をパケットのストリームにさらにパケット化する。
ブロック１３０６において、ＮＭＵ１２０６は、要求のパケットをＮＰＳ１２０８に送信する。各ＮＰＳ１２０８は、宛先アドレス及びルーティング情報に基づいて、ターゲット出力ポートに対するテーブルルックアップを実行する。ブロック１３０８において、ＮＳＵ１２１０は、要求のパケットを処理する。一例では、ＮＳＵ１２１０は、要求をデパケット化し、ＡＸＩ変換を実行し、ＮｏＣクロックドメインからエンドポイント回路１２１４のクロックドメインへの非同期交差及びレートマッチングを実行する。ブロック１３１０において、ＮＳＵ１２１０は、ＡＸＩスレーブ回路１２１２を介してエンドポイント回路１２１４に要求を送信する。ＮＳＵ１２１０は、ＡＸＩスレーブ回路１２１２を介してエンドポイント回路１２１４から応答を受信することもできる。
ブロック１３１２において、ＮＳＵ１２１０は応答を処理する。一例では、ＮＳＵ１２１０は、エンドポイント回路１２１４のクロックドメイン及びＮｏＣ２０８のクロックドメインから非同期交差及びレートマッチングを実行する。また、ＮＳＵ１２１０は、応答をパケットのストリームにパケット化する。ブロック１３１４において、ＮＳＵ１２１０は、ＮＰＳ１２０８を介してパケットを送信する。各ＮＰＳ１２０８は、宛先アドレス及びルーティング情報に基づいて、ターゲット出力ポートに対するテーブルルックアップを実行する。ブロック１３１６において、ＮＭＵ１２０６はパケットを処理する。一例では、ＮＭＵ１２０６は、応答をデパケット化し、ＡＸＩ変換を実行し、ＮｏＣクロックドメインからエンドポイント回路１２０２のクロックドメインへの非同期交差及びレートマッチングを実行する。ブロック１３１８において、ＮＭＵ１２０６は、ＡＸＩマスタ回路１２０４を介してエンドポイント回路１２０２に応答を送信する。
図１４は、ＮＭＵ７０２の例示的な実施態様を示す。ＮＭＵ７０２は、ＡＸＩマスタインターフェース１４０２、パケット化回路１４０４、アドレスマップ１４０６、デパケット化回路１４０８、ＱｏＳ回路１４１０、ＶＣマッピング回路１４１２、及びクロック管理回路１４１４を含む。ＡＸＩマスタインターフェース１４０２は、エンドポイント回路用のＡＸＩインターフェースをＮＭＵ７０２に提供する。他の例では、異なるプロトコルを使用することができ、したがって、ＮＭＵ７０２は、選択されたプロトコルに準拠する異なるマスタインターフェースを有することができる。ＮＭＵ７０２は、インバウンドトラフィックをパケット化回路１４０４にルーティングし、パケット化回路はインバウンドデータからパケットを生成する。パケット化回路１４０４は、パケットをルーティングするために使用されるアドレスマップ１４０６から宛先ＩＤを決定する。ＱｏＳ回路１４１０は、ＮｏＣ２０８へのパケットの注入速度を制御するための入口速度制御を提供することができる。ＶＣマッピング回路１４１２は、各物理チャネル上のＱｏＳ仮想チャネルを管理する。ＮＭＵ７０２は、パケットがどの仮想チャネルにマッピングされるかを選択するように構成することができる。クロック管理回路１４１４は、ＡＸＩクロックドメインとＮｏＣクロックドメインとの間のインターフェースを提供するためにレートマッチング及び非同期データ交差を実行する。デパケット化回路１４０８は、ＮｏＣ２０８から戻りパケットを受信し、ＡＸＩマスタインターフェース１４０２による出力のためにパケットをデパケット化するように構成される。
図１５は、ＮＳＵ７０４の例示的な実施態様を示す。ＮＳＵ７０４は、ＡＸＩスレーブインターフェース１５０２、クロック管理回路１５０４、パケット化回路１５０８、デパケット化回路１５０６、及びＱｏＳ回路１５１０を含む。ＡＸＩスレーブインターフェース１５０２は、エンドポイント回路用のＡＸＩインターフェースをＮＳＵ７０４に提供する。他の例では、異なるプロトコルを使用することができ、したがって、ＮＳＵ７０４は、選択されたプロトコルに準拠する異なるスレーブインターフェースを有することができる。ＮＳＵ７０４は、ＮｏＣ２０８からのインバウンドトラフィックを、デパケット化データを生成するデパケット化回路１５０６にルーティングする。クロック管理回路１５０４は、ＡＸＩクロックドメインとＮｏＣクロックドメインとの間のインターフェースを提供するためにレートマッチング及び非同期データ交差を実行する。パケット化回路１５０８は、スレーブインターフェース１５０２から戻りデータを受信し、ＮｏＣ２０８を介して送信するために戻りデータをパケット化するように構成される。ＱｏＳ回路１５１０は、ＮｏＣ２０８へのパケットの注入速度を制御するための入口速度制御を提供することができる。
図１６は、図１に関連して説明したシステムによって実行可能な例示的なソフトウェアアーキテクチャを示す。例えば、図１６のアーキテクチャは、図１のプログラムモジュール１２０のうちの１つ以上として実装されてもよい。図１６のソフトウェアアーキテクチャは、ＤＰＥコンパイラ１６０２、ＮｏＣコンパイラ１６０４、及びハードウェアコンパイラ１６０６を含む。図１６は、動作（例えば、ＳｏＣ２００でアプリケーションを実装するために設計フローを実行すること）の間にコンパイラ間で交換され得る様々なタイプの設計データの一例を示す。
ＤＰＥコンパイラ１６０２は、アプリケーションから、ＤＰＥアレイ２０２のＤＰＥ２０４の１つ以上のＤＰＥ及び／又はサブセットにロードされ得る１つ以上のバイナリを生成することができる。各バイナリは、ＤＰＥのコアによって実行可能なオブジェクトコード、任意選択的にアプリケーションデータ、及びＤＰＥの構成データを含むことができる。ＮｏＣコンパイラ１６０４は、アプリケーションのためのデータパスを作成するためにＮｏＣ２０８にロードされる構成データを含むバイナリを生成することができる。ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分をコンパイルして、ＰＬ２１４に実装するための構成ビットストリームを生成することができる。
図１６は、動作中にＤＰＥコンパイラ１６０２、ＮｏＣコンパイラ１６０４、及びハードウェアコンパイラ１６０６が互いに通信する方法の一例を示す。それぞれのコンパイラは、設計データを交換して解に収束することによって協調的に通信する。この解は、設計メトリック及び制約条件を満たし、ＳｏＣ２００の様々なヘテロジニアスサブシステムが通信する共通インターフェースを含む、ＳｏＣ２００内のアプリケーションの実装である。
本開示内で定義されるように、「設計メトリック」という用語は、ＳｏＣ２００に実装されるアプリケーションの目的又は要件を定義する。設計メトリックの例には、電力消費要件、データスループット要件、タイミング要件などが含まれるが、これらに限定されない。設計メトリックは、ユーザ入力、ファイル、又はアプリケーションのより高い又はシステムレベルの要件を定義するための別の方法を介して提供されてもよい。本開示内で定義されるように、「設計制約」は、設計メトリック又は要件を達成するためにＥＤＡツールが従う場合も、従わない場合もあるという要件である。設計制約は、コンパイラ指令として指定されてもよく、典型的には、ＥＤＡツール（例えば、コンパイラ）が従うべきより低いレベルの要件又は提案を指定する。設計制約は、ユーザ入力、１つ以上の設計制約を含むファイル、コマンドライン入力などによって指定することができる。
一態様において、ＤＰＥコンパイラ１６０２は、アプリケーションのための論理アーキテクチャ及びＳｏＣインターフェースブロック解を生成することができる。ＤＰＥコンパイラ１６０２は、例えば、ＤＰＥアレイ２０２に実装されるアプリケーションのソフトウェア部分の高位のユーザ定義メトリックに基づいて論理アーキテクチャを生成することができる。メトリックの例は、データスループット、レイテンシ、リソース利用、及び電力消費を含むことができるが、これらに限定されない。メトリック及びアプリケーション（例えば、ＤＰＥアレイ２０２に実装される特定のノード）に基づいて、ＤＰＥコンパイラ１６０２は、論理アーキテクチャを生成することができる。
論理アーキテクチャは、アプリケーションの様々な部分によって必要とされるハードウェアリソースブロック情報を指定することができるファイル又はデータ構造である。例えば、論理アーキテクチャは、アプリケーションのソフトウェア部分を実装するのに必要なＤＰＥ２０４の数、ＤＰＥアレイ２０２と通信するためにＰＬ２１４で必要な任意の知的財産（ＩＰ）コア、ＮｏＣ２０８を介してルーティングされる必要がある任意の接続、及びＤＰＥアレイ２０２、ＮｏＣ２０８、及びＰＬ２１４のＩＰコアのポート情報を指定することができる。ＩＰコアは、特定の機能又は動作を実行することができる回路の再利用可能なブロックとして回路設計において使用され得る論理、セル、又はＩＣレイアウト設計の再利用可能なブロック又は部分である。ＩＰコアは、ＰＬ２１４内に実装するための回路設計に組み込むことができるフォーマットで指定することができる。本開示は様々なタイプのコアを指すが、他の修飾語を伴わない「コア」という用語は、そのような異なるタイプのコアを総称的に指すことを意図している。
詳細な説明の最後にある本開示内の例１は、アプリケーションの論理アーキテクチャを指定するために使用され得る例示的なスキーマを示す。例１は、アプリケーションの論理アーキテクチャに含まれる様々な種類の情報を示す。一態様では、ハードウェアコンパイラ１６０６は、アプリケーション自体を使用するのではなく、論理アーキテクチャ及びＳｏＣインターフェースブロック解に基づいて、又はそれを使用して、アプリケーションのハードウェア部分を実装することができる。
ＤＰＥアレイ２０２のポート情報、並びにＮｏＣ２０８及びＰＬ２１４内のＩＰコアのポート情報は、例えば、各ポートがストリームデータポートであるか、メモリマップドポートであるか、又はパラメータポートであるか、及びポートがマスタであるかスレーブであるかなど、ポートの論理構成を含むことができる。ＩＰコアのポート情報の他の例は、ポートのデータ幅及び動作周波数を含む。ＤＰＥアレイ２０２、ＮｏＣ２０８、及びＰＬ２１４内のＩＰコア間の接続性は、論理アーキテクチャで指定されたそれぞれのハードウェアリソースブロックのポート間の論理接続として指定することができる。
ＳｏＣインターフェースブロック解は、ＤＰＥアレイ２０２内外の接続のＳｏＣインターフェースブロック２０６の物理データパス（例えば、物理リソース）へのマッピングを指定するデータ構造又はファイルである。例えば、ＳｏＣインターフェースブロック解は、ＤＰＥアレイ２０２に出入りするデータ転送に使用される特定の論理接続を、ＳｏＣインターフェースブロック２０６の特定のストリームチャネル、例えば、ＳｏＣインターフェースブロック２０６の特定のタイル、ストリームスイッチ、及び／又はストリームスイッチインターフェース（例えば、ポート）にマッピングする。詳細な説明の終わりに向かって例１の後にある例２は、アプリケーションのＳｏＣインターフェースブロック解のための例示的なスキーマを示す。
一態様では、ＤＰＥコンパイラ１６０２は、アプリケーション及び論理アーキテクチャに基づいて、ＮｏＣ２０８上のデータトラフィックを分析又はシミュレートすることができる。ＤＰＥコンパイラ１６０２は、アプリケーションのソフトウェア部分のデータ転送要件、例えば「ＮｏＣトラフィック」をＮｏＣコンパイラ１６０４に提供することができる。ＮｏＣコンパイラ１６０４は、ＤＰＥコンパイラ１６０２から受信したＮｏＣトラフィックに基づいて、ＮｏＣ２０８を通るデータパスのルーティングを生成することができる。「ＮｏＣ解」として示されるＮｏＣコンパイラ１６０４からの結果は、ＤＰＥコンパイラ１６０２に提供され得る。
一態様では、ＮｏＣ解は、ＮｏＣ２０８に接続するアプリケーションのノードが接続されるべきＮｏＣ２０８の入口点及び／又は出口点のみを指定する初期ＮｏＣ解であり得る。例えば、ＮｏＣ２０８内のデータパス（例えば、入口点と出口点との間）のより詳細なルーティング及び／又は構成データは、コンパイラの収束の目的でＮｏＣ解から除外されてもよい。詳細な説明の終わりに向かって例２の後にある例３は、アプリケーションのＮｏＣ解のための例示的なスキーマを示す。
ハードウェアコンパイラ１６０６は、論理アーキテクチャ上で動作して、アプリケーションのハードウェア部分をＰＬ２１４に実装することができる。ハードウェアコンパイラ１６０６が、（例えば、タイミング、電力、データスループットなどのための）確立された設計制約を満たすアプリケーションのハードウェア部分の実装（例えば、論理アーキテクチャを使用する）を生成することができない場合、ハードウェアコンパイラ１６０６は、１つ以上のＳｏＣインターフェースブロック制約を生成すること、及び／又は１つ以上のユーザ指定のＳｏＣインターフェースブロック制約を受信することができる。ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロック制約を要求としてＤＰＥコンパイラ１６０２に提供することができる。ＳｏＣインターフェースブロック制約は、論理アーキテクチャの１つ以上の部分をＳｏＣインターフェースブロック２０６の異なるストリームチャネルに効果的に再マッピングする。ハードウェアコンパイラ１６０６から提供されるＳｏＣインターフェースブロック制約は、設計メトリックを満たすＰＬ２１４内のアプリケーションのハードウェア部分の実装を生成するためにハードウェアコンパイラ１６０６にとってより有利である。例３に続いて詳細な説明の終わりにある例４は、アプリケーションのＳｏＣインターフェースブロック及び／又はＮｏＣの制約の例を示す。
別の態様では、ハードウェアコンパイラ１６０６はまた、アプリケーション及び論理アーキテクチャに基づいてＮｏＣトラフィックを生成し、ＮｏＣコンパイラ１６０４に提供することができる。ハードウェアコンパイラ１６０６は、例えば、アプリケーションのハードウェア部分を分析又はシミュレートして、ＮｏＣ２０８を介してＰＳ２１２、ＤＰＥアレイ２０２、及び／又はＳｏＣ２００の他の部分に伝達される設計のハードウェア部分によって生成されたデータトラフィックを判定することができる。ＮｏＣコンパイラ１６０４は、ハードウェアコンパイラ１６０６から受信した情報に基づいてＮｏＣ解を生成及び／又は更新することができる。ＮｏＣコンパイラ１６０４は、ＮｏＣ解又はその更新バージョンをハードウェアコンパイラ１６０６及びＤＰＥコンパイラ１６０２に提供することができる。これに関して、ＤＰＥコンパイラ１６０２は、ＮｏＣコンパイラ１６０４からのＮｏＣ解又は更新されたＮｏＣ解の受信に応答して、及び／又はハードウェアコンパイラ１６０６からの１つ以上のＳｏＣインターフェースブロック制約の受信に応答して、ＳｏＣインターフェースブロック解を更新し、更新された解をハードウェアコンパイラ１６０６に提供することができる。ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６から及び／又はＮｏＣコンパイラ１６０４からの更新されたＮｏＣ解から受信したＳｏＣインターフェースブロック制約に基づいて、更新されたＳｏＣインターフェースブロック解を生成する。
図１６の例に示されるコンパイラ間のデータフローは、例示のみを目的としていることを理解されたい。これに関して、コンパイラ間の情報の交換は、本開示内で説明される例示的な設計フローの様々な段階で実行されてもよい。他の態様では、コンパイラ間の設計データの交換は、反復的な方法で実行されてもよく、その結果、各コンパイラは、他のコンパイラから受信した情報に基づいて、そのコンパイラによって処理されるアプリケーションの部分の実装を継続的に改良して、解に収束することができる。
特定の一例では、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２から論理アーキテクチャ及びＳｏＣインターフェースブロック解を、ＮｏＣコンパイラ１６０４からＮｏＣ解を受信した後に、確立された設計メトリックを満たすアプリケーションのハードウェア部分の実装を生成することは不可能であると判定することができる。ＤＰＥコンパイラ１６０２によって生成された初期ＳｏＣインターフェースブロック解は、ＤＰＥアレイ２０２に実装されるアプリケーションの部分に関するＤＰＥコンパイラ１６０２の知識に基づいて生成される。同様に、ＮｏＣコンパイラ１６０４によって生成された初期ＮｏＣ解は、ＤＰＥコンパイラ１６０２によってＮｏＣコンパイラ１６０４に提供された初期ＮｏＣトラフィックに基づいて生成される。例４に続いて詳細な説明の終わりにある例５は、アプリケーションのＮｏＣトラフィックのための例示的なスキーマを示す。例１～５ではスキーマが使用されているが、図示された情報を指定するために他のフォーマット及び／又はデータ構造が使用されてもよいことを理解されたい。
ハードウェアコンパイラ１６０６は、ハードウェア部分の合成（必要に応じて）、配置、及びルーティングを含むアプリケーションのハードウェア部分の実装フローを実行しようと試みる。したがって、初期ＳｏＣインターフェースブロック解及び初期ＮｏＣ解は、確立されたタイミング制約を満たさないＰＬ２１４内の配置及び／又はルートをもたらし得る。他の場合では、ＳｏＣインターフェースブロック解及びＮｏＣ解は、伝送されなければならないデータを収容するのに十分な数のワイヤなどの物理リソースを有しない場合があり、ＰＬ２１４における輻輳をもたらす。そのような場合、ハードウェアコンパイラ１６０６は、１つ以上の異なるＳｏＣインターフェースブロック制約を生成し、及び／又は１つ以上のユーザ指定のＳｏＣインターフェースブロック制約を受信し、ＳｏＣインターフェースブロック制約を、ＳｏＣインターフェースブロック解を再生成するための要求としてＤＰＥコンパイラ１６０２に提供することができる。同様に、ハードウェアコンパイラ１６０６は、１つ以上の異なるＮｏＣ制約を生成すること、及び／又は１つ以上のユーザ指定のＮｏＣ制約を受信すること、及びＮｏＣ解を再生成するための要求としてＮｏＣ制約をＮｏＣコンパイラ１６０４に提供することができる。このようにして、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２及び／又はＮｏＣコンパイラ１６０４を呼び出す。
ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６から受信したＳｏＣインターフェースブロック制約を取得し、可能であれば、受信したＳｏＣインターフェースブロック制約を使用してＳｏＣインターフェースブロック解を更新し、更新されたＳｏＣインターフェースブロック解をハードウェアコンパイラ１６０６に戻すことができる。同様に、ＮｏＣコンパイラ１６０４は、ハードウェアコンパイラ１６０６から受信したＮｏＣ制約を取得し、可能であれば、受信したＮｏＣ制約を使用してＮｏＣ解を更新し、更新したＮｏＣ解をハードウェアコンパイラ１６０６に戻すことができる。次いで、ハードウェアコンパイラ１６０６は、実装フローを継続して、ＤＰＥコンパイラ１６０２から受信した更新されたＳｏＣインターフェースブロック解及びＮｏＣコンパイラ１６０４から受信した更新されたＮｏＣ解を使用して、ＰＬ２１４内に実装するためのアプリケーションのハードウェア部分を生成することができる。
一態様において、それぞれ１つ以上のＳｏＣインターフェースブロック制約及び１つ以上のＮｏＣ制約を提供することによってＤＰＥコンパイラ１６０２及び／又はＮｏＣコンパイラ１６０４を呼び出すハードウェアコンパイラ１６０６は、検証プロセスの一部であり得る。ハードウェアコンパイラ１６０６は、例えば、ＤＰＥコンパイラ１６０２及び／又はＮｏＣコンパイラ１６０４から、ハードウェアコンパイラ１６０６から提供されたＳｏＣインターフェースブロック制約及びＮｏＣ制約を使用できるか、又はルーティング可能なＳｏＣインターフェースブロック解及び／又はＮｏＣ解に統合できるかを検証しようとしている。
図１７Ａは、図１に関連して説明したシステムを使用してＳｏＣ２００にマッピングされたアプリケーション１７００の一例を示す。例示の目的のために、ＳｏＣ２００の異なるサブシステムのサブセットのみが示されている。アプリケーション１７００は、示されている接続を有するノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、及びＦを含む。以下の例６は、アプリケーション１７００を指定するために使用され得る例示的なソースコードを示す。
Figure 2022534230000002
Figure 2022534230000003
一態様において、アプリケーション１７００は、複数のノードを含むデータ・フロー・グラフとして指定される。各ノードは計算を表し、これは単一の命令ではなく関数に対応する。ノードは、データフローを表すエッジによって相互接続される。ノードのハードウェア実装は、そのノードへの各入力からのデータの受信に応答してのみ実行することができる。ノードは、一般に、非ブロッキング方式で実行する。アプリケーション１７００によって指定されるデータ・フロー・グラフは、シーケンシャルプログラムではなく、ＳｏＣ２００に実装される並列仕様を表す。システムは、様々なノードをＳｏＣ２００の適切なサブシステムにマッピングして実装するために、アプリケーション１７００（例えば、例１に示すようなグラフ形式で）上で動作することができる。
一例では、アプリケーション１７００は、Ｃ及び／又はＣ＋＋．などの高級プログラミング言語（ＨＬＬ）で指定される。上述したように、シーケンシャルプログラムを作成するために従来使用されているＨＬＬで指定されているが、データ・フロー・グラフであるアプリケーション１７００は並列指定である。システムは、データ・フロー・グラフ、したがってアプリケーション１７００を構築するために使用されるクラスライブラリを提供することができる。データ・フロー・グラフは、ユーザによって定義され、ＳｏＣ２００のアーキテクチャ上にコンパイルされる。クラスライブラリは、アプリケーション１７００を構築するために使用することができるグラフ、ノード、及びエッジのための予め定義されたクラス及びコンストラクタを有するヘルパーライブラリとして実装することができる。アプリケーション１７００は、ＳｏＣ２００上で効果的に実行され、ＳｏＣ２００のＰＳ２１２内で実行される委譲されたオブジェクトを含む。ＰＳ２１２で実行されるアプリケーション１７００のオブジェクトは、ＳｏＣ２００上、例えばＰＬ２１４、ＤＰＥアレイ２０２、及び／又はハードワイヤード回路ブロック２１０で実行されている実際の計算を指示及び監視するために使用され得る。
本開示内に記載された本発明の構成によれば、アクセラレータ（例えば、ＰＬノード）は、データ・フロー・グラフ（例えば、アプリケーション）内のオブジェクトとして表すことができる。システムは、ＰＬノードを自動的に合成し、ＰＬ２１４で実施するために合成されたＰＬノードを接続することができる。比較すると、従来のＥＤＡシステムでは、ユーザは、順次セマンティクスを利用するハードウェア加速のためのアプリケーションを指定する。ハードウェア加速された関数は、関数呼び出しによって指定される。ハードウェア加速関数（例えば、この例におけるＰＬノード）へのインターフェースは、データ・フロー・グラフ上の接続とは対照的に、関数呼び出し及び関数呼び出しで提供される様々な引数によって定義される。
例６のソースコードに示すように、ノードＡ及びＦは、ＰＬ２１４内に実装するために指定され、ノードＢ、Ｃ、Ｄ、及びＥは、ＤＰＥアレイ２０２内に実装するために指定される。ノードの接続性は、ソースコード内のデータ転送エッジによって指定される。例６のソースコードはまた、ＰＳ２１２で実行されるトップレベルのテストベンチ及び制御プログラムを指定する。
図１７Ａに戻ると、アプリケーション１７００は、ＳｏＣ２００．ＳｏＣ２００にマッピングされる。図示されているように、ノードＡ及びＦは、ＰＬ２１４上にマッピングされる。網掛けのＤＰＥ２０４－１３及び２０４－１４は、ノードＢ、Ｃ、Ｄ、及びＥがマッピングされるＤＰＥ２０４を表す。例えば、ノードＢ及びＣはＤＰＥ２０４－１３にマッピングされ、ノードＤ及びＥはＤＰＥ２０４－４にマッピングされる。ノードＡ及びＦは、ＰＬ２１４に実装され、ＰＬ２１４を介したルーティング、ＳｏＣインターフェースブロック２０６の特定のタイル及びスイッチ、介在するＤＰＥ２０４のＤＰＥインターコネクト接続内のスイッチ、及び選択された隣接するＤＰＥ２０４の特定のメモリを使用して、ＤＰＥ２０４－１３及び２０４－４４に接続される。
ＤＰＥ２０４－１３のために生成されたバイナリは、ＤＰＥ２０４－１３がノードＢ及びＣに対応する計算を実施するために必要なオブジェクトコードと、ＤＰＥ２０４－１３とＤＰＥ２０４－１４との間及びＤＰＥ２０４－１３とＤＰＥ２０４－３との間のデータパスを確立するための構成データとを含む。ＤＰＥ２０４－４用に生成されたバイナリは、ノードＤ及びＥに対応する計算を実施するためのＤＰＥ２０４－４用の必要なオブジェクトコードと、ＤＰＥ２０４－１４及びＤＰＥ２０４－５とのデータパスを確立するための構成データとを含む。
ＤＰＥ２０４－１３及びＤＰＥ２０４－４をＳｏＣインターフェースブロック２０６に接続するために、ＤＰＥ２０４－３、２０４－５、２０４－６、２０４－７、２０４－８、及び２０４－９などの他のＤＰＥ２０４に対して他のバイナリが生成される。明らかに、そのようなバイナリは、そのような他のＤＰＥ２０４が他の計算（それに割り当てられたアプリケーションのノードを有する）を実装する場合、任意のオブジェクトコードを含む。
この例では、ハードウェアコンパイラ１６０６は、ＤＰＥ２０４－１４とノードＦとを接続する長いルートのために、タイミング制約を満たすハードウェア部分の実装を生成することができない。本開示では、アプリケーションのハードウェア部分の実装の特定の状態は、ハードウェア設計の状態と呼ばれる場合があり、ハードウェア設計は、実装フロー全体を通して生成及び／又は更新される。ＳｏＣインターフェースブロック解は、例えば、ノードＦの信号交差をＤＰＥ２０４－９の下のＳｏＣインターフェースブロックのタイルに割り当てることができる。その場合、ハードウェアコンパイラ１６０６は、ノードＦに対するＳｏＣインターフェースブロック２０６の交差をＤＰＥ２０４－４に近づけるように要求する要求されたＳｏＣインターフェースブロック制約をＤＰＥコンパイラ１６０２に提供することができる。例えば、ハードウェアコンパイラ１６０６から要求されたＳｏＣインターフェースブロック制約は、ＤＰＥ２０４－４の論理接続がＳｏＣインターフェースブロック２０６内のＤＰＥ２０４－４の直下のタイルにマッピングされることを要求することができる。この再マッピングにより、ハードウェアコンパイラは、タイミングを改善するためにノードＦをＤＰＥ２０４－４のはるかに近くに配置することができる。
図１７Ｂは、ＳｏＣ２００上へのアプリケーション１７００の別の例示的なマッピングを示す。図１７Ｂは、図１７Ａに示されているよりも代替的でより詳細な例を示す。例えば、図１７Ｂは、ＤＰＥコンパイラ１６０２によって実行される、ＤＰＥアレイ２０２の特定のＤＰＥ２０４へのアプリケーション１７００のノードのマッピング、アプリケーション１７００のノードがマッピングされるＤＰＥ２０４間で確立される接続性、ＤＰＥ２０４のメモリモジュール内のメモリのアプリケーション１７００のノードへの割り当て、ＤＰＥ２０４のメモリ及びコアインターフェース（例えば、４２８，４３０，４３２，４３４，４０２，４０４，４０６、及び４０８）へのデータ転送のマッピング（双頭矢印で表される）、及び／又はＤＰＥインターコネクト３０６内のストリームスイッチを示す。
図１７Ｂの例では、メモリモジュール１７０２、１７０６、１７１０、１７１４、及び１７１８がコア１７０４、１７０８、１７１２、１７１６、及び１７２０と共に示されている。コア１７０４，１７０８，１７１２，１７１６，１７２０は、それぞれプログラムメモリ１７２２，１７２４，１７２６，１７２８，１７３０を含む。上の行では、コア１７０４及びメモリモジュール１７０６はＤＰＥ２０４を形成し、コア１７０８及びメモリモジュール１７１０は別のＤＰＥ２０４を形成する。下の行では、メモリモジュール１７１４及びコア１７１６はＤＰＥ２０４を形成し、メモリ１７１８及びコア１７２０は別のＤＰＥ２０４用である。
図示されるように、ノードＡ及びＦは、ＰＬ２１４にマッピングされる。ノードＡは、メモリモジュール１７０２内のストリームスイッチ及びアービタを介して、メモリモジュール１７０２内のメモリバンク（例えば、メモリバンクの網掛け部分）に接続される。ノードＢ及びＣは、コア１７０４にマッピングされる。ノードＢ及びＣを実装するための命令は、プログラムメモリ１７２２に格納される。ノードＤ及びＥはコア１７１６にマッピングされ、ノードＤ及びＥを実装するための命令はプログラムメモリ１７２８に格納される。ノードＢは、コア－メモリインターフェースを介してメモリモジュール１７０２内のメモリバンクの網掛け部分に割り当てられてアクセスし、ノードＣは、コア－メモリインターフェースを介してメモリモジュール１７０６内のメモリバンクの網掛け部分に割り当てられてアクセスする。ノードＢ、Ｃ、及びＥは、コア－メモリインターフェースを介してメモリモジュール１７１４内のメモリバンクの網掛け部分に割り当てられ、アクセスすることができる。ノードＤは、コア－メモリインターフェースを介してメモリモジュール１７１８内のメモリバンクの網掛け部分にアクセスすることができる。ノードＦは、アービタ及びストリームスイッチを介してメモリモジュール１７１８に接続される。
図１７Ｂは、アプリケーションのノード間の接続性が、コア間でメモリを共有するメモリ及び／又はコアインターフェースを使用し、ＤＰＥインターコネクト３０６を使用して実装され得ることを示している。
図１８は、ＳｏＣ２００にマッピングされた別のアプリケーションの例示的な実施態様を示す。例示の目的のために、ＳｏＣ２００の異なるサブシステムのサブセットのみが示されている。この例では、それぞれＰＬ２１４に実装されているノードＡ及びＦへの接続は、ＮｏＣ２０８を介してルーティングされる。ＮｏＣ２０８は、入口／出口点１８０２，１８０４，１８０６，１８０８，１８１０，１８１２，１８１４，１８１６（例えば、ＮＭＵ／ＮＳＵ）を含む。図１８の例は、ノードＡが入口／出口点１８０２の比較的近くに配置され、揮発性メモリ１３４にアクセスするノードＦが、入口／出口点１８１６に到達するためにＰＬ２１４を通る長いルートを有する場合を示す。ハードウェアコンパイラ１６０６が入口／出口点１８１６の近くにノードＦを配置することができない場合、ハードウェアコンパイラ１６０６は、更新されたＮｏＣ解をＮｏＣコンパイラ１６０４に要求することができる。その場合、ハードウェアコンパイラ１６０６は、ＮｏＣ制約を有するＮｏＣコンパイラ１６０４を呼び出して、ノードＦの異なる入口／出口点、例えば入口／出口点１８１２を指定する更新されたＮｏＣ解を生成することができる。ノードＦの異なる入口／出口点は、ハードウェアコンパイラ１６０６が、更新されたＮｏＣ解で指定された新たに指定された入口／出口点により近いノードＦを配置し、ＮｏＣ２０８で利用可能なより高速なデータパスを利用することを可能にする。
図１９は、図１に関連して説明したシステムによって実行可能な別の例示的なソフトウェアアーキテクチャ１９００を示す。例えば、アーキテクチャ１９００は、図１のプログラムモジュール１２０のうちの１つ以上として実装されてもよい。図１９の例では、アプリケーション１９０２は、ＳｏＣ２００内の実装を意図している。
図１９の例では、ユーザは、システムによって提供されるユーザインターフェース１９０６と対話することができる。ユーザインターフェース１９０６と対話する際に、ユーザは、アプリケーション１９０２、アプリケーション１９０２の性能及び分割制約１９０４、並びにベースプラットフォーム１９０８を指定又は提供することができる。
アプリケーション１９０２は、ＳｏＣ２００において利用可能な異なるサブシステムにそれぞれ対応する複数の異なる部分を含み得る。アプリケーション１９０２は、例えば、例６に関連して説明したように指定することができる。アプリケーション１９０２は、ＤＰＥアレイ２０２に実装されるソフトウェア部分と、ＰＬ２１４に実装されるハードウェア部分とを含む。アプリケーション１９０２は、ＰＳ２１２に実装されるべき追加のソフトウェア部分と、ＮｏＣ２０８に実装されるべき部分とを任意選択的に含んでもよい。
（性能及び分割制約１９０４の）分割制約は、任意選択的に、アプリケーション１９０２の様々なノードが実装されるべき場所又はサブシステムを指定する。例えば、分割制約は、アプリケーション１９０２のノードごとに、ノードがＤＰＥアレイ２０２に実装されるか、ＰＬ２１４に実装されるかを示すことができる。他の例では、位置制約は、カーネルのＤＰＥへのマッピング、ネットワーク又はデータフローのストリームスイッチへのマッピング、及びバッファのＤＰＥのメモリモジュール及び／又はメモリモジュールのバンクへのマッピングを実行するために、より具体的又は詳細な情報をＤＰＥコンパイラ１６０２に提供することができる。
例示的な例として、アプリケーションの実装は、特定のマッピングを必要とする場合がある。例えば、カーネルの複数のコピーがＤＰＥアレイに実装され、カーネルの各コピーが異なるデータセット上で同時に動作するアプリケーションでは、ＤＰＥアレイの異なるＤＰＥで実行されるカーネルのすべてのコピーについて、データセットを同じ相対アドレス（メモリ内の位置）に配置することが好ましい。これは、位置制約を使用して達成され得る。この条件がＤＰＥコンパイラ１６０２によって支持されない場合、カーネルの各コピーは、ＤＰＥアレイ内の複数の異なるＤＰＥにわたって同じプログラミングを複製するのではなく、別々に又は独立してプログラムされなければならない。
別の例示的な例は、ＤＰＥ間のカスケードインターフェースを利用するアプリケーションに位置制約を課すことである。カスケードインターフェースは各行で一方向に流れるため、カスケードインターフェースを使用して結合されたＤＰＥのチェーンの開始は、欠落したカスケードインターフェースを有するＤＰＥ（例えば、角のＤＰＥ）又はＤＰＥアレイの他の場所で容易に複製することができない位置（例えば、行内の最後のＤＰＥ）で開始しないことが好ましい場合がある。位置制約は、アプリケーションのＤＰＥのチェーンの開始を特定のＤＰＥで開始させることができる。
（性能及び分割制約１９０４の）性能制約は、ＤＰＥアレイ２０２又はＰＬ２１４のいずれにあるかにかかわらず、ノードの実装によって達成されるべき電力要件、待ち時間要件、タイミング、及び／又はデータスループットなどの様々なメトリックを指定することができる。
ベースプラットフォーム１９０８は、ＳｏＣ２００が結合されている回路基板上の回路と対話及び／又は接続するＳｏＣ２００に実装されるインフラストラクチャ回路の説明である。ベースプラットフォーム１９０８は、合成可能であってもよい。ベースプラットフォーム１９０８は、例えば、ＳｏＣ２００の外部から（例えば、ＳｏＣ２００の外部）信号を受信し、ＳｏＣ２００の外部のシステム及び／又は回路に信号を提供する、ＳｏＣ２００内に実装されるべき回路を指定する。一例として、ベースプラットフォーム１９０８は、図１のホストシステム１０２及び／又はコンピューティングノード１００と通信するための周辺機器コンポーネント相互接続エクスプレス（ＰＣＩｅ）ノード、揮発性メモリ１３４及び／又は不揮発性メモリ１３６にアクセスするための１つ又は複数のメモリコントローラ、並びに／あるいはＤＰＥアレイ２０２及び／又はＰＬ２１４をＰＣＩｅノードと結合する内部インターフェースなどの他のリソースなどの回路リソースを指定することができる。ベースプラットフォーム１９０８によって指定される回路は、特定のタイプの回路基板が与えられたＳｏＣ２００に実装され得る任意のアプリケーションに利用可能である。これに関して、ベースプラットフォーム１９０８は、ＳｏＣ２００が結合される特定の回路基板に固有である。
一例では、分割器１９１０は、アプリケーション１９０２の各部分が実装されるＳｏＣ２００のサブシステムに基づいて、アプリケーション１９０２の異なる部分を分離することができる。例示的な実装形態では、分割器１９１０は、アプリケーション１９０２の異なる部分（例えば、ノード）のうちのどれがＳｏＣ２００の異なるサブシステムのそれぞれに対応するかを示す入力をユーザが提供するユーザ指示ツールとして実装される。提供される入力は、例えば、性能及び分割制約１９０４であってもよい。例示の目的のために、分割器１９１０は、アプリケーション１９０２を、ＰＳ２１２上で実行されるべきＰＳ部分１９１２、ＤＰＥアレイ２０２上で実行されるべきＤＰＥアレイ部分１９１４、ＰＬ２１４において実装されるべきＰＬ部分１９１６、及びＮｏＣ２０８において実装されるＮｏＣ部分１９３６に分割する。一態様では、分割器１９１０は、ＰＳ部分１９１２、ＤＰＥアレイ部分１９１４、ＰＬ部分１９１６、及びＮｏＣ部分１９３６の各々を別個のファイル又は別個のデータ構造として生成することができる。
図示されているように、異なるサブシステムに対応する異なる部分の各々は、サブシステム固有の異なるコンパイラによって処理される。例えば、ＰＳコンパイラ１９１８は、ＰＳ部分１９１２をコンパイルして、ＰＳ２１２によって実行可能なオブジェクトコードを含む１つ以上のバイナリを生成することができる。ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ部分１９１４をコンパイルして、異なるＤＰＥ２０４によって実行可能なオブジェクトコード、アプリケーションデータ、及び／又は構成データを含む１つ以上のバイナリを生成することができる。ハードウェアコンパイラ１６０６は、ＰＬ部分１９１６に対して実装フローを実行して、ＰＬ部分１９１６をＰＬ部分２１４に実装するためにＳｏＣ２００にロードされ得る構成ビットストリームを生成することができる。本明細書で定義される場合、「実装フロー」という用語は、場所及びルート並びに任意選択的に合成が行われるプロセスを意味する。ＮｏＣコンパイラ１６０４は、ＮｏＣ２０８にロードされると、アプリケーション１９０２の様々なマスタ及びスレーブを接続するデータパスをその中に作成する、ＮｏＣ２０８の構成データを指定するバイナリを生成することができる。コンパイラ１９１８、１６０２、１６０４、及び／又は１６０６によって生成されたこれらの異なる出力は、バイナリ及び構成ビットストリーム１９２４として示されている。
特定の実施態様では、コンパイラ１９１８、１６０２、１６０４、及び／又は１６０６のうちの特定のものは、動作中に互いに通信することができる。アプリケーション１９０２上で動作する設計フロー中に様々な段階で通信することにより、コンパイラ１９１８、１６０２、１６０４、及び／又は１６０６は、解に収束することができる。図１９の例では、ＤＰＥコンパイラ１６０２及びハードウェアコンパイラ１６０６は、アプリケーション１９０２の部分１９１４及び１９１６をそれぞれコンパイルしながら、動作中に通信することができる。ハードウェアコンパイラ１６０６及びＮｏＣコンパイラ１６０４は、アプリケーション１９０２の部分１９１６及び１９３６をそれぞれコンパイルしながら、動作中に通信することができる。ＤＰＥコンパイラ１６０２はまた、ＮｏＣルーティング解及び／又は更新されたＮｏＣルーティング解を取得するためにＮｏＣコンパイラ１６０４を呼び出すことができる。
結果として得られるバイナリ及び構成ビットストリーム１９２４は、様々な異なるターゲットのいずれかに提供され得る。例えば、結果として得られるバイナリ及び構成ビットストリーム１９２４は、シミュレーションプラットフォーム１９２６、ハードウェアエミュレーションプラットフォーム１９２８、ＲＴＬシミュレーションプラットフォーム１９３０、及び／又はターゲットＩＣ １９３２に提供することができる。ＲＴＬシミュレーションプラットフォーム１９３０の場合、ハードウェアコンパイラ１９２２は、ＲＴＬシミュレーションプラットフォーム１９３０でシミュレートすることができるＰＬ部分１９１６のＲＴＬを出力するように構成することができる。
シミュレーションプラットフォーム１９２６、エミュレーションプラットフォーム１９２８、ＲＴＬシミュレーションプラットフォーム１９３０、及び／又はターゲットＩＣ１９３２内のアプリケーション１９０２の実装から得られた結果を、性能プロファイラ及びデバッガ１９３４に提供することができる。性能プロファイラ及びデバッガ１９３４からの結果は、ユーザインターフェース１９０６に提供されてもよく、ユーザは、アプリケーション１９０２の実行及び／又はシミュレートの結果を見ることができる。
図２０は、ＳｏＣ２００においてアプリケーションを実装するために設計フローを実行する例示的な方法２０００を示す。方法２０００は、図１に関連して説明したシステムによって実行することができる。システムは、図１６又は図１９に関連して説明したようなソフトウェアアーキテクチャを実行することができる。
ブロック２００２において、システムはアプリケーションを受信する。アプリケーションは、ＳｏＣ２００のＤＰＥアレイ２０２内に実装するためのソフトウェア部分と、ＳｏＣ２００のＰＬ２１４内に実装するためのハードウェア部分とを指定することができる。
ブロック２００４において、システムは、アプリケーションの論理アーキテクチャを生成することができる。例えば、ＤＰＥコンパイラ１６０２は、システムによって実行されると、ＤＰＥアレイ２０２に実装されるアプリケーションのソフトウェア部分及び任意の高位のユーザ指定メトリックに基づいて論理アーキテクチャを生成することができる。ＤＰＥコンパイラ１６０２はまた、ＤＰＥアレイ２０２内外の接続のＳｏＣインターフェースブロック２０６の物理データパスへのマッピングを指定するＳｏＣインターフェースブロック解を生成することができる。
別の態様では、論理アーキテクチャ及びＳｏＣインターフェースブロック解を生成する際に、ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ２０２に実装されるアプリケーションのノード（「ＤＰＥノード」と呼ばれる）の特定のＤＰＥ２０４への初期マッピングを生成することができる。ＤＰＥコンパイラ１６０２は、グローバルメモリ用のＮｏＣトラフィックをＮｏＣコンパイラ１６０４に提供することによって、グローバルメモリ（例えば、揮発性メモリ１３４）へのアプリケーションのグローバルメモリデータ構造の初期マッピング及びルーティングを任意選択的に生成する。説明したように、ＮｏＣコンパイラ１６０４は、受信したＮｏＣトラフィックからＮｏＣ解を生成することができる。初期マッピング及びルーティングを使用して、ＤＰＥコンパイラ１６０２は、ＤＰＥ部分をシミュレートして、ＤＰＥ部分の初期実装を検証することができる。ＤＰＥコンパイラ１６０２は、シミュレーションによって生成されたデータを、ＳｏＣインターフェースブロック解で使用される各ストリームチャネルに対応するハードウェアコンパイラ１６０６に出力することができる。
一態様では、論理アーキテクチャを生成することは、ＤＰＥコンパイラ１６０２によって実行されるように、図１９に関連して前述した分割を実装する。様々な例示的なスキーマは、図１９の異なるコンパイラ（ＤＰＥコンパイラ１６０２、ハードウェアコンパイラ１６０６、及びＮｏＣコンパイラ１６０４）が、それぞれの各コンパイラに割り当てられたアプリケーションの部分をコンパイルしながら決定及び制約を交換する方法を示している。様々な例示的なスキーマは、決定及び／又は制約がどのようにＳｏＣ２００の異なるサブシステムにわたって論理的に行われるかをさらに示す。
ブロック２００６において、システムは、ハードウェア部分のブロック図を構築することができる。例えば、ハードウェアコンパイラ１６０６は、システムによって実行されると、ブロック図を生成することができる。ブロック図は、論理アーキテクチャによって指定されるように、アプリケーションのハードウェア部分をＳｏＣ２００のベースプラットフォームと結合する。例えば、ハードウェアコンパイラ１６０６は、ブロック図を生成する際に、ハードウェア部分とベースプラットフォームとを接続することができる。さらに、ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロック解に基づいて、アプリケーションのハードウェア部分に対応するＩＰコアをＳｏＣインターフェースブロックに接続するためのブロック図を生成することができる。
例えば、論理アーキテクチャによって指定されるように、アプリケーションのハードウェア部分内の各ノードは、特定のＲＴＬコア（例えば、カスタムＲＴＬのユーザ提供又は指定された部分）又は利用可能なＩＰコアにマッピングされ得る。ノードからコアへのマッピングがユーザによって指定されると、ハードウェアコンパイラ１６０６は、ベースプラットフォームの様々な回路ブロック、論理アーキテクチャごとにＤＰＥアレイ２０２とインターフェースするのに必要なＰＬ２１４の任意のＩＰコア、及び／又はＰＬ２１４に実装される任意の追加のユーザ指定ＩＰコア及び／又はＲＴＬコアを指定するためのブロック図を構築することができる。ユーザによって手動で挿入され得る追加のＩＰコア及び／又はＲＴＬコアの例には、データ幅変換ブロック、ハードウェアバッファ、及び／又はクロックドメイン論理が含まれるが、これらに限定されない。一態様では、ブロック図の各ブロックは、ＰＬ２１４に実装される特定のコア（例えば、回路ブロック）に対応することができる。ブロック図は、ＳｏＣインターフェースブロック解及び論理アーキテクチャから決定される、ＰＬに実装されるコアの接続性、並びにＮｏＣ２０８及び／又はＳｏＣインターフェースブロック２０６の物理リソースとのコアの接続性を指定する。
一態様において、ハードウェアコンパイラ１６０６は、論理アーキテクチャに従ってＮｏＣトラフィックを作成し、かつＮｏＣコンパイラ１６０４を実行してＮｏＣ解を取得することによって、ＰＬ２１４のコアとグローバルメモリ（例えば、揮発性メモリ１３４）との間の論理接続を作成することもできる。一例では、ハードウェアコンパイラ１６０６は、論理接続をルーティングして、ブロック図及び論理接続を実装するためのＰＬ２１４の容量を検証することができる。別の態様では、ハードウェアコンパイラ１６０６は、実際のデータトラフィックを有するブロック図の機能を検証するために、シミュレーションの一部として、１つ以上のデータトラフィックジェネレータを有するＳｏＣインターフェースブロックトレース（例えば、以下により詳細に説明する）を使用することができる。
ブロック２００８において、システムは、ブロック図の実装フローを実行する。例えば、ハードウェアコンパイラは、必要に応じて合成、配置、及びルーティングを含むブロック図の実装フローを実行して、ＳｏＣ２００にロードされてアプリケーションのハードウェア部分をＰＬ２１４に実装することができる構成ビットストリームを生成することができる。
ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロック解及びＮｏＣ解を用いて、ブロック図の実装フローを実行することができる。例えば、ＳｏＣインターフェースブロック解は、特定のＤＰＥ２０４がＰＬ２１４と通信するＳｏＣインターフェースブロック２０６の特定のストリームチャネルを指定するので、プレーサは、ＳｏＣインターフェースブロック２０６を介してＤＰＥ２０４に接続するブロック図のブロックを、ブロックが接続するＳｏＣインターフェースブロック２０６の特定のストリームチャネルの近く（例えば、特定の距離内）に配置することができる。ブロックのポートは、例えば、ＳｏＣインターフェースブロック解によって指定されたストリームチャネルと相関させることができる。ハードウェアコンパイラ１６０６はまた、ＳｏＣインターフェースブロック２０６から決定されたように、ポートに結合された特定のストリームチャネルに接続するＰＬ２１４のＢＬＩにポートから入力及び／又は出力される信号をルーティングすることによって、ＳｏＣインターフェースブロックに接続するブロック図のブロックのポート間の接続をルーティングすることができる。
同様に、ＮｏＣ解は、ＰＬ２１４内の回路ブロックが接続されるべき特定の入口／出口点を指定するので、プレーサは、ＮｏＣ２０８への接続を有するブロック図のブロックを、ブロックが接続されるべき特定の入口／出口点の近く（例えば、特定の距離内）に配置することができる。ブロックのポートは、例えば、ＮｏＣ解の入口／出口点と相関させることができる。ハードウェアコンパイラ１６０６はまた、ＮｏＣ解から決定されたように、ポートに論理的に結合されたＮｏＣ２０８の入口／出口点にポートから入力及び／又は出力される信号をルーティングすることによって、ＮｏＣ２０８の入口／出口点に接続するブロック図のブロックのポート間の接続をルーティングすることができる。ハードウェアコンパイラ１６０６はさらに、ＰＬ２１４内のブロックのポートを互いに接続する任意の信号をルーティングすることができる。しかしながら、いくつかの用途では、ＮｏＣ２０８は、ＤＰＥアレイ２０２とＰＬ２１４との間でデータを伝達するために使用されなくてもよい。
ブロック２０１０において、実装フロー中、ハードウェアコンパイラは、ＤＰＥコンパイラ１６０２及び／又はＮｏＣコンパイラ１６０４と設計データを任意選択的に交換する。例えば、ハードウェアコンパイラ１６０６、ＤＰＥコンパイラ１６０２、及びＮｏＣコンパイラ１６０４は、図１６に関連して説明したように、設計データを一度に、必要に応じて、又は反復的もしくは反復的に交換することができる。ブロック２０１０は、任意選択的に実行されてもよい。ハードウェアコンパイラ１６０６は、例えば、ブロック図の構築前又は構築中、配置前及び／又は配置中、及び／又はルーティング前及び／又はルーティング中に、ＤＰＥコンパイラ１６０２及び／又はＮｏＣコンパイラ１６０４と設計データを交換することができる。
ブロック２０１２において、システムは、ハードウェアコンパイラ１６０６によって生成された最終ハードウェア設計をハードウェアパッケージとしてエクスポートする。ハードウェアパッケージは、ＰＬ２１４をプログラムするために使用される構成ビットストリームを含む。ハードウェアパッケージは、アプリケーションのハードウェア部分に従って生成される。
ブロック２０１４において、ユーザは、ハードウェアパッケージを使用して新しいプラットフォームを構成する。ユーザは、ユーザ提供の構成に基づいて新しいプラットフォームの生成を開始する。ハードウェアパッケージを使用してシステムによって生成されたプラットフォームは、アプリケーションのソフトウェア部分をコンパイルするために使用される。
ブロック２０１６において、システムは、ＤＰＥアレイ２０２に実装するためにアプリケーションのソフトウェア部分をコンパイルする。例えば、システムは、ＤＰＥコンパイラ１６０２を実行して、ＤＰＥアレイ２０２の様々なＤＰＥ２０４にロードすることができる１つ以上のバイナリを生成する。ＤＰＥ２０４のバイナリは、ＤＰＥ２０４のオブジェクトコード、アプリケーションデータ、及び構成データを含むことができる。構成ビットストリーム及びバイナリが生成されると、システムは、構成ビットストリーム及びバイナリをＳｏＣ２００にロードして、その中にアプリケーションを実装することができる。
別の態様では、ハードウェアコンパイラ１６０６は、ハードウェア実装をＤＰＥコンパイラ１６０２に提供することができる。ＤＰＥコンパイラ１６０２は、実装フローを実行する際にハードウェアコンパイラ１６０６によって依拠された最終的なＳｏＣインターフェースブロック解を抽出することができる。ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６によって使用されるのと同じＳｏＣインターフェースブロック解を使用してコンパイルを実行する。
図２０の例では、アプリケーションの各部分はサブシステム固有コンパイラによって解決される。コンパイラは、アプリケーションのために実装されるような様々なサブシステム（例えば、ＳｏＣインターフェースブロック）間のインターフェースが準拠し一貫していることを保証するために、例えば制約及び／又は提案された解などの設計データを通信することができる。図２０には具体的に示されていないが、ＮｏＣコンパイラ１６０４はまた、アプリケーションで使用される場合、ＮｏＣ２０８をプログラムするためのバイナリを生成するために呼び出されてもよい。
図２１は、ＳｏＣ２００においてアプリケーションを実装するために設計フローを実行する別の例示的な方法２１００を示す。方法２１００は、図１に関連して説明したシステムによって実行することができる。システムは、図１６又は図１９に関連して説明したようなソフトウェアアーキテクチャを実行することができる。方法２１００は、システムがアプリケーションを受信するブロック２１０２で開始することができる。アプリケーションは、ＳｏＣ２００に実装されるデータ・フロー・グラフとして指定され得る。アプリケーションは、ＤＰＥアレイ２０２に実装するためのソフトウェア部分、ＰＬ２１４に実装するためのハードウェア部分、及びＳｏＣ２００のＮｏＣ２０８に実装するためのデータ転送を含むことができる。アプリケーションはまた、ＰＳ２１２に実装するためのさらなるソフトウェア部分を含み得る。
ブロック２１０４において、ＤＰＥコンパイラ１６０２は、アプリケーションから論理アーキテクチャ、ＳｏＣインターフェースブロック解、及びＳｏＣインターフェースブロックトレースを生成することができる。論理アーキテクチャは、ＤＰＥアレイ２０２内に実装するために指定されたアプリケーションのソフトウェア部分を実装するために必要なＤＰＥ２０４、及びＤＰＥ２０４とインターフェースするために必要なＰＬ２１４に実装される任意のＩＰコアに基づくことができる。上述したように、ＤＰＥコンパイラ１６０２は、ＤＰＥコンパイラ１６０２が（アプリケーションのソフトウェア部分の）ノードのＤＰＥアレイ２０２への初期マッピングを実行する初期ＤＰＥ解を生成することができる。ＤＰＥコンパイラ１６０２は、論理リソースをＳｏＣインターフェースブロック２０６の物理リソース（例えば、ストリームチャネル）にマッピングする初期ＳｏＣインターフェースブロック解を生成することができる。一態様において、ＳｏＣインターフェースブロック解は、データ転送からＮｏＣコンパイラ１６０４によって生成された初期ＮｏＣ解を使用して生成され得る。ＤＰＥコンパイラ１６０２はさらに、ＳｏＣインターフェースブロック２０６を通るデータフローをシミュレートするために、ＳｏＣインターフェースブロック解を用いて初期ＤＰＥ解をシミュレートすることができる。ＤＰＥコンパイラ１６０２は、図２１に示す設計フロー中のその後の使用のために「ＳｏＣインターフェースブロックトレース」としてシミュレーション中にＳｏＣインターフェースブロックを介したデータ転送を取り込むことができる。
ブロック２１０４において、ハードウェアコンパイラ１６０６は、ＰＬ２１４に実装されるアプリケーションのハードウェア部分のブロック図を生成する。ハードウェアコンパイラ１６０６は、論理アーキテクチャ及びＳｏＣインターフェースブロック解に基づいてブロック図を生成し、任意選択的に、論理アーキテクチャによって指定された回路ブロックを有するブロック図に含まれるべき、ユーザによって指定された追加のＩＰコアを生成する。一態様において、ユーザは、このような追加のＩＰコアを手動で挿入し、ＩＰコアを論理アーキテクチャで指定されたハードウェア記述の他の回路ブロックに接続する。
ブロック２１０６において、ハードウェアコンパイラ１６０６は、任意選択的に、１つ以上のユーザ指定のＳｏＣインターフェースブロック制約を受信し、ＳｏＣインターフェースブロック制約をＤＰＥコンパイラ１６０２に提供する。
一態様では、アプリケーションのハードウェア部分を実装する前に、ハードウェアコンパイラ１６０６は、ブロック図及び論理アーキテクチャに基づいて、ＮｏＣ２０８、ＤＰＥアレイ２０２、及びＰＬ２１４の間に定義された物理接続を評価することができる。ハードウェアコンパイラ１６０６は、ブロック図のアーキテクチャシミュレーションを実行して、ブロック図（例えば、設計のＰＬ部分）とＤＰＥアレイ２０２及び／又はＮｏＣ２０８との間の接続を評価することができる。例えば、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２によって生成されたＳｏＣインターフェースブロックトレースを使用してシミュレーションを実行することができる。例示的かつ非限定的な例として、ハードウェアコンパイラ１６０６は、ブロック図のＳｙｓｔｅｍＣシミュレーションを実行することができる。シミュレーションでは、ＳｏＣインターフェースブロックトレースを使用して、ＰＬ２１４とＤＰＥアレイ２０２（ＳｏＣインターフェースブロック２０６を介して）及び／又はＮｏＣ２０８との間のブロック図及びストリームチャネル（例えば、物理的接続）のデータトラフィックが生成される。シミュレーションは、ハードウェアコンパイラ１６０６に提供されるシステム性能及び／又はデバッグ情報を生成する。
ハードウェアコンパイラ１６０６は、システムパフォーマンスデータを評価することができる。例えば、ハードウェアコンパイラ１６０６が、システムパフォーマンスデータから、アプリケーションのハードウェア部分の１つ以上の設計メトリックが満たされていないと判定した場合、ハードウェアコンパイラ１６０６は、ユーザの指示の下で、１つ以上のＳｏＣインターフェースブロック制約を生成することができる。ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロック制約を要求としてＤＰＥコンパイラ１６０２に提供する。
ＤＰＥコンパイラ１６０２は、アプリケーションのＤＰＥ部分の、ハードウェアコンパイラ１６０６によって提供されるＳｏＣインターフェースブロック制約を利用するＤＰＥアレイ２０２のＤＰＥ２０４への更新されたマッピングを実行することができる。例えば、ＰＬ２１４内のハードウェア部分がＳｏＣインターフェースブロック２０６を介して直接（例えば、ＮｏＣ２０８を横断せずに）ＤＰＥアレイ２０２に接続するアプリケーションが実装される場合、ＤＰＥコンパイラ１６０２は、ＮｏＣコンパイラ１６０４を介さずにハードウェアコンパイラ１６０６のための更新されたＳｏＣインターフェースブロック解を生成することができる。
ブロック２１０８において、ハードウェアコンパイラ１６０６は、任意選択的に、１つ以上のユーザ指定のＮｏＣ制約を受信し、検証のためにＮｏＣ制約をＮｏＣコンパイラに提供する。ハードウェアコンパイラ１６０６はまた、ＮｏＣトラフィックをＮｏＣコンパイラ１６０６に提供することができる。ＮｏＣコンパイラ１６０４は、受信したＮｏＣ制約及び／又はＮｏＣトラフィックを使用して更新されたＮｏＣ解を生成することができる。例えば、ＰＬ２１４のハードウェア部分がＮｏＣ２０８を介してＤＰＥアレイ２０２、ＰＳ２１２、ハードワイヤード回路ブロック２１０、又は揮発性メモリ１３４に接続するアプリケーションが実装される場合、ハードウェアコンパイラ１６０６は、ＮｏＣ制約及び／又はＮｏＣトラフィックをＮｏＣコンパイラ１６０４に提供することによってＮｏＣコンパイラ１６０４を呼び出すことができる。ＮｏＣコンパイラ１６０４は、更新されたＮｏＣ解として、ＮｏＣ２０８を通るデータパスのルーティング情報を更新することができる。更新されたルーティング情報は、更新されたルート、及びルートの特定の入口／出口点を指定することができる。ハードウェアコンパイラ１６０６は、更新されたＮｏＣ解を取得し、それに応答して、ＤＰＥコンパイラ１６０２に提供される更新されたＳｏＣインターフェースブロック制約を生成することができる。プロセスは、本質的に反復的であり得る。ＤＰＥコンパイラ１６０２及びＮｏＣコンパイラ１６０４は、ブロック２１０６及び２１０８によって示されるように同時に動作することができる。
ブロック２１１０において、ハードウェアコンパイラ１６０６は、ブロック図の合成を実行することができる。ブロック２１１２において、ハードウェアコンパイラ１６０６は、ブロック図の場所及びルートを実行する。ブロック２１１４において、場所及び／又はルートを実行しながら、ハードウェアコンパイラは、ブロック図の実装、例えば、実装フローのこれらの異なる段階のいずれかにおけるハードウェア部分（例えば、ハードウェア設計）の実装の現在の状態が、アプリケーションのハードウェア部分の設計メトリックを満たすかどうかを判定することができる。例えば、ハードウェアコンパイラ１６０６は、現在の実装が配置前、配置中、ルーティング前、又はルーティング中に設計メトリックを満たすかどうかを判定することができる。アプリケーションのハードウェア部分の現在の実装形態が設計メトリックを満たしていないと判定したことに応答して、方法２１００はブロック２１１６に進む。そうでない場合、方法２１００はブロック２１２０に進む。
ブロック２１１６において、ハードウェアコンパイラは、ＤＰＥコンパイラ１６０２に１つ以上のユーザ指定のＳｏＣインターフェースブロック制約を提供することができる。ハードウェアコンパイラ１６０６は、任意選択的に、ＮｏＣコンパイラ１６０４に１つ以上のＮｏＣ制約を提供することができる。説明したように、ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６から受信したＳｏＣインターフェースブロック制約を使用して、更新されたＳｏＣインターフェースブロック解を生成する。ＮｏＣコンパイラ１６０４は、任意選択的に、更新されたＮｏＣ解を生成する。例えば、ＤＰＥアレイ２０２とＰＬ２１４との間の１つ以上のデータパスがＮｏＣ２０８を通って流れる場合、ＮｏＣコンパイラ１６０４を呼び出すことができる。ブロック２１１８において、ハードウェアコンパイラ１６０６は、更新されたＳｏＣインターフェースブロック解及び任意選択的に更新されたＮｏＣ解を受信する。ブロック２１１８の後、方法２１００はブロック２１１２に進み、ハードウェアコンパイラ１６０６は、更新されたＳｏＣインターフェースブロック解及び任意選択的に更新されたＮｏＣ解を使用して配置及び／又はルーティングを実行し続ける。
図２１は、コンパイラ間の設計データの交換が反復的に実行され得ることを示している。例えば、場所及び／又はルート段階中の複数の異なる点のいずれかにおいて、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分の実装の現在の状態が確立された設計メトリックを満たすかどうかを判定することができる。満たさない場合、ハードウェアコンパイラ１６０６は、ハードウェアコンパイラ１６０６が配置及びルーティングの目的で使用する更新されたＳｏＣインターフェースブロック解及び更新されたＮｏＣ解を取得するために、説明したように設計データの交換を開始することができる。ハードウェアコンパイラ１６０６は、ＮｏＣ２０８の構成が更新される場合（例えば、ＰＬ２１４からのデータが、ＮｏＣ２０８を介して他の回路ブロックに提供され、及び／又は他の回路ブロックから受信される）にＮｏＣコンパイラ１６０４を呼び出すだけでよいことを理解されたい。
ブロック２１２０において、アプリケーションのハードウェア部分が設計メトリックを満たす場合、ハードウェアコンパイラ１６０６は、ＰＬ２１４内のハードウェア部分の実装を指定する構成ビットストリームを生成する。ハードウェアコンパイラ１６０６はさらに、最終的なＳｏＣインターフェースブロック解（例えば、場所及びルートのために使用されるＳｏＣインターフェースブロック解）をＤＰＥコンパイラ１６０２に提供し、ＮｏＣコンパイラ１６０４への配置及びルートに使用され得る最終的なＮｏＣ解を提供することができる。
ブロック２１２２において、ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ２０４のＤＰＥ２０２をプログラムするためのバイナリを生成する。ＮｏＣコンパイラ１６０４は、ＮｏＣ２０８をプログラムするためのバイナリを生成する。例えば、ブロック２１０６、２１０８、及び２１１６を通して、ＤＰＥコンパイラ１６０２及びＮｏＣコンパイラ１６０４は増分検証機能を実行することができ、使用されるＳｏＣインターフェースブロック解及びＮｏＣ解は、ＳｏＣインターフェースブロック及びＮｏＣの完全な解が決定された場合よりも少ないランタイムで実行され得る検証手順に基づいて生成される。ブロック２１２２において、ＤＰＥコンパイラ１６０２及びＮｏＣコンパイラ１６０４は、それぞれＤＰＥアレイ２０２及びＮｏＣ２０８をプログラムするために使用される最終バイナリを生成することができる。
ブロック２１２４において、ＰＳコンパイラ１９１８はＰＳバイナリを生成する。ＰＳバイナリは、ＰＳ２１２が実行するオブジェクトコードを含む。ＰＳバイナリは、例えば、ＰＳ２１２が実行する制御プログラムを実装し、アプリケーションが実装されたＳｏＣ２００の動作を監視する。ＤＰＥコンパイラ１６０２はまた、ＰＳコンパイラ１９１８によってコンパイルされ、かつＰＳ２１２によって実行されてＤＰＥアレイ２０２のＤＰＥ２０４に読み出し及び／又は書き込みすることができるＤＰＥアレイドライバを生成することができる。
ブロック２１２６において、システムは、構成ビットストリーム及びバイナリをＳｏＣ２００に展開することができる。システムは、例えば、様々なバイナリ及び構成ビットストリームを、ＳｏＣ２００に提供され、ＳｏＣ２００にロードされてその中にアプリケーションを実装することができるＰＤＩに結合することができる。
図２２は、ハードウェアコンパイラ１６０６とＤＰＥコンパイラ１６０２との間の通信の例示的な方法２２００を示す。方法２２００は、図１６、図１９、図２０、及び図２１に関連して説明したようなハードウェアコンパイラ１６０６とＤＰＥコンパイラ１６０２との間の通信がどのように処理され得るかの例を提示する。方法２２００は、ハードウェアコンパイラ１６０６とＤＰＥコンパイラ１６０２との間で実行される検証呼び出し（例えば、検証手順）の例示的な実装を示す。方法２２００の例は、ハードウェアコンパイラ１６０６から提供されるＳｏＣインターフェースブロック制約に応答して更新されたＳｏＣインターフェースブロック解を生成するために、ＤＰＥアレイ２０２及び／又はＮｏＣ２０８のためのフルプレース及びルートを実行する代替手段を提供する。方法２２００は、アプリケーションのソフトウェア部分のマッピング及びルーティングを開始する前に再ルーティングが試みられる増分アプローチを示す。
方法２２００は、ハードウェアコンパイラ１６０６がＤＰＥコンパイラ１６０２に１つ以上のＳｏＣインターフェースブロック制約を提供するブロック２２０２で開始することができる。ハードウェアコンパイラ１６０６は、例えば、実装フロー中に、アプリケーションのハードウェア部分の設計メトリックが満たされていない、又は満たされないと判定したことに応答して、１つ以上のユーザ指定のＳｏＣインターフェースブロック制約を受信し、及び／又は１つ以上のＳｏＣインターフェースブロック制約を生成することができる。ＳｏＣインターフェースブロック制約は、アプリケーションのハードウェア部分の改善された結果の質（ＱｏＳ）として得られると予想されるＳｏＣインターフェースブロック２０６の物理ストリームチャネルへの論理リソースの好ましいマッピングを指定することができる。
ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロック制約をＤＰＥコンパイラ１６０２に提供する。ハードウェアコンパイラ１６０６から提供されるＳｏＣインターフェースブロック制約は、２つの異なるカテゴリに分類することができる。ＳｏＣインターフェースブロック制約の第１のカテゴリは、ハード制約である。ＳｏＣインターフェースブロック制約の第２のカテゴリは、ソフト制約である。ハード制約は、ＳｏＣ２００内でアプリケーションを実装するために満たされなければならない設計制約である。ソフト制約は、ＳｏＣ２００のためのアプリケーションの実装において違反され得る設計制約である。
一例では、ハード制約は、ＰＬ２１４に実装されるアプリケーションのハードウェア部分に対するユーザ指定の制約である。ハード制約は、ユーザ指定の制約である位置、電力、タイミングなどの任意の利用可能な制約タイプを含むことができる。ソフト制約は、記載されているように論理リソースのＳｏＣインターフェースブロック２０６のストリームチャネルへの特定のマッピングを指定する制約など、実装フロー全体を通してハードウェアコンパイラ１６０６及び／又はＤＰＥコンパイラ１６０２によって生成される任意の利用可能な制約を含むことができる。
ブロック２２０４において、ＤＰＥコンパイラ１６０２は、ＳｏＣインターフェースブロック制約の受信に応答して、受信したＳｏＣインターフェースブロック制約を更新されたＳｏＣインターフェースブロック解を生成する際に組み込むための検証プロセスを開始する。ブロック２２０６において、ＤＰＥコンパイラ１６０２は、アプリケーションのハードウェア部分に関連するハードウェアコンパイラ１６０６から受信したハード制約とソフト制約とを区別することができる。
ブロック２２０８において、ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラから提供されるハード制約及びソフト制約の両方に従いながら、アプリケーションのソフトウェア部分をルーティングする。ＤＰＥコンパイラ１６０２は、例えば、ＤＰＥアレイ２０２のＤＰＥ２０４間の接続及びＤＰＥ２０４とＳｏＣインターフェースブロック２０６との間のデータパスをルーティングして、ＳｏＣインターフェースブロック２０６のどのストリームチャネル（例えば、タイル、ストリームスイッチ、及びポート）がＤＰＥアレイ２０２とＰＬ２１４及び／又はＮｏＣ２０８との間のデータパス交差に使用されるかを判定することができる。ＤＰＥコンパイラ１６０２が、ハード制約及びソフト制約の両方に従いながら、ＤＰＥアレイ２０２に実装するためにアプリケーションのソフトウェア部分のルーティングに成功した場合、方法２２００はブロック２２１８に進む。ＤＰＥコンパイラ１６０２が、例えば制約がルーティング不可能であるなど、ハード制約及びソフト制約の両方に従いながらＤＰＥアレイ内のアプリケーションのソフトウェア部分のためのルートを生成することができない場合、方法２２００はブロック２２１０に進む。
ブロック２２１０において、ＤＰＥコンパイラ１６０２は、ハード制約のみに従いながらアプリケーションのソフトウェア部分をルーティングする。ブロック２２１０において、ＤＰＥコンパイラ１６０２は、ルーティング動作の目的のためにソフト制約を無視する。ＤＰＥコンパイラ１６０２が、ハード制約のみに従いながらＤＰＥアレイ２０２に実装するためにアプリケーションのソフトウェア部分のルーティングに成功した場合、方法２２００はブロック２２１８に進む。ＤＰＥコンパイラ１６０２が、ハード制約のみに従いながらＤＰＥアレイ２０２内のアプリケーションのソフトウェア部分のためのルートを生成することができない場合、方法２２００はブロック２２１２に進む。
ブロック２２０８及び２２１０は、ハードウェアコンパイラ１６０６から提供されるＳｏＣインターフェースブロック制約を使用して、更新されたＳｏＣインターフェースブロック解を、実行されるＤＰＥノードのフルマップ（例えば、場所）及びルートよりも短い時間で作成しようとする検証動作のための手法を示す。したがって、ブロック２２０８及び２２１０は、ＤＰＥノードをＤＰＥアレイ２０２のＤＰＥ２０４にマッピング（例えば、再マッピング）又は「配置」しようと試みることなく、ルーティングのみを含む。
方法２２００は、ルーティングのみではハードウェアコンパイラからのＳｏＣインターフェースブロック制約を使用して更新されたＳｏＣインターフェースブロック解に到達することができない場合、ブロック２２１２に進む。ブロック２２１２において、ＤＰＥコンパイラ１６０２は、ハード制約及びソフト制約の両方を使用して、アプリケーションのソフトウェア部分をＤＰＥアレイ２０２内のＤＰＥにマッピングすることができる。ＤＰＥコンパイラ１６０２はまた、ＳｏＣ２００のアーキテクチャ（例えば、接続性）でプログラムされる。ＤＰＥコンパイラ１６０２は、ＳｏＣインターフェースブロック２０６の物理チャネルへ（例えば、ストリームチャネルへ）の論理リソースの実際の割り当てを実行し、ＳｏＣ２００のアーキテクチャ接続をモデル化することもできる。
一例として、ＰＬノードＢと通信するＤＰＥノードＡを考える。ブロック図の各ブロックは、ＰＬ２１４に実装される特定のコア（例えば、回路ブロック）に対応することができる。ＰＬノードＢは、ＳｏＣインターフェースブロック２０６内の物理チャネルＸを介してＤＰＥノードＡと通信する。物理チャネルＸは、ＤＰＥノードＡとＰＬノードＢとの間のデータストリームを搬送する。ＤＰＥコンパイラ１６０２は、ＤＰＥ Ｙと物理チャネルＸとの間の距離が最小になるように、ＤＰＥノードＡを特定のＤＰＥ Ｙにマッピングすることができる。
ＳｏＣインターフェースブロック２０６のいくつかの実装形態では、その中に含まれるタイルのうちの１つ以上は、ＰＬ２１４に接続されない。未接続タイルは、ＰＬ２１４の中及び／又は周囲に特定のハードワイヤード回路ブロック２１０を配置した結果であり得る。例えば、ＳｏＣインターフェースブロック２０６内に未接続タイルを有するこのアーキテクチャは、ＳｏＣインターフェースブロック２０６とＰＬ２１４との間のルーティングを複雑にする。未接続タイルに関する接続情報は、ＤＰＥコンパイラ１６０２においてモデル化される。ＤＰＥコンパイラ１６０２は、マッピングを実行する一部として、ＰＬ２１４との接続を有するＤＰＥノードを選択することができる。ＤＰＥコンパイラ１６０２は、マッピングを実行する一部として、ＳｏＣインターフェースブロック２０６の未接続タイルのすぐ上のＤＰＥアレイ２０２の列のＤＰＥ２０４にマッピングされる選択されたＤＰＥノードの数を最小化することができる。ＤＰＥコンパイラ１６０２は、ＰＬ２１４（例えば、代わりに他のＤＰＥ２０４に接続するノード）への接続（例えば、直接接続）を有しないＤＰＥノードを、ＳｏＣインターフェースブロック２０６の未接続タイルの上方に位置するＤＰＥアレイ２０２の列にマッピングする。
ブロック２２１４において、ＤＰＥコンパイラ１６０２は、ハード制約のみに従いながら、アプリケーションの再マッピングされたソフトウェア部分をルーティングする。ＤＰＥコンパイラ１６０２が、ハード制約のみに従いながらＤＰＥアレイ２０２に実装するためにアプリケーションの再マッピングされたソフトウェア部分のルーティングに成功した場合、方法２２００はブロック２２１８に進む。ＤＰＥコンパイラ１６０２が、ハード制約のみに従いながらＤＰＥアレイ２０２内のアプリケーションのソフトウェア部分のためのルートを生成することができない場合、方法２２００はブロック２２１６に進む。ブロック２２１６において、ＤＰＥコンパイラ１６０２は、検証動作が失敗したことを示す。ＤＰＥコンパイラ１６０２は、通知を出力してもよく、通知をハードウェアコンパイラ１６０６に提供してもよい。
ブロック２２１８において、ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインターフェースブロック解及び更新されたＳｏＣインターフェースブロック解のスコアを生成する。ＤＰＥコンパイラ１６０２は、ブロック２２０８、ブロック２２１０、又はブロック２２１２及び２２１４で決定された更新されたルーティング又は更新されたマッピング及びルーティングに基づいて、更新されたＳｏＣインターフェースブロック解を生成する。
ＤＰＥコンパイラ１６０２によって生成されたスコアは、実行されたマッピング及び／又はルーティング動作に基づくＳｏＣインターフェースブロック解の品質を示す。一実装例では、ＤＰＥコンパイラ１６０２は、いくつのソフト制約が満たされなかったか、及びソフト制約で要求されたストリームチャネルと更新されたＳｏＣインターフェースブロック解で割り当てられた実際のチャネルとの間の距離に基づいてスコアを決定する。満たされていないソフト制約の数及び距離は、例えば、両方ともスコアに反比例し得る。
別の例示的な実装形態では、ＤＰＥコンパイラ１６０２は、１つ以上の設計コストメトリックを使用して、更新されたＳｏＣインターフェースブロック解の品質に基づいてスコアを決定する。これらの設計コストメトリックは、ＳｏＣインターフェースブロック解によってサポートされるデータ移動の数、メモリコンフリクトコスト、及びルートのレイテンシを含み得る。一態様では、ＤＰＥアレイ２０２におけるデータ移動の数は、ＳｏＣインターフェースブロック２０６を介してデータを転送するために必要なＤＭＡ転送の数に加えて、ＤＰＥアレイ２０２で使用されるＤＭＡ転送の数によって定量化することができる。メモリコンフリクトコストは、各メモリバンクの同時アクセス回路（例えば、ＤＰＥ又はＤＭＡ）の数に基づいて決定することができる。ルートのレイテンシは、ＳｏＣインターフェースブロック２０６ポートと個々のソース又は宛先ＤＰＥ２０４との間でデータを転送するために必要な最小サイクル数によって定量化することができる。ＤＰＥコンパイラ１６０２は、設計コストメトリックが低い（例えば、設計コスト指標の合計がより低い）場合、より高いスコアを決定する。
別の例示的な実装形態では、更新されたＳｏＣインターフェースブロック解の総スコアは、分数（例えば、８０／１００）として計算され、分子は、追加のＤＭＡ転送の数、各メモリバンクの同時アクセス回路の数が２を超えること、及びＳｏＣインターフェースブロック２０６ポートとＤＰＥ２０４コアとの間のルートに必要なホップ数の合計によって１００から減少する。
ブロック２２２０において、ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインターフェースブロック解及びスコアをハードウェアコンパイラ１６０６に提供する。ハードウェアコンパイラ１６０６は、各ＳｏＣインターフェースブロック解のスコアに基づいて、ＤＰＥコンパイラ１６０２から受信した様々なＳｏＣインターフェースブロック解を評価することができる。一態様において、ハードウェアコンパイラ１６０６は、例えば、従来のＳｏＣインターフェースブロック解を保持することができる。ハードウェアコンパイラ１６０６は、更新されたＳｏＣインターフェースブロック解のスコアを以前の（例えば、直前のＳｏＣインターフェースブロック解の）スコアと比較し、更新されたＳｏＣインターフェースブロック解のスコアが以前のＳｏＣインターフェースブロック解のスコアを超える場合、更新されたＳｏＣインターフェースブロック解を使用することができる。
別の例示的な実装形態では、ハードウェアコンパイラ１６０６は、８０／１００のスコアを有するＤＰＥコンパイラ１６０２からＳｏＣインターフェースブロック解を受信する。ハードウェアコンパイラ１６０６は、ＰＬ２１４内のアプリケーションのハードウェア部分の実装に到達することができず、ＤＰＥコンパイラ１６０２に１つ以上のＳｏＣインターフェースブロック制約を提供する。ハードウェアコンパイラ１６０６がＤＰＥコンパイラ１６０２から受信した更新されたＳｏＣインターフェースブロック解は、２０／１００のスコアを有する。その場合、新しく受信されたＳｏＣインターフェースブロック解のスコアが以前のＳｏＣインターフェースブロック解のスコアを超えない（例えば、より低い）と判定したことに応答して、ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロック制約のうちの１つ以上を緩和し（例えば、ソフト制約）、緩和された制約を含むＳｏＣインターフェースブロック制約をＤＰＥコンパイラ１６０２に提供する。ＤＰＥコンパイラ１６０２は、緩和された設計制約を考慮して、２０／１００及び／又は８０／１００より高いスコアを有する別のＳｏＣインターフェースブロック解を生成しようと試みる。
別の例では、ハードウェアコンパイラ１６０６は、より高い又は最高のスコアを有する従来のＳｏＣインターフェースブロック解を使用することを選択することができる。ハードウェアコンパイラ１６０６は、例えば、直前のＳｏＣインターフェースブロック解よりも低いスコアを有するＳｏＣインターフェースブロック解を受信したことに応答して、又はＳｏＣインターフェースブロック制約のうちの１つ以上が緩和された後に以前のＳｏＣインターフェースブロック解よりも低いスコアを有するＳｏＣインターフェースブロック解を受信したことに応答してなど、任意の時点で以前のＳｏＣインターフェースブロック解に戻ることができる。
図２３は、ＳｏＣインターフェースブロック解を処理する例示的な方法２３００を示す。方法２３００は、受信したＳｏＣインターフェースブロック解を評価し、アプリケーションのハードウェア部分で実装フローを実行する際に使用するための、現在の最良のＳｏＣインターフェースブロック解と呼ばれるＳｏＣインターフェースブロック解を選択するために、ハードウェアコンパイラ１６０６によって実行することができる。
ブロック２３０２において、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２からＳｏＣインターフェースブロック解を受信する。ブロック２３０２で受信されるＳｏＣインターフェースブロック解は、ＤＰＥコンパイラ１６０２から提供される初期又は最初のＳｏＣインターフェースブロック解であってもよい。ＳｏＣインターフェースブロック解をハードウェアコンパイラ１６０６に提供する際に、ＤＰＥコンパイラ１６０２は、ＳｏＣインターフェースブロック解のスコアをさらに提供する。少なくとも最初に、ハードウェアコンパイラ１６０６は、現在の最良のＳｏＣインターフェースブロック解に対する最初のＳｏＣインターフェースブロック解を選択する。
ブロック２３０４において、ハードウェアコンパイラ１６０６は、任意選択的にユーザから１つ以上のハードＳｏＣインターフェースブロック制約を受信する。ブロック２３０６において、ハードウェアコンパイラは、アプリケーションのハードウェア部分を実装するための１つ以上のソフトＳｏＣインターフェースブロック制約を生成することができる。ハードウェアコンパイラは、ハードウェア設計メトリックを満たすために、ソフトＳｏＣインターフェースブロック制約を生成する。
ブロック２３０８において、ハードウェアコンパイラ１６０６は、検証のためにＳｏＣインターフェースブロック制約（例えば、ハード及びソフトの両方）をＤＰＥコンパイラ１６０２に送信する。ＳｏＣインターフェースブロック制約の受信に応答して、ＤＰＥコンパイラは、ハードウェアコンパイラ１６０６から受信したＳｏＣインターフェースブロック制約に基づいて、更新されたＳｏＣインターフェースブロック解を生成することができる。ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインターフェースブロック解をハードウェアコンパイラ１６０６に提供する。したがって、ブロック２３１０において、ハードウェアコンパイラは、更新されたＳｏＣインターフェースブロック解を受信する。
ブロック２３１２において、ハードウェアコンパイラ１６０６は、更新されたＳｏＣインターフェースブロック解（例えば、最後に受信されたＳｏＣインターフェースブロック解）のスコアを最初の（例えば、以前に受信された）ＳｏＣインターフェースブロック解のスコアと比較する。
ブロック２３１４において、ハードウェアコンパイラ１６０６は、更新された（例えば、最後に受信された）ＳｏＣインターフェースブロック解のスコアが、以前に受信された（例えば、最初の）ＳｏＣインターフェースブロック解のスコアを超えるかどうかを判定する。ブロック２３１６において、ハードウェアコンパイラ１６０６は、現在の最良のＳｏＣインターフェースブロック解として、最後に受信された（例えば、更新された）ＳｏＣインターフェースブロック解を選択する。
ブロック２３１８において、ハードウェアコンパイラ１６０６は、改善目標が達成されたか、又は予定時間を超過したかどうかを判定する。例えば、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分の現在の実装状態がより多くの設計メトリックを満たしているかどうか、及び／又は１つ以上の設計メトリックを満たすように近づいているかどうかを判定することができる。ハードウェアコンパイラ１６０６はまた、予定時間が超過されたかどうかを、場所及び／又はルートに費やされた処理時間の量、並びにその時間が最大配置時間、最大ルート時間、又は場所とルートの両方の最大時間を超過したかどうかに基づいて判定することができる。改善目標に達した、又は予定時間を超えたと判定したことに応答して、方法２３００はブロック２３２４に進む。そうでない場合、方法２３００はブロック２３２０に進む。
ブロック２３２４において、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分を実装するために現在の最良のＳｏＣインターフェースブロック解を使用する。
ブロック２３２０に進み、ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロック制約のうちの１つ以上を緩和する。ハードウェアコンパイラ１６０６は、例えば、ソフト制約のうちの１つ以上を緩和又は変更することができる。ソフトＳｏＣインターフェースブロック制約を緩和又は変更する例は、ソフトＳｏＣインターフェースブロック制約を除去する（例えば、削除する）ことを含む。ソフトＳｏＣインターフェースブロック制約を緩和又は変更する別の例は、ソフトＳｏＣインターフェースブロック制約を異なるＳｏＣインターフェースブロック制約と置換することを含む。置換ソフトＳｏＣインターフェースブロック制約は、置換される元のものよりも厳しくない場合がある。
ブロック２３２２において、ハードウェアコンパイラ１６０６は、緩和されたＳｏＣインターフェースブロック制約を含むＳｏＣインターフェースブロック制約をＤＰＥコンパイラ１６０２に送信することができる。ブロック２３２２の後、方法２３００はブロック２３１０にループバックして、説明したように処理を継続する。例えば、ＤＰＥコンパイラは、ブロック２３２２においてハードウェアコンパイラから受信したＳｏＣインターフェースブロック制約に基づいて、さらに更新されたＳｏＣインターフェースブロック解を生成する。ブロック２３１０において、ハードウェアコンパイラは、さらなる更新されたＳｏＣインターフェースブロック解を受信する。
方法２３００は、実装フロー及びＳｏＣインターフェースブロック制約が緩和され得る状況を実行するために使用するためのＤＰＥコンパイラ１６０２からＳｏＣインターフェースブロック解を選択する例示的なプロセスを示す。ハードウェアコンパイラ１６０６は、調整及び／又は検証プロセスの一部として更新されたＳｏＣインターフェースブロック解を取得するために、実装フロー中の様々な異なる時点のいずれかでＤＰＥコンパイラ１６０２にＳｏＣインターフェースブロック制約を提供することができることを理解されたい。例えば、ハードウェアコンパイラ１６０６が、（例えば、タイミング、電力、又は他のチェックもしくは分析に基づいて）アプリケーションのハードウェア部分の実装が、その現在の状態において、アプリケーションの設計メトリックを満たしていない又は満たさないと判定した任意の時点において、ハードウェアコンパイラ１６０６は、更新されたＳｏＣインターフェースブロック制約をＤＰＥコンパイラ１６０２に提供することによって、更新されたＳｏＣインターフェースブロック解を要求することができる。
図２４は、ＳｏＣ２００に実装するためのアプリケーション２４００の別の例を示す。アプリケーション２４００は、有向フローグラフとして指定される。ノードは、ＰＬノード、ＤＰＥノード、及びＩ／Ｏノードを区別するために、異なる陰影及び形状である。図示の例では、Ｉ／Ｏノードは、ＳｏＣインターフェースブロック２０６にマッピングされてもよい。ＰＬノードはＰＬに実装される。ＤＰＥノードは特定のＤＰＥにマッピングされる。その全体が示されていないが、アプリケーション２４００は、ＤＰＥ２０４にマッピングされる３６個のカーネル（例えば、ノード）、ＤＰＥアレイデータストリームに対する７２個のＰＬ、及びＰＬデータストリームに対する３６個のＤＰＥアレイを含む。
図２５は、ＤＰＥコンパイラ１６０２によって生成されたＳｏＣインターフェースブロック解の例示的な図である。図２５のＳｏＣインターフェースブロック解は、ＤＰＥコンパイラ１６０２によって生成され、ハードウェアコンパイラ１６０６に提供され得る。図２５の例は、ＤＰＥコンパイラ１６０２がＤＰＥノードのＤＰＥアレイ２０２のＤＰＥ２０４への初期マッピングを生成するシナリオを示している。さらに、ＤＰＥコンパイラ１６０２は、ＤＰＥノードの初期マッピングを正常にルーティングする。図２５の例では、ＤＰＥアレイ２０２の列６～１７のみが示されている。さらに、各列は４つのＤＰＥ２０４を含む。
図２５は、ＤＰＥアレイ２０２のＤＰＥ２０４へのＤＰＥノードのマッピング、及びＳｏＣインターフェースブロック２０６ハードウェアへのデータストリームのルーティングを示す。ＤＰＥコンパイラ１６０２によって決定された、アプリケーション２４００のＤＰＥノード０～３５のＤＰＥ２０４へのマッピングは、ＤＰＥアレイ２０２を参照して示されている。ＤＰＥとＳｏＣインターフェースブロック２０６の特定のタイルとの間のデータストリームのルーティングは、矢印の集合として示されている。図２５～図３０を説明する際の例示目的のために、図２５に表示されるキーは、ソフト制約、ハード制約、及び適用可能な制約を有さないデータストリームによって制御されるデータストリームを区別するために使用される。
図２５～図３０を参照すると、ソフト制約は、ＤＰＥコンパイラ１６０２及び／又はハードウェアコンパイラ１６０６によって決定されたルーティングに対応し、ハード制約は、ユーザ指定のＳｏＣインターフェースブロック制約を含むことができる。図２５に示す制約はすべてソフト制約である。図２５の例は、ＤＰＥコンパイラ１６０２が初期ＳｏＣインターフェースブロック解の決定に成功した場合を示している。一態様では、ＤＰＥコンパイラ１６０２は、ある列から別の列へと行ＤＰＥ２０４に沿って（例えば、左から右へ）移動する他のルートの使用を試みる前に、少なくとも最初に、示されているようにＳｏＣインターフェースブロック解のための垂直ルートの使用を試みるように構成され得る。
図２６は、ＤＰＥコンパイラ１６０２によって受信されたルーティング可能なＳｏＣインターフェースブロック制約の一例を示す。ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインターフェースブロック制約の形態で更新されたルーティングを指定する更新されたＳｏＣインターフェースブロック解を生成することができる。図２６の例では、より多くのＳｏＣインターフェースブロック制約がハード制約である。この例では、ＤＰＥコンパイラ１６０２は、示されている各タイプの制約を観察しながら、ＤＰＥアレイ２０２のデータストリームのルーティングに成功する。
図２７は、ＤＰＥコンパイラ１６０２によって観察されることになるルーティング不可能なＳｏＣインターフェースブロック制約の例を示す。ＤＰＥコンパイラ１６０２は、図２７に示す制約を観測するＳｏＣインターフェースブロック解を生成することができない。
図２８は、ＤＰＥコンパイラ１６０２が図２７からのソフトタイプＳｏＣインターフェースブロック制約を無視する例を示す。図２８の例では、ＤＰＥコンパイラ１６０２は、ハード制約のみを使用して、ＤＰＥアレイ２０２に実装するためにアプリケーションのソフトウェア部分を正常にルーティングする。制約によって制御されないこれらのデータストリームは、ＤＰＥコンパイラ１６０２が適合すると考えるか、そうすることができる任意の方法でルーティングすることができる。
図２９は、ルーティング不可能なＳｏＣインターフェースブロック制約の別の例を示す。図２９の例は、ハード制約のみを有する。このように、ＤＰＥコンパイラ１６０２は、ハード制約を無視することができず、マッピング（又は再マッピング）動作を開始する。
図３０は、図２９のＤＰＥノードの例示的なマッピングを示す。この例では、再マッピングに続いて、ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインターフェースブロック解を生成するためにＤＰＥノードを正常にルーティングすることができる。
図３１は、ルーティング不可能なＳｏＣインターフェースブロック制約の別の例を示す。図３１の例は、ハード制約のみを有する。このように、ＤＰＥコンパイラ１６０２は、ハード制約を無視することができず、マッピング動作を開始する。例示の目的のために、ＤＰＥアレイ２０２は、３行のＤＰＥ（例えば、各列に３つのＤＰＥ）のみを含む。
図３２は、図３１のＤＰＥノードの例示的なマッピングを示す。図３２は、図３１に関連して説明したように開始された再マッピング動作から得られた結果を示す。この例では、再マッピングに続いて、ＤＰＥコンパイラ１６０２は、アプリケーションのソフトウェア解を正常にルーティングして、更新されたＳｏＣインターフェースブロック解を生成することができる。
一態様では、システムは、マッピング問題の整数線形計画法（ＩＬＰ）定式化を生成することによって、図２５～図３２に示すマッピングを実行することができる。ＩＬＰ定式化は、マッピング問題を定義する複数の異なる変数及び制約を含むことができる。このシステムは、コストを最小限に抑えながらＩＬＰ定式化を解くことができる。コストは、使用されるＤＭＡエンジンの数に少なくとも部分的に基づいて決定され得る。このようにして、システムは、ＤＦＧをＤＰＥアレイにマッピングすることができる。
別の態様では、システムは、優先度の高い順にＤＦＧのノードを順序付けることができる。システムは、１つ以上の要因に基づいて優先順位を決定することができる。要因の例は、限定はしないが、ＤＦＧグラフ内のノードの高さ、ノードの合計次数（例えば、ノードに出入りするすべてのエッジの合計）、及び／又はメモリ、ストリーム、カスケードなどのノードに接続されたエッジのタイプを含むことができる。システムは、アフィニティ及び有効性に基づいて利用可能な最良のＤＰＥ上にノードを配置することができる。システムは、このノードのすべてのリソース要件を所与のＤＰＥ（例えば、計算リソース、メモリバッファ、ストリームリソース）で満たすことができるかどうかに基づいて有効性を判定することができる。システムは、１つ以上の他の因子に基づいてアフィニティを決定することができる。アフィニティ係数の例は、ＤＭＡ通信を最小限に抑えるためにこのノードの隣接ノードが既に配置されている同じＤＰＥ又は隣接ＤＰＥにノードを配置すること、このノードがカスケードチェーンの一部であるかどうかなどのアーキテクチャ上の制約、及び／又は最大限に自由なリソースを有するＤＰＥを見つけることを含むことができる。すべての制約が満たされた状態でノードが配置された場合、システムは、そのようなノードが次に処理されるように、配置されたノードの隣接ノードの優先度を高めることができる。利用可能な配置が現在のノードに有効でない場合、システムは、このノードのための空間を作るために、いくつかの他のノードをそれらの最良の候補ＤＰＥから配置解除しようと試みることができる。システムは、配置解除されたノードが再び配置されるように優先度キューに戻すことができる。システムは、実行された配置及び非配置の総数を追跡することによって、良好な解を見つける際に費やされる総労力を制限することができる。しかしながら、他のマッピング技術が使用されてもよく、本明細書で提供される例は限定を意図するものではないことを理解されたい。
図３３は、図１に関連して説明したシステムによって実行可能な別の例示的なソフトウェアアーキテクチャ３３００を示す。例えば、図３３のアーキテクチャ３３００は、図１のプログラムモジュール１２０のうちの１つ以上として実装されてもよい。図３３の例示的なソフトウェアアーキテクチャ３３００は、アプリケーション、例えばデータ・フロー・グラフが、ＰＬ２１４に実装するための１つ以上の高位合成（ＨＬＳ）カーネルを指定する場合に使用することができる。例えば、アプリケーションのＰＬノードは、ＨＬＳ処理を必要とするＨＬＳカーネルを参照する。一態様において、ＨＬＳカーネルは、Ｃ及び／又はＣ＋＋．などの高級言語（ＨＬＬ）で指定される。
図３３の例では、ソフトウェアアーキテクチャ３３００は、ＤＰＥコンパイラ１６０２、ハードウェアコンパイラ１６０６、ＨＬＳコンパイラ３３０２、及びシステムリンカ３３０４を含む。ＮｏＣコンパイラ１６０４は、本開示内で前述したように、検証チェック３３０６を実行するためにＤＰＥコンパイラ１６０２と共に含まれ使用され得る。
図示されるように、ＤＰＥコンパイラ１６０２は、アプリケーション３３１２、ＳｏＣアーキテクチャ記述３３１０、及び任意選択的にテストベンチ３３１４を受信する。説明したように、アプリケーション３３１２は、並列実行セマンティクスを含むデータ・フロー・グラフとして指定することができる。アプリケーション３３１２は、相互接続されたＰＬノード及びＤＰＥノードを含み、実行時パラメータを指定することができる。この例では、ＰＬノードは、ＨＬＳカーネルを参照する。ＳｏＣアーキテクチャ記述３３１０は、ＤＰＥアレイ２０２のサイズ及び寸法、ＰＬ２１４及びその中で利用可能な様々なプログラマブル回路ブロックのサイズ、ＰＳ２１２に含まれるプロセッサ及び他のデバイスのタイプなどのＰＳ２１２のタイプ、並びにアプリケーション３３１２が実装されるＳｏＣ２００内の回路の他の物理的特性などの情報を指定するデータ構造又はファイルであってもよい。ＳｏＣアーキテクチャ記述３３１０はまた、そこに含まれるサブシステム間の接続性（例えば、インターフェース）を指定することができる。
ＤＰＥコンパイラ１６０２は、ＨＬＳカーネルをＨＬＳコンパイラ３３０２に出力することができる。ＨＬＳコンパイラ３３０２は、ＨＬＬで指定されたＨＬＳカーネルを、ハードウェアコンパイラが合成可能なＨＬＳ ＩＰに変換する。例えば、ＨＬＳ ＩＰは、レジスタ転送レベル（ＲＴＬ）ブロックとして指定されてもよい。ＨＬＳコンパイラ３３０２は、例えば、ＨＬＳカーネル毎にＲＴＬブロックを生成する。図示されているように、ＨＬＳコンパイラ３３０２は、ＨＬＳ ＩＰをシステムリンカ３３０４に出力する。
ＤＰＥコンパイラ１６０２は、初期ＳｏＣインターフェースブロック解及び接続グラフなどの追加の出力を生成する。ＤＰＥコンパイラ１６０２は、システムリンカ３３０４に接続グラフを出力し、ハードウェアコンパイラ１６０６にＳｏＣインターフェースブロック解を出力する。接続グラフは、ＰＬ２１４に実装されるＨＬＳカーネルに対応するノード（現在はＨＬＳ ＩＰに変換されている）と、ＤＰＥアレイ２０２に実装されるノードとの間の接続性を指定する。
図示されているように、システムリンカ３３０４は、ＳｏＣアーキテクチャ記述３３１０を受信する。システムリンカ３３０４はまた、ＤＰＥコンパイラ１６０２を介して処理されないアプリケーション３３１２から直接、１つ以上のＨＬＳ及び／又はＲＴＬブロックを受信することができる。システムリンカ３３０４は、受信したＨＬＳ及び／又はＲＴＬブロック、ＨＬＳ ＩＰ、並びにＩＰカーネル間の接続性及びＩＰカーネルとＤＰＥノードとの間の接続性を指定する接続グラフを使用して、アプリケーションのハードウェア部分に対応するブロック図を自動的に生成することができる。一態様では、システムリンカ３３０４は、ブロック図をＳｏＣ２００のベースプラットフォーム（図示せず）と統合することができる。例えば、システムリンカ３３０４は、ブロック図をベースプラットフォームに接続して、統合ブロック図をもたらすことができる。ブロック図及び接続されたベースプラットフォームは、合成可能ブロック図と呼ばれる場合がある。
別の態様では、ＳＤＦグラフ内のカーネルとして参照されるＨＬＳ ＩＰ及びＲＴＬ ＩＰ（例えば、アプリケーション３３１２）は、ＤＰＥコンパイラ１６０２の外部のＩＰにコンパイルすることができる。コンパイルされたＩＰをシステムリンカ３３０４に直接提供することができる。システムリンカ３３０４は、提供されたＩＰを使用して、アプリケーションのハードウェア部分に対応するブロック図を自動的に生成することができる。
一態様では、システムリンカ３３０４は、元のＳＤＦ（例えば、アプリケーション３３１２）及び生成された接続グラフから導出された追加のハードウェア特有の詳細をブロック図内に含めることができる。例えば、アプリケーション３３１２は、実際のＨＬＳモデルであるソフトウェアモデルを含み、そのようなＩＰのデータベースにおいて、何らかの仕組みを用いて（例えば、名前又は他のマッチング／相関技術によって）、ＩＰに変換したり、ＩＰに相関（例えば、一致）したりすることができるので、システムリンカ３３０４は、ブロック図を（例えば、ユーザの介入なしで）自動的に生成することができる。この例では、カスタムＩＰは使用されない場合がある。ブロック図を自動的に生成する際に、システムリンカ３３０４は、データ幅変換ブロック、ハードウェアバッファ、及び／又は本明細書に記載の他の場合ではユーザによって手動で挿入及び接続されたクロックドメイン交差論理などの１つ以上の追加の回路ブロックを自動的に挿入することができる。システムリンカ３３０４は、例えば、データタイプ及びソフトウェアモデルを分析して、記載されているように、接続グラフによって指定される接続を作成するために１つ以上の追加の回路ブロックが必要であると判定することができる。
システムリンカ３３０４は、ブロック図をハードウェアコンパイラ１６０６に出力する。ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２によって生成されたブロック図及び初期ＳｏＣインターフェースブロック解を受信する。ハードウェアコンパイラ１６０６は、図２０のブロック２０１０、図２１、図２２、及び図２３のブロック２１０６、２１０８、２１１２、２１１４、２１１６、及び２１１８に関連して前述したように、ＤＰＥコンパイラ１６０２及び任意選択的にＮｏＣコンパイラ１６０４を用いて検証チェック３３０６を開始することができる。検証は、ハードウェアコンパイラが、様々なタイプの制約（反復手法における緩和／修正された制約を含み得る）などの設計データをＤＰＥコンパイラ１６０２及び任意選択的にＮｏＣコンパイラ１６０４に提供し、それと引き換えに、ＤＰＥコンパイラ１６０２からの更新されたＳｏＣインターフェースブロック解及び任意選択的にＮｏＣコンパイラ１６０４からの更新されたＮｏＣ解を受信する反復プロセスであり得る。
ハードウェアコンパイラ１６０６は、ＰＬ２１４内のアプリケーション３３１２のハードウェア部分を実装する構成ビットストリームを含むハードウェアパッケージを生成することができる。ハードウェアコンパイラ１６０６は、ハードウェアパッケージをＤＰＥコンパイラ１６０２に出力することができる。ＤＰＥコンパイラ１６０２は、その中のＤＰＥアレイ２０２における実装を意図したアプリケーション３３１２のソフトウェア部分をプログラムするＤＰＥアレイ構成データ（例えば、１つ以上のバイナリ）を生成することができる。
図３４は、ＳｏＣ２００においてアプリケーションを実装するために設計フローを実行する別の例示的な方法３４００を示す。方法３４００は、図１に関連して説明したシステムによって実行することができる。システムは、図３３に関連して説明したようなソフトウェアアーキテクチャを実行することができる。図３４の例では、処理されているアプリケーションは、ＰＬ２１４における実装のためのＨＬＳカーネルを指定するノードを含む。
ブロック３４０２において、ＤＰＥコンパイラ１６０２は、アプリケーション、ＳｏＣ２００のＳｏＣアーキテクチャ記述、及び任意選択的にテストベンチを受信する。ブロック３４０４において、ＤＰＥコンパイラ１６０２は、接続グラフを生成し、接続グラフをシステムリンカに提供することができる。ブロック３４０６において、ＤＰＥコンパイラ１６０２は、初期ＳｏＣインターフェースブロック解を生成し、初期ＳｏＣインターフェースブロック解をハードウェアコンパイラ１６０６に提供する。初期ＳｏＣインターフェースブロック解は、ＤＰＥアレイ２０２のＤＰＥ２０４へのアプリケーションのＤＰＥノードの初期マッピング、及びＳｏＣインターフェースブロック２０６の物理データパスへのＤＰＥアレイ２０２内外の接続のマッピングを指定することができる。
ブロック３４０８において、ＨＬＳコンパイラ３３０２は、合成可能なＩＰコアを生成するためにＨＬＳカーネルに対してＨＬＳを実行することができる。例えば、ＤＰＥコンパイラ１６０２は、アプリケーションのノードで指定されたＨＬＳカーネルをＨＬＳコンパイラ３３０２に提供する。ＨＬＳコンパイラ３３０２は、受信したＨＬＳカーネルごとにＨＬＳ ＩＰを生成する。ＨＬＳコンパイラ３３０２は、システムリンカにＨＬＳ ＩＰを出力する。
ブロック３４１０において、システムリンカは、接続グラフ、ＳｏＣアーキテクチャ記述、及びＨＬＳ ＩＰを使用して、アプリケーションのハードウェア部分に対応するブロック図を自動的に生成することができる。ブロック３４１２において、システムリンカは、ブロック図及びＳｏＣ２００のベースプラットフォームを統合することができる。例えば、ハードウェアコンパイラ１６０６は、ブロック図をベースプラットフォームに接続して、統合ブロック図をもたらすことができる。一態様では、ブロック図及び接続されたベースプラットフォームは、合成可能ブロック図と呼ばれる。
ブロック３４１４において、ハードウェアコンパイラ１６０６は、統合ブロック図の実装フローを実行することができる。実装フロー中、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２及び任意選択的にＮｏＣコンパイラ１６０４と協働して本明細書に記載の検証を実行して、ＰＬで実装するためにアプリケーションのハードウェア部分の実装に収束することができる。例えば、説明したように、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分の現在の実装状態が１つ以上の設計メトリックを満たしていないと判定したことに応答して、ＤＰＥコンパイラ１６０２及び任意選択的にＮｏＣコンパイラ１６０４を呼び出すことができる。ハードウェアコンパイラ１６０６は、配置前、配置中、ルーティング前、及び／又はルーティング中に、ＤＰＥコンパイラ１６０２及び任意選択でＮｏＣコンパイラ１６０４を呼び出すことができる。
ブロック３４１６において、ハードウェアコンパイラ１６０６は、ハードウェア実装をＤＰＥコンパイラ１６０２にエクスポートする。一態様では、ハードウェア実施態様は、デバイス・サポート・アーカイブ（ＤＳＡ）ファイルとして出力され得る。ＤＳＡファイルは、プラットフォームメタデータ、エミュレーションデータ、実装フローからハードウェアコンパイラ１６０６によって生成された１つ以上の構成ビットストリームなどを含むことができる。ハードウェア実装はまた、アプリケーションのハードウェア部分の実装を作成するためにハードウェアコンパイラ１６０６によって使用される最終的なＳｏＣインターフェースブロック解及び任意選択的に最終的なＮｏＣ解を含むことができる。
ブロック３４１８において、ＤＰＥコンパイラ１６０２は、ＤＰＥアレイのソフトウェア生成を完了する。例えば、ＤＰＥコンパイラ１６０２は、アプリケーションで使用されるＤＰＥをプログラムするために使用されるバイナリを生成する。バイナリを生成する際に、ＤＰＥコンパイラ１６０２は、実装フローを実行するためにハードウェアコンパイラ１６０６によって使用される最終ＳｏＣインターフェースブロック解及び任意選択的に最終ＮｏＣ解を使用することができる。一態様において、ＤＰＥコンパイラは、ＤＳＡに含まれる構成ビットストリーム及び／又はメタデータを検査することによって、ハードウェアコンパイラによって使用されるＳｏＣインターフェースブロック解を決定することができる。
ブロック３４２０において、ＮｏＣコンパイラ１６０４は、ＮｏＣ２０８をプログラムするためのバイナリを生成する。ブロック３４２２において、ＰＳコンパイラ１９１８はＰＳバイナリを生成する。ブロック３４２４において、システムは、構成ビットストリーム及びバイナリをＳｏＣ２００に展開することができる。
図３５は、ＳｏＣ２００においてアプリケーションを実装するために設計フローを実行する別の例示的な方法３５００を示す。方法３５００は、図１に関連して説明したシステムによって実行することができる。アプリケーションは、本明細書で説明されるようにデータ・フロー・グラフとして指定されてもよく、ＤＰＥアレイ２０２内に実装するためのソフトウェア部分と、ＰＬ２１４内に実装するためのハードウェア部分とを含む。
ブロック３５０２において、システムは、ソフトウェア部分によって使用される論理リソースをＤＰＥアレイ２０２とＰＬ２１４とを結合するインターフェースブロックのハードウェアリソースにマッピングする第１のインターフェース解を生成することができる。ＤＰＥコンパイラ１６０２は、例えば、初期又は最初のＳｏＣインターフェースブロック解を生成することができる。
ブロック３５０４において、システムは、ＨＬＳカーネルとＤＰＥアレイに実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成することができる。一態様において、ＤＰＥコンパイラ１６０２は、接続グラフを生成することができる。
ブロック３５０６において、システムは、接続グラフ及びＨＬＳカーネルに基づいてブロック図を生成することができる。ブロック図は合成可能である。システムリンカは、例えば、合成可能なブロック図を生成することができる。
ブロック３５０８において、システムは、第１のインターフェース解を使用してブロック図の実装フローを実行することができる。説明したように、ハードウェアコンパイラ１６０６は、実装フロー中にＤＰＥコンパイラ１６０２及び任意選択でＮｏＣコンパイラ１６０４と設計データを交換することができる。ハードウェアコンパイラ１６０６及びＤＰＥコンパイラ１６０２は、データを反復的に交換することができ、ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６によって呼び出されたことに応答して、更新されたＳｏＣインターフェースブロック解をハードウェアコンパイラ１６０６に提供する。ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロックに１つ以上の制約条件を提供することによってＤＰＥコンパイラを呼び出すことができる。ハードウェアコンパイラ１６０６及びＮｏＣコンパイラ１６０４は、データを反復的に交換することができ、ＮｏＣコンパイラ１６０４は、ハードウェアコンパイラ１６０６によって呼び出されたことに応答して、更新されたＮｏＣ解をハードウェアコンパイラ１６０６に提供する。ハードウェアコンパイラ１６０６は、ＮｏＣ２０８に対する１つ以上の制約を提供することによって、ＮｏＣコンパイラ１６０４を呼び出すことができる。
ブロック３５１０において、システムは、ＤＰＥコンパイラ１６０２を使用して、ＤＰＥアレイ２０２の１つ以上のＤＰＥ２０４に実装するためにアプリケーションのソフトウェア部分をコンパイルすることができる。ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ２０２とＰＬ２１４との間の一貫したインターフェース（例えば、ハードウェアコンパイラ１６０６による実装フロー中に使用されるのと同じＳｏＣインターフェースブロック解）を使用するために、実装フローの結果を受信することができる。
説明の目的で、本明細書に開示される様々な発明概念の完全な理解を提供するために、特定の用語が記載されている。しかしながら、本明細書で使用される用語は、本発明の構成の特定の態様を説明することのみを目的としており、限定することを意図するものではない。
本明細書で定義されるように、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、複数形も含むことが意図される。
本明細書で定義されるように、「少なくとも１つ」、「１つ以上の」、及び「及び／又は」という用語は、特に明記しない限り、動作において連言的及び選言的の両方であるオープンエンド表現である。例えば、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」、「Ａ、Ｂ、又はＣのうちの少なくとも１つ」、「Ａ、Ｂ、及びＣのうちの１つ以上」、「Ａ、Ｂ、又はＣのうちの１つ以上」及び「Ａ、Ｂ、及び／又はＣ」という表現はそれぞれ、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢとを一緒に、ＡとＣとを一緒に、ＢとＣとを一緒に、又はＡとＢとＣとを一緒にを意味する。
本明細書で定義される場合、「自動的に」という用語は、ユーザの介入がないことを意味する。本明細書で定義される場合、「ユーザ」という用語は、ヒトを意味する。
本明細書で定義されるように、「コンピュータ可読記憶媒体」という用語は、命令実行システム、装置、又はデバイスによって、又はそれに関連して使用されるプログラムコードを含む又は記憶する記憶媒体を意味する。本明細書で定義されるように、「コンピュータ可読記憶媒体」は、一時的な伝播信号自体ではない。コンピュータ可読記憶媒体は、電子記憶装置、磁気記憶装置、光記憶装置、電磁記憶装置、半導体記憶装置、又はこれらの任意の適切な組み合わせであってもよいが、これらに限定されない。本明細書に記載の様々な形態のメモリは、コンピュータ可読記憶媒体の例である。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストは、ポータブルコンピュータディスケット、ハードディスク、ＲＡＭ、読み出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、電子的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ポータブルコンパクトディスク読み出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリスティック、フロッピーディスクなどを含むことができる。
本明細書で定義されるように、用語「の場合」は、文脈に応じて「のとき」又は「すると」又は「に応じて」又は「に応答して」を意味する。したがって、語句「決定された場合」又は「［記載された状態又は事象］が検出された場合」は、文脈に応じて、「決定されると」又は「決定に応じて」又は「［記載された状態又は事象］が検出されると」又は「［記載された状態又は事象］の検出に応じて」又は「［記載された状態又は事象］の検出に応答して」を意味すると解釈され得る。
本明細書で定義されるように、「高級言語」又は「ＨＬＬ」という用語は、命令がデータ処理システムの詳細からの強力な抽象化を有するデータ処理システムをプログラムするために使用されるプログラミング言語又は命令のセット、例えば機械言語を意味する。例えば、ＨＬＬは、メモリ管理などのデータ処理システムの動作の態様を自動化又は隠蔽することができる。ＨＬＬと呼ばれるが、これらの言語は通常、「効率レベル言語」として分類される。ＨＬＬは、ハードウェアサポートのプログラミングモデルを直接公開する。ＨＬＬの例には、Ｃ、Ｃ＋＋、及び他の適切な言語が含まれるが、これらに限定されない。
ＨＬＬは、デジタル回路を記述するために使用されるＶｅｒｉｌｏｇ、Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ、及びＶＨＤＬなどのハードウェア記述言語（ＨＤＬ）と対比され得る。ＨＤＬは、設計者が、典型的には技術に依存しないレジスタ転送レベル（ＲＴＬ）ネットリストにコンパイルされ得るデジタル回路設計の定義を作成することを可能にする。
本明細書で定義されるように、「応じて」という用語及び上記のような同様の用語、例えば「の場合」、「のとき」又は「すると」は、動作又は事象に容易に応答又は反応することを意味する。応答又は反応は自動的に行われる。したがって、第２の動作が第１の動作に「応じて」行われる場合、第１の動作の発生と第２の動作の発生との間に因果関係がある。「応じて」という用語は因果関係を示す。
本明細書で定義されるように、「一実施形態」、「実施形態」、「１つ以上の実施形態」、「特定の実施形態」という用語又は同様の用語は、実施形態に関連して説明される特定の特徴、構造、又は特性が、本開示内で説明される少なくとも１つの実施形態に含まれることを意味する。したがって、本開示全体を通して、「一実施形態では」、「実施形態において」、「１つ以上の実施形態において」、「特定の実施形態では」という語句、及び同様の文言の出現は、必ずしもそうとは限らないが、すべて同じ実施形態を指し得る。「実施形態」及び「配置」という用語は、本開示内で互換的に使用される。
本明細書で定義されるように、「出力」という用語は、例えばデバイスなどの物理メモリ要素に記憶すること、ディスプレイ又は他の周辺出力デバイスに書き込むこと、別のシステムに送信又は伝送すること、エクスポートすることなどを意味する。
本明細書で定義されるように、「実質的に」という用語は、列挙された特性、パラメータ、又は値が正確に達成される必要はないが、例えば公差、測定誤差、測定精度限界、及び当業者に知られている他の要因を含む偏差又は変動が、特性が提供しようとした効果を排除しない量で発生し得ることを意味する。
第１、第２などの用語は、様々な要素を説明するために本明細書で使用され得る。これらの要素は、特に明記しない限り、又は文脈が明らかにそうでないことを示さない限り、これらの用語は１つの要素を別の要素から区別するためにのみ使用されるので、これらの用語によって限定されるべきではない。
コンピュータプログラム製品は、プロセッサに本明細書に記載の本発明の構成の態様を実行させるためのコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体を含むことができる。本開示内で、用語「プログラムコード」は、用語「コンピュータ可読プログラム命令」と交換可能に使用される。本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理装置に、又はネットワーク、例えばインターネット、ＬＡＮ、ＷＡＮ及び／又は無線ネットワークを介して外部コンピュータもしくは外部記憶装置にダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイコンピュータ、及び／又はエッジサーバを含むエッジデバイスを含むことができる。各コンピューティング／処理装置内のネットワークアダプタカード又はネットワークインターフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、それぞれのコンピューティング／処理装置内のコンピュータ可読記憶媒体に記憶するためにコンピュータ可読プログラム命令を転送する。
本明細書に記載の本発明の構成のための動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、又はオブジェクト指向プログラミング言語及び／又は手続き型プログラミング言語を含む１つ以上のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードのいずれかであってもよい。コンピュータ可読プログラム命令は、状態設定データを含むことができる。コンピュータ可読プログラム命令は、完全にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、スタンドアロンソフトウェアパッケージとして、部分的にユーザのコンピュータ上で、部分的にリモートコンピュータ上で、又は完全にリモートコンピュータもしくはサーバ上で実行することができる。後者のシナリオでは、リモートコンピュータは、ＬＡＮ又はＷＡＮを含む任意のタイプのネットワークを介してユーザのコンピュータに接続されてもよく、又は外部コンピュータに（例えば、インターネットサービスプロバイダを使用してインターネットを介して）接続されてもよい。場合によっては、例えば、プログラマブル論理回路、ＦＰＧＡ、又はＰＬＡを含む電子回路は、本明細書に記載の本発明の構成の態様を実行するために、コンピュータ可読プログラム命令の状態情報を利用して電子回路をパーソナライズすることによってコンピュータ可読プログラム命令を実行することができる。
本発明の構成の特定の態様は、方法、装置（システム）、及びコンピュータプログラム製品のフローチャート図及び／又はブロック図を参照して本明細書で説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図のブロックの組み合わせは、コンピュータ可読プログラム命令、例えばプログラムコードによって実施され得ることが理解されよう。
これらのコンピュータ可読プログラム命令は、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能なデータ処理装置のプロセッサに提供されてマシンを生成することができ、コンピュータ又は他のプログラム可能なデータ処理装置のプロセッサを介して実行する命令は、フローチャート及び／又はブロック図のブロックで指定された機能／動作を実施するための手段を作成する。これらのコンピュータ可読プログラム命令はまた、コンピュータ、プログラマブルデータ処理装置、及び／又は他のデバイスに特定の方法で機能するように指示することができるコンピュータ可読記憶媒体に格納されてもよく、格納された命令を有するコンピュータ可読記憶媒体は、フローチャート及び／又はブロック図のブロックで指定された動作の態様を実施する命令を含む製品を含む。
コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラマブルデータ処理装置、又は他のデバイスにロードされ、コンピュータ、他のプログラマブル装置、又は他のデバイス上で一連の動作を実行させてコンピュータ実施プロセスを生成してもよく、コンピュータ、他のプログラマブル装置、又は他のデバイス上で実行される命令は、フローチャート及び／又はブロック図のブロックで指定された機能／動作を実施する。
図のフローチャート及びブロック図は、本発明の構成の様々な態様によるシステム、方法、及びコンピュータプログラム製品の可能な実施態様のアーキテクチャ、機能、及び動作を示す。これに関して、フローチャート又はブロック図の各ブロックは、指定された動作を実施するための１つ以上の実行可能命令を含むモジュール、セグメント、又は命令の一部を表すことができる。
いくつかの代替実施態様では、ブロックに記載された動作は、図に記載された順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、実質的に同時に実行されてもよく、又はブロックは、関連する機能に応じて、時には逆の順序で実行されてもよい。他の例では、ブロックは、一般に、昇順で実行されてもよいが、さらに他の例では、１つ以上のブロックは、様々な順序で実行されてもよく、結果は、直後には続かない後続のブロック又は他のブロックで記憶及び利用される。また、ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図のブロックの組合せは、指定された機能又は動作を実行するか、専用ハードウェアとコンピュータ命令の組合せを実行する専用ハードウェアベースのシステムによって実装されてもよいことに留意されたい。
以下の特許請求の範囲に見出すことができるすべてのミーンズプラスファンクション又はステッププラスファンクションの要素の対応する構造、材料、動作、及び均等物は、具体的に特許請求されている他の特許請求されている要素と組み合わせて機能を実行するための任意の構造、材料、又は動作を含むことが意図されている。
方法は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのハードウェア部分とを指定するアプリケーションのために、プロセッサを使用して、アプリケーションの論理アーキテクチャ、及びＤＰＥアレイとプログラマブル論理との間のインターフェース回路ブロックのハードウェアへの論理リソースのマッピングを指定する第１のインターフェース解を生成するステップを含む。本方法は、論理アーキテクチャ及び第１のインターフェース解に基づいてハードウェア部分のブロック図を構築するステップと、プロセッサを使用して、ブロック図の実装フローを実行するステップとを含む。本方法は、プロセッサを使用して、ＤＰＥアレイの１つ以上のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルするステップを含む。
別の態様では、ブロック図を構築するステップは、プログラマブル論理内に実装するために少なくとも１つのＩＰコアをブロック図に追加することを含む。
別の態様では、実装フロー中に、ハードウェアコンパイラは、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと設計データを交換することによって、ブロック図を構築し、実装フローを実行する。
別の態様では、ハードウェアコンパイラは、ＮｏＣコンパイラとさらなる設計データを交換する。ハードウェアコンパイラは、ＤＰＥアレイをデバイスのＰＬに結合するデバイスのＮｏＣを通るルートを実装するように構成された第１のＮｏＣ解を受信する。
別の態様では、実装フローの実行は、交換された設計データに基づいて実行される。
別の態様では、ソフトウェア部分のコンパイルは、実装フローから生成されたＰＬでの実装のためにアプリケーションのハードウェア部分の実装に基づいて実行される。
別の態様では、ブロック図を構築し、実装フローを実行して、ブロック図の実装がハードウェア部分の設計メトリックを満たしていないと判定するように構成されたハードウェアコンパイラに応答して、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラにインターフェース回路ブロックの制約を提供する。ハードウェアコンパイラは、制約に基づいてＤＰＥコンパイラによって生成された第２のインターフェース解をＤＰＥコンパイラから受信する。
別の態様では、実装フローの実行は、第２のインターフェース解に基づいて実行される。
別の態様では、ハードウェアコンパイラは、ＮｏＣに対する第１のＮｏＣ解を使用してブロック図の実装が設計メトリックを満たしていないと判定したことに応答して、ＮｏＣに対する制約をＮｏＣコンパイラに提供する。ハードウェアコンパイラは、ＮｏＣコンパイラから、ＮｏＣに対する制約に基づいてＮｏＣコンパイラによって生成された第２のＮｏＣ解を受信する。
システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのハードウェア部分とを指定するアプリケーションのために、アプリケーションの論理アーキテクチャ及びＤＰＥアレイとＰＬとの間のインターフェース回路ブロックのハードウェアへの論理リソースのマッピングを指定する第１のインターフェース解を生成することを含む。動作は、論理アーキテクチャ及び第１のインターフェース解に基づいてハードウェア部分のブロック図を構築することと、ブロック図の実装フローを実行することと、ＤＰＥアレイの１つ以上のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルすることとを含む。
別の態様では、ブロック図の構築は、ＰＬ内に実装するために少なくとも１つのＩＰコアをブロック図に追加することを含む。
別の態様では、動作は、実装フロー中に、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと設計データを交換することによって、ブロック図を構築し、実装フローを実行するハードウェアコンパイラを実行することを含む。
別の態様では、動作は、ハードウェアコンパイラがＮｏＣコンパイラとさらなる設計データを交換することと、ハードウェアコンパイラが、ＤＰＥアレイをデバイスのＰＬに結合するデバイスのＮｏＣを通るルートを実装するように構成された第１のＮｏＣ解を受信することとを含む。
別の態様では、実装フローの実行は、交換された設計データに基づいて実行される。
別の態様では、ソフトウェア部分のコンパイルは、実装フローから生成されたＰＬでの実装のためにアプリケーションのハードウェア部分のハードウェア設計に基づいて実行される。
別の態様では、動作は、ブロック図を構築し、実装フローを実行して、ブロック図の実装がハードウェア部分の設計メトリックを満たしていないと判定するように構成されたハードウェアコンパイラに応答して、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラにインターフェース回路ブロックの制約を提供することを含む。ハードウェアコンパイラは、制約に基づいてＤＰＥコンパイラによって生成された第２のインターフェース解をＤＰＥコンパイラから受信する。
別の態様では、実装フローの実行は、第２のインターフェース解に基づいて実行される。
別の態様では、ハードウェアコンパイラは、ＮｏＣに対する第１のＮｏＣ解を使用してブロック図の実装が設計メトリックを満たしていないと判定したことに応答して、ＮｏＣに対する制約をＮｏＣコンパイラに提供する。ハードウェアコンパイラは、ＮｏＣコンパイラから、ＮｏＣに対する制約に基づいてＮｏＣコンパイラによって生成された第２のＮｏＣ解を受信する。
方法は、デバイスのＤＰＥアレイに実装するためのソフトウェア部分と、デバイスのＰＬに実装するためのハードウェア部分とを有するアプリケーションのために、ハードウェアコンパイラを実行するプロセッサを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイをＰＬに結合するインターフェースブロックのハードウェアにマッピングするインターフェースブロック解に基づいて、ハードウェア部分に対する実装フローを実行するステップを含む。方法は、実装フロー中に設計メトリックを満たさないことに応答して、ハードウェアコンパイラを実行するプロセッサを使用して、ＤＰＥコンパイラにインターフェースブロック制約を提供するステップを含む。本方法はまた、インターフェースブロック制約の受信に応答して、ＤＰＥコンパイラを実行するプロセッサを使用して、更新されたインターフェースブロック解を生成し、更新されたインターフェースブロック解をＤＰＥコンパイラからハードウェアコンパイラに提供するステップを含む。
別の態様では、インターフェースブロック制約は、ソフトウェア部分によって使用される論理リソースをインターフェースブロックの物理リソースにマッピングする。
別の態様では、ハードウェアコンパイラは、更新されたインターフェースブロック解を使用して実装フローを継続する。
別の態様では、ハードウェアコンパイラは、ハードウェア部分の設計制約を満たさないことに応答して、インターフェースブロック制約をＤＰＥコンパイラに反復的に提供する。
別の態様では、インターフェースブロック制約は、ハード制約及びソフト制約を含む。その場合、本方法は、更新されたインターフェースブロック解を生成するために、ＤＰＥコンパイラがハード制約及びソフト制約の両方を使用してアプリケーションのソフトウェア部分をルーティングすることを含む。
別の態様では、本方法は、ハード制約とソフト制約の両方を使用して更新されたインターフェースブロック解を生成できなかったことに応答して、更新されたインターフェースブロック解を生成するために、ハード制約のみを使用してアプリケーションのソフトウェア部分をルーティングするステップを含む。
別の態様では、本方法は、ハード制約のみを使用して更新されたマッピングの生成に失敗したことに応答して、ハード制約とソフト制約の両方を使用してソフトウェア部分をマッピングし、更新されたインターフェースブロック解を生成するためにハード制約のみを使用してソフトウェア部分をルーティングするステップを含む。
インターフェースブロック解及び更新されたインターフェースブロック解が各々スコアを有する別の態様では、本方法は、スコアを比較するステップと、インターフェースブロック解のスコアが更新されたインターフェースブロック解のスコアを超えていると判定したことに応答して、インターフェースブロック制約を緩和し、緩和されたインターフェースブロック制約をＤＰＥコンパイラに提出して、さらなる更新されたインターフェースブロック解を取得するステップとを含む。
別の態様では、インターフェースブロック解及び更新されたインターフェースブロック解は各々スコアを有する。本方法は、スコアを比較するステップと、更新されたインターフェースブロック解のスコアがインターフェースブロック解のスコアを超えていると判定したことに応答して、実装フローを実行するために更新されたインターフェースブロック解を使用するステップとを含む。
システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイに実装するためのソフトウェア部分と、デバイスのＰＬに実装するためのハードウェア部分とを有するアプリケーションのために、ハードウェアコンパイラを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイをＰＬに結合するインターフェースブロックのハードウェアにマッピングするインターフェースブロック解に基づいて、ハードウェア部分の実装フローを実行することを含む。動作は、実装フロー中に設計メトリックを満たさないことに応答して、ハードウェアコンパイラを使用して、ＤＰＥコンパイラにインターフェースブロック制約を提供することを含む。動作は、インターフェースブロック制約の受信に応答して、ＤＰＥコンパイラを使用して、更新されたインターフェースブロック解を生成し、更新されたインターフェースブロック解をＤＰＥコンパイラからハードウェアコンパイラに提供することをさらに含む。
別の態様では、インターフェースブロック制約は、ソフトウェア部分によって使用される論理リソースをインターフェースブロックの物理リソースにマッピングする。
別の態様では、ハードウェアコンパイラは、更新されたインターフェースブロック解を使用して実装フローを継続する。
別の態様では、ハードウェアコンパイラは、ハードウェア部分の設計制約を満たさないことに応答して、インターフェースブロック制約をＤＰＥコンパイラに反復的に提供する。
別の態様では、インターフェースブロック制約は、ハード制約及びソフト制約を含む。その場合、プロセッサは、更新されたインターフェースブロック解を生成するために、ＤＰＥコンパイラがハード制約及びソフト制約の両方を使用してアプリケーションのソフトウェア部分をルーティングすることを含む動作を開始するように構成される。
別の態様では、動作は、ハード制約とソフト制約の両方を使用して更新されたマッピングの生成に失敗したことに応答して、更新されたインターフェースブロック解を生成するために、ハード制約のみを使用してアプリケーションのソフトウェア部分をルーティングすることを含む。
別の態様では、動作は、ハード制約のみを使用して更新されたマッピングの生成に失敗したことに応答して、ハード制約とソフト制約の両方を使用してソフトウェア部分をマッピングすることと、更新されたインターフェースブロック解を生成するためにハード制約のみを使用してソフトウェア部分をルーティングすることとを含む。
別の態様では、インターフェースブロック解及び更新されたインターフェースブロック解は各々スコアを有する。プロセッサは、スコアを比較することと、インターフェースブロック解のスコアが更新されたインターフェースブロック解のスコアを超えていると判定したことに応答して、インターフェースブロック制約を緩和し、緩和されたインターフェースブロック制約をＤＰＥコンパイラに提出してさらなる更新されたインターフェースブロック解を取得することとを含む動作を開始するように構成される。
別の態様では、インターフェースブロック解及び更新されたインターフェースブロック解は各々スコアを有する。プロセッサは、スコアを比較することと、更新されたインターフェースブロック解のスコアがインターフェースブロック解のスコアを超えていると判定したことに応答して、実装フローを実行するために更新されたインターフェースブロック解を使用することとを含む動作を開始するように構成される。
方法は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションのために、プロセッサを使用して、ソフトウェア部分によって使用される論理リソースをＤＰＥアレイとＰＬとを結合するインターフェースブロックのハードウェアリソースにマッピングする第１のインターフェース解を生成するステップを含む。方法は、プロセッサを使用して、ＨＬＳカーネルとＤＰＥアレイに実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成するステップと、プロセッサを使用して、接続グラフ及びＨＬＳカーネルに基づいてブロック図を生成するステップとを含み、ブロック図は合成可能である。本方法は、プロセッサを使用して、第１のインターフェース解に基づいてブロック図の実装フローを実行するステップと、プロセッサを使用して、ＤＰＥアレイの１つ以上のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルするステップとをさらに含む。
別の態様では、ブロック図を生成するステップは、ＨＬＳカーネルの合成可能バージョンを生成するためにＨＬＳカーネルに対してＨＬＳを実行することと、ＨＬＳカーネルの合成可能バージョンを使用してブロック図を構築することとを含む。
別の態様では、ＨＬＳカーネルの合成可能バージョンは、ＲＴＬブロックとして指定される。
別の態様では、ブロック図の生成は、アプリケーションが実装されるＳｏＣのアーキテクチャの記述に基づいて実行される。
別の態様では、ブロック図の生成は、ブロック図をベースプラットフォームと接続することを含む。
別の態様では、実装フローの実行は、ＰＬに実装するためにブロック図を合成することと、第１のインターフェース解に基づいて合成されたブロック図を配置及びルーティングすることとを含む。
別の態様では、本方法は、実装フロー中に、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと設計データを交換することによって、ブロック図を構築し、実装フローを実行するハードウェアコンパイラを実行するステップを含む。
別の態様では、本方法は、ハードウェアコンパイラがＮｏＣコンパイラとさらなる設計データを交換するステップと、ハードウェアコンパイラが、ＤＰＥアレイをデバイスのＰＬに結合するデバイスのＮｏＣを通るルートを実装するように構成された第１のＮｏＣ解を受信するステップとを含む。
別の態様では、本方法は、ブロック図を構築し、実装フローを実行して、ブロック図の実装がハードウェア部分の設計メトリックを満たしていないと判定するように構成されたハードウェアコンパイラに応答して、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラにインターフェース回路ブロックの制約を提供するステップを含む。本方法はまた、制約に基づいてＤＰＥコンパイラによって生成された第２のインターフェース解をＤＰＥコンパイラから受信するハードウェアコンパイラを含む。
別の態様では、実装フローの実行は、第２のインターフェース解に基づいて実行される。
システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションのために、ソフトウェア部分によって使用される論理リソースをＤＰＥアレイとＰＬとを結合するインターフェースブロックのハードウェアリソースにマッピングする第１のインターフェース解を生成することを含む。動作は、ＨＬＳカーネルとＤＰＥアレイに実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成することと、接続グラフ及びＨＬＳカーネルに基づいてブロック図を生成することとを含み、ブロック図は合成可能である。動作は、第１のインターフェース解に基づいてブロック図の実装フローを実行することと、ＤＰＥアレイの１つ以上のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルすることとをさらに含む。
別の態様では、ブロック図を生成するステップは、ＨＬＳカーネルの合成可能バージョンを生成するためにＨＬＳカーネルに対してＨＬＳを実行することと、ＨＬＳカーネルの合成可能バージョンを使用してブロック図を構築することとを含む。
別の態様では、ＨＬＳカーネルの合成可能バージョンは、ＲＴＬブロックとして指定される。
別の態様では、ブロック図の生成は、アプリケーションが実装されるＳｏＣのアーキテクチャの記述に基づいて実行される。
別の態様では、ブロック図の生成は、ブロック図をベースプラットフォームと接続することを含む。
別の態様では、実装フローの実行は、ＰＬに実装するためにブロック図を合成することと、第１のインターフェース解に基づいて合成されたブロック図を配置及びルーティングすることとを含む。
別の態様では、動作は、実装フロー中に、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと設計データを交換することによって、ブロック図を構築し、実装フローを実行するハードウェアコンパイラを実行することを含む。
別の態様では、動作は、ハードウェアコンパイラがＮｏＣコンパイラとさらなる設計データを交換することと、ハードウェアコンパイラが、ＤＰＥアレイをデバイスのＰＬに結合するデバイスのＮｏＣを通るルートを実装するように構成された第１のＮｏＣ解を受信することとを含む。
別の態様では、動作は、ブロック図を構築し、実装フローを実行して、ブロック図の実装がハードウェア部分の設計メトリックを満たしていないと判定するように構成されたハードウェアコンパイラに応答して、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラにインターフェース回路ブロックの制約を提供することを含む。本方法はまた、制約に基づいてＤＰＥコンパイラによって生成された第２のインターフェース解をＤＰＥコンパイラから受信するハードウェアコンパイラを含む。
別の態様では、実装フローの実行は、第２のインターフェース解に基づいて実行される。
プログラムコードが格納されたコンピュータ可読記憶媒体を含む１つ以上は複数のコンピュータプログラム製品が本明細書で開示される。プログラムコードは、本開示内で説明される様々な動作を開始するためにコンピュータハードウェアによって実行可能である。
本明細書で提供される本発明の構成の説明は、例示を目的とするものであり、網羅的であること、又は開示された形態及び例に限定されることを意図するものではない。本明細書で使用される用語は、本発明の構成の原理、実際の用途又は市場で見られる技術に対する技術的改善を説明するために、及び／又は当業者が本明細書に開示される本発明の構成を理解することを可能にするために選択された。記載された本発明の構成の範囲及び精神から逸脱することなく、修正及び変形が当業者には明らかであり得る。したがって、そのような特徴及び実施態様の範囲を示すものとして、前述の開示ではなく、以下の特許請求の範囲を参照すべきである。
例１は、アプリケーションから導出された論理アーキテクチャのための例示的なスキーマを示す。
Figure 2022534230000004
Figure 2022534230000005
Figure 2022534230000006
Figure 2022534230000007
Figure 2022534230000008
Figure 2022534230000009
例２は、ＤＰＥアレイ２０２に実装されるアプリケーションのためのＳｏＣインターフェースブロック解のための例示的なスキーマを示す。
Figure 2022534230000010
Figure 2022534230000011
例３は、ＮｏＣ２０８に実装されるアプリケーションのためのＮｏＣ解のための例示的なスキーマを示す。
Figure 2022534230000012
Figure 2022534230000013
Figure 2022534230000014
例４は、ＳｏＣインターフェースブロック制約及び／又はＮｏＣ制約を指定するための例示的なスキーマを示す。
Figure 2022534230000015
例５は、ＮｏＣトラフィックを指定するための例示的なスキーマを示す。
Figure 2022534230000016
Figure 2022534230000017
Figure 2022534230000018
Figure 2022534230000019

Claims (15)

  1. デバイスのデータ処理エンジン（ＤＰＥ）アレイ内に実装するためのソフトウェア部分と、前記デバイスのプログラマブル論理内に実装するための高位合成（ＨＬＳ）カーネルを有するハードウェア部分とを指定するアプリケーションのために、プロセッサを使用して、前記ソフトウェア部分によって使用される論理リソースを前記ＤＰＥアレイと前記プログラマブル論理とを結合するインターフェース回路ブロックのハードウェアリソースにマッピングする第１のインターフェース解を生成するステップと、
    前記プロセッサを使用して前記ＨＬＳカーネルと前記ＤＰＥアレイに実装される前記ソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成するステップと、
    前記プロセッサを使用して、前記接続グラフ及び前記ＨＬＳカーネルに基づいてブロック図を生成するステップであって、前記ブロック図が合成可能である、ステップと、
    前記プロセッサを使用して、前記第１のインターフェース解に基づいて前記ブロック図の実装フローを実行するステップと、
    前記プロセッサを使用して、前記ＤＰＥアレイの１つ以上のＤＰＥに実装するために前記アプリケーションの前記ソフトウェア部分をコンパイルするステップと
    を含む方法。
  2. 前記ブロック図を生成する前記ステップが、
    前記ＨＬＳカーネルの合成可能バージョンを生成するために、前記ＨＬＳカーネルに対してＨＬＳを実行することと、
    前記ＨＬＳカーネルの合成可能バージョンを使用して前記ブロック図を構築することと
    を含む、請求項１に記載の方法。
  3. 前記ブロック図を生成する前記ステップが、前記アプリケーションが実装されるシステムオンチップのアーキテクチャの記述に基づいて実行される、請求項１に記載の方法。
  4. 前記ブロック図を生成する前記ステップが、前記ブロック図をベースプラットフォームと接続することをさらに含む、請求項３に記載の方法。
  5. 前記実装フロー中に、前記ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと設計データを交換することによって、前記ブロック図を構築し、前記実装フローを実行するハードウェアコンパイラを実行するステップ
    をさらに含む、請求項１に記載の方法。
  6. 前記ハードウェアコンパイラが、ネットワークオンチップ（ＮｏＣ）コンパイラとさらなる設計データを交換するステップと、
    前記ハードウェアコンパイラが、前記ＤＰＥアレイを前記デバイスの前記プログラマブル論理に結合する前記デバイスのＮｏＣを通るルートを実装するように構成された第１のＮｏＣ解を受信するステップと
    をさらに含む、請求項５に記載の方法。
  7. 前記ブロック図を構築し、前記実装フローを実行して、前記ブロック図の実装が前記ハードウェア部分の設計メトリックを満たしていないと判定するように構成されたハードウェアコンパイラに応答して、前記ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラに前記インターフェース回路ブロックの制約を提供するステップと、
    前記ハードウェアコンパイラが、前記制約に基づいて前記ＤＰＥコンパイラによって生成された第２のインターフェース解を前記ＤＰＥコンパイラから受信するステップと
    をさらに含む、請求項１に記載の方法。
  8. 前記実装フローを実行する前記ステップが、前記第２のインターフェース解に基づいて実行される、請求項７に記載の方法。
  9. プロセッサを含むシステムであって、前記プロセッサは、デバイスのデータ処理エンジン（ＤＰＥ）アレイ内に実装するためのソフトウェア部分と、前記デバイスのプログラマブル論理内に実装するための高位合成（ＨＬＳ）カーネルを有するハードウェア部分とを指定するアプリケーションのために、前記ソフトウェア部分によって使用される論理リソースを前記ＤＰＥアレイと前記プログラマブル論理とを結合するインターフェース回路ブロックのハードウェアリソースにマッピングする第１のインターフェース解を生成するステップと、
    前記ＨＬＳカーネルと前記ＤＰＥアレイに実装される前記ソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成するステップと、
    前記接続グラフ及び前記ＨＬＳカーネルに基づいてブロック図を生成するステップであって、前記ブロック図が合成可能である、ステップと、
    前記第１のインターフェース解に基づいて前記ブロック図の実装フローを実行するステップと、
    前記ＤＰＥアレイの１つ以上のＤＰＥに実装するために前記アプリケーションの前記ソフトウェア部分をコンパイルするステップと
    を含む動作を開始するように構成される、システム。
  10. 前記ブロック図を生成する前記ステップが、
    前記ＨＬＳカーネルの合成可能バージョンを生成するために、前記ＨＬＳカーネルに対してＨＬＳを実行することと、
    前記ＨＬＳカーネルの合成可能バージョンを使用して前記ブロック図を構築することと
    を含む、請求項９に記載のシステム。
  11. 前記ブロック図を生成する前記ステップが、前記アプリケーションが実装されるシステムオンチップのアーキテクチャの記述に基づいて実行される、請求項９に記載のシステム。
  12. 前記ブロック図を生成する前記ステップが、前記ブロック図をベースプラットフォームと接続することをさらに含む、請求項１１に記載のシステム。
  13. 前記プロセッサが、
    前記実装フロー中に、前記ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと設計データを交換することによって、前記ブロック図を構築し、前記実装フローを実行するハードウェアコンパイラを実行するステップ
    をさらに含む動作を開始するように構成されている、請求項９に記載のシステム。
  14. 前記プロセッサが、
    前記ハードウェアコンパイラが、ネットワークオンチップ（ＮｏＣ）コンパイラとさらなる設計データを交換するステップと、
    前記ハードウェアコンパイラが、前記ＤＰＥアレイを前記デバイスの前記プログラマブル論理に結合する前記デバイスのＮｏＣを通るルートを実装するように構成された第１のＮｏＣ解を受信するステップと
    をさらに含む動作を開始するように構成されている、請求項１３に記載のシステム。
  15. 前記プロセッサが、
    前記ブロック図を構築し、前記実装フローを実行して、前記ブロック図の実装が前記ハードウェア部分の設計メトリックを満たしていないと判定するように構成されたハードウェアコンパイラに応答して、前記ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラに前記インターフェース回路ブロックの制約を提供するステップと、
    前記ハードウェアコンパイラが、前記制約に基づいて前記ＤＰＥコンパイラによって生成された第２のインターフェース解を前記ＤＰＥコンパイラから受信するステップと
    をさらに含む動作を開始するように構成されている、請求項９に記載のシステム。
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