JP7461380B2 - ヘテロジニアスプログラマブルデバイスのためのハードウェアソフトウェア設計時のフロー収束 - Google Patents

ヘテロジニアスプログラマブルデバイスのためのハードウェアソフトウェア設計時のフロー収束 Download PDF

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Description

著作権物の権利の留保
この特許文書の開示の一部は、著作権保護の対象となる資料を含む。著作権所有者は、特許商標庁の特許ファイルまたは記録に記載されているように、特許文書または特許開示のいずれかによるファクシミリ複製に対しては異議を唱えないが、それ以外のすべての著作権を留保する。
技術分野
本開示は、集積回路（ＩＣ）に関し、より詳細には、ヘテロジニアスプログラマブルＩＣ内のハードウェア部分およびソフトウェア部分を含むアプリケーションを実装することに関する。
背景技術
プログラマブル集積回路（ＩＣ）は、プログラマブル論理を含むタイプのＩＣを指す。プログラマブルＩＣの一例は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。ＦＰＧＡは、プログラマブル回路ブロックを含むことを特徴とする。プログラマブル回路ブロックの例には、入力／出力ブロック（ＩＯＢ）、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、および遅延ロックループ（ＤＬＬ）が含まれるが、これらに限定されない。
現代のプログラマブルＩＣは、１つまたは複数の他のサブシステムと組み合わせてプログラマブル論理を含むように進化している。例えば、いくつかのプログラマブルＩＣは、プログラマブル論理とハードワイヤードプロセッサシステムの両方を含むシステムオンチップまたは「ＳｏＣ」に進化している。他の種類のプログラマブルＩＣは、追加のおよび／または異なるサブシステムを含む。プログラマブルＩＣに含まれるサブシステムの異機種混在の増大は、これらのデバイス内にアプリケーションを実装するための課題を提示する。ハードウェアおよびソフトウェアベースのサブシステム（例えば、プログラマブル論理回路およびプロセッサ）の両方を有するＩＣの従来の設計フローは、最初にＩＣのモノリシックハードウェア設計を作成するハードウェア設計者に依存してきた。ハードウェア設計は、ソフトウェア設計が作成され、コンパイルされ、実行されるプラットフォームとして使用される。この手法は、しばしば過度に制限される。
他の場合には、ソフトウェア設計プロセスとハードウェア設計プロセスとを分離することができる。しかしながら、ハードウェア設計プロセスとソフトウェア設計プロセスとを分離することは、ＩＣ内の様々なサブシステム間のソフトウェア要件またはインタフェースの配置の指示を提供しない。このように、ハードウェア設計プロセスおよびソフトウェア設計プロセスは、ＩＣにおけるアプリケーションの実行可能な実装に収束することができない場合がある。
発明の概要
一態様では、方法は、デバイスのデータ処理エンジン（ＤＰＥ）アレイ内に実装するためのソフトウェア部分およびデバイスのプログラマブル論理（ＰＬ）内に実装するためのハードウェア部分を指定するアプリケーションについて、プロセッサを使用して、アプリケーションの論理アーキテクチャ、およびＤＰＥアレイとプログラマブル論理との間のインタフェース回路ブロックのハードウェアへの論理リソースのマッピングを指定する第１のインタフェースソリューションを生成するステップを含むことができる。方法は、論理アーキテクチャおよび第１のインタフェースソリューションに基づいてハードウェア部分のブロック図を構築するステップと、プロセッサを使用して、ブロック図の実装フローを実行するステップとを含むことができる。方法は、プロセッサを使用して、ＤＰＥアレイの１つまたは複数のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルするステップを含むことができる。
別の態様では、システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分およびデバイスのＰＬ内に実装するためのハードウェア部分を指定するアプリケーションについて、アプリケーションの論理アーキテクチャ、およびＤＰＥアレイとＰＬとの間のインタフェース回路ブロックのハードウェアへの論理リソースのマッピングを指定する第１のインタフェースソリューションを生成することを含むことができる。動作は、論理アーキテクチャおよび第１のインタフェースソリューションに基づいてハードウェア部分のブロック図を構築することと、ブロック図の実装フローを実行することと、ＤＰＥアレイの１つまたは複数のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルすることとを含むことができる。
別の態様では、コンピュータプログラム製品は、記憶されたプログラムコードを有するコンピュータ可読記憶媒体を含む。プログラムコードは、動作を開始するためにコンピュータハードウェアによって実行可能である。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分およびデバイスのＰＬ内に実装するためのハードウェア部分を指定するアプリケーションについて、アプリケーションの論理アーキテクチャ、およびＤＰＥアレイとＰＬとの間のインタフェース回路ブロックのハードウェアへの論理リソースのマッピングを指定する第１のインタフェースソリューションを生成することを含むことができる。動作は、論理アーキテクチャおよび第１のインタフェースソリューションに基づいてハードウェア部分のブロック図を構築することと、ブロック図の実装フローを実行することと、ＤＰＥアレイの１つまたは複数のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルすることとを含むことができる。
別の態様では、方法は、デバイスのＤＰＥアレイに実装するためのソフトウェア部分と、デバイスのＰＬに実装するためのハードウェア部分とを有するアプリケーションについて、ハードウェアコンパイラを実行するプロセッサを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイをＰＬに結合するインタフェースブロックのハードウェアにマッピングするインタフェースブロックソリューションに基づいて、ハードウェア部分の実装フローを実行するステップを含むことができる。方法は、実装フロー中に設計メトリックを満たさないことに応答して、ハードウェアコンパイラを実行するプロセッサを使用して、インタフェースブロック制約をＤＰＥコンパイラに提供するステップを含むことができる。方法はまた、インタフェースブロック制約の受信に応答して、ＤＰＥコンパイラを実行するプロセッサを使用して、更新されたインタフェースブロックソリューションを生成し、更新されたインタフェースブロックソリューションを、ＤＰＥコンパイラからハードウェアコンパイラに提供するステップを含むことができる。
別の態様では、システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイに実装するためのソフトウェア部分と、デバイスのＰＬに実装するためのハードウェア部分とを有するアプリケーションについて、ハードウェアコンパイラを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイをＰＬに結合するインタフェースブロックのハードウェアにマッピングするインタフェースブロックソリューションに基づいて、ハードウェア部分の実装フローを実行するステップを含むことができる。動作は、実装フロー中に設計メトリックを満たさないことに応答して、ハードウェアコンパイラを使用して、インタフェースブロック制約をＤＰＥコンパイラに提供するステップを含むことができる。動作はまた、インタフェースブロック制約の受信に応答して、ＤＰＥコンパイラを使用して、更新されたインタフェースブロックソリューションを生成し、更新されたインタフェースブロックソリューションを、ＤＰＥコンパイラからハードウェアコンパイラに提供するステップを含むことができる。
別の態様では、コンピュータプログラム製品は、記憶されたプログラムコードを有するコンピュータ可読記憶媒体を含む。プログラムコードは、動作を開始するためにコンピュータハードウェアによって実行可能である。動作は、デバイスのＤＰＥアレイに実装するためのソフトウェア部分と、デバイスのＰＬに実装するためのハードウェア部分とを有するアプリケーションについて、ハードウェアコンパイラを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイをＰＬに結合するインタフェースブロックのハードウェアにマッピングするインタフェースブロックソリューションに基づいて、ハードウェア部分の実装フローを実行するステップを含むことができる。動作は、実装フロー中に設計メトリックを満たさないことに応答して、ハードウェアコンパイラを使用して、インタフェースブロック制約をＤＰＥコンパイラに提供するステップを含むことができる。動作はまた、インタフェースブロック制約の受信に応答して、ＤＰＥコンパイラを使用して、更新されたインタフェースブロックソリューションを生成し、更新されたインタフェースブロックソリューションを、ＤＰＥコンパイラからハードウェアコンパイラに提供するステップを含むことができる。
別の態様では、方法は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションについて、プロセッサを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイとＰＬとを結合するインタフェースブロックのハードウェアリソースにマッピングする第１のインタフェースソリューションを生成するステップを含むことができる。方法は、プロセッサを使用して、ＨＬＳカーネルとＤＰＥアレイに実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成することと、プロセッサを使用して、接続グラフおよびＨＬＳカーネルに基づいてブロック図を生成することとを含むことができ、ブロック図は合成可能である。方法は、プロセッサを使用して、第１のインタフェースソリューションに基づいてブロック図の実装フローを実行するステップと、プロセッサを使用して、ＤＰＥアレイの１つまたは複数のＤＰＥでの実装のためにアプリケーションのソフトウェア部分をコンパイルするステップとをさらに含むことができる。
別の態様では、システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションについて、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイとＰＬとを結合するインタフェースブロックのハードウェアリソースにマッピングする第１のインタフェースソリューションを生成することを含むことができる。動作は、ＨＬＳカーネルとＤＰＥアレイに実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成することと、接続グラフおよびＨＬＳカーネルに基づいてブロック図を生成することとを含むことができ、ブロック図は合成可能である。動作は、第１のインタフェースソリューションに基づいてブロック図の実装フローを実行することと、ＤＰＥアレイの１つまたは複数のＤＰＥでの実装のためにアプリケーションのソフトウェア部分をコンパイルすることとをさらに含むことができる。
別の態様では、コンピュータプログラム製品は、記憶されたプログラムコードを有するコンピュータ可読記憶媒体を含む。プログラムコードは、動作を開始するためにコンピュータハードウェアによって実行可能である。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションについて、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイとＰＬとを結合するインタフェースブロックのハードウェアリソースにマッピングする第１のインタフェースソリューションを生成することを含むことができる。動作は、ＨＬＳカーネルとＤＰＥアレイに実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成することと、接続グラフおよびＨＬＳカーネルに基づいてブロック図を生成することとを含むことができ、ブロック図は合成可能である。動作は、第１のインタフェースソリューションに基づいてブロック図の実装フローを実行することと、ＤＰＥアレイの１つまたは複数のＤＰＥでの実装のためにアプリケーションのソフトウェア部分をコンパイルすることとをさらに含むことができる。
この概要セクションは、特定の概念を紹介するためにのみ提供され、特許請求される主題の重要なまたは本質的な特徴を特定するためのものではない。本発明の構成の他の特徴は、添付の図面および以下の詳細な説明から明らかになるであろう。
図面の簡単な説明
本発明の構成は、例として添付の図面に示されている。しかしながら、図面は、示された特定の実装のみに本発明の構成を限定するものと解釈されるべきではない。以下の詳細な説明を検討し、図面を参照すると、様々な態様および利点が明らかになるであろう。
本明細書に記載の１つまたは複数の実施形態で使用するためのコンピューティングノードの例を示す。 集積回路（ＩＣ）のシステムオンチップ（ＳｏＣ）タイプのための例示的なアーキテクチャを示す。 図２のＤＰＥアレイのデータ処理エンジン（ＤＰＥ）の例示的なアーキテクチャを示す。 図３の例示的なアーキテクチャのさらなる態様を示す。 ＤＰＥアレイの別の例示的なアーキテクチャを示す。 ＤＰＥアレイのＳｏＣインタフェースブロックのタイルの例示的なアーキテクチャを示す。 図１のネットワークオンチップ（ＮｏＣ）の例示的な実装を示す。 図１のＳｏＣからＮｏＣまでのエンドポイント回路間の接続を示すブロック図である。 他の例によるＮｏＣを示すブロック図である。 ＮｏＣをプログラムする例示的な方法を示す。 ＮｏＣをプログラムする別の例示的な方法を示す。 エンドポイント回路間のＮｏＣを通る例示的なデータパスを示す。 ＮｏＣに関連する読み出し／書き込み要求および応答を処理する例示的な方法を示す。 ＮｏＣマスタユニットの例示的な実装を示す。 ＮｏＣスレーブユニットの例示的な実装を示す。 図１に関連して説明したシステムによって実行可能な例示的なソフトウェアアーキテクチャを示す。 図１に関連して記載されたようなシステムを使用してＳｏＣにマップされたアプリケーションの例を示す。 図１に関連して記載されたようなシステムを使用してＳｏＣにマップされたアプリケーションの例を示す。 ＳｏＣにマップされた別のアプリケーションの例示的な実装を示す。 図１に関連して説明したシステムによって実行可能な別の例示的なソフトウェアアーキテクチャを示す。 ＳｏＣにアプリケーションを実装するための設計フローを実行する例示的な方法を示す。 ＳｏＣにアプリケーションを実装するための設計フローを実行する別の例示的な方法を示す。 ハードウェアコンパイラとＤＰＥコンパイラとの間の例示的な通信方法を示す。 ＳｏＣインタフェースブロックソリューションを処理する例示的な方法を示す。 ＳｏＣに実装するためのアプリケーションの別の例を示す。 ＤＰＥコンパイラによって生成されたＳｏＣインタフェースブロックソリューションの例を示す。 ＤＰＥコンパイラによって受信されたルーティング可能なＳｏＣインタフェースブロック制約の例を示す。 ルーティング不可能なＳｏＣインタフェースブロック制約の例を示す。 ＤＰＥコンパイラが図２７のソフトタイプＳｏＣインタフェースブロック制約を無視する例を示す。 ルーティング不可能なＳｏＣインタフェースブロック制約の別の例を示す。 図２９のＤＰＥノードの例示的なマッピングを示す。 ルーティング不可能なＳｏＣインタフェースブロック制約の別の例を示す。 図３１のＤＰＥノードの例示的なマッピングを示す。 図１のシステムによって実行可能な別の例示的なソフトウェアアーキテクチャを示す。 ＳｏＣにアプリケーションを実装するための設計フローを実行する別の例示的な方法を示す。 ＳｏＣにアプリケーションを実装するための設計フローを実行する別の例示的な方法を示す。
発明を実施するための形態
本開示は、新規な特徴を定義する特許請求の範囲で完結するが、本開示内で説明される様々な特徴は、図面と併せて説明を考慮することによってよりよく理解されると考えられる。本明細書に記載の１つまたは複数のプロセス、１つまたは複数の機械、１つまたは複数の製造物、およびそれらの任意の変形は、例示の目的で提供される。本開示内に記載された特定の構造的および機能的詳細は、限定として解釈されるべきではなく、単に特許請求の範囲の基礎として、および実質的に任意の適切に詳細な構造に記載された特徴を様々に使用することを当業者に教示するための代表的な基礎として解釈されるべきである。さらに、本開示内で使用される用語および語句は、限定することを意図するものではなく、むしろ記載された特徴の理解可能な説明を提供することを意図している。
本開示は、集積回路（ＩＣ）に関し、より詳細には、ヘテロジニアスプログラマブルＩＣ内のハードウェア部分およびソフトウェア部分を含むアプリケーションを実装することに関する。ヘテロジニアスプログラマブルＩＣの例は、本明細書において「プログラマブル論理」または「ＰＬ」と称されるプログラマブル回路と、複数のハードワイヤードおよびプログラマブルデータ処理エンジン（ＤＰＥ）とを含むデバイス、たとえば、集積回路である。複数のＤＰＥは、システムオンチップ（ＳｏＣ）インタフェースブロックを介してＩＣのＰＬに通信可能にリンクされたアレイに配置されてもよい。本開示内で定義されるように、ＤＰＥは、プログラムコードを実行することができるコアと、コアに結合されたメモリモジュールとを含むハードワイヤードプログラマブル回路ブロックである。ＤＰＥは、本開示内でより詳細に説明するように、互いに通信することができる。
記載されているようなデバイスでの実装を意図したアプリケーションは、デバイスのＰＬを使用して実装されるハードウェア部分と、デバイスのＤＰＥアレイに実装され、それによって実行されるソフトウェア部分とを含む。デバイスはまた、さらなるプログラムコード、例えば、アプリケーションの別のソフトウェア部分を実行することができるハードワイヤードプロセッサシステム、つまり「ＰＳ」を含むことができる。一例として、ＰＳは、中央処理装置、つまり「ＣＰＵ」またはプログラムコードを実行することができる他のハードワイヤードプロセッサを含む。このように、アプリケーションはまた、ＰＳのＣＰＵによる実行を意図したさらなるソフトウェア部分を含むことができる。
本開示内で説明される本発明の構成によれば、データ処理システムによって実行され得る設計フローが提供される。設計フローは、ＰＬ、ＤＰＥアレイ、および／またはＰＳを含むヘテロジニアスプログラマブルＩＣ内のアプリケーションのハードウェア部分およびソフトウェア部分の両方を実装することができる。ＩＣはまた、プログラマブルネットワークオンチップ（ＮｏＣ）を含むことができる。
いくつかの実装形態では、アプリケーションは、複数の相互接続されたノードを含むデータフロー・グラフとして指定される。データフロー・グラフのノードは、ＤＰＥアレイ内またはＰＬ内での実装のために指定される。例えば、ＤＰＥに実装されたノードは、ＤＰＥアレイ内の特定のＤＰＥに最終的にマッピングされる。アプリケーションに使用されるアレイの各ＤＰＥによって実行されるオブジェクトコードは、ノードを実装するために生成される。例えば、ＰＬに実装されたノードは、ＰＬに合成され実装されてもよいし、予め構築されたコア（例えば、レジスタ転送レベルまたは「ＲＴＬ」コア）を使用して実装されてもよい。
本発明の構成は、ＩＣの異なるヘテロジニアスサブシステムにおける実装のためにアプリケーションの異なる部分の構築および統合を調整することができる例示的な設計フローを提供する。例示的な設計フロー内の異なる段階は、特定のサブシステムを対象とする。例えば、設計フローの１つまたは複数の段階は、アプリケーションのハードウェア部分をＰＬに実装することを目的とし、設計フローの１つまたは複数の他の段階は、アプリケーションのソフトウェア部分をＤＰＥアレイに実装することを目的とする。さらに、設計フローの１つまたは複数の他の段階は、アプリケーションの別のソフトウェア部分をＰＳに実装することを目的としている。設計フローのさらに他の段階は、ＮｏＣを介して異なるサブシステムおよび／または回路ブロック間のパスまたはデータ転送を実装することを目的としている。
異なるサブシステムに対応する例示的な設計フローの異なる段階は、サブシステム固有の異なるコンパイラによって実行することができる。例えば、ソフトウェア部分は、ＤＰＥコンパイラおよび／またはＰＳコンパイラを使用して実装されてもよい。ＰＬに実装されるハードウェア部分は、ハードウェアコンパイラによって実装されてもよい。ＮｏＣのためのパスは、ＮｏＣコンパイラによって実装されてもよい。様々なコンパイラは、アプリケーションがＩＣ内で実行可能に実装されるソリューションに収束するように、アプリケーションによって指定されたそれぞれのサブシステムを実装しながら、互いに通信および対話することができる。例えば、コンパイラは、アプリケーションに対して指定された設計メトリックが満たされるソリューションに収束するように、動作中に設計データを交換することができる。さらに、達成されるソリューション（例えば、デバイスにおけるアプリケーションの実装）は、アプリケーションの様々な部分がデバイス内のそれぞれのサブシステムにマッピングされ、異なるサブシステム間のインタフェースが一貫しており、相互に同調しているものである。
本開示内に記載された例示的な設計フローを使用して、システムは、他の場合、アプリケーションのすべての部分が一緒にデバイス上に実装される場合などよりも短い時間（例えば、より少ないランタイム）で、ヘテロジニアスプログラマブルＩＣ内にアプリケーションを実装することができる。さらに、本開示内に記載された例示的な設計フローは、ヘテロジニアスプログラマブルＩＣにおけるアプリケーションの実装の結果（例えば、タイミング、面積、電力などの設計メトリックの閉鎖）として得られる実現可能性および品質を達成し、これは、アプリケーションの各部分が完全に独立してマッピングされ、次いでまとめられるまたは結合される他の従来技術を使用して得られる結果よりも優れていることが多い。例示的な設計フローは、少なくとも部分的に、異なるサブシステム間の共有インタフェース制約に依存する、本明細書に記載の緩やかに結合されたジョイント収束技術によって、これらの結果を達成する。
本発明の構成のさらなる態様は、図面を参照して以下により詳細に説明される。説明を簡単かつ明確にするために、図に示す要素は必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明確にするために他の要素に対して誇張されている場合がある。さらに、適切であると考えられる場合、対応する、類似の、または同様の特徴を示すために、図面間で参照番号が繰り返される。
図１は、コンピューティングノード１００の例を示す。コンピューティングノード１００は、ホストデータ処理システム（ホストシステム）１０２およびハードウェアアクセラレーションボード１０４を含むことができる。コンピューティングノード１００は、ハードウェアアクセラレーションボードと共に使用することができるコンピューティング環境の一実施例にすぎない。これに関して、コンピューティングノード１００は、スタンドアロン容量で、ベアメタルサーバとして、コンピューティングクラスタの一部として、またはクラウドコンピューティング環境内のクラウドコンピューティングノードとして使用することができる。図１は、本明細書に記載の例の使用または機能の範囲に関するいかなる限定も示唆することを意図していない。コンピューティングノード１００は、ＳｏＣ２００内のアプリケーションの実装に関連して本開示内で説明される様々な動作を実行することができるシステムおよび／またはコンピュータハードウェアの例である。例えば、コンピューティングノード１００は、電子設計自動化（ＥＤＡ）システムを実装するために使用することができる。
ホストシステム１０２は、他の多数の汎用または専用コンピューティングシステム環境または構成で動作可能である。ホストシステム１０２と共に使用するのに適し得るコンピューティングシステム、環境、および／または構成の例には、パーソナルコンピュータシステム、サーバコンピュータシステム、シンクライアント、シッククライアント、ハンドヘルドデバイスまたはラップトップデバイス、マルチプロセッサシステム、マイクロプロセッサベースのシステム、セットトップボックス、プログラマブル家電、ネットワークＰＣ、ミニコンピュータシステム、メインフレームコンピュータシステム、および上記のシステムまたはデバイスのいずれかを含む分散クラウドコンピューティング環境などが含まれるが、これらに限定されない。
図示のように、ホストシステム１０２は、コンピュータまたはサーバなどのコンピューティングデバイスの形態で示されている。ホストシステム１０２は、スタンドアロンデバイスとして、クラスタ内で、または通信ネットワークを介してリンクされたリモート処理デバイスによってタスクが実行される分散クラウドコンピューティング環境内で実装することができる。分散クラウドコンピューティング環境では、プログラムモジュールは、メモリ記憶装置を含むローカルおよびリモートコンピュータシステム記憶媒体の両方に配置することができる。ホストシステム１０２の構成要素は、限定はしないが、１つまたは複数のプロセッサ１０６（例えば、中央処理装置）、メモリ１０８、およびメモリ１０８を含む様々なシステム構成要素をプロセッサ１０６に結合するバス１１０を含むことができる。プロセッサ１０６は、プログラムコードを実行することができる様々なプロセッサのいずれかを含むことができる。例示的なプロセッサタイプは、ｘ８６タイプのアーキテクチャ（ＩＡ－３２、ＩＡ－６４など）を有するプロセッサ、パワーアーキテクチャ、ＡＲＭプロセッサなどを含むが、これらに限定されない。
バス１１０は、メモリバスまたはメモリコントローラ、周辺バス、加速グラフィックスポート、および様々な利用可能なバスアーキテクチャのいずれかを使用するプロセッサまたはローカルバスを含む、いくつかのタイプの通信バス構造のいずれかのうちの１つまたは複数を表す。限定ではなく例として、そのようなアーキテクチャは、業界標準アーキテクチャ（ＩＳＡ）バス、マイクロチャネルアーキテクチャ（ＭＣＡ）バス、拡張ＩＳＡ（ＥＩＳＡ）バス、ビデオエレクトロニクス標準化協会（ＶＥＳＡ）ローカルバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、およびＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）バスを含む。
ホストシステム１０２は、典型的には、様々なコンピュータ可読媒体を含む。そのような媒体は、ホストシステム１０２によってアクセス可能な任意の利用可能な媒体であってもよく、揮発性媒体、不揮発性媒体、リムーバブルメディア、および／または非リムーバブルメディアの任意の組み合わせを含んでもよい。
メモリ１０８は、ランダムアクセスメモリ（ＲＡＭ）１１２および／またはキャッシュメモリ１１４などの揮発性メモリの形態のコンピュータ可読媒体を含むことができる。ホストシステム１０２はまた、他のリムーバブル／非リムーバブル、揮発性／不揮発性コンピュータシステム記憶媒体を含んでもよい。一例として、記憶システム１１６は、非リムーバルな不揮発性磁気媒体（図示せず、典型的には「ハードドライブ」と呼ばれる）からの読み出しおよびそれへの書き込みのために提供されてもよい。図示されていないが、リムーバル、非リムーバルな不揮発性磁気ディスク（例えば、「フロッピーディスク」）から読み出しおよびそれへ書き込むための磁気ディスクドライブ、およびＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、または他の光学媒体などのリムーバルな不揮発性光ディスクから読み出しおよびそれへ書き込むための光ディスクドライブを提供することができる。そのような場合、各々は、１つまたは複数のデータメディアインタフェースによってバス１１０に接続することができる。以下にさらに示され説明されるように、メモリ１０８は、本開示内で説明される機能および／または動作を実行するように構成されたプログラムモジュール（例えば、プログラムコード）のセット（例えば、少なくとも１つ）を有する少なくとも１つのコンピュータプログラム製品を含むことができる。
プログラムモジュール１２０のセット（少なくとも１つ）を有するプログラム／ユーティリティ１１８は、限定ではなく例として、メモリ１０８、ならびにオペレーティングシステム、１つまたは複数のアプリケーションプログラム、他のプログラムモジュール、およびプログラムデータに記憶することができる。プログラムモジュール１２０は、一般に、本明細書に記載の本発明の実施形態の機能および／または方法論を実行する。例えば、プログラムモジュール１２０は、ハードウェアアクセラレーションボード１０４および／またはＳｏＣ２００と通信するための、１つまたは複数のアプリケーションおよびドライバまたはデーモンを含むことができる。
プログラム／ユーティリティ１１８は、プロセッサ１０６によって実行可能である。プログラム／ユーティリティ１１８ならびにプロセッサ１０６によって使用、生成、および／または操作される任意のデータ項目は、プロセッサ１０６によって使用されると機能性を付与する機能データ構造である。本開示内で定義されるように、「データ構造」は、物理メモリ内のデータモデルのデータ構成の物理的な実装である。したがって、データ構造は、メモリ内の特定の電気的または磁気的構造要素から形成される。データ構造は、プロセッサを使用して実行されるアプリケーションプログラムによって使用されるように、メモリに記憶されたデータに物理的編成を課す。
ホストシステム１０２は、バス１１０に通信可能にリンクされた１つまたは複数の入力／出力（Ｉ／Ｏ）インタフェース１２８を含むことができる。Ｉ／Ｏインタフェース１２８は、ホストシステム１０２に、外部デバイスと通信すること、ユーザがホストシステム１０２と対話することを可能にする外部デバイスに結合すること、ホストシステム１０２が他のコンピューティングデバイスと通信することを可能にする外部デバイスに結合することなどを可能にする。例えば、ホストシステム１０２は、Ｉ／Ｏインタフェース１２８を介してディスプレイ１３０およびハードウェアアクセラレーションボード１０４に通信可能にリンクされてもよい。ホストシステム１０２は、Ｉ／Ｏインタフェース１２８を介してキーボード（図示せず）などの他の外部装置に結合されてもよい。Ｉ／Ｏインタフェース１２８の例は、ネットワークカード、モデム、ネットワークアダプタ、ハードウェアコントローラなどを含むことができるが、これらに限定されない。
例示的な実装形態では、ホストシステム１０２がハードウェアアクセラレーションボード１０４と通信するためのＩ／Ｏインタフェース１２８は、ＰＣＩｅアダプタである。ハードウェアアクセラレーションボード１０４は、ホストシステム１０２に結合する回路基板、例えばカードとして実装されてもよい。ハードウェアアクセラレーションボード１０４は、例えば、カードスロット、例えば、ホストシステム１０２の利用可能なバスおよび／またはＰＣＩｅスロットに挿入されてもよい。
ハードウェアアクセラレーションボード１０４は、ＳｏＣ２００を含む。ＳｏＣ２００は、ヘテロジニアスプログラマブルＩＣであり、したがって、複数のヘテロジニアスサブシステムを有する。ＳｏＣ２００の例示的なアーキテクチャは、図２に関連してより詳細に説明される。ハードウェアアクセラレーションボード１０４はまた、ＳｏＣ２００に結合された揮発性メモリ１３４と、同じくＳｏＣ２００に結合された不揮発性メモリ１３６とを含む。揮発性メモリ１３４は、ＲＡＭとして実装されてもよく、ＳｏＣ２００の「ローカルメモリ」とみなされ、一方、ホストシステム１０２内にあるメモリ１０８は、ＳｏＣ２００に対してローカルではなく、むしろホストシステム１０２に対してローカルであるとみなされる。いくつかの実装形態では、揮発性メモリ１３４は、複数ギガバイトのＲＡＭ、例えば６４ＧＢのＲＡＭを含むことができる。不揮発性メモリ１３６の例は、フラッシュメモリである。
図１の例では、コンピューティングノード１００は、ＳｏＣ２００用のアプリケーション上で動作し、ＳｏＣ２００内にアプリケーションを実装することができる。アプリケーションは、ＳｏＣ２００において利用可能な異なるヘテロジニアスサブシステムに対応するハードウェア部分およびソフトウェア部分を含むことができる。一般に、コンピューティングノード１００は、ＳｏＣ２００による実行のためにアプリケーションをＳｏＣ２００にマッピングすることができる。
図２は、ＳｏＣ２００の例示的なアーキテクチャを示す。ＳｏＣ２００は、プログラマブルＩＣおよび統合プログラマブルデバイスプラットフォームの例である。図２の例では、図示されたＳｏＣ２００の様々な異なるサブシステムまたは領域は、単一の統合されたパッケージ内に提供された単一のダイ上に実装されてもよい。他の例では、異なるサブシステムは、単一の統合パッケージとして提供された複数の相互接続されたダイ上に実装されてもよい。
この例では、ＳｏＣ２００は、異なる機能を有する回路を有する複数の領域を含む。この例では、ＳｏＣ２００は、オプションとして、データ処理エンジン（ＤＰＥ）アレイ２０２を含む。ＳｏＣ２００は、プログラマブル論理（ＰＬ）領域２１４（以下、ＰＬ領域またはＰＬ）、プロセッシングシステム（ＰＳ）２１２、ネットワークオンチップ（ＮｏＣ）２０８、および１つまたは複数のハードワイヤード回路ブロック２１０を含む。ＤＰＥアレイ２０２は、ＳｏＣ２００の他の領域へのインタフェースを有する複数の相互接続されたハードワイヤードのプログラマブルプロセッサとして実装される。
ＰＬ２１４は、指定された機能を実行するようにプログラムされ得る回路である。一例として、ＰＬ２１４は、フィールドプログラマブルゲートアレイタイプの回路として実装されてもよい。ＰＬ２１４は、プログラマブル回路ブロックのアレイを含むことができる。ＰＬ２１４内のプログラマブル回路ブロックの例には、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭおよび／またはＵｌｔｒａＲＡＭまたはＵＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、クロックマネージャ、および／または遅延ロックループ（ＤＬＬ）が含まれるが、これらに限定されない。
ＰＬ２１４内の各プログラマブル回路ブロックは、通常、プログラマブル相互接続回路とプログラマブル論理回路の両方を含む。プログラマブル相互接続回路は、通常、プログラマブル相互接続点（ＰＩＰ）によって相互接続された様々な長さの多数の相互接続ワイヤを含む。通常、相互接続ワイヤは、ビットごとに（例えば、各ワイヤが１ビットの情報を伝達する場合）接続を提供するように（例えば、ワイヤごとに）構成される。プログラマブル論理回路は、例えば、ルックアップテーブル、レジスタ、算術論理などを含むことができるプログラマブル要素を使用してユーザ設計の論理を実装する。プログラマブル相互接続およびプログラマブル論理回路は、プログラマブル素子がどのように構成され動作するかを定義する内部構成メモリセルに構成データをロードすることによってプログラムすることができる。
ＰＳ２１２は、ＳｏＣ２００の一部として製造されるハードワイヤード回路として実装される。ＰＳ２１２は、各々がプログラムコードを実行することができる様々な異なるプロセッサタイプのいずれかとして実装されるか、またはそれらを含むことができる。例えば、ＰＳ２１２は、個別のプロセッサ、例えば、プログラムコードを実行することができる単一のコアとして実装されてもよい。別の例では、ＰＳ２１２は、マルチコアプロセッサとして実現されてもよい。さらに別の例では、ＰＳ２１２は、１つまたは複数のコア、モジュール、コプロセッサ、インタフェース、および／またはその他のリソースを含んでもよい。ＰＳ２１２は、様々な異なるタイプのアーキテクチャのいずれかを使用して実装されてもよい。ＰＳ２１２を実装するために使用することができる例示的なアーキテクチャは、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、ＧＰＵアーキテクチャ、モバイルプロセッサアーキテクチャ、ＤＳＰアーキテクチャ、コンピュータ可読命令もしくはプログラムコードを実行することができる他の適切なアーキテクチャ、および／または異なるプロセッサおよび／もしくはプロセッサアーキテクチャの組み合わせを含むことができるが、これらに限定されない。
ＮｏＣ２０８は、ＳｏＣ２００内のエンドポイント回路間でデータを共有するための相互接続ネットワークを含む。エンドポイント回路は、ＤＰＥアレイ２０２、ＰＬ領域２１４、ＰＳ２１２、および／またはハードワイヤード回路ブロック２１０に配置することができる。ＮｏＣ２０８は、専用スイッチングによる高速データパスを含むことができる。一例では、ＮｏＣ２０８は、水平パス、垂直パス、または水平パスおよび垂直パスの両方を含む。図１に示す領域の配置および数は一例に過ぎない。ＮｏＣ２０８は、選択された構成要素および／またはサブシステムを接続するためにＳｏＣ２００内で利用可能な共通インフラストラクチャの一例である。
ＮｏＣ２０８は、ＰＬ２１４、ＰＳ２１２、およびハードワイヤード回路ブロック２１０のうちの選択されたものへの接続を提供する。ＮｏＣ２０８はプログラム可能である。他のプログラマブル回路と共に使用されるプログラマブルＮｏＣの場合、ＳｏＣ２０８内での実装のためにユーザ回路設計が作成されるまで、ＮｏＣ２００を通ってルーティングされるネットおよび／またはデータ転送は未知である。ＮｏＣ２０８は、スイッチおよびインタフェースなどのＮｏＣ２０８内の要素がどのように構成され、スイッチ間およびＮｏＣインタフェース間でデータを渡すように動作するかを定義する内部構成レジスタに構成データをロードすることによってプログラムすることができる。
ＮｏＣ２０８は、ＳｏＣ２００の一部として製造され、物理的に修正可能ではないが、ユーザ回路設計の異なるマスタ回路と異なるスレーブ回路との間の接続を確立するようにプログラムすることができる。例えば、ＮｏＣ２０８は、ユーザ指定のマスタ回路およびスレーブ回路を接続するパケット交換ネットワークを確立することができる複数のプログラマブルスイッチを含むことができる。これに関して、ＮｏＣ２０８は、異なる回路設計に適応することができ、各異なる回路設計は、ＮｏＣ２０８によって結合され得るＳｏＣ２００内の異なる位置に実装されたマスタ回路およびスレーブ回路の異なる組み合わせを有する。ＮｏＣ２０８は、ユーザ回路設計のマスタ回路およびスレーブ回路の間で、例えばアプリケーションデータおよび／または構成データなどのデータをルーティングするようにプログラムすることができる。例えば、ＮｏＣ２０８は、ＰＬ２１４内に実装された異なるユーザ指定回路をＰＳ２１２および／またはＤＰＥアレイ２０２と、異なるハードワイヤード回路ブロックと、および／またはＳｏＣ２００の外部の異なる回路および／またはシステムと結合するようにプログラムすることができる。
ハードワイヤード回路ブロック２１０は、入力／出力（Ｉ／Ｏ）ブロック、および／またはＳｏＣ２００の外部の回路および／またはシステム、メモリコントローラなどと信号を送受信するためのトランシーバを含むことができる。異なるＩ／Ｏブロックの例は、シングルエンドおよび疑似差動Ｉ／Ｏならびに高速差動クロックトランシーバを含むことができる。さらに、ハードワイヤード回路ブロック２１０は、特定の機能を実行するように実装されてもよい。ハードワイヤード回路ブロック２１０の追加の例には、暗号化エンジン、デジタル－アナログ変換器、アナログ－デジタル変換器などが含まれるが、これらに限定されない。ＳｏＣ２００内のハードワイヤード回路ブロック２１０は、本明細書では時々、特定用途向けブロックと呼ばれることがある。
図２の例では、ＰＬ２１４は２つの別々の領域に示されている。別の例では、ＰＬ２１４は、プログラマブル回路の統合領域として実装されてもよい。さらに別の例では、ＰＬ２１４は、プログラマブル回路の３つ以上の異なる領域として実装されてもよい。ＰＬ２１４の特定の組織は、限定を意図するものではない。ここで、ＳｏＣ２００は、１つまたは複数のＰＬ領域２１４、ＰＳ２１２、およびＮｏＣ２０８を含む。
他の例示的な実装形態では、ＳｏＣ２００は、ＩＣの異なる領域に配置された２つ以上のＤＰＥアレイ２０２を含むことができる。さらに他の例では、ＳｏＣ２００は、マルチダイＩＣとして実装されてもよい。その場合、各サブシステムは、異なるダイ上に実装されてもよい。異なるダイは、ＩＣがマルチチップモジュール（ＭＣＭ）などとして実装される積層ダイアーキテクチャを使用して、インターポーザ上にダイを並べて積層するなど、様々な利用可能なマルチダイＩＣ技術のいずれかを使用して通信可能にリンクされてもよい。マルチダイＩＣの例では、各ダイは、単一のサブシステム、２つ以上のサブシステム、サブシステムおよび別の部分サブシステム、またはそれらの任意の組み合わせを含むことができることを理解されたい。
ＤＰＥアレイ２０２は、ＳｏＣインタフェースブロック２０６を含むＤＰＥ２０４の２次元アレイとして実装される。ＤＰＥアレイ２０２は、以下でより詳細に説明する様々な異なるアーキテクチャのいずれかを使用して実装することができる。限定ではなく例示を目的として、図２は、整列した行および整列した列に配置されたＤＰＥ２０４を示す。しかしながら、他の実施形態では、ＤＰＥ２０４は、選択された行および／または列のＤＰＥが隣接する行および／または列のＤＰＥに対して水平方向に反転または裏返されるように配置されてもよい。１つまたは複数の他の実施形態では、ＤＰＥの行および／または列は、隣接する行および／または列に対してオフセットされてもよい。１つまたは複数あるいはすべてのＤＰＥ２０４は、各々がプログラムコードを実行することができる１つまたは複数のコアを含むように実装されてもよい。ＤＰＥ２０４の数、ＤＰＥ２０４の特定の配置、および／またはＤＰＥ２０４の配向は、限定的であることを意図しない。
ＳｏＣインタフェースブロック２０６は、ＤＰＥ２０４をＳｏＣ２００の１つまたは複数の他のサブシステムに結合することができる。１つまたは複数の実施形態では、ＳｏＣインタフェースブロック２０６は、隣接するＤＰＥ２０４に結合される。例えば、ＳｏＣインタフェースブロック２０６は、ＤＰＥアレイ２０２内のＤＰＥの最下段の各ＤＰＥ２０４に直接結合することができる。例示では、ＳｏＣインタフェースブロック２０６は、ＤＰＥ２０４－１、２０４－２、２０４－３、２０４－４、２０４－５、２０４－６、２０４－７、２０４－８、２０４－９、および２０４－１０に直接接続されてもよい。
図２は、例示を目的として提供されている。他の実施形態では、ＳｏＣインタフェースブロック２０６は、ＤＰＥアレイ２０２の上部、ＤＰＥアレイ２０２の左側（例えば、列として）、ＤＰＥアレイ２０２の右側（例えば、列として）、またはＤＰＥアレイ２０２内およびその周囲の複数の位置（例えば、ＤＰＥアレイ２０２内の１つまたは複数の介在する行および／または列として）に配置されてもよい。ＳｏＣインタフェースブロック２０６のレイアウトおよび位置に応じて、ＳｏＣインタフェースブロック２０６に結合された特定のＤＰＥは変化し得る。
例示の目的のために、ＳｏＣインタフェースブロック２０６がＤＰＥ２０４の左に位置する場合、ＳｏＣインタフェースブロック２０６は、ＤＰＥ２０４－１、ＤＰＥ２０４－１１、ＤＰＥ２０４－２１、およびＤＰＥ２０４－３１を含むＤＰＥの左列に直接結合されてもよい。ＳｏＣインタフェースブロック２０６がＤＰＥ２０４の右に位置する場合、ＳｏＣインタフェースブロック２０６は、ＤＰＥ２０４－１０、ＤＰＥ２０４－２０、ＤＰＥ２０４－３０、およびＤＰＥ２０４－４０を含むＤＰＥの右列に直接結合されてもよい。ＳｏＣインタフェースブロック２０６がＤＰＥ２０４の最上部に位置する場合、ＳｏＣインタフェースブロック２０６は、ＤＰＥ２０４－３１、ＤＰＥ２０４－３２、ＤＰＥ２０４－３３、ＤＰＥ２０４－３４、ＤＰＥ２０４－３５、ＤＰＥ２０４－３６、ＤＰＥ２０４－３７、ＤＰＥ２０４－３８、ＤＰＥ２０４－３９、およびＤＰＥ２０４－４０を含むＤＰＥの最上段に結合されてもよい。ＳｏＣインタフェースブロック２０６が複数の位置に位置する場合、ＳｏＣインタフェースブロック２０６に直接接続される特定のＤＰＥは変化し得る。例えば、ＳｏＣインタフェースブロックがＤＰＥアレイ２０２内の行および／または列として実装される場合、ＳｏＣインタフェースブロック２０６に直接結合されるＤＰＥは、ＳｏＣインタフェースブロック２０６の一方または両方の側のＳｏＣインタフェースブロック２０６に隣接するＤＰＥであってもよい。
ＤＰＥ２０４は、ＤＰＥ相互接続（図示せず）によって相互接続され、ＤＰＥ相互接続は、まとめて考えると、ＤＰＥ相互接続ネットワークを形成する。したがって、ＳｏＣインタフェースブロック２０６は、ＳｏＣインタフェースブロック２０６に直接接続されたＤＰＥアレイ２０２の１つまたは複数の選択されたＤＰＥ２０４と通信し、それぞれのＤＰＥ２０４内に実装されたＤＰＥ相互接続から形成されたＤＰＥ相互接続ネットワークを利用することによって、ＤＰＥアレイ２０２の任意のＤＰＥ２０４と通信することができる。
ＳｏＣインタフェースブロック２０６は、ＤＰＥアレイ２０２内の各ＤＰＥ２０４を、ＳｏＣ２００の１つまたは複数の他のサブシステムと結合することができる。例えば、ＳｏＣインタフェースブロック２０６は、ＤＰＥアレイ２０２をＮｏＣ２０８およびＰＬ２１４に結合することができる。したがって、ＤＰＥアレイ２０２は、ＰＬ２１４、ＰＳ２１２、および／またはハードワイヤード回路ブロック２１０のいずれかに実装された回路ブロックと通信することができる。例えば、ＳｏＣインタフェースブロック２０６は、選択されたＤＰＥ２０４とＰＬ２１４との間の接続を確立することができる。ＳｏＣインタフェースブロック２０６はまた、選択されたＤＰＥ２０４とＮｏＣ２０８との間の接続を確立することができる。ＮｏＣ２０８を介して、選択されたＤＰＥ２０４は、ＰＳ２１２および／またはハードワイヤード回路ブロック２１０と通信することができる。選択されたＤＰＥ２０４は、ＳｏＣインタフェースブロック２０６およびＰＬ２１４を介してハードワイヤード回路ブロック２１０と通信することができる。特定の実施形態では、ＳｏＣインタフェースブロック２０６は、ＳｏＣ２００の１つまたは複数のサブシステムに直接結合することができる。例えば、ＳｏＣインタフェースブロック２０６は、ＰＳ２１２および／またはハードワイヤード回路ブロック２１０に直接結合されてもよい。
１つまたは複数の実施形態では、ＤＰＥアレイ２０２は、単一のクロックドメインを含む。ＮｏＣ２０８、ＰＬ２１４、ＰＳ２１２、および様々なハードワイヤード回路ブロック２１０などの他のサブシステムは、１つまたは複数の別個のまたは異なるクロックドメイン内にあってもよい。さらに、ＤＰＥアレイ２０２は、他のサブシステムとインタフェースするために使用され得る追加のクロックを含むことができる。特定の実施形態では、ＳｏＣインタフェースブロック２０６は、ＤＰＥアレイ２０２のＤＰＥ２０４に提供または分配することができる１つまたは複数のクロック信号を生成することができるクロック信号生成器を含む。
ＤＰＥアレイ２０２は、ＤＰＥ２０４とＳｏＣインタフェースブロック２０６との間の接続性、ならびにＤＰＥ２０４およびＳｏＣインタフェースブロック２０６がどのように動作するかを定義する内部構成メモリセル（「構成レジスタ」とも呼ばれる）に構成データをロードすることによってプログラムすることができる。例えば、特定のＤＰＥ２０４またはＤＰＥ２０４のグループがサブシステムと通信する場合、ＤＰＥ２０４およびＳｏＣインタフェースブロック２０６はそうするようにプログラムされる。同様に、１つまたは複数の特定のＤＰＥ２０４が１つまたは複数の他のＤＰＥ２０４と通信する場合、ＤＰＥはそうするようにプログラムされる。ＤＰＥ２０４およびＳｏＣインタフェースブロック２０６は、構成データをＤＰＥ２０４およびＳｏＣインタフェースブロック２０６内の構成レジスタにそれぞれロードすることによってプログラムすることができる。別の例では、ＳｏＣインタフェースブロック２０６の一部であるクロック信号生成器は、ＤＰＥアレイ２０２に提供されるクロック周波数を変えるために構成データを使用してプログラム可能であり得る。
図３は、図２のＤＰＥアレイ２０２のＤＰＥ２０４の例示的なアーキテクチャを示す。図３の例では、ＤＰＥ２０４は、コア３０２、メモリモジュール３０４、およびＤＰＥ相互接続３０６を含む。各ＤＰＥ２０４は、ＳｏＣ２００のハードワイヤードプログラマブル回路ブロックとして実装されている。
コア３０２は、ＤＰＥ２０４のデータ処理能力を提供する。コア３０２は、様々な異なる処理回路のいずれかとして実装されてもよい。図３の例では、コア３０２は、オプションのプログラムメモリ３０８を含む。例示的な実装では、コア３０２は、プログラムコード、例えばコンピュータ可読命令を実行することができるプロセッサとして実装される。その場合、プログラムメモリ３０８が含まれ、コア３０２によって実行される命令を記憶することができる。コア３０２は、例えば、ＣＰＵ、ＧＰＵ、ＤＳＰ、ベクトルプロセッサ、または命令を実行することができる他のタイプのプロセッサとして実装されてもよい。コア３０２は、本明細書に記載の様々なＣＰＵおよび／またはプロセッサアーキテクチャのいずれかを使用して実装することができる。別の例では、コア３０２は、超長命令語（ＶＬＩＷ）ベクトルプロセッサまたはＤＳＰとして実装される。
特定の実施態様では、プログラムメモリ３０８は、コア３０２専用（例えば、コア３０２によって排他的にアクセスされる）の専用プログラムメモリとして実装される。プログラムメモリ３０８は、同じＤＰＥ２０４のコアによってのみ使用されてもよい。したがって、プログラムメモリ３０８は、コア３０２によってのみアクセスされてもよく、他のＤＰＥまたは他のＤＰＥの構成要素と共有されない。プログラムメモリ３０８は、読み出しおよび書き込み動作のための単一のポートを含むことができる。プログラムメモリ３０８は、プログラム圧縮をサポートすることができ、以下により詳細に説明するＤＰＥ相互接続３０６のメモリマップドネットワーク部分を使用してアドレス指定可能である。例えば、ＤＰＥ相互接続３０６のメモリマップドネットワークを介して、プログラムメモリ３０８は、コア３０２によって実行され得るプログラムコードと共にロードされてもよい。
コア３０２は、構成レジスタ３２４を含むことができる。構成レジスタ３２４は、コア３０２の動作を制御するために構成データと共にロードされてもよい。１つまたは複数の実施形態では、コア３０２は、構成レジスタ３２４にロードされた構成データに基づいてアクティブ化および／または非アクティブ化されてもよい。図３の例では、構成レジスタ３２４は、以下でより詳細に説明するＤＰＥ相互接続３０６のメモリマップドネットワークを介してアドレス指定可能（例えば、読み出しおよび／または書き込みが可能である）である。
１つまたは複数の実施形態では、メモリモジュール３０４は、コア３０２によって使用および／または生成されるデータを記憶することができる。例えば、メモリモジュール３０４は、アプリケーションデータを記憶することができる。メモリモジュール３０４は、ランダムアクセスメモリ（ＲＡＭ）などの読み出し／書き込みメモリを含むことができる。したがって、メモリモジュール３０４は、コア３０２によって読み出され消費され得るデータを記憶することができる。メモリモジュール３０４はまた、コア３０２によって書き込まれるデータ（例えば、結果）を記憶することができる。
１つまたは複数の他の実施形態では、メモリモジュール３０４は、ＤＰＥアレイ内の他のＤＰＥの１つまたは複数の他のコアによって使用および／または生成され得るデータ、例えばアプリケーションデータを記憶することができる。ＤＰＥの１つまたは複数の他のコアはまた、メモリモジュール３０４から読み出しおよび／またはメモリモジュールに書き込むことができる。特定の実施形態では、メモリモジュール３０４から読み出しおよび／またはメモリモジュールに書き込むことができる他のコアは、１つまたは複数の隣接するＤＰＥのコアであってもよい。ＤＰＥ２０４（例えば、隣接している）と境界または境界を共有する別のＤＰＥは、ＤＰＥ２０４に対して「隣接する」ＤＰＥであると言われる。コア３０２および隣接するＤＰＥからの１つまたは複数の他のコアがメモリモジュール３０４に対して読み書きすることを可能にすることによって、メモリモジュール３０４は、メモリモジュール３０４にアクセスすることができる異なるＤＰＥおよび／またはコア間の通信をサポートする共有メモリを実装する。
図２を参照すると、例えば、ＤＰＥ２０４－１４、２０４－１６、２０４－５、および２０４－２５は、ＤＰＥ２０４－１５の隣接ＤＰＥと見なされる。一例では、ＤＰＥ２０４－１６、２０４－５、および２０４－２５の各々の中のコアは、ＤＰＥ２０４－１５内のメモリモジュールに対する読み出しおよび書き込みが可能である。特定の実施形態では、メモリモジュールに隣接する隣接ＤＰＥのみが、ＤＰＥ２０４－１５のメモリモジュールにアクセスすることができる。例えば、ＤＰＥ２０４－１５のコアはＤＰＥ２０４－１４のコアとＤＰＥ２０４－１５のメモリモジュールとの間に位置し得るため、ＤＰＥ２０４－１４は、ＤＰＥ２０４－１５に隣接しているが、ＤＰＥ２０４－１５のメモリモジュールに隣接していなくてもよい。したがって、特定の実施形態では、ＤＰＥ２０４－１４のコアは、ＤＰＥ２０４－１５のメモリモジュールにアクセスしなくてもよい。
特定の実施形態では、ＤＰＥのコアが別のＤＰＥのメモリモジュールにアクセスできるかどうかは、メモリモジュールに含まれるメモリインタフェースの数、およびそのようなコアがメモリモジュールのメモリインタフェースのうちの利用可能な１つに接続されているかどうかに依存する。上記の例では、ＤＰＥ２０４－１５のメモリモジュールは４つのメモリインタフェースを含み、ＤＰＥ２０４－１６、２０４－５、および２０４－２５の各々のコアは、そのようなメモリインタフェースに接続されている。ＤＰＥ２０４－１５内のコア３０２自体は、第４のメモリインタフェースに接続されている。各メモリインタフェースは、１つまたは複数の読み出しチャネルおよび／または書き込みチャネルを含むことができる。特定の実施形態では、各メモリインタフェースは、それに取り付けられた特定のコアがメモリモジュール３０４内の複数のバンクに対して同時に読み出しおよび／または書き込みを行うことができるように、複数の読み出しチャネルおよび複数の書き込みチャネルを含む。
他の例では、４つより多くのメモリインタフェースが利用可能であってもよい。そのような他のメモリインタフェースは、ＤＰＥ２０４－１５に対する対角線上のＤＰＥがＤＰＥ２０４－１５のメモリモジュールにアクセスすることを可能にするために使用することができる。例えば、ＤＰＥ２０４－１４、２０４－２４、２０４－２６、２０４－４、および／または２０４－６などのＤＰＥのコアが、ＤＰＥ２０４－１５のメモリモジュールの利用可能なメモリインタフェースにも結合されている場合、そのような他のＤＰＥもまた、ＤＰＥ２０４－１５のメモリモジュールにアクセスすることができる。
メモリモジュール３０４は、構成レジスタ３３６を含むことができる。構成レジスタ３３６は、メモリモジュール３０４の動作を制御するために構成データと共にロードされてもよい。図３の例では、構成レジスタ３３６（および３２４）は、以下でより詳細に説明するＤＰＥ相互接続３０６のメモリマップドネットワークを介してアドレス指定可能（例えば、読み出しおよび／または書き込みが可能である）である。
図３の例では、ＤＰＥ相互接続３０６は、ＤＰＥ２０４に固有のものである。ＤＰＥ相互接続３０６は、ＤＰＥ２０４とＤＰＥアレイ２０２の１つまたは複数の他のＤＰＥとの間の通信および／またはＳｏＣ２００の他のサブシステムとの通信を含む様々な動作を容易にする。ＤＰＥ相互接続３０６はさらに、ＤＰＥ２０４の構成、制御、およびデバッグを可能にする。
特定の実施形態では、ＤＰＥ相互接続３０６は、オンチップ相互接続として実装される。オンチップ相互接続の一例は、アドバンストマイクロコントローラバスアーキテクチャ（ＡＭＢＡ）拡張インタフェース（ＡＸＩ）バス（例えば、またはスイッチ）である。ＡＭＢＡ ＡＸＩバスは、回路ブロックおよび／またはシステム間のオンチップ接続を確立する際に使用するための組み込みマイクロコントローラバスインタフェースである。ＡＸＩバスは、本開示内に記載された本発明の構成と共に使用され得る相互接続回路の例として本明細書に提供され、したがって、限定として意図されていない。相互接続回路の他の例は、他のタイプのバス、クロスバー、および／または他のタイプのスイッチを含むことができる。
１つまたは複数の実施形態では、ＤＰＥ相互接続３０６は、２つの異なるネットワークを含む。第１のネットワークは、ＤＰＥアレイ２０２の他のＤＰＥおよび／またはＳｏＣ２００の他のサブシステムとデータを交換することができる。例えば、第１のネットワークは、アプリケーションデータを交換することができる。第２のネットワークは、ＤＰＥの構成、制御、および／またはデバッグデータなどのデータを交換することができる。
図３の例では、ＤＰＥ相互接続３０６の第１のネットワークは、ストリームスイッチ３２６および１つまたは複数のストリームインタフェース（図示せず）から形成される。例えば、ストリームスイッチ３２６は、コア３０２、メモリモジュール３０４、メモリマップドスイッチ３３２、上のＤＰＥ、左のＤＰＥ、右のＤＰＥ、および下のＤＰＥのそれぞれに接続するためのストリームインタフェースを含む。各ストリームインタフェースは、１つまたは複数のマスタおよび１つまたは複数のスレーブを含むことができる。
ストリームスイッチ３２６は、メモリモジュール３０４のメモリインタフェースに結合されていない非隣接ＤＰＥが、ＤＰＥアレイ２０２のそれぞれのＤＰＥ２０４のＤＰＥ相互接続によって形成されたＤＰＥ相互接続ネットワークを介してコア３０２および／またはメモリモジュール３０４と通信することを可能にすることができる。
再び図２を参照して、ＤＰＥ２０４－１５を基準点として使用すると、ストリームスイッチ３２６は、ＤＰＥ２０４－１４のＤＰＥ相互接続内に位置する別のストリームスイッチに結合され、それと通信することができる。ストリームスイッチ３２６は、ＤＰＥ２０４－２５のＤＰＥ相互接続内に位置する別のストリームスイッチに結合され、それと通信することができる。ストリームスイッチ３２６は、ＤＰＥ２０４－１６のＤＰＥ相互接続内に位置する別のストリームスイッチに結合され、それと通信することができる。ストリームスイッチ３２６は、ＤＰＥ２０４－５のＤＰＥ相互接続内に位置する別のストリームスイッチに結合され、それと通信することができる。したがって、コア３０２および／またはメモリモジュール３０４はまた、ＤＰＥ内のＤＰＥ相互接続を介してＤＰＥアレイ２０２内のＤＰＥのいずれかと通信することができる。
ストリームスイッチ３２６はまた、ＰＬ２１４および／またはＮｏＣ２０８などのサブシステムとインタフェースするために使用されてもよい。一般に、ストリームスイッチ３２６は、回路スイッチングストリーム相互接続またはパケットスイッチングストリーム相互接続として動作するようにプログラムされる。回路スイッチングストリーム相互接続は、ＤＰＥ間の高帯域幅通信に適したポイントツーポイント専用ストリームを実装することができる。パケットスイッチングストリーム相互接続により、ストリームを共有して、複数の論理ストリームを中帯域幅通信用の１つの物理ストリームに時間多重化することが可能になる。
ストリームスイッチ３２６は、構成レジスタ（図３において「ＣＲ」と略記する）３３４を含むことができる。構成データは、ＤＰＥ相互接続３０６のメモリマップドネットワークを介して構成レジスタ３３４に書き込まれてもよい。構成レジスタ３３４にロードされた構成データは、ＤＰＥ２０４がどの他のＤＰＥおよび／またはサブシステム（例えば、ＮｏＣ２０８、ＰＬ２１４、および／またはＰＳ２１２）と通信するか、およびそのような通信が回路スイッチングポイントツーポイント接続として確立されるか、またはパケットスイッチング接続として確立されるかを指示する。
ＤＰＥ相互接続３０６の第２のネットワークは、メモリマップドスイッチ３３２から形成される。メモリマップドスイッチ３３２は、複数のメモリマップドインタフェース（図示せず）を含む。各メモリマップドインタフェースは、１つまたは複数のマスタおよび１つまたは複数のスレーブを含むことができる。例えば、メモリマップドスイッチ３３２は、コア３０２、メモリモジュール３０４、ＤＰＥ２０４の上のＤＰＥ内のメモリマップドスイッチ、およびＤＰＥ２０４の下のＤＰＥ内のメモリマップドスイッチの各々に接続するためのメモリマップドインタフェースを含む。
メモリマップドスイッチ３３２は、ＤＰＥ２０４の構成、制御、およびデバッグデータを伝達するために使用される。図３の例では、メモリマップドスイッチ３３２は、ＤＰＥ２０４を構成するために使用される構成データを受信することができる。メモリマップドスイッチ３３２は、ＤＰＥ２０４の下に位置するＤＰＥからおよび／またはＳｏＣインタフェースブロック２０６から構成データを受信することができる。メモリマップドスイッチ３３２は、受信した構成データを、ＤＰＥ２０４の上の１つまたは複数の他のＤＰＥ、コア３０２（例えば、メモリ３０８および／または構成レジスタ３２４をプログラムするために）、メモリモジュール３０４（例えば、メモリモジュール３０４内のメモリおよび／または構成レジスタ３３６）、および／またはストリームスイッチ３２６内の構成レジスタ３３４に転送することができる。
ＤＰＥ相互接続３０６は、ＤＰＥ２０４の位置に応じて、各隣接するＤＰＥおよび／またはＳｏＣインタフェースブロック２０６のＤＰＥ相互接続に結合される。まとめて考慮すると、ＤＰＥ２０４のＤＰＥ相互接続は、ＤＰＥ相互接続ネットワーク（ストリームネットワークおよび／またはメモリマップドネットワークを含むことができる）を形成する。各ＤＰＥのストリームスイッチの構成レジスタは、メモリマップドスイッチを介して構成データをロードすることによってプログラムすることができる。構成を通じて、ストリームスイッチおよび／またはストリームインタフェースは、パケットスイッチング式または回路スイッチング式であるかにかかわらず、１つまたは複数の他のＤＰＥ２０４および／またはＳｏＣインタフェースブロック２０６内にあるかにかかわらず、他のエンドポイントとの接続を確立するようにプログラムされる。
１つまたは複数の実施形態では、ＤＰＥアレイ２０２は、ＰＳ２１２などのプロセッサシステムのアドレス空間にマッピングされる。したがって、ＤＰＥ２０４内の任意の構成レジスタおよび／またはメモリは、メモリマップドインタフェースを介してアクセスすることができる。例えば、メモリモジュール３０４内のメモリ、プログラムメモリ３０８、コア３０２内の構成レジスタ３２４、メモリモジュール３０４内の構成レジスタ３３６、および／または構成レジスタ３３４は、メモリマップドスイッチ３３２を介して読み出しおよび／または書き込みすることができる。
図３の例では、メモリマップドスイッチ３３２は、ＤＰＥ２０４の構成データを受信することができる。構成データは、プログラムメモリ３０８にロードされるプログラムコード（含まれる場合）、構成レジスタ３２４、３３４および／または３３６にロードするための構成データ、および／またはメモリモジュール３０４のメモリ（例えば、メモリバンク）にロードされるデータを含むことができる。図３の例では、構成レジスタ３２４、３３４、および３３６は、構成レジスタが制御することを意図されている特定の回路構造、例えば、コア３０２、ストリームスイッチ３２６、およびメモリモジュール３０４内に配置されているものとして示されている。図３の例は、例示のみを目的としており、コア３０２、メモリモジュール３０４、および／またはストリームスイッチ３２６内の要素が、構成データを対応する構成レジスタにロードすることによってプログラムされ得ることを示している。他の実施形態では、構成レジスタは、ＤＰＥ２０４全体に分散された構成要素の動作を制御するにもかかわらず、ＤＰＥ２０４の特定の領域内に統合されてもよい。
したがって、ストリームスイッチ３２６は、構成データを構成レジスタ３３４にロードすることによってプログラムすることができる。構成データは、ストリームスイッチ３２６を、２つの異なるＤＰＥおよび／または他のサブシステム間の回路スイッチングモードで、または選択されたＤＰＥおよび／または他のサブシステム間のパケットスイッチングモードで動作するようにプログラムする。したがって、ストリームスイッチ３２６によって他のストリームインタフェースおよび／またはスイッチに対して確立される接続は、適切な構成データを構成レジスタ３３４にロードして、ＤＰＥ２０４内、他のＤＰＥ、および／またはＩＣ３００の他のサブシステムとの実際の接続またはアプリケーションデータパスを確立することによってプログラムされる。
図４は、図３の例示的なアーキテクチャのさらなる態様を示す。図４の例では、ＤＰＥ相互接続３０６に関する詳細は示されていない。図４は、共有メモリを介したコア３０２と他のＤＰＥとの接続性を示す。図４はまた、メモリモジュール３０４のさらなる態様を示す。例示の目的で、図４はＤＰＥ２０４－１５を参照する。
図示されているように、メモリモジュール３０４は、複数のメモリインタフェース４０２、４０４、４０６、および４０８を含む。図４では、メモリインタフェース４０２および４０８は「ＭＩ」と略記される。メモリモジュール３０４は、複数のメモリバンク４１２－１～４１２－Ｎをさらに含む。特定の実施形態では、メモリモジュール３０４は、８つのメモリバンクを含む。他の実施形態では、メモリモジュール３０４は、より少ないまたはより多いメモリバンク４１２を含むことができる。１つまたは複数の実施形態では、各メモリバンク４１２はシングルポートであり、それによってクロックサイクルごとに各メモリバンクへの最大１回のアクセスを可能にする。メモリモジュール３０４が８つのメモリバンク４１２を含む場合、このような構成は、各クロックサイクルにおける８つの並列アクセスをサポートする。他の実施形態では、各メモリバンク４１２はデュアルポートまたはマルチポートであり、それによって各クロックサイクルにより多くの並列アクセスを可能にする。
図４の例では、メモリバンク４１２－１～４１２－Ｎの各々は、それぞれのアービタ４１４－１～４１４－Ｎを有する。各アービタ４１４は、競合の検出に応答してストール信号を生成することができる。各アービタ４１４は、アービトレーション論理を含むことができる。さらに、各アービタ４１４は、クロスバーを含むことができる。したがって、任意のマスタは、メモリバンク４１２の任意の特定の１つまたは複数に書き込むことができる。図３に関連して述べたように、メモリモジュール３０４はメモリマップドスイッチ３３２に接続され、それによってメモリバンク４１２に対するデータの読み出しおよび書き込みを容易にする。したがって、メモリモジュール３０４に記憶された特定のデータは、メモリマップドスイッチ３３２を介した構成、制御、および／またはデバッグプロセスの一部として制御、例えば書き込まれてもよい。
メモリモジュール３０４は、ダイレクトメモリアクセス（ＤＭＡ）エンジン４１６をさらに含む。１つまたは複数の実施形態では、ＤＭＡエンジン４１６は少なくとも２つのインタフェースを含む。例えば、１つまたは複数のインタフェースは、ＤＰＥ相互接続３０６から入力データストリームを受信し、受信したデータをメモリバンク４１２に書き込むことができる。１つまたは複数の他のインタフェースは、メモリバンク４１２からデータを読み出し、ＤＰＥ相互接続３０６のストリームインタフェース（例えば、ストリームスイッチ）を介してデータを送出することができる。例えば、ＤＭＡエンジン４１６は、図３のストリームスイッチ３２６にアクセスするためのストリームインタフェースを含むことができる。
メモリモジュール３０４は、複数の異なるＤＰＥによってアクセスされ得る共有メモリとして動作することができる。図４の例では、メモリインタフェース４０２は、コア３０２に含まれるコアインタフェース４２８を介してコア３０２に結合されている。メモリインタフェース４０２は、アービタ４１４を介してメモリバンク４１２へのアクセスをコア３０２に提供する。メモリインタフェース４０４は、ＤＰＥ２０４－２５のコアに結合されている。メモリインタフェース４０４は、メモリバンク４１２へのアクセスをＤＰＥ２０４－２５のコアに提供する。メモリインタフェース４０６は、ＤＰＥ２０４－１６のコアに結合されている。メモリインタフェース４０６は、メモリバンク４１２へのアクセスをＤＰＥ２０４－１６のコアに提供する。メモリインタフェース４０８は、ＤＰＥ２０４－５のコアに結合されている。メモリインタフェース４０８は、メモリバンク４１２へのアクセスをＤＰＥ２０４－５のコアに提供する。したがって、図４の例では、ＤＰＥ２０４－１５のメモリモジュール３０４との境界を共有する各ＤＰＥは、メモリバンク４１２に対する読み出しおよび書き込みが可能である。図４の例では、ＤＰＥ２０４－１４のコアは、ＤＰＥ２０４－１５のメモリモジュール３０４に直接アクセスすることができない。
コア３０２は、コアインタフェース４３０、４３２、および４３４を介して他の隣接するＤＰＥのメモリモジュールにアクセスすることができる。図４の例では、コアインタフェース４３４は、ＤＰＥ２０４－２５のメモリインタフェースに結合されている。したがって、コア３０２は、コアインタフェース４３４およびＤＰＥ２０４－２５のメモリモジュール内に含まれるメモリインタフェースを介して、ＤＰＥ２０４－２５のメモリモジュールにアクセスすることができる。コアインタフェース４３２は、ＤＰＥ２０４－１４のメモリインタフェースに結合されている。したがって、コア３０２は、コアインタフェース４３２およびＤＰＥ２０４－１４のメモリモジュール内に含まれるメモリインタフェースを介して、ＤＰＥ２０４－１４のメモリモジュールにアクセスすることができる。コアインタフェース４３０は、ＤＰＥ２０４－５内のメモリインタフェースに結合されている。したがって、コア３０２は、コアインタフェース４３０およびＤＰＥ２０４－５のメモリモジュール内に含まれるメモリインタフェースを介して、ＤＰＥ２０４－５のメモリモジュールにアクセスすることができる。説明したように、コア３０２は、コアインタフェース４２８およびメモリインタフェース４０２を介して、ＤＰＥ２０４－１５内のメモリモジュール３０４にアクセスすることができる。
図４の例では、コア３０２は、ＤＰＥ２０４－１５（例えば、ＤＰＥ２０４－２５、２０４－１４、および２０４－５）内のコア３０２と境界を共有するＤＰＥのメモリモジュールのいずれかに対する読み出しおよび書き込みが可能である。１つまたは複数の実施形態では、コア３０２は、ＤＰＥ２０４－２５、２０４－１５、２０４－１４、および２０４－５内のメモリモジュールを単一の連続したメモリ（例えば、単一のアドレス空間として）として見ることができる。したがって、そのようなＤＰＥのメモリモジュールに対するコア３０２の読み出しおよび／または書き込みのプロセスは、メモリモジュール３０４に対するコア３０２の読み出しおよび／または書き込みと同じである。コア３０２は、この連続メモリモデルを仮定して読み出しおよび書き込みのためのアドレスを生成することができる。コア３０２は、生成されたアドレスに基づいて、読み出しおよび／または書き込み要求を適切なコアインタフェース４２８、４３０、４３２および／または４３４に向けることができる。
上述したように、コア３０２は、そのような動作のアドレスに基づいて、コアインタフェース４２８、４３０、４３２および／または４３４を介して正しい方向に読み出しおよび／または書き込み動作をマッピングすることができる。コア３０２がメモリアクセスのためのアドレスを生成すると、コア３０２は、方向（例えば、アクセスされるべき特定のＤＰＥ）を決定するためにアドレスを復号することができ、決定された方向で正しいコアインタフェースにメモリ動作を転送する。
したがって、コア３０２は、ＤＰＥ２０４－２５内のメモリモジュールおよび／またはＤＰＥ２０４－１５のメモリモジュール３０４であり得る共有メモリを介して、ＤＰＥ２０４－２５のコアと通信することができる。コア３０２は、ＤＰＥ２０４－１４内のメモリモジュールである共有メモリを介して、ＤＰＥ２０４－１４のコアと通信することができる。コア３０２は、ＤＰＥ２０４－５内のメモリモジュールおよび／またはＤＰＥ２０４－１５のメモリモジュール３０４であり得る共有メモリを介して、ＤＰＥ２０４－５のコアと通信することができる。さらに、コア３０２は、ＤＰＥ２０４－１５内のメモリモジュール３０４である共有メモリを介して、ＤＰＥ２０４－１６のコアと通信することができる。
説明したように、ＤＭＡエンジン４１６は、１つまたは複数のストリーム－メモリインタフェースを含むことができる。ＤＭＡエンジン４１６を介して、ＳｏＣ２００内の他のソースからアプリケーションデータを受信し、メモリモジュール３０４に記憶することができる。例えば、データは、ストリームスイッチ３２６によってＤＰＥ２０４－１５と境界を共有するおよび／または共有しない他のＤＰＥから受信されてもよい。データはまた、ＤＰＥのストリームスイッチを介してＳｏＣインタフェースブロック２０６によって、ＳｏＣの他のサブシステム（例えば、ＮｏＣ２０８、ハードワイヤード回路ブロック２１０、ＰＬ２１４、および／またはＰＳ２１２）から受信されてもよい。ＤＭＡエンジン４１６は、ストリームスイッチからそのようなデータを受信し、そのデータをメモリモジュール３０４内の適切なメモリバンク４１２に書き込むことができる。
ＤＭＡエンジン４１６は、１つまたは複数のメモリ－ストリームインタフェースを含むことができる。ＤＭＡエンジン４１６を介して、メモリモジュール３０４のメモリバンク４１２からデータを読み出し、ストリームインタフェースを介して他の宛先に送信することができる。例えば、ＤＭＡエンジン４１６は、メモリモジュール３０４からデータを読み出し、ストリームスイッチによって、ＤＰＥ２０４－１５と境界を共有するおよび／または共有しない他のＤＰＥにそのようなデータを送信することができる。ＤＭＡエンジン４１６はまた、ストリームスイッチおよびＳｏＣインタフェースブロック２０６を介して、他のサブシステム（例えば、ＮｏＣ２０８、ハードワイヤード回路ブロック２１０、ＰＬ２１４、および／またはＰＳ２１２）にそのようなデータを送信することができる。
１つまたは複数の実施形態において、ＤＭＡエンジン４１６は、ＤＰＥ２０４－１５内のメモリマップドスイッチ３３２によってプログラムされる。例えば、ＤＭＡエンジン４１６は、構成レジスタ３３６によって制御されてもよい。構成レジスタ３３６は、ＤＰＥ相互接続３０６のメモリマップドスイッチ３３２を使用して書き込まれてもよい。特定の実施形態においては、ＤＭＡエンジン４１６を、ＤＰＥ２０４－１５内のストリームスイッチ３２６によって制御することができる。例えば、ＤＭＡエンジン４１６は、それに接続されたストリームスイッチ３２６によって書き込まれ得る制御レジスタを含むことができる。ＤＰＥ相互接続３０６内のストリームスイッチ３２６を介して受信されたストリームは、構成レジスタ３２４、３３４および／または３３６にロードされた構成データに応じて、メモリモジュール３０４内のＤＭＡエンジン４１６に、および／またはコア３０２に直接接続することができる。ストリームは、構成レジスタ３２４、３３４および／または３３６にロードされた構成データに応じて、ＤＭＡエンジン４１６（例えば、メモリモジュール３０４）および／またはコア３０２から送信されてもよい。
メモリモジュール３０４は、ハードウェア同期回路４２０（図４において「ＨＳＣ」と略記する）をさらに含んでもよい。一般に、ハードウェア同期回路４２０は、異なるコア（例えば、隣接するＤＰＥのコア）、図４のコア３０２、ＤＭＡエンジン４１６、およびＤＰＥ相互接続３０６を介して通信することができる他の外部マスタ（例えば、ＰＳ２１２）の動作を同期させることができる。例示的かつ非限定的な例として、ハードウェア同期回路４２０は、ＤＰＥ２０４－１５内の２つの異なるコア、ストリームスイッチ、メモリマップドインタフェース、および／またはＤＭＡ、および／またはメモリモジュール３０４内の同じ、例えば共有バッファにアクセスする異なるＤＰＥを同期させることができる。
２つのＤＰＥが隣接していない場合、２つのＤＰＥは共通のメモリモジュールにアクセスできない。その場合、アプリケーションデータは、データストリームを介して転送され得る（「データストリーム」および「ストリーム」という用語は、本開示内で時々交換可能に使用され得る）。したがって、ローカルＤＭＡエンジンは、ローカルメモリベースの転送からストリームベースの転送に転送を変換することができる。その場合、コア３０２およびＤＭＡエンジン４１６は、ハードウェア同期回路４２０を使用して同期することができる。
ＰＳ２１２は、メモリマップドスイッチ３３２を介してコア３０２と通信することができる。例えば、ＰＳ２１２は、メモリの読み出しおよび書き込みを開始することによって、メモリモジュール３０４およびハードウェア同期回路４２０にアクセスすることができる。別の実施形態では、ハードウェア同期回路４２０はまた、ロックの状態が変化したときにＰＳ２１２に割り込みを送信して、ハードウェア同期回路４２０のＰＳ２１２によるポーリングを回避してもよい。ＰＳ２１２はまた、ストリームインタフェースを介してＤＰＥ２０４－１５と通信することができる。
共有メモリモジュールを介して隣接ＤＰＥと通信し、ＤＰＥ相互接続３０６を介して隣接および／または非隣接ＤＰＥと通信することに加えて、コア３０２はカスケードインタフェースを含むことができる。図４の例では、コア３０２は、カスケードインタフェース４２２および４２４（図４において「ＣＩ」と略記する）を含む。カスケードインタフェース４２２および４２４は、他のコアとの直接通信を提供することができる。図示されているように、コア３０２のカスケードインタフェース４２２は、ＤＰＥ２０４－１４のコアから直接入力データストリームを受信する。カスケードインタフェース４２２を介して受信されたデータストリームは、コア３０２内のデータ処理回路に提供することができる。コア３０２のカスケードインタフェース４２４は、出力データストリームをＤＰＥ２０４－１６のコアに直接送信することができる。
図４の例では、カスケードインタフェース４２２およびカスケードインタフェース４２４の各々は、バッファリングのための先入れ先出し（ＦＩＦＯ）インタフェースを含むことができる。特定の実施形態では、カスケードインタフェース４２２および４２４は、幅が数百ビットであり得るデータストリームを運ぶことができる。カスケードインタフェース４２２および４２４の特定のビット幅は、限定として意図されていない。図４の例では、カスケードインタフェース４２４は、コア３０２内のアキュムレータレジスタ４３６（図４内で「ＡＣ」と略記する）に結合されている。カスケードインタフェース４２４は、アキュムレータレジスタ４３６の内容を出力することができ、クロックサイクルごとに出力することができる。アキュムレータレジスタ４３６は、コア３０２内のデータ処理回路によって生成および／または演算されるデータを記憶することができる。
図４の例では、カスケードインタフェース４２２および４２４は、構成レジスタ３２４にロードされた構成データに基づいてプログラムすることができる。例えば、構成レジスタ３２４に基づいて、カスケードインタフェース４２２をアクティブ化または非アクティブ化することができる。同様に、構成レジスタ３２４に基づいて、カスケードインタフェース４２４をアクティブ化または非アクティブ化することができる。カスケードインタフェース４２２は、カスケードインタフェース４２４とは無関係にアクティブ化および／または非アクティブ化することができる。
１つまたは複数の他の実施形態では、カスケードインタフェース４２２および４２４は、コア３０２によって制御される。例えば、コア３０２は、カスケードインタフェース４２２および／または４２４に対する読み出し／書き込みをするための命令を含むことができる。別の例では、コア３０２は、カスケードインタフェース４２２および／または４２４に対する読み出しおよび／または書き込みが可能なハードワイヤード回路を含むことができる。特定の実施形態では、カスケードインタフェース４２２および４２４は、コア３０２の外部のエンティティによって制御されてもよい。
本開示内で説明される実施形態では、ＤＰＥ２０４はキャッシュメモリを含まない。キャッシュメモリを省略することにより、ＤＰＥアレイ２０２は、予測可能な、例えば決定論的な性能を達成することができる。さらに、異なるＤＰＥに位置するキャッシュメモリ間の一貫性を維持する必要がないため、大きな処理オーバーヘッドが回避される。
１つまたは複数の実施形態によれば、ＤＰＥ２０４のコア３０２は入力割り込みを有さない。したがって、ＤＰＥ２０４のコア３０２は、中断されずに動作することができる。ＤＰＥ２０４のコア３０２への入力割り込みを省略することはまた、ＤＰＥアレイａ０２が予測可能な、例えば決定論的な性能を達成することを可能にする。
図５は、ＤＰＥアレイの別の例示的なアーキテクチャを示す。図５の例では、ＳｏＣインタフェースブロック２０６は、ＤＰＥ２０４とＳｏＣ２００の他のサブシステムとの間のインタフェースを提供する。ＳｏＣインタフェースブロック２０６は、ＤＰＥをデバイスに統合する。ＳｏＣインタフェースブロック２０６は、構成データをＤＰＥ２０４に運び、イベントをＤＰＥ２０４から他のサブシステムに運び、イベントを他のサブシステムからＤＰＥ２０４に運び、割り込みを生成してＤＰＥアレイ２０２の外部のエンティティに運び、他のサブシステムとＤＰＥ２０４との間でアプリケーションデータを運び、および／または他のサブシステムとＤＰＥ２０４との間でトレースおよび／またはデバッグデータを運ぶことができる。
図５の例では、ＳｏＣインタフェースブロック２０６は、複数の相互接続されたタイルを含む。例えば、ＳｏＣインタフェースブロック２０６は、タイル５０２、５０４、５０６、５０８、５１０、５１２、５１４、５１６、５１８、および５２０を含む。図５の例では、タイル５０２～５２０が一列に編成されている。他の実施形態では、タイルは、列、グリッド、または別のレイアウトに配置されてもよい。例えば、ＳｏＣインタフェースブロック２０６は、ＤＰＥ２０４の左側、ＤＰＥ２０４の右側、ＤＰＥ２０４の列間などのタイルの列として実装されてもよい。別の実施形態では、ＳｏＣインタフェースブロック２０６は、ＤＰＥアレイ２０２の上に配置されてもよい。ＳｏＣインタフェースブロック２０６は、タイルがＤＰＥアレイ２０２の下、ＤＰＥアレイ２０２の左、ＤＰＥアレイ２０２の右、および／またはＤＰＥアレイ２０２の上の任意の組み合わせで配置されるように実装されてもよい。これに関して、図５は、限定ではなく例示を目的として提供されている。
１つまたは複数の実施形態において、タイル５０２～５２０は同じアーキテクチャを有する。１つまたは複数の他の実施形態では、タイル５０２～５２０は、２つ以上の異なるアーキテクチャで実装されてもよい。特定の実施形態では、ＳｏＣインタフェースブロック２０６内のタイルを実装するために異なるアーキテクチャを使用することができ、各異なるタイルアーキテクチャは、ＳｏＣ２００の異なるタイプのサブシステムまたはサブシステムの組み合わせとの通信をサポートする。
図５の例では、タイル５０２～５２０は、データが１つのタイルから別のタイルに伝搬され得るように結合されている。例えば、データは、タイル５０２からタイル５０４、５０６を通って、タイルのラインを下ってタイル５２０まで伝搬することができる。同様に、データは、タイル５２０からタイル５０２に逆方向に伝播することができる。１つまたは複数の実施形態では、タイル５０２～５２０の各々は、複数のＤＰＥのインタフェースとして動作することができる。例えば、タイル５０２～５２０の各々は、ＤＰＥアレイ２０２のＤＰＥ２０４のサブセットのインタフェースとして動作することができる。各タイルがインタフェースを提供するＤＰＥのサブセットは、ＳｏＣインタフェースブロック２０６の複数のタイルによってインタフェースを提供されるＤＰＥがないように、相互排他的であってもよい。
一例では、タイル５０２～５２０の各々は、ＤＰＥ２０４の列のためのインタフェースを提供する。例示の目的で、タイル５０２は、列ＡのＤＰＥへのインタフェースを提供する。タイル５０４は、列ＢなどのＤＰＥへのインタフェースを提供する。いずれの場合も、タイルは、この例では底部ＤＰＥであるＤＰＥの列内の隣接するＤＰＥへの直接接続を含む。列Ａを参照すると、例えば、タイル５０２はＤＰＥ２０４－１に直接接続されている。列Ａ内の他のＤＰＥは、タイル５０２と通信することができるが、同じ列内の介在するＤＰＥのＤＰＥ相互接続を介して通信する。
例えば、タイル５０２は、ＰＳ２１２、ＰＬ２１４、および／または特定用途向け回路ブロックなどの別のハードワイヤード回路ブロック２１０などの別のソースからデータを受信することができる。タイル５０２は、他の列（例えば、タイル５０２がインタフェースではないＤＰＥ）のＤＰＥにアドレス指定されたデータをタイル５０４上に送信しながら、列ＡのＤＰＥにアドレス指定されたデータのそれらの部分をそのようなＤＰＥに提供することができる。タイル５０４は、列Ｂ内のＤＰＥにアドレス指定されたタイル５０２から受信されたデータがそのようなＤＰＥに提供される一方で、他の列内のＤＰＥにアドレス指定されたデータをタイル５０６に送信するなど、同じまたは同様の処理を実行することができる。
このようにして、データは、データがアドレス指定されるＤＰＥ（例えば、「ターゲットＤＰＥ」）のインタフェースとして動作するタイルに到達するまで、ＳｏＣインタフェースブロック２０６のタイルからタイルに伝播することができる。ターゲットＤＰＥのインタフェースとして動作するタイルは、ＤＰＥのメモリマップドスイッチおよび／またはＤＰＥのストリームスイッチを使用してデータをターゲットＤＰＥに導くことができる。
上述したように、列の使用は実装例である。他の実施形態では、ＳｏＣインタフェースブロック２０６の各タイルは、ＤＰＥアレイ２０２のＤＰＥの行へのインタフェースを提供することができる。このような構成は、ＳｏＣインタフェースブロック２０６が、ＤＰＥ２０４の左、右、または列間にかかわらず、タイルの列として実装される場合に使用することができる。他の実施形態では、各タイルがインタフェースを提供するＤＰＥのサブセットは、ＤＰＥアレイ２０２のすべてのＤＰＥよりも少ないＤＰＥの任意の組み合わせであってもよい。例えば、ＤＰＥ２０４は、ＳｏＣインタフェースブロック２０６のタイルに割り当てられてもよい。そのようなＤＰＥの特定の物理的レイアウトは、ＤＰＥ相互接続によって確立されるＤＰＥの接続性に基づいて変化し得る。例えば、タイル５０２は、ＤＰＥ２０４－１、２０４－２、２０４－１１、および２０４－１２へのインタフェースを提供することができる。ＳｏＣインタフェースブロック２０６の別のタイルは、４つの他のＤＰＥなどへのインタフェースを提供することができる。
図６は、ＳｏＣインタフェースブロック２０６のタイルの例示的なアーキテクチャを示す。図６の例では、ＳｏＣインタフェースブロック２０６のための２つの異なるタイプのタイルが示されている。タイル６０２は、ＤＰＥとＰＬ２１４のみとの間のインタフェースとして機能するように構成されている。タイル６１０は、ＤＰＥとＮｏＣ２０８との間およびＤＰＥとＰＬ２１４との間のインタフェースとして機能するように構成されている。ＳｏＣインタフェースブロック２０６は、タイル６０２とタイル６１０について示された両方のアーキテクチャを使用するタイルの組み合わせを含むことができ、または別の例では、タイル６１０について示されたアーキテクチャを有するタイルのみを含むことができる。
図６の例では、タイル６０２は、ＰＬインタフェース６０６およびすぐ上のＤＰＥ２０４－１などのＤＰＥに接続されたストリームスイッチ６０４を含む。ＰＬインタフェース６０６は、各々がＰＬ２１４内に位置する境界論理インタフェース（ＢＬＩ）回路６２０およびＢＬＩ回路６２２に接続する。タイル６１０は、ＮｏＣおよびＰＬインタフェース６１４ならびにすぐ上のＤＰＥ２０４－５などのＤＰＥに接続されたストリームスイッチ６１２を含む。ＮｏＣおよびＰＬインタフェース６１４は、ＰＬ２１４内のＢＬＩ回路６２４および６２６、ならびにＮｏＣ２０８のＮｏＣマスタユニット（ＮＭＵ）６３０およびＮｏＣスレーブユニット（ＮＳＵ）６３２にも接続する。
図６の例では、各ストリームインタフェース６０４は、６つの異なる３２ビットのデータストリームをストリームインタフェース６０４に結合されたＤＰＥに出力し、ストリームインタフェース６０４から４つの異なる３２ビットのデータストリームを受信することができる。ＰＬインタフェース６０６ならびにＮｏＣおよびＰＬインタフェース６１４の各々は、それぞれＢＬＩ６２０およびＢＬＩ６２４によって、６つの異なる６４ビットのデータストリームをＰＬ２１４に提供することができる。一般に、ＢＬＩ６２０、６２２、６２４、および６２６の各々は、ＰＬインタフェース６０６および／またはＮｏＣおよびＰＬインタフェース６１４が接続するＰＬ２１４内のインタフェースまたは接続点を提供する。ＰＬインタフェース６０６ならびにＮｏＣおよびＰＬインタフェース６１４の各々は、それぞれＢＬＩ６２２およびＢＬＩ６２４によって、８つの異なる６４ビットのデータストリームをＰＬ２１４から受信することができる。
ＮｏＣおよびＰＬインタフェース６１４は、ＮｏＣ２０８にも接続される。図６の例では、ＮｏＣおよびＰＬインタフェース６１４は、１つまたは複数のＮＭＵ６３０および１つまたは複数のＮＳＵ６３２に接続する。一例では、ＮｏＣおよびＰＬインタフェース６１４は、２つの異なる１２８ビットのデータストリームをＮｏＣ２０８に提供することができ、各データストリームは異なるＮＭＵ６３０に提供される。ＮｏＣおよびＰＬインタフェース６１４は、ＮｏＣ２０８から２つの異なる１２８ビットのデータストリームを受信することができ、各データストリームは異なるＮＳＵ６３２から受信される。
隣接するタイルのストリームスイッチ６０４が接続されている。一例では、隣接するタイル内のストリームスイッチ６０４は、左右方向（例えば、タイルが場合によっては右または左にある限り）のそれぞれにおいて、４つの異なる３２ビットのデータストリームによって通信することができる。
タイル６０２および６１０はそれぞれ、構成データを運ぶための１つまたは複数のメモリマップドスイッチを含むことができる。説明のために、メモリマップドスイッチは示されていない。メモリマップドスイッチは、例えば、場合によっては、すぐ上のＤＰＥのメモリマップドスイッチ、ストリームスイッチ６０４と同じまたは同様の方法でＳｏＣインタフェースブロック２０６内の他の隣接タイル内のメモリマップドスイッチ、タイル６０２および６１０（図示せず）内の構成レジスタ、および／またはＰＬインタフェース６０８またはＮｏＣおよびＰＬインタフェース６１４に垂直に接続することができる。
ＳｏＣインタフェースブロック２０６のＤＰＥ２０４および／またはタイル６０２および／または６１０に含まれる様々なスイッチに関連して説明される様々なビット幅およびデータストリームの数は、例示の目的で提供されており、本開示内で説明される本発明の構成を限定することを意図するものではない。
図７は、ＮｏＣ２０８の例示的な実装を示す。ＮｏＣ２０８は、ＮＭＵ７０２、ＮＳＵ７０４、ネットワーク７１４、ＮｏＣ周辺相互接続（ＮＰＩ）７１０、およびレジスタ７１２を含む。各ＮＭＵ７０２は、エンドポイント回路をＮｏＣ２０８に接続する入口回路である。各ＮＳＵ７０４は、ＮｏＣ２０８をエンドポイント回路に接続する出口回路である。ＮＭＵ７０２は、ネットワーク７１４を介してＮＳＵ７０４に接続される。例では、ネットワーク７１４は、ＮｏＣパケットスイッチ７０６（ＮＰＳ）と、ＮＰＳ７０６間のルーティング７０８とを含む。各ＮＰＳ７０６は、ＮｏＣパケットのスイッチングを行う。複数の物理チャネルを実装するために、ＮＰＳ７０６は、ルーティング７０８を介して互いに接続され、ＮＭＵ７０２およびＮＳＵ７０４に接続される。ＮＰＳ７０６はまた、物理チャネルごとに複数の仮想チャネルをサポートする。
ＮＰＩ７１０は、ＮＭＵ７０２、ＮＳＵ７０４、およびＮＰＳ７０６をプログラムするための回路を含む。例えば、ＮＭＵ７０２、ＮＳＵ７０４、およびＮＰＳ７０６は、その機能を決定するレジスタ７１２を含むことができる。ＮＰＩ７１０は、機能を設定するために、レジスタ７１２のプログラミングのためにレジスタ７１２に結合された周辺相互接続を含む。ＮｏＣ２０８内のレジスタ７１２は、割り込み、サービス品質（ＱｏＳ）、エラー処理および報告、トランザクション制御、電力管理、およびアドレスマッピング制御をサポートする。レジスタ７１２は、書き込み要求を使用してレジスタ７１２に書き込むことなどによって、再プログラムされる前に使用可能な状態で初期化することができる。ＮｏＣ２０８の構成データは、例えばプログラミングデバイスイメージ（ＰＤＩ）の一部として不揮発性メモリ（ＮＶＭ）に記憶することができ、ＮｏＣ２０８および／または他のエンドポイント回路をプログラミングするためにＮＰＩ７１０に提供することができる。
ＮＭＵ７０２は、トラフィック進入ポイントである。ＮＳＵ７０４は、トラフィック退出ポイントである。ＮＭＵ７０２およびＮＳＵ７０４に結合されたエンドポイント回路は、硬化回路（例えば、ハードワイヤード回路ブロック２１０）またはＰＬ２１４に実装された回路とすることができる。所与のエンドポイント回路は、複数のＮＭＵ７０２または複数のＮＳＵ７０４に結合することができる。
図８は、一例による、ＳｏＣ２００からＮｏＣ２０８までのエンドポイント回路間の接続を示すブロック図である。この例では、エンドポイント回路８０２は、ＮｏＣ２０８を介してエンドポイント回路８０４に接続されている。エンドポイント回路８０２は、ＮｏＣ２０８のＮＭＵ７０２に結合されたマスタ回路である。エンドポイント回路８０４は、ＮｏＣ２０８のＮＳＵ７０４に結合されたスレーブ回路である。各エンドポイント回路８０２および８０４は、ＰＳ２１２内の回路、ＰＬ領域２１４内の回路、または別のサブシステム（例えば、ハードワイヤード回路ブロック２１０）内の回路とすることができる。
ネットワーク７１４は、複数の物理チャネル８０６を含む。物理チャネル８０６は、ＮｏＣ２０８をプログラムすることによって実装される。各物理チャネル８０６は、１つまたは複数のＮＰＳ７０６および関連するルーティング７０８を含む。ＮＭＵ７０２は、少なくとも１つの物理チャネル８０６を介してＮＳＵ７０４と接続する。物理チャネル８０６はまた、１つまたは複数の仮想チャネル８０８を有することができる。
ネットワーク７１４を介した接続は、マスタ－スレーブ構成を使用する。例では、ネットワーク７１４を介した最も基本的な接続は、単一のスレーブに接続された単一のマスタを含む。しかしながら、他の例では、より複雑な構造を実装することができる。
図９は、別の例によるＮｏＣ２０８を示すブロック図である。この例では、ＮｏＣ２０８は、垂直部分９０２（ＶＮｏＣ）および水平部分９０４（ＨＮｏＣ）を含む。各ＶＮｏＣ９０２は、ＰＬ領域２１４間に配置されている。ＨＮｏＣ９０４は、ＰＬ領域２１４とＩ／Ｏバンク９１０（例えば、ハードワイヤード回路ブロック２１０に対応するＩ／Ｏブロックおよび／またはトランシーバ）との間に配置されている。ＮｏＣ２０８は、メモリインタフェース９０８（例えば、ハードワイヤード回路ブロック２１０）に接続されている。ＰＳ２１２は、ＨＮｏＣ９０４に結合されている。
この例では、ＰＳ２１２は、ＨＮｏＣ９０４に結合された複数のＮＭＵ７０２を含む。ＶＮｏＣ９０２は、ＰＬ領域２１４内に配置されたＮＭＵ７０２およびＮＳＵ７０４の両方を含む。メモリインタフェース９０８は、ＨＮｏＣ９０４に結合されたＮＳＵ７０４を含む。ＨＮｏＣ９０４およびＶＮｏＣ９０２の両方は、ルーティング７０８によって接続されたＵＰＳ７０６を含む。ＶＮｏＣ９０２では、ルーティング７０８は垂直に延在する。ＨＮｏＣ９０４では、ルーティングは水平に延在する。各ＶＮｏＣ９０２において、各ＮＭＵ７０２は、ＮＰＳ７０６に結合される。同様に、各ＮＳＵ７０４は、ＮＰＳ７０６に結合される。ＮＰＳ７０６は、互いに結合されてスイッチのマトリックスを形成する。各ＶＮｏＣ９０２内のいくつかのＮＰＳ７０６は、ＨＮｏＣ９０４内の他のＮＰＳ７０６に結合される。
単一のＨＮｏＣ９０４のみが示されているが、他の例では、ＮｏＣ２０８は複数のＨＮｏＣ９０４を含むことができる。さらに、２つのＶＮｏＣ９０２が示されているが、ＮｏＣ２０８は、３つ以上のＶＮｏＣ９０２を含むことができる。メモリインタフェース９０８が例として示されているが、メモリインタフェース９０８の代わりに、またはそれに加えて、ハードワイヤード回路ブロック２１０、他のハードワイヤード回路ブロック２１０を使用できることを理解されたい。
図１０は、ＮｏＣ２０８をプログラムする例示的な方法１０００を示す。ＳｏＣ２００の他のサブシステムとは独立して説明されているが、方法１０００は、ＳｏＣ２００のより大きなブートまたはプログラミングプロセスの一部として含まれ、および／または使用されてもよい。
ブロック１００２において、ＳｏＣ２００に実装されたプラットフォーム管理コントローラ（ＰＭＣ）は、ブート時にＮｏＣプログラミングデータを受信する。ＮｏＣプログラミングデータは、ＰＤＩの一部であってもよい。ＰＭＣは、ＳｏＣ２００の管理を担当する。ＰＭＣは、安全でセキュアな環境を維持し、ＳｏＣ２００をブートし、通常動作中にＳｏＣ２００を管理することができる。
ブロック１００４において、ＰＭＣは、物理チャネル８０６を作成するために、ＮＰＩ７１０を介してレジスタ７１２にＮｏＣプログラミングデータをロードする。例では、プログラミングデータはまた、ＮＰＳ７０６内のルーティングテーブルを構成するための情報を含むことができる。ブロック１００６において、ＰＭＣはＳｏＣ２００をブートする。このように、ＮｏＣ２０８は、ＮＭＵ７０２とＮＳＵ７０４との間の物理チャネル８０６の少なくとも構成情報を含む。ＮｏＣ２０８の残りの構成情報は、以下でさらに説明するように、ランタイム中に受信することができる。別の例では、ランタイム中に受信されるものとして後述する構成情報の全部または一部をブート時に受信することができる。
図１１は、ＮｏＣ２０８をプログラムする例示的な方法１１００を示す。ブロック１１０２において、ＰＭＣは、ランタイム中にＮｏＣプログラミングデータを受信する。ブロック１１０４において、ＰＭＣは、ＮＰＩ７１０を介してプログラミングデータをＮｏＣレジスタ７１２にロードする。例では、ブロック１１０６において、ＰＭＣは、ＮＰＳ７０６内のルーティングテーブルを構成する。ブロック１１０８において、ＰＭＣは、物理チャネル８０６上でＱｏＳパスを構成する。ブロック１１１０において、ＰＭＣはアドレス空間マッピングを構成する。ブロック１１１２において、ＰＭＣは、入口／出口インタフェースプロトコル、幅、および周波数を構成する。ＱｏＳパス、アドレス空間マッピング、ルーティングテーブル、および入口／出口構成については、以下でさらに説明する。
図１２は、エンドポイント回路間のＮｏＣ２０８を通る例示的なデータパス１２００を示す。データパス１２００は、エンドポイント回路１２０２、ＡＸＩマスタ回路１２０４、ＮＭＵ１２０６、ＮＰＳ１２０８、ＮＳＵ１２１０、ＡＸＩスレーブ回路１２１２、およびエンドポイント回路１２１４を含む。エンドポイント回路１２０２は、ＡＸＩマスタ回路１２０４に結合されている。ＡＸＩマスタ回路１２０４は、ＮＭＵ１２０６に結合されている。別の例では、ＡＸＩマスタ回路１２０４はＮＭＵ１２０６の一部である。
ＮＭＵ１２０６は、ＮＰＳ１２０８に結合される。複数のＮＰＳ１２０８は、互いに接続されて、ＮＰＳ１２０８のチェーン（例えば、本例では５つのＮＰＳ１２０８のチェーン）を形成する。一般に、ＮＭＵ１２０６とＮＳＵ１２１０との間には、少なくとも１つのＮＰＳ１２０８が存在する。ＮＳＵ１２１０は、ＮＰＳ１２０８のうちの１つに接続される。ＡＸＩスレーブ回路１２１２は、ＮＳＵ１２１０に結合される。別の例では、ＡＸＩスレーブ回路１２１２はＮＳＵ１２１０の一部である。エンドポイント回路１２１４は、ＡＸＩスレーブ回路１２１２に結合される。
エンドポイント回路１２０２および１２１４は、それぞれ硬化回路（例えば、ＰＳ回路、ハードワイヤード回路２１０、１つまたは複数のＤＰＥ２０４）またはＰＬ２１４に構成された回路とすることができる。エンドポイント回路１２０２は、マスタ回路として機能し、ＮＭＵ１２０６に読み出し／書き込み要求を送信する。この例では、エンドポイント回路１２０２および１２１４は、ＡＸＩプロトコルを使用してＮｏＣ２０８と通信する。この例ではＡＸＩが説明されているが、ＮｏＣ２０８は、当該技術分野で既知の他のタイプのプロトコルを使用してエンドポイント回路から通信を受信するように構成され得ることを理解されたい。例を明確にするために、ＮｏＣ２０８は、本明細書ではＡＸＩプロトコルをサポートするものとして説明される。ＮＭＵ１２０６は、ＮＰＳのセット１２０８を介して要求を中継して宛先ＮＳＵ１２１０に到達させる。ＮＳＵ１２１０は、データの処理およびエンドポイント回路１２１４への分配のために、付属のＡＸＩスレーブ回路１２１２に要求を渡す。ＡＸＩスレーブ回路１２１２は、読み出し／書き込み応答をＮＳＵ１２１０に送り返すことができる。ＮＳＵ１２１０は、ＮＰＳのセット１２０８を介してＮＭＵ１２０６に応答を転送することができる。ＮＭＵ１２０６は、データをエンドポイント回路１２０２に配信するＡＸＩマスタ回路１２０４に応答を通信する。
図１３は、読み出し／書き込み要求および応答を処理する例示的な方法１３００を示す。方法１３００はブロック１３０２で開始し、エンドポイント回路１２０２は、ＡＸＩマスタ１２０４を介してＮＭＵ１２０６に要求（例えば、読み出し要求または書き込み要求）を送信する。ブロック１３０４において、ＮＭＵ１２０６は応答を処理する。例では、ＮＭＵ１２０６は、エンドポイント回路１２０２のクロックドメインとＮｏＣ２０８との間の非同期交差およびレートマッチングを実行する。ＮＭＵ１２０６は、要求に基づいてＮＳＵ１２１０の宛先アドレスを決定する。ＮＭＵ１２０６は、仮想化が使用される場合にアドレス再マッピングを実行することができる。ＮＭＵ１２０６は、要求のＡＸＩ変換も行う。ＮＭＵ１２０６は、要求をパケットのストリームにさらにパケット化する。
ブロック１３０６において、ＮＭＵ１２０６は、要求のパケットをＮＰＳ１２０８に送信する。各ＮＰＳ１２０８は、宛先アドレスおよびルーティング情報に基づいて、ターゲット出力ポートに対するテーブルルックアップを実行する。ブロック１３０８において、ＮＳＵ１２１０は、要求のパケットを処理する。例では、ＮＳＵ１２１０は、要求をデパケット化し、ＡＸＩ変換を実行し、ＮｏＣクロックドメインからエンドポイント回路１２１４のクロックドメインへの非同期交差およびレートマッチングを実行する。ブロック１３１０において、ＮＳＵ１２１０は、ＡＸＩスレーブ回路１２１２を介してエンドポイント回路１２１４に要求を送信する。ＮＳＵ１２１０はまた、ＡＸＩスレーブ回路１２１２を介してエンドポイント回路１２１４から応答を受信することができる。
ブロック１３１２において、ＮＳＵ１２１０は応答を処理する。例では、ＮＳＵ１２１０は、エンドポイント回路１２１４のクロックドメインおよびＮｏＣ２０８のクロックドメインから、非同期交差およびレートマッチングを実行する。また、ＮＳＵ１２１０は、応答をパケットのストリームにパケット化する。ブロック１３１４において、ＮＳＵ１２１０は、ＮＰＳ１２０８を介してパケットを送信する。各ＮＰＳ１２０８は、宛先アドレスおよびルーティング情報に基づいて、ターゲット出力ポートに対するテーブルルックアップを実行する。ブロック１３１６において、ＮＭＵ１２０６はパケットを処理する。例では、ＮＭＵ１２０６は、応答をデパケット化し、ＡＸＩ変換を実行し、ＮｏＣクロックドメインからエンドポイント回路１２０２のクロックドメインへの非同期交差およびレートマッチングを実行する。ブロック１３１８において、ＮＭＵ１２０６は、ＡＸＩマスタ回路１２０４を介してエンドポイント回路１２０２に応答を送信する。
図１４は、ＮＭＵ７０２の例示的な実装を示す。ＮＭＵ７０２は、ＡＸＩマスタインタフェース１４０２、パケット化回路１４０４、アドレスマップ１４０６、デパケット化回路１４０８、ＱｏＳ回路１４１０、ＶＣマッピング回路１４１２、およびクロック管理回路１４１４を含む。ＡＸＩマスタインタフェース１４０２は、エンドポイント回路用のＡＸＩインタフェースをＮＭＵ７０２に提供する。他の例では、異なるプロトコルを使用することができ、したがって、ＮＭＵ７０２は、選択されたプロトコルに準拠する異なるマスタインタフェースを有することができる。ＮＭＵ７０２は、インバウンドトラフィックをパケット化回路１４０４にルーティングし、パケット化回路は、インバウンドデータからパケットを生成する。パケット化回路１４０４は、パケットをルーティングするために使用されるアドレスマップ１４０６から宛先ＩＤを決定する。ＱｏＳ回路１４１０は、ＮｏＣ２０８へのパケットの注入速度を制御するための入口速度制御を提供することができる。ＶＣマッピング回路１４１２は、各物理チャネル上のＱｏＳ仮想チャネルを管理する。ＮＭＵ７０２は、パケットがどの仮想チャネルにマッピングされるかを選択するように構成することができる。クロック管理回路１４１４は、ＡＸＩクロックドメインとＮｏＣクロックドメインとの間のインタフェースを提供するために、レートマッチングおよび非同期データ交差を実行する。デパケット化回路１４０８は、ＮｏＣ２０８から戻りパケットを受信し、ＡＸＩマスタインタフェース１４０２による出力のためにパケットをデパケット化するように構成される。
図１５は、ＮＳＵ７０４の例示的な実装を示す。ＮＳＵ７０４は、ＡＸＩスレーブインタフェース１５０２、クロック管理回路１５０４、パケット化回路１５０８、デパケット化回路１５０６、ＱｏＳ回路１５１０を含む。ＡＸＩスレーブインタフェース１５０２は、エンドポイント回路用のＡＸＩインタフェースをＮＳＵ７０４に提供する。他の例では、異なるプロトコルを使用することができ、したがって、ＮＳＵ７０４は、選択されたプロトコルに準拠する異なるスレーブインタフェースを有することができる。ＮＳＵ７０４は、ＮｏＣ２０８からのインバウンドトラフィックを、デパケット化データを生成するデパケット化回路１５０６にルーティングする。クロック管理回路１５０４は、ＡＸＩクロックドメインとＮｏＣクロックドメインとの間のインタフェースを提供するために、レートマッチングおよび非同期データ交差を実行する。パケット化回路１５０８は、スレーブインタフェース１５０２から戻りデータを受信し、ＮｏＣ２０８を介して送信するために戻りデータをパケット化するように構成される。ＱｏＳ回路１５１０は、ＮｏＣ２０８へのパケットの注入速度を制御するための入口速度制御を提供することができる。
図１６は、図１に関連して説明したシステムによって実行可能な例示的なソフトウェアアーキテクチャを示す。例えば、図１６のアーキテクチャは、図１のプログラムモジュール１２０のうちの１つまたは複数として実装されてもよい。図１６のソフトウェアアーキテクチャは、ＤＰＥコンパイラ１６０２、ＮｏＣコンパイラ１６０４、およびハードウェアコンパイラ１６０６を含む。図１６は、動作時（例えば、ＳｏＣ２００でアプリケーションを実装するために設計フローを実行すること）に各コンパイラ間で交換され得る様々なタイプの設計データの一例を示す。
ＤＰＥコンパイラ１６０２は、アプリケーションから、ＤＰＥアレイ２０２のＤＰＥ２０４の１つまたは複数のＤＰＥおよび／またはサブセットにロードされ得る１つまたは複数のバイナリを生成することができる。各バイナリは、ＤＰＥのコアによって実行可能なオブジェクトコード、任意選択的にアプリケーションデータ、およびＤＰＥの構成データを含むことができる。ＮｏＣコンパイラ１６０４は、アプリケーションのためのデータパスを作成するためにＮｏＣ２０８にロードされる構成データを含むバイナリを生成することができる。ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分をコンパイルして、ＰＬ２１４に実装するための構成ビットストリームを生成することができる。
図１６は、ＤＰＥコンパイラ１６０２、ＮｏＣコンパイラ１６０４、およびハードウェアコンパイラ１６０６が動作中に互いにどのように通信するかの例を示す。それぞれのコンパイラは、ソリューションに収束するように設計データを交換することによって、協調的に通信する。このソリューションは、設計メトリックおよび制約条件を満たし、ＳｏＣ２００の様々なヘテロジニアスサブシステムが通信する共通インタフェースを含む、ＳｏＣ２００内のアプリケーションの実装である。
本開示内で定義されるように、「設計メトリック」という用語は、ＳｏＣ２００で実施されるアプリケーションの目的または要件を定義する。設計メトリックの例には、電力消費要件、データスループット要件、タイミング要件などが含まれるが、これらに限定されない。設計メトリックは、ユーザ入力、ファイル、またはアプリケーションのより高いまたはシステムレベルの要件を定義するための別の方法を介して提供されてもよい。本開示内で定義されるように、「設計制約」は、設計メトリックまたは要件を達成するためにＥＤＡツールが従う場合も、従わない場合もある要件である。設計制約は、コンパイラ指令として指定されてもよく、典型的には、ＥＤＡツール（例えば、コンパイラ）が従うべきより低いレベルの要件または提案を指定する。設計制約は、ユーザ入力、１つまたは複数の設計制約を含むファイル、コマンドライン入力などによって指定することができる。
一態様において、ＤＰＥコンパイラ１６０２は、アプリケーションのための論理アーキテクチャおよびＳｏＣインタフェースブロックソリューションを生成することができる。ＤＰＥコンパイラ１６０２は、例えば、ＤＰＥアレイ２０２に実装されるアプリケーションのソフトウェア部分の高レベルのユーザ定義メトリックに基づいて論理アーキテクチャを生成することができる。メトリックの例は、データスループット、レイテンシ、リソース利用、および電力消費を含むことができるが、これらに限定されない。メトリックおよびアプリケーション（例えば、ＤＰＥアレイ２０２に実装される特定のノード）に基づいて、ＤＰＥコンパイラ１６０２は、論理アーキテクチャを生成することができる。
論理アーキテクチャは、アプリケーションの様々な部分によって必要とされるハードウェアリソースブロック情報を指定することができるファイルまたはデータ構造である。例えば、論理アーキテクチャは、アプリケーションのソフトウェア部分を実装するのに必要なＤＰＥ２０４の数、ＤＰＥアレイ２０２と通信するためにＰＬ２１４で必要な任意の知的財産（ＩＰ）コア、ＮｏＣ２０８を介してルーティングされる必要がある任意の接続、およびＰＬ２１４のＤＰＥアレイ２０２、ＮｏＣ２０８、およびＩＰコアのポート情報を指定することができる。ＩＰコアは、特定の機能または動作を実行することができる回路の再利用可能なブロックとして回路設計において使用することができる論理、セル、またはＩＣレイアウト設計の再利用可能なブロックまたは部分である。ＩＰコアは、ＰＬ２１４内で実装するための回路設計に組み込むことができるフォーマットで指定することができる。本開示は様々なタイプのコアについて言及するが、他の修飾語を伴わない「コア」という用語は、一般的にそのような異なるタイプのコアに言及することを意図している。
詳細な説明の最後に位置する本開示内の実施例１は、アプリケーションの論理アーキテクチャを指定するために使用することができる例示的なスキーマを示す。実施例１は、アプリケーションの論理アーキテクチャに含まれる様々なタイプの情報を示す。一態様では、ハードウェアコンパイラ１６０６は、アプリケーション自体を使用するのではなく、論理アーキテクチャおよびＳｏＣインタフェースブロックソリューションに基づいて、またはそれを使用して、アプリケーションのハードウェア部分を実装することができる。
ＤＰＥアレイ２０２のポート情報、ならびにＰＬ２１４内のＮｏＣ２０８およびＩＰコアのポート情報は、例えば、各ポートがストリームデータポートであるか、メモリマップドポートであるか、またはパラメータポートであるか、およびポートがマスタであるかスレーブであるかなど、ポートの論理構成を含むことができる。ＩＰコアのポート情報の他の例は、ポートのデータ幅および動作頻度を含む。ＤＰＥアレイ２０２、ＮｏＣ２０８、およびＰＬ２１４内のＩＰコア間の接続性は、論理アーキテクチャで指定されたそれぞれのハードウェアリソースブロックのポート間の論理接続として指定することができる。
ＳｏＣインタフェースブロックソリューションは、ＤＰＥアレイ２０２を出入りする接続のＳｏＣインタフェースブロック２０６の物理データパス（例えば、物理リソース）へのマッピングを指定するデータ構造またはファイルである。例えば、ＳｏＣインタフェースブロックソリューションは、ＤＰＥアレイ２０２を出入りするデータ転送に使用される特定の論理接続を、ＳｏＣインタフェースブロック２０６の特定のストリームチャネル、例えば、ＳｏＣインタフェースブロック２０６の特定のタイル、ストリームスイッチ、および／またはストリームスイッチインタフェース（例えば、ポート）にマッピングする。詳細な説明の終わりに向かって実施例１の後に位置する実施例２は、アプリケーションのＳｏＣインタフェースブロックソリューションの例示的なスキーマを示す。
一態様では、ＤＰＥコンパイラ１６０２は、アプリケーションおよび論理アーキテクチャに基づいて、ＮｏＣ２０８上のデータトラフィックを分析またはシミュレートすることができる。ＤＰＥコンパイラ１６０２は、アプリケーションのソフトウェア部分のデータ転送要件、例えば「ＮｏＣトラフィック」を、ＮｏＣコンパイラ１６０４に提供することができる。ＮｏＣコンパイラ１６０４は、ＤＰＥコンパイラ１６０２から受信したＮｏＣトラフィックに基づいて、ＮｏＣ２０８を通るデータパスのルーティングを生成することができる。「ＮｏＣソリューション」として示されるＮｏＣコンパイラ１６０４からの結果は、ＤＰＥコンパイラ１６０２に提供することができる。
一態様では、ＮｏＣソリューションは、ＮｏＣ２０８に接続するアプリケーションのノードが接続されるべきＮｏＣ２０８の入口および／または出口ポイントのみを指定する初期ＮｏＣソリューションであり得る。例えば、ＮｏＣ２０８内のデータパス（例えば、入口ポイントと出口ポイントとの間）のより詳細なルーティングおよび／または構成データは、コンパイラの収束の目的でＮｏＣソリューションから除外されてもよい。詳細な説明の終わりに向かって実施例２の後に位置する実施例３は、アプリケーションのＮｏＣソリューションの例示的なスキーマを示す。
ハードウェアコンパイラ１６０６は、論理アーキテクチャ上で動作して、アプリケーションのハードウェア部分をＰＬ２１４に実装することができる。ハードウェアコンパイラ１６０６が、（例えば、タイミング、電力、データスループットなどについて）確立された設計制約を満たすアプリケーションのハードウェア部分の実装を（例えば、論理アーキテクチャを使用して）生成することができない場合、ハードウェアコンパイラ１６０６は、１つまたは複数のＳｏＣインタフェースブロック制約を生成すること、および／または１つまたは複数のユーザ指定のＳｏＣインタフェースブロック制約を受信することができる。ハードウェアコンパイラ１６０６は、ＳｏＣインタフェースブロック制約を要求としてＤＰＥコンパイラ１６０２に提供することができる。ＳｏＣインタフェースブロック制約は、論理アーキテクチャの１つまたは複数の部分を、ＳｏＣインタフェースブロック２０６の異なるストリームチャネルに効果的に再マッピングする。ハードウェアコンパイラ１６０６から提供されるＳｏＣインタフェースブロック制約は、設計メトリックを満たすＰＬ２１４内のアプリケーションのハードウェア部分の実装を生成するために、ハードウェアコンパイラ１６０６にとってより有利である。詳細な説明の終わりに向かって実施例３の後に位置する例４は、アプリケーションのＳｏＣインタフェースブロックおよび／またはＮｏＣの制約の例を示す。
別の態様では、ハードウェアコンパイラ１６０６はまた、アプリケーションおよび論理アーキテクチャに基づいてＮｏＣトラフィックを生成し、ＮｏＣコンパイラ１６０４に提供することができる。ハードウェアコンパイラ１６０６は、例えば、アプリケーションのハードウェア部分を分析またはシミュレートして、ＮｏＣ２０８を介してＰＳ２１２、ＤＰＥアレイ２０２、および／またはＳｏＣ２００の他の部分に運ばれる設計のハードウェア部分によって生成されるデータトラフィックを決定することができる。ＮｏＣコンパイラ１６０４は、ハードウェアコンパイラ１６０６から受信した情報に基づいて、ＮｏＣソリューションを生成および／または更新することができる。ＮｏＣコンパイラ１６０４は、ＮｏＣソリューションまたはその更新バージョンを、ハードウェアコンパイラ１６０６およびＤＰＥコンパイラ１６０２に提供することができる。これに関して、ＤＰＥコンパイラ１６０２は、ＮｏＣコンパイラ１６０４からのＮｏＣソリューションまたは更新されたＮｏＣソリューションの受信に応答して、および／またはハードウェアコンパイラ１６０６からの１つまたは複数のＳｏＣインタフェースブロック制約の受信に応答して、ＳｏＣインタフェースブロックソリューションを更新し、更新されたソリューションをハードウェアコンパイラ１６０６に提供することができる。ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６からから受信されたＳｏＣインタフェースブロック制約、および／またはＮｏＣコンパイラ１６０４からの更新されたＮｏＣソリューションに基づいて、更新されたＳｏＣインタフェースブロックソリューションを生成する。
図１６の例に示されたコンパイラ間のデータフローは、例示のみを目的としていることを理解されたい。これに関して、コンパイラ間の情報の交換は、本開示内で説明される例示的な設計フローの様々な段階で実行されてもよい。他の態様では、コンパイラ間の設計データの交換は、反復的な方法で実行されてもよく、その結果、各コンパイラは、他のコンパイラから受信した情報に基づいて、そのコンパイラによって処理されるアプリケーションの部分の実装を継続的に改良して、ソリューションに収束することができる。
特定の一例では、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２から論理アーキテクチャおよびＳｏＣインタフェースブロックソリューションを、ＮｏＣコンパイラ１６０４からＮｏＣソリューションを受信した後に、確立された設計メトリックを満たすアプリケーションのハードウェア部分の実装を生成することは不可能であると決定することができる。ＤＰＥコンパイラ１６０２によって生成される初期ＳｏＣインタフェースブロックソリューションは、ＤＰＥアレイ２０２に実装されるアプリケーションの部分に関するＤＰＥコンパイラ１６０２の知識に基づいて生成される。同様に、ＮｏＣコンパイラ１６０４によって生成される初期ＮｏＣソリューションは、ＤＰＥコンパイラ１６０２によってＮｏＣコンパイラ１６０４に提供される初期ＮｏＣトラフィックに基づいて生成される。詳細な説明の終わりに向かって実施例４の後に位置する実施例５は、アプリケーションのＮｏＣトラフィックの例示的なスキーマを示す。例１～５ではスキーマが使用されているが、示された情報を指定するために他のフォーマットおよび／またはデータ構造が使用されてもよいことを理解されたい。
ハードウェアコンパイラ１６０６は、ハードウェア部分の合成（必要に応じて）、配置、およびルーティングを含むアプリケーションのハードウェア部分の実装フローを実行しようと試みる。したがって、初期ＳｏＣインタフェースブロックソリューションおよび初期ＮｏＣソリューションは、確立されたタイミング制約を満たさないＰＬ２１４内の配置および／または経路をもたらし得る。他の場合では、ＳｏＣインタフェースブロックソリューションおよびＮｏＣソリューションは、運ばれなければならないデータを収容するのに十分な数のワイヤなどの物理リソースを有しない場合があり、ＰＬ２１４における輻輳をもたらす。そのような場合、ハードウェアコンパイラ１６０６は、１つまたは複数の異なるＳｏＣインタフェースブロック制約を生成し、および／または１つまたは複数のユーザ指定のＳｏＣインタフェースブロック制約を受信し、ＳｏＣインタフェースブロックソリューションを再生成するための要求として、ＳｏＣインタフェースブロック制約をＤＰＥコンパイラ１６０２に提供することができる。同様に、ハードウェアコンパイラ１６０６は、１つまたは複数の異なるＮｏＣ制約を生成し、および／または１つまたは複数のユーザ指定のＮｏＣ制約を受信し、ＮｏＣソリューションを再生成するための要求としてＮｏＣ制約をＮｏＣコンパイラ１６０４に提供することができる。このようにして、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２および／またはＮｏＣコンパイラ１６０４を呼び出す。
ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６から受信したＳｏＣインタフェースブロック制約を取得し、可能であれば、受信したＳｏＣインタフェースブロック制約を使用してＳｏＣインタフェースブロックソリューションを更新し、更新されたＳｏＣインタフェースブロックソリューションをハードウェアコンパイラ１６０６に戻すことができる。同様に、ＮｏＣコンパイラ１６０４は、ハードウェアコンパイラ１６０６から受信したＮｏＣ制約を取得し、可能であれば、受信したＮｏＣ制約を使用してＮｏＣソリューションを更新し、更新されたＮｏＣソリューションをハードウェアコンパイラ１６０６に戻すことができる。次いで、ハードウェアコンパイラ１６０６は、実装フローを継続して、ＤＰＥコンパイラ１６０２から受信した更新されたＳｏＣインタフェースブロックソリューションおよびＮｏＣコンパイラ１６０４から受信した更新されたＮｏＣソリューションを使用して、ＰＬ２１４内で実装するためのアプリケーションのハードウェア部分を生成することができる。
一態様において、それぞれ１つまたは複数のＳｏＣインタフェースブロック制約および１つまたは複数のＮｏＣ制約を提供することによってＤＰＥコンパイラ１６０２および／またはＮｏＣコンパイラ１６０４を呼び出すハードウェアコンパイラ１６０６は、検証プロセスの一部であり得る。ハードウェアコンパイラ１６０６は、例えば、ＤＰＥコンパイラ１６０２および／またはＮｏＣコンパイラ１６０４から、ハードウェアコンパイラ１６０６から提供されたＳｏＣインタフェースブロック制約およびＮｏＣ制約を使用できるか、またはルーティング可能なＳｏＣインタフェースブロックソリューションおよび／またはＮｏＣソリューションに統合できるかの確認を求めている。
図１７Ａは、図１に関連して記載されたようなシステムを使用してＳｏＣ２００にマップされたアプリケーション１７００の例を示す。例示の目的のために、ＳｏＣ２００の異なるサブシステムのサブセットのみが示されている。アプリケーション１７００は、示されている接続性を有するノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、およびＦを含む。以下の実施例６は、アプリケーション１７００を指定するために使用され得る例示的なソースコードを示す。
実施例６
using namespace cardano; // class library with graph building primitives
class radio : cardano::graph { // an example graph class
public:
input_port in;
output_port out;
kernel a,b,c,d,e,f;
radio() { // graph constructor
a = kernel::create(polarclip);
b = kernel::create(feedback);
c = kernel::create(equalizer);
d = kernel::create(fir_tap11);
e = kernel::create(fir_tap7);
f = kernel::create(scale);
fabric<fpga>(a); fabric<fpga>(f);
runtime<ratio>(b) = 0.6; runtime<ratio>(c) = 0.2;
runtime<ratio>(d) = 0.8; runtime<ratio>(e) = 0.1;
connect<stream, window<64,8> > ( a.out[0], b.in[0] );
connect<window<32> > ( b.out[0], c.in[0] );
connect<window<32, 24> > ( c.out[0], d.in[0] );
connect<window<32, 16> > ( d.out[1], e.in[0] );
connect<window<32, 8> > ( e.out[0], async(b.in[1]) );
connect<window<16>, stream > ( d.out[0], f.in[0] );
connect<stream> ( in, a.in[0] );
connect<stream> ( f.out[0], out );
}
}
radio mygraph; //top level testbench
simulation::platform<1,1> platform(“in.txt”, “out.txt”);
connect<> net0(platform.src[0], mygraph.in);
connect<> net1(platform.sink[0], mygraph.out);

int main(void) { //control program for PS
mygraph.init();
mygraph.run();
mygraph.end();
return 0;
}
一態様において、アプリケーション１７００は、複数のノードを含むデータフロー・グラフとして指定される。各ノードは計算を表し、これは単一の命令とは対照的に関数に対応する。ノードは、データフローを表すエッジによって相互接続される。ノードのハードウェア実装は、そのノードへの各入力からのデータの受信に応答してのみ実行することができる。ノードは、一般に、非ブロッキング方式で実行する。アプリケーション１７００によって指定されるデータフロー・グラフは、シーケンシャルプログラムとは対照的に、ＳｏＣ２００に実装される並列指定を表す。システムは、様々なノードをＳｏＣ２００の適切なサブシステムにマッピングして実装するために、アプリケーション１７００上で（例えば、実施例１に示すようなグラフ形式で）動作することができる。
一例では、アプリケーション１７００は、Ｃおよび／またはＣ＋＋などの高レベルプログラミング言語（ＨＬＬ）で指定される。上述したように、シーケンシャルプログラムを作成するために従来使用されているＨＬＬで指定されているが、データフロー・グラフであるアプリケーション１７００は並列指定である。システムは、データフロー・グラフ、したがってアプリケーション１７００を構築するために使用されるクラスライブラリを提供することができる。データフロー・グラフは、ユーザによって定義され、ＳｏＣ２００のアーキテクチャ上にコンパイルされる。クラスライブラリは、アプリケーション１７００を構築するために使用することができるグラフ、ノード、およびエッジのための予め定義されたクラスおよびコンストラクタを有するヘルパーライブラリとして実装することができる。アプリケーション１７００は、ＳｏＣ２００上で効果的に実行され、ＳｏＣ２００のＰＳ２１２内で実行される委譲されたオブジェクトを含む。ＰＳ２１２で実行されるアプリケーション１７００のオブジェクトは、例えばＰＬ２１４、ＤＰＥアレイ２０２、および／またはハードワイヤード回路ブロック２１０において、ＳｏＣ２００上で実行されている実際の計算を指示および監視するために使用され得る。
本開示内に記載された本発明の構成によれば、アクセラレータ（例えば、ＰＬノード）は、データフロー・グラフ内のオブジェクト（例えば、アプリケーション）として表すことができる。システムは、ＰＬノードを自動的に合成し、合成されたＰＬノードをＰＬ２１４での実装のために接続することができる。比較すると、従来のＥＤＡシステムでは、ユーザは、シーケンシャルセマンティクスを利用するハードウェアアクセラレーションのためのアプリケーションを指定する。ハードウェアアクセラレートされた関数は、関数呼び出しによって指定される。ハードウェアアクセラレートされた関数へのインタフェース（例えば、この例におけるＰＬノード）は、データフロー・グラフ上の接続とは対照的に、関数呼び出しおよび関数呼び出しで提供される様々な引数によって定義される。
実施例６のソースコードに示すように、ノードＡおよびＦは、ＰＬ２１４内での実装のために指定され、ノードＢ、Ｃ、Ｄ、およびＥは、ＤＰＥアレイ２０２内での実装のために指定される。ノードの接続性は、ソースコード内のデータ転送エッジによって指定される。実施例６のソースコードはまた、ＰＳ２１２で実行されるトップレベルのテストベンチおよび制御プログラムを指定する。
図１７Ａに戻ると、アプリケーション１７００は、ＳｏＣ２００にマッピングされる。ＳｏＣ２００。図示されているように、ノードＡおよびＦは、ＰＬ２１４上にマッピングされる。網掛けのＤＰＥ２０４－１３および２０４－１４は、ノードＢ、Ｃ、Ｄ、およびＥがマッピングされるＤＰＥ２０４を表す。例えば、ノードＢおよびＣはＤＰＥ２０４－１３にマッピングされ、ノードＤおよびＥはＤＰＥ２０４－４にマッピングされる。ノードＡおよびＦは、ＰＬ２１４に実装され、ＰＬ２１４を介したルーティング、ＳｏＣインタフェースブロック２０６の特定のタイルおよびスイッチ、介在するＤＰＥ２０４のＤＰＥ相互接続内のスイッチ、および選択された隣接するＤＰＥ２０４の特定のメモリを使用して、ＤＰＥ２０４－１３および２０４－４４に接続される。
ＤＰＥ２０４－１３のために生成されたバイナリは、ＤＰＥ２０４－１３がノードＢおよびＣに対応する計算を実施するために必要なオブジェクトコードと、ＤＰＥ２０４－１３とＤＰＥ２０４－１４との間およびＤＰＥ２０４－１３とＤＰＥ２０４－３との間のデータパスを確立するための構成データとを含む。ＤＰＥ２０４－４のために生成されたバイナリは、ＤＰＥ２０４－４がノードＤおよびＥに対応する計算を実施するために必要なオブジェクトコードと、ＤＰＥ２０４－１４およびＤＰＥ２０４－５とのデータパスを確立するための構成データとを含む。
ＤＰＥ２０４－１３およびＤＰＥ２０４－４をＳｏＣインタフェースブロック２０６に接続するために、ＤＰＥ２０４－３、２０４－５、２０４－６、２０４－７、２０４－８、および２０４－９などの他のＤＰＥ２０４のための他のバイナリが生成される。明らかに、そのようなバイナリは、そのような他のＤＰＥ２０４が他の計算を実装する（それに割り当てられたアプリケーションのノードを有する）場合、任意のオブジェクトコードを含む。
この例では、ハードウェアコンパイラ１６０６は、ＤＰＥ２０４－１４とノードＦとを接続する長い経路のために、タイミング制約を満たすハードウェア部分の実装を生成することができない。本開示では、アプリケーションのハードウェア部分の実装の特定の状態を、ハードウェア設計の状態と呼ぶことができ、ハードウェア設計は、実装フロー全体を通して生成および／または更新される。ＳｏＣインタフェースブロックソリューションは、例えば、ノードＦの信号交差を、ＤＰＥ２０４－９の下のＳｏＣインタフェースブロックのタイルに割り当てることができる。その場合、ハードウェアコンパイラ１６０６は、ノードＦに対するＳｏＣインタフェースブロック２０６をまたぐ交差をＤＰＥ２０４－４に近づけるように要求する要求されたＳｏＣインタフェースブロック制約をＤＰＥコンパイラ１６０２に提供することができる。例えば、ハードウェアコンパイラ１６０６から要求されたＳｏＣインタフェースブロック制約は、ＤＰＥ２０４－４の論理接続がＳｏＣインタフェースブロック２０６内のＤＰＥ２０４－４の直下のタイルにマッピングされることを要求することができる。この再マッピングにより、ハードウェアコンパイラは、タイミングを改善するために、ノードＦをＤＰＥ２０４－４のかなり近くに配置することができる。
図１７Ｂは、ＳｏＣ２００へのアプリケーション１７００の別の例示的なマッピングを例示する。図１７Ｂは、図１７Ａに示されるよりも代替的でより詳細な例を示す。図１７Ｂは、例えば、ＤＰＥコンパイラ１６０２によって実行される、ＤＰＥアレイ２０２の特定のＤＰＥ２０４へのアプリケーション１７００のノードのマッピング、アプリケーション１７００のノードがマッピングされるＤＰＥ２０４間で確立される接続性、アプリケーション１７００のノードへのＤＰＥ２０４のメモリモジュール内のメモリの割り当て、ＤＰＥ２０４のメモリおよびコアインタフェース（例えば、４２８、４３０、４３２、４３４、４０２、４０４、４０６、および４０８）および／またはＤＰＥ相互接続３０６内のストリームスイッチへのデータ転送のマッピング（双頭矢印で表される）を示す。
図１７Ｂの例では、コア１７０４、１７０８、１７１２、１７１６、および１７２０とともに、メモリモジュール１７０２、１７０６、１７１０、１７１４、および１７１８が示されている。コア１７０４、１７０８、１７１２、１７１６、および１７２０は、それぞれプログラムメモリ１７２２、１７２４、１７２６、１７２８、１７３０を含む。上段において、コア１７０４およびメモリモジュール１７０６はＤＰＥ２０４を形成し、コア１７０８およびメモリモジュール１７１０は別のＤＰＥ２０４を形成する。下段において、メモリモジュール１７１４およびコア１７１６はＤＰＥ２０４を形成し、メモリ１７１８およびコア１７２０は別のＤＰＥ２０４用である。
示されるように、ノードＡおよびＦは、ＰＬ２１４にマッピングされる。ノードＡは、メモリモジュール１７０２内のストリームスイッチおよびアービタを介して、メモリモジュール１７０２内のメモリバンク（例えば、メモリバンクの網掛け部分）に接続される。ノードＢおよびＣは、コア１７０４にマッピングされる。ノードＢおよびＣを実装するための命令は、プログラムメモリ１７２２に記憶される。ノードＤおよびＥはコア１７１６にマッピングされ、ノードＤおよびＥを実装するための命令は、プログラムメモリ１７２８に記憶される。ノードＢは、メモリモジュール１７０２内のメモリバンクの網掛け部分に割り当てられ、コア－メモリインタフェースを介してアクセスし、ノードＣは、メモリモジュール１７０６内のメモリバンクの網掛け部分に割り当てられ、コア－メモリインタフェースを介してアクセスする。ノードＢ、Ｃ、およびＥは割り当てられ、コア－メモリインタフェースを介してメモリモジュール１７１４内のメモリバンクの網掛け部分にアクセスすることができる。ノードＤは、コア－メモリインタフェースを介してメモリモジュール１７１８内のメモリバンクの網掛け部分にアクセスすることができる。ノードＦは、アービタおよびストリームスイッチを介してメモリモジュール１７１８に接続される。
図１７Ｂは、アプリケーションのノード間の接続性が、コア間でメモリを共有し、かつＤＰＥ相互接続３０６を使用するメモリおよび／またはコアインタフェースを使用して実装され得ることを示す。
図１８は、ＳｏＣ２００にマッピングされた別のアプリケーションの例示的な実装を示す。例示の目的のために、ＳｏＣ２００の異なるサブシステムのサブセットのみが示されている。この例では、それぞれＰＬ２１４に実装されているノードＡおよびＦへの接続は、ＮｏＣ２０８を介してルーティングされる。ＮｏＣ２０８は、入口／出口ポイント１８０２、１８０４、１８０６、１８０８、１８１０、１８１２、１８１４、および１８１６（例えば、ＮＭＵ／ＮＳＵ）を含む。図１８の例では、ノードＡが入口／出口ポイント１８０２の比較的近くに位置する場合を示しているが、揮発性メモリ１３４にアクセスするノードＦは、入口／出口ポイント１８１６に到達するためにＰＬ２１４を通る経路が長い。ハードウェアコンパイラ１６０６が入口／出口ポイント１８１６の近くにノードＦを配置することができない場合、ハードウェアコンパイラ１６０６は、ＮｏＣコンパイラ１６０４に更新されたＮｏＣソリューションを要求することができる。その場合、ハードウェアコンパイラ１６０６は、ＮｏＣ制約を有するＮｏＣコンパイラ１６０４を呼び出して、ノードＦの異なる入口／出口ポイント、例えば入口／出口ポイント１８１２を指定する更新されたＮｏＣソリューションを生成することができる。ノードＦの異なる入口／出口ポイントは、ハードウェアコンパイラ１６０６が、更新されたＮｏＣソリューションで指定された新たに指定された入口／出口ポイントのより近くにノードＦを配置し、ＮｏＣ２０８で利用可能なより高速なデータパスを利用することを可能にする。
図１９は、図１に関連して説明されたシステムによって実行可能な別の例示的なソフトウェアアーキテクチャ１９００を示す。例えば、アーキテクチャ１９００は、図１のプログラムモジュール１２０のうちの１つまたは複数として実装されてもよい。図１９の例では、アプリケーション１９０２は、ＳｏＣ２００内での実装を意図している。
図１９の例では、ユーザは、システムによって提供されるユーザインタフェース１９０６と対話することができる。ユーザインタフェース１９０６と対話する際に、ユーザは、アプリケーション１９０２、アプリケーション１９０２の性能および分割制約１９０４、ならびにベースプラットフォーム１９０８を指定または提供することができる。
アプリケーション１９０２は、ＳｏＣ２００において利用可能な異なるサブシステムにそれぞれ対応する複数の異なる部分を含むことができる。アプリケーション１９０２は、例えば、実施例６に関連して説明したように指定することができる。アプリケーション１９０２は、ＤＰＥアレイ２０２に実装されるソフトウェア部分と、ＰＬ２１４に実装されるハードウェア部分とを含む。アプリケーション１９０２は、ＰＳ２１２に実装される追加のソフトウェア部分と、ＮｏＣ２０８に実装される部分とを任意選択的に含んでもよい。
（性能および分割制約１９０４の）分割制約は、任意選択的に、アプリケーション１９０２の様々なノードが実装される場所またはサブシステムを指定する。例えば、分割制約は、アプリケーション１９０２のノードごとに、ノードがＤＰＥアレイ２０２に実装されるか、ＰＬ２１４に実装されるかを示すことができる。他の例では、位置制約は、カーネルのＤＰＥへのマッピング、ネットワークまたはデータフローのストリームスイッチへのマッピング、およびバッファのＤＰＥのメモリモジュールおよび／またはメモリモジュールのバンクへのマッピングを実行するために、より具体的または詳細な情報をＤＰＥコンパイラ１６０２に提供することができる。
例示的な例として、アプリケーションの実装は、特定のマッピングを必要とする場合がある。例えば、カーネルの複数のコピーがＤＰＥアレイに実装され、カーネルの各コピーが異なるデータセット上で同時に動作するアプリケーションでは、ＤＰＥアレイの異なるＤＰＥで実行されるカーネルのすべてのコピーについて、データセットを同じ相対アドレス（メモリ内の位置）に配置することが好ましい。これは、位置制約を使用して達成することができる。この条件がＤＰＥコンパイラ１６０２によって支持されない場合、カーネルの各コピーは、ＤＰＥアレイ内の複数の異なるＤＰＥにわたって同じプログラミングを複製するのではなく、別々にまたは独立してプログラムされなければならない。
別の例示的な例は、ＤＰＥ間のカスケードインタフェースを利用するアプリケーションに位置制約を課すことである。カスケードインタフェースは各行で一方向に流れるため、カスケードインタフェースを使用して結合されたＤＰＥのチェーンの開始は、欠落したカスケードインタフェースを有するＤＰＥ（例えば、角ＤＰＥ）またはＤＰＥアレイの他の場所で容易に複製することができない位置（例えば、行内の最後のＤＰＥ）で開始しないことが好ましい場合がある。位置制約は、アプリケーションのＤＰＥのチェーンの開始を、特定のＤＰＥで開始させることができる。
（性能および分割制約１９０４の）性能制約は、ＤＰＥアレイ２０２またはＰＬ２１４のいずれにあるかにかかわらず、ノードの実装によって達成される電力要件、レイテンシ要件、タイミング、および／またはデータスループットなどの様々なメトリックを指定することができる。
ベースプラットフォーム１９０８は、ＳｏＣ２００が結合されている回路基板上の回路と対話および／または接続するＳｏＣ２００に実装されるインフラストラクチャ回路の説明である。ベースプラットフォーム１９０８は、合成可能であってもよい。ベースプラットフォーム１９０８は、例えば、ＳｏＣ２００の外部（例えば、ＳｏＣ２００の外部）から信号を受信し、ＳｏＣ２００の外部のシステムおよび／または回路に信号を提供する、ＳｏＣ２００内に実装される回路を指定する。例として、ベースプラットフォーム１９０８は、図１のホストシステム１０２および／またはコンピューティングノード１００と通信するためのペリフェラルコンポーネントインターコネクト（ＰＣＩ）ノード、揮発性メモリ１３４および／または不揮発性メモリ１３６にアクセスするための１つまたは複数のメモリコントローラ、および／またはＤＰＥアレイ２０２および／またはＰＬ２１４をＰＣＩｅノードに結合する内部インタフェースなどの他のリソースなどの回路リソースを指定することができる。ベースプラットフォーム１９０８によって指定される回路は、特定のタイプの回路基板を所与としてＳｏＣ２００に実装され得る任意の用途に利用可能である。これに関して、ベースプラットフォーム１９０８は、ＳｏＣ２００が結合される特定の回路基板に固有である。
一例では、分割器１９１０は、アプリケーション１９０２の各部分が実装されるＳｏＣ２００のサブシステムに基づいて、アプリケーション１９０２の異なる部分を分離することができる。例示的な実装では、分割器１９１０は、アプリケーション１９０２の異なる部分（例えば、ノード）のうちのどれがＳｏＣ２００の異なるサブシステムのそれぞれに対応するかを示す入力をユーザが提供する、ユーザ指示ツールとして実装される。提供される入力は、例えば、性能および分割制約１９０４であってもよい。例示の目的のために、分割器１９１０は、アプリケーション１９０２を、ＰＳ２１２上で実行されるＰＳ部分１９１２、ＤＰＥアレイ２０２上で実行されるＤＰＥアレイ部分１９１４、ＰＬ２１４に実装されるＰＬ部分１９１６、およびＮｏＣ２０８に実装されるＮｏＣ部分１９３６に分割する。一態様では、分割器１９１０は、ＰＳ部分１９１２、ＤＰＥアレイ部分１９１４、ＰＬ部分１９１６、およびＮｏＣ部分１９３６の各々を、別個のファイルまたは別個のデータ構造として生成することができる。
図示されているように、異なるサブシステムに対応する異なる部分の各々は、サブシステム固有の異なるコンパイラによって処理される。例えば、ＰＳコンパイラ１９１８は、ＰＳ部分１９１２をコンパイルして、ＰＳ２１２によって実行可能なオブジェクトコードを含む１つまたは複数のバイナリを生成することができる。ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ部分１９１４をコンパイルして、異なるＤＰＥ２０４によって実行可能なオブジェクトコード、アプリケーションデータ、および／または構成データを含む１つまたは複数のバイナリを生成することができる。ハードウェアコンパイラ１６０６は、ＰＬ部分１９１６で実装フローを実行して、ＰＬ２１４にＰＬ部分１９１６を実装するためにＳｏＣ２００にロードされ得る構成ビットストリームを生成することができる。本明細書で定義される場合、「実装フロー」という用語は、配置およびルーティングならびに場合により合成が行われるプロセスを意味する。ＮｏＣコンパイラ１６０４は、ＮｏＣ２０８にロードされると、アプリケーション１９０２の様々なマスタおよびスレーブを接続するデータパスをその中に作成する、ＮｏＣ２０８の構成データを指定するバイナリを生成することができる。コンパイラ１９１８、１６０２、１６０４、および／または１６０６によって生成されたこれらの異なる出力は、バイナリおよび構成ビットストリーム１９２４として示されている。
特定の実施態様では、コンパイラ１９１８、１６０２、１６０４、および／または１６０６のうちの特定のものは、動作中に互いに通信することができる。アプリケーション１９０２上で動作する設計フロー中の様々な段階で通信することにより、コンパイラ１９１８、１６０２、１６０４、及び／又は１６０６は、ソリューションに収束することができる。図１９の例では、ＤＰＥコンパイラ１６０２およびハードウェアコンパイラ１６０６は、アプリケーション１９０２の部分１９１４および１９１６をそれぞれコンパイルしながら、動作中に通信することができる。ハードウェアコンパイラ１６０６およびＮｏＣコンパイラ１６０４は、アプリケーション１９０２の部分１９１６および１９３６をそれぞれコンパイルしながら、動作中に通信することができる。ＤＰＥコンパイラ１６０２はまた、ＮｏＣルーティングソリューションおよび／または更新されたＮｏＣルーティングソリューションを取得するために、ＮｏＣコンパイラ１６０４を呼び出すことができる。
結果として得られるバイナリおよび構成ビットストリーム１９２４は、様々な異なるターゲットのいずれかに提供され得る。例えば、結果として得られるバイナリおよび構成ビットストリーム１９２４は、シミュレーションプラットフォーム１９２６、ハードウェアエミュレーションプラットフォーム１９２８、ＲＴＬシミュレーションプラットフォーム１９３０、および／またはターゲットＩＣ１９３２に提供され得る。ＲＴＬシミュレーションプラットフォーム１９３０の場合、ハードウェアコンパイラ１９２２は、ＲＴＬシミュレーションプラットフォーム１９３０でシミュレートすることができるＰＬ部分１９１６のＲＴＬを出力するように構成することができる。
シミュレーションプラットフォーム１９２６、エミュレーションプラットフォーム１９２８、ＲＴＬシミュレーションプラットフォーム１９３０、および／またはターゲットＩＣ１９３２内のアプリケーション１９０２の実装から得られた結果は、性能プロファイラおよびデバッガ１９３４に提供することができる。性能プロファイラおよびデバッガ１９３４からの結果は、ユーザインタフェース１９０６に提供されてもよく、ユーザは、アプリケーション１９０２の実行および／またはシミュレーションの結果を見ることができる。
図２０は、ＳｏＣ２００においてアプリケーションを実装するための設計フローを実行する例示的な方法２０００を示す。方法２０００は、図１に関連して説明したようなシステムによって実行することができる。システムは、図１６または図１９に関連して説明したようなソフトウェアアーキテクチャを実行することができる。
ブロック２００２において、システムはアプリケーションを受信する。アプリケーションは、ＳｏＣ２００のＤＰＥアレイ２０２内に実装するためのソフトウェア部分と、ＳｏＣ２００のＰＬ２１４内に実装するためのハードウェア部分とを指定することができる。
ブロック２００４において、システムは、アプリケーションの論理アーキテクチャを生成することができる。例えば、ＤＰＥコンパイラ１６０２は、システムによって実行されると、ＤＰＥアレイ２０２に実装されるアプリケーションのソフトウェア部分および任意の高レベルのユーザ指定メトリックに基づいて論理アーキテクチャを生成することができる。ＤＰＥコンパイラ１６０２はまた、ＤＰＥアレイ２０２を出入りする接続のＳｏＣインタフェースブロック２０６の物理データパスへのマッピングを指定するＳｏＣインタフェースブロックソリューションを生成することができる。
別の態様では、論理アーキテクチャおよびＳｏＣインタフェースブロックソリューションを生成する際に、ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ２０２に実装されるアプリケーションのノード（「ＤＰＥノード」と呼ばれる）の特定のＤＰＥ２０４への初期マッピングを生成することができる。ＤＰＥコンパイラ１６０２は、グローバルメモリ用のＮｏＣトラフィックをＮｏＣコンパイラ１６０４に提供することによって、アプリケーションのグローバルメモリデータ構造のグローバルメモリ（例えば、揮発性メモリ１３４）への初期マッピングおよびルーティングを任意選択的に生成する。説明したように、ＮｏＣコンパイラ１６０４は、受信したＮｏＣトラフィックからＮｏＣソリューションを生成することができる。初期マッピングおよびルーティングを使用して、ＤＰＥコンパイラ１６０２は、ＤＰＥ部分をシミュレートして、ＤＰＥ部分の初期実装を検証することができる。ＤＰＥコンパイラ１６０２は、シミュレーションによって生成されたデータを、ＳｏＣインタフェースブロックソリューションで使用される各ストリームチャネルに対応するハードウェアコンパイラ１６０６に出力することができる。
一態様では、論理アーキテクチャを生成することは、ＤＰＥコンパイラ１６０２によって実行されると、図１９に関連して前述した分割を実装する。様々な例示的なスキーマは、図１９の異なるコンパイラ（ＤＰＥコンパイラ１６０２、ハードウェアコンパイラ１６０６、およびＮｏＣコンパイラ１６０４）が、各それぞれのコンパイラに割り当てられたアプリケーションの部分をコンパイルしながら決定および制約を交換する方法を示す。様々な例示的なスキーマは、決定および／または制約がＳｏＣ２００の異なるサブシステムにわたって論理的に行われる方法をさらに示す。
ブロック２００６において、システムは、ハードウェア部分のブロック図を構築することができる。例えば、ハードウェアコンパイラ１６０６は、システムによって実行されると、ブロック図を生成することができる。ブロック図は、論理アーキテクチャによって指定されるようなアプリケーションのハードウェア部分を、ＳｏＣ２００のベースプラットフォームと組み合わせる。例えば、ハードウェアコンパイラ１６０６は、ブロック図を生成する際に、ハードウェア部分とベースプラットフォームとを接続することができる。さらに、ハードウェアコンパイラ１６０６は、ＳｏＣインタフェースブロックソリューションに基づいて、アプリケーションのハードウェア部分に対応するＩＰコアをＳｏＣインタフェースブロックに接続するためのブロック図を生成することができる。
例えば、論理アーキテクチャによって指定されると、アプリケーションのハードウェア部分内の各ノードは、特定のＲＴＬコア（例えば、カスタムＲＴＬのユーザ提供または指定された部分）または利用可能なＩＰコアにマッピングすることができる。ノードからコアへのマッピングがユーザによって指定されると、ハードウェアコンパイラ１６０６は、ベースプラットフォームの様々な回路ブロック、論理アーキテクチャごとにＤＰＥアレイ２０２とインタフェースするのに必要なＰＬ２１４の任意のＩＰコア、および／またはＰＬ２１４に実装される任意の追加のユーザ指定ＩＰコアおよび／またはＲＴＬコアを指定するためのブロック図を構築することができる。ユーザによって手動で挿入され得る追加のＩＰコアおよび／またはＲＴＬコアの例には、データ幅変換ブロック、ハードウェアバッファ、および／またはクロックドメイン論理が含まれるが、これらに限定されない。一態様では、ブロック図の各ブロックは、ＰＬ２１４に実装される特定のコア（例えば、回路ブロック）に対応することができる。ブロック図は、ＳｏＣインタフェースブロックソリューションおよび論理アーキテクチャから決定される、ＰＬに実装されるコアの接続性、ならびにＮｏＣ２０８および／またはＳｏＣインタフェースブロック２０６の物理リソースとのコアの接続性を指定する。
一態様において、ハードウェアコンパイラ１６０６はまた、論理アーキテクチャに従ってＮｏＣトラフィックを作成し、ＮｏＣコンパイラ１６０４を実行してＮｏＣソリューションを取得することによって、ＰＬ２１４のコアとグローバルメモリ（例えば、揮発性メモリ１３４）との間の論理接続を作成することができる。一例では、ハードウェアコンパイラ１６０６は、論理接続をルーティングして、ブロック図および論理接続を実装するためのＰＬ２１４の容量を検証することができる。別の態様では、ハードウェアコンパイラ１６０６は、実際のデータトラフィックを有するブロック図の機能を検証するために、シミュレーションの一部として、１つまたは複数のデータトラフィック生成器を有するＳｏＣインタフェースブロックトレース（例えば、以下により詳細に説明する）を使用することができる。
ブロック２００８において、システムは、ブロック図上の実装フローを実行する。例えば、ハードウェアコンパイラは、必要に応じてブロック図上の合成、配置、およびルーティングを含む実装フローを実行して、ＳｏＣ２００にロードされてアプリケーションのハードウェア部分をＰＬ２１４に実装することができる構成ビットストリームを生成することができる。
ハードウェアコンパイラ１６０６は、ＳｏＣインタフェースブロックソリューションおよびＮｏＣソリューションを使用して、ブロック図上の実装フローを実行することができる。例えば、ＳｏＣインタフェースブロックソリューションは、特定のＤＰＥ２０４がＰＬ２１４と通信するＳｏＣインタフェースブロック２０６の特定のストリームチャネルを指定するので、配置器は、ＳｏＣインタフェースブロック２０６を介してＤＰＥ２０４に接続するブロック図のブロックを、ブロックが接続するＳｏＣインタフェースブロック２０６の特定のストリームチャネルの近くに（例えば、特定の距離内で）配置することができる。ブロックのポートは、例えば、ＳｏＣインタフェースブロックソリューションによって指定されたストリームチャネルと相関させることができる。ハードウェアコンパイラ１６０６はまた、ＳｏＣインタフェースブロックソリューションから決定されたように、ポートに結合された特定のストリームチャネルに接続するＰＬ２１４のＢＬＩにポートに入力および／またはポートから出力される信号をルーティングすることによって、ＳｏＣインタフェースブロック２０６に接続するブロック図のブロックのポート間の接続をルーティングすることができる。
同様に、ＮｏＣソリューションは、ＰＬ２１４内の回路ブロックが接続される特定の入口／出口ポイントを指定するので、配置器は、ＮｏＣ２０８への接続を有するブロック図のブロックを、ブロックが接続される特定の入口／出口ポイントの近くに（例えば、特定の距離内で）配置することができる。ブロックのポートは、例えば、ＮｏＣソリューションの入口／出口ポイントと相関させることができる。ハードウェアコンパイラ１６０６はまた、ＮｏＣソリューションから決定されたように、ポートに論理的に結合されたＮｏＣ２０８の入口／出口ポイントにポートに入力および／またはポートから出力される信号をルーティングすることによって、ＮｏＣ２０８の入口／出口ポイントに接続するブロック図のブロックのポート間の接続をルーティングすることができる。ハードウェアコンパイラ１６０６はさらに、ＰＬ２１４内のブロックのポートを互いに接続する任意の信号をルーティングすることができる。しかしながら、いくつかのアプリケーションでは、ＮｏＣ２０８は、ＤＰＥアレイ２０２とＰＬ２１４との間でデータを運ぶために使用されなくてもよい。
ブロック２０１０において、実装フロー中、ハードウェアコンパイラは、ＤＰＥコンパイラ１６０２および／またはＮｏＣコンパイラ１６０４と設計データを任意選択的に交換する。例えば、ハードウェアコンパイラ１６０６、ＤＰＥコンパイラ１６０２、およびＮｏＣコンパイラ１６０４は、図１６に関連して説明したような設計データを、一度に、必要に応じて、または反復的にもしくは繰り返し交換することができる。ブロック２０１０は、任意選択的に実行されてもよい。ハードウェアコンパイラ１６０６は、例えば、ブロック図の構築前または構築中、配置前および／または配置中、および／またはルーティング前および／またはルーティング中に、ＤＰＥコンパイラ１６０２および／またはＮｏＣコンパイラ１６０４と設計データを交換することができる。
ブロック２０１２において、システムは、ハードウェアコンパイラ１６０６によって生成された最終ハードウェア設計を、ハードウェアパッケージとしてエクスポートする。ハードウェアパッケージは、ＰＬ２１４をプログラムするために使用される構成ビットストリームを含む。ハードウェアパッケージは、アプリケーションのハードウェア部分に従って生成される。
ブロック２０１４において、ユーザは、ハードウェアパッケージを使用して新しいプラットフォームを構成する。ユーザは、ユーザ提供の構成に基づいて新しいプラットフォームの生成を開始する。ハードウェアパッケージを使用してシステムによって生成されたプラットフォームは、アプリケーションのソフトウェア部分をコンパイルするために使用される。
ブロック２０１６において、システムは、ＤＰＥアレイ２０２における実装のためにアプリケーションのソフトウェア部分をコンパイルする。例えば、システムは、ＤＰＥコンパイラ１６０２を実行して、ＤＰＥアレイ２０２の様々なＤＰＥ２０４にロードすることができる１つまたは複数のバイナリを生成する。ＤＰＥ２０４のバイナリは、ＤＰＥ２０４のオブジェクトコード、アプリケーションデータ、および構成データを含むことができる。構成ビットストリームおよびバイナリが生成されると、システムは、構成ビットストリームおよびバイナリをＳｏＣ２００にロードして、その中にアプリケーションを実装することができる。
別の態様では、ハードウェアコンパイラ１６０６は、ハードウェア実装をＤＰＥコンパイラ１６０２に提供することができる。ＤＰＥコンパイラ１６０２は、実装フローを実行する際にハードウェアコンパイラ１６０６によって依拠された最終的なＳｏＣインタフェースブロックソリューションを抽出することができる。ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６によって使用されるのと同じＳｏＣインタフェースブロックソリューションを使用してコンパイルを実行する。
図２０の例では、アプリケーションの各部分は、サブシステム固有のコンパイラによって解決される。コンパイラは、アプリケーションのために実装されるような様々なサブシステム（例えば、ＳｏＣインタフェースブロック）間のインタフェースが準拠し一貫していることを保証するために、例えば制約および／または提案されたソリューションなどの設計データを通信することができる。図２０には具体的に示されていないが、ＮｏＣコンパイラ１６０４はまた、アプリケーションで使用される場合、ＮｏＣ２０８をプログラムするためのバイナリを生成するために呼び出されてもよい。
図２１は、ＳｏＣ２００においてアプリケーションを実装するための設計フローを実行する別の例示的な方法２１００を示す。方法２１００は、図１に関連して説明したようなシステムによって実行することができる。システムは、図１６または図１９に関連して説明したようなソフトウェアアーキテクチャを実行することができる。方法２１００は、システムがアプリケーションを受信するブロック２１０２において開始することができる。アプリケーションは、ＳｏＣ２００に実装されるデータフロー・グラフとして指定することができる。アプリケーションは、ＤＰＥアレイ２０２に実装するためのソフトウェア部分、ＰＬ２１４に実装するためのハードウェア部分、およびＳｏＣ２００のＮｏＣ２０８に実装するためのデータ転送を含むことができる。アプリケーションはまた、ＰＳ２１２に実装するためのさらなるソフトウェア部分を含むことができる。
ブロック２１０４において、ＤＰＥコンパイラ１６０２は、アプリケーションから論理アーキテクチャ、ＳｏＣインタフェースブロックソリューション、およびＳｏＣインタフェースブロックトレースを生成することができる。論理アーキテクチャは、ＤＰＥアレイ２０２内の実装用に指定されたアプリケーションのソフトウェア部分を実装するために必要なＤＰＥ２０４、およびＤＰＥ２０４とインタフェースするために必要なＰＬ２１４に実装される任意のＩＰコアに基づくことができる。上述したように、ＤＰＥコンパイラ１６０２は、ＤＰＥコンパイラ１６０２が（アプリケーションのソフトウェア部分の）ノードのＤＰＥアレイ２０２への初期マッピングを実行する初期ＤＰＥソリューションを生成することができる。ＤＰＥコンパイラ１６０２は、論理リソースをＳｏＣインタフェースブロック２０６の物理リソース（例えば、ストリームチャネル）にマッピングする初期ＳｏＣインタフェースブロックソリューションを生成することができる。一態様において、ＳｏＣインタフェースブロックソリューションは、データ転送からＮｏＣコンパイラ１６０４によって生成された初期ＮｏＣソリューションを使用して生成することができる。ＤＰＥコンパイラ１６０２はさらに、ＳｏＣインタフェースブロック２０６を通るデータフローをシミュレートするために、ＳｏＣインタフェースブロックソリューションを用いて初期ＤＰＥソリューションをシミュレートすることができる。ＤＰＥコンパイラ１６０２は、シミュレーション中のＳｏＣインタフェースブロックを介したデータ転送を、図２１に示す設計フロー中の後続の使用のための「ＳｏＣインタフェースブロックトレース」として取り込むことができる。
ブロック２１０４において、ハードウェアコンパイラ１６０６は、ＰＬ２１４に実装されるアプリケーションのハードウェア部分のブロック図を生成する。ハードウェアコンパイラ１６０６は、論理アーキテクチャおよびＳｏＣインタフェースブロックソリューションに基づいてブロック図を生成し、任意選択的に、論理アーキテクチャによって指定された回路ブロックを有するブロック図に含まれる、ユーザによって指定された追加のＩＰコアを生成する。一態様において、ユーザは、このような追加のＩＰコアを手動で挿入し、ＩＰコアを論理アーキテクチャで指定されたハードウェア記述の他の回路ブロックに接続する。
ブロック２１０６において、ハードウェアコンパイラ１６０６は、任意選択的に、１つまたは複数のユーザ指定のＳｏＣインタフェースブロック制約を受信し、ＳｏＣインタフェースブロック制約をＤＰＥコンパイラ１６０２に提供する。
一態様では、アプリケーションのハードウェア部分を実装する前に、ハードウェアコンパイラ１６０６は、ブロック図および論理アーキテクチャに基づいて、ＮｏＣ２０８、ＤＰＥアレイ２０２、およびＰＬ２１４の間に定義された物理接続を評価することができる。ハードウェアコンパイラ１６０６は、ブロック図のアーキテクチャシミュレーションを実行して、ブロック図（例えば、設計のＰＬ部分）とＤＰＥアレイ２０２および／またはＮｏＣ２０８との間の接続を評価することができる。例えば、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２によって生成されたＳｏＣインタフェースブロックトレースを使用してシミュレーションを実行することができる。例示的かつ非限定的な例として、ハードウェアコンパイラ１６０６は、ブロック図のＳｙｓｔｅｍＣシミュレーションを実行することができる。シミュレーションでは、ＳｏＣインタフェースブロックトレースを使用して、ＰＬ２１４とＤＰＥアレイ２０２（ＳｏＣインタフェースブロック２０６を介して）および／またはＮｏＣ２０８との間のブロック図およびストリームチャネル（例えば、物理的接続）のデータトラフィックが生成される。シミュレーションは、ハードウェアコンパイラ１６０６に提供されるシステム性能および／またはデバッグ情報を生成する。
ハードウェアコンパイラ１６０６は、システムパフォーマンスデータを評価することができる。例えば、ハードウェアコンパイラ１６０６が、システムパフォーマンスデータから、アプリケーションのハードウェア部分の１つまたは複数の設計メトリックが満たされていないと決定した場合、ハードウェアコンパイラ１６０６は、ユーザの指示の下で、１つまたは複数のＳｏＣインタフェースブロック制約を生成することができる。ハードウェアコンパイラ１６０６は、ＳｏＣインタフェースブロック制約を要求としてＤＰＥコンパイラ１６０２に提供する。
ＤＰＥコンパイラ１６０２は、アプリケーションのＤＰＥ部分の、ハードウェアコンパイラ１６０６によって提供されるＳｏＣインタフェースブロック制約を利用する、ＤＰＥアレイ２０２のＤＰＥ２０４への更新されたマッピングを実行することができる。例えば、ＰＬ２１４内のハードウェア部分がＳｏＣインタフェースブロック２０６を介して直接（例えば、ＮｏＣ２０８を横断せずに）ＤＰＥアレイ２０２に接続するアプリケーションが実装される場合、ＤＰＥコンパイラ１６０２は、ＮｏＣコンパイラ１６０４を起動せずにハードウェアコンパイラ１６０６のための更新されたＳｏＣインタフェースブロックソリューションを生成することができる。
ブロック２１０８において、ハードウェアコンパイラ１６０６は、任意選択的に、１つまたは複数のユーザ指定のＮｏＣ制約を受信し、検証のためにＮｏＣ制約をＮｏＣコンパイラに提供する。ハードウェアコンパイラ１６０６はまた、ＮｏＣトラフィックをＮｏＣコンパイラ１６０６に提供することができる。ＮｏＣコンパイラ１６０４は、受信したＮｏＣ制約および／またはＮｏＣトラフィックを使用して、更新されたＮｏＣソリューションを生成することができる。例えば、ＰＬ２１４のハードウェア部分がＮｏＣ２０８を介してＤＰＥアレイ２０２、ＰＳ２１２、ハードワイヤード回路ブロック２１０、または揮発性メモリ１３４に接続するアプリケーションが実装される場合、ハードウェアコンパイラ１６０６は、ＮｏＣ制約および／またはＮｏＣトラフィックをＮｏＣコンパイラ１６０４に提供することによってＮｏＣコンパイラ１６０４を呼び出すことができる。ＮｏＣコンパイラ１６０４は、更新されたＮｏＣソリューションとして、ＮｏＣ２０８を通るデータパスのルーティング情報を更新することができる。更新されたルーティング情報は、更新された経路、および経路の特定の入口／出口ポイントを指定することができる。ハードウェアコンパイラ１６０６は、更新されたＮｏＣソリューションを取得し、それに応答して、ＤＰＥコンパイラ１６０２に提供される更新されたＳｏＣインタフェースブロック制約を生成することができる。プロセスは、本質的に反復的であり得る。ＤＰＥコンパイラ１６０２およびＮｏＣコンパイラ１６０４は、ブロック２１０６および２１０８によって示されるように同時に動作することができる。
ブロック２１１０において、ハードウェアコンパイラ１６０６は、ブロック図上の合成を実行することができる。ブロック２１１２において、ハードウェアコンパイラ１６０６は、ブロック図上の配置およびルーティングを実行する。ブロック２１１４において、配置および／またはルーティングを実行しながら、ハードウェアコンパイラは、ブロック図の実装、例えば、実装フローのこれらの異なる段階のいずれかにおけるハードウェア部分の実装（例えば、ハードウェア設計）の現在の状態が、アプリケーションのハードウェア部分の設計メトリックを満たすかどうかを決定することができる。例えば、ハードウェアコンパイラ１６０６は、現在の実装が配置前、配置中、ルーティング前、またはルーティング中に設計メトリックを満たすかどうかを決定することができる。アプリケーションのハードウェア部分の現在の実装が設計メトリックを満たさないと決定したことに応答して、方法２１００はブロック２１１６に続く。そうでない場合、方法２１００はブロック２１２０に進む。
ブロック２１１６において、ハードウェアコンパイラは、１つまたは複数のユーザ指定のＳｏＣインタフェースブロック制約をＤＰＥコンパイラ１６０２に提供することができる。ハードウェアコンパイラ１６０６は、任意選択的に、１つまたは複数のＮｏＣ制約をＮｏＣコンパイラ１６０４に提供することができる。説明したように、ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６から受信したＳｏＣインタフェースブロック制約を使用して、更新されたＳｏＣインタフェースブロックソリューションを生成する。ＮｏＣコンパイラ１６０４は、任意選択的に、更新されたＮｏＣソリューションを生成する。例えば、ＤＰＥアレイ２０２とＰＬ２１４との間の１つまたは複数のデータパスがＮｏＣ２０８を通って流れる場合、ＮｏＣコンパイラ１６０４を呼び出すことができる。ブロック２１１８において、ハードウェアコンパイラ１６０６は、更新されたＳｏＣインタフェースブロックソリューションおよび任意選択的に更新されたＮｏＣソリューションを受信する。ブロック２１１８の後、方法２１００はブロック２１１２に続き、ハードウェアコンパイラ１６０６は、更新されたＳｏＣインタフェースブロックソリューションおよび任意選択的に更新されたＮｏＣソリューションを使用して、配置および／またはルーティングを実行し続ける。
図２１は、コンパイラ間の設計データの交換が反復的に行われ得ることを示す。例えば、配置および／またはルーティング段階中の複数の異なる点のいずれかにおいて、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分の実装の現在の状態が、確立された設計メトリックを満たすかどうかを決定することができる。満たさない場合、ハードウェアコンパイラ１６０６は、ハードウェアコンパイラ１６０６が配置およびルーティングの目的で使用する更新されたＳｏＣインタフェースブロックソリューションおよび更新されたＮｏＣソリューションを取得するために、説明したように設計データの交換を開始することができる。ハードウェアコンパイラ１６０６は、ＮｏＣ２０８の構成が更新される（例えば、ＰＬ２１４からのデータは、ＮｏＣ２０８を介して他の回路ブロックに提供され、および／または他の回路ブロックから受信される）場合、ＮｏＣコンパイラ１６０４を呼び出すだけでよいことを理解されたい。
ブロック２１２０において、アプリケーションのハードウェア部分が設計メトリックを満たす場合、ハードウェアコンパイラ１６０６は、ＰＬ２１４内のハードウェア部分の実装を指定する構成ビットストリームを生成する。ハードウェアコンパイラ１６０６はさらに、最終的なＳｏＣインタフェースブロックソリューション（例えば、配置およびルーティングのために使用されるＳｏＣインタフェースブロックソリューション）をＤＰＥコンパイラ１６０２に提供し、ＮｏＣコンパイラ１６０４への配置およびルーティングに使用することができる最終的なＮｏＣソリューションを提供することができる。
ブロック２１２２において、ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ２０４のＤＰＥ２０２をプログラムするためのバイナリを生成する。ＮｏＣコンパイラ１６０４は、ＮｏＣ２０８をプログラムするためのバイナリを生成する。例えば、ブロック２１０６、２１０８、および２１１６を通して、ＤＰＥコンパイラ１６０２およびＮｏＣコンパイラ１６０４は増分検証機能を実行することができ、使用されるＳｏＣインタフェースブロックソリューションおよびＮｏＣソリューションは、ＳｏＣインタフェースブロックおよびＮｏＣの完全なソリューションが決定された場合よりも少ないランタイムで実行され得る検証手順に基づいて生成される。ブロック２１２２において、ＤＰＥコンパイラ１６０２およびＮｏＣコンパイラ１６０４は、ＤＰＥアレイ２０２およびＮｏＣ２０８をそれぞれプログラムするために使用される最終バイナリを生成することができる。
ブロック２１２４において、ＰＳコンパイラ１９１８はＰＳバイナリを生成する。ＰＳバイナリは、ＰＳ２１２が実行するオブジェクトコードを含む。ＰＳバイナリは、例えば、ＰＳ２１２が実行する制御プログラムを実装し、アプリケーションが実装されたＳｏＣ２００の動作を監視する。ＤＰＥコンパイラ１６０２はまた、ＰＳコンパイラ１９１８によってコンパイルされ、ＰＳ２１２によって実行されてＤＰＥアレイ２０２のＤＰＥ２０４に対する読み出しおよび／または書き込みをすることができるＤＰＥアレイドライバを生成することができる。
ブロック２１２６において、システムは、構成ビットストリームおよびバイナリをＳｏＣ２００に展開することができる。システムは、例えば、様々なバイナリおよび構成ビットストリームを、ＳｏＣ２００に提供され、かつＳｏＣ２００にロードされてその中にアプリケーションを実装することができるＰＤＩに結合することができる。
図２２は、ハードウェアコンパイラ１６０６とＤＰＥコンパイラ１６０２との間の通信の例示的な方法２２００を示す。方法２２００は、図１６、１９、２０、および２１に関連して説明したように、ハードウェアコンパイラ１６０６とＤＰＥコンパイラ１６０２との間の通信方法の一例を提示する。方法２２００は、ハードウェアコンパイラ１６０６とＤＰＥコンパイラ１６０２との間で実行される検証呼び出しの例示的な実装（例えば、検証手順）を示す。方法２２００の例は、ハードウェアコンパイラ１６０６から提供されるＳｏＣインタフェースブロック制約に応答して更新されたＳｏＣインタフェースブロックソリューションを生成するために、ＤＰＥアレイ２０２および／またはＮｏＣ２０８のための完全な配置およびルーティングを実行する代替手段を提供する。方法２２００は、アプリケーションのソフトウェア部分のマッピングおよびルーティングを開始する前に再ルーティングが試みられる増分アプローチを示す。
方法２２００は、ハードウェアコンパイラ１６０６がＤＰＥコンパイラ１６０２に１つまたは複数のＳｏＣインタフェースブロック制約を提供するブロック２２０２で開始することができる。ハードウェアコンパイラ１６０６は、例えば、実装フロー中に、アプリケーションのハードウェア部分の設計メトリックが満たされていない、または満たされないと決定したことに応答して、１つまたは複数のユーザ指定のＳｏＣインタフェースブロック制約を受信し、および／または１つまたは複数のＳｏＣインタフェースブロック制約を生成することができる。ＳｏＣインタフェースブロック制約は、アプリケーションのハードウェア部分の改善された結果の品質（ＱｏＳ）として得られると予想される、ＳｏＣインタフェースブロック２０６の物理ストリームチャネルへの論理リソースの好ましいマッピングを指定することができる。
ハードウェアコンパイラ１６０６は、ＳｏＣインタフェースブロック制約をＤＰＥコンパイラ１６０２に提供する。ハードウェアコンパイラ１６０６から提供されるＳｏＣインタフェースブロック制約は、２つの異なるカテゴリに分類することができる。ＳｏＣインタフェースブロック制約の第１のカテゴリは、ハード制約である。ＳｏＣインタフェースブロック制約の第２のカテゴリは、ソフト制約である。ハード制約は、ＳｏＣ２００内でアプリケーションを実装するために満たされなければならない設計制約である。ソフト制約は、ＳｏＣ２００のためのアプリケーションの実装において違反されうる設計制約である。
一例では、ハード制約は、ＰＬ２１４に実装されるアプリケーションのハードウェア部分に対するユーザ指定の制約である。ハード制約は、ユーザ指定の制約である位置、電力、タイミングなどの任意の利用可能な制約タイプを含むことができる。ソフト制約は、記載されているように論理リソースのＳｏＣインタフェースブロック２０６のストリームチャネルへの特定のマッピングを指定する制約など、実装フロー全体を通してハードウェアコンパイラ１６０６および／またはＤＰＥコンパイラ１６０２によって生成される任意の利用可能な制約を含むことができる。
ブロック２２０４において、ＤＰＥコンパイラ１６０２は、ＳｏＣインタフェースブロック制約の受信に応答して、更新されたＳｏＣインタフェースブロックソリューションを生成する際に受信したＳｏＣインタフェースブロック制約を組み込むための検証プロセスを開始する。ブロック２２０６において、ＤＰＥコンパイラ１６０２は、アプリケーションのハードウェア部分に関連するハードウェアコンパイラ１６０６から受信したハード制約とソフト制約とを区別することができる。
ブロック２２０８において、ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラから提供されるハード制約およびソフト制約の両方に従いながら、アプリケーションのソフトウェア部分をルーティングする。ＤＰＥコンパイラ１６０２は、例えば、ＤＰＥアレイ２０２のＤＰＥ２０４間の接続およびＤＰＥ２０４とＳｏＣインタフェースブロック２０６との間のデータパスをルーティングして、ＳｏＣインタフェースブロック２０６のどのストリームチャネル（例えば、タイル、ストリームスイッチ、およびポート）がＤＰＥアレイ２０２とＰＬ２１４および／またはＮｏＣ２０８との間のデータパス交差に使用されるかを決定することができる。ＤＰＥコンパイラ１６０２が、ハード制約およびソフト制約の両方に従いながら、ＤＰＥアレイ２０２における実装のためのアプリケーションのソフトウェア部分のルーティングに成功した場合、方法２２００はブロック２２１８に続く。ＤＰＥコンパイラ１６０２が、例えば制約がルーティング不可能であるなど、ハード制約およびソフト制約の両方に従いながら、ＤＰＥアレイ内のアプリケーションのソフトウェア部分のための経路を生成することができない場合、方法２２００はブロック２２１０に進む。
ブロック２２１０において、ＤＰＥコンパイラ１６０２は、ハード制約のみに従いながらアプリケーションのソフトウェア部分をルーティングする。ブロック２２１０において、ＤＰＥコンパイラ１６０２は、ルーティング動作の目的のためにソフト制約を無視する。ＤＰＥコンパイラ１６０２が、ハード制約のみに従いながら、ＤＰＥアレイ２０２における実装のためのアプリケーションのソフトウェア部分のルーティングに成功した場合、方法２２００はブロック２２１８に続く。ＤＰＥコンパイラ１６０２が、ハード制約のみに従いながらにＤＰＥアレイ２０２内のアプリケーションのソフトウェア部分のための経路を生成することができない場合、方法２２００はブロック２２１２に進む。
ブロック２２０８および２２１０は、ハードウェアコンパイラ１６０６から提供されるＳｏＣインタフェースブロック制約を使用して、実行されるＤＰＥノードのフルマップ（例えば、配置）および経路よりも短い時間で、更新されたＳｏＣインタフェースブロックソリューションを作成しようとする検証動作のための手法を示す。したがって、ブロック２２０８および２２１０は、ＤＰＥノードをＤＰＥアレイ２０２のＤＰＥ２０４にマッピング（例えば、再マッピング）または「配置」しようと試みることなく、ルーティングのみを含む。
方法２２００は、ルーティングのみではハードウェアコンパイラからのＳｏＣインタフェースブロック制約を使用して更新されたＳｏＣインタフェースブロックソリューションに到達することができない場合、ブロック２２１２に続く。ブロック２２１２において、ＤＰＥコンパイラ１６０２は、ハード制約およびソフト制約の両方を使用して、アプリケーションのソフトウェア部分をＤＰＥアレイ２０２内のＤＰＥにマッピングすることができる。ＤＰＥコンパイラ１６０２はまた、ＳｏＣ２００のアーキテクチャ（例えば、接続性）でプログラムされる。ＤＰＥコンパイラ１６０２は、ＳｏＣインタフェースブロック２０６の物理チャネルへ（例えば、ストリームチャネルへ）の論理リソースの実際の割り当てを実行し、ＳｏＣ２００のアーキテクチャ接続性をモデル化することもできる。
一例として、ＰＬノードＢと通信するＤＰＥノードＡを考える。ブロック図の各ブロックは、ＰＬ２１４に実装される特定のコア（例えば、回路ブロック）に対応することができる。ＰＬノードＢは、ＳｏＣインタフェースブロック２０６内の物理チャネルＸを介してＤＰＥノードＡと通信する。物理チャネルＸは、ＤＰＥノードＡとＰＬノードＢとの間でデータストリームを運ぶ。ＤＰＥコンパイラ１６０２は、ＤＰＥＹと物理チャネルＸとの間の距離が最小になるように、ＤＰＥノードＡを特定のＤＰＥＹにマッピングすることができる。
ＳｏＣインタフェースブロック２０６のいくつかの実装形態では、その中に含まれるタイルのうちの１つまたは複数は、ＰＬ２１４に接続されていない。接続されていないタイルは、ＰＬ２１４の中および／または周囲に特定のハードワイヤード回路ブロック２１０を配置した結果であり得る。例えば、ＳｏＣインタフェースブロック２０６内に接続されていないタイルを有するこのアーキテクチャは、ＳｏＣインタフェースブロック２０６とＰＬ２１４との間のルーティングを複雑にする。未接続タイルに関する接続情報は、ＤＰＥコンパイラ１６０２においてモデル化される。ＤＰＥコンパイラ１６０２は、マッピングを実行する一部として、ＰＬ２１４との接続を有するＤＰＥノードを選択することができる。ＤＰＥコンパイラ１６０２は、マッピングを実行する一部として、ＳｏＣインタフェースブロック２０６の未接続タイルのすぐ上のＤＰＥアレイ２０２の列のＤＰＥ２０４にマッピングされる、選択されたＤＰＥノードの数を最小化することができる。ＤＰＥコンパイラ１６０２は、ＰＬ２１４（例えば、代わりに他のＤＰＥ２０４に接続するノード）への接続（例えば、直接接続）を有しないＤＰＥノードを、ＳｏＣインタフェースブロック２０６の未接続タイルの上に位置するＤＰＥアレイ２０２の列にマッピングする。
ブロック２２１４において、ＤＰＥコンパイラ１６０２は、ハード制約のみに従いながらアプリケーションの再マッピングされたソフトウェア部分をルーティングする。ＤＰＥコンパイラ１６０２が、ハード制約のみに従いながら、ＤＰＥアレイ２０２における実装のためにアプリケーションの再マッピングされたソフトウェア部分のルーティングに成功した場合、方法２２００はブロック２２１８に続く。ＤＰＥコンパイラ１６０２が、ハード制約のみに従いながらにＤＰＥアレイ２０２内のアプリケーションのソフトウェア部分のための経路を生成することができない場合、方法２２００はブロック２２１６に進む。ブロック２２１６において、ＤＰＥコンパイラ１６０２は、検証動作が失敗したことを示す。ＤＰＥコンパイラ１６０２は、通知を出力してもよく、通知をハードウェアコンパイラ１６０６に提供してもよい。
ブロック２２１８において、ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインタフェースブロックソリューションおよび更新されたＳｏＣインタフェースブロックソリューションのスコアを生成する。ＤＰＥコンパイラ１６０２は、更新されたルーティング、または更新されたマッピング、およびブロック２２０８、ブロック２２１０、またはブロック２２１２および２２１４で決定されたルーティングに基づいて、更新されたＳｏＣインタフェースブロックソリューションを生成する。
ＤＰＥコンパイラ１６０２によって生成されたスコアは、実行されたマッピングおよび／またはルーティング動作に基づいて、ＳｏＣインタフェースブロックソリューションの品質を示す。１つの例示的な実装では、ＤＰＥコンパイラ１６０２は、いくつのソフト制約が満たされなかったか、およびソフト制約で要求されたストリームチャネルと更新されたＳｏＣインタフェースブロックソリューションで割り当てられた実際のチャネルとの間の距離に基づいてスコアを決定する。満たされていないソフト制約の数および距離は、例えば、両方ともスコアに反比例し得る。
別の例示的な実装形態では、ＤＰＥコンパイラ１６０２は、１つまたは複数の設計コストメトリックを使用して、更新されたＳｏＣインタフェースブロックソリューションの品質に基づいてスコアを決定する。これらの設計コストメトリックは、ＳｏＣインタフェースブロックソリューションによってサポートされるデータ移動の数、メモリ競合コスト、および経路のレイテンシを含み得る。一態様では、ＤＰＥアレイ２０２におけるデータ移動の数は、ＳｏＣインタフェースブロック２０６を介してデータを転送するために必要なＤＭＡ転送の数に加えて、ＤＰＥアレイ２０２で使用されるＤＭＡ転送の数によって定量化することができる。メモリ競合コストは、各メモリバンクの同時アクセス回路（例えば、ＤＰＥまたはＤＭＡ）の数に基づいて決定することができる。経路のレイテンシは、ＳｏＣインタフェースブロック２０６のポートと個々のソースまたは宛先ＤＰＥ２０４との間でデータを転送するために必要な最小サイクル数によって定量化することができる。ＤＰＥコンパイラ１６０２は、設計コストメトリックが低い（例えば、設計コストメトリックの合計が低い）場合、より高いスコアを決定する。
別の例示的な実装では、更新されたＳｏＣインタフェースブロックソリューションの総スコアは、分数（例えば、８０／１００）として計算され、分子は、追加のＤＭＡ転送の数、２を超える、各メモリバンクの同時アクセス回路の数、およびＳｏＣインタフェースブロック２０６ポートとＤＰＥ２０４コアとの間の経路に必要なホップ数の合計だけ１００から減少する。
ブロック２２２０において、ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインタフェースブロックソリューションおよびスコアをハードウェアコンパイラ１６０６に提供する。ハードウェアコンパイラ１６０６は、各それぞれのＳｏＣインタフェースブロックソリューションのスコアに基づいて、ＤＰＥコンパイラ１６０２から受信した様々なＳｏＣインタフェースブロックソリューションを評価することができる。一態様において、ハードウェアコンパイラ１６０６は、例えば、以前のＳｏＣインタフェースブロックソリューションを保持することができる。ハードウェアコンパイラ１６０６は、更新されたＳｏＣインタフェースブロックソリューションのスコアを以前の（例えば、直前のＳｏＣインタフェースブロックソリューション）のスコアと比較し、更新されたＳｏＣインタフェースブロックソリューションのスコアが以前のＳｏＣインタフェースブロックソリューションのスコアを超える場合、更新されたＳｏＣインタフェースブロックソリューションを使用することができる。
別の例示的な実装形態では、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２から８０／１００のスコアを有するＳｏＣインタフェースブロックソリューションを受信する。ハードウェアコンパイラ１６０６は、ＰＬ２１４内のアプリケーションのハードウェア部分の実装に到達することができず、１つまたは複数のＳｏＣインタフェースブロック制約をＤＰＥコンパイラ１６０２に提供する。ハードウェアコンパイラ１６０６がＤＰＥコンパイラ１６０２から受信した更新されたＳｏＣインタフェースブロックソリューションは、２０／１００のスコアを有する。その場合、新しく受信されたＳｏＣインタフェースブロックソリューションのスコアが以前のＳｏＣインタフェースブロックソリューションのスコアを超えない（例えば、より低い）と決定したことに応答して、ハードウェアコンパイラ１６０６は、ＳｏＣインタフェースブロック制約のうちの１つまたは複数（例えば、ソフト制約）を緩和し、緩和された制約を含むＳｏＣインタフェースブロック制約をＤＰＥコンパイラ１６０２に提供する。ＤＰＥコンパイラ１６０２は、緩和された設計制約を考慮して、２０／１００および／または８０／１００より高いスコアを有する別のＳｏＣインタフェースブロックソリューションを生成しようと試みる。
別の例では、ハードウェアコンパイラ１６０６は、より高いまたは最高のスコアを有する以前のＳｏＣインタフェースブロックソリューションを使用することを選択することができる。ハードウェアコンパイラ１６０６は、例えば、直前のＳｏＣインタフェースブロックソリューションよりも低いスコアを有するＳｏＣインタフェースブロックソリューションを受信したことに応答して、またはＳｏＣインタフェースブロック制約のうちの１つまたは複数が緩和された後に以前のＳｏＣインタフェースブロックソリューションよりも低いスコアを有するＳｏＣインタフェースブロックソリューションを受信したことに応答してなど、任意の時点で以前のＳｏＣインタフェースブロックソリューションに戻ることができる。
図２３は、ＳｏＣインタフェースブロックソリューションを処理する例示的な方法２３００を示す。方法２３００は、受信したＳｏＣインタフェースブロックソリューションを評価し、アプリケーションのハードウェア部分で実装フローを実行する際に使用するための、現在の最良のＳｏＣインタフェースブロックソリューションと呼ばれるＳｏＣインタフェースブロックソリューションを選択するために、ハードウェアコンパイラ１６０６によって実行することができる。
ブロック２３０２において、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２からＳｏＣインタフェースブロックソリューションを受信する。ブロック２３０２で受信されるＳｏＣインタフェースブロックソリューションは、ＤＰＥコンパイラ１６０２から提供される初期または最初のＳｏＣインタフェースブロックソリューションであってもよい。ＳｏＣインタフェースブロックソリューションをハードウェアコンパイラ１６０６に提供する際に、ＤＰＥコンパイラ１６０２は、ＳｏＣインタフェースブロックソリューションのスコアをさらに提供する。少なくとも最初に、ハードウェアコンパイラ１６０６は、現在の最良のＳｏＣインタフェースブロックソリューションに対する最初のＳｏＣインタフェースブロックソリューションを選択する。
ブロック２３０４において、ハードウェアコンパイラ１６０６は、任意選択的に、ユーザから１つまたは複数のハードＳｏＣインタフェースブロック制約を受信する。ブロック２３０６において、ハードウェアコンパイラは、アプリケーションのハードウェア部分を実装するための１つまたは複数のソフトＳｏＣインタフェースブロック制約を生成することができる。ハードウェアコンパイラは、ハードウェア設計メトリックを満たすために、ソフトＳｏＣインタフェースブロック制約を生成する。
ブロック２３０８において、ハードウェアコンパイラ１６０６は、検証のためにＳｏＣインタフェースブロック制約（例えば、ハードおよびソフトの両方）をＤＰＥコンパイラ１６０２に送信する。ＳｏＣインタフェースブロック制約の受信に応答して、ＤＰＥコンパイラは、ハードウェアコンパイラ１６０６から受信したＳｏＣインタフェースブロック制約に基づいて、更新されたＳｏＣインタフェースブロックソリューションを生成することができる。ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインタフェースブロックソリューションをハードウェアコンパイラ１６０６に提供する。したがって、ブロック２３１０において、ハードウェアコンパイラは、更新されたＳｏＣインタフェースブロックソリューションを受信する。
ブロック２３１２において、ハードウェアコンパイラ１６０６は、更新されたＳｏＣインタフェースブロックソリューション（例えば、最後に受信されたＳｏＣインタフェースブロックソリューション）のスコアを第１の（例えば、以前に受信された）ＳｏＣインタフェースブロックソリューションのスコアと比較する。
ブロック２３１４において、ハードウェアコンパイラ１６０６は、更新された（例えば、最後に受信された）ＳｏＣインタフェースブロックソリューションのスコアが、以前に受信された（例えば、第１の）ＳｏＣインタフェースブロックソリューションのスコアを超えるかどうかを決定する。ブロック２３１６において、ハードウェアコンパイラ１６０６は、現在の最良のＳｏＣインタフェースブロックソリューションとして、最後に受信された（例えば、更新された）ＳｏＣインタフェースブロックソリューションを選択する。
ブロック２３１８において、ハードウェアコンパイラ１６０６は、改善目標が達成されたか、または予定時間を超過したかどうかを決定する。例えば、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分の現在の実装状態がより多くの設計メトリックを満たしているかどうか、および／または１つもしくは複数の設計メトリックを満たすように近づいているかどうかを決定することができる。ハードウェアコンパイラ１６０６はまた、予定時間が超過されたかどうかを、配置および／またはルーティングに費やされた処理時間の量、ならびにその時間が、最大配置時間、最大ルーティング時間、配置とルーティング両方の最大時間を超過したかどうかに基づいて決定することができる。改善目標に達した、または予定時間を超えたと決定したことに応答して、方法２３００はブロック２３２４に続く。そうでない場合、方法２３００はブロック２３２０に進む。
ブロック２３２４において、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分を実装するための現在の最良のＳｏＣインタフェースブロックソリューションを使用する。
ブロック２３２０に続き、ハードウェアコンパイラ１６０６は、ＳｏＣインタフェースブロック制約のうちの１つまたは複数を緩和する。ハードウェアコンパイラ１６０６は、例えば、ソフト制約のうちの１つまたは複数を緩和または変更することができる。ソフトＳｏＣインタフェースブロック制約を緩和または変更する例は、ソフトＳｏＣインタフェースブロック制約を除去する（例えば、削除する）ことを含む。ソフトＳｏＣインタフェースブロック制約を緩和または変更する別の例は、ソフトＳｏＣインタフェースブロック制約を異なるＳｏＣインタフェースブロック制約に置き換えることを含む。置き換えソフトＳｏＣインタフェースブロック制約は、置き換えられる元のものよりも厳しくない場合がある。
ブロック２３２２において、ハードウェアコンパイラ１６０６は、緩和されたＳｏＣインタフェースブロック制約を含むＳｏＣインタフェースブロック制約を、ＤＰＥコンパイラ１６０２に送信することができる。ブロック２３２２の後、方法２３００はブロック２３１０にループバックして、説明した処理を継続する。例えば、ＤＰＥコンパイラは、ブロック２３２２においてハードウェアコンパイラから受信したＳｏＣインタフェースブロック制約に基づいて、さらに更新されたＳｏＣインタフェースブロックソリューションを生成する。ブロック２３１０において、ハードウェアコンパイラは、さらなる更新されたＳｏＣインタフェースブロックソリューションを受信する。
方法２３００は、実装フローの実行のためおよびＳｏＣインタフェースブロック制約が緩和され得る状況で使用するために、ＤＰＥコンパイラ１６０２からＳｏＣインタフェースブロックソリューションを選択する例示的なプロセスを示す。ハードウェアコンパイラ１６０６は、調整および／または検証プロセスの一部として、更新されたＳｏＣインタフェースブロックソリューションを取得するために、実装フロー中の様々な異なる時点のいずれかでＤＰＥコンパイラ１６０２にＳｏＣインタフェースブロック制約を提供することができることを理解されたい。例えば、ハードウェアコンパイラ１６０６が、（例えば、タイミング、電力、または他のチェックもしくは分析に基づいて）アプリケーションのハードウェア部分の実装が、その現在の状態において、アプリケーションの設計メトリックを満たしていない、または満たさないと決定した任意の時点において、ハードウェアコンパイラ１６０６は、更新されたＳｏＣインタフェースブロック制約をＤＰＥコンパイラ１６０２に提供することによって、更新されたＳｏＣインタフェースブロックソリューションを要求することができる。
図２４は、ＳｏＣ２００に実装するためのアプリケーション２４００の別の例を示す。アプリケーション２４００は、有向フローグラフとして指定される。ノードは、ＰＬノード、ＤＰＥノード、およびＩ／Ｏノードを区別するために、異なる陰影および形状である。図示の例では、Ｉ／Ｏノードは、ＳｏＣインタフェースブロック２０６にマッピングされてもよい。ＰＬノードは、ＰＬに実装される。ＤＰＥノードは、特定のＤＰＥにマッピングされる。その全体は示されていないが、アプリケーション２４００は、ＤＰＥ２０４にマッピングされる３６個のカーネル（例えば、ノード）、７２個のＰＬからＤＰＥアレイへのデータストリーム、および３６個のＤＰＥアレイからＰＬへのデータストリームを含む。
図２５は、ＤＰＥコンパイラ１６０２によって生成されたＳｏＣインタフェースブロックソリューションの例示的な図である。図２５のＳｏＣインタフェースブロックソリューションは、ＤＰＥコンパイラ１６０２によって生成され、ハードウェアコンパイラ１６０６に提供することができる。図２５の例は、ＤＰＥコンパイラ１６０２がＤＰＥアレイ２０２のＤＰＥ２０４へのＤＰＥノードの初期マッピングを生成するシナリオを示している。さらに、ＤＰＥコンパイラ１６０２は、ＤＰＥノードの初期マッピングを正常にルーティングする。図２５の例では、ＤＰＥアレイ２０２の列６～１７のみが示されている。さらに、各列は４つのＤＰＥ２０４を含む。
図２５は、ＤＰＥアレイ２０２のＤＰＥ２０４へのＤＰＥノードのマッピング、およびＳｏＣインタフェースブロック２０６ハードウェアへのデータストリームのルーティングを示す。ＤＰＥコンパイラ１６０２によって決定された、ＤＰＥノード０～３５のＤＰＥ２０４へのアプリケーション２４００のマッピングは、ＤＰＥアレイ２０２を参照して示されている。ＤＰＥとＳｏＣインタフェースブロック２０６の特定のタイルとの間のデータストリームのルーティングは、矢印の集合として示されている。図２５～３０を説明する際の例示の目的のために、図２５に表示されるキーは、ソフト制約、ハード制約、及び適用可能な制約を有さないデータストリームによって制御されるデータストリームを区別するために使用される。
図２５～３０を参照すると、ソフト制約は、ＤＰＥコンパイラ１６０２および／またはハードウェアコンパイラ１６０６によって決定されたルーティングに対応し、ハード制約は、ユーザ指定のＳｏＣインタフェースブロック制約を含むことができる。図２５に示される制約は、いずれもソフト制約である。図２５の例は、ＤＰＥコンパイラ１６０２が初期ＳｏＣインタフェースブロックソリューションの決定に成功した場合を示している。一態様では、ＤＰＥコンパイラ１６０２は、ある列から別の列へと行ＤＰＥ２０４に沿って（例えば、左から右へ）移動する他の経路の使用を試みる前に、少なくとも最初に、示されているようにＳｏＣインタフェースブロックソリューションの垂直経路の使用を試みるように構成することができる。
図２６は、ＤＰＥコンパイラ１６０２によって受信されたルーティング可能なＳｏＣインタフェースブロック制約の例を示す。ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインタフェースブロック制約の形態で更新されたルーティングを指定する、更新されたＳｏＣインタフェースブロックソリューションを生成することができる。図２６の例では、より多くのＳｏＣインタフェースブロック制約がハード制約である。この例では、ＤＰＥコンパイラ１６０２は、示されている各タイプの制約を観察しながら、ＤＰＥアレイ２０２のデータストリームのルーティングに成功する。
図２７は、ＤＰＥコンパイラ１６０２によって観察されるルーティング不可能なＳｏＣインタフェースブロック制約の例を示す。ＤＰＥコンパイラ１６０２は、図２７に示される制約を観測するＳｏＣインタフェースブロックソリューションを生成することができない。
図２８は、ＤＰＥコンパイラ１６０２が図２７のソフトタイプＳｏＣインタフェースブロック制約を無視する例を示す。図２８の例では、ＤＰＥコンパイラ１６０２は、ハード制約のみを使用して、実装のためのアプリケーションのソフトウェア部分をＤＰＥアレイ２０２に正常にルーティングする。制約によって制御されないこれらのデータストリームは、ＤＰＥコンパイラ１６０２が適合すると考えるか、そうすることができる任意の方法でルーティングすることができる。
図２９は、ルーティング不可能なＳｏＣインタフェースブロック制約の別の例を示す。図２９の例は、ハード制約のみを有する。したがって、ＤＰＥコンパイラ１６０２は、ハード制約を無視することができず、マッピング（または再マッピング）動作を開始する。
図３０は、図２９のＤＰＥノードの例示的なマッピングを示す。この例では、再マッピングに続いて、ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインタフェースブロックソリューションを生成するために、ＤＰＥノードを正常にルーティングすることができる。
図３１は、ルーティング不可能なＳｏＣインタフェースブロック制約の別の例を示す。図３１の例は、ハード制約のみを有する。したがって、ＤＰＥコンパイラ１６０２は、ハード制約を無視することができず、マッピング動作を開始する。例示の目的のために、ＤＰＥアレイ２０２は、３行のＤＰＥ（例えば、各列に３つのＤＰＥ）のみを含む。
図３２は、図３１のＤＰＥノードの例示的なマッピングを示す。図３２は、図３１に関連して説明したように開始された再マッピング動作から得られた結果を示す。この例では、再マッピングに続いて、ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインタフェースブロックソリューションを生成するために、アプリケーションのソフトウェアソリューションを正常にルーティングすることができる。
１つの態様では、システムは、マッピング問題の整数線形計画法（ＬＰ）式を生成することによって、図２５～３２に例示されたマッピングを実行することが可能である。ＩＬＰ式は、マッピング問題を定義する複数の異なる変数および制約を含むことができる。このシステムは、コストを最小限に抑えながらＩＬＰ式を解くことができる。コストは、使用されるＤＭＡエンジンの数に少なくとも部分的に基づいて決定することができる。このようにして、システムは、ＤＦＧをＤＰＥアレイにマッピングすることができる。
別の態様では、システムは、優先度の高い順にＤＦＧのノードを順序付けることができる。システムは、１つまたは複数の因子に基づいて優先度を決定することができる。因子の例は、限定はしないが、ＤＦＧグラフ内のノードの高さ、ノードの合計次数（例えば、ノードを出入りするすべてのエッジの合計）、および／またはメモリ、ストリーム、カスケードなどのノードに接続されたエッジのタイプを含むことができる。システムは、親和性および有効性に基づいて、利用可能な最良のＤＰＥ上にノードを配置することができる。システムは、このノードのすべてのリソース要件を所与のＤＰＥ（例えば、計算リソース、メモリバッファ、ストリームリソース）で満たすことができるかどうかに基づいて有効性を決定することができる。システムは、１つまたは複数の他の因子に基づいて親和性を決定することができる。親和性因子の例は、ＤＭＡ通信を最小限に抑えるために隣接ノードが既に配置されているノードを同じＤＰＥまたは隣接ＤＰＥにノードを配置すること、このノードがカスケードチェーンの一部であるかどうかなどのアーキテクチャ上の制約、および／または最大限に自由なリソースを有するＤＰＥを見つけることを含むことができる。すべての制約が満たされた状態でノードが配置された場合、システムは、そのようなノードが次に処理されるように、配置されたノードの隣接ノードの優先度を高めることができる。利用可能な配置が現在のノードに有効でない場合、システムは、このノードのための空間を作るために、いくつかの他のノードをそれらの最良の候補ＤＰＥから配置解除しようと試みることができる。システムは、配置解除ノードを再配置の優先度キューに戻すことができる。システムは、実行された配置および配置解除の総数を追跡することによって、良好なソリューションを見つける際に費やされる総労力を制限することができる。しかしながら、他のマッピング技術が使用されてもよく、本明細書で提供される例は限定を意図するものではないことを理解されたい。
図３３は、図１に関連して説明したシステムによって実行可能な別の例示的なソフトウェアアーキテクチャ３３００を示す。例えば、図３３のアーキテクチャ３３００は、図１のプログラムモジュール１２０のうちの１つまたは複数として実装されてもよい。図３３の例示的なソフトウェアアーキテクチャ３３００は、アプリケーション、例えばデータフロー・グラフが、ＰＬ２１４における実装のために１つまたは複数の高レベル合成（ＨＬＳ）カーネルを指定する場合に使用されてもよい。例えば、アプリケーションのＰＬノードは、ＨＬＳ処理を必要とするＨＬＳカーネルを参照する。一態様において、ＨＬＳカーネルは、Ｃおよび／またはＣ＋＋などの高レベル言語（ＨＬＬ）で指定される。
図３３の例では、ソフトウェアアーキテクチャ３３００は、ＤＰＥコンパイラ１６０２、ハードウェアコンパイラ１６０６、ＨＬＳコンパイラ３３０２、およびシステムリンカ３３０４を含む。ＮｏＣコンパイラ１６０４は、本開示内で前述したように、検証チェック３３０６を実行するためにＤＰＥコンパイラ１６０２に含まれ、共に使用されてもよい。
図示されるように、ＤＰＥコンパイラ１６０２は、アプリケーション３３１２、ＳｏＣアーキテクチャ記述３３１０、および任意選択的にテストベンチ３３１４を受信する。説明したように、アプリケーション３３１２は、並列実行セマンティクスを含むデータフロー・グラフとして指定することができる。アプリケーション３３１２は、相互接続されたＰＬノードおよびＤＰＥノードを含み、ランタイムパラメータを指定することができる。この例では、ＰＬノードは、ＨＬＳカーネルを参照する。ＳｏＣアーキテクチャ記述３３１０は、ＤＰＥアレイ２０２のサイズおよび寸法、ＰＬ２１４およびその中で利用可能な様々なプログラマブル回路ブロックのサイズ、ＰＳ２１２に含まれるプロセッサおよび他のデバイスのタイプなどのＰＳ２１２のタイプ、ならびにアプリケーション３３１２が実装されるＳｏＣ２００内の回路の他の物理的特性などの情報を指定するデータ構造またはファイルであってもよい。ＳｏＣアーキテクチャ記述３３１０はまた、そこに含まれるサブシステム間の接続性（例えば、インタフェース）を指定することができる。
ＤＰＥコンパイラ１６０２は、ＨＬＳカーネルをＨＬＳコンパイラ３３０２に出力することができる。ＨＬＳコンパイラ３３０２は、ＨＬＬで指定されたＨＬＳカーネルを、ハードウェアコンパイラが合成可能なＨＬＳ ＩＰに変換する。例えば、ＨＬＳ ＩＰは、レジスタ転送レベル（ＲＴＬ）ブロックとして指定されてもよい。ＨＬＳコンパイラ３３０２は、例えば、ＨＬＳカーネル毎にＲＴＬブロックを生成する。図示されているように、ＨＬＳコンパイラ３３０２は、ＨＬＳ ＩＰをシステムリンカ３３０４に出力する。
ＤＰＥコンパイラ１６０２は、初期ＳｏＣインタフェースブロックソリューションおよび接続グラフなどの追加の出力を生成する。ＤＰＥコンパイラ１６０２は、システムリンカ３３０４に接続グラフを出力し、ハードウェアコンパイラ１６０６にＳｏＣインタフェースブロックソリューションを出力する。接続グラフは、ＰＬ２１４に実装されるＨＬＳカーネルに対応するノード（現在はＨＬＳ ＩＰに変換されている）と、ＤＰＥアレイ２０２に実装されるノードとの間の接続性を指定する。
図示されているように、システムリンカ３３０４は、ＳｏＣアーキテクチャ記述３３１０を受信する。システムリンカ３３０４はまた、ＤＰＥコンパイラ１６０２を介して処理されないアプリケーション３３１２から直接、１つまたは複数のＨＬＳおよび／またはＲＴＬブロックを受信することができる。システムリンカ３３０４は、受信したＨＬＳおよび／またはＲＴＬブロック、ＨＬＳ ＩＰ、ならびにＩＰカーネル間の接続性およびＩＰカーネルとＤＰＥノードとの間の接続性を指定する接続グラフを使用して、アプリケーションのハードウェア部分に対応するブロック図を自動的に生成することができる。一態様では、システムリンカ３３０４は、ブロック図をＳｏＣ２００のベースプラットフォーム（図示せず）と統合することができる。例えば、システムリンカ３３０４は、ブロック図をベースプラットフォームに接続して、統合ブロック図をもたらすことができる。ブロック図および接続されたベースプラットフォームは、合成可能ブロック図と呼ばれる場合がある。
別の態様では、ＳＤＦグラフ内のカーネルとして参照されるＨＬＳ ＩＰおよびＲＴＬ ＩＰ（例えば、アプリケーション３３１２）は、ＤＰＥコンパイラ１６０２の外部のＩＰにコンパイルすることができる。コンパイルされたＩＰは、システムリンカ３３０４に直接提供することができる。システムリンカ３３０４は、提供されたＩＰを使用して、アプリケーションのハードウェア部分に対応するブロック図を自動的に生成することができる。
一態様では、システムリンカ３３０４は、元のＳＤＦ（例えば、アプリケーション３３１２）および生成された接続グラフから導出された追加のハードウェア特有の詳細をブロック図内に含めることができる。例えば、アプリケーション３３１２は、実際のＨＬＳモデルであるソフトウェアモデルを含み、ソフトウェアモデルは、ＩＰのデータベースにおいて、何らかの仕組みを使用して（例えば、名前または他のマッチング／相関技術によって）、ＩＰに変換したり、ＩＰに相関（例えば、一致）させたりすることができるので、システムリンカ３３０４は、ブロック図を（例えば、ユーザの介入なしで）自動的に生成することができる。この例では、カスタムＩＰは使用されない場合がある。ブロック図を自動的に生成する際に、システムリンカ３３０４は、データ幅変換ブロック、ハードウェアバッファ、および／または本明細書に記載の他の場合ではユーザによって手動で挿入および接続されるクロックドメイン交差ロジックなどの１つまたは複数の追加の回路ブロックを自動的に挿入することができる。システムリンカ３３０４は、例えば、データタイプおよびソフトウェアモデルを分析して、記載されているように、接続グラフによって指定される接続を作成するために１つまたは複数の追加の回路ブロックが必要であると決定することができる。
システムリンカ３３０４は、ブロック図をハードウェアコンパイラ１６０６に出力する。ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２によって生成されたブロック図および初期ＳｏＣインタフェースブロックソリューションを受信する。ハードウェアコンパイラ１６０６は、図２０のブロック２０１０、図２１、図２２、および図２３のブロック２１０６、２１０８、２１１２、２１１４、２１１６、および２１１８に関連して前述したように、ＤＰＥコンパイラ１６０２、および任意選択的にＮｏＣコンパイラ１６０４を用いて、検証チェック３３０６を開始することができる。検証は、ハードウェアコンパイラが、様々なタイプの制約（反復手法における緩和／修正された制約を含み得る）などの設計データをＤＰＥコンパイラ１６０２および任意選択的にＮｏＣコンパイラ１６０４に提供し、それと引き換えに、ＤＰＥコンパイラ１６０２からの更新されたＳｏＣインタフェースブロックソリューションおよび任意選択的にＮｏＣコンパイラ１６０４からの更新されたＮｏＣソリューションを受信する反復プロセスであり得る。
ハードウェアコンパイラ１６０６は、ＰＬ２１４にアプリケーション３３１２のハードウェア部分を実装する構成ビットストリームを含むハードウェアパッケージを生成することができる。ハードウェアコンパイラ１６０６は、ハードウェアパッケージをＤＰＥコンパイラ１６０２に出力することができる。ＤＰＥコンパイラ１６０２は、その中のＤＰＥアレイ２０２における実装を意図した、アプリケーション３３１２のソフトウェア部分をプログラムするＤＰＥアレイ構成データ（例えば、１つまたは複数のバイナリ）を生成することができる。
図３４は、ＳｏＣ２００においてアプリケーションを実装するための設計フローを実行する別の例示的な方法３４００を示す。方法３４００は、図１に関連して説明したようなシステムによって実行することができる。システムは、図３３に関連して説明したようなソフトウェアアーキテクチャを実行することができる。図３４の例では、処理されているアプリケーションは、ＰＬ２１４に実装するためのＨＬＳカーネルを指定するノードを含む。
ブロック３４０２において、ＤＰＥコンパイラ１６０２は、アプリケーション、ＳｏＣ２００のＳｏＣアーキテクチャ記述、および任意選択的にテストベンチを受信する。ブロック３４０４において、ＤＰＥコンパイラ１６０２は、接続グラフを生成し、接続グラフをシステムリンカに提供することができる。ブロック３４０６において、ＤＰＥコンパイラ１６０２は、初期ＳｏＣインタフェースブロックソリューションを生成し、初期ＳｏＣインタフェースブロックソリューションをハードウェアコンパイラ１６０６に提供する。初期ＳｏＣインタフェースブロックソリューションは、アプリケーションのＤＰＥノードのＤＰＥアレイ２０２のＤＰＥ２０４への初期マッピング、およびＤＰＥアレイ２０２を出入りする接続のＳｏＣインタフェースブロック２０６の物理データパスへのマッピングを指定することができる。
ブロック３４０８において、ＨＬＳコンパイラ３３０２は、合成可能なＩＰコアを生成するために、ＨＬＳカーネルに対してＨＬＳを実行することができる。例えば、ＤＰＥコンパイラ１６０２は、アプリケーションのノードによって指定されたＨＬＳカーネルをＨＬＳコンパイラ３３０２に提供する。ＨＬＳコンパイラ３３０２は、受信したＨＬＳカーネルごとにＨＬＳ ＩＰを生成する。ＨＬＳコンパイラ３３０２は、ＨＬＳ ＩＰをシステムリンカに出力する。
ブロック３４１０において、システムリンカは、接続グラフ、ＳｏＣアーキテクチャ記述、およびＨＬＳ ＩＰを使用して、アプリケーションのハードウェア部分に対応するブロック図を自動的に生成することができる。ブロック３４１２において、システムリンカは、ブロック図およびＳｏＣ２００のベースプラットフォームを統合することができる。例えば、ハードウェアコンパイラ１６０６は、ブロック図をベースプラットフォームに接続して、統合ブロック図をもたらすことができる。一態様では、ブロック図および接続されたベースプラットフォームは、合成可能ブロック図と呼ばれる。
ブロック３４１４において、ハードウェアコンパイラ１６０６は、統合ブロック図の実装フローを実行することができる。実装フロー中、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２および任意選択的にＮｏＣコンパイラ１６０４と協働して本明細書に記載の検証を実行して、ＰＬにおける実装のためのアプリケーションのハードウェア部分の実装に収束することができる。例えば、説明したように、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分の現在の実装状態が１つまたは複数の設計メトリックを満たしていないと決定したことに応答して、ＤＰＥコンパイラ１６０２および任意選択的にＮｏＣコンパイラ１６０４を呼び出すことができる。ハードウェアコンパイラ１６０６は、配置前、配置中、ルーティング前、および／またはルーティング中に、ＤＰＥコンパイラ１６０２および任意選択でＮｏＣコンパイラ１６０４を呼び出すことができる。
ブロック３４１６において、ハードウェアコンパイラ１６０６は、ハードウェア実装をＤＰＥコンパイラ１６０２にエクスポートする。一態様では、ハードウェア実装は、デバイスサポートアーカイブ（ＤＳＡ）ファイルとして出力されてもよい。ＤＳＡファイルは、プラットフォームメタデータ、エミュレーションデータ、実装フローからハードウェアコンパイラ１６０６によって生成された１つまたは複数の構成ビットストリームなどを含むことができる。ハードウェア実装はまた、最終的なＳｏＣインタフェースブロックソリューションと、任意選択的に、アプリケーションのハードウェア部分の実装を作成するためにハードウェアコンパイラ１６０６によって使用される最終的なＮｏＣソリューションとを含むことができる。
ブロック３４１８において、ＤＰＥコンパイラ１６０２は、ＤＰＥアレイのソフトウェア生成を完了する。例えば、ＤＰＥコンパイラ１６０２は、アプリケーションで使用されるＤＰＥをプログラムするために使用されるバイナリを生成する。バイナリを生成する際に、ＤＰＥコンパイラ１６０２は、実装フローを実行するために、ハードウェアコンパイラ１６０６によって使用される最終的なＳｏＣインタフェースブロックソリューションおよび任意選択的に最終的なＮｏＣソリューションを使用することができる。一態様において、ＤＰＥコンパイラは、ＤＳＡに含まれる構成ビットストリームおよび／またはメタデータを検査することによって、ハードウェアコンパイラによって使用されるＳｏＣインタフェースブロックソリューションを決定することができる。
ブロック３４２０において、ＮｏＣコンパイラ１６０４は、ＮｏＣ２０８をプログラムするためのバイナリを生成する。ブロック３４２２において、ＰＳコンパイラ１９１８はＰＳバイナリを生成する。ブロック３４２４において、システムは、構成ビットストリームおよびバイナリをＳｏＣ２００に展開することができる。
図３５は、ＳｏＣ２００においてアプリケーションを実装するための設計フローを実行する別の例示的な方法３５００を示す。方法３５００は、図１に関連して説明したようなシステムによって実行することができる。アプリケーションは、本明細書で説明されるようにデータフロー・グラフとして指定されてもよく、ＤＰＥアレイ２０２内に実装するためのソフトウェア部分と、ＰＬ２１４内に実装するためのハードウェア部分とを含む。
ブロック３５０２において、システムは、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイ２０２およびＰＬ２１４を結合するインタフェースブロックのハードウェアリソースにマッピングする第１のインタフェースソリューションを生成することができる。ＤＰＥコンパイラ１６０２は、例えば、最初の、または第１のＳｏＣインタフェースブロックソリューションを生成することができる。
ブロック３５０４において、システムは、ＨＬＳカーネルとＤＰＥアレイに実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成することができる。一態様において、ＤＰＥコンパイラ１６０２は、接続グラフを生成することができる。
ブロック３５０６において、システムは、接続グラフおよびＨＬＳカーネルに基づいてブロック図を生成することができる。ブロック図は合成可能である。システムリンカは、例えば、合成可能なブロック図を生成することができる。
ブロック３５０８において、システムは、第１のインタフェースソリューションを使用して、ブロック図の実装フローを実行することができる。説明したように、ハードウェアコンパイラ１６０６は、実装フロー中にＤＰＥコンパイラ１６０２および任意選択でＮｏＣコンパイラ１６０４と設計データを交換することができる。ハードウェアコンパイラ１６０６およびＤＰＥコンパイラ１６０２は、データを反復的に交換することができ、ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６によって呼び出されたことに応答して、ハードウェアコンパイラ１６０６に更新されたＳｏＣインタフェースブロックソリューションを提供する。ハードウェアコンパイラ１６０６は、ＳｏＣインタフェースブロックに１つまたは複数の制約条件を提供することによってＤＰＥコンパイラを呼び出すことができる。ハードウェアコンパイラ１６０６およびＮｏＣコンパイラ１６０４は、データを反復的に交換することができ、ＮｏＣコンパイラ１６０４は、ハードウェアコンパイラ１６０６によって呼び出されたことに応答して、ハードウェアコンパイラ１６０６に更新されたＮｏＣソリューションを提供する。ハードウェアコンパイラ１６０６は、ＮｏＣ２０８に対する１つまたは複数の制約を提供することによって、ＮｏＣコンパイラ１６０４を呼び出すことができる。
ブロック３５１０において、システムは、ＤＰＥコンパイラ１６０２を使用して、ＤＰＥアレイ２０２の１つまたは複数のＤＰＥ２０４に実装するためにアプリケーションのソフトウェア部分をコンパイルすることができる。ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ２０２とＰＬ２１４との間の一貫したインタフェース（例えば、ハードウェアコンパイラ１６０６による実装フロー中に使用されるのと同じＳｏＣインタフェースブロックソリューション）を使用するために、実装フローの結果を受信することができる。
説明の目的で、本明細書に開示される様々な発明概念の完全な理解を提供するために、特定の専門語が記載される。しかしながら、本明細書で使用される用語は、本発明の構成の特定の態様を説明することのみを目的としており、限定することを意図するものではない。
本明細書で定義されるように、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、複数形も含むことが意図される。
本明細書で定義されるように、「少なくとも１つ」、「１つまたは複数の」、および「および／または」という用語は、特に明記しない限り、動作において連言的および選言的の両方であるオープンエンド表現である。例えば、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの１つまたは複数」、「Ａ、Ｂ、またはＣのうちの１つまたは複数」および「Ａ、Ｂ、および／またはＣ」という表現はそれぞれ、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢとを一緒に、ＡとＣとを一緒に、ＢとＣとを一緒に、またはＡ、ＢとＣとを一緒に、を意味する。
本明細書で定義される場合、「自動的に」という用語は、ユーザの介入がないことを意味する。本明細書中で定義される場合、用語「ユーザ」は、ヒトを意味する。
本明細書で定義される場合、「コンピュータ可読記憶媒体」という用語は、命令実行システム、装置、またはデバイスによって、またはそれに関連して使用されるプログラムコードを含むまたは記憶する記憶媒体を意味する。本明細書で定義される場合、「コンピュータ可読記憶媒体」は、一時的な伝播信号自体ではない。コンピュータ可読記憶媒体は、電子記憶装置、磁気記憶装置、光記憶装置、電磁記憶装置、半導体記憶装置、またはこれらの任意の適切な組み合わせであってもよいが、これらに限定されない。本明細書に記載の様々な形態のメモリは、コンピュータ可読記憶媒体の例である。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストは、ポータブルコンピュータディスケット、ハードディスク、ＲＡＭ、読み出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭまたはフラッシュメモリ）、電子的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ポータブルコンパクトディスク読み出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリスティック、フロッピーディスクなどを含むことができる。
本明細書で定義される場合、用語「である場合」は、文脈に応じて「ときに」または「際に」または「応答して」または「反応して」を意味する。したがって、語句「決定された場合」または「［記載された状態またはイベント］が検出された場合」は、文脈に応じて、「決定する際に」または「決定することに応答して」または「［記載された状態またはイベント］を検出すると」または「［記載された状態またはイベント］の検出に応答して」または「［記載された状態またはイベント］の検出に応答して」を意味すると解釈され得る。
本明細書で定義されるように、「高級言語」または「ＨＬＬ」という用語は、命令がデータ処理システムの詳細からの強力な抽象化を有するデータ処理システムをプログラムするために使用されるプログラミング言語または命令のセット、例えば機械言語を意味する。例えば、ＨＬＬは、メモリ管理などのデータ処理システムの動作の態様を自動化または隠すことができる。ＨＬＬと呼ばれるが、これらの言語は通常、「効率レベル言語」として分類される。ＨＬＬは、ハードウェアサポートのプログラミングモデルを直接公開する。ＨＬＬの例には、Ｃ、Ｃ＋＋、および他の適切な言語が含まれるが、これらに限定されない。
ＨＬＬは、デジタル回路を記述するために使用されるＶｅｒｉｌｏｇ、Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ、およびＶＨＤＬなどのハードウェア記述言語（ＨＤＬ）と対比され得る。ＨＤＬは、設計者が、典型的には技術に依存しないレジスタ転送レベル（ＲＴＬ）ネットリストにコンパイルされ得るデジタル回路設計の定義を作成することを可能にする。
本明細書で定義される場合、「応答して」という用語および上記と同様の用語、例えば「である場合」、「ときに」または「際に」は、アクションまたはイベントに容易に応答または反応することを意味する。応答または反応は自動的に行われる。したがって、第２の動作が第１の動作に「応答して」実行される場合、第１の動作の発生と第２の動作の発生との間に因果関係がある。「応答して」は因果関係を示す。
本明細書で定義されるように、「一実施形態」、「一実施形態」、「１つまたは複数の実施形態」、「特定の実施形態」という用語または同様の用語は、実施形態に関連して説明される特定の特徴、構造、または特性が、本開示内で説明される少なくとも１つの実施形態に含まれることを意味する。したがって、本開示全体を通して、「一実施形態では」、「一実施形態では」、「１つまたは複数の実施形態において」、「特定の実施形態では」という語句、および同様の文言の出現は、必ずしもそうとは限らないが、すべて同じ実施形態を指し得る。「実施形態」および「構成」という用語は、本開示内で互換的に使用される。
本明細書で定義される場合、「出力」という用語は、例えばデバイスなどの物理メモリ要素に記憶すること、ディスプレイまたは他の周辺出力デバイスに書き込むこと、別のシステムに送信または伝送すること、エクスポートすることなどを意味する。
本明細書で定義される場合、「実質的に」という用語は、列挙された特性、パラメータ、または値が正確に達成される必要はないが、例えば公差、測定誤差、測定精度限界、および当業者に既知の他の要因を含む偏差または変動が、特性が提供しようとした効果を排除しない量で発生し得ることを意味する。
第１、第２などの用語は、様々な要素を説明するために本明細書で使用され得る。特に明記しない限り、または文脈が明らかにそうでないことを示さない限り、これらの用語は１つの要素を別の要素から区別するためにのみ使用されるので、これらの要素はこれらの用語によって限定されるべきではない。
コンピュータプログラム製品は、プロセッサに本明細書に記載の本発明の構成の態様を実行させるためのコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体を含むことができる。本開示内で、用語「プログラムコード」は、用語「コンピュータ可読プログラム命令」と交換可能に使用される。本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理装置に、またはネットワーク、例えばインターネット、ＬＡＮ、ＷＡＮおよび／または無線ネットワークを介して外部コンピュータもしくは外部記憶装置にダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイコンピュータ、および／またはエッジサーバを含むエッジデバイスを含むことができる。各コンピューティング／処理装置内のネットワークアダプタカードまたはネットワークインタフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、それぞれのコンピューティング／処理装置内のコンピュータ可読記憶媒体に記憶するためにコンピュータ可読プログラム命令を転送する。
本明細書に記載の本発明の構成のための動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、またはオブジェクト指向プログラミング言語および／または手続き型プログラミング言語を含む１つまたは複数のプログラミング言語の任意の組み合わせで記述されたソースコードまたはオブジェクトコードのいずれかであってもよい。コンピュータ可読プログラム命令は、状態設定データを含むことができる。コンピュータ可読プログラム命令は、完全にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、スタンドアロンソフトウェアパッケージとして、部分的にユーザのコンピュータ上で、部分的にリモートコンピュータ上で、または完全にリモートコンピュータもしくはサーバ上で実行することができる。後者のシナリオでは、リモートコンピュータは、ＬＡＮまたはＷＡＮを含む任意のタイプのネットワークを介してユーザのコンピュータに接続されてもよく、または（例えば、インターネットサービスプロバイダを使用してインターネットを介して）外部コンピュータに接続されてもよい。場合によっては、例えば、プログラマブル論理回路ＦＰＧＡ、またはＰＬＡを含む電子回路は、本明細書に記載の本発明の構成の態様を実行するために、コンピュータ可読プログラム命令の状態情報を利用して電子回路をパーソナライズすることによってコンピュータ可読プログラム命令を実行することができる。
本発明の構成の特定の態様は、方法、装置（システム）、およびコンピュータプログラム製品のフローチャート図および／またはブロック図を参照して本明細書で説明される。フローチャート図および／またはブロック図の各ブロック、ならびにフローチャート図および／またはブロック図のブロックの組み合わせは、コンピュータ可読プログラム命令、例えばプログラムコードによって実施され得ることが理解されよう。
これらのコンピュータ可読プログラム命令は、汎用コンピュータ、専用コンピュータ、または他のプログラマブルデータ処理装置のプロセッサに提供されて機械を生成することができ、その結果、コンピュータまたは他のプログラマブルデータ処理装置のプロセッサを介して実行する命令は、フローチャートおよび／またはブロック図の１つまたは複数のブロックで指定された機能／動作を実施するための手段を作成する。これらのコンピュータ可読プログラム命令はまた、コンピュータ、プログラマブルデータ処理装置、および／または他のデバイスに特定の方法で機能するように指示することができるコンピュータ可読記憶媒体に記憶されてもよく、その結果、記憶された命令を有するコンピュータ可読記憶媒体は、フローチャートおよび／またはブロック図の１つまたは複数のブロックで指定された動作の態様を実施する命令を含む製品を含む。
コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラマブル装置、または他のデバイス上で一連の動作を実行させてコンピュータ実施プロセスを生成するために、コンピュータ、他のプログラマブルデータ処理装置、または他のデバイスにロードされてもよく、その結果、コンピュータ、他のプログラマブル装置、または他のデバイス上で実行する命令は、フローチャートおよび／またはブロック図の１つまたは複数のブロックで指定された機能／動作を実施する。
図のフローチャートおよびブロック図は、本発明の構成の様々な態様によるシステム、方法、およびコンピュータプログラム製品の可能な実装のアーキテクチャ、機能、および動作を示す。これに関して、フローチャートまたはブロック図の各ブロックは、指定された動作を実施するための１つまたは複数の実行可能命令を含むモジュール、セグメント、または命令の一部を表すことができる。
いくつかの代替実施態様では、ブロックに記載された動作は、図に記載された順序とは異なる順序で行われてもよい。例えば、連続して示される２つのブロックは、実質的に同時に実行されてもよく、またはブロックは、関連する機能に応じて、時には逆の順序で実行されてもよい。他の例では、ブロックは、一般に、昇順で実行されてもよいが、さらに他の例では、１つまたは複数のブロックは、様々な順序で実行されてもよく、結果は、後続のブロックまたは直後には続かない他のブロックで記憶および利用される。また、ブロック図および／またはフローチャート図の各ブロック、ならびにブロック図および／またはフローチャート図のブロックの組み合わせは、指定された機能または動作を実行するか、専用ハードウェアとコンピュータ命令の組み合わせを実行する、専用ハードウェアベースのシステムによって実装されてもよいことに留意されたい。
以下の特許請求の範囲に見出すことができるすべてのミーンズプラスファンクションまたはステッププラスファンクションの要素の対応する構造、材料、動作、および均等物は、具体的に特許請求されている他の特許請求されている要素と組み合わせて機能を実行するための任意の構造、材料、または動作を含むことが意図されている。
方法は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのハードウェア部分とを指定するアプリケーションについて、プロセッサを使用して、アプリケーションの論理アーキテクチャ、およびＤＰＥアレイとプログラマブル論理との間のインタフェース回路ブロックのハードウェアへの論理リソースのマッピングを指定する第１のインタフェースソリューションを生成するステップを含むことができる。方法は、論理アーキテクチャおよび第１のインタフェースソリューションに基づいてハードウェア部分のブロック図を構築するステップと、プロセッサを使用して、ブロック図の実装フローを実行するステップとを含む。方法は、プロセッサを使用して、ＤＰＥアレイの１つまたは複数のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルするステップを含む。
別の態様では、ブロック図を構築するステップは、プログラマブル論理内で実装するために少なくとも１つのＩＰコアをブロック図に追加するステップを含む。
別の態様では、実装フロー中に、ハードウェアコンパイラは、ブロック図を構築し、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと設計データを交換することによって実装フローを実行する。
別の態様では、ハードウェアコンパイラは、ＮｏＣコンパイラとさらなる設計データを交換する。ハードウェアコンパイラは、ＤＰＥアレイをデバイスのＰＬに結合するデバイスのＮｏＣを通る経路を実装するように構成された第１のＮｏＣソリューションを受信する。
別の態様では、実装フローの実行は、交換された設計データに基づいて実行される。
別の態様では、ソフトウェア部分をコンパイルするステップは、実装フローから生成されたＰＬにおける実装のためのアプリケーションのハードウェア部分の実装に基づいて実行される。
別の態様では、ブロック図を構築し、ブロック図の実装がハードウェア部分の設計メトリックを満たしていないと決定する実装フローを実行するように構成されたハードウェアコンパイラに応答して、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラに、インタフェース回路ブロックの制約を提供する。ハードウェアコンパイラは、制約に基づいてＤＰＥコンパイラによって生成された第２のインタフェースソリューションをＤＰＥコンパイラから受信する。
別の態様では、実装フローの実行は、第２のインタフェースソリューションに基づいて実行される。
別の態様では、ハードウェアコンパイラは、ＮｏＣに対する第１のＮｏＣソリューションを使用してブロック図の実装が設計メトリックを満たさないと決定したことに応答して、ＮｏＣに対する制約をＮｏＣコンパイラに提供する。ハードウェアコンパイラは、ＮｏＣコンパイラから、ＮｏＣに対する制約に基づいてＮｏＣコンパイラによって生成された第２のＮｏＣソリューションを受信する。
システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのハードウェア部分とを指定するアプリケーションについて、アプリケーションの論理アーキテクチャ、およびＤＰＥアレイとＰＬとの間のインタフェース回路ブロックのハードウェアへの論理リソースのマッピングを指定する第１のインタフェースソリューションを生成することを含む。動作は、論理アーキテクチャおよび第１のインタフェースソリューションに基づいてハードウェア部分のブロック図を構築することと、ブロック図の実装フローを実行することと、ＤＰＥアレイの１つまたは複数のＤＰＥに実装するためにアプリケーションのソフトウェア部分をコンパイルすることとを含む。
別の態様では、ブロック図を構築するステップは、ＰＬ内で実装するために少なくとも１つのＩＰコアをブロック図に追加することを含む。
別の態様では、動作は、実装フロー中に、ブロック図を構築し、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと設計データを交換することによって実装フローを実行するハードウェアコンパイラを実行することを含む。
別の態様では、動作は、ハードウェアコンパイラがＮｏＣコンパイラとさらなる設計データを交換することと、ハードウェアコンパイラが、ＤＰＥアレイをデバイスのＰＬに結合するデバイスのＮｏＣを通る経路を実装するように構成された第１のＮｏＣソリューションを受信することとを含む。
別の態様では、実装フローの実行は、交換された設計データに基づいて実行される。
別の態様では、ソフトウェア部分をコンパイルするステップは、実装フローから生成されたＰＬにおける実装のためのアプリケーションのハードウェア部分のハードウェア設計に基づいて実行される。
別の態様では、動作は、ブロック図を構築し、ブロック図の実装がハードウェア部分の設計制約を満たしていないと決定する実装フローを実行するように構成されたハードウェアコンパイラに応答して、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラに、インタフェース回路ブロックの制約を提供する。ハードウェアコンパイラは、制約に基づいてＤＰＥコンパイラによって生成された第２のインタフェースソリューションをＤＰＥコンパイラから受信する。
別の態様では、実装フローの実行は、第２のインタフェースソリューションに基づいて実行される。
別の態様では、ハードウェアコンパイラは、ＮｏＣに対する第１のＮｏＣソリューションを使用してブロック図の実装が設計メトリックを満たさないと決定したことに応答して、ＮｏＣに対する制約をＮｏＣコンパイラに提供する。ハードウェアコンパイラは、ＮｏＣコンパイラから、ＮｏＣに対する制約に基づいてＮｏＣコンパイラによって生成された第２のＮｏＣソリューションを受信する。
方法は、デバイスのＤＰＥアレイに実装するためのソフトウェア部分と、デバイスのＰＬに実装するためのハードウェア部分とを有するアプリケーションについて、ハードウェアコンパイラを実行するプロセッサを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイをＰＬに結合するインタフェースブロックのハードウェアにマッピングするインタフェースブロックソリューションに基づいて、ハードウェア部分の実装フローを実行するステップを含む。方法は、実装フロー中に設計メトリックを満たさないことに応答して、ハードウェアコンパイラを実行するプロセッサを使用して、インタフェースブロック制約をＤＰＥコンパイラに提供するステップを含む。方法はまた、インタフェースブロック制約の受信に応答して、ＤＰＥコンパイラを実行するプロセッサを使用して、更新されたインタフェースブロックソリューションを生成し、更新されたインタフェースブロックソリューションを、ＤＰＥコンパイラからハードウェアコンパイラに提供するステップを含む。
別の態様では、インタフェースブロック制約は、ソフトウェア部分によって使用される論理リソースをインタフェースブロックの物理リソースにマッピングする。
別の態様では、ハードウェアコンパイラは、更新されたインタフェースブロックソリューションを使用して実装フローを継続する。
別の態様では、ハードウェアコンパイラは、ハードウェア部分の設計制約を満たさないことに応答して、インタフェースブロック制約をＤＰＥコンパイラに反復的に提供する。
別の態様では、インタフェースブロック制約は、ハード制約およびソフト制約を含む。その場合、方法は、更新されたインタフェースブロックソリューションを生成するために、ＤＰＥコンパイラがハード制約およびソフト制約の両方を使用してアプリケーションのソフトウェア部分をルーティングするステップを含む。
別の態様では、方法は、ハード制約とソフト制約の両方を使用して更新されたインタフェースブロックソリューションを生成できなかったことに応答して、更新されたインタフェースブロックソリューションを生成するために、ハード制約のみを使用してアプリケーションのソフトウェア部分をルーティングするステップを含む。
別の態様では、方法は、ハード制約のみを使用して更新されたマッピングの生成に失敗したことに応答して、更新されたインタフェースブロックソリューションを生成するために、ハード制約とソフト制約の両方を使用してソフトウェア部分をマッピングし、ハード制約のみを使用してソフトウェア部分をルーティングするステップを含む。
インタフェースブロックソリューションおよび更新されたインタフェースブロックソリューションが各々スコアを有する別の態様では、方法は、スコアを比較するステップと、インタフェースブロックソリューションのスコアが更新されたインタフェースブロックソリューションのスコアを超えていると決定したことに応答して、さらなる更新されたインタフェースブロックソリューションを取得するために、インタフェースブロック制約を緩和し、緩和されたインタフェースブロック制約をＤＰＥコンパイラに提出するステップとを含む。
別の態様では、インタフェースブロックソリューションおよび更新されたインタフェースブロックソリューションは各々スコアを有する。方法は、スコアを比較するステップと、更新されたインタフェースブロックソリューションのスコアがインタフェースブロックソリューションのスコアを超えていると決定したことに応答して、実装フローを実行するために更新されたインタフェースブロックソリューションを使用するステップとを含む。
システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイに実装するためのソフトウェア部分と、デバイスのＰＬに実装するためのハードウェア部分とを有するアプリケーションについて、ハードウェアコンパイラを使用して、ソフトウェア部分によって使用される論理リソースをＤＰＥアレイをＰＬに結合するインタフェースブロックのハードウェアにマッピングするインタフェースブロックソリューションに基づいて、ハードウェア部分の実装フローを実行するステップを含む。動作は、実装フロー中に設計メトリックを満たさないことに応答して、ハードウェアコンパイラを使用して、インタフェースブロック制約をＤＰＥコンパイラに提供するステップを含む。動作はまた、インタフェースブロック制約の受信に応答して、ＤＰＥコンパイラを使用して、更新されたインタフェースブロックソリューションを生成し、更新されたインタフェースブロックソリューションを、ＤＰＥコンパイラからハードウェアコンパイラに提供するステップを含む。
別の態様では、インタフェースブロック制約は、ソフトウェア部分によって使用される論理リソースをインタフェースブロックの物理リソースにマッピングする。
別の態様では、ハードウェアコンパイラは、更新されたインタフェースブロックソリューションを使用して実装フローを継続する。
別の態様では、ハードウェアコンパイラは、ハードウェア部分の設計制約を満たさないことに応答して、インタフェースブロック制約をＤＰＥコンパイラに反復的に提供する。
別の態様では、インタフェースブロック制約は、ハード制約およびソフト制約を含む。その場合、プロセッサは、更新されたインタフェースブロックソリューションを生成するために、ＤＰＥコンパイラがハード制約およびソフト制約の両方を使用してアプリケーションのソフトウェア部分をルーティングすることを含む動作を開始するように構成される。
別の態様では、動作は、ハード制約とソフト制約の両方を使用して更新されたマッピングを生成できなかったことに応答して、更新されたインタフェースブロックソリューションを生成するために、ハード制約のみを使用してアプリケーションのソフトウェア部分をルーティングすることを含む。
別の態様では、動作は、ハード制約のみを使用して更新されたマッピングの生成に失敗したことに応答して、ハード制約とソフト制約の両方を使用してソフトウェア部分をマッピングし、更新されたインタフェースブロックソリューションを生成するために、ハード制約のみを使用してソフトウェア部分をルーティングすることを含む。
別の態様では、インタフェースブロックソリューションおよび更新されたインタフェースブロックソリューションは各々スコアを有する。プロセッサは、スコアを比較し、インタフェースブロックソリューションのスコアが更新されたインタフェースブロックソリューションのスコアを超えていると決定したことに応答して、さらなる更新されたインタフェースブロックソリューションを取得するために、インタフェースブロック制約を緩和し、緩和されたインタフェースブロック制約をＤＰＥコンパイラに提出することを含む動作を開始するように構成される。
別の態様では、インタフェースブロックソリューションおよび更新されたインタフェースブロックソリューションは各々スコアを有する。プロセッサは、スコアを比較し、更新されたインタフェースブロックソリューションのスコアがインタフェースブロックソリューションのスコアを超えていると決定したことに応答して、実装フローを実行するために更新されたインタフェースブロックソリューションを使用することを含む動作を開始するように構成される。
方法は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションについて、プロセッサを使用して、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイとＰＬとを結合するインタフェースブロックのハードウェアリソースにマッピングする第１のインタフェースソリューションを生成するステップを含む。方法は、プロセッサを使用して、ＨＬＳカーネルとＤＰＥアレイに実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成することと、プロセッサを使用して、接続グラフおよびＨＬＳカーネルに基づいてブロック図を生成することとを含み、ブロック図は合成可能である。方法は、プロセッサを使用して、第１のインタフェースソリューションに基づいてブロック図の実装フローを実行するステップと、プロセッサを使用して、ＤＰＥアレイの１つまたは複数のＤＰＥでの実装のためにアプリケーションのソフトウェア部分をコンパイルするステップとをさらに含む。
別の態様では、ブロック図を生成するステップは、ＨＬＳカーネルの合成可能バージョンを生成するためにＨＬＳカーネルに対してＨＬＳを実行するステップと、ＨＬＳカーネルの合成可能バージョンを使用してブロック図を構築するステップとを含む。
別の態様では、ＨＬＳカーネルの合成可能なバージョンは、ＲＴＬブロックとして指定される。
別の態様では、ブロック図の生成は、アプリケーションが実装されるＳｏＣのアーキテクチャの記述に基づいて実行される。
別の態様では、ブロック図を生成するステップは、ブロック図をベースプラットフォームと接続するステップを含む。
別の態様では、実装フローを実行するステップは、ＰＬにおける実装のためにブロック図を合成するステップと、第１のインタフェースソリューションに基づいて合成されたブロック図を配置およびルーティングするステップとを含む。
別の態様では、方法は、実装フロー中に、ブロック図を構築し、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと設計データを交換することによって実装フローを実行するハードウェアコンパイラを実行するステップを含む。
別の態様では、方法は、ハードウェアコンパイラがＮｏＣコンパイラとさらなる設計データを交換するステップと、ハードウェアコンパイラが、ＤＰＥアレイをデバイスのＰＬに結合するデバイスのＮｏＣを通る経路を実装するように構成された第１のＮｏＣソリューションを受信するステップとを含む。
別の態様では、方法は、ブロック図を構築し、ブロック図の実装がハードウェア部分の設計メトリックを満たしていないと決定する実装フローを実行するように構成されたハードウェアコンパイラに応答して、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラに、インタフェース回路ブロックの制約を提供するステップを含む。本方法はまた、ハードウェアコンパイラが、制約に基づいてＤＰＥコンパイラによって生成された第２のインタフェースソリューションをＤＰＥコンパイラから受信するステップを含む。
別の態様では、実装フローの実行は、第２のインタフェースソリューションに基づいて実行される。
システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するためのソフトウェア部分と、デバイスのＰＬ内に実装するためのＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションについて、ソフトウェア部分によって使用される論理リソースを、ＤＰＥアレイとＰＬとを結合するインタフェースブロックのハードウェアリソースにマッピングする第１のインタフェースソリューションを生成することを含む。動作は、ＨＬＳカーネルとＤＰＥアレイに実装されるソフトウェア部分のノードとの間の接続性を指定する接続グラフを生成することと、接続グラフおよびＨＬＳカーネルに基づいてブロック図を生成することとを含み、ブロック図は合成可能である。動作は、第１のインタフェースソリューションに基づいてブロック図の実装フローを実行することと、ＤＰＥアレイの１つまたは複数のＤＰＥでの実装のためにアプリケーションのソフトウェア部分をコンパイルすることとをさらに含む。
別の態様では、ブロック図を生成するステップは、ＨＬＳカーネルの合成可能バージョンを生成するためにＨＬＳカーネルに対してＨＬＳを実行するステップと、ＨＬＳカーネルの合成可能バージョンを使用してブロック図を構築するステップとを含む。
別の態様では、ＨＬＳカーネルの合成可能なバージョンは、ＲＴＬブロックとして指定される。
別の態様では、ブロック図の生成は、アプリケーションが実装されるＳｏＣのアーキテクチャの記述に基づいて実行される。
別の態様では、ブロック図を生成するステップは、ブロック図をベースプラットフォームと接続するステップを含む。
別の態様では、実装フローを実行するステップは、ＰＬにおける実装のためにブロック図を合成するステップと、第１のインタフェースソリューションに基づいて合成されたブロック図を配置およびルーティングするステップとを含む。
別の態様では、動作は、実装フロー中に、ブロック図を構築し、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと設計データを交換することによって実装フローを実行するハードウェアコンパイラを実行することを含む。
別の態様では、動作は、ハードウェアコンパイラがＮｏＣコンパイラとさらなる設計データを交換することと、ハードウェアコンパイラが、ＤＰＥアレイをデバイスのＰＬに結合するデバイスのＮｏＣを通る経路を実装するように構成された第１のＮｏＣソリューションを受信することとを含む。
別の態様では、動作は、ブロック図を構築し、ブロック図の実装がハードウェア部分の設計メトリックを満たしていないと決定する実装フローを実行するように構成されたハードウェアコンパイラに応答して、ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラに、インタフェース回路ブロックの制約を提供する。本方法はまた、ハードウェアコンパイラが、制約に基づいてＤＰＥコンパイラによって生成された第２のインタフェースソリューションをＤＰＥコンパイラから受信するステップを含む。
別の態様では、実装フローの実行は、第２のインタフェースソリューションに基づいて実行される。
プログラムコードが記憶されたコンピュータ可読記憶媒体を含む１つまたは複数のコンピュータプログラム製品が本明細書で開示される。プログラムコードは、本開示内で説明される様々な動作を開始するためにコンピュータハードウェアによって実行可能である。
本明細書で提供される本発明の構成の説明は、例示を目的とするものであり、網羅的であること、または開示された形態および例に限定されることを意図するものではない。本明細書で使用される用語は、本発明の構成の原理、実際の用途または市場で見られる技術に対する技術的改善を説明するために、および／または当業者が本明細書に開示される本発明の構成を理解することを可能にするために選択された。記載された本発明の構成の範囲および精神から逸脱することなく、修正および変形が当業者には明らかであり得る。したがって、そのような特徴および実施態様の範囲を示すものとして、前述の開示ではなく、以下の特許請求の範囲を参照すべきである。
実施例１は、アプリケーションから導出された論理アーキテクチャのための例示的なスキーマを示す。
実施例１
{
"$schema": "http://json-schema.org/draft-4/schema#",
"description": "DPE/IPI Logical Architecture Specification",
"id": "LogicalArchSchema-0.1",
"compatible": [ "LogicalArchSchema-0.1" ],

"definitions": {
"ArrayString": {
"type": "array",
"items": { "type": "string" }
},
"LogicalConnection": {
"type": "object",
"properties": {
"type" : { "type" : "string", "enum": [ "stream", "mem", "event" ] },
"direction" : { "type" : "string", "enum": [ "me_to_pl", "pl_to_me", "me_to_noc", "noc_to_me", "noc_to_pl", "pl_to_noc", "noc_to_noc", "pl_to_pl"] },
"srcPort" : {
"type" : "object",
"properties": {
"instName" : { "type" : "string" },
"portName" : { "type" : "string" }
},
"additionalProperties": false,
"required": [ "instName", "portName" ]
},
"dstPorts" : {
"type" : "array",
"items" : {
"type": "object",
"properties": {
"instName" : { "type" : "string" },
"portName" : { "type" : "string" }
},
"additionalProperties": false,
"required": [ "instName", "portName" ]
}
},
"memMode" : { "type" : "string", "enum": [ "read-only", "write-only", "read-write" ] },
"addrType" : { "type" : "string", "enum": [ "virtual", "physical" ] }
},
"additionalProperties": false,
"required": [ "type", "direction", "srcPort", "dstPorts" ]
},
"LogicalPort": {
"type": "object",
"properties": {
"type" : { "type" : "string", "enum": [ "stream", "mem", "event" ] },
"direction" : { "type" : "string", "enum": [ "master", "slave" ] },
"dataWidth" : { "type" : "integer", "minimum" : 1 },
"clkFreq" : { "type" : "double" },
"traceFile" : { "type" : "string" },
"annotation": { "$ref": "#/definitions/ArrayString" },
"hw_annotation": { "type" : "string" },
"sdfioName": { "$ref": "#/definitions/ArrayString" },
"vlnvName" : { "type" : "string" },
"mechannel" : { "type" : "string" }
},
"additionalProperties": false,
"required": [ "type", "direction", "dataWidth", "clkFreq" ]
},
"DPEIP": {
"type": "object",
"properties": {
"vlnvName" : { "type" : "string" },
"annotation": { "type" : "string" },
"hw_annotation": { "type" : "string" },
"meshimPorts" : {
"type" : "object",
"properties" : { "$ref": "#/definitions/LogicalPort" }
}
},
"additionalProperties": false,
"required": [ "meshimPorts", "annotation" ]
},
"NoCIP": {
"type": "object",
"properties": {
"type" : { "type" : "string", "enum": [ "stream", "mem"] },
"vlnvName" : { "type": "string" },
"annotation": { "type" : "string" },
"hw_annotation": { "type" : "string" },
"nocPorts" : {
"type" : "object",
"properties" : { "$ref": "#/definitions/LogicalPort" }
}
},
"additionalProperties": false,
"required": [ "nocPorts", "annotation" ]
},
"PLIP": {
"type": "object",
"properties": {
"ckernelName" : { "type" : "string" },
"sdfinstName" : { "type" : "string" },
"vlnvName" : { "type" : "string" },
"annotation": { "type" : "string" },
"hw_annotation": { "type" : "string" },
"plPorts" : {
"type" : "object",
"properties" : { "$ref": "#/definitions/LogicalPort" }
}
},
"additionalProperties": false,
"required": [ "plPorts", "annotation" ]
}
},
"type": "object",
"properties": {
"appId" : { "type": "string" },
"schema" : { "type": "string" },
"device" : { "type": "string" },
"platform" : { "type": "string" },
"connections" : {
"type": "object",
"properties": { "$ref": "#/definitions/LogicalConnection" },
"minProperties": 0
},

"DPE": {
"type": "object",
"properties": { "$ref": "#/definitions/DPEIP" },
"minProperties": 0
},

"PL": {
"type": "object",
"properties": { "$ref": "#/definitions/PLIP" },
"minProperties": 0
},

"NoC": {
"type": "object",
"properties": { "$ref": "#/definitions/NoCIP" },
"minProperties": 0
}
},
"required": [
"appId"
]
}
実施例２は、ＤＰＥアレイ２０２に実装されるアプリケーションのＳｏＣインタフェースブロックソリューションの例示的なスキーマを示す。
実施例２
{
"$schema": "http://json-schema.org/draft-3/schema#",
"description": "DPE Solution schema",
"id": "DPESolutionSpecification",
"definitions": {},
"type" : "object",
"properties" : {
"version" : { "type" : "string" },
"Placement" : { "type" : "array",
"items" : {
"properties" : {
"LogicalInstance" : {
"type" : "object",
"properties" : {
"InstanceName" : { "type" : "string" },
"PortName" : { "type" : "string" }
}
},
"PhysicalInstance" : {
"type" : "array",
"items" : { "type" : "string" }
},
"IsSoft" : {"type" : "boolean" }
}
}
}
}
}
}
実施例３は、ＮｏＣ２０８に実装されるアプリケーションのＮｏＣソリューションの例示的なスキーマを示す。
実施例３
{
"$schema": "http://json-schema.org/draft-3/schema#",
"description": "NOC Solution schema",
"id": "SolutionsSchema",
"definitions": {},
"type" : "object",
"properties" : {
"SolutionType" : { "type" : "string" },
"Paths" : {
"type" : "array",
"items" : {
"properties" : {
"Phase" : { "type" : "integer" },
"From" : { "type" : "string" },
"FromLocked" : { "type" : "boolean" },
"To" : { "type" : "string" },
"ToLocked" : { "type" : "boolean" },
"Port" : {"type" : "string"},
"ReadTC" : { "type" : "string", "enum" : ["LL", "BE", "ISOC"] },
"WriteTC" : { "type" : "string", "enum" : ["LL", "BE", "ISOC"] },
"ReadBW" : { "type" : "integer", "minimum" : 0, "maximum" : 19200},
"WriteBW" : { "type" : "integer", "minimum" : 0, "maximum" : 19200},
"ReadAchievedBW" : {"type" : "integer"},
"WriteAchievedBW" : {"type" : "integer"},
"ReadLatency" : { "type" : "integer", "minimum" : 4},
"WriteLatency" : {"type" : "integer", "minimum" : 4},
"ReadBestPossibleLatency" : {"type" : "integer", "minimum" : 4},
"WriteBestPossibleLatency" : {"type" : "integer", "minimum" : 4},
"PathLocked" : { "type" : "boolean" },
"Nets" : {
"type" : "array",
"items" : {
"properties" : {
"PhyInstanceStart": {"type" : "string"},
"PhyInstanceEnd" : {"type" : "string"},
"VC" : {"type" : "integer", "minimum" : 0, "maximum" : 7},
"Connections" : {"type" : "array", "items" : { "type" : "string" } },
"RequiredBW" : {"type" : "integer"},
"AchievedBW" : {"type" : "integer"},
"AchievedLatency" : {"type" : "integer"},
"CommType" : { "type" : "string", "enum" : ["READ", "WRITE", "READ_REQ", "WRITE_RESP"] }
}
}
}
}
}
},
"Components" : {
"type" : "array",
"items" : {
"properties" : {
"Name" : { "type" : "string" },
"TrafficLInst" : { "type" : "string" },
"PortIndex" : { "type" : "integer" },
"DestId" : { "type" : "integer" },
"required" : ["Name", "DestId" ],
"additionalProperties" : false
}
}
}
}
}
}
実施例４は、ＳｏＣインタフェースブロック制約および／またはＮｏＣ制約を指定するための例示的なスキーマを示す。
実施例４
{
"$schema": "http://json-schema.org/draft-3/schema#",
"description": "NOC Constraints schema",
"id": "ConstraintsSpecification",
"definitions": {},
"type" : "object",
"properties" : {
"version" : { "type" : "string" },
"Placement" : { "type" : "array",
"items" : {
"properties" : {
"LogicalInstance" : {"type" : "string"},
"PhysicalInstance" : {"type" : "array", "items" : { "type" : "string" } },
"IsSoft" : {"type" : "boolean" }
}
}
}
}
}
}
実施例５は、ＮｏＣトラフィックを指定するための例示的なスキーマを示す。
実施例５
{
"$schema": "http://json-schema.org/draft-7/schema#",
"description": "NOC Traffic Specification Schema",
"id": "TrafficSpecification",
"type": "object",
"definitions": {},
"additionalProperties": false,
"properties" : {
"LogicalInstances" : {
"type" : "array",
"items" : {
"type": "object",
"additionalProperties": false,
"properties" : {
"Name" : { "type" : "string"},
"IsMaster" : { "type" : "boolean"},
"CompType" : { "type" : "string" },
"Ports" : { "type" : "array", "items" : {"type" : "string"}},
"Protocol" : { "type" : "string", "enum" : ["AXI_MM", "AXI_STRM"] },
"SysAddress" : { "type" : "integer" },
"SysAddressSize" : { "type" : "integer" },
"SysAddresses" : {
"type" : "array",
"items" : {
"type":"object",
"additionalProperties": false,
"properties" : {
"Base" : { "type" : "integer" },
"Size" : { "type" : "integer" }
},
"required" : ["Base", "Size" ]
}
},
"AxiDataWidth" : { "type" : "integer" },
"NumReadOutstanding" : { "type" : "integer", "minimum" : 0, "maximum" : 64 },
"NumWriteOutstanding" : { "type" : "integer", "minimum" : 0, "maximum" : 64 },
"ReadRateLimiter" : { "type" : "integer" },
"WriteRateLimiter" : { "type" : "integer" },
"InterleaveSize" : { "type" : "integer" },
"ExternalConn" : { "type" : "string" },
"IsVirtual" : { "type" : "boolean", "default" : false }
},
"required" : ["Name", "CompType", "Protocol"]
}
},
"Paths" : {
"type" : "array",
"items" : {
"type": "object",
"additionalProperties": false,
"properties" : {
"Phase" : { "type" : "integer" },
"From" : { "type" : "string" },
"To" : { "type" : "string" },
"Port" : {"type" : "string"},
"CommType" : { "type" : "string", "enum" : ["MM_ReadWrite", "STRM", "MM_ReadOnly", "MM_WriteOnly"] },
"ReadTC" : { "type" : "string", "enum" : ["LL", "BE", "ISOC"] },
"WriteTC" : { "type" : "string", "enum" : ["LL", "BE", "ISOC"] },
"WriteBurstSize" : { "type" : "integer", "minimum" : 1, "maximum" : 256 },
"ReadBurstSize" : { "type" : "integer", "minimum" : 1, "maximum" : 256 },
"ReadBW" : { "type" : "integer", "minimum" : 0, "maximum" : 19200},
"WriteBW" : { "type" : "integer", "minimum" : 0, "maximum" : 19200},
"ReadLatency" : { "type" : "integer", "minimum" : 0},
"WriteLatency" : {"type" : "integer", "minimum" : 0},
"ReadAvgBurst" : { "type" : "integer", "minimum" : 0},
"WriteAvgBurst" : { "type" : "integer", "minimum" : 0},
"ExclusiveGroup" : {"type" : "string"}
}
}
}
}
}

Claims (15)

  1. 方法であって、
    デバイスのデータ処理エンジン（ＤＰＥ）アレイに実装するためのソフトウェア部分と、前記デバイスのプログラマブル論理に実装するためのハードウェア部分とを有するアプリケーションについて、ハードウェアコンパイラを実行するプロセッサを使用して、前記ソフトウェア部分によって使用される論理リソースを、前記ＤＰＥアレイを前記プログラマブル論理に結合するインタフェースブロックのハードウェアにマッピングするインタフェースブロックソリューションに基づいて、前記ハードウェア部分の実装フローを実行するステップと、
    前記実装フロー中に設計メトリックを満たさないことに応答して、前記ハードウェアコンパイラを実行する前記プロセッサを使用して、ＤＰＥコンパイラにインタフェースブロック制約を提供するステップと、
    前記インタフェースブロック制約の受信に応答して、前記ＤＰＥコンパイラを実行する前記プロセッサを使用して、更新されたインタフェースブロックソリューションを生成するステップと、
    前記更新されたインタフェースブロックソリューションを前記ＤＰＥコンパイラから前記ハードウェアコンパイラに提供するステップと、を含む方法。
  2. 前記ハードウェアコンパイラは、前記ハードウェア部分の設計制約を満たさないことに応答して、インタフェースブロック制約を前記ＤＰＥコンパイラに反復的に提供する、請求項１に記載の方法。
  3. 前記インタフェースブロック制約は、ハード制約およびソフト制約を含み、前記方法は、
    ＤＰＥコンパイラが、前記更新されたインタフェースブロックソリューションを生成するために、前記ハード制約および前記ソフト制約の両方を使用して前記アプリケーションの前記ソフトウェア部分をルーティングするステップをさらに含む、請求項１に記載の方法。
  4. 前記ハード制約と前記ソフト制約の両方を使用して前記更新されたインタフェースブロックソリューションを生成できなかったことに応答して、前記更新されたインタフェースブロックソリューションを生成するために、前記ハード制約のみを使用して前記アプリケーションの前記ソフトウェア部分をルーティングするステップをさらに含む、請求項３に記載の方法。
  5. 前記ハード制約のみを使用して前記更新されたマッピングの生成に失敗したことに応答して、前記更新されたインタフェースブロックソリューションを生成するために、前記ハード制約と前記ソフト制約の両方を使用して前記ソフトウェア部分をマッピングし、前記ハード制約のみを使用して前記ソフトウェア部分をルーティングするステップをさらに含む、請求項４に記載の方法。
  6. 前記インタフェースブロックソリューションおよび前記更新されたインタフェースブロックソリューションは各々スコアを有し、前記方法は、
    前記スコアを比較するステップと、
    前記インタフェースブロックソリューションの前記スコアが前記更新されたインタフェースブロックソリューションの前記スコアを超えていると決定したことに応答して、さらなる更新されたインタフェースブロックソリューションを取得するために、前記インタフェースブロック制約を緩和し、前記緩和されたインタフェースブロック制約を前記ＤＰＥコンパイラに提出するステップと、をさらに含む、請求項１に記載の方法。
  7. 前記インタフェースブロックソリューションおよび前記更新されたインタフェースブロックソリューションは各々スコアを有し、前記方法は、
    前記スコアを比較するステップと、
    前記更新されたインタフェースブロックソリューションの前記スコアが前記インタフェースブロックソリューションの前記スコアを超えていると決定したことに応答して、前記実装フローを実行するために前記更新されたインタフェースブロックソリューションを使用するステップと、をさらに含む、請求項１に記載の方法。
  8. システムであって、
    動作を開始するように構成されたプロセッサであって、前記動作は、
    デバイスのデータ処理エンジン（ＤＰＥ）アレイに実装するためのソフトウェア部分と、前記デバイスのプログラマブル論理に実装するためのハードウェア部分とを有するアプリケーションについて、ハードウェアコンパイラを使用して、前記ソフトウェア部分によって使用される論理リソースを、前記ＤＰＥアレイを前記プログラマブル論理に結合するインタフェースブロックのハードウェアにマッピングするインタフェースブロックソリューションに基づいて、前記ハードウェア部分の実装フローを実行することと、
    前記実装フロー中に設計メトリックを満たさないことに応答して、前記ハードウェアコンパイラを使用して、ＤＰＥコンパイラにインタフェースブロック制約を提供することと、
    前記インタフェースブロック制約の受信に応答して、前記ＤＰＥコンパイラを使用して、更新されたインタフェースブロックソリューションを生成することと、
    前記更新されたインタフェースブロックソリューションを前記ＤＰＥコンパイラから前記ハードウェアコンパイラに提供することと、を含むシステム。
  9. 前記ハードウェアコンパイラは、前記更新されたインタフェースブロックソリューションを使用して前記実装フローを継続する、請求項８に記載のシステム。
  10. 前記ハードウェアコンパイラは、前記ハードウェア部分の設計制約を満たさないことに応答して、インタフェースブロック制約を前記ＤＰＥコンパイラに反復的に提供する、請求項８に記載のシステム。
  11. 前記インタフェースブロック制約は、ハード制約およびソフト制約を含み、前記プロセッサは、
    前記ＤＰＥコンパイラが、前記更新されたインタフェースブロックソリューションを生成するために、前記ハード制約および前記ソフト制約の両方を使用して前記アプリケーションの前記ソフトウェア部分をルーティングすることを含む動作を開始するように構成される、請求項８に記載のシステム。
  12. 前記プロセッサは、動作を開始するように構成され、前記動作は、
    前記ハード制約と前記ソフト制約の両方を使用して前記更新されたマッピングを生成できなかったことに応答して、前記更新されたインタフェースブロックソリューションを生成するために、前記ハード制約のみを使用して前記アプリケーションの前記ソフトウェア部分をルーティングすることをさらに含む、請求項１１に記載のシステム。
  13. 前記プロセッサは、動作を開始するように構成され、前記動作は、
    前記ハード制約のみを使用して前記更新されたマッピングの生成に失敗したことに応答して、前記更新されたインタフェースブロックソリューションを生成するために、前記ハード制約と前記ソフト制約の両方を使用して前記ソフトウェア部分をマッピングし、前記ハード制約のみを使用して前記ソフトウェア部分をルーティングすることをさらに含む、請求項１２に記載のシステム。
  14. 前記インタフェースブロックソリューションおよび前記更新されたインタフェースブロックソリューションは各々スコアを有し、前記プロセッサは、
    前記スコアを比較することと、
    前記インタフェースブロックソリューションの前記スコアが前記更新されたインタフェースブロックソリューションの前記スコアを超えていると決定したことに応答して、さらなる更新されたインタフェースブロックソリューションを取得するために、前記インタフェースブロック制約を緩和し、前記緩和されたインタフェースブロック制約を前記ＤＰＥコンパイラに提出することと、を含む動作を開始するように構成される、請求項８に記載のシステム。
  15. 前記インタフェースブロックソリューションおよび前記更新されたインタフェースブロックソリューションは各々スコアを有し、前記プロセッサは、
    前記スコアを比較することと、
    前記更新されたインタフェースブロックソリューションの前記スコアが前記インタフェースブロックソリューションの前記スコアを超えていると決定したことに応答して、前記実装フローを実行するために前記更新されたインタフェースブロックソリューションを使用することと、を含む動作を開始するように構成される、請求項８に記載のシステム。
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