JP2022530478A - デルタビジョンセンサ - Google Patents

Abstract

ピクセルの配置を含む画像センサであって、ピクセルはそれぞれ取得回路（１）を含み、取得回路（１）は、ピクセルの光センサを照らす光信号に応じてセンサ信号（ＶＬＯＧ）を生成するように構成されたセンサ回路（１１）と、記憶期間中にセンサ信号（ＶＬＯＧ）に比例する記憶信号（ＶＳＴＯＲＥ）を記憶するように構成された記憶回路（１２）と、リフレッシュ期間後に、センサ信号（ＶＬＯＧ）および記憶信号（ＶＳＴＯＲＥ）に応じて比較器信号（ＶＣＯＭＰ）を生成するように構成された比較器回路（１３）と、を含む。画像センサを動作させる方法は、ピクセルの光センサを照らす光信号に応じてセンサ信号（ＶＬＯＧ）を生成するステップと、記憶期間中にセンサ信号（ＶＬＯＧ）に比例する記憶信号（ＶＳＴＯＲＥ）を記憶するステップと、リフレッシュ期間後に、センサ信号（ＶＬＯＧ）および記憶信号（ＶＳＴＯＲＥ）に応じて比較器信号（ＶＣＯＭＰ）を生成するステップと、を含む。

Description

技術分野
本発明は、画像センサおよび画像センサを操作する方法に関する。特に、本発明は、デルタビジョンセンサおよびそれぞれの方法に関する。

背景技術
従来のビデオカメラでは、感光性要素のアレイ（すなわち、ピクセルのアレイ）は、所与のフレームレートでの画像のキャプチャを可能にする。新しいビデオ規格は、８メガピクセル、３３メガピクセルなど、および１２０フレーム／秒（ｆｐｓ）、２４０ｆｐｓ、３００ｆｐｓなどのフレームレートをサポートしているため、比較的高いデータレートのビデオストリームを生成する。多くのシーンでは、たとえばテニスの試合のビデオストリームをキャプチャする場合、連続するフレーム間の差は比較的小さいだけである可能性があり、たとえば、差は、移動するラケットまたは飛んでいるテニスボールの変位にのみ関連する可能性がある一方で、テニスコートなどのシーンの残りは、基本的に変わらないままである場合がある。したがって、シーンの一部が変更されないままであるため、ビデオストリームは非常に冗長なデータを含む可能性がある。ビデオストリームの処理には、たとえばテニスコートに対する飛んでいるテニスボールの軌道を決定するために、非常に強力なビデオ処理デバイスが必要になる場合がある。

デルタビジョンセンサは、ピクセルレベルの変化が発生したときにのみそのピクセルレベルの変化を送信するため、低帯域幅の低遅延イベントストリームを提供する。従来のカメラに比べて、処理するデータ量が少なくなる。イベントストリームの処理は、従来のビデオストリームの場合に必要とされるよりも強力でない処理デバイスによって可能になり得る。

米国特許第７７２８２６９号明細書は、セルのアレイを含むフォトアレイを開示している。各セルには、セルの光強度に応じてセンサ信号を生成する光センサがある。第１のコンデンサは、電流の時間微分によって充電される。閾値検出器は、第１のコンデンサの電圧が閾値を超えているかどうかを検出し、超えている場合は出力信号を生成する。放電装置は、出力信号の発生後に第１のコンデンサを放電する。セルは、入射光の強度が変化したときにのみイベントを生成するので、処理されるデータの量が減少する。

米国特許第９９６１２９１号明細書は、ピクセル取得回路、画像センサ、および画像取得システムを開示している。ピクセル取得回路は、光検出ユニット、フィルタ増幅器ユニット、サンプルアンドホールドユニット、および起動制御ユニットを含む。光検出ユニットは、その上を照らす光信号に対応する第１の電気信号をリアルタイムで出力するように動作する。フィルタ増幅器ユニットは、その入力端子が光検出器の出力端子と結合されており、第１の電気信号の周波数閾値未満の信号成分を増幅およびフィルタリングして、第２の電気信号を出力するように動作する。閾値比較ユニットは、第２の電気信号が第１の閾値よりも大きいかおよび／または第２の閾値よりも小さいかどうかを決定し、第２の電気信号が第１の閾値よりも大きいかまたは第２の閾値よりも小さいときに起動命令信号を生成するように動作する。サンプルアンドホールドユニットの出力端子は、インターフェースバスに接続されている。起動制御ユニットは、起動指示信号の受信に応答して、サンプルアンドホールドユニットに第１の電気信号を取得してバッファリングするように指示し、送信要求をインターフェースバスに送信する。

米国特許第２０１６０２２７１３５号明細書は、フロントエンド回路、過渡検出回路、および露光測定回路を含むピクセル回路を開示している。フロントエンド回路は、フォトダイオードを含み、フォトダイオードの露光から得られる光受容体信号を送達するように構成されている。過渡検出回路は、光受容体信号の変化を検出するように構成されている。露光測定回路は、過渡検出回路による光受容体信号の変化の検出時に光受容体信号を測定するように構成されている。

国際公開第２０１５／０３６５９２号明細書は、動的単一フォトダイオードピクセル回路を開示している。

パトリック・リヒトシュタイナーらは、１２８ｘ１２８ １２０ｄＢ １５μｓレイテンシ非同期時間コントラストビジョンセンサを開示している。

クリスチャンブランドリらは、２４０ｘ１８０ １３０ ｄＢ ３μｓレイテンシグローバルシャッター時空間ビジョンセンサを開示している。

発明の概要
改良された画像センサおよび画像センサを操作する方法が必要になる場合がある。特に、改良されたデルタビジョンセンサが必要になる場合がある。特に、信号経路内のオフセット残差が改善された画像センサが必要になる場合がある。特に、コンデンサの実装に関して要件が低減された、特に、たとえば、直線性、アースへの寄生効果などに関して要件が低減された画像センサが必要になる場合があり、それにより、従来技術で使用されている金属コンデンサよりも高密度のＣＭＯＳコンデンサを使用できる。特に、ドリフト率が低減された画像センサが必要になる場合がある。特に、比較器の数を減らした画像センサが必要になる場合がある。特に、改善されたピクセル密度を有する画像センサが必要になる場合がある。

そのような必要性は、独立請求項の主題で満たされる可能性がある。有利な実施形態は、従属請求項に定義されている。

本発明の実施形態の根底にあるアイデアは、とりわけ、以下の観察および認識に基づいていると解釈され得る。

本発明の一態様は、ピクセルの配置を含む画像センサに関し、ピクセルはそれぞれ取得回路を含み、取得回路は、ピクセルの光センサを照らす光信号に応じてセンサ信号を生成するように構成されたセンサ回路と、記憶期間中にセンサ信号に比例する記憶信号を記憶するように構成された記憶回路と、リフレッシュ期間後に、センサ信号および記憶信号に応じて比較器信号を生成するように構成された比較器回路とを含む。

本発明のさらなる態様は、ピクセルの配置を含む画像センサに関し、ピクセルはそれぞれ取得回路を含み、取得回路は、ピクセルの光センサを照らす光信号に応じてセンサ信号を生成するように構成されたセンサ回路と、記憶期間中にセンサ信号に比例する記憶信号を記憶するように構成された記憶回路と、リフレッシュ期間後に、センサ信号および記憶信号に応じて比較器信号を生成するように構成された比較器回路とを含む。記憶回路は少なくとも１つの増幅器を含み、比較器回路は同じ少なくとも１つの増幅器を含み、センサ信号は少なくとも１つの増幅器の入力に接続され、少なくとも１つの増幅器の他方の入力は、コンデンサを介してアース、基板、またはその他の共通電位に接続される。

様々な実施形態は、好ましくは、以下の特徴を実装することができる。
いくつかの実施形態では、記憶期間は、リセット期間またはリフレッシュ期間である。記憶期間中にセンサ信号に比例する記憶信号を記憶し、記憶期間後にセンサ信号を記憶信号と比較することにより、デルタビジョンセンサを提供することができる。

画像センサのいくつかの実施形態では、記憶信号は、コンデンサを介してアース、基板、または他の共通電位に接続される。コンデンサは、たとえば、直線性、アースへの寄生効果などに関して低減された要件を有し、それにより、金属コンデンサよりも高密度のＣＭＯＳコンデンサを使用できる。

画像センサのいくつかの実施形態では、記憶回路は、少なくとも１つの増幅器または高利得増幅段を含み、少なくとも１つの増幅器または高利得増幅段の出力は、記憶期間中に記憶信号を提供する。少なくとも１つの増幅器または高利得増幅段は、特に改善された記憶信号を提供するように設計され得る。

画像センサのいくつかの実施形態では、記憶回路は、第１の増幅器および第２の増幅器を含み、第１の増幅器は、センサ信号および記憶信号に接続され、第２の増幅器は、第１の増幅器の出力、および記憶期間中に所定の信号レベルを有するヒステリシス信号に接続され、スイッチは、記憶期間中に第２の増幅器の出力を記憶信号に接続し、スイッチは、記憶期間後に第２の増幅器の出力を記憶信号から切り離す。第１の増幅器、第２の増幅器、およびヒステリシス信号の信号レベルは、特に改善された記憶信号を提供するように設計され得る。

画像センサのいくつかの実施形態では、比較器回路は、少なくとも１つの増幅器または高利得増幅段を含み、比較器信号は、記憶期間後に、第１の期間中の第１のオフセット信号と、第２の期間中の第２のオフセット信号にさらに依存して生成される。少なくとも１つの増幅器または高利得増幅段は、特に改善された記憶信号を提供するように設計され得る。

画像センサのいくつかの実施形態では、比較器回路は、第１の増幅器および第２の増幅器を含み、第１の増幅器は、センサ信号および記憶信号に接続され、第２の増幅器は、第１の増幅器の出力、および記憶期間後に第１の期間中の所定の第１のオフセット信号と第２の期間中の所定の第２のオフセット信号とを有するヒステリシス信号に接続され、第２の増幅器の出力は、比較器信号に接続される。第１の増幅器、第２の増幅器、第１のオフセット信号、および第２のオフセット信号は、特に改善された記憶信号を提供するように設計され得る。

画像センサのいくつかの実施形態では、記憶回路は、少なくとも１つの増幅器または高利得増幅段を含み、比較器回路は、同じ少なくとも１つの増幅器または高利得増幅段を含む。ピクセル密度が改善される可能性がある。

画像センサのいくつかの実施形態では、記憶回路は、第１の増幅器および第２の増幅器を含み、比較器回路は、同じ第１の増幅器および同じ第２の増幅器を含む。ピクセル密度が改善される可能性がある。

画像センサのいくつかの実施形態では、取得回路は、第１の期間中に比較器信号に接続可能な第１の１ビット記憶ブロックと、第２の期間中に比較器信号に接続可能な第２の１ビット記憶ブロックとをさらに含む。

画像センサのいくつかの実施形態では、取得回路は、第１の信号線および第２の信号線をさらに含み、第１の信号線および第２の信号線は、それぞれ第１および第２の１ビット記憶ブロックに関連付けられ、それぞれの１ビット記憶ブロックに記憶されているビットに応じて、および行線の状態に応じて、ソース電圧に接続されるか、浮遊状態になっている。

画像センサのいくつかの実施形態では、取得回路は、記憶信号をリフレッシュするための信号線をさらに含む。

画像センサのいくつかの実施形態では、取得回路は、比較器信号の処理に応じて記憶信号をリフレッシュするための論理ゲートをさらに含む。

画像センサのいくつかの実施形態では、取得回路は、センサ信号を読み出すための読み出し回路をさらに含む。

画像センサのいくつかの実施形態では、画像センサは金属酸化物半導体である。
いくつかの実施形態では、コンデンサは、高密度コンデンサ、好ましくはＭＯＳコンデンサまたはポリ－ポリコンデンサであり、より好ましくは、コンデンサは、アース、基板、または他の共通電位に短絡された底板を有する。

本発明のさらなる態様は、ピクセルの配置を含む画像センサを動作させる方法に関し、ピクセルは、それぞれ好ましくは上記の態様による取得回路を含み、方法は、センサ回路を使用してピクセルの光センサを照らす光信号に応じてセンサ信号を生成するステップと、記憶期間中にセンサ信号に比例する記憶信号を記憶回路に記憶するステップと、リフレッシュ期間後に、比較器回路を使用して、センサ信号および記憶信号に応じて比較器信号を生成するステップと、を含む。

本発明のさらなる態様は、ピクセルの配置を含む画像センサを動作させる方法に関し、ピクセルは、それぞれ好ましくは上記の態様に従って画像センサを動作させる取得回路を含み、方法は、センサ回路を使用して、ピクセルの光センサを照らす光信号に応じてセンサ信号を生成するステップと、記憶期間中にセンサ信号に比例する記憶信号を記憶回路に記憶するステップと、リフレッシュ期間後に、比較器回路を使用して、センサ信号および記憶信号に応じて比較器信号を生成するステップと、を含み、記憶回路は、少なくとも１つの増幅器を含み、比較器回路は、同じ少なくとも１つの増幅器を含み、センサ信号は、少なくとも１つの増幅器の入力に接続され、少なくとも１つの増幅器の他の入力は、コンデンサを介して、アース、基板、または他の共通電位に接続される。

様々な実施形態は、好ましくは、以下の特徴を実装することができる。
方法のいくつかの実施形態では、記憶するステップは、記憶期間中に少なくとも１つの増幅器の出力において記憶信号を提供するステップを含む。

方法のいくつかの実施形態では、記憶回路は、第１の増幅器および第２の増幅器を含み、第１の増幅器は、センサ信号および記憶信号に接続され、方法は、記憶期間中に所定の信号レベルを有するヒステリシス信号を提供するステップと、第２の増幅器を第１の増幅器の出力およびヒステリシス信号に接続するステップと、記憶期間中に第２の増幅器の出力をスイッチを介して記憶信号に接続するステップと、記憶期間後にスイッチを制御して第２の増幅器の出力を記憶信号から切り離すステップと、をさらに含む。

方法のいくつかの実施形態では、比較器回路は、少なくとも１つの増幅器を含み、方法は、記憶期間後に、第１の期間中の第１のオフセット信号にさらに依存し、第２の期間中の第２のオフセット信号にさらに依存して、比較器信号を生成するステップをさらに含む。

方法のいくつかの実施形態では、比較器回路は、第１の増幅器および第２の増幅器を含み、方法は、第１の増幅器をセンサ信号および記憶信号に接続するステップと、記憶期間後に、第１の期間中の所定の第１のオフセット信号および第２の期間中の所定の第２のオフセット信号を有するヒステリシス信号を提供するステップと、第２の増幅器を第１の増幅器の出力およびヒステリシス信号に接続するステップと、第２の増幅器の出力を比較器信号に接続するステップと、をさらに含む。

方法のいくつかの実施形態では、方法は、取得回路の第１の１ビット記憶ブロックを第１の期間中に比較器信号に接続するステップと、取得回路の第２の１ビット記憶ブロックを第２の期間中に比較器信号に接続するステップと、をさらに含む。

方法のいくつかの実施形態では、方法は、取得回路の第１の信号線および取得回路の第２の信号線をそれぞれ第１および第２の１ビット記憶ブロックに関連付けるステップと、それぞれの１ビット記憶ブロックに記憶されたビットに応じて、および行線の状態に応じて、第１および第２の信号線をソース電圧に接続するか浮遊状態にするステップと、をさらに含む。

方法のいくつかの実施形態では、方法は、記憶信号を取得回路の信号線でリフレッシュするステップをさらに含む。

方法のいくつかの実施形態では、方法は、論理ゲートを介した比較器信号の処理に応じて、記憶信号をリフレッシュするステップをさらに含む。

方法のいくつかの実施形態では、取得回路は、読み出し回路をさらに含み、方法は、読み出し回路を介してセンサ信号に関連するダイオード信号を読み出すステップをさらに含む。

図面の簡単な説明
以下では、本発明の有利な実施形態を、同封の図面を参照して説明する。しかしながら、図面も説明も本発明を限定するものとして解釈されるべきではない。

従来技術による画像センサの単一セルの概略ブロック図である。 本発明のいくつかの実施形態による、画像センサのピクセルの取得回路の概略ブロック図である。 本発明のいくつかの実施形態による、画像センサのピクセルの取得回路の概略ブロック図である。 本発明のいくつかの実施形態による、記憶回路および比較器回路の代替構造である。 電圧バイアスブロックの第１の実装である。 電圧バイアスブロックの第２の実装である。 本発明のいくつかの実施形態による、記憶回路および比較器回路のさらなる代替構造である。 本発明のいくつかの実施形態による、画像センサのピクセルの取得回路の信号の概略時間図である。 本発明のいくつかの実施形態による、画像センサの複数のピクセルの概略ブロック図である。 本発明のいくつかの実施形態による、画像センサの特定の位置に配置された４つのピクセルの概略ブロック図である。 本発明のいくつかの実施形態による、画像センサのピクセルの読み出し回路の概略ブロック図である。

図は概略にすぎない。同じ参照記号は、同じまたは類似の機能を参照し得る。
発明を実施するための形態
図１は、たとえば米国特許第９９６１２９１号明細書に開示されているような、従来技術による画像センサの単一セルの概略ブロック図である。米国特許第７７２８２６９号明細書は、同じ機能を有効にする。セルは、フォトダイオードＤ１、増幅器Ａ１を含む第１の増幅器段、増幅器Ａ２を含む第２の増幅器段、閾値ＶＨ、ＶＬを有する閾値検出段、要求線Ｒｏｗ＿Ｒｅｑ、Ｃｏｌ＿Ｒｅｑおよび確認応答線Ｒｏｗ＿Ａｃｋ、Ｃｏｌ＿Ａｃｋを有するハンドシェーク段、およびアナログバス線Ｃｏｌ＿ａｎａｌｏｇ＿ｂｕｓを含む。増幅器Ａ１を有する第１の増幅器段は、フォトダイオードＤ１における入射光強度に関連する電圧を提供する。フォトダイオードＤ１の光強度に関連する電圧は、増幅器Ａ２を有する第２の増幅器段に供給される。増幅器Ａ２を有する第２の増幅器段は、コンデンサＣＡＣおよびコンデンサＣ１を含むスイッチトキャパシタ増幅器を含む。増幅器Ａ２を有する第２の増幅器段の出力は、閾値段に接続され、閾値ＶＨおよびＶＬを備えた出力の比較に従って、オフ信号およびオン信号を提供する。オフ信号およびオン信号は論理ゲートＧ１に供給され、その出力は要求／確認応答線Ｒｏｗ＿Ｒｅｑ、Ｃｏｌ＿Ｒｅｑ、Ｒｏｗ＿Ａｃｋ、Ｃｏｌ＿Ａｃｋを使用してハンドシェーク段Ｈ１に供給される。アナログバス線Ｃｏｌ＿ａｎａｌｏｇ＿ｂｕｓは、トランジスタＭ２、Ｍ３を介してコンデンサＣＡＣの一端に接続されている。図１による回路の動作は、米国特許第９９６１２９１号明細書に詳細に記載されている。米国特許第７７２８２６９号明細書は、同じ機能を有効にする。回路の動作は、第２の増幅器段のスイッチＳＷの状態の変更を含む。有利なことに、比ＣＡＣ／Ｃ１は、かなり高く、たとえばＣＡＣ／Ｃ１＝１０に設定されている。

以下でさらに説明するように、図１によるセルにはいくつかの欠点がある。１つの欠点は、信号パスのオフセット残差に関連している。もう１つの欠点は、コンデンサＣＡＣの実装に関する要件、つまり、適切な線形性について実装が可能にする要件と、寄生効果がほとんどないという要件に関連している。さらなる欠点は、スイッチＳＷが開いているときのドリフト率に関連している。さらに別の欠点は、閾値段が２つの比較器を含むことである。

本発明の以下の説明における増幅器という用語は、一般に、高利得増幅段を意味するために適用されることに留意されたい。後で示されるように、本発明は、この高利得段の実際の利得に鈍感であり、したがって、製造および動作条件（電圧供給、温度）の変動に耐性がある。

図２ａは、本発明のいくつかの実施形態による、画像センサのピクセルの取得回路１の概略ブロック図である。光検出回路１１は、ピクセルの光センサで受信された光強度に依存するセンサ信号ＶＬＯＧおよびダイオード信号ＶＰＤを提供する。センサ信号ＶＬＯＧは、特にリフレッシュ期間中に、記憶信号ＶＳＴＯＲＥを記憶するために、記憶回路１２で受信される。特にリフレッシュ期間後、センサ信号ＶＬＯＧおよび記憶信号ＶＳＴＯＲＥに応じて比較器信号ＶＣＯＭＰを生成するために、センサ信号ＶＬＯＧおよび記憶信号ＶＳＴＯＲＥが比較器回路１３で受信される。比較器信号ＶＣＯＭＰは、インターフェースバス１６と相互作用し、かつ記憶回路１２、比較器回路１３、およびＡＰＳ読み出し１５（ＡＰＳ：アクティブピクセルセンサ）を制御するコントローラ回路１４で受信される。ＡＰＳ読み出し１５は、ダイオード信号ＶＰＤを受信し、特にリフレッシュ期間の後に、インターフェースバス１６に出力を提供する。

図２ｂは、本発明のいくつかの実施形態による、画像センサのピクセルの取得回路１の概略ブロック図である。フォトダイオードＤ１のアノードは、アースに接続されている。フォトダイオードＤ１のカソードは、トランジスタＭ２のソースおよびトランジスタＭ１のゲートに接続されている。フォトダイオードＤ１のカソードは、ダイオード信号ＶＰＤを提供する。トランジスタＭ１のソースは、アースに接続されている。トランジスタＭ１のドレインは、トランジスタＭ２のゲート、第１の増幅器Ａ１の反転入力に、そして電流源Ｉ１を介してソース電圧ＶＤＤに接続されている。第１の増幅器Ａ１の反転入力は、センサ信号ＶＬＯＧを受信する。フォトダイオードＤ１を流れるダイオード電流ＩＤ１は、フォトダイオードＤ１の光強度に依存する。ダイオード電流ＩＤ１およびセンサ信号ＶＬＯＧは、対数関係にある。ＡＰＳ読み出しブロック１５（ＡＰＳ：アクティブピクセルセンサ）は、ダイオード信号ＶＰＤに接続されている。

本開示では、それは、それぞれ、増幅器の反転入力および非反転入力と呼ばれる。しかしながら、反転入力および非反転入力は、それらが交換可能であり、本開示のいくつかの例に従ってどちらの方法でも接続され得るので、「１つの入力」および「別の入力」または「第１の入力」および「第２の入力」と呼ばれることもある。

演算増幅器がサンプリングに関与するとすぐに、それは「アクティブ」の定義を意味する。フィードバックが反転入力または同等の反転入力に接続されている場合、それは「負帰還」の実装を意味する。

本方法は、以下のステップを含む。
ステップ１。特定の時間に信号を感知し、Ｃ１に記憶する。

ステップ２。入力を継続的に感知し、差を増幅して、指定された閾値と比較する。
ステップ３。状態が変化した場合は、そのイベントをメモリに記憶し、ステータスを報告（出力）する。

図２ｂに示されるように、フォトダイオードＤ１、トランジスタＭ１、Ｍ２および電流源Ｉ１は、図２ａの光検出回路１１に属する。

本開示の例および実施形態は、「アース」という用語を基準電位として使用して説明されている。しかしながら、本開示はまた、アースまたは基板とは異なる共通電位を使用することを包含する。したがって、「アース」、「基板」、および「（他の）共通電位」という用語は、交換可能に使用することができる。

センサ信号ＶＬＯＧは、第１の増幅器Ａ１の反転入力に接続されている。第１の増幅器Ａ１の非反転入力は、コンデンサＣ１を介して、アース、基板、または他の共通電位に接続されている。したがって、コンデンサＣ１の一端は第１の増幅器Ａ１の非反転入力に接続され、コンデンサＣ１の他端はアースに接続されている。以下でさらに説明するように、第１の増幅器Ａ１の非反転入力に接続されたコンデンサＣ１の端部は、記憶信号ＶＳＴＯＲＥを有する。

第１の増幅器Ａ１の出力は、第２の増幅器Ａ２の反転入力に接続されている。第２の増幅器Ａ２の非反転入力は、信号線ＶＨＹＳに接続されており、これについては以下でさらに説明する。第２の増幅器Ａ２の出力は、スイッチＳＷを介して、第１の増幅器Ａ１の非反転入力に接続されているコンデンサＣ１の端部に接続されている。スイッチＳＷは、信号線フレッシュによって制御され、これについては、以下でさらに説明する。第２の増幅器Ａ２の出力には、比較器信号ＶＣＯＭＰがある。

図２ｂに示されるように、増幅器Ａ１、Ａ２、スイッチＳＷおよびコンデンサＣ１は、図２ａの記憶回路１２（リフレッシュ期間中）および比較器回路１３（リフレッシュ期間後）の両方に属する。

比較器信号ＶＣＯＭＰはスイッチＳＷ１に接続され、インバータを介してスイッチＳＷ２に接続されている。スイッチＳＷ１は信号線ф１によって制御され、スイッチＳＷ２は信号線ф２によって制御される。信号ф１、ф２については、以下でさらに説明する。スイッチＳＷ１、ＳＷ２のもう一方の端部は、それぞれ１ビット記憶ブロックに接続されている。１ビット記憶ブロックはそれぞれ、制御信号線Ｒｅｓｅｔによって制御され、これについては以下でさらに説明する。スイッチＳＷ１に接続された１ビット記憶ブロックの出力は、信号線Ｕｐを提供する。スイッチＳＷ２に接続された１ビット記憶ブロックの出力は、信号線Ｄｏｗｎを提供する。信号線Ｕｐは論理ゲートＧ１の１つの入力に接続されている。信号線Ｄｏｗｎは、論理ゲートＧ２の１つの入力に接続されている。信号線ＲｏｗＳｅｌは、論理ゲートＧ１、Ｇ２のそれぞれの別の入力に接続されている。論理ゲートＧ１、Ｇ２は、ソース電圧ＶＤＤと信号Ｓｔｒｏｎｇｅｒを提供する信号線および信号Ｗｅａｋｅｒを提供する信号線との間に配置されたスイッチをそれぞれ制御する。

以下に説明する論理ゲートＧ１、Ｇ２、ならびにさらなる論理ゲートＧ３、Ｇ４、Ｇ５は、機能記号を使用して図に示されている。これらの論理ゲートには、さまざまな実装が用意されている。

図２ｂに示すように、スイッチＳＷ１、ＳＷ２、１ビット記憶ブロック、ゲートＧ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５は、図２ａのコントローラ回路１４に属している。

信号線Ｕｐはさらに論理ゲートＧ３の１つの入力に接続されている。信号線Ｄｏｗｎはさらに論理ゲートＧ３の別の入力に接続されている。論理ゲートＧ３の出力は、論理ゲートＧ４の１つの入力に接続されている。論理ゲートＧ４の別の入力は、信号線Ｒｅｆｒｅｓｈに接続され、これについては以下でさらに説明する。論理ゲートＧ４の出力は、論理ゲートＧ５の入力に接続されている。論理ゲートＧ５の別の入力は、すでに述べた信号線Ｒｅｓｅｔに接続されている。論理ゲートＧ５の出力は、スイッチＳＷを制御するための、すでに述べた信号線フレッシュを提供する。論理ゲートＧ１、Ｇ２、Ｇ４は論理ＡＮＤ機能を提供するＡＮＤゲートであり、論理ゲートＧ３、Ｇ５は論理ＯＲ機能を提供するＯＲゲートである。

図２ｃは、記憶回路１２および比較器回路１３の代替構造を概略的に示す。図２ｃに示すように、センサ信号ＶＬＯＧは、第１の増幅器Ａ１の非反転入力に接続されている。第１の増幅器Ａ１の反転入力は、第１のコンデンサＣ１を介してアースに接続されている。第１の増幅器Ａ１の出力は、スイッチＳＷを介して、第１の増幅器Ａ１の反転入力に接続されている第１のコンデンサＣ１の端部に接続されている。スイッチＳＷは、信号フレッシュによって制御される。第１の増幅器Ａ１の出力はさらに、第２のコンデンサＣ２を介して、第２の増幅器Ａ２の非反転入力に接続されている。図２ｃに示すように、第２の増幅器Ａ２は比較器として構成されている。第２の増幅器Ａ２の反転入力は、信号線ＶＨＹＳに接続されている。第２の増幅器Ａ２の出力は、図２ｂに関連して説明されるように、１ビット記憶ブロックに接続された比較器信号ＶＣＯＭＰを有する。図２ｃに示すように、電圧バイアスブロックは、第２の増幅器Ａ２の非反転入力に接続された第２のコンデンサＣ２の端部に接続されている。電圧バイアスブロックは、基準信号ＶＲＥＦを受信する。電圧バイアスブロックは、ＶＣＡＣノードのＤＣ電圧を定義し、これは、第２の増幅器Ａ２の非反転入力に接続された第２のコンデンサＣ２の端部に接続されている。図２ｃａは、基準信号ＶＲＥＦとＶＣＡＣノードの間に接続された大きな抵抗に基づく電圧バイアスブロックの第１の実装を示す。図２ｃｂは、基準信号ＶＲＥＦとＶＣＡＣノードとの間に接続され、信号フレッシュによって制御されるスイッチに基づく電圧バイアスブロックの第２の実装を示す。

図２ｄは、記憶回路１２および比較器回路１３のさらなる代替構造を概略的に示す。センサ信号ＶＬＯＧからＶＣＡＣノードまで、図２ｄによる構造は図２ｃの構造と同じである。図２ｄに示すように、ＶＣＡＣノードはＵＰの第２の増幅器Ａ２ＵＰの非反転入力とＤＯＷＮの第２の増幅器Ａ２ＤＯＷＮの反転入力に接続されている。図２ｄに示すように、ＵＰの第２の増幅器Ａ２ＵＰおよびＤＯＷＮの第２の増幅器Ａ２ＤＯＷＮは、比較器として構成されている。ＵＰの第２の増幅器Ａ２ＵＰの反転入力は、基準信号ＶＲＥＦ＿ＰＬＵＳに接続されている。ＤＯＷＮの第２の増幅器Ａ２ＤＯＷＮの非反転入力は、基準信号ＶＲＥＦ＿ＭＩＮＵＳに接続されている。ＵＰの第２の増幅器Ａ２ＵＰの出力は、１ビット記憶ブロックに接続された信号ＶＣＯＭＰ＿ＵＰを提供する。ＤＯＷＮの第２の増幅器Ａ２ＤＯＷＮの出力は、信号ＶＣＯＭＰ＿ＤＯＷＮを提供し、これは反転されて１ビット記憶ブロックに接続される。

図２ｃおよび図２ｄによる構造は、第２のコンデンサＣ２のない図２ｂによる構造と比較して、追加のハイパスフィルタを有するという利点を有する。

図３は、本発明のいくつかの実施形態による、画像センサのピクセルの取得回路１の信号の概略時間図である。図３は、スイッチＳＷ１、ＳＷ２を制御するための信号線ф１、ф２の信号の概略時間図を含む。図３は、信号線Ｒｅｓｅｔ上の信号の概略時間図を含む。リセットは、所定の周波数、たとえば１Ｈｚで定期的に発生する。リセットはすべてのピクセルで共有される。これは、リセット信号がすべてのピクセルをリセットすることを意味する。図３は、第２の増幅器Ａ２の非反転入力に接続されている信号線ＶＨＹＳ上の信号の概略時間図を含む。図３は、論理ゲートＧ１、Ｇ２のそれぞれの入力に接続されている信号線ＲｏｗＳｅｌ上の信号の概略時間図を含む。信号ф１、ф２、Ｒｅｓｅｔ、およびＲｏｗＳｅｌは、それぞれのスイッチまたは論理ゲートを制御するために、ロー状態とハイ状態の間で変化する。信号ＶＨＹＳは、信号レベルＶＲＥＦ、ＶＲＥＦ＿ＰＬＵＳ、およびＶＲＥＦ＿ＭＩＮＵＳの間で変化する。図３に示すように、信号ＲｏｗＳｅｌのハイ状態からロー状態への遷移は、１サイクルの開始と終了を定義する。

以下では、本発明のいくつかの実施形態による画像センサの動作原理を、図２ｂおよび図３を参照して説明する。

リセットモードでは、ＶＨＹＳはＶＲＥＦに設定される。すべてのピクセルが同じＲｅｓｅｔを共有する。Ｒｅｓｅｔがハイ状態の場合、スイッチＳＷは論理１信号を受信し、ＳＷは閉じる。第２の増幅器の出力の信号は、ＶＣＯＭＰ＝ＶＳＴＯＲＥ＝ＶＬＯＧ－ｏｆｆｓｅｔになる。ＶＬＯＧ－ｏｆｆｓｅｔは、コンデンサＣ１に記憶される。

自動ゼロ調整モードでは、つまりリフレッシュ期間中に、ＶＨＹＳはＶＲＥＦに設定される。信号Ｒｅｆｒｅｓｈがハイ状態にあるとき、Ｕｐ信号もＤｏｗｎ信号もハイ状態にない場合、スイッチＳＷは論理０信号を受信し、リフレッシュはない。信号Ｒｅｆｒｅｓｈがハイ状態にあるとき、Ｕｐ信号またはＤｏｗｎ信号のいずれかがハイ状態にある場合、スイッチＳＷは論理１信号を受信し、ＳＷは閉じる。第２の増幅器の出力の信号は、ＶＣＯＭＰ＝ＶＳＴＯＲＥ＝ＶＬＯＧ－ｏｆｆｓｅｔになる。オフセットは、系統的オフセット（Ａ１およびＡ２の有限利得による）とランダムオフセット（Ａ１およびＡ２内の要素の不一致による）の両方を含む。ＶＬＯＧ－ｏｆｆｓｅｔは、コンデンサＣ１に記憶される。図２ｂに示すように、１ビット記憶ブロックは論理０に設定されている。

図３に示すように、信号Ｒｅｆｒｅｓｈがロー状態に変わる。それに応じて、スイッチＳＷが開く。第１および第２の増幅器Ａ１、Ａ２はここでは比較器として機能する。第２の増幅器の出力でのＶＣＯＭＰは、ＶＳＴＯＲＥ、ＶＬＯＧ、およびＶＨＹＳに依存する。ＶＳＴＯＲＥは、リフレッシュ中にコンデンサＣ１に記憶される信号である。ＶＬＯＧは、フォトダイオードＤ１における光強度の変化に関連している。

ф１モードでは、つまり第１の期間中、ＶＨＹＳは図３に示す時間図に従ってＶＲＥＦ＿ＰＬＵＳに設定され、信号ф１はハイ状態に設定される。ＶＲＥＦとＶＲＥＦ＿ＰＬＵＳとの違いはヒステリシスである。信号ф１に従って、スイッチＳＷ１が閉じる。ＶＣＯＭＰは、ＶＬＯＧの信号増加がＶＳＴＯＲＥ＋（ＶＲＥＦ＿ＰＬＵＳ－ＶＲＥＦ）／Ａ１よりも大きいか小さいかを示す。たとえば、信号の増加が（ＶＲＥＦ＿ＰＬＵＳ－ＶＲＥＦ）／Ａ１より大きい場合、ＶＣＯＭＰは論理「１」になり、それ以外の場合、ＶＣＯＭＰは論理「０」になる。結果は、スイッチＳＷ１に接続された１ビット記憶ブロックに記憶される。つまり、ＶＬＯＧの信号増加が（ＶＲＥＦ＿ＰＬＵＳ－ＶＲＥＦ）／Ａ１より大きい場合、論理「１」が記憶され、ＶＬＯＧの信号増加が（ＶＲＥＦ＿ＰＬＵＳ－ＶＲＥＦ）／Ａ１より小さい場合、論理「０」が記憶される。

ф２モードでは、つまり第１の期間中、ＶＨＹＳは図３に示す時間図に従ってＶＲＥＦ＿ＭＩＮＵＳに設定され、信号ф２はハイ状態に設定される。ＶＲＥＦとＶＲＥＦ＿ＭＩＮＵＳとの違いはヒステリシスである。信号ф２に従って、スイッチＳＷ２が閉じる。ＶＣＯＭＰは、ＶＬＯＧの信号減少がＶＳＴＯＲＥ＋（ＶＲＥＦ－ＶＲＥＦ＿ＭＩＮＵＳ）／Ａ１よりも大きいか小さいかを示す。たとえば、ＶＬＯＧの信号減少がＶＳＴＯＲＥ＋（ＶＲＥＦ－ＶＲＥＦ＿ＭＩＮＵＳ）／Ａ１より大きい場合、ＶＣＯＭＰは論理「０」になり、それ以外の場合、ＶＣＯＭＰは論理「１」になる。結果は反転され、スイッチＳＷ２に接続された１ビット記憶ブロックに記憶される。つまり、ＶＬＯＧの信号減少がＶＳＴＯＲＥ＋（ＶＲＥＦ－ＶＲＥＦ＿ＭＩＮＵＳ）／Ａ１より大きい場合、論理「１」が記憶され、ＶＬＯＧの信号増加がＶＳＴＯＲＥ＋（ＶＲＥＦ－ＶＲＥＦ＿ＭＩＮＵＳ）／Ａ１より小さい場合、論理「０」が記憶される。

ピクセルを読み出すために、図３に示すように、信号線ＲｏｗＳｅｌがハイ状態に設定される。図２ｂに示すように、信号線ＲｏｗＳｅｌは論理ゲートＧ１、Ｇ２への１つの入力を形成し、１ビット記憶ブロックの各出力は、それぞれの論理ゲートＧ１、Ｇ２への別の入力を形成する。１ビット記憶ブロック内のデータに応じて、信号線Ｓｔｒｏｎｇｅｒおよび信号線Ｗｅａｋｅｒは、ソース電圧ＶＤＤに引き上げられるか、高インピーダンス（つまり、浮遊出力）を有する。信号線Ｓｔｒｏｎｇｅｒ、信号線Ｗｅａｋｅｒおよびアース間に電流を流すことにより、論理「１」または論理「０」のいずれかをピクセルから読み出すことができる。信号線Ｓｔｒｏｎｇｅｒおよび信号線Ｗｅａｋｅｒはそれぞれ（論理「０」を生成するのではなく）高インピーダンスであるため、列と行に配置されたピクセルのＳｔｒｏｎｇｅｒ信号およびＷｅａｋｅｒ信号をそれぞれ読み出すには、単一の信号線で十分である。

ピクセルの読み出し中に、信号Ｕｐと信号Ｄｏｗｎの一方（または両方、これは期待されておらず、非常にまれであるはずである）の状態がハイの場合、上述のように信号線Ｆｒｅｓｈによって制御されるスイッチＳＷを閉じるために、信号線Ｒｅｆｒｅｓｈでハイ状態が生成される。したがって、フォトダイオードＤ１における現在の光強度に起因するＶＣＯＭＰ＝ＶＳＴＯＲＥ＝ＶＬＯＧ－ｏｆｆｓｅｔは、フォトダイオードＤ１における光強度の変化の次の検出のためにコンデンサＣ１に記憶される。

図４は、本発明のいくつかの実施形態による、画像センサの複数のピクセルの概略ブロック図である。ピクセルは、Ｎ列とＭ行の配列に配置される。特定の行のピクセルは、１行のＲｏｗＳｅｌ＜ｍ＞を共有し、ここでｍは行番号を示し、０からＭ－１の間である。同じ列のピクセルは、Ｓｔｒｏｎｇｅｒ信号に関連する１行のｃ＿ｓｔ＜ｎ＞およびＷｅａｋｅｒ信号に関連する１行のｃ＿ｗｋ＜ｎ＞を共有し、ここでｎは列番号を示し、０からＮ－１の間である。図４に示すように、Ｓｔｒｏｎｇｅｒ信号に関連する線ｃ＿ｓｔ＜．．＞は、読み出し回路ブロックＯ＿ｓｔに接続され、Ｗｅａｋｅｒ信号に関連する線ｃ＿ｗｋ＜．．＞は、読み出し回路ブロックＯ＿ｗｋに接続される。読み出し回路ブロックＯ＿ｓｔ、Ｏ＿ｗｋについては、図６に関連して以下でさらに説明する。

図５は、本発明のいくつかの実施形態による、画像センサの特定の位置に配置された４つのピクセルの概略ブロック図である。図４に示すように、ピクセルの特定の配置が位置ｍ、ｎに配置されている。図５は、位置ｍ、ｎにある４つのピクセルの配置を示している。単一ピクセルについて図２ｂに関連して上で説明した、ピクセルの信号線Ｓｔｒｏｎｇｅｒおよび信号線Ｗｅａｋｅｒは、それぞれ列線ｃ＿ｓｔ＜ｎ、ｎ＋１＞および列線ｃ＿ｗｋ＜ｎ、ｎ＋１＞に接続されている。信号線ＲｏｗＳｅｌ＜ｍ、ｍ＋１＞は、単一ピクセルについて図２ｂに関連して上で説明したように、ピクセルに配置された論理ゲートのそれぞれの入力に接続されている。特定の信号線ＲｏｗＳｅｌ＜ｍ＞が選択された場合、それぞれのピクセルの照明の変化に応じて、列線ｃ＿ｗｋ＜．．＞はソース電圧ＶＤＤに引き上げられるか、高インピーダンス（浮遊状態）になる。

図６は、本発明のいくつかの実施形態による、画像センサのピクセルの読み出し回路の概略ブロック図である。図６は、読み出し回路Ｏ＿ｗｋ＜ｎ＞、すなわち、読み出し回路ブロックＯ＿ｗｋのＮ個の読み出し回路のうちの特定の１つを示す。列線ｃ＿ｗｋ＜ｎ＞は電流源Ｉに接続されており、電流源Ｉはアースに接続されている。列線ｃ＿ｗｋ＜ｎ＞は、出力信号を提供するバッファＢｕｆｆｅｒにさらに接続されている。ｃ＿ｗｋ＜ｎ＞がソース電圧ＶＤＤに引き上げられると、出力信号はハイ状態、たとえば「１」になる。ｃ＿ｗｋ＜ｎ＞が高インピーダンス（浮遊状態）の場合、ｃ＿ｗｋ＜ｎ＞はアースに引き下げされ、出力信号はロー状態、たとえば「０」になる。読み出し回路ブロックＯ＿ｓｔの読み出し回路は、それぞれの構造を持っている。

上記のように、本発明によるピクセルにはいくつかの利点がある。
第１の利点は、オフセットに関するものである。従来技術では、図１を参照すると、信号経路におけるオフセット残差、または入力基準オフセットは、ＶＯＳ＝（ＶＯＳ＿Ａｍｐ）／（１＋Ａ）＋Ｖｃｈであり、ここで、ＶＯＳは、入力基準オフセットの合計であり、ＶＯＳ＿Ａｍｐは、増幅器の入力基準オフセットであり、Ａは増幅器の利得であり、ＶｃｈはスイッチＳＷの状態が変化したときに発生する電荷注入エラーである。図１に示すように、寄生容量Ｃｐａｒは、増幅器の入力とアースとの間に含まれている。寄生容量Ｃｐａｒは、利得を考慮して最小化されるように設計されている。これは、ＣＡＣとＣｐａｒが容量性分周器を形成し、Ｃｐａｒが大きいほどＶＡの減衰が大きくなるという効果があるためである。図１に示すように、△ＶＡ＝Ｖｃｈ＝ＱＣＨ／Ｃｐａｒであり、ここで、ＱＣＨは、スイッチＳＷの状態が変化したときに注入される電荷である。したがって、Ｖｃｈは大きくなる可能性がある。

本発明によれば、入力基準オフセットは、従来技術よりもはるかに優れた性能を提供する２つの手段によって低減される。まず、利得Ａ１を有する高利得増幅段、または高い総利得Ａ＝Ａ１またはＡ＝Ａ１＊Ａ２を有する２段増幅器を配置する。したがって、入力基準オフセットの合計は、増幅器Ａ１の高利得または２段Ａ２の利得向上によって減少する。結果として、本発明は、増幅器のオフセットおよび利得の両方に鈍感である。次に、敏感なノードＶＡとアース、基板、またはその他の共通電位の間に配置された図１に示すコンデンサＣ１は、大型の高密度コンデンサ（たとえば、ＭＯＳコンデンサ、ポリ－ポリコンデンサ）として設計でき、それにより電荷注入ＱＣＨによって引き起こされるオフセットを低減し、ダイナミックレンジを拡張する。

第２の利点は、領域に関するものである。従来技術では、図１によるＡＣ結合トポロジーは、ＣＡＣおよびＣ１の両方について、小さな寄生（信号減衰を引き起こす）および高電圧非依存性（信号経路の線形性を低下させる）を必要とする。したがって、ＣＡＣおよびＣ１の実装には、金属－金属コンデンサが選択される。

本発明によれば、コンデンサは、アースされるか基板または他の共通電位に接続され、底板コンデンサがアース、基板または他の共通電位に短絡されているため、高密度コンデンサ（たとえば、ＭＯＳコンデンサ、ポリ－ポリコンデンサ）を使用することができる。金属－金属コンデンサと比較して、ＭＯＳコンデンサ、ポリ－ポリコンデンサなどの高密度コンデンサは密度が高く、ピクセルに必要な面積を大幅に減らすことができる。

たとえば、従来技術による図１の画像センサは、最大３ｆＦ／ｕｍ２の容量密度を有する金属コンデンサを必要とし、このコンデンサは、ピクセルの総面積の約２５％を必要とする。本発明によれば、約６～７ｆＦ／ｕｍ２の容量密度を有する高密度コンデンサを使用することができ、その結果、ピクセルサイズが約１２．５％減少する。

第３の利点は、ドリフトに関するものである。従来技術では、図１を参照すると、スイッチＳＷが開いているとき、電圧ＶＡは、漏れのために時間とともにドリフトする。たとえばスイッチＳＷの漏れや増幅器Ａの入力における漏れである。

本発明によれば、ＶＳＴＯＲＥも同様の理由でドリフトする。ただし、図２ｂに示すコンデンサＣ１は、同じ面積を使用している場合、図１に示されているコンデンサＣＡＣよりもたとえば２～３倍大きくなる。したがって、本発明によれば、ドリフト率はそれほど深刻ではない。これにより、リフレッシュレートを下げることができ、ピクセルにおける光強度の緩慢な変化を検出できるという利点がある。

第４の利点は、比較器デバイスに関するものである。従来技術によれば、図１を参照すると、２つの比較器が必要である（図１においてオンおよびオフとラベル付けされた比較器）。各比較器には、特定の領域と電力が必要である。比較器は、光強度に変化があったか（オン＝１／オフ＝０またはオン＝０／オフ＝１）、または光強度に変化がなかったか（オン＝０およびオフ＝０）を区別するために並行して動作する。比較器のミスマッチを較正するか、ＶＨとＶＬとの差（図１を参照）がミスマッチをマスクするのに十分な大きさである必要がある。ＶＨとＶＬの入力基準（Ａ１出力を参照）の差は、（ＶＨ－ＶＬ）＊Ｃ１／ＣＡＣである。技術と面積の制限により、Ｃ１とＣＡＣの比率は大きくない。Ａ１出力の変化が（ＶＨ－ＶＬ）＊Ｃ１／ＣＡＣ未満の場合、検出されない。ＶＨとＶＬとの差が大きいと、検出感度が低下する。

本発明によれば、１つの比較器のみが必要とされる。したがって、必要な領域が少なくなる。さらに、比較器はＵｐ信号およびＤｏｗｎ信号を生成し（図２ｂ、図３を参照）、ＶＲＥＦ、ＶＲＥＦ＿ＰＬＵＳ、またはＶＲＥＦ＿ＭＩＮＵＳのいずれかに設定された小信号ＶＨＹＳを使用して生成される。自動ゼロ調整モードでは、ＶＨＹＳ＝ＶＲＥＦである。ф１モードでは、ＶＨＹＳ＝ＶＲＥＦ＿ＰＬＵＳ＝ＶＲＥＦ＋ΔＶである。ΔＶは、ヒステリシスとして使用される。ＶＬＯＧの増加がΔＶ／Ａ１より大きい場合、比較器は論理「１」を出力するため、信号Ｕｐは１になる。それ以外の場合、信号Ｕｐは０である。ф２モードでは、ＶＨＹＳ＝ＶＲＥＦ＿ＭＩＮＵＳ＝ＶＲＥＦ－ΔＶである。ΔＶは、ヒステリシスとして使用される。ＶＬＯＧの減少がΔＶ／Ａ１より大きい場合、比較器は論理「０」を出力し、インバータによって反転されるため、信号Ｄｏｗｎは１になる。それ以外の場合、信号Ｄｏｗｎは０である。したがって、Ｕｐ信号およびＤｏｗｎ信号を生成するための信号には２つのフェーズが必要であり、その結果、１サイクル（図３を参照）により多くの時間が必要になる。ほとんどのアプリケーションでは、違いはマイクロ秒の範囲にあるため、重要ではない。ただし、２つの比較器の不一致は存在せず、ΔＶはノイズの理由だけのために小さくすることができる。

最後に、「含む」という用語は他の要素またはステップを除外せず、「ａ」または「ａｎ」は複数を除外しないことに留意されたい。また、異なる実施形態に関連して記載された要素を組み合わせることができる。特許請求の範囲内の参照記号は、クレームの範囲を制限するものとして解釈されるべきではないことにも留意されたい。

Claims (27)

1. ピクセルの配置を含む画像センサであって、前記ピクセルはそれぞれ取得回路（１）を含み、前記取得回路（１）は、
   前記ピクセルの光センサを照らす光信号に応じてセンサ信号（ＶＬＯＧ）を生成するように構成されたセンサ回路（１１）と、
   記憶期間中に前記センサ信号（ＶＬＯＧ）に比例する記憶信号（ＶＳＴＯＲＥ）を記憶するように構成された記憶回路（１２）と、
   リフレッシュ期間後に、前記センサ信号（ＶＬＯＧ）および前記記憶信号（ＶＳＴＯＲＥ）に応じて比較器信号（ＶＣＯＭＰ）を生成するように構成された比較器回路（１３）と、を含む、画像センサ。
2. ピクセルの配置を含む画像センサであって、前記ピクセルはそれぞれ取得回路（１）を含み、前記取得回路（１）は、
   前記ピクセルの光センサを照らす光信号に応じてセンサ信号（ＶＬＯＧ）を生成するように構成されたセンサ回路（１１）と、
   記憶期間中に前記センサ信号（ＶＬＯＧ）に比例する記憶信号（ＶＳＴＯＲＥ）を記憶するように構成された記憶回路（１２）と、
   リフレッシュ期間後に、前記センサ信号（ＶＬＯＧ）および前記記憶信号（ＶＳＴＯＲＥ）に応じて比較器信号（ＶＣＯＭＰ）を生成するように構成された比較器回路（１３）と、を含み、
   前記記憶回路（１２）は、少なくとも１つの増幅器（Ａ１、Ａ２）を含み、前記比較器回路（１３）は、同じ少なくとも１つの増幅器（Ａ１、Ａ２）を含み、
   前記センサ信号（ＶＬＯＧ）は、前記少なくとも１つの増幅器（Ａ１、Ａ２）の入力に接続され、前記少なくとも１つの増幅器（Ａ１、Ａ２）の他の入力は、コンデンサ（Ｃ１）を介してアース、基板、または他の共通電位に接続される、画像センサ。
3. 前記記憶信号（ＶＳＴＯＲＥ）は、コンデンサ（Ｃ１）を介してアース、基板、または他の共通電位に接続される、請求項１または２に記載の画像センサ。
4. 前記記憶回路（１２）は、少なくとも１つの増幅器（Ａ１、Ａ２）または高利得増幅段を含み、前記少なくとも１つの増幅器（Ａ１、Ａ２）の出力または高利得増幅段の出力は、前記記憶期間中に前記記憶信号（ＶＳＴＯＲＥ）を提供する、先行する請求項のいずれか１項に記載の画像センサ。
5. 前記記憶回路（１２）は、第１の増幅器（Ａ１）および第２の増幅器（Ａ２）を含み、前記第１の増幅器（Ａ１）は、前記センサ信号（ＶＬＯＧ）および前記記憶信号（ＶＳＴＯＲＥ）に接続され、前記第２の増幅器（Ａ２）は、前記第１の増幅器（Ａ１）の前記出力、および前記記憶期間中に所定の信号レベルを有するヒステリシス信号（ＶＨＹＳ）に接続され、スイッチ（ＳＷ）は、前記記憶期間中に前記第２の増幅器（Ａ２）の前記出力を前記記憶信号（ＶＳＴＯＲＥ）に接続し、前記スイッチ（ＳＷ）は、前記記憶期間後に前記第２の増幅器（Ａ２）の前記出力を前記記憶信号（ＶＳＴＯＲＥ）から切り離す、先行する請求項のいずれか１項に記載の画像センサ。
6. 前記比較器回路（１３）は、少なくとも１つの増幅器（Ａ１、Ａ２）または高利得増幅段を含み、前記比較器信号（ＶＣＯＭＰ）は、前記記憶期間後に、第１の期間（ф１）中の第１のオフセット信号（ＶＨＹＳ＿ＰＬＵＳ）と、第２の期間（ф２）中の第２のオフセット信号（ＶＨＹＳ＿ＭＩＮＵＳ）にさらに依存して生成される、先行する請求項のいずれか１項に記載の画像センサ。
7. 前記比較器回路（１３）は、第１の増幅器（Ａ１）および第２の増幅器（Ａ２）を含み、前記第１の増幅器は、前記センサ信号（ＶＬＯＧ）および前記記憶信号（ＶＳＴＯＲＥ）に接続され、前記第２の増幅器は、前記第１の増幅器（Ａ１）の前記出力、および前記記憶期間後に第１の期間（ф１）中の所定の第１のオフセット信号（ＶＨＹＳ＿ＰＬＵＳ）と第２の期間（ф２）中の所定の第２のオフセット信号（ＶＨＹＳ＿ＭＩＮＵＳ）とを有するヒステリシス信号（ＶＨＹＳ）に接続され、前記第２の増幅器（Ａ２）の前記出力は、前記比較器信号（ＶＣＯＭＰ）に接続される、先行する請求項のいずれか１項に記載の画像センサ。
8. 前記記憶回路（１２）は、少なくとも１つの増幅器（Ａ１、Ａ２）または高利得増幅段を含み、前記比較器回路（１３）は、同じ少なくとも１つの増幅器（Ａ１、Ａ２）または高利得増幅段を含む、請求項１または請求項３から７のいずれか１項に記載の画像センサ。
9. 前記記憶回路（１２）は、第１の増幅器（Ａ１）および第２の増幅器（Ａ２）を含み、前記比較器回路（１３）は、同じ第１の増幅器（Ａ１）および同じ第２の増幅器（Ａ２）を含む、先行する請求項のいずれか１項に記載の画像センサ。
10. 前記取得回路（１）は、第１の期間（ф１）中に前記比較器信号（ＶＣＯＭＰ）に接続可能な第１の１ビット記憶ブロックと、第２の期間（ф２）中に前記比較器信号（ＶＣＯＭＰ）に接続可能な第２の１ビット記憶ブロックとをさらに含む、先行する請求項のいずれか１項に記載の画像センサ。
11. 前記取得回路（１）は、第１の信号線（Ｓｔｒｏｎｇｅｒ）および第２の信号線（Ｗｅａｋｅｒ）をさらに含み、前記第１の信号線および前記第２の信号線は、それぞれ前記第１および第２の１ビット記憶ブロックに関連付けられ、前記それぞれの１ビット記憶ブロックに記憶されている前記ビットに応じて、および行線（ＲｏｗＳｅｌ）の状態に応じて、ソース電圧（ＶＤＤ）に接続されるか、浮遊状態になっている、請求項１０に記載の画像センサ。
12. 前記取得回路（１）は、前記記憶信号（ＶＳＴＯＲＥ）をリフレッシュするための信号線（Ｒｅｆｒｅｓｈ）をさらに含む、先行する請求項のいずれか１項に記載の画像センサ。
13. 前記取得回路（１）は、前記比較器信号（ＶＣＯＭＰ）の処理に応じて前記記憶信号（ＶＳＴＯＲＥ）をリフレッシュするための論理ゲート（Ｇ３、Ｇ４、Ｇ５）をさらに含む、先行する請求項のいずれか１項に記載の画像センサ。
14. 前記取得回路（１）は、前記センサ信号（ＶＬＯＧ）に関連するダイオード信号（ＶＰＤ）を読み出すための読み出し回路（ＡＰＳ）をさらに含む、先行する請求項のいずれか１項に記載の画像センサ。
15. 前記画像センサは金属酸化物半導体である、先行する請求項のいずれか１項に記載の画像センサ。
16. 前記コンデンサ（Ｃ１）は、高密度コンデンサ、好ましくはＭＯＳコンデンサまたはポリ－ポリコンデンサであり、より好ましくは前記コンデンサ（Ｃ１）は、アース、基板、または他の共通電位に短絡された底板を有する、先行する請求項のいずれか１項に記載の画像センサ。
17. ピクセルの配置を含む画像センサを動作させる方法であって、前記ピクセルは、それぞれ好ましくは、請求項１から１６のいずれか１項に記載の取得回路（１）を含み、前記方法は、
    センサ回路（１１）を使用して、前記ピクセルの光センサを照らす光信号に応じてセンサ信号（ＶＬＯＧ）を生成するステップと、
    記憶期間中に前記センサ信号（ＶＬＯＧ）に比例する記憶信号（ＶＳＴＯＲＥ）を記憶回路（１２）に記憶するステップと、
    リフレッシュ期間後に、比較器回路（１３）を使用して、前記センサ信号（ＶＬＯＧ）および前記記憶信号（ＶＳＴＯＲＥ）に応じて比較器信号（ＶＣＯＭＰ）を生成するステップと、を含む、方法。
18. ピクセルの配置を含む画像センサを動作させる方法であって、前記ピクセルは、それぞれ好ましくは、請求項１から１６のいずれか１項に記載の画像センサを動作させる取得回路（１）を含み、前記方法は、
    センサ回路（１１）を使用して、前記ピクセルの光センサを照らす光信号に応じてセンサ信号（ＶＬＯＧ）を生成するステップと、
    記憶期間中に前記センサ信号（ＶＬＯＧ）に比例する記憶信号（ＶＳＴＯＲＥ）を記憶回路（１２）に記憶するステップと、
    リフレッシュ期間後に、比較器回路（１３）を使用して、前記センサ信号（ＶＬＯＧ）および前記記憶信号（ＶＳＴＯＲＥ）に応じて比較器信号（ＶＣＯＭＰ）を生成するステップと、を含み、
    前記記憶回路（１２）は、少なくとも１つの増幅器（Ａ１、Ａ２）を含み、前記比較器回路（１３）は、同じ少なくとも１つの増幅器（Ａ１、Ａ２）を含み、
    前記センサ信号（ＶＬＯＧ）は、少なくとも１つの増幅器（Ａ１、Ａ２）の入力に接続され、前記少なくとも１つの増幅器（Ａ１、Ａ２）の他の入力は、コンデンサ（Ｃ１）を介して、アース、基板、または他の共通電位に接続される、方法。
19. 前記記憶するステップは、前記記憶期間中に前記少なくとも１つの増幅器（Ａ１、Ａ２）の出力において前記記憶信号（ＶＳＴＯＲＥ）を提供するステップを含む、請求項１７または１８に記載の方法。
20. 前記記憶回路（１２）は、第１の増幅器（Ａ１）および第２の増幅器（Ａ２）を含み、前記第１の増幅器（Ａ１）は、前記センサ信号（ＶＬＯＧ）および前記記憶信号（ＶＳＴＯＲＥ）に接続され、
    前記方法は、前記記憶期間中に所定の信号レベルを有するヒステリシス信号（ＶＨＹＳ）を提供するステップと、前記第２の増幅器（Ａ２）を前記第１の増幅器（Ａ１）の前記出力および前記ヒステリシス信号（ＶＨＹＳ）に接続するステップと、
    前記記憶期間中に前記第２の増幅器（Ａ２）の前記出力をスイッチ（ＳＷ）を介して前記記憶信号（ＶＳＴＯＲＥ）に接続するステップと、
    前記記憶期間後に前記スイッチ（ＳＷ）を制御して前記第２の増幅器（Ａ２）の前記出力を前記記憶信号（ＶＳＴＯＲＥ）から切断するステップと、をさらに含む、請求項１７から１９のいずれか１項に記載の方法。
21. 前記比較器回路（１３）は、少なくとも１つの増幅器（Ａ１、Ａ２）を含み、
    前記方法は、前記記憶期間後に、第１の期間（ф１）中の第１のオフセット信号（ＶＨＹＳ＿ＰＬＵＳ）にさらに依存し、第２の期間（ф２）中の第２のオフセット信号（ＶＨＹＳ＿ＭＩＮＵＳ）にさらに依存して、前記比較器信号（ＶＣＯＭＰ）を生成するステップをさらに含む、請求項１７から２０のいずれか１項に記載の方法。
22. 前記比較器回路（１３）は、第１の増幅器（Ａ１）および第２の増幅器（Ａ２）を含み、
    前記方法は、前記第１の増幅器を前記センサ信号（ＶＬＯＧ）および前記記憶信号（ＶＳＴＯＲＥ）に接続するステップと、
    前記記憶期間後に、第１の期間（ф１）中の所定の第１のオフセット信号（ＶＨＹＳ＿ＰＬＵＳ）および第２の期間（ф２）中の所定の第２のオフセット信号（ＶＨＹＳ＿ＭＩＮＵＳ）を有するヒステリシス信号（ＶＨＹＳ）を提供するステップと、前記第２の増幅器を前記第１の増幅器（Ａ１）の前記出力および前記ヒステリシス信号（ＶＨＹＳ）に接続するステップと、
    前記第２の増幅器（Ａ２）の前記出力を前記比較器信号（ＶＣＯＭＰ）に接続するステップと、をさらに含む、請求項１７から２１のいずれか１項に記載の方法。
23. 前記取得回路（１）の第１の１ビット記憶ブロックを第１の期間（ф１）中に前記比較器信号（ＶＣＯＭＰ）に接続するステップと、前記取得回路（１）の第２の１ビット記憶ブロックを第２の期間（ф２）中に前記比較器信号（ＶＣＯＭＰ）に接続するステップと、をさらに含む、請求項１７から２２のいずれか１項に記載の方法。
24. 前記取得回路（１）の第１の信号線（強）および前記取得回路（１）の第２の信号線（Ｗｅａｋｅｒ）をそれぞれ前記第１および第２の１ビット記憶ブロックに関連付けるステップと、前記それぞれの１ビット記憶ブロックに記憶された前記ビットに応じて、および行線（ＲｏｗＳｅｌ）の状態に応じて、前記第１および第２の信号線をソース電圧（ＶＤＤ）に接続するか浮遊状態にするステップと、をさらに含む、請求項２３に記載の方法。
25. 前記取得回路（１）の信号線（Ｒｅｆｒｅｓｈ）で前記記憶信号（ＶＳＴＯＲＥ）をリフレッシュするステップをさらに含む、請求項１７から２４のいずれか１項に記載の方法。
26. 論理ゲート（Ｇ３、Ｇ４、Ｇ５）を介した前記比較器信号（ＶＣＯＭＰ）の処理に応じて、前記記憶信号（ＶＳＴＯＲＥ）をリフレッシュするステップをさらに含む、請求項１７から２５のいずれか１項に記載の方法。
27. 前記取得回路（１）は、読み出し回路（ＡＰＳ）をさらに含み、
    前記方法は、前記読み出し回路（ＡＰＳ）を介して前記センサ信号（ＶＬＯＧ）に関連するダイオード信号（ＶＰＤ）を読み出すステップをさらに含む、請求項１７から２６のいずれか１項に記載の方法。

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