JP2022517001A - 光起電サブモジュールのためのコントローラ回路 - Google Patents

Abstract

ＰＶサブモジュール（１００）のためのコントローラ回路（１０２）が、電力ハーベストコントローラ回路（１０４）、電圧制限コントローラ回路（１０６）、電力モード制御回路（１０８）、マルチプレクサ回路（１１０）、及びスイッチングコンバータ回路（１１２）を含む。電力ハーベストコントローラ回路は、第１のＰＶ電圧入力（１１４）、上限基準入力（１１６）、下限基準入力（１１８）、及び第１のゲート制御出力（１２０）を有する。電圧制限コントローラ回路は、第１の出力電圧フィードバック入力（１２２）、パルス幅基準入力（１２４）、及び第２のゲート制御出力（１２６）を有する。電力モード制御回路は、第２の出力電圧フィードバック入力（１２８）、モード基準入力（１３０）、及びモード選択出力（１３２）を有する。マルチプレクサ回路は、第１のゲート制御入力（１３４）、第２のゲート制御入力（１３６）、モード選択入力（１３８）、及び第３のゲート制御出力（１４０）を有する。スイッチングコンバータ回路は、第２のＰＶ電圧入力（１４２）、第３のゲート制御入力（１４４）、及びＤＣ電圧出力（１４６）を有する。

Description

光起電（ＰＶ）電力オプティマイザは、ＰＶシステムのストリングレベルで動作する。これらのオプティマイザは、ストリング全体の最大電力点（ＭＰＰ）を見つける。しかし、ストリングは、大きな表面積にわたって物理的に広がっている。いくつかのＰＶモジュールが完全に太陽の下にあったとしても、ストリングのどの部分においても生じる太陽光の如何なる遮光も、ＰＶアレイ全体の動作電力点に影響を及ぼす。

一態様によれば、ＰＶサブモジュールのためのコントローラ回路が、電力ハーベストコントローラ回路、電圧制限コントローラ回路、電力モード制御回路、マルチプレクサ回路、及びスイッチングコンバータ回路を含む。電力ハーベストコントローラ回路は、第１のＰＶ電圧入力、上限（ceiling）基準入力、下限(floor)基準入力、及び第１のゲート制御出力を含む。電圧制限コントローラ回路は、第１の出力電圧フィードバック入力、パルス幅基準入力、及び第２のゲート制御出力を含む。電力モード制御回路は、第２の出力電圧フィードバック入力、モード基準入力、及びモード選択出力を含む。マルチプレクサ回路は、第１のゲート制御出力に結合される第１のゲート制御入力、第２のゲート制御出力に結合される第２のゲート制御入力、モード選択出力に結合されるモード選択入力、及び第３のゲート制御出力を含む。スイッチングコンバータ回路は、第２のＰＶ電圧入力、第３のゲート制御出力に結合される第３のゲート制御入力、ＤＣ電圧出力、及び、第２のＰＶ電圧入力とＤＣ電圧出力との間に結合されるスイッチを含む。スイッチは、第３のゲート制御入力に結合される制御端子を含む。

別の態様において、ＰＶサブモジュールを制御するための方法が、第１のＰＶ電圧入力における、ＰＶサブモジュールに関連するＰＶセルのストリングからの第１のＤＣストリング電圧信号と、上限基準入力における、第１のＤＣストリング電圧信号のための上限閾値を表す上限基準信号ＶＲＣと、下限基準入力における、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋のための下限閾値を表す下限基準信号ＶＲＦとに基づいて、電力ハーベストコントローラ回路の第１のゲート制御出力において第１のゲート制御信号を生成することを含む。また、この方法は、第１の出力電圧フィードバック入力における、ＰＶサブモジュールに関連するＤＣ出力電圧信号を表す第１のフィードバック信号と、パルス幅基準入力における、ＤＣ出力電圧信号のための第１の閾値を表すパルス幅変調（ＰＷＭ）基準信号とに基づいて、電圧制限コントローラ回路の第２のゲート制御出力において第２のゲート制御信号を生成することを含む。また、この方法は、第２の出力電圧フィードバック入力における、ＤＣ出力電圧信号を表す第２のフィードバック信号と、モード基準入力における、ＤＣ出力電圧信号のための第２の閾値を表すモード基準信号とに基づいて、モード選択信号を生成することを含む。また、この方法は、モード選択入力におけるモード選択信号に応答して、第１のゲート制御信号又は第２のゲート制御信号を、第３のゲート制御信号に配路することを含む。また、この方法は、第３のゲート制御入力における第３のゲート制御信号に応答して、スイッチングコンバータ回路の第２のＰＶ電圧入力における第１のＤＣストリング電圧信号を、ＤＣ電圧出力においてＤＣ出力電圧信号に変換することを含む。

別の態様において、ＰＶサブモジュールのためのコントローラ回路が、最大電力点追従（ＭＰＰＴ）基準及びウィンドウ生成器回路、電力ハーベストコントローラ回路、及びスイッチングコンバータ回路を含む。ＭＰＰＴ基準及びウィンドウ生成器回路は、ＤＣ電圧入力、第１のゲート制御入力、上限基準出力、及び下限基準出力を含む。電力ハーベストコントローラ回路は、第１のＰＶ電圧入力、上限基準出力に結合される上限基準入力、下限基準出力に結合される下限基準入力、及び第１のゲート制御入力に結合されるゲート制御出力を含む。スイッチングコンバータ回路は、第２のＰＶ電圧入力、ゲート制御出力に結合される第２のゲート制御入力、ＤＣ電圧出力、及び、第２のＰＶ電圧入力とＤＣ電圧出力との間に結合されるスイッチを含む。スイッチは、第２のゲート制御入力に結合される制御端子を含む。

更なる態様において、ＰＶサブモジュールのためのコントローラ回路が、電圧制限コントローラ回路及びスイッチングコンバータ回路を含む。電圧制限コントローラ回路は、出力電圧フィードバック入力、パルス幅基準入力、及びゲート制御出力を含む。スイッチングコンバータ回路は、ＰＶ電圧入力、ゲート制御出力に結合されるゲート制御入力、ＤＣ電圧出力、及び、ＰＶ電圧入力とＤＣ電圧出力との間に結合されるスイッチを含む。スイッチは、ゲート制御入力に結合される制御端子を含む。

ＰＶサブモジュールのための或る例示のコントローラ回路の概略図である。

図１に示す選択信号のタイミングの一例を示すタイミング図である。

或る例示のＭＰＰＴ基準及びウィンドウ生成器回路の概略図である。

図３に示す選択信号のタイミングの一例のタイミング図である。

或る例示の電力ハーベストコントローラ回路の概略図である。

図５に示す選択信号のタイミングの一例のタイミング図である。

或る例示の電圧制限コントローラ回路の概略図である。

図７に示す選択信号のタイミングの一例のタイミング図である。

電力モード制御回路及びマルチプレクサ回路の例の概略図である。

図９に示す選択信号のタイミングの一例のタイミング図である。

或る例示のスイッチングコンバータ回路の概略図である。

ＰＶサブモジュールの制御を促進する或る例示の集積回路（ＩＣ）の概略図である。

ＰＶサブモジュールを制御するための或る例示の方法のフローチャートである。

ＰＶサブモジュールを制御するための別の例示の方法のフローチャートである。

ＰＶサブモジュールを制御するための別の例示の方法のフローチャートである。

ＰＶサブモジュールを制御するための別の例示の方法のフローチャートである。

ＰＶサブモジュールを制御するための別の例示の方法のフローチャートである。

ＰＶサブモジュールを制御するための別の例示の方法のフローチャートである。

ＰＶサブモジュールを制御するための別の例示の方法のフローチャートである。

ＰＶサブモジュールを制御するための別の例示の方法のフローチャートである。

ＰＶサブモジュールを制御するための別の例示の方法のフローチャートである。

ＰＶサブモジュールのための別の例示のコントローラ回路の概略図である。

ＰＶサブモジュールのための別の例示のコントローラ回路の概略図である。

図面において、同様の参照数字は全体を通して同様の要素を指し、種々の特徴は必ずしも一定の縮尺で描かれていない。本記載において、「結合する」又は「結合される」という用語は、間接的又は直接的な電気的又は機械的接続或いはそれらの組み合わせを含む。例えば、第１のデバイスが第２のデバイスに結合する又は結合される場合、そうした接続は、直接的な電気接続を介するもの、一つ又は複数の介在デバイス及び接続を介した間接的な電気接続を介するものであり得る。種々の回路、システム、及び／又は構成要素の一つ又は複数の動作的特性が、いくつかのケースでは、回路要素が給電され及び動作しているときの、種々の構造の構成及び／又は相互接続に起因する機能の文脈において以下で説明される。

図１は、ＰＶセルの或るストリングの第１のストリング端子１０１に結合される光起電（ＰＶ）サブモジュール１００のための例示のコントローラ回路１０２を示す。一例において、光起電力システムが、ＰＶセルのそれぞれのストリングに個別に関連する複数のサブモジュール１００を含み、サブモジュールは、互いに直列に結合される出力を有する。図１におけるＰＶセルのストリングは、第２のストリング端子１０３を有する。第１及び第２のストリング端子１０１及び１０３は、それぞれの第１及び第２のストリング電圧信号ＤＣ ＰＶ＋及びＤＣ ＰＶ－を有する。コントローラ回路１０２は、電力ハーベストコントローラ回路１０４、電圧制限コントローラ回路１０６、電力モード制御回路１０８、マルチプレクサ回路１１０、及びスイッチングコンバータ回路１１２を含む。電力ハーベストコントローラ回路１０４は、第１のＰＶ電圧入力１１４、上限基準入力１１６、下限基準入力１１８、及び第１のゲート制御出力１２０を含む。電圧制限コントローラ回路１０６は、第１の出力電圧フィードバック入力１２２、パルス幅基準入力１２４、及び第２のゲート制御出力１２６を含む。電力モード制御回路１０８は、第２の出力電圧フィードバック入力１２８、モード基準入力１３０、及びモード選択出力１３２を含む。マルチプレクサ回路１１０は、第１のゲート制御出力１２０に結合される第１のゲート制御入力１３４、第２のゲート制御出力１２６に結合される第２のゲート制御入力１３６、モード選択出力１３２に結合されるモード選択入力１３８、及び第３のゲート制御出力１４０を含む。スイッチングコンバータ回路１１２は、第２のＰＶ電圧入力１４２、第３のゲート制御出力１４０に結合される第３のゲート制御入力１４４、ＤＣ電圧出力１４６、及び、第２のＰＶ電圧入力１４２とＤＣ電圧出力１４６との間に結合されるスイッチを含み、スイッチは、第３のゲート制御入力１４４に結合される制御端子を含む。

電力ハーベストコントローラ回路１０４は、ＰＶサブモジュール１００に関連するＰＶセルのストリング１４８の第１の端子１０１から、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋を受け取る。電力ハーベストコントローラ回路１０４は、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋と、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋のための上限閾値を表す上限基準信号ＶＲＣと、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋のための下限閾値を表す下限基準信号ＶＲＦとに基づいて、第１のゲート制御信号ＧＣ１を生成する。電圧制限コントローラ回路１０６は、ＰＶサブモジュール１００に関連するＤＣ出力電圧信号Ｖ_ＯＵＴを表す第１のフィードバック信号ＦＢ１と、ＤＣ出力電圧信号Ｖ_ＯＵＴのための第１の閾値を表すＰＷＭ基準信号ＶＰＲとに基づいて、第２のゲート制御信号ＧＣ２を生成する。

電力モード制御回路１０８は、ＤＣ出力電圧信号Ｖ_ＯＵＴを表す第２のフィードバック信号ＦＢ２と、ＤＣ出力電圧信号Ｖ_ＯＵＴのための第２の閾値を表すモード基準信号ＶＭＲとに基づいて、モード選択信号ＭＯＤＥを生成する。マルチプレクサ回路１１０は、電力ハーベストコントローラ回路１０４から第１のゲート制御信号ＧＣ１を受け取る。マルチプレクサ回路１１０は、電圧制限コントローラ回路１０６から第２のゲート制御信号ＧＣ２を受け取る。マルチプレクサ回路１１０は、電力モード制御回路１０８からモード選択信号ＭＯＤＥを受け取る。マルチプレクサ回路１１０は、モード選択信号ＭＯＤＥに応答して、第１のゲート制御信号ＧＣ１又は第２のゲート制御信号ＧＣ２を、第３のゲート制御信号ＧＣ３に配路する。スイッチングコンバータ回路１１２は、ＰＶセルのストリング１４８の第１のストリング端子１０１から、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋を受け取る。スイッチングコンバータ回路１１２は、マルチプレクサ回路１１０から第３のゲート制御信号ＧＣ３を受け取る。スイッチングコンバータ回路１１２は、第３のゲート制御信号ＧＣ３に応答して、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋をＤＣ出力電圧信号Ｖ_ＯＵＴに変換する。コントローラ回路１０２は、ＤＣ出力電圧信号Ｖ_ＯＵＴを、ＰＶサブモジュール１００に関連する電力線に提供する。この例では、コンデンサ１５０がＤＣ電圧出力１４６と第２のストリング端子１０３との間に結合され、ＤＣ出力電圧信号Ｖ_ＯＵＴがコンデンサ１５０に印加される。第１の電力線は、スイッチングコンバータ回路１１２のＤＣ電圧出力１４６に結合され、ＤＣ出力電圧信号Ｖ_ＯＵＴに等しい電圧信号ＤＣ ＰＷＲ＋を有する。第２の電力線は、第２のストリング出力端子１０３に結合され、第２のストリング電圧信号ＤＣ ＰＶ－に等しい電圧信号ＤＣ ＰＷＲ－を有する。

一例において、ＰＶサブモジュール１００はコントローラ回路１０２を含む。別の例において、電力ハーベストコントローラ回路１０４、電圧制限コントローラ回路１０６、電力モード制御回路１０８、及びマルチプレクサ回路１１０は、ＩＣに含まれる。一実装において、電力ハーベストコントローラ回路１０４は、ＰＶサブモジュール１００から電力をハーベストするために、第１のＰＶ電圧入力１１４における第１のＤＣストリング電圧信号ＤＣ ＰＶ＋の変化に応答して、第１のゲート制御出力１２０における第１のゲート制御信号ＧＣ１を調整する。

別の例において、第１の閾値は、ＤＣ出力電圧信号Ｖ_ＯＵＴが、ＰＶサブモジュール１００のための開回路電圧Ｖ_ＯＣより小さく、電力ハーベストコントローラ回路１０４からの第１のゲート制御信号ＧＣ１に関連するＤＣ出力電圧信号Ｖ_ＯＵＴより大きい状況を示す。別の例において、第２の閾値は第１の閾値より小さい。別の例において、第２の閾値は、ＤＣ出力電圧信号Ｖ_ＯＵＴが、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋の変化に応答して調整され、電圧制限コントローラ回路１０６からの第２のゲート制御信号ＧＣ２に関連するＤＣ出力電圧信号Ｖ_ＯＵＴより小さい状況を示す。

別の例において、電圧制限コントローラ回路１０６がスイッチングコンバータ回路１１２を制御するとき、ＤＣ電圧出力１４６におけるＤＣ出力電圧信号Ｖ_ＯＵＴが、ＰＶサブモジュール１００のための開回路電圧より小さく、第１のゲート制御出力１２０における第１のゲート制御信号ＧＣ１に関連するＤＣ出力電圧信号Ｖ_ＯＵＴより大きい。別の例において、電力ハーベストコントローラ回路１０４がスイッチングコンバータ回路１１２を制御するとき、ＤＣ電圧出力１４６におけるＤＣ出力電圧信号Ｖ_ＯＵＴが、第１のＰＶ電圧入力１１４における第１のＤＣストリング電圧信号ＤＣ ＰＶ＋の変化に応答して調整され、第２のゲート制御出力１２６における第２のゲート制御信号ＧＣ２に関連するＤＣ出力電圧信号Ｖ_ＯＵＴより小さい。

別の例において、第２の出力電圧フィードバック入力１２８における第２のフィードバック信号ＦＢ２が、モード基準入力１３０におけるモード基準信号ＶＭＲより小さいことに応答して、電力モード制御回路１０８は、モード選択出力１３２におけるモード選択信号ＭＯＤＥを、第１のゲート制御入力１３４における第１のゲート制御信号ＧＣ１を第３のゲート制御出力１４０における第３のゲート制御信号ＧＣ３に配路することに関連する第１の状況（例えば、ハーベスト）にセットする。第２のフィードバック信号ＦＢ２がモード基準信号ＶＭＲより大きい場合、電力モード制御回路１０８は、モード選択信号ＭＯＤＥを、第２のゲート制御入力１３６における第２のゲート制御信号ＧＣ２を第３のゲート制御信号ＧＣ３に配路することに関連する第２の状況（例えば、ＬＩＭＩＴ）にセットする。別の例において、スイッチングコンバータ回路１１２は、ＤＣ出力電圧信号Ｖ_ＯＵＴを、ＰＶサブモジュール１００に関連するＰＶシステムのＤＣ ＰＷＲ＋電力線に提供する。

別の例において、第１のゲート制御信号は、ハイサイドの第１のゲート制御信号（例えば、ＧＣ１）と、別の（例えば、ローサイドの）第１のゲート制御信号ＧＣＬ１とを含む。この例では、第２のゲート制御信号は、一つの第２のゲート制御信号（例えば、ハイサイドゲート制御信号ＧＣ２）と、別の（例えば、ローサイドの）第２のゲート制御信号ＧＣＬ２とを含み、第３のゲート制御信号は、一つの（例えば、ハイサイドの）第３のゲート制御信号ＧＣ３と、別の（例えば、ローサイドの）第３のゲート制御信号ＧＣＬ３とを含む。この例では、電力ハーベストコントローラ回路１０４は、第１のゲート制御信号ＧＣ１及びＧＣＬ１を生成する。電圧制限コントローラ回路１０６は、第２のゲート制御信号ＧＣ２及びＧＣＬ２を生成する。マルチプレクサ回路１１０は、電力ハーベストコントローラ回路１０４から、第１のゲート制御信号ＧＣ１及びＧＣＬ１を受け取る。マルチプレクサ回路１１０は、電圧制限コントローラ回路１０６から、第２のゲート制御信号ＧＣ２及びＧＣＬ２を受け取る。マルチプレクサ回路１１０は、モード選択信号ＭＯＤＥに応答して、第１のゲート制御信号ＧＣ１又は一つの第２のゲート制御信号ＧＣ２を、一方の第３のゲート制御信号ＧＣ３に配路する。マルチプレクサ回路１１０は、モード選択信号ＭＯＤＥに応答して、ローサイドの第１のゲート制御信号ＧＣＬ１又はローサイドの第２のゲート制御信号ＧＣＬ２を、他方の第３のゲート制御信号ＧＣＬ３に配路する。この例では、スイッチングコンバータ回路１１２は、マルチプレクサ回路１１０から一つの第３のゲート制御信号ＧＣ３及びＧＣＬ３を受け取る。スイッチングコンバータ回路１１２は、一つの第３のゲート制御信号ＧＣ３及びＧＣＬ３に応答して、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋をＤＣ出力電圧信号Ｖ_ＯＵＴに変換する。

また、別の例において、コントローラ回路１０２は分圧器回路１５２を含む。分圧器回路１５２は、ＤＣ電圧出力１４６に結合される第１のＤＣ電圧入力１５３、補償出力１５６に結合される補償入力１５４、第１の出力電圧フィードバック入力１２２に結合される第１の出力電圧フィードバック出力１５８、及び第２の出力電圧フィードバック入力１２８に結合される第２の出力電圧フィードバック出力１６０を含む。分圧器回路１５２は、スイッチングコンバータ回路１１２からＤＣ出力電圧信号Ｖ_ＯＵＴを受け取る。分圧器回路１５２は、ＤＣ出力電圧信号Ｖ_ＯＵＴに基づいて、それぞれの第１及び第２のフィードバック信号ＦＢ１及びＦＢ２を生成する。分圧器回路１５２は、第１のフィードバック信号ＦＢ１を電圧制限コントローラ回路１０６に提供する。分圧器回路１５２は、第２のフィードバック信号ＦＢ２を電力モード制御回路１０８に提供する。更なる例において、電圧制限コントローラ回路１０６は、ＰＷＭ基準信号ＶＰＲと第１のフィードバック信号ＦＢ１との差に基づいて、補償信号ＣＯＭＰを生成する。この例では、分圧器回路１５２は、電圧制限コントローラ回路１０６から補償信号ＣＯＭＰを受け取り、その補償信号ＣＯＭＰに基づいて、第１のフィードバック信号ＦＢ１を生成する。

また、別の例において、コントローラ回路１０２は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２を含む。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、ＤＣ電圧出力１４６に結合される第２のＤＣ電圧入力１６６、第１のゲート制御出力１２０に結合される第１のゲート制御入力１６４、上限基準入力１１６に結合される上限基準出力１６８、及び下限基準入力１１８に結合される下限基準出力１７０を含む。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、スイッチングコンバータ回路１１２からＤＣ出力電圧信号Ｖ_ＯＵＴを受け取る。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、電力ハーベストコントローラ回路１０４から第１のゲート制御信号ＧＣ１を受け取る。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、ＤＣ出力電圧信号Ｖ_ＯＵＴ及び第１のゲート制御信号ＧＣ１に基づいて、上限基準信号ＶＲＣ及び下限基準信号ＶＲＦを生成する。

図２は、日の出から日没までのシナリオにわたる、コントローラ回路１０２及びＰＶサブモジュール１００の動作に関連する、図１における選択信号のタイミングの一例のタイミング図２００を示す。タイミング図２００は、静止したＰＶサブモジュール１００のための簡略化されたシナリオを反映する。実際の環境条件に基づく日ごと及び季節ごとのわずかな変化はあるものの、コントローラ回路１０２及びＰＶサブモジュール１００は、概して、日々このシナリオを経験する。日の出から日没までのシナリオにおいて、ＰＶサブモジュール１００は、日の出（Ｔ１）において太陽光を受け取り始める。受け取られる太陽光の量は、ＰＶサブモジュール１００が太陽に完全に晒されるまで（Ｔ５－Ｔ６）増加する。その後、ＰＶサブモジュール１００によって受け取られる太陽光の量は低減し、ついには、ＰＶサブモジュール１００は日没（Ｔ９）においてもはや太陽光を受け取らなくなる。他の例において、日照時間の間、ＰＶサブモジュール１００によって受け取られる太陽光の量は、埃、汚れ、破片、雪、氷、雨、雲、影、又はその他の状況に基づいて変化し得る。それらは、それがない場合にはＰＶサブモジュール１００に届くであろう太陽光の一部をフィルタ又は遮断させる。他の例において、ＰＶサブモジュール１００は、太陽を追跡し、又は、一日のサイクルに関連して太陽を追従するようにそれ以外の方式で調整される。これらの例において、選択信号は異なり得るが、静止したＰＶサブモジュールについて本願で説明されるものと同様に環境条件に反応する。

曲線２０２は、ＰＶセルのストリング１４８によって生成される第１のＤＣストリング電圧信号ＤＣ ＰＶ＋の一例を示す。第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、コントローラ回路１０２の電力ハーベストコントローラ回路及びスイッチングコンバータ回路１０４、１１２に提供される。日の出（Ｔ１）において、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、ゼロ（０）パーセントから増加し始め、正午（Ｔ５－Ｔ６）において９１．５パーセントになる。第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、午後の間９１．５パーセントから低減し始め、日没（Ｔ９）にゼロ（０）パーセントに達する。本願における説明を簡略化するために、ＰＶセルのストリング１４８からの第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、鋭い遷移を有する線形部分におけるアナログ信号として示される。一実装において、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、多数の要因（例えば、雨、曇等）に起因して経時的に変化し、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。この例では、ＰＶセルのストリング１４８からの第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、セルが太陽に完全に晒されるとき（Ｔ５－Ｔ６）、９１．５パーセントである。他の例において、ＰＶセルのストリング１４８のセルが太陽に完全に晒されるとき（Ｔ５－Ｔ６）の出力電圧は、一層高い又は一層低いものであり得る。

曲線２０４は、電力ハーベストコントローラ回路１０４によって生成される第１のゲート制御信号ＧＣ１を示す。第１のゲート制御信号ＧＣ１は、マルチプレクサ回路１１０に提供される。第１のゲート制御信号ＧＣ１は、「オフ」状況及び「オン」状況間で変化するデジタル信号である。電力ハーベストコントローラ回路１０４は、パルス列を形成するために、「オフ」状況及び「オン」状況間で第１のゲート制御信号ＧＣ１を変化させる。電力ハーベストコントローラ回路１０４は、ＰＶセルのストリング１４８によって生成される第１のＤＣストリング電圧信号ＤＣ ＰＶ＋に関連して、パルス列の「オン」状況のためのデューティサイクルを制御する。日の出（Ｔ１）において、ＨＧ ＨＡＲＶＥＳＴ信号のための「オン」時間は、ゼロ（０）パーセントから増加し始め、正午（Ｔ５－Ｔ６）において５８．５パーセントになる。第１のゲート制御信号ＧＣ１のための「オン」時間は、午後の間５８．５パーセントから低減し始め、日没（Ｔ９）においてゼロ（０）パーセントになる。本願における説明を簡略化するために、曲線２０４は、第１のゲート制御信号ＧＣ１を、鋭い遷移を有する線形部分において絶えず変化するデューティサイクルを有するパルス列として示す。一実装において、第１のゲート制御信号ＧＣ１は残留ノイズレベルを含み、変化するデューティサイクルは、種々の要因（例えば、雨、雲等）に起因して安定したものとなり得ず、パルス列は、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。この例では、第１のゲート制御信号ＧＣ１の最大デューティサイクルは、ＰＶセルのストリング１４８におけるセルが太陽に完全に晒されるとき（Ｔ５－Ｔ６）、５８．５パーセントである。他の例において、ＰＶセルのストリング１４８のセルが太陽に完全に晒されるとき（Ｔ５－Ｔ６）の最大デューティサイクルは、一層高いもの又は一層低いものであり得る。

曲線２０６は、電圧制限コントローラ回路１０６によって生成される第２のゲート制御信号ＧＣ２を示す。第２のゲート制御信号ＧＣ２は、マルチプレクサ回路１１０に提供される。第２のゲート制御信号ＧＣ２は、「オフ」状況及び「オン」状況間で変化するデジタル信号である。電圧制限コントローラ回路１０６は、所定のデューティサイクル（例えば、６７パーセント）を有するパルス列を形成するために、第２のゲート制御信号ＧＣ２を、「オフ」状況及び「オン」状況間で変化させる。例えば、日の出（Ｔ１）において、第２のゲート制御信号ＧＣ２のための「オン」時間は６７パーセントデューティサイクルにおいて始まり、日没（Ｔ９）まで６７パーセントにとどまる。本願における説明を簡略化するために、このグラフは、第２のゲート制御信号ＧＣ２を、鋭い遷移を有する線形部分において安定したデューティサイクルを有するパルス列として示す。一実装において、第２のゲート制御信号ＧＣ２は残留ノイズレベルを含み、パルス列のデューティサイクルは、残留ノイズ及び許容差要因に起因して変化し得、パルス列は、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。この例では、第２のゲート制御信号ＧＣ２の所定のデューティサイクルは、６７パーセントである。他の例において、所定のデューティサイクルは、一層高い又は一層低いものであり得る。

曲線２０８は、電力モード制御回路１０８によって生成されるモード選択信号ＭＯＤＥの一例を示す。モード選択信号ＭＯＤＥは、マルチプレクサ回路１１０に提供される。モード選択信号ＭＯＤＥは、「ハーベスト」状況及び「制限」状況間で変化するデジタル信号である。電力モード制御回路１０８は、スイッチングコンバータ回路１１２のＤＣ電圧出力１４６において提供されるＤＣ出力電圧信号Ｖ_ＯＵＴに基づいて、モード選択信号ＭＯＤＥを、「ハーベスト」状況及び「制限」状況間で切り替える。日の出（Ｔ１）において、モード選択信号ＭＯＤＥは「ハーベスト」状況で始まる。正午が近づくと、電力モード制御回路１０８は、ＤＣ出力電圧信号Ｖ_ＯＵＴが所定の閾値（例えば、５８．５パーセント）を超えること（Ｔ３）に基づいて、モード選択信号ＭＯＤＥを、「ハーベスト」状況から「制限」状況に切り替える。正午の後、電力モード制御回路１０８は、ＤＣ出力電圧信号Ｖ_ＯＵＴが所定の閾値（例えば、５８．５パーセント）より低くなること（Ｔ８）に基づいて、モード選択信号ＭＯＤＥを、「制限」状況から「ハーベスト」状況に切り替える。モード選択信号ＭＯＤＥは、ＤＣ出力電圧信号Ｖ_ＯＵＴが所定の閾値（例えば、５８．５パーセント）を超えるまで、「ハーベスト」状況にとどまる。本願における説明を簡略化するために、このグラフは、モード選択信号ＭＯＤＥを、鋭い遷移を有する線形部分におけるデジタル信号として示す。一実装において、モード選択信号ＭＯＤＥは残留ノイズレベルを含み、デジタル信号は、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。この例では、電力モード制御回路１０８が「ハーベスト」状況及び「制限」状況間で切り替わる所定の閾値は、スイッチングコンバータ回路１１２のＤＣ電圧出力１４６において提供されるＤＣ出力電圧信号Ｖ_ＯＵＴのための５８．５パーセントに基づく。他の例において、所定の閾値は、一層高い又は一層低いＤＣ出力電圧信号Ｖ_ＯＵＴを表す。また、電力モード制御回路１０８は、「ハーベスト」状況及び「制限」状況間の切り替えにおけるチャタリングを回避するために、立ち上がり閾値（例えば、５９パーセント）及び立ち下がり閾値（例えば、５８パーセント）を確立する所定の閾値（例えば、５８．５パーセント）に関連するヒステリシスを実装し得る。

曲線２１０は、スイッチングコンバータ回路１１２のＤＣ電圧出力１４６において提供されるＤＣ出力電圧信号Ｖ_ＯＵＴの一例を示す。ＤＣ出力電圧信号Ｖ_ＯＵＴは、ＤＣ ＰＷＲ＋電力線に提供される。また、ＤＣ出力電圧信号Ｖ_ＯＵＴの表現が、コントローラ回路１０２の種々の制御特徴に関連するフィードバックのため、電圧制限コントローラ回路、電力モード制御回路、及び分圧器回路１０６、１０８、１５２に提供される。日の出（Ｔ１）において、モード選択信号ＭＯＤＥは、第１のゲート制御信号ＧＣ１を、マルチプレクサ回路１１０を介してスイッチングコンバータ回路１１２に配路させる「ハーベスト」状況にある。上記のように、日の出（Ｔ１）において、第１のゲート制御信号ＧＣ１のための「オン」時間は、ゼロ（０）パーセントから増加し始め、正午（Ｔ５－Ｔ６）において５８．５パーセントになる。第１のゲート制御信号ＧＣ１のための第１の「オン」時間における遅延が原因で、ＤＣ出力電圧信号Ｖ_ＯＵＴは、日の出後の短い期間（Ｔ２）の間、ゼロ（０）パーセントにとどまる。その後、第１のゲート制御信号ＧＣ１の「オン」時間のための増加するデューティサイクルが原因で、ＤＣ出力電圧信号Ｖ_ＯＵＴは増加し始め、５８．５パーセントになる（Ｔ３）。ＤＣ出力電圧信号Ｖ_ＯＵＴが所定の閾値（例えば、５８．５パーセント）を超えた後（Ｔ３）、電力モード制御回路１０８は、モード選択信号ＭＯＤＥを、「ハーベスト」状況から「制限」状況に切り替える。これにより、第２のゲート制御信号ＧＣ２が、マルチプレクサ回路１１０を介してスイッチングコンバータ回路１１２に配路される。上記のように、ＨＧ ＬＩＭＩＴ信号のための「オン」時間は、所定のデューティサイクル（例えば、６７パーセント）に基づく。ＨＧ ＬＩＭＩＴ信号が原因で、ＤＣ出力電圧信号Ｖ_ＯＵＴは、５８．５パーセントから増加し続け、６７パーセントになる（Ｔ４）。太陽に対するＰＶサブモジュール１００の露出が低減される午後の或る地点（Ｔ７）まで、ＤＣ出力電圧信号Ｖ_ＯＵＴは６７パーセントにとどまる。太陽に対する低減した露出が原因で、ＤＣ出力電圧信号Ｖ_ＯＵＴは低減し始める。ＤＣ出力電圧信号Ｖ_ＯＵＴが所定の閾値（例えば、５８．５パーセント）より低くなった後（Ｔ８）、電力モード制御回路１０８は、モード選択信号ＭＯＤＥを、「制限」状況から「ハーベスト」状況に切り替える。これにより、第１のゲート制御信号ＧＣ１が、マルチプレクサ回路１１０を介してスイッチングコンバータ回路１１２に配路される。上記のように、第１のゲート制御信号ＧＣ１のための「オン」時間は、午後の間、５８．５パーセントから低減し始め、日没（Ｔ９）においてゼロ（０）パーセントになる。これにより、ＤＣ出力電圧信号Ｖ_ＯＵＴが、５８．５パーセントから、日没（Ｔ９）におけるゼロ（０）パーセントまで低減される。本願における説明を簡略化するために、スイッチングコンバータ回路１１２からのＤＣ出力電圧信号Ｖ_ＯＵＴは、鋭い遷移を有する線形部分におけるアナログ信号として示される。一実装において、ＤＣ出力電圧信号Ｖ_ＯＵＴは、多数の要因（例えば、雨、雲等）に起因して経時的に変化し、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。この例では、ＤＣ出力電圧信号Ｖ_ＯＵＴは、第１のゲート制御信号ＧＣ１がスイッチングコンバータ回路１１２に配路されるとき、ゼロ（０）から５８．５パーセントまでの範囲であり、第２のゲート制御信号ＧＣ２がスイッチングコンバータ回路１１２に配路されるとき、５８．５から６７パーセントまでの範囲である。他の例において、こうした電圧範囲は異なり得る。例えば、５８．５パーセントの電圧は、一層高い又は一層低いものとし得、６７パーセントの電圧は、一層高い又は一層低いものとし得る。第２のゲート制御信号ＧＣ２に関連する電圧範囲は、第１のゲート制御信号ＧＣ１に関連する電圧範囲より高い。

図３は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２の一例を示す。この例は、クロック回路３０２（図３においてＣＬＯＣＫと標示される）、分圧器回路３０４、第１のサンプリング回路３０６、第２のサンプリング回路３０８、コンパレータ回路３１０、ＪＫフリップフロップ回路３１２、及びデルタ電圧生成器回路３１４を含む。クロック回路３０２はクロック出力３１６を含む。分圧器回路３０４は、第２のＤＣ電圧入力１６６及び第３の出力電圧フィードバック出力３１８を含む。第１のサンプリング回路３０６は、第３の出力電圧フィードバック出力３１８と結合される第３の出力電圧フィードバック入力端子３２０、クロック出力３１６に結合される第１のクロック端子３２２、及び電圧サンプル出力端子３２４を含む。第２のサンプリング回路３０８は、電圧サンプル出力端子３２４に結合される電圧サンプル入力端子３２６、クロック出力３１６に結合される第２のクロック端子３２８、及び前の電圧サンプル出力端子３３０を含む。コンパレータ回路３１０は、電圧サンプル出力端子３２４に結合される第１のサンプル入力３３２、前の電圧サンプル出力端子３３０に結合される第２のサンプル入力３３４、及び電力点遷移出力３３６を含む。ＪＫフリップフロップ回路３１２は、電力点遷移出力３３６に結合されるＪ及びＫ入力端子３３８、クロック出力３１６に結合される第３のクロック端子３４０、及びＪＫ出力端子３４２を含む。デルタ電圧生成器回路３１４は、ＪＫ出力端子３４２に結合される方向入力３４４、及びデルタ電圧出力３４６を含む。

クロック回路３０２は、クロック出力３１６において第１のクロック信号ＣＬＫ１を生成する。一例において、第１のクロック信号ＣＬＫ１は矩形波を表す。他の例において、第１のクロック信号ＣＬＫ１は、５０％以下のデューティサイクル又は任意の適切なデューティサイクルを有する反復的なクロックパルスを含む。分圧器回路３０４は、スイッチングコンバータ回路１１２（例えば、図１）からＤＣ出力電圧信号Ｖ_ＯＵＴを受け取る。分圧器回路３０４は、ＤＣ出力電圧信号Ｖ_ＯＵＴに基づいて、第３のフィードバック信号ＦＢ３を生成する。一例において、ＤＣ出力電圧信号Ｖ_ＯＵＴは、スイッチングコンバータ回路１１２のＤＣ電圧出力１４６から分圧器回路３０４に提供される。

第１のサンプリング回路３０６は、分圧器回路３０４から第３の出力電圧フィードバック入力端子３２０を介して第３のフィードバック信号ＦＢ３を受け取る。第１のクロック端子３２２は、クロック回路３０２から第１のクロック信号ＣＬＫ１を受け取る。第１のサンプリング回路３０６は、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）を形成するために、第３のフィードバック信号ＦＢ３をサンプリングする。第１のサンプリング回路３０６は、第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）を電圧サンプル出力端子３２４に提供する。

第２のサンプリング回路３０８は、第１のサンプリング回路３０６から電圧サンプル入力端子３２６を介して現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）を受け取る。第２のクロック端子３２８は、クロック回路３０２から第１のクロック信号ＣＬＫ１を受け取る。第２のサンプリング回路３０８は、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）を形成するために、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）をサンプリングする。第２のサンプリング回路３０８は、第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）を前の電圧サンプル出力端子３３０に提供する。

コンパレータ回路３１０は、第１のサンプリング回路３０６から現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）を受け取る。コンパレータ回路３１０は、第２のサンプリング回路３０８から前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）を受け取る。コンパレータ回路３１０は、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）が前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）より大きいことを示す第１の状況（例えば、図４における「変化なし」）と、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）が前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）より小さいことを示す第２の状況（例えば、図４における「トグル」）とを有する、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮを生成する。

ＪＫフリップフロップ回路３１２は、Ｊ及びＫ入力端子３３８において、コンパレータ回路３１０からの電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮを受け取る。ＪＫフリップフロップ回路３１２は、第３のクロック端子３４０において、クロック回路３０２からの第１のクロック信号ＣＬＫ１を受け取る。ＪＫフリップフロップ回路３１２は、ＪＫ出力端子３４２を、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮの第１の状況（例えば、変化なし）に基づく第１の状況（例えば、図４における「増加」）に、及び、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯの第２の状況（例えば、トグル）に基づく第２の状況（例えば、図４における「低減」）にセットすることによって、方向信号ＤＩＲＥＣＴＩＯＮを生成する。

デルタ電圧生成器回路３１４は、ＪＫフリップフロップ回路３１２のＪＫ出力端子３４２から方向信号ＤＩＲＥＣＴＩＯＮを受け取る。デルタ電圧生成器回路３１４は、方向信号ＤＩＲＥＣＴＩＯＮの第１の状況（例えば、増加）に基づいて、正電圧を有する電圧変化信号ΔＶＯＬＴＡＧＥを生成する。デルタ電圧生成器回路３１４は、方向信号ＤＩＲＥＣＴＩＯＮの第２の状況（例えば、低減）に基づいて、負電圧を有する電圧変化信号ΔＶＯＬＴＡＧＥを生成する。デルタ電圧生成器回路３１４は、電圧変化信号ΔＶＯＬＴＡＧＥ上の正／負電圧のための電圧源として電圧変化基準信号Ｖ_ΔＲＥＦを受け取る。

別の例において、クロック回路３０２は、第１のクロック信号ＣＬＫ１のための期間が１０２マイクロ秒より長くなるように動作する。別の例において、クロック回路３０２は、第１のクロック信号ＣＬＫ１のための期間が１２５マイクロ秒より長くなるように動作する。別の例において、クロック回路３０２は、第１のクロック信号ＣＬＫ１のための期間が１２８マイクロ秒であるように動作する。他の例において、クロック回路３０２は、第１のクロック信号ＣＬＫ１のための任意の適切な期間を用いて動作する。別の例において、第１及び第２のサンプリング回路３０６、３０８は、トラックアンドホールド回路である。他の例において、第１及び第２のサンプリング回路３０６、３０８は、サンプルアンドホールド回路又は任意の適切なサンプリング回路である。別の例において、コンパレータ回路３１０は、Ｖ_ＯＵＴ（ｎ）及びＶ_ＯＵＴ（ｎ－１）信号上のノイズが、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮの第１及び第２の状況（例えば、変化なし、トグル）間のチャタリングにつながらないように、ヒステリシス考慮を適用する。別の例において、デルタ電圧生成器回路３１４は、電圧変化信号ΔＶＯＬＴＡＧＥのための負電圧の絶対値が、電圧変化信号ΔＶＯＬＴＡＧＥのための正電圧の対応する絶対値より大きくなるように動作する。別の例において、電圧変化信号ΔＶＯＬＴＡＧＥのための正／負電圧は、同じ絶対値を有する。他の例において、電圧変化信号ΔＶＯＬＴＡＧＥのための正及び負電圧の絶対値は、任意の適切な関係にある。

図３は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２を示す。この例は、積分器回路３５０、位相ロックループ（ＰＬＬ）回路３５２、及びレベルシフティング回路３５４も含む。積分器回路３５０は、デルタ電圧出力３４６に結合されるデルタ電圧入力３５６、クロック出力３１６に結合されるクロック入力３５８、及び下限基準出力１７０を含む。ＰＬＬ回路３５２は、第１のゲート制御入力１６４及びレベル調整出力３６２を含む。レベルシフティング回路３５４は、積分器回路３５０の下限基準出力１７０に結合される第２の下限基準入力３６４、レベル調整出力３６２に結合されるレベル調整入力３６６、及び上限基準出力１６８を含む。

積分器回路３５０は、デルタ電圧生成器回路３１４から電圧変化信号ΔＶＯＬＴＡＧＥを受け取る。積分器回路３５０は、クロック回路３０２から第１のクロック信号ＣＬＫ１を受け取る。積分器回路３５０は、電圧変化信号ΔＶＯＬＴＡＧＥ及び第１のクロック信号ＣＬＫ１に基づいて、下限基準信号ＶＲＦを生成する。積分器回路３５０は、第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、電圧変化信号ΔＶＯＬＴＡＧＥの正電圧を、前の下限基準信号に加算する。積分器回路３５０は、第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、前のＶ_{ＲＥＦ ＦＬＯＯＲ}（ｎ－１）信号から電圧変化信号ΔＶＯＬＴＡＧＥの負電圧を減算して、下限基準信号ＶＲＦを形成する。

ＰＬＬ回路３５２は、電力ハーベストコントローラ回路１０４（例えば、図１）から第１のゲート制御信号ＧＣ１を受け取る。ＰＬＬ回路３５２は、第１のゲート制御信号ＧＣ１に応答して、レベル調整信号ＬＶＬ ＡＤＪを生成する。レベルシフティング回路３５４は、積分器回路３５０から下限基準信号ＶＲＦを受け取る。レベルシフティング回路３５４は、ＰＬＬ回路３５２からレベル調整信号ＬＶＬ ＡＤＪを受け取る。レベルシフティング回路３５４は、レベル調整信号ＬＶＬ ＡＤＪに基づいて下限基準信号ＶＲＦをシフトさせることによって、上限基準信号ＶＲＣを生成する。更なる例において、ＰＬＬ及びレベルシフティング回路３５２、３５４は、第１のゲート制御信号ＧＣ１（例えば、図１）上のパルスのための所望のパルス幅が経時的に維持されるように、Ｖ_{ＲＥＦ ＦＬＯＯＲ}（ｎ）と上限基準信号ＶＲＣとの間のウィンドウを適応するように、レベル調整信号ＬＶＬ ＡＤＪを変化させることによってシフティングを動的に変更させるように構成される。

別の例において、ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、積分器回路、ＰＬＬ回路、及び第２の分圧器回路を含む。この例では、積分器回路は、デルタ電圧生成器回路３１４から電圧変化信号ΔＶＯＬＴＡＧＥを受け取る。積分器回路は、クロック回路３０２から第１のクロック信号ＣＬＫ１を受け取る。積分器回路は、電圧変化信号ΔＶＯＬＴＡＧＥ及び第１のクロック信号ＣＬＫ１に基づいて、上限基準信号ＶＲＣを生成する。積分器回路は、第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、電圧変化信号ΔＶＯＬＴＡＧＥのための正電圧を、前のＶ_{ＲＥＦ ＣＥＩＬＩＮＧ}（ｎ－１）信号に加算し、また、第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、電圧変化信号ΔＶＯＬＴＡＧＥのための負電圧を、前のＶ_{ＲＥＦ ＣＥＩＬＩＮＧ}（ｎ－１）から減算して、上限基準信号ＶＲＣを形成する。

この例では、ＰＬＬ回路３５２は、電力ハーベストコントローラ回路１０４（例えば、図１）から第１のゲート制御信号ＧＣ１を受け取る。ＰＬＬ回路３５２は、第１のゲート制御信号ＧＣ１に応答して、レベル調整信号ＬＶＬ ＡＤＪを生成する。第２の分圧器回路は、積分器回路から上限基準信号ＶＲＣを受け取る。第２の分圧器回路は、ＰＬＬ回路３５２からレベル調整信号ＬＶＬ ＡＤＪを受け取る。第２の分圧器回路は、レベル調整信号ＬＶＬ ＡＤＪに基づいて上限基準信号ＶＲＣを減衰させることによって、下限基準信号ＶＲＦを生成する。更なる例において、コントローラ回路１０２は、第１のゲート制御信号ＧＣ１上のパルスのための所望のパルス幅が経時的に維持されるように、Ｖ_{ＲＥＦ ＦＬＯＯＲ}（ｎ）と上限基準信号ＶＲＣとの間のウィンドウを適応するように、レベル調整信号ＬＶＬ ＡＤＪを変化させることによって減衰を動的に変更させるように構成される。

図４は、ＰＶサブモジュール１００のための出力電力が、その後追跡されるＭＰＰに向かって立ち上がる短い昼間のシナリオの間の、ＭＰＰＴ基準及びウィンドウ生成器回路１６２（例えば、図１）の動作に関連する、図３に示す選択信号のタイミングの一例のタイミング図４００を示す。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、概して、日照時間の間このシナリオを何度も経験する。しかし、ＭＰＰは、ＰＶサブモジュールに届く太陽光の量に応答して変化する。例えば、この短い昼間のシナリオはＭＰＰが増加するたびに繰り返され、ＭＰＰＴ基準及びウィンドウ生成器回路１６２は出力電力を追跡し、増加したＭＰＰを検出する。同様の昼間シナリオ（図示せず）が、ＭＰＰが低減するたびに繰り返され、ＭＰＰＴ基準及びウィンドウ生成器回路１６２は出力電力を追跡し、低減したＭＰＰを検出する。

曲線４０２は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２における第１のサンプリング回路３０６の電圧サンプル出力端子３２４における現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）の一例を示す。現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）は、第２のサンプリング回路及びコンパレータ回路３０８、３１０に提供される。現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）は、第１のサンプリング回路３０６の第１のクロック端子３２２における第１のクロック信号ＣＬＫ１の各パルスにおいて、第１のサンプリング回路３０６の第３の出力電圧フィードバック入力端子３２０における第３のフィードバック信号ＦＢ３を反映するアナログ信号である。このように、プロットされた現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）４０２は、概して、スイッチングコンバータ回路１１２から分圧器回路３０４に提供されるＤＣ出力電圧信号Ｖ_ＯＵＴを追跡する。分圧器回路３０４からの第３のフィードバック信号ＦＢ３は、ＤＣ出力電圧信号Ｖ_ＯＵＴの表現である。この例では、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）の曲線４０２は、第３のフィードバック信号ＦＢ３が４８．５パーセントから４９パーセントまで上昇した第１のクロックサイクル（Ｔ１）、第３のフィードバック信号ＦＢ３が４９パーセントから４９．５パーセントまで上昇した第２のクロックサイクル（Ｔ２）、及び、第３のフィードバック信号ＦＢ３が４９．５パーセントから５０パーセントまで上昇した第３のクロックサイクル（Ｔ３）を示す。この例では、４９．５パーセントがＭＰＰであり、後続クロックサイクルは、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）が４９．５から５０パーセントの間で変動することを示す。本願における説明を簡略化するために、第１のサンプリング回路３０６の電圧サンプル出力端子３２４における現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）は、クロックパルスに基づく鋭い遷移を有する線形部分におけるアナログ信号として示される。一実装において、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）は残留ノイズレベルを含み、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。他の例において、ＭＰＰは、ＰＶサブモジュール１００によって受け取られる太陽光の量に応じて、４９．５パーセントより高い又は低いものであり得る。例えば、日の出から日没までのシナリオの間、ＭＰＰは日の出において低く始まり、正午に向かって増加し、日没に向かって低減する。

曲線４０４は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２における第２のサンプリング回路３０８の前の電圧サンプル出力端子３３０における前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）の一例を示す。前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）は、コンパレータ回路３１０に提供される。前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）は、第２のサンプリング回路３０８の第２のクロック端子３２８における第１のクロック信号ＣＬＫ１の各パルスにおいて、第２のサンプリング回路３０８の電圧サンプル入力端子３２６における現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）を反映するアナログ信号である。このように、プロットされた前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）４０４は、概して、ＤＣ出力電圧信号Ｖ_ＯＵＴの現在値を追跡する第１のサンプリング回路３０６に関連するＤＣ出力電圧信号Ｖ_ＯＵＴの前の値を追跡する。この例では、プロットされた前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）４０４は、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）が４８．５パーセントで始まる第１のクロックサイクル（Ｔ１）、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）が４８．５パーセントから４９パーセントまで上昇した第２のクロックサイクル（Ｔ２）、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）が４９パーセントから４９．５パーセントまで上昇した第３のクロックサイクル（Ｔ３）、及び、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）が４９．５パーセントから５０パーセントまで上昇した第４のクロックサイクル（Ｔ４）を示す。この例では、４９．５パーセントがＭＰＰであり、後続クロックサイクルは、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）が４９．５から５０パーセントの間で変動することを示す。本願における説明を簡略化するために、第２のサンプリング回路３０８の前の電圧サンプル出力端子３３０における前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）は、クロックパルスに基づく鋭い遷移を有する線形部分におけるアナログ信号として示される。一実装において、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）は残留ノイズレベルを含み、鋭い遷移を備える線形部分ではなく、曲線及び滑らかな遷移を示し得る。他の例において、ＭＰＰは、ＰＶサブモジュール１００によって受け取られる太陽光の量に応じて、４９．５パーセントより高い又は低いものであり得る。例えば、日の出から日没までのシナリオの間、ＭＰＰは、日の出において低く始まり、正午に向かって増加し、日没に向かって低減する。

曲線４０６は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２のコンパレータ回路３１０によって生成される電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮの一例を示す。電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮは、ＪＫフリップフロップ回路３１２のＪ及びＫ入力端子３３８に提供される。電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮは、「変化なし」状況と「トグル」状況の間で変化するデジタル信号である。現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）が前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）より大きい場合、コンパレータ回路３１０は電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮを「変化なし」状況にセットする。現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）が前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）より小さい場合、コンパレータ回路３１０は、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮを「トグル」状況にセットする。この例では、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）は、最初の３つのクロックサイクル（Ｔ１、Ｔ２、Ｔ３）の間、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）より大きい。そのため、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮは、最初の３つのクロックサイクル（Ｔ１、Ｔ２、Ｔ３）の間、「変化なし」状況にセットされる。この例では、４９．５パーセントがＭＰＰであり、後続クロックサイクルは、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）が、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）より小さい状態と大きい状態との間で変動することを示す。従って、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮは、後続クロックサイクルの間、「トグル」状況と「変化なし」状況の間で切り替わる。本願における説明を簡略化するために、コンパレータ回路３１０からの電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮは、鋭い遷移を有する線形部分におけるデジタル信号として示される。一実装において、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮは、残留ノイズレベルを含み、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。

曲線４０８は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２のＪＫフリップフロップ回路３１２によって生成される方向信号ＤＩＲＥＣＴＩＯＮの一例を示す。方向信号ＤＩＲＥＣＴＩＯＮはデルタ電圧生成器回路３１４に提供される。方向信号ＤＩＲＥＣＴＩＯＮは、「増加」状況と「低減」状況の間で変化するデジタル信号である。Ｊ及びＫ入力３３８における電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮが「トグル」状況にセットされる場合、ＪＫフリップフロップ回路３１２は、方向信号ＤＩＲＥＣＴＩＯＮを、「増加」状況から「低減」状況に変化させる。ＪＫフリップフロップ回路３１２は、「増加」状況と「低減」状況間でそのＪＫ出力端子３４２をトグルし続け、一方で、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮは「トグル」状況にセットされる。ＪＫフリップフロップ回路３１２のＪ及びＫ入力３３８における電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮが、「変化なし」状況にセットされる場合、ＪＫフリップフロップ回路３１２は、そのＪＫ出力端子３４２における方向信号ＤＩＲＥＣＴＩＯＮの状況を変化させない。この例では、方向信号ＤＩＲＥＣＴＩＯＮは、最初の３つのクロックサイクル（Ｔ１、Ｔ２、Ｔ３）の間、「増加」状況にセットされ、一方で、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮは「変化なし」状況にセットされる。後続クロックサイクルの間、方向信号ＤＩＲＥＣＴＩＯＮは、「低減」状況と「増加」状況の間で切り替わり、一方で、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮは、「トグル」状況及び「変化なし」状況間で切り替わる。本願における説明を簡略化するために、ＪＫフリップフロップ回路３１２からの方向信号ＤＩＲＥＣＴＩＯＮは、鋭い遷移を有する線形部分におけるデジタル信号として示される。一実装において、方向信号ＤＩＲＥＣＴＩＯＮは残留ノイズレベルを含み、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。

曲線４１０は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２のデルタ電圧生成器回路３１４によって生成される電圧変化信号ΔＶＯＬＴＡＧＥの一例を示す。電圧変化信号ΔＶＯＬＴＡＧＥは、積分器回路３５０に提供される。電圧変化信号ΔＶＯＬＴＡＧＥは、「＋」状況と「－」状況との間で変化するアナログ信号である。ＪＫフリップフロップ回路３１２から受け取った方向信号ＤＩＲＥＣＴＩＯＮが、「増加」状況にセットされる場合、デルタ電圧生成器回路３１４は、電圧変化信号ΔＶＯＬＴＡＧＥのための正電圧を出力する。ＪＫフリップフロップ回路３１２から受け取った方向信号ＤＩＲＥＣＴＩＯＮが「低減」状況にセットされる場合、デルタ電圧生成器回路３１４は、電圧変化信号ΔＶＯＬＴＡＧＥのための負電圧を出力する。この例では、電圧変化信号ΔＶＯＬＴＡＧＥは、最初の３つのクロックサイクル（Ｔ１、Ｔ２、Ｔ３）の間、「＋」状況にセットされ、一方で、方向信号ＤＩＲＥＣＴＩＯＮは、「増加」状況にセットされる。後続クロックサイクルの間、電圧変化信号ΔＶＯＬＴＡＧＥは「－」状況及び「＋」状況間で切り替わり、一方で、方向信号ＤＩＲＥＣＴＩＯＮは、「低減」状況及び「増加」状況間で切り替わる。本願における説明を簡略化するために、デルタ電圧生成器回路３１４からの電圧変化信号ΔＶＯＬＴＡＧＥは、鋭い遷移を有する線形部分におけるアナログ信号として示される。一実装において、電圧変化信号ΔＶＯＬＴＡＧＥは残留ノイズレベルを含み、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。

図５は、電力ハーベストコントローラ回路１０４の一例を示す。電力ハーベストコントローラ回路１０４は、分圧器回路５０２、第１のコンパレータ回路５０４、第２のコンパレータ回路５０６、及びＳＲフリップフロップ回路５０８を含む。分圧器回路５０２は、第１のＰＶ電圧入力１１４及び入力電圧フィードバック出力５１０を含む。第１のコンパレータ回路５０４は、入力電圧フィードバック出力５１０と結合される第１の入力電圧フィードバック入力５１２、上限基準入力１１６、及びセット出力５１４を含む。第２のコンパレータ回路５０６は、入力電圧フィードバック出力５１０に結合される第２の入力電圧フィードバック入力５１６、下限基準入力１１８、及びリセット出力５１８を含む。ＳＲフリップフロップ回路５０８は、セット出力５１４に結合されるセット入力端子５２０、リセット出力５１８に結合されるリセット入力端子５２２、及び第１のゲート制御出力１２０を含む。

分圧器回路５０２は、ＰＶセルのストリング１４８（例えば、図１）から、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋を受け取る。分圧器回路５０２は、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋に基づいて、入力電圧フィードバック信号ＶＩＦＢを生成する。一例において、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、ＰＶセルのストリング１４８からＩＣ端子５２４を介して分圧器回路５０２に提供される。第１のコンパレータ回路５０４は、分圧器回路５０２から入力電圧フィードバック信号ＶＩＦＢを受け取る。第１のコンパレータ回路５０４は、上限基準信号ＶＲＣを受け取る。第１のコンパレータ回路５０４は、入力電圧フィードバック信号ＶＩＦＢ及び上限基準信号ＶＲＣに基づいて、セット信号ＳＥＴを生成する。第２のコンパレータ回路５０６は、分圧器回路５０２から入力電圧フィードバック信号ＶＩＦＢを受け取る。第２のコンパレータ回路５０６は、下限基準信号ＶＲＦを受け取る。第２のコンパレータ回路５０６は、入力電圧フィードバック信号ＶＩＦＢ及び下限基準信号ＶＲＦに基づいて、リセット信号ＲＥＳＥＴを生成する。

ＳＲフリップフロップ回路５０８は、セット入力端子５２０において、第１のコンパレータ回路５０４からセット信号ＳＥＴを受け取る。ＳＲフリップフロップ回路５０８は、リセット入力端子５２２において、第２のコンパレータ回路５０６からリセット信号ＲＥＳＥＴを受け取る。ＳＲフリップフロップ回路５０８は、セット信号ＳＥＴに応答して第１のゲート制御出力１２０（第１のＳＲ出力端子）を第１の状況（例えば、１）にセットすることによって、及び、リセット信号ＲＥＳＥＴに応答して第１のゲート制御出力１２０（第１のＳＲ出力端子）を第２の状況（例えば、０）にセットすることによって、第１のゲート制御信号ＧＣ１を生成する。更なる例において、ＳＲフリップフロップ回路５０８は、第２のＳＲ出力端子５２６を含む。この例では、第１のゲート制御信号ＧＣ１は、第１のゲート制御信号ＧＣ１及び第１のローゲート制御信号を含む。ＳＲフリップフロップ回路５０８は、セット信号ＳＥＴに応答して、第１のＳＲ出力端子（第１のゲート制御出力１２０）を第１の状況（例えば、１）に及び第２のＳＲ出力端子５２６（第１のローゲート制御出力）を第２の状況（例えば、０）にセットすることによって、並びに、リセット信号ＲＥＳＥＴに応答して、第１のＳＲ出力端子（第１のゲート制御出力１２０）を第２の状況（例えば、０）に及び第２のＳＲ出力端子５２６（第１のローゲート制御出力）を第１の状況（例えば、１）にセットすることによって、第１のゲート制御信号及び第１のローゲート制御信号を生成する。

図６は、ＰＶサブモジュール１００のための出力電力が、５０パーセントで比較的安定しており、Ｖ_{ＲＥＦ ＦＬＯＯＲ}（ｎ）及び上限基準信号ＶＲＣが４９．５～５０．５パーセントで比較的安定している短い昼間のシナリオの間の、電力ハーベストコントローラ回路１０４（例えば、図１）の動作に関連する、図５に示す選択信号のタイミングの一例のタイミング図６００を示す。電力ハーベストコントローラ回路１０４は、概して、日照時間の間、このシナリオ何度も経験する。しかし、ＭＰＰは、ＰＶサブモジュールに届く太陽光の量に応答して変化する。例えば、この短い昼間のシナリオは、ＭＰＰが増加又は低減した後、ＰＶサブモジュール１００のための出力電力が安定化するたびに繰り返される。

曲線６０２は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２によって電力ハーベストコントローラ回路１０４の第１のコンパレータ回路５０４に提供される上限基準信号ＶＲＣの一例を示す。上限基準信号ＶＲＣは、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋を表す入力電圧フィードバック信号ＶＩＦＢのための上側基準限界を反映するアナログ信号である。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、ＤＣ出力電圧信号Ｖ_ＯＵＴを追跡すること及びＭＰＰを識別することに関連して上限基準信号ＶＲＣの値を変化させる。この例では、ＭＰＰは５０パーセントで安定化され、上限基準信号ＶＲＣは５０．５パーセントで安定化される。本願における説明を簡略化するために、第１のコンパレータ回路５０４によって受け取られる上限基準信号ＶＲＣは、線形セグメントにおけるアナログ信号として示される。一実装において、上限基準信号ＶＲＣは残留ノイズレベルを含み、線形セグメントではなく、曲線及び滑らかな遷移を示し得る。他の例において、ＭＰＰが５０パーセントのとき、上限基準信号ＶＲＣは、５０．５パーセントより高い又は低いものであり得る。同様に、他の例において、上限基準信号ＶＲＣがＭＰＰとの対応関係において一層高い又は一層低い場合、ＭＰＰは、５０パーセントより高い又は低いものであり得る。例えば、日の出において、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋はゼロ（０）パーセントで始まり、正午に向かって増加し、日没におけるゼロ（０）パーセントに向かって低減する。上限基準信号ＶＲＣ及びＭＰＰも、日の出から日没までのシナリオにわたって同様に増加及び低減する。ＤＣ出力電圧信号Ｖ_ＯＵＴ及びＭＰＰに対応する上限基準信号ＶＲＣは、入力電圧フィードバック信号ＶＩＦＢより高い。

曲線６０４は、電力ハーベストコントローラ回路１０４の分圧器回路５０２によって生成される入力電圧フィードバック信号ＶＩＦＢの一例を示す。入力電圧フィードバック信号ＶＩＦＢは、電力ハーベストコントローラ回路１０４の第１及び第２のコンパレータ回路５０４、５０６に提供される。入力電圧フィードバック信号ＶＩＦＢは、ＰＶセルのストリング１４８から分圧器回路５０２によって受け取られる第１のＤＣストリング電圧信号ＤＣ ＰＶ＋を表すアナログ信号である。この例では、ＤＣ出力電圧信号Ｖ_ＯＵＴ、ＭＰＰ、及び第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、概して、５０パーセントで安定化される。この例では、プロットされた入力電圧フィードバック信号ＶＩＦＢ６０４は、４９．５パーセントから５０．５パーセントまで上昇する三角形パターンを示し、反復的に、４９．５パーセントまで下がる。この例では、５０．５パーセントレベルは上限基準信号ＶＲＣによって確立され、４９．５パーセントレベルは下限基準信号ＶＲＦによって確立される。例えば、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋が４９．５パーセントにあるとき、ＰＶセルのストリング１４８からの出力は、スイッチングコンバータ回路１１２によってＤＣ出力電圧信号Ｖ_ＯＵＴから切断され、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、開回路状況に起因して増加し始める。第１のＤＣストリング電圧信号ＤＣ ＰＶ＋が５０．５パーセントに達すると、上限基準信号ＶＲＣは、ＰＶセルのストリング１４８からの出力をＤＣ出力電圧信号Ｖ_ＯＵＴに結合させ、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、負荷回路状況に起因して低減し始める。第１のＤＣストリング電圧信号ＤＣ ＰＶ＋が４９．５パーセントに達すると、下限基準信号ＶＲＦは、ＰＶセルのストリング１４８からの出力を、スイッチングコンバータ回路１１２によってＤＣ出力電圧信号Ｖ_ＯＵＴから切断させる。このプロセスは、経時的に繰り返され、入力電圧フィードバック信号ＶＩＦＢに対し三角形パターンを形成する。本願における説明を簡略化するために、入力電圧フィードバック信号ＶＩＦＢは、鋭い遷移を有する線形の立ち上がり及び立ち下がり部分によって形成される三角形パターンを有するアナログ信号として示される。一実装において、入力電圧フィードバック信号ＶＩＦＢは残留ノイズレベルを含み、鋭い遷移を有する線形の立ち上がり及び立ち下がり部分ではなく、曲線及び滑らかな遷移を示し得る。入力電圧フィードバック信号ＶＩＦＢの立ち上がり及び立ち下がり部分のタイミングは、任意の特定のサイクルにおいて異なり得る。他の例において、ＤＣ出力電圧信号Ｖ_ＯＵＴ、ＭＰＰ、及び第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、５０パーセントより高い又は低いレベルで安定化し得る。同様に、他の例において、上限基準信号ＶＲＣ、下限基準信号ＶＲＦ、及び入力電圧フィードバック信号ＶＩＦＢ間のマージンは、０．５パーセントより大きい又は小さいものであり得る。上限基準信号ＶＲＣは入力電圧フィードバック信号ＶＩＦＢより高く、下限基準信号ＶＲＦは入力電圧フィードバック信号ＶＩＦＢより低い。

曲線６０６は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２によって電力ハーベストコントローラ回路１０４の第２のコンパレータ回路５０６に提供される下限基準信号ＶＲＦの一例を示す。下限基準信号ＶＲＦは、入力電圧フィードバック信号ＶＩＦＢのための一層低い基準限界を反映するアナログ信号である。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、ＤＣ出力電圧信号Ｖ_ＯＵＴを追跡すること及びＭＰＰを識別することに関連して下限基準信号ＶＲＦの値を変化させる。この例では、ＭＰＰは５０パーセントで安定化され、下限基準信号ＶＲＦは４９．５パーセントで安定化される。本願における説明を簡略化するために、第２のコンパレータ回路５０６によって受け取られる下限基準信号ＶＲＦは、線形セグメントにおけるアナログ信号として表される。一実装において、上限基準信号ＶＲＣは残留ノイズレベルを含み、線形セグメントではなく、曲線及び滑らかな遷移を示し得る。他の例において、ＭＰＰが５０パーセントであるとき、下限基準信号ＶＲＦは、４９．５パーセントより高い又は低いものであり得る。同様に、他の例において、下限基準信号ＶＲＦがＭＰＰとの対応関係において一層高い又は一層低い場合、ＭＰＰは、５０パーセントより高い又は低いものであり得る。例えば、日の出において、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋はゼロ（０）パーセントで始まり、正午に向かって増加し、日没におけるゼロ（０）パーセントに向かって低減する。下限基準信号ＶＲＦ及びＭＰＰも、日の出から日没までのシナリオにわたって同様に増加及び低減する。ＤＣ出力電圧信号Ｖ_ＯＵＴ及びＭＰＰに対応する下限基準信号ＶＲＦは、入力電圧フィードバック信号ＶＩＦＢより低い。

曲線６０８は、電力ハーベストコントローラ回路１０４の第１のコンパレータ回路５０４によって生成されるセット信号ＳＥＴの一例を示す。セット信号ＳＥＴは、ＳＲフリップフロップ回路５０８のセット入力端子５２０に提供される。セット信号ＳＥＴは、「０」状況及び「１」状況間で変化するデジタル信号である。この例では、第１のコンパレータ回路５０４は、セット信号ＳＥＴを、入力電圧フィードバック信号ＶＩＦＢが上限基準信号ＶＲＣに達するときに「１」状況に、及び、入力電圧フィードバック信号ＶＩＦＢが上限基準信号ＶＲＣより低いときに「０」状況にセットする。このように、この例では、入力電圧フィードバック信号ＶＩＦＢが４９．５パーセントで始まるので、セット信号ＳＥＴは、「０」状況において始まり、入力電圧フィードバック信号ＶＩＦＢが５０．５パーセントに達するとき、「１」状況に切り替わる。入力電圧フィードバック信号ＶＩＦＢのタイミングに基づいて、セット信号ＳＥＴは、入力電圧フィードバック信号ＶＩＦＢが５０．５パーセントに達するたびに、一時的に「１」状況に切り替わる。このように、セット信号ＳＥＴは、入力電圧フィードバック信号ＶＩＦＢのための三角形パターンの大部分の間、「０」状況にあり、三角形パターンの最も高い地点の間、一時的に「１」状況になる。本願における説明を簡略化するために、第１のコンパレータ回路５０４によって生成されるセット信号ＳＥＴは、鋭い遷移を有する線形部分におけるデジタル信号として示される。一実装において、セット信号ＳＥＴは残留ノイズレベルを含み、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。

曲線６１０は、電力ハーベストコントローラ回路１０４の第２のコンパレータ回路５０６によって生成されるリセット信号ＲＥＳＥＴの一例を示す。リセット信号ＲＥＳＥＴは、ＳＲフリップフロップ回路５０８のリセット入力端子５２２に提供される。リセット信号ＲＥＳＥＴは、「０」状況及び「１」状況間で変化するデジタル信号である。この例では、第２のコンパレータ回路５０６は、リセット信号ＲＥＳＥＴを、入力電圧フィードバック信号ＶＩＦＢが下限基準信号ＶＲＦに達するときに「１」状況に、及び、入力電圧フィードバック信号ＶＩＦＢが下限基準信号ＶＲＦより大きいときに「０」状況にセットする。このように、この例では、入力電圧フィードバック信号ＶＩＦＢが４９．５パーセントで始まるので、リセット信号ＲＥＳＥＴは「１」状況において始まり、入力電圧フィードバック信号ＶＩＦＢが４９．５パーセントより大きくなるとき、「０」状況に切り替わる。入力電圧フィードバック信号ＶＩＦＢのタイミングに基づいて、リセット信号ＲＥＳＥＴは、入力電圧フィードバック信号ＶＩＦＢが４９．５パーセントに達するたびに、一時的に「１」状況に切り替わる。そのため、リセット信号ＲＥＳＥＴは、入力電圧フィードバック信号ＶＩＦＢのための三角形パターンの大部分の間、「０」状況にあり、三角形パターンの最も低い地点の間、一時的に「１」状況になる。本願における説明を簡略化するために、第２のコンパレータ回路５０６によって生成されるリセット信号ＲＥＳＥＴは、鋭い遷移を有する線形部分におけるデジタル信号として示される。一実装において、リセット信号ＲＥＳＥＴは残留ノイズレベルを含み、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。

図７は電圧制限コントローラ回路１０６の一例を示す。電圧制限コントローラ回路１０６は、発振器回路７０２、ランプ生成器回路７０４、エラー増幅器回路７０６、コンパレータ回路７０８、及びＳＲフリップフロップ回路７１０を含む。発振器回路７０２はクロック出力７１２を含む。ランプ生成器回路７０４は、クロック出力７１２に結合されるクロック入力７１４、及び波形出力７１６を含む。エラー増幅器回路７０６は、パルス幅基準入力１２４、第１の出力電圧フィードバック入力１２２、及び補償出力７１８を含む。コンパレータ回路７０８は、補償出力７１８に結合される第１の入力７２０、波形出力７１６に結合される第２の入力７２２、及びセット出力７２４を含む。ＳＲフリップフロップ回路７１０は、セット出力７２４に結合されるセット入力端子７２６、クロック出力７１２に結合されるリセット入力端子７２８、及び第２のゲート制御出力１２６を含む。

発振器回路７０２はクロック信号ＣＬＫを生成する。一例において、クロック信号ＣＬＫは１ＭＨｚで動作する。他の例において、クロック信号ＣＬＫは、ＰＶサブモジュール１００（例えば、図１）からの所望のＤＣ出力電圧信号Ｖ_ＯＵＴを実現するために適切であるその他の周波数で動作する。ランプ生成器回路７０４は、発振器回路７０２からクロック信号ＣＬＫを受け取る。ランプ生成器回路７０４は、クロック信号ＣＬＫに基づいて、第１の所定の振幅から第２の所定の振幅まで繰り返しランプするランプ信号ＲＡＭＰを生成する。

エラー増幅器回路７０６は、第１のフィードバック信号ＦＢ１を受け取る。エラー増幅器回路７０６はＰＷＭ基準信号ＶＰＲを受け取る。エラー増幅器回路７０６は、ＰＷＭ基準信号ＶＰＲと第１のフィードバック信号ＦＢ１との差に基づいて補償信号ＣＯＭＰを生成する。一例において、第１のフィードバック信号ＦＢ１は、分圧器回路１５２（例えば、図１）から端子７３０を介してエラー増幅器７０６に提供される。一例において、補償信号ＣＯＭＰは、エラー増幅器７０６から端子７３２を介して分圧器回路１５２に提供される。コンパレータ回路７０８は、エラー増幅器回路７０６から補償信号ＣＯＭＰを受け取る。コンパレータ回路７０８は、ランプ生成器回路７０４からランプ信号ＲＡＭＰを受け取る。コンパレータ回路７０８は、補償信号ＣＯＭＰ及びランプ波形に基づいてセット信号ＳＥＴを生成する。

ＳＲフリップフロップ回路７１０は、セット入力端子７２６において、コンパレータ回路７０８からセット信号ＳＥＴを受け取る。ＳＲフリップフロップ回路７１０は、リセット入力端子７２８において、発振器回路７０２からクロック信号ＣＬＫを受け取る。ＳＲフリップフロップ回路７１０は、セット信号ＳＥＴに応答して第２のゲート制御出力１２６（第１のＳＲ出力端子）を第１の状況（例えば、１）にセットすることによって、及び、クロック信号ＣＬＫに応答して第２のゲート制御出力１２６（第１のＳＲ出力端子）を第２の状況（例えば、０）にセットすることによって、第２のゲート制御信号ＧＣ２を生成する。

更なる例において、ＳＲフリップフロップ回路７１０は第２のＳＲ出力端子７３４を含む。この例では、第２のゲート制御信号は、ハイサイドの第２のゲート制御信号ＧＣ２及び第２の（例えば、ローサイド）第２のゲート制御信号ＧＣＬ２を含む。ＳＲフリップフロップ回路７１０は、セット信号ＳＥＴに応答して、第１のＳＲ出力端子（第２のゲート制御出力１２６）を第１の状況（例えば、１）に及び第２のＳＲ出力端子７３４（第２のローゲート制御出力）を第２の状況（例えば、０）にセットすることによって、並びに、クロック信号ＣＬＫに応答して、第１のＳＲ出力端子（第２のゲート制御出力１２６）を第２の状況（例えば、０）に及び第２のＳＲ出力端子７３４（第２のローゲート制御出力）を第１の状況（例えば、１）にセットすることによって、第２のゲート制御信号及び第２のローゲート制御信号を生成する。

図８は、ＰＶサブモジュール１００のための出力電力が比較的安定しており（例えば、６７パーセント）、ＰＷＭ基準信号ＶＰＲ及び第１のフィードバック信号ＦＢ１もまた比較的安定している（例えば、６７パーセント）短い昼間のシナリオの間の、電圧制限コントローラ回路１０６（例えば、図１）の動作に関連する図７に示す選択信号のタイミングの一例のタイミング図８００を示す。電圧制限コントローラ回路１０６は、ＰＶサブモジュール１００が完全に太陽に晒されているとき、概して、このシナリオを経験する。例えば、この短い昼間のシナリオは、正午の連続した期間にわたるものであり得、毎日繰り返され得る。しかし、ＰＶサブモジュール１００が太陽に完全に晒されない場合、このシナリオが生じない日もあり得る。

曲線８０２は、電圧制限コントローラ回路１０６のエラー増幅器回路７０６に提供されるＰＷＭ基準信号（ＶＰＲ）を示す。一例において、ＰＷＭ基準信号ＶＰＲは、第１のフィードバック信号ＦＢ１のための所定の最大電力閾値を反映するアナログ信号である。最大電力閾値は、ＰＶサブモジュール１００のための種々の設置に適応するように調整可能であり得る。しかし、ＰＶサブモジュール１００が設置され、最大電力閾値が所望の限界に調整された後、ＰＶサブモジュール１００が動かされない限り、又は環境条件（例えば、建物、木、又はＰＶサブモジュール１００上で太陽光を遮断又はフィルタするその他の構造）に変化がない限り、最大電力閾値は再調整される必要がないであろう。この例では、ＰＷＭ基準信号ＶＰＲは、最大電力閾値が６７パーセントに調整されることを示す。本願における説明を簡略化するために、ＰＷＭ基準信号曲線８０２ ＶＰＲは、線形セグメントにおけるアナログ信号として示される。一実装において、ＰＷＭ基準信号ＶＰＲは残留ノイズレベルを含み、線形セグメントではなく、曲線及び滑らかな遷移を示し得る。他の例において、ＰＷＭ基準信号ＶＰＲは、６７パーセントより高く又は低くなるように調整され得る。

曲線８０４は、分圧器回路１５２によってエラー増幅器回路７０６に提供される第１のフィードバック信号ＦＢ１の一例を示す。第１のフィードバック信号ＦＢ１は、分圧器回路１５２によってスイッチングコンバータ回路１１２から受け取られるＤＣ出力電圧信号Ｖ_ＯＵＴを表すアナログ信号である。この例では、ＤＣ出力電圧信号Ｖ_ＯＵＴ及び第１のフィードバック信号ＦＢ１は、概して、６７パーセントで安定化される。本願における説明を簡略化するために、第１のフィードバック信号ＦＢ１は、線形セグメントにおけるアナログ信号として示される。一実装において、第１のフィードバック信号ＦＢ１は残留ノイズレベルを含み、線形セグメントではなく、曲線及び滑らかな遷移を示し得る。他の例において、ＤＣ出力電圧信号Ｖ_ＯＵＴ及び第１のフィードバック信号ＦＢ１は、６７パーセントより高い又は低いレベルで安定化され得る。例えば、日の出において、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋はゼロ（０）パーセントで始まり、正午に向かって増加し、日没におけるゼロ（０）パーセントに向かって低減する。ＤＣ出力電圧信号Ｖ_ＯＵＴ及び第１のフィードバック信号ＦＢ１も、日の出から日没までのシナリオにわたって同様に増加及び低減する。

曲線８０６は、電圧制限コントローラ回路１０６のランプ生成器回路７０４によって生成されるランプ信号ＲＡＭＰの一例を示す。ランプ信号ＲＡＭＰは、電圧制限コントローラ回路１０６のコンパレータ回路７０８に提供される。ランプ生成器回路７０４からのアナログ出力信号は、発振器７０２からのクロック信号ＣＬＫに基づいて、第１の所定の振幅から第２の所定の振幅に繰り返しランプする。このプロセスは、ランプ信号ＲＡＭＰ ８０６のためののこぎり歯パターンを形成する。本願における説明を簡略化するために、ランプ信号ＲＡＭＰは、鋭い遷移を有する線形ランピング及び立ち下がり部分によって形成されるのこぎり歯パターンとして示される。一実装において、ランプ信号ＲＡＭＰは残留ノイズレベルを含み、鋭い遷移を有する線形ランピング及び立ち下がり部分ではなく、曲線及び滑らかな遷移を示し得る。

曲線８０８は、電圧制限コントローラ回路１０６のコンパレータ回路７０８によって生成されるセット信号ＳＥＴの一例を示す。セット信号ＳＥＴは、ＳＲフリップフロップ回路７１０のセット入力端子７２６に提供される。セット信号ＳＥＴは、「０」状況及び「１」状況間で変化するデジタル信号である。コンパレータ回路７０８は、セット信号ＳＥＴを、ランプ信号ＲＡＭＰのレベルが第１のフィードバック信号ＦＢ１より小さいとき、「１」状況に、及び、ランプ信号ＲＡＭＰのレベルが第１のフィードバック信号ＦＢ１より大きいとき、「０」状況にセットする。この例では、ランプ信号ＲＡＭＰのランピング部分がゼロ（０）パーセントで開始するので、セット信号ＳＥＴは「１」状況において始まる。この例では、セット信号ＳＥＴのための「１」状況は、ランピング部分が６７パーセントに達するまで継続する。ランプ信号ＲＡＭＰのランピング部分が６７パーセントを越えて増加した後、コンパレータ回路７０８は、セット信号ＳＥＴを「０」状況に切り替え、「０」状況は、ランプ生成器回路７０４がランプ信号ＲＡＭＰをゼロ（０）パーセントにリセットするまで続く。この地点において、セット信号ＳＥＴの切り替えは、ランプ波形のランピング及び立ち下がり部分、６７パーセントレベルのＰＷＭ基準信号ＶＰＲ、及び、６７パーセントで安定化される第１のフィードバック信号ＦＢ１に基づいて繰り返される。この例では、セット信号ＳＥＴのデューティサイクルは６７パーセントである。本願における説明を簡略化するために、コンパレータ回路７０８によって生成されるセット信号ＳＥＴは、鋭い遷移を有する線形部分におけるデジタルパルスとして示される。一実装において、セット信号ＳＥＴは残留ノイズレベルを含み、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。他の例において、６７パーセントレベルは、一層高い又は一層低いものであり得る。

曲線８１０は、電圧制限コントローラ回路１０６の発振器回路７０２によって生成されるクロック信号ＣＬＫの一例を示す。クロック信号ＣＬＫは、ＳＲフリップフロップ回路７１０のリセット入力端子７２８に提供される。また、クロック信号ＣＬＫは、ランプ信号ＲＡＭＰをゼロ（０）パーセントにリセットするようにトリガすることに関連したランプ生成回路７０４のためのクロック信号ＣＬＫとして用いられる。クロック信号ＣＬＫは、「０」状況及び「１」状況間で変化するデジタル信号である。発振器回路７０２は、クロック信号ＣＬＫの周波数に基づいて、セット信号ＳＥＴを、「０」状況及び「１」状況間で切り替える。この例では、クロック信号ＣＬＫ上のパルスは、リセット入力端子７２８におけるクロック信号ＣＬＫを「１」状況に切り替える立ち上がりエッジと、リセット入力端子７２８におけるクロック信号ＣＬＫをリセットして「０」状況に切り替えるようにランプ信号ＲＡＭＰをトリガする立ち下がりエッジとを備える、短いデューティサイクルを有する。クロック信号ＣＬＫのための短いデューティサイクルは、セット信号ＳＥＴの「０」状況の間、リセット入力端子７２８におけるクロック信号ＣＬＫの「１」状況を生じさせる。この例では、クロック信号ＣＬＫは「０」状況において始まる。この例では、リセット入力端子７２８におけるクロック信号ＣＬＫのための「０」状況は、発振器回路７０２のクロック信号ＣＬＫ上のパルスが、クロック信号ＣＬＫを「１」状況に切り替えるまで継続する。クロック信号ＣＬＫの立ち下がりエッジは、リセット入力端子７２８におけるクロック信号ＣＬＫを「０」に切り替える。この地点において、リセット入力端子７２８におけるクロック信号ＣＬＫの切り替えは、クロック信号ＣＬＫ上のパルスに従って繰り返される。この例では、リセット入力端子７２８におけるクロック信号ＣＬＫのデューティサイクルは、クロック信号ＣＬＫ上のパルスのデューティサイクルに基づく。本願における説明を簡略化するために、発振器回路７０２によって生成されるクロック信号ＣＬＫは、鋭い遷移を有する線形部分におけるデジタル信号として示される。一実装において、クロック信号ＣＬＫは残留ノイズレベルを含み、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。

図９は、コンパレータ回路９０２を含む電力モード制御回路１０８の一例を示す。コンパレータ回路９０２は、第２の出力電圧フィードバック入力１２８、モード基準入力１３０、及びモード選択出力１３２を含む。コンパレータ回路９０２は、第２のフィードバック信号ＦＢ２及びモード基準信号ＶＭＲを受け取る。コンパレータ回路９０２は、モード選択信号ＭＯＤＥを生成して、第２のフィードバック信号ＦＢ２がモード基準信号ＶＭＲより小さいことに応答して、第１のゲート制御信号ＧＣ１を第３のゲート制御信号ＧＣ３に配路することに関連する第１の状況（例えば、ハーベスト）にモード選択信号ＭＯＤＥをセットするようにする。第２のフィードバック信号ＦＢ２がモード基準信号ＶＭＲより大きい場合、コンパレータ回路９０２は、第２のゲート制御信号ＧＣ２を第３のゲート制御信号ＧＣ３に配路することに関連する第２の状況（例えば、制限）にモード選択信号ＭＯＤＥをセットする。コンパレータ回路９０２は、モード選択信号ＭＯＤＥをマルチプレクサ回路１１０に提供する。一例において、第２のフィードバック信号ＦＢ２は、分圧器回路１５２（例えば、図１）から端子９０４を介してコンパレータ回路９０２に提供される。

図９は、スイッチングデバイス９０６を含むマルチプレクサ回路１１０の一例を示す。スイッチングデバイス９０６は、第１のゲート制御入力１３４（第１の入力端子）、第２のゲート制御入力１３６（第２の入力端子）、モード選択入力１３８（制御端子）、及び第３のゲート制御出力１４０（出力端子）を含む。第１の入力端子（第１のゲート制御入力１３４）は、電力ハーベストコントローラ回路１０４（例えば、図１）から第１のゲート制御信号ＧＣ１を受け取る。第２の入力端子（第２のゲート制御入力１３６）は、電圧制限コントローラ回路１０６（例えば、図１）から第２のゲート制御信号ＧＣ２を受け取る。制御端子（モード選択入力１３８）は、電力モード制御回路１０８からモード選択信号ＭＯＤＥを受け取る。第３のゲート制御出力１４０は、第３のゲート制御信号ＧＣ３をスイッチングコンバータ回路１１２（例えば、図１）に提供する。スイッチングデバイス９０６は、モード選択信号ＭＯＤＥの第１の状況（例えば、ハーベスト）に応答して、第１の入力端子を出力端子に接続し、第２の入力端子を出力端子から切断する。スイッチングデバイス９０６は、モード選択信号ＭＯＤＥの第２の状況（例えば、制限）に応答して、第２の入力端子を出力端子に接続し、第１の入力端子を出力端子から切断する。

マルチプレクサ回路１１０の更なる例において、第１のゲート制御信号ＧＣ１は、第１のゲート制御信号ＧＣ１及び第１のローゲート制御信号を含み、第２のゲート制御信号は、ハイサイドの第２のゲート制御信号ＧＣ１及びローサイドの第２のゲート制御信号ＧＣＬ２を含み、第３のゲート制御信号はハイサイドの第３のゲート制御信号ＧＣ３及びローサイドの第３のゲート制御信号ＧＣＬ３を含む。この例では、マルチプレクサ回路１１０は、第２のスイッチングデバイス９０８も含む。第２のスイッチングデバイス９０８は、第１の入力端子９１０、第２の入力端子９１２、制御端子９１４、及び出力端子９１６を含む。第１の入力端子９１０は、電力ハーベストコントローラ回路１０４（例えば、図５）から第１のローゲート制御信号を受け取る。第２の入力端子９１２は、電圧制限コントローラ回路１０６（例えば、図７）から第２のローゲート制御信号を受け取る。制御端子９１４は、電力モード制御回路１０８からモード選択信号ＭＯＤＥを受け取る。出力端子９１６は、第３のローゲート制御信号をスイッチングコンバータ回路１１２（例えば、図１１）に提供する。第２のスイッチングデバイス９０８は、モード選択信号ＭＯＤＥの第１の状況（例えば、ハーベスト）に応答して、第１の入力端子９１０を出力端子９１６に接続し、第２の入力端子９１２を出力端子９１６から切断する。第２のスイッチングデバイス９０８は、モード選択信号ＭＯＤＥの第２の状況（例えば、制限）に応答して、第２の入力端子９１２を出力端子９１６に接続し、第１の入力端子９１０を出力端子９１６から切断する。

図１０は、図２の記載において上述した日の出から日没までのシナリオにわたる電力モード制御回路１０８（例えば、図１）の動作に関連する、図９に示す選択信号の一例のタイミング図１０００を示す。

曲線１００２は、電力モード制御回路１０８のコンパレータ回路９０２に提供されるモード基準信号ＶＭＲの一例を示す。モード基準信号ＶＭＲは、電力ハーベスト及び電圧制限モード間を切り替えるために用いられる、第２のフィードバック信号ＦＢ２のための所定のモード切り替え閾値を反映するアナログ信号である。この例では、モード基準信号ＶＭＲは、モード切り替え閾値が５８．５パーセントに調整されることを示す。説明を簡略化するために、モード基準信号ＶＭＲは、図１０において線形セグメントにおけるアナログ信号として示される。一実装において、モード基準信号ＶＭＲは残留ノイズレベルを含み、線形セグメントではなく、曲線及び滑らかな遷移を示し得る。他の例において、モード基準信号ＶＭＲは、５８．５パーセントより高く又は低くなるように調整され得る。

曲線１００４は、分圧器回路１５２によって電力モード制御回路１０８に提供される第２のフィードバック信号ＦＢ２の一例を示す。第２のフィードバック信号ＦＢ２は、分圧器回路１５２によってスイッチングコンバータ回路１１２から受け取られるアナログ信号である。この例では、ＤＣ出力電圧信号Ｖ_ＯＵＴ及び第２のフィードバック信号ＦＢ２は、日の出から日没までのシナリオをたどる。日の出（Ｔ１）において、ＤＣ出力電圧信号Ｖ_ＯＵＴ及び第２のフィードバック信号ＦＢ２はゼロ（０）パーセントで始まる。短い期間の間ゼロ（０）パーセントにとどまった後（Ｔ２）、ＤＣ出力電圧信号Ｖ_ＯＵＴ及び第２のフィードバック信号ＦＢ２は、太陽に対するＰＶサブモジュール１００の露出が増加するにつれて増加し始め、６７パーセントになる（Ｔ４）。ＤＣ出力電圧信号Ｖ_ＯＵＴ及び第２のフィードバック信号ＦＢ２は、太陽に対するＰＶサブモジュール１００の露出が低減する午後の或る地点まで、６７パーセントにとどまる（Ｔ５）。太陽に対する低下した露出が、ＤＣ出力電圧信号Ｖ_ＯＵＴ及び第２のフィードバック信号ＦＢ２を、６７パーセントから、日没（Ｔ７）におけるゼロ（０）パーセントまで低減する。本願における説明を簡略化するために、第２のフィードバック信号ＦＢ２は、鋭い遷移を有する線形部分におけるアナログ信号として示される。一実装において、第２のフィードバック信号ＦＢ２は残留ノイズレベルを含み、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。また、第２のフィードバック信号ＦＢ２の振幅は、多数の要因（例えば、雨、雲等）に起因して経時的に変化し得る。この例では、第２のフィードバック信号ＦＢ２は、ゼロ（０）から６７パーセントまでの範囲である。他の例において、この範囲は異なり得る。例えば、６７パーセントの電圧は、一層高い又は一層低いものであり得る。

曲線１００６は、コントローラ回路１０２の電力モード制御回路１０８によって生成されるモード選択信号ＭＯＤＥの一例を示す。モード選択信号ＭＯＤＥは、マルチプレクサ回路１１０に提供される。モード選択信号ＭＯＤＥは、「ハーベスト」状況及び「制限」状況間で変化するデジタル信号である。電力モード制御回路１０８は、スイッチングコンバータ回路１１２のＤＣ電圧出力１４６において提供されるＤＣ出力電圧信号Ｖ_ＯＵＴに基づいて、モード選択信号ＭＯＤＥを「ハーベスト」状況及び「制限」状況間で切り替える。日の出（Ｔ１）において、モード選択信号ＭＯＤＥは、「ハーベスト」状況で始まる。正午が近づくと（Ｔ３）、電力モード制御回路１０８は、第２のフィードバック信号ＦＢ２がモード基準信号ＶＭＲを超えることに基づいて、モード選択信号ＭＯＤＥを「ハーベスト」状況から「制限」状況に切り替える。正午の後（Ｔ６）、電力モード制御回路１０８は、第２のフィードバック信号ＦＢ２がモード基準信号ＶＭＲより低くなることに基づいて、モード選択信号ＭＯＤＥを「制限」状況から「ハーベスト」状況に切り替える。モード選択信号ＭＯＤＥは、ＤＣ出力電圧信号Ｖ_ＯＵＴが所定の閾値（例えば、５８．５パーセント）を超えるまで、「ハーベスト」状況にとどまる。本願における説明を簡略化するために、曲線１００６は、モード選択信号ＭＯＤＥを、鋭い遷移を有する線形部分におけるデジタル信号として示す。一実装において、モード選択信号ＭＯＤＥは残留ノイズレベルを含み、鋭い遷移を有する線形部分ではなく、曲線及び滑らかな遷移を示し得る。この例では、電力モード制御回路１０８が「ハーベスト」状況及び「制限」状況間で切り替わるモード切り替え閾値は、５８．５パーセントにセットされるモード基準信号ＶＭＲに基づく。他の例において、モード切り替え閾値は、５８．５パーセントより高く又は低くセットされ得る。また、電力モード制御回路１０８は、「ハーベスト」状況及び「制限」状況間の切り替えにおけるチャタリングを回避するために、立ち上がり閾値（例えば、５９パーセント）及び立ち下がり閾値（例えば、５８パーセント）を確立するモード切り替え閾値（例えば、５８．５パーセント）に関連するヒステリシスを実装し得る。

図１１は、スイッチングコンバータ回路１１２の一例を示す。スイッチングコンバータ回路１１２は、第１のドライバ回路１１０２、第１のスイッチングデバイス１１０４、第２のドライバ回路１１０６、第２のスイッチングデバイス１１０８、及びインダクタ１１１０を含む。この例（例えば、図１１
）では、第３のゲート制御信号は、ハイサイドの第３のゲート制御信号ＧＣ３及びローサイドの第３のローゲート制御信号ＧＣＬ３を含む。マルチプレクサ回路１１０（例えば、図９）は、第３のゲート制御信号ＧＣ３及びＧＣＬ３をスイッチングコンバータ回路１１２に提供する。第１のドライバ回路１１０２は、マルチプレクサ回路１１０から第３のゲート制御信号ＧＣ３を受け取る。第１のドライバ回路１１０２は、ローサイド第３のゲート制御信号ＧＣ３に基づいて、ハイゲート信号を生成する。第１のスイッチングデバイス１１０４は、入力端子１１１２、制御端子１１１４、及び出力端子１１１６を含む。入力端子１１１２は、ＰＶセルのストリング１４８（例えば、図１）から、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋を受け取る。制御端子１１１４は、第１のドライバ回路１１０２からハイゲート信号を受け取る。第１のスイッチングデバイス１１０２は、ハイゲート信号上のパルスに応答して、入力端子１１１２を、出力端子１１１６に接続し及びそこから切断する。一例において、第１のドライバ回路１１０２は、ハイゲート信号ＨＧを、ハイサイドゲートピン１１１８を介して第１のスイッチングデバイス１１０４の制御端子１１１４に提供する。

第２のドライバ回路１１０６は、マルチプレクサ回路１１０（例えば、図９）からローサイドの第３のゲート制御信号ＧＣＬ３を受け取る。第２のドライバ回路１１０６は、ローサイドの第３のゲート制御信号ＧＣＬ３に基づいて、ローサイドゲート信号を生成する。第２のスイッチングデバイス１１０８は、入力端子１１２０、制御端子１１２２、及び出力端子１１２４を含む。入力端子１１２０は、第１のスイッチングデバイス１１０４の出力端子１１１６に結合される。制御端子１１２２は、第２のドライバ回路１１０６からローサイドゲート制御信号ＬＧを受け取る。第２のスイッチングデバイス１１０８は、ローゲート制御信号ＬＧ上のパルスに応答して、入力端子１１２０を、出力端子１１２４に接続し及びそこから切断する。一例において、ローゲート信号は、第２のドライバ回路１１０６から、第２のスイッチングデバイス１１０８の制御端子１１２２によって、ローサイドゲート端子１１２６を介して受け取られる。別の例において、第１のスイッチングデバイス１１０４の出力端子１１１６及び第２のスイッチングデバイス１１０８の入力端子１１２０は、スイッチノード電圧信号ＳＷを有するスイッチングノード端子１１２８に結合される。別の例において、第２のスイッチングデバイス１１０８の出力端子１１２４は、電力接地又はその他の基準電圧信号ＰＧＮＤに結合されるように構成される接地端子１１３０に結合される。

インダクタ１１１０は、第１の端子１１３２及び第２の端子１１３４を含む。第１の端子１１３２は、第１のスイッチングデバイス１１０４の出力端子１１１６及び第２のスイッチングデバイス１１０８の入力端子１１２０に結合される。第２の端子１１３４は、ＰＶサブモジュール１００（例えば、図１）に関連するＰＶシステムのＤＣ ＰＷＲ＋電力線に結合される。第１のスイッチングデバイス１１０４が閉じ、第２のスイッチングデバイス１１０８が開いた後、インダクタ１１１０は、電流を、第１のスイッチングデバイス１１０４からＤＣ ＰＷＲ＋電力線に導通する。第１のスイッチングデバイス１１０４が開き、第２のスイッチングデバイス１１０８が閉じた後、インダクタ１１１０は、電流を、ＤＣ ＰＷＲ＋電力線から第２のスイッチングデバイス１１０８に導通する。一例において、インダクタ１１１０の第１の端子１１３２は、スイッチングノード端子１１２８に結合される。別の例において、インダクタ１１１０の第２の端子１１２４は、ＤＣ電圧出力１４６に結合される。

別の例において、スイッチングコンバータ回路１１２の第１及び第２のスイッチングデバイス１１０４、１１０８並びにインダクタ１１１０は、バックコンバータ、ブーストコンバータ、バック－ブーストコンバータ、又はＣｕｋコンバータの少なくとも一つに含まれる。

図１１は、第２のドライバ回路１１０６がマルチプレクサ回路１１０からローサイドの第３のゲート制御信号ＧＣＬ３を受け取るスイッチングコンバータ回路１１２の別の例を示す。第２のドライバ回路１１０６は、ローサイドの第３のゲート制御信号ＧＣＬ３を反転させて、反転したゲート制御信号を形成する。第２のスイッチングデバイス１１０８は、入力端子１１２０、制御端子１１２２、及び出力端子１１２４を含む。入力端子１１２０は、第１のスイッチングデバイス１１０４の出力端子１１１６に結合される。制御端子１１２２は、第２のドライバ回路１１０６からローゲート信号を受け取る。第２のスイッチングデバイス１１０８は、ローゲート信号上のパルスに応答して、入力端子１１２０を、出力端子１１２４に接続し及びそこから切断する。

図１２は、ＰＶサブモジュール１００（例えば、図１）を制御し、その急速シャットダウンを促進する、例示のＩＣ１２００を示す。一例において、ＩＣ１２００は、ＰＶモジュールのジャンクションボックス内で用いるために設計される、集積された電力線通信（ＰＬＣ）レシーバを備える電力変換コントローラである。この例では、ＩＣ１２００は、ＰＬＣレシーバ１２０２、ＰＬＣレシーバ１２０２の動作をサポートするための水晶発振器１２１２、バッファ１２３８、及びＯＲゲート１２４０を備える、急速シャットダウン回路１２０１を含む。ＩＣ１２００は、電力ハーベストコントローラ回路１０４、電圧制限コントローラ回路１０６、及び電力モード制御回路１０８（例えば、上述の図１）を含む。また、ＩＣ１２００は、上述のマルチプレクサ回路１１０と、図１のスイッチングコンバータ回路１１２の一部とを含む、１１０、１１２と標示される出力回路を含む。図１２のＩＣ１２００における出力回路１１０、１１２は、（図１２において１２０４、１１０と標示される）ＰＷＭマルチプレクサ及び論理回路を含む。ＰＷＭマルチプレクサ及び論理回路１２０４、１１０は、上述のマルチプレクサ回路１１０を含む。また、ＩＣ１２００は、第１のドライバ回路１１０２（例えば、図１１に関連して上述したハイサイドドライバ）、第２のドライバ回路１１０６（例えば、図１１におけるようなローサイドドライバ）、及び、５Ｖバイアス電圧信号ＢＰ５と、３Ｖバイアス電圧信号ＢＰ３と、基準電圧信号Ｖ_ｒｅｆとを提供するバイアス及びＬＤＯ回路１２１０を含む。ＩＣ１２００は、集積されたブートレギュレータ（図示せず）を有し、バックコンバータ回路１１２のハイサイドＭＯＳＦＥＴのためのゲート駆動電圧を提供するために、ブート端子１２６６とスイッチノード端子１１２８との間で外部接続されるセラミックコンデンサとともに動作し得る。バイアス及びＬＤＯ回路１２１０は、温度安定性バンドギャップ回路の出力をスケーリングすることによって、温度にわたって±１％の正確な電圧基準を生成し、一例において、バイアス及びＬＤＯ回路１２１０は、エラー増幅器回路７０６の非反転入力１２４において１．２０ＶのＰＷＭ基準信号ＶＰＲを提供する。

また、ＩＣ１２００は、エラー増幅器回路７０６と、発振器回路７０２（例えば、１ＭＨｚ発振器）と、ランプ生成器回路７０４と、（例えば、図１２において「ＰＷＭコンパレータ」と標示される）コンパレータ回路７０８と、ＳＲフリップフロップ回路７１０と、ＤＣ出力電圧信号Ｖ_ＯＵＴを受け取るために端子１２７６を介してＤＣ電圧出力１４６に結合されるＲＳＤ低ドロップアウト（ＬＤＯ）回路１２２４と、ＭＰＰＴ基準及びウィンドウ生成器回路１６２（例えば、上述の図１）と、ＰＷＭマルチプレクサ及び論理回路１２０４、１１０の動作をサポートするためのチャージポンプ１２３６と共に、電圧制限コントローラ回路１０６を含む。

また、ＩＣ１２００は、バッファ１２３８、ＯＲゲート１２４０、及びダイオード１２４２を含む。ＩＣ１２００は、分圧器（図示せず）などの、外部ソースからモード基準信号ＶＭＲを受け取るために、モード基準入力１３０に結合される端子１２４４を含む。また、ＩＣ１２００は、第１の出力電圧フィードバック入力１２２に結合され、第１のフィードバック信号ＦＢ１を受け取るように構成されるフィードバック端子１２４６と、外部補償信号ＣＯＭＰを受け取るための端子７３２と、外部水晶信号ＸＴＡＬ＿ＩＮを受け取るために外部水晶（図示せず）に結合されるように構成される端子１２５０とを含む。端子１２５２が、正又はプラスＰＬＣ信号ＰＬＣ＿Ｐを受け取るように構成され、端子１２５４が、負又はマイナス信号ＰＬＣ＿Ｍを受け取るように構成される。

急速シャットダウン回路１２０１は、ＰＶシステムの動作状態を判定するために、ＰＬＣ信号ＰＬＣ＿Ｐ及びＰＬＣ＿Ｍを受け取って処理し、それに応じて選択的にシャットダウン状態に入る。一例において、急速シャットダウン回路１２０１は、外部デバイス（例えば、システムコントローラ、図示せず）からのＦＳＫキープアライブ信号の受領のため、ＰＬＣ＿Ｐ及びＰＬＣ＿Ｍ信号を監視する。別の実装において、急速シャットダウン回路１２０１は、端子１２５６によって受け取られるキープアライブ入力信号ＫＡ＿ＩＮを監視し、キープアライブ出力端子１２６０において、対応するブーリ（Boolean）キープアライブ出力信号ＫＡ＿ＯＵＴを生成する。この実装において、複数のＩＣ１２００が、対応するＰＶストリング（例えば、図１における１４８）及び対応するスイッチングコンバータ（例えば、ブーストコンバータ回路）に個別に関連し、一つのＩＣ１２００のキープアライブ出力端子１２６０は、次のＩＣ１２００のキープアライブ入力端子１２５６にキープアライブ出力信号を提供するために結合される。

例示のＩＣ１２００は、関連するＰＶストリング１４８からＤＣ ＰＶ＋を受け取るように構成される端子１０１、及び、関連するＰＶストリング１４８（例えば、図１）からＤＣ ＰＶ－信号を受け取るように構成される端子１０３を含む。端子１２６２が、正ＰＶ接続のためのフィルタされた供給電圧信号ＶＰＶ＿Ｐ＿ＦＬＴを受け取るように構成され、端子１２６６が、電力をハイサイドゲートドライバ１１０２に供給するために電圧信号Ｂｏｏｔを受け取るように構成される。また、ＩＣ１２００は、ハイサイドドライバ１１０２の出力からハイサイドゲート信号ＨＧを受け取るために、ハイサイドトランジスタゲートに結合されるハイサイドゲート端子１１１８を含む。また、ＩＣ１２００は、（例えば、上述の図１１において、インダクタ１１１０と、ハイサイドの第１のトランジスタＱ１のソースと、ローサイドの第２のトランジスタＱ２のドレインと、ドライバ１１０２の底部レールとに結合される）バックコンバータのスイッチングノードにおいてスイッチノード電圧信号ＳＷを受け取るために結合されるように構成されるスイッチングノード端子１１２８を含む。また、ＩＣ１２００は、ローサイドゲート制御信号ＬＧを備えるローサイドゲート端子１１２６、及び接地端子１１３０を含む。

端子１２４４は、電圧モード基準信号ＶＭＲを、電力モード制御回路１０８の入力１３０に結合する。端子１２４６は、第１のフィードバック信号ＦＢ１をエラー増幅器回路７０６の入力１２２に結合するように構成される。端子７３２は、エラー増幅器回路７０６の出力に結合する。端子１２５２、１２５４は、ＰＬＣレシーバ１２０２の入力に結合する入力端子である。端子１２５６は、バッファ１２３８の入力に結合する入力端子である。図１２のＩＣの例における端子１０１及び１０３は、（例えば、図１におけるＰＶセルのストリング１４８に対する）正及び負ＰＶ接続のための入力端子である。端子１２６０は、ＯＲゲート１２４０の出力に結合する出力端子である。ハイサイドゲート端子１１１８は、ハイサイドゲートドライバ１１０２の出力に結合する出力端子である。スイッチノード端子１１２８は、ハイサイドゲートドライバ１１０２の出力に結合し、バックコンバータのためのスイッチングノードを提供する出力端子である。ローサイドゲート端子１１２６は、ローサイドゲートドライバ１１０６の出力から外部ローサイドトランジスタＱ２のゲート（例えば、図１１）にローサイドゲート信号ＬＧを提供する出力端子である。端子１１３０は、接地又はその他の基準電圧接続をローサイドゲートドライバ１１０６に提供する入力端子である。端子１２７６は、内部モニタリング／フィードバック回路のためのバックコンバータの外部出力端子又はノード（例えば、図１において１４６）からのＤＣ出力電圧信号Ｖ_ＯＵＴを結合する。

ＰＬＣレシーバ１２０２が、端子１２５２、１２５４を介してＤＣ電力線上でシステム生成キープアライブ信号（ＫＡ）を検出するとき、ＩＣ１２００は、出力電圧が端子１２４４においてユーザ定義のレベルに制限されるという制約の下、モジュールエネルギーハーベストを最大化する電力変換アルゴリズムを実装する。ＰＶストリング電流が最大電力電流より小さいとき、出力電圧は、モード基準信号ＶＭＲのレベルにレギュレートされ、ストリングの延伸を可能にする。ＰＶストリング電流が最大電力電流ＰＶストリング電流より大きいか又はこれと等しいとき、コントローラアルゴリズムは出力電力を最大化し、部分的な遮光状況における動作を最適化する。ＰＬＣレシーバがＫＡ信号を検出しないとき、出力電圧は０．３３Ｖにレギュレートされ、これは、複数のストリングのケーブルが同じコンジットを共有するときの設置を簡略化するＮＥＣコードに適合する安全レベルである。

ＩＣ１２００は、ＰＶサブモジュールジャンクションボックスに機能性を付加する電力変換コントローラとして動作する。一例において、ＩＣ１２００は、ＰＶサブモジュールジャンクションボックスにおける、遠隔操作されるバックコントローラ回路カードアッセンブリの一部である。回路カードアッセンブリは、屋上ＰＶアレイに配備されるＰＶサブモジュールにおける従来のバイパスダイオードと置き換わる。遠隔制御がオンボードＰＬＣレシーバ１２０２を介して実現される。ＰＬＣプロトコルは、ＳｕｎＳｐｅｃ Ａｌｌｉａｎｃｅによって開発される規格に適合する。ＩＣ１２００のための制御アルゴリズムは、急速シャットダウンのためのＮＥＣ６９０．１２要件に適合する。通常動作において、ＩＣ１２００は、任意の太陽光及び負荷状況下でエネルギーハーベストを増加させる。

端子１２５２、１２５４を介して受け取られるＰＬＣ信号にＫＡ信号が存在しないことをＰＬＣレシーバ１２０２が判定するとき、ＩＣ１２００は、０．３３ｖのスタンバイ電圧をＤＣ電力線に結合し、レギュレートされた動作電圧（例えば、ＤＣ出力電圧信号Ｖ_ＯＵＴ）をデカップルする。数段スタックされている場合であっても、スタンバイ電圧は、安全なＮＥＣ適合のシャットダウン電圧を提供し、複数のＰＶストリングが共通のコンジットを介して配路される一層大きな屋上システムにおいて、ＰＶ取付けを助ける。端子１２５２、１２５４を介して受け取られるＰＬＣ信号においてＫＡ信号が存在することをＰＬＣレシーバ１２０２が判定するとき、出力電圧が、端子１２４４によってセットされるユーザ定義の電圧を超えないという制約で、ＩＣ１２００はバック出力電力を増加させる。最大電力追従性能は、ＰＶサブモジュールからＤＣ電力線下流に結合される電力インバータのＭＰＰＴ動作と干渉しない程度に充分に迅速である。

ＰＶストリング電流がモジュール最大電力電流を下回るとき、ＩＣ１２００は、バック出力電圧を、（例えば、外部抵抗分割器（図示せず）によって規定される）モード基準信号ＶＭＲのレベルにレギュレートする。ＰＶストリング電流が増加するにつれて、ＤＣストリング電圧（例えば、ＤＣ ＰＶ＋１０１からＤＣ ＰＶ－１０３）は下がり、ＩＣ１２００は、ＶＭＲ出力電圧を維持するためにバックデューティサイクルを増加させ、ＤＣストリング電圧がＶＭＲまで降下するレベルにＰＶストリング電流が達するとき、Ｄ＝１に達する。動作のこのモードの間、バックコンバータは、出力電圧をレギュレートするために、エラー増幅器回路７０６、ランプ生成器回路７０４、及びコンパレータ回路７０８を含む電圧モード制御ループを固定周波数で動作させる。エラー増幅器回路７０６は、端子７３２からＣＯＭＰ信号を介して外部から補償される。

ＰＶストリング電流が最大電力電流を超えると、ＩＣ１２００のための制御アルゴリズムは出力電力ハーベストを増加させるために、バックデューティサイクルを低下させ、ＤＣストリング電圧（バック入力）における最大電力電圧及び最大電力電流をレギュレートする。ＩＣ１２００は、最大電力ハーベストを継続的に探索し、太陽光又は負荷電流状況における変化を追跡する。動作のこのモードの間、バックコンバータは、ＤＣストリング電圧を、レギュレートされた動作電圧（例えば、ＤＣ出力電圧信号Ｖ_ＯＵＴ）にレギュレートするために、ウィンドウヒステリシス制御ループを固定周波数で動作させる。

バックコンバータ１１２の出力ノード１４６とノード１２４４との間の抵抗器と、ノード１２４４と端子１０３との間に結合される別の抵抗器とを備える抵抗分割器が、電圧モード基準信号ＶＭＲの値をセットし、その値に、バックコンバータのＤＣ出力電圧Ｖ_ＯＵＴが制限される。電力モード制御回路１０８は、電圧信号ＶＭＲをオンボード電圧基準１．２０ｖと比較する。ＶＭＲがこの閾値を上回る場合、コンバータは、出力制限モードで動作する。ＶＭＲがこの閾値を下回る場合、コンバータはＭＰＰＴモードで動作する。

急速シャットダウン及びＰＬＣレシーバ１２０２に関連して、ＩＣ１２００は、種々のサイズのＰＶモジュール（例えば、複数のサブモジュールを備えるＰＶモジュール）に適応し得る。ＰＬＣ信号を、ＰＶモジュールに関連する各ＩＣ１２００に結合することは必要ではない。その代わりに、端子１２５６及び１２６０は、ＰＶモジュール内のＰＶサブモジュールのストリングが同時にオン又はオフにされるように、複数のＩＣ１２００をデイジーチェーン接続するために相互接続され得る。

また、個々のＩＣ１２００は、関連するＰＶストリング１４８の選択的遮光又は影のない採光状況にインテリジェントに適応するように、対応するスイッチングコンバータ１１２のためのそれぞれのモード制御を提供する。このようにして、ストリングの任意の部分において生じる太陽光の如何なる遮光も、全体的なシステム内のその他のＰＶストリング１４８の制御動作から切り離される。ＰＷＭマルチプレクサ及び論理回路１２０４、１１０は、ＯＲゲート１２４０に関連したＰＬＣレシーバ１２０２からの又は端子１２５６からのＰＴＯ信号に応答する。同様に、端子１２６０上の電圧は、ＯＲゲート１２４０に関連したＰＬＣレシーバ１２０２或いはＫＡ＿ＩＮ１２５６の状態に従う。ＩＣ１２００は、端子１０１上の電圧を監視する集積された低電圧ロックアウト（ＵＶＬＯ、図示せず）回路を有する。端子１０１におけるＶＰＶ＿Ｐ信号電圧が、端子１０３におけるＤＣ ＰＶ－信号に関連して５ｖを下回るとき、電力段は高インピーダンスであり、ＩＣ１２００は電力を変換しない。端子１０１におけるＤＣ ＰＶ＋信号が８ボルトを交差するとき、電力変換が開始する。

図１３は、ＰＶサブモジュール１００（例えば、図１）を制御するための例示の方法１３００を示す。いくつかの例において、図１～図９において説明したコントローラ回路１０２は方法１３００を実装する。図１３において、方法１３００は１３０２で開始し、第１のＰＶ電圧入力１１４における、ＰＶサブモジュール１００に関連するＰＶセルのストリング１４８からの第１のＤＣストリング電圧信号ＤＣ ＰＶ＋と、上限基準入力１１６における、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋のための上限閾値を表す上限基準信号ＶＲＣと、下限基準入力１１８における、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋のための下限閾値を表す下限基準信号ＶＲＦとに基づいて、電力ハーベストコントローラ回路１０４の第１のゲート制御出力１２０において第１のゲート制御信号ＧＣ１を生成する。また、この方法は、１３０４において、第１の出力電圧フィードバック入力１２２における、ＰＶサブモジュール１００に関連するＤＣ出力電圧信号Ｖ_ＯＵＴを表す第１のフィードバック信号ＦＢ１と、ＰＷＭ基準信号ＶＰＲとに基づいて、電圧制限コントローラ回路１０６の第２のゲート制御出力１２６において第２のゲート制御信号ＧＣ２を生成することを含む。１３０６において、第２の出力電圧フィードバック入力１２８における、ＤＣ出力電圧信号Ｖ_ＯＵＴを表す第２のフィードバック信号ＦＢ２と、モード基準入力１３０におけるモード基準信号ＶＭＲとに基づいて、モード選択信号ＭＯＤＥが、電力モード制御回路１０８のモード選択出力１３２において生成される。また、この方法は、１３０８において、モード選択入力１３８におけるモード選択信号ＭＯＤＥに応答して、第３のゲート制御出力１４０における第３のゲート制御信号ＧＣ３に、マルチプレクサ回路１１０の第１のゲート制御入力１３４における第１のゲート制御信号ＧＣ１を配路すること、又は、第２のゲート制御入力１３６における第２のゲート制御信号ＧＣ２を配路することを含む。１３１０において、スイッチングコンバータ回路１１２の第２のＰＶ電圧入力１４２における第１のＤＣストリング電圧信号ＤＣ ＰＶ＋が、第３のゲート制御入力１４４における第３のゲート制御信号ＧＣ３に応答して、ＤＣ電圧出力１４６におけるＤＣ出力電圧信号Ｖ_ＯＵＴに変換される。

また、別の例において、方法１３００は、ＰＶサブモジュール１００から電力をハーベストするために、第１のＰＶ電圧入力１１４における第１のＤＣストリング電圧信号ＤＣ ＰＶ＋の変化に応答して、第１のゲート制御出力１２０における第１のゲート制御信号ＧＣ１を調整することを含む。

また、別の例において、方法１３００は、第２の出力電圧フィードバック入力１２８における第２のフィードバック信号ＦＢ２がモード基準入力１３０におけるモード基準信号ＶＭＲより低いことに応答して、第１のゲート制御入力１３４における第１のゲート制御信号ＧＣ１を第３のゲート制御出力１４０における第３のゲート制御信号ＧＣ３に配路することに関連する第１の状況（例えば、ハーベスト）に、モード選択入力１３２におけるモード選択信号ＭＯＤＥをセットすることを含む。第２のフィードバック信号ＦＢ２がモード基準信号ＶＭＲより高い場合、モード選択信号ＭＯＤＥは、第２のゲート制御入力１３６における第２のゲート制御信号ＧＣ２を第３のゲート制御信号ＧＣ３に配路することに関連する第２の状況（例えば、制限）にセットされる。

また、別の例において、方法１３００は、ＤＣ出力電圧信号Ｖ_ＯＵＴを、ＰＶサブモジュール１００に関連するＰＶシステムのＤＣ ＰＷＲ＋電力線に提供することを含む。

方法１３００の別の例において、第１のゲート制御信号ＧＣ１は、ハイサイドの第１のゲート制御信号（例えば、ＧＣ１）及び別の（例えば、ローサイド）第１のゲート制御信号（例えば、ＧＣＬ１）を含み、第２のゲート制御信号は、一つの（例えば、ハイサイド）第２のゲート制御信号ＧＣ２及びローサイドの第２のゲート制御信号ＧＣＬ２を含み、第３のゲート制御信号は、一つの（例えば、ハイサイド）第３のゲート制御信号ＧＣ３及び別の（例えば、ローサイド）第３のゲート制御信号ＧＣＬ３を含む。また、この例では、方法１３００は、電力ハーベストコントローラ回路１０４において、ハイサイドの第１のゲート制御信号ＧＣ１及びローサイドの第１のゲート制御信号ＧＣＬ１を生成することを含む。第２のゲート制御信号ＧＣ２及びＧＣＬ２は、電圧制限コントローラ回路１０６において生成される。電力ハーベストコントローラ回路１０４からのハイサイドの第１のゲート制御信号ＧＣ１又は電圧制限コントローラ回路１０６からのハイサイドの第２のゲート制御信号ＧＣ２は、電力モード制御回路１０８からのモード選択信号ＭＯＤＥに応答して、マルチプレクサ回路１１０における一方の第３のゲート制御信号ＧＣ３に配路される。電力ハーベストコントローラ回路１０４からのローサイドの第１のゲート制御信号ＧＣＬ１又は電圧制限コントローラ回路からのローサイドの第２のゲート制御信号ＧＣＬ２は、電力モード制御回路１０８からのモード選択信号ＭＯＤＥに応答して、マルチプレクサ回路１１０における他方の第３のゲート制御信号ＧＣＬ３に配路される。ＰＶセルのストリング１４８からの第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、マルチプレクサ回路１１０からの一方の第３のゲート制御信号ＧＣ３及び他方の第３のゲート制御信号ＧＣＬ３に応答して、スイッチングコンバータ回路１１２においてＤＣ出力電圧信号Ｖ_ＯＵＴに変換される。

図１３及び図１４は、方法１３００の別の例を示しており、１４０２も含む。１４０２では、第１のフィードバック信号ＦＢ１及び第２のフィードバック信号ＦＢ２が、スイッチングコンバータ回路１１２からのＤＣ出力電圧信号Ｖ_ＯＵＴに基づいて、分圧器回路１５２において生成される。１４０４において、第１のフィードバック信号ＦＢ１は、電圧制限コントローラ回路１０６に提供される。方法１３００は、１４０４から、図１３の１３０４へ続く。１４０６において、第２のフィードバック信号ＦＢ２は、電力モード制御回路１０８に提供される。１４０６から、方法１３００は図１３の１３０６へ続く。

また、更なる例において、方法１３００は、ＰＷＭ基準信号ＶＰＲと第１のフィードバック信号ＦＢ１との差に基づいて、電圧制限コントローラ回路１０６において補償信号ＣＯＭＰを生成することを含む。この例では、第１のフィードバック信号ＦＢ１は、電圧制限コントローラ回路１０６からの補償信号ＣＯＭＰに基づいて生成される。

図１３及び図１５は、方法１３００の別の例を示し、この例は１５０２も含む。１５０２では、上限基準信号ＶＲＣ及び下限基準信号ＶＲＦが、第２のＤＣ電圧入力１６６におけるＤＣ出力電圧信号Ｖ_ＯＵＴと、第１のゲート制御入力１６４における第１のゲート制御信号ＧＣ１とに基づいて、ＭＰＰＴ基準及びウィンドウ生成器回路１６２のそれぞれの上限基準出力及び下限基準出力１６８、１７０において生成される。方法１３００は、１５０２から図１３の１３０２へ続く。

図１３、図１５、及び図１６は、方法１３００の更なる例を示し、この更なる例において、ＭＰＰＴ基準及びウィンドウ生成器回路１６２（例えば、図１）は、クロック回路３０２（例えば、図３）、分圧器回路３０４、第１のサンプリング回路３０６、第２のサンプリング回路３０８、コンパレータ回路３１０、ＪＫフリップフロップ回路３１２、及びデルタ電圧生成器回路３１４を含む。この例では、方法１３００は、図１５の１５０２から１６０２へ続く。１６０２では、第１のクロック信号ＣＬＫ１がクロック回路３０２のクロック出力３１６において生成される。１６０４において、第３のフィードバック信号ＦＢ３が、第２のＤＣ入力１６６におけるＤＣ出力電圧信号Ｖ_ＯＵＴに基づいて、分圧器回路３０４の第３の出力電圧フィードバック出力３１８において生成される。１６０６において、第３のフィードバック信号ＦＢ３が、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）を形成するために、第１のサンプリング回路３０６の第３の出力電圧フィードバック入力端子３２０においてサンプリングされる。現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）は、第１のクロック端子３２２における第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、第１のサンプリング回路３０６の電圧サンプル出力端子３２４に提供される。１６０８において、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）は、前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）を形成するために、第２のサンプリング回路３０８の電圧サンプル入力端子３２６においてサンプリングされる。前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）は、第２のクロック端子３２８における第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、前の電圧サンプル出力端子３３０に提供される。１６１０において、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮが、コンパレータ回路３１０の電力点遷移出力３３６において生成される。電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮは、第１のサンプル入力３３２における現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）が第２のサンプル入力３３４における前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）より大きいことを示す第１の状況（例えば、変化なし）と、現在の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ）が前の出力電圧サンプル信号Ｖ_ＯＵＴ（ｎ－１）より小さいことを示す第２の状況（例えば、トグル）とを有する。１６１２において、方向信号ＤＩＲＥＣＴＩＯＮが、Ｊ及びＫ入力端子３３８における電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮの第１の状況（例えば、変化なし）に応答して第１の状況（例えば、増加）において、及び、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮの第２の状況（例えば、トグル）に応答して第２の状況（例えば、低減）において、ＪＫフリップフロップ回路３１２のＪＫ出力端子３４２において生成される。１６１４において、正電圧を備える電圧変化信号ΔＶＯＬＴＡＧＥが、方向入力３４４における方向信号ＤＩＲＥＣＴＩＯＮの第１の状況（例えば、増加）に応答して、デルタ電圧生成器回路３１４のデルタ電圧出力３４６において生成される。１６１６において、負電圧を備える電圧変化信号ΔＶＯＬＴＡＧＥが、方向信号ＤＩＲＥＣＴＩＯＮの第２の状況（例えば、低減）に応答して生成される。

また、別の更なる例において、方法１３００は、Ｖ_ＯＵＴ（ｎ）及びＶ_ＯＵＴ（ｎ－１）信号上のノイズが、電力点遷移信号ＰＷＲ ＰＴ ＴＲＡＮＳＩＴＩＯＮの第１及び第２の状況（例えば、変化なし、トグル）間のチャタリングとならないように、コンパレータ回路３１０においてヒステリシス考慮を適用することを含む。

また、方法１３００の別の更なる例において、ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、積分器回路３５０、ＰＬＬ回路３５２、及びレベルシフティング回路３５４を含む。また、この例では、方法１３００は、デルタ電圧入力３５６における電圧変化信号ΔＶＯＬＴＡＧＥ及びクロック入力３５８における第１のクロック信号ＣＬＫ１に基づいて、積分器回路３５０の下限基準出力１７０において下限基準信号ＶＲＦを生成することを含む。積分器回路３５０は、下限基準信号ＶＲＦを形成するために、クロック入力３５８における第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、電圧変化信号ΔＶＯＬＴＡＧＥの正電圧を、前の下限基準信号Ｖ_{ＲＥＦ ＦＬＯＯＲ}（ｎ－１）に加算し、第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、前の下限基準信号Ｖ_{ＲＥＦ ＦＬＯＯＲ}（ｎ－１）から、電圧変化信号ΔＶＯＬＴＡＧＥの負電圧を減算する。次に、レベル調整信号ＬＶＬ ＡＤＪが、第１のゲート制御入力１６４における第１のゲート制御信号ＧＣ１に応答して、ＰＬＬ回路３５２のレベル調整出力３６２において生成される。上限基準信号ＶＲＣが、レベル調整入力３６６におけるレベル調整信号ＬＶＬ ＡＤＪに基づいて、第２の下限基準入力３６４における下限基準信号ＶＲＦをシフトさせることによって、レベルシフティング回路３５４の上限基準出力１６８において生成される。また、更なる例において、方法１３００は、第１のゲート制御信号ＧＣ１上のパルスのための所望のパルス幅が経時的に維持されるように、Ｖ_{ＲＥＦ ＦＬＯＯＲ}（ｎ）と上限基準信号ＶＲＣとの間のウィンドウを適応するように、ＰＬＬ回路３５２におけるレベル調整信号ＬＶＬ ＡＤＪを変化させることによって、レベルシフティング回路３５４におけるシフティングを動的に切り替えることを含む。

また、方法１３００の別の例において、ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、積分器回路、ＰＬＬ回路、及び第２の分圧器回路を含む。また、この例では、方法１３００は、電圧変化信号ΔＶＯＬＴＡＧＥ及び第１のクロック信号ＣＬＫ１に基づいて、積分器回路において上限基準信号ＶＲＣを生成することを含む。積分器回路は、上限基準信号ＶＲＣを形成するために、第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、電圧変化信号ΔＶＯＬＴＡＧＥのための正電圧を、前の上限基準信号（例えば、ＶＲＣ（ｎ－１））に加算し、第１のクロック信号ＣＬＫ１の立ち上がり又は立ち下がり遷移に応答して、前の上限基準信号Ｖ_{ＲＥＦ ＣＥＩＬＩＮＧ}（ｎ－１）から、電圧変化信号ΔＶＯＬＴＡＧＥのための負電圧を減算する。次に、レベル調整信号ＬＶＬ ＡＤＪが、第１のゲート制御信号ＧＣ１に応答して、ＰＬＬ回路において生成される。下限基準信号ＶＲＦは、レベル調整信号ＬＶＬ ＡＤＪに基づいて上限基準信号ＶＲＣを減衰することによって、第２の分圧器回路において生成される。また、更なる例において、方法１３００は、第１のゲート制御信号ＧＣ１上のパルスのための所望のパルス幅が経時的に維持されるように、Ｖ_{ＲＥＦ ＦＬＯＯＲ}（ｎ）と上限基準信号ＶＲＣとの間のウィンドウを適応するように、レベル調整信号ＬＶＬ ＡＤＪを変化させることによって、減衰を動的に切り替えることを含む。

図１３及び図１７は、方法１３００の別の例を示し、この別の例において、電力ハーベストコントローラ回路１０４（例えば、図１）は、分圧器回路５０２（例えば、図５）、第１のコンパレータ回路５０４、第２のコンパレータ回路５０６、及びＳＲフリップフロップ回路５０８を含む。この例では、方法１３００は、図１３の１３０２から１７０２へと続く。１７０２では、入力電圧フィードバック信号ＶＩＦＢが、第１のＰＶ電圧入力１１４における第１のＤＣストリング電圧信号ＤＣ ＰＶ＋に基づいて、分圧器回路５０２の入力電圧フィードバック出力５１０において生成される。１７０４において、セット信号ＳＥＴが、第１の入力電圧フィードバック入力５１２における入力電圧フィードバック信号ＶＩＦＢ及び上限基準入力１１６における上限基準信号ＶＲＣに基づいて、第１のコンパレータ回路５０４のセット出力５１４において生成される。１７０６において、リセット信号ＲＥＳＥＴが、第２の入力電圧フィードバック入力５１６における入力電圧フィードバック信号ＶＩＦＢ及び下限基準入力１１８における下限基準信号ＶＲＦに基づいて、第２のコンパレータ回路５０６のリセット出力５１８において生成される。１７０８において、第１のゲート制御信号ＧＣ１が、セット入力端子５２０におけるセット信号ＳＥＴに応答して、ＳＲフリップフロップ回路５０８のＳＲ出力端子１２０を第１の状況（例えば、１）にセットすることによって、及び、リセット入力端子５２２におけるリセット信号ＲＥＳＥＴに応答して、ＳＲ出力端子１２０を第２の状況（例えば、０）にセットすることによって生成される。

方法１３００の更なる例において、第１のゲート制御信号ＧＣ１は、ハイサイドの第１のゲート制御信号ＧＣ１及びローサイドの第１のゲート制御信号ＧＣＬ１を含む。また、この例では、方法１３００は、セット信号ＳＥＴに応答して、ＳＲ出力端子１２０を第１の状況（例えば、１）に、第２のＳＲ出力端子５２６を第２の状況（例えば、０）にセットすることよって、並びに、リセット信号ＲＥＳＥＴに応答して、ＳＲ出力端子１２０を第２の状況（例えば、０）に及び第２のＳＲ出力端子５２６を第１の状況（例えば、１）にセットすることによって、第１のゲート制御信号ＧＣ１及びＧＣＬ１を生成することを含む。

図１３及び図１８は、方法１３００の別の例を示し、この別の例において、電圧制限コントローラ回路１０６（例えば、図１）は、発振器回路７０２（例えば、図７）、ランプ生成器回路７０４、エラー増幅器回路７０６、コンパレータ回路７０８、及びＳＲフリップフロップ回路７１０を含む。この例では、方法１３００は、図１３の１３０４から１８０２へ続く。１８０２では、クロック信号ＣＬＫが、発振器回路７０２のクロック出力７１２において生成される。１８０４において、第１の所定の振幅（例えば、ゼロ（０）パーセント）から第２の所定の振幅（例えば、１０２パーセント）まで繰り返しランプするランプ信号ＲＡＭＰが、クロック入力７１４におけるクロック信号ＣＬＫに基づいて、ランプ生成器回路７０４の波形出力７１６において生成される。また、方法１３００は、図１３の１３０４から１８０６へ続く。１８０６では、補償信号ＣＯＭＰが、パルス幅基準入力１２４におけるＰＷＭ基準信号ＶＰＲと第１の出力電圧フィードバック入力１２２における第１のフィードバック信号ＦＢ１との差に基づいて、エラー増幅器回路７０６の補償出力７１８において生成される。１８０８において、セット信号ＳＥＴが、第１の入力７２０における補償信号ＣＯＭＰ及び第２の入力７２２におけるランプ信号ＲＡＭＰに基づいて、コンパレータ回路７０８のセット出力７２４において生成される。１８１０において、第２のゲート制御信号ＧＣ２が、セット入力端子７２６におけるセット信号ＳＥＴに応答して、ＳＲフリップフロップ回路７１０のＳＲ出力端子１２６を第１の状況（例えば、１）にセットすることによって、及び、リセット入力端子７２８におけるクロック信号ＣＬＫに応答して、ＳＲ出力端子１２６を第２の状況（例えば、０）にセットすることによって生成される。

方法１３００の更なる例において、第２のゲート制御信号は、ハイサイドの第２のゲート制御信号ＧＣ２及びローサイドの第２のゲート制御信号ＧＣＬ２を含む。また、この例では、方法１３００は、セット入力端子７２６におけるセット信号ＳＥＴに応答して、ＳＲフリップフロップ回路７１０のＳＲ出力端子１２６を第１の状況（例えば、１）に及び第２のＳＲ出力端子７３４を第２の状況（例えば、０）にセットすることによって、並びに、リセット入力端子７２８におけるクロック信号ＣＬＫに応答して、ＳＲ出力端子１２６を第２の状況（例えば、０）に及び第２のＳＲ出力端子７３４を第１の状況（例えば、１）にセットすることによって、第２のゲート制御信号及び第２のローゲート制御信号を生成することを含む。

図１３及び図１９は、方法１３００の別の例を示し、この別の例において、電力モード制御回路１０８（例えば、図１）はコンパレータ回路９０２（例えば、図９）を含む。この例では、方法１３００は図１３の１３０６から１９０２へ続き、１９０２では、モード選択信号ＭＯＤＥがコンパレータ回路９０２のモード選択出力１３２において生成されて、第２の出力電圧フィードバック入力１２８における第２のフィードバック信号ＦＢ２がモード基準入力１３０におけるモード基準信号ＶＭＲより小さいことに応答して、モード選択信号ＭＯＤＥが、第１のゲート制御入力１３４における第１のゲート制御信号ＧＣ１を第３のゲート制御出力１４０における第３のゲート制御信号ＧＣ３に配路することに関する第１の状況（例えば、ハーベスト）にセットされるようにする。第２のフィードバック信号ＦＢ２がモード基準信号ＶＭＲより大きい場合、モード選択信号ＭＯＤＥは、第２のゲート制御入力１３６における第２のゲート制御信号ＧＣ２を第３のゲート制御信号ＧＣ３に配路することに関連する第２の状況（例えば、制限）にセットされる。１９０４において、モード選択信号ＭＯＤＥは、コンパレータ回路から、マルチプレクサ回路１１０のモード選択入力１３８に提供される。

図１３及び図２０は方法１３００の別の例を示し、この別の例において、マルチプレクサ回路１１０（例えば、図１）はスイッチングデバイス９０６（例えば、図９）を含む。この例では、方法１３００は、図１３の１３０８から２００２へ続き、２００２では、モード選択入力１３８におけるモード選択信号ＭＯＤＥの第１の状況（例えば、ハーベスト）に応答して、スイッチングデバイス９０６の第１のゲート制御入力１３４における第１のゲート制御信号ＧＣ１が、第３のゲート制御出力１４０に結合され、第２のゲート制御入力１３６における第２のゲート制御信号ＧＣ２は、第３のゲート制御出力１４０から切断される。また、方法１３００は図１３の１３０８から２００４へ続き、２００４では、モード選択入力１３８におけるモード選択信号ＭＯＤＥの第２の状況（例えば、制限）に応答して、第２のゲート制御入力１３６における第２のゲート制御信号ＧＣ２が、第３のゲート制御出力１４０に結合され、第１のゲート制御入力１３４における第１のゲート制御信号ＧＣ１は第３のゲート制御出力１４０から切断される。

また、方法１３００の更なる例において、マルチプレクサ回路１１０は第２のスイッチングデバイス９０８を含む。この例では、第１のゲート制御信号は、ハイサイドの第１のゲート制御信号ＧＣ１及びローサイドの第１のゲート制御信号ＧＣＬ１を含み、第２のゲート制御信号は、ハイサイドの第２のゲート制御信号ＧＣ２及びローサイドの第２のゲート制御信号ＧＣＬ２を含み、第３のゲート制御信号は、ハイサイドの第３のゲート制御信号ＧＣ３及びローサイドの第３のローゲート制御信号ＧＣＬ３を含む。また、この例における方法１３００は、モード選択入力９１４におけるモード選択信号ＭＯＤＥの第１の状況（例えば、ハーベスト）に応答して、第２のスイッチングデバイス９０８の第１のローゲート制御入力９１０における第１のローゲート制御信号を、第３のローゲート制御出力９１６における第３のローゲート制御信号に接続すること、及び、第２のローゲート制御入力９１２における第２のローゲート制御信号を、第３のローゲート制御出力９１６から切断することを含む。この例では、モード選択入力９１４におけるモード選択信号ＭＯＤＥの第２の状況（例えば、制限）に応答して、第２のローゲート制御入力９１２における第２のローゲート制御信号は、第３のローゲート制御出力９１６における第３のローゲート制御信号に結合され、第１のローゲート制御入力９１０における第１のローゲート制御信号は、第３のローゲート制御出力９１６から切断される。

図１３及び図２１は方法１３００の別の例を示し、この別の例において、スイッチングコンバータ回路１１２（例えば、図１）は、第１のドライバ回路１１０２（例えば、図１１）、第１のスイッチングデバイス１１０４、第２のドライバ回路１１０６、第２のスイッチングデバイス１１０８、及びインダクタ１１１０を含む。この例では、第３のゲート制御信号は、ハイサイドの第３のゲート制御信号ＧＣ３及びローサイドの第３のローゲート制御信号ＧＣＬ３を含む。この例では、方法１３００は、図１３の１３１０から２１０２へ続く。２１０２において、ハイサイドゲート信号ＨＧが、マルチプレクサ回路１１０からのハイサイドの第３のゲート制御信号ＧＣ３に基づいて、第１のドライバ回路１１０２の出力において生成される。２１０４において、第１のスイッチングデバイス１１０４の入力端子１１１２における、ＰＶセルのストリング１４８からの第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、制御端子１１１４におけるハイゲート信号上のパルスに応答して、出力端子１１１６に接続され及びそこから切断される。また、この例では、方法１３００は図１３の１３１０から２１０６へ続く。２１０６において、ローゲート信号が、マルチプレクサ回路１１０からの第３のローゲート制御信号に基づいて、第２のドライバ回路１１０６において生成される。２１０８において、第２のスイッチングデバイス１１０８の入力端子１１２０が、制御端子１１２２におけるローゲート信号上のパルスに応答して、出力端子１１２４に接続され及びそこから切断される。第２のスイッチングデバイス１１０８の入力端子１１２０は、第１のスイッチングデバイス１１０４の出力端子１１１６に結合される。インダクタ１１１０は、第１の端子１１３２及び第２の端子１１３４を含む。第１の端子１１３２は、第１のスイッチングデバイス１１０４の出力端子１１１６及び第２のスイッチングデバイス１１０８の入力端子１１２０に結合される。第２の端子１１３４は、ＰＶサブモジュール１００に関連するＰＶシステムのＤＣ ＰＷＲ＋電力線に結合される。第１のスイッチングデバイス１１０４が閉じ、第２のスイッチングデバイス１１０８が開いた後、インダクタ１１１０は、第１のスイッチングデバイス１１０４からＤＣ ＰＷＲ＋電力線に電流を導通する。第１のスイッチングデバイス１１０４が開き、第２のスイッチングデバイス１１０８が閉じた後、インダクタ１１１０は、ＤＣ ＰＷＲ＋電力線から第２のスイッチングデバイス１１０８に電流を導通する。

方法１３００の別の例において、スイッチングコンバータ回路１１２（例えば、図１）は、第１のドライバ回路１１０２（例えば、図１１）、第１のスイッチングデバイス１１０４、第２のドライバ回路１１０６、第２のスイッチングデバイス１１０８、及びインダクタ１１１０を含む。また、この例では、方法１３００は、マルチプレクサ回路１１０からの第３のゲート制御信号ＧＣ３に基づいて、第１のドライバ回路１１０２においてハイサイドゲート信号ＨＧを生成することを含む。第１のスイッチングデバイス１１０４の入力端子１１１２における、ＰＶセルのストリング１４８からの第１のＤＣストリング電圧信号ＤＣ ＰＶ＋は、制御端子１１１４におけるハイゲート信号上のパルスに応答して、第１のスイッチングデバイス１１０４の出力端子１１１６に接続され及びそこから切断される。マルチプレクサ回路１１０からのローサイドの第３のゲート制御信号ＧＣＬ３は、第２のドライバ回路１１０６において反転され、第２のドライバ回路１１０６の出力において反転したローサイドゲート制御信号ＬＧを形成する。第２のスイッチングデバイス１１０８の入力端子１１２０が、制御端子１１２２におけるローゲート信号上のパルスに応答して、第２のスイッチングデバイス１１０８の出力端子１１２４に接続され及びそこから切断される。第２のスイッチングデバイス１１０８の入力端子１１２０は、第１のスイッチングデバイス１１０４の出力端子１１１６に結合される。インダクタ１１１０は、第１の端子１１３２及び第２の端子１１３４を含む。第１の端子１１３２は、第１のスイッチングデバイス１１０４の出力端子１１１６及び第２のスイッチングデバイス１１０８の入力端子１１２０に結合される。第２の端子１１３４は、ＰＶサブモジュール１００に関連するＰＶシステムのＤＣ ＰＷＲ＋電力線に結合される。第１のスイッチングデバイス１１０４が閉じ、第２のスイッチングデバイス１１０８が開いた後、インダクタ１１１０は、第１のスイッチングデバイス１１０４からＤＣ ＰＷＲ＋電力線に電流を導通する。第１のスイッチングデバイス１１０４が開き、第２のスイッチングデバイス１１０８が閉じた後、インダクタ１１１０は、ＤＣ ＰＷＲ＋電力線から第２のスイッチングデバイス１１０８に電流を導通する。

図２２は、ＰＶサブモジュール２２００のための別の例示のコントローラ回路２２０２を示す。コントローラ回路２２０２は、ＭＰＰＴ基準及びウィンドウ生成器回路１６２、電力ハーベストコントローラ回路１０４、及びスイッチングコンバータ回路１１２を含む。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、ＤＣ電圧入力１６６、第１のゲート制御入力１６４、上限基準出力１６８、及び下限基準出力１７０を含む。電力ハーベストコントローラ回路１０４は、第１のＰＶ電圧入力１１４、上限基準出力１６８に結合される上限基準入力１１６、下限基準出力１７０に結合される下限基準入力１１８、及び第１のゲート制御入力１６４に結合されるゲート制御出力１２０を含む。スイッチングコンバータ回路１１２は、第２のＰＶ電圧入力１４２、ゲート制御出力１２０に結合される第２のゲート制御入力１４４、ＤＣ電圧出力１４６、及び、第２のＰＶ電圧入力１４２とＤＣ電圧出力１４６との間に結合されるスイッチングコンバータ回路１１２を含む。スイッチングコンバータ回路１１２は、第２のゲート制御入力１４４に結合される制御端子を備えるスイッチを含む。

ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、ＰＶサブモジュール２２００に関連するＤＣ出力電圧信号Ｖ_ＯＵＴを受け取る。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、ゲート制御信号ＧＣを受け取る。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、ＤＣ出力電圧信号Ｖ_ＯＵＴ及びゲート制御信号に基づいて、ＰＶサブモジュール２２００に関連するＰＶセルのストリング１４８からの第１のＤＣストリング電圧信号ＤＣ ＰＶ＋のための上限閾値を表す上限基準信号ＶＲＣを生成する。ＭＰＰＴ基準及びウィンドウ生成器回路１６２は、ＤＣ出力電圧信号Ｖ_ＯＵＴに基づいて、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋のための下限閾値を表す下限基準信号ＶＲＦを生成する。電力ハーベストコントローラ回路１０４は、ＰＶセルのストリング１４８から第１のＤＣストリング電圧信号ＤＣ ＰＶ＋を受け取る。電力ハーベストコントローラ回路１０４は、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋と、上限基準信号ＶＲＣと、下限基準信号ＶＲＦとに基づいて、ゲート制御信号を生成する。電力ハーベストコントローラ回路１０４は、ゲート制御信号をＭＰＰＴ基準及びウィンドウ生成器回路１６２に提供する。スイッチングコンバータ回路１１２は、ＰＶセルのストリング１４８から第１のＤＣストリング電圧信号ＤＣ ＰＶ＋を受け取る。スイッチングコンバータ回路１１２は、電力ハーベストコントローラ回路１０４からゲート制御信号を受け取る。スイッチングコンバータ回路１１２は、ゲート制御信号に応答して、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋をＤＣ出力電圧信号Ｖ_ＯＵＴに変換する。

別の例において、ＰＶサブモジュール２２００はコントローラ回路２２０２を含む。別の例において、ＭＰＰＴ基準及びウィンドウ生成器回路１６２及び電力ハーベストコントローラ回路１０４は、或るＩＣに含まれる。更なる例において、スイッチングコンバータ回路１１２の少なくとも一部がＩＣに含まれる。別の例において、電力ハーベストコントローラ回路１０４は、ＰＶサブモジュール２２００から電力をハーベストするために、第１のＰＶ電圧入力１１４における第１のＤＣストリング電圧信号ＤＣ ＰＶ＋の変化に応答して、ゲート制御信号を調整する。別の例において、スイッチングコンバータ回路１１２は、ＤＣ電圧出力１４６におけるＤＣ出力電圧信号Ｖ_ＯＵＴに、ＰＶサブモジュール２２００に関連するＰＶシステムの信号ＤＣ ＰＷＲ＋を提供する。この例では、コンデンサ１５０が、ＤＣ電圧出力１４６と負ＤＣ電力線１０３との間に結合される。

別の例において、ゲート制御信号ＧＣは、一つのゲート制御信号（例えば、上述したハイサイドゲート制御信号ＧＣ１）及び別の（例えば、ローサイド）ゲート制御信号（例えば、ＧＣＬ１）を含む。この例では、電力ハーベストコントローラ回路１０４は、ゲート制御信号ＧＣ１及びＧＣＬ１を生成する。スイッチングコンバータ回路１１２は、電力ハーベストコントローラ回路１０４からゲート制御信号ＧＣ１及びＧＣＬ１を受け取る。スイッチングコンバータ回路１１２は、ゲート制御信号ＧＣ１及びＧＣＬ１に応答して、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋をＤＣ出力電圧信号Ｖ_ＯＵＴに変換する。

図２３は、ＰＶサブモジュール２３００のための別の例示のコントローラ回路２３０２を示す。コントローラ回路２３０２は、電圧制限コントローラ回路１０６及びスイッチングコンバータ回路１１２を含む。電圧制限コントローラ回路１０６は、出力電圧フィードバック入力１２２、パルス幅基準入力１２４、及びゲート制御出力１２６を含む。スイッチングコンバータ回路１１２は、ＰＶ電圧入力１４２、ゲート制御出力１２６に結合されるゲート制御入力１４４、ＤＣ電圧出力１４６、及び、ＰＶ電圧入力１４２とＤＣ電圧出力１４６との間に結合されるスイッチ（図示せず）を含み、スイッチは、ゲート制御入力１４４に結合される制御端子を含む。電圧制限コントローラ回路１０６は、ＰＶサブモジュール２３００に関連するＤＣ出力電圧信号Ｖ_ＯＵＴを表すフィードバック信号ＦＢと、ＤＣ出力電圧信号Ｖ_ＯＵＴのための閾値を表すＰＷＭ基準信号ＶＰＲとに基づいて、ゲート制御信号ＧＣを生成する。スイッチングコンバータ回路１１２は、ＰＶセルのストリング１４８から第１のＤＣストリング電圧信号ＤＣ ＰＶ＋を受け取る。スイッチングコンバータ回路１１２は、電圧制限コントローラ回路１０６からゲート制御信号を受け取る。スイッチングコンバータ回路１１２は、ゲート制御信号に応答して、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋をＤＣ出力電圧信号Ｖ_ＯＵＴに変換する。

別の例において、ＰＶサブモジュール２３００はコントローラ回路２３０２を含む。別の例において、電圧制限コントローラ回路１０６が、或るＩＣに含まれる。更なる例において、スイッチングコンバータ回路１１２の少なくとも一部がＩＣに含まれる。別の例において、閾値は、ＤＣ出力電圧信号Ｖ_ＯＵＴがＰＶサブモジュール２３００のための開回路電圧より小さい状況を示す。別の例において、スイッチングコンバータ回路１１２は、ＰＶサブモジュール２３００に関連するＰＶシステムの電力線電圧ＤＣ ＰＷＲ＋にＤＣ出力電圧信号Ｖ_ＯＵＴを提供する。

別の例において、ゲート制御信号ＧＣは、一つのゲート制御信号（例えば、ＧＣ１）及び別のゲート制御信号（例えば、ＧＣＬ１）を含む。電圧制限コントローラ回路１０６は、ゲート制御信号ＧＣ１及びＧＣＬ１を生成する。スイッチングコンバータ回路１１２は、電圧制限コントローラ回路１０６からゲート制御信号ＧＣ１及びＧＣＬ１を受け取る。スイッチングコンバータ回路１１２は、ゲート制御信号ＧＣ１及びＧＣＬ１に応答して、第１のＤＣストリング電圧信号ＤＣ ＰＶ＋をＤＣ出力電圧信号Ｖ_ＯＵＴに変換する。

また、別の例において、コントローラ回路２３０２は分圧器回路１５２を含む。分圧器回路１５２は、ＤＣ電圧出力１４６に結合されるＤＣ電圧入力１５３、補償出力１５６に結合される補償入力１５４、及び出力電圧フィードバック入力１２２に結合される出力電圧フィードバック出力１５８を含む。この例では、分圧器回路１５２は、スイッチングコンバータ回路１１２からＤＣ出力電圧信号Ｖ_ＯＵＴを受け取る。分圧器回路１５２は、ＤＣ出力電圧信号Ｖ_ＯＵＴに基づいて、Ｖ_ＯＵＴフィードバック信号を生成する。分圧器回路１５２は、Ｖ_ＯＵＴフィードバック信号を電圧制限コントローラ回路１０６に提供する。更なる例において、電圧制限コントローラ回路１０６は、ＰＷＭ基準信号ＶＰＲとＶ_ＯＵＴフィードバック信号との差に基づいて、補償信号ＣＯＭＰを生成する。分圧器回路１５２は、電圧制限コントローラ回路１０６から補償信号ＣＯＭＰを受け取る。分圧器回路１５２は、補償信号ＣＯＭＰに基づいて、Ｖ_ＯＵＴフィードバック信号を生成する。

特許請求の範囲内で、説明される実施形態における改変が可能であり、他の例が可能である。上述した種々の回路が、ディスクリート構成要素、ＩＣ、プロセッサ、メモリ、ストレージデバイス、及びファームウェアの任意の適切な組み合わせを用いて実装され得る。

Claims (25)

1. 光起電（ＰＶ）サブモジュールのためのコントローラ回路であって、
   第１のＰＶ電圧入力と、上限基準入力と、下限基準入力と、第１のゲート制御出力とを含む電力ハーベストコントローラ回路、
   第１の出力電圧フィードバック入力と、パルス幅基準入力と、第２のゲート制御出力とを含む電圧制限コントローラ回路、
   第２の出力電圧フィードバック入力と、モード基準入力と、モード選択出力とを含む電力モード制御回路、
   前記第１のゲート制御出力と結合される第１のゲート制御入力と、前記第２のゲート制御出力と結合される第２のゲート制御入力と、前記モード選択出力と結合されるモード選択入力と、第３のゲート制御出力とを含むマルチプレクサ回路、及び、
   第２のＰＶ電圧入力と、前記第３のゲート制御出力と結合される第３のゲート制御入力と、ＤＣ電圧出力と、前記第２のＰＶ電圧入力と前記ＤＣ電圧出力との間に結合されるスイッチとを含むスイッチングコンバータ回路、
   を含み、
   前記スイッチが、前記第３のゲート制御入力と結合される制御端子を含む、
   コントローラ回路。
2. 請求項１に記載のコントローラ回路であって、前記ＰＶサブモジュールが前記コントローラ回路を含む、コントローラ回路。
3. 請求項１に記載のコントローラ回路であって、前記電力ハーベストコントローラ回路、前記電圧制限コントローラ回路、前記電力モード制御回路、及び前記マルチプレクサ回路が集積回路に含まれる、コントローラ回路。
4. 請求項１に記載のコントローラ回路であって、前記電力ハーベストコントローラ回路が、前記ＰＶサブモジュールから電力をハーベストするために、前記第１のＰＶ電圧入力における第１のＤＣストリング電圧信号の変化に応答して、前記第１のゲート制御出力における第１のゲート制御信号を調整するように構成される、コントローラ回路。
5. 請求項１に記載のコントローラ回路であって、前記電圧制限コントローラ回路が前記スイッチングコンバータ回路を制御するとき、前記ＤＣ電圧出力におけるＤＣ出力電圧信号が、前記ＰＶサブモジュールのための開回路電圧より小さく、前記第１のゲート制御出力における第１のゲート制御信号に関連する前記ＤＣ出力電圧信号より大きい、コントローラ回路。
6. 請求項１に記載のコントローラ回路であって、前記電力ハーベストコントローラ回路が前記スイッチングコンバータ回路を制御するとき、前記ＤＣ電圧出力におけるＤＣ出力電圧信号が、前記第１のＰＶ電圧入力における第１のＤＣストリング電圧信号の変化に応答して調整され、前記第２のゲート制御出力における第２のゲート制御信号に関連する前記ＤＣ出力電圧信号より小さい、コントローラ回路。
7. 請求項１に記載のコントローラ回路であって、
   前記第２の出力電圧フィードバック入力における第２のフィードバック信号が前記モード基準入力におけるモード基準信号より小さいことに応答して、前記電力モード制御回路が、前記第１のゲート制御入力における第１のゲート制御信号を前記第３のゲート制御出力における第３のゲート制御信号に配路することに関連する第１の状況に、前記モード選択出力におけるモード選択信号をセットするように構成され、
   前記第２の出力電圧フィードバック入力における第２のフィードバック信号が前記モード基準入力におけるモード基準信号より大きい場合、前記電力モード制御回路が、前記第２のゲート制御入力における第２のゲート制御信号を前記第３のゲート制御信号に配路することに関連する第２の状況に、前記モード選択信号をセットするように構成される、
   コントローラ回路。
8. 請求項１に記載のコントローラ回路であって、さらに、
   前記ＤＣ電圧出力と結合されるＤＣ電圧入力と、前記第１のゲート制御出力と結合される第１のゲート制御入力と、前記上限基準入力と結合される上限基準出力と、前記下限基準入力と結合される下限基準出力とを含む、最大電力点追従（ＭＰＰＴ）基準及びウィンドウ生成器回路、
   を含む、コントローラ回路。
9. 請求項８に記載のコントローラ回路であって、前記ＭＰＰＴ基準及びウィンドウ生成器回路が、
   クロック出力を含むクロック回路、
   前記ＤＣ電圧入力と、第３の出力電圧フィードバック出力とを含む分圧器回路、
   前記第３の出力電圧フィードバック出力と結合される第３の出力電圧フィードバック入力端子と、前記クロック出力と結合される第１のクロック端子と、電圧サンプル出力端子とを含む第１のサンプリング回路、
   前記電圧サンプル出力端子と結合される電圧サンプル入力端子と、前記クロック出力と結合される第２のクロック端子と、前の電圧サンプル出力端子とを含む第２のサンプリング回路、
   前記電圧サンプル出力端子と結合される第１のサンプル入力と、前記前の電圧サンプル出力端子と結合される第２のサンプル入力と、電力点遷移出力とを含むコンパレータ回路、
   前記電力点遷移出力と結合されるＪ及びＫ入力端子と、前記クロック出力と結合される第３のクロック端子と、ＪＫ出力端子とを含むＪＫフリップフロップ回路、及び、
   前記ＪＫ出力端子と結合される方向入力と、デルタ電圧出力とを含むデルタ電圧生成器回路、
   を含む、コントローラ回路。
10. 請求項９に記載のコントローラ回路であって、前記ＭＰＰＴ基準及びウィンドウ生成器回路がさらに、
    前記デルタ電圧出力と結合されるデルタ電圧入力と、前記クロック出力と結合されるクロック入力と、前記下限基準出力とを含む積分器回路、
    前記第１のゲート制御入力と、レベル調整出力とを含む位相ロックループ（ＰＬＬ）回路、及び、
    前記下限基準出力と結合される第２の下限基準入力と、前記レベル調整出力と結合されるレベル調整入力と、前記上限基準出力とを含むレベルシフティング回路、
    を含む、コントローラ回路。
11. 請求項１に記載のコントローラ回路であって、前記電力ハーベストコントローラ回路が、
    前記第１のＰＶ電圧入力と、入力電圧フィードバック出力とを含む分圧器回路、
    前記入力電圧フィードバック出力と結合される第１の入力電圧フィードバック入力と、前記上限基準入力と、セット出力とを含む第１のコンパレータ回路、
    前記入力電圧フィードバック出力と結合される第２の入力電圧フィードバック入力と、前記下限基準入力と、リセット出力とを含む第２のコンパレータ回路、及び、
    前記セット出力と結合されるセット入力端子と、前記リセット出力と結合されるリセット入力端子と、前記第１のゲート制御出力とを含むＳＲフリップフロップ回路、
    を含む、コントローラ回路。
12. 請求項１に記載のコントローラ回路であって、前記電圧制限コントローラ回路が、
    クロック出力を含む発振器回路、
    前記クロック出力と結合されるクロック入力と、波形出力とを含むランプ生成器回路、
    前記パルス幅基準入力と、前記第１の出力電圧フィードバック入力と、補償出力とを含むエラー増幅器回路、
    前記補償出力と結合される第１の入力と、前記波形出力と結合される第２の入力と、セット出力とを含むコンパレータ回路、及び、
    前記セット出力と結合されるセット入力端子と、前記クロック出力と結合されるリセット入力端子と、前記第２のゲート制御出力とを含むＳＲフリップフロップ回路、
    を含む、コントローラ回路。
13. 請求項１に記載のコントローラ回路であって、
    前記電力モード制御回路が、前記第２の出力電圧フィードバック入力と、前記モード基準入力と、前記モード選択出力とを含むコンパレータ回路を含む、
    コントローラ回路。
14. 光起電（ＰＶ）サブモジュールを制御するための方法であって、
    第１のＰＶ電圧入力における、前記ＰＶサブモジュールに関連するＰＶセルのストリングからの第１のＤＣストリング電圧信号と、上限基準入力における、前記第１のＤＣストリング電圧信号のための上限閾値を表す上限基準信号と、下限基準入力における、前記第１のＤＣストリング電圧信号のための下限閾値を表す下限基準信号とに基づいて、電力ハーベストコントローラ回路の第１のゲート制御出力において第１のゲート制御信号を生成すること、
    第１の出力電圧フィードバック入力における、前記ＰＶサブモジュールに関連するＤＣ出力電圧信号を表す第１のフィードバック信号と、パルス幅基準入力における、前記ＤＣ出力電圧信号のための第１の閾値を表すＰＷＭ基準信号とに基づいて、電圧制限コントローラ回路の第２のゲート制御出力において第２のゲート制御信号を生成すること、
    第２の出力電圧フィードバック入力における、前記ＤＣ出力電圧信号を表す第２のフィードバック信号と、モード基準入力における、前記ＤＣ出力電圧信号のための第２の閾値を表すモード基準信号とに基づいて、電力モード制御回路のモード選択出力においてモード選択信号を生成すること、
    モード選択入力における前記モード選択信号に応答して、マルチプレクサ回路の第１のゲート制御入力における前記第１のゲート制御信号、又は、第２のゲート制御入力における、前記第２のゲート制御出力からの前記第２のゲート制御信号を、第３のゲート制御出力における第３のゲート制御信号に配路すること、及び、
    第３のゲート制御入力における前記第３のゲート制御信号に応答して、スイッチングコンバータ回路の第２のＰＶ電圧入力における前記第１のＤＣストリング電圧信号を、ＤＣ電圧出力において前記ＤＣ出力電圧信号に変換すること、
    を含む、方法。
15. 請求項１４に記載の方法であって、さらに、
    前記ＰＶサブモジュールから電力をハーベストするために、前記第１のＰＶ電圧入力における前記第１のＤＣストリング電圧信号の変化に応答して、前記第１のゲート制御出力における前記第１のゲート制御信号を調整することを含む、方法。
16. 請求項１４に記載の方法であって、さらに、
    ＤＣ電圧入力における前記ＤＣ出力電圧信号と、第１のゲート制御入力における前記第１のゲート制御信号とに基づいて、最大電力点追従（ＭＰＰＴ）基準及びウィンドウ生成器回路のそれぞれの上限基準出力及び下限基準出力において前記上限基準信号及び前記下限基準信号ＶＲＦを生成することを含む、方法。
17. 請求項１６に記載の方法であって、
    前記ＭＰＰＴ基準及びウィンドウ生成器回路が、クロック回路、分圧器回路、第１のサンプリング回路、第２のサンプリング回路、コンパレータ回路、ＪＫフリップフロップ回路、及びデルタ電圧生成器回路を含み、
    前記方法がさらに、
    前記クロック回路のクロック出力においてクロック信号を生成すること、
    第２のＤＣ電圧入力における前記ＤＣ出力電圧信号に基づいて、前記分圧器回路の第３の出力電圧フィードバック出力において第３のフィードバック信号を生成すること、
    現在の出力電圧サンプル信号を形成するために、前記第１のサンプリング回路の第３の出力電圧フィードバック入力端子における前記第３のフィードバック信号をサンプリングし、第１のクロック端子における前記クロック信号の立ち上がり又は立ち下がり遷移に応答して、前記現在の出力電圧サンプル信号を電圧サンプル出力端子に提供すること、
    前の出力電圧サンプル信号を形成するために、前記第２のサンプリング回路の電圧サンプル入力端子における前記現在の出力電圧サンプル信号をサンプリングし、第２のクロック端子における前記クロック信号の立ち上がり又は立ち下がり遷移に応答して、前記前の出力電圧サンプル信号を前の電圧サンプル出力端子に提供すること、
    前記コンパレータ回路の電力点遷移出力において電力点遷移信号を生成することであって、前記電力点遷移信号が、第１のサンプル入力における前記現在の出力電圧サンプル信号が、第２のサンプル入力における前記前の出力電圧サンプル信号より大きいことを示す第１の状況と、前記現在の出力電圧サンプル信号が前記前の出力電圧サンプル信号より小さいことを示す第２の状況とを有する、前記電力点遷移信号を生成すること、
    Ｊ及びＫ入力端子における前記電力点遷移信号の前記第１の状況に応答する第１の状況と、前記電力点遷移信号の前記第２の状況に応答する第２の状況とにおいて、前記ＪＫフリップフロップ回路のＪＫ出力端子において方向信号を生成すること、
    方向入力における前記方向信号の前記第１の状況に応答して、前記デルタ電圧生成器回路のデルタ電圧出力において、正電圧を備えるデルタ電圧信号を生成すること、及び、
    前記方向信号の前記第２の状況に応答して、負電圧を備える前記デルタ電圧信号を生成すること、
    を含む、方法。
18. 請求項１７に記載の方法であって、
    前記ＭＰＰＴ基準及びウィンドウ生成器回路がさらに、積分器回路、位相ロックループ（ＰＬＬ）回路、及びレベルシフティング回路を含み、
    前記方法がさらに、
    デルタ電圧入力における前記デルタ電圧信号とクロック入力における前記クロック信号とに基づいて、前記積分器回路の下限基準出力において前記下限基準信号を生成すること、
    第１のゲート制御入力における前記第１のゲート制御信号に応答して、前記ＰＬＬ回路のレベル調整出力においてレベル調整信号を生成すること、及び、
    レベル調整入力における前記レベル調整信号に基づいて、第２の下限基準入力における前記下限基準信号をシフトすることによって、前記レベルシフティング回路の上限基準出力において前記上限基準信号を生成すること、
    を含み、
    前記積分器回路が、前記下限基準信号を形成するために、前記クロック入力における前記クロック信号の立ち上がり又は立ち下がり遷移に応答して、前記デルタ電圧信号の前記正電圧を前の下限基準信号に付加するように、及び、前記クロック信号の立ち上がり又は立ち下がり遷移に応答して、前記前の下限基準信号から、前記デルタ電圧信号の前記負電圧を減算するように構成される、
    方法。
19. 請求項１４に記載の方法であって、
    前記電力ハーベストコントローラ回路が、分圧器回路、第１のコンパレータ回路、第２のコンパレータ回路、及びＳＲフリップフロップ回路を含み、
    前記方法がさらに、
    第１のＰＶ電圧入力における前記第１のＤＣストリング電圧信号に基づいて、前記分圧器回路の入力電圧フィードバック出力において入力電圧フィードバック信号を生成すること、
    第１の入力電圧フィードバック入力における前記入力電圧フィードバック信号と、上限基準入力における前記上限基準信号とに基づいて、前記第１のコンパレータ回路のセット出力においてセット信号を生成すること、
    第２の入力電圧フィードバック入力における前記入力電圧フィードバック信号と、下限基準入力における前記下限基準信号とに基づいて、前記第２のコンパレータ回路のリセット出力においてリセット信号を生成すること、及び、
    セット入力端子における前記セット信号に応答して、前記ＳＲフリップフロップ回路の出力端子を第１の状況にセットすることと、リセット入力端子における前記リセット信号に応答して、前記出力端子を第２の状況にセットすることとによって、前記第１のゲート制御信号を生成すること、
    を含む、方法。
20. 請求項１４に記載の方法であって、
    前記電圧制限コントローラ回路が、発振器回路、ランプ生成器回路、エラー増幅器回路、コンパレータ回路、及びＳＲフリップフロップ回路を含み、
    前記方法がさらに、
    前記発振器回路のクロック出力においてクロック信号を生成すること、
    クロック入力における前記クロック信号に基づいて、第１の所定の振幅から第２の所定の振幅に繰り返しランプする前記ランプ生成器回路の波形出力でランプ信号を生成すること、
    パルス幅基準入力における前記ＰＷＭ基準信号と第１の出力電圧フィードバック入力における前記第１のフィードバック信号との差に基づいて、前記エラー増幅器回路の補償出力において補償信号を生成すること、
    第１の入力における前記補償信号と第２の入力における前記ランプ信号とに基づいて、前記コンパレータ回路のセット出力においてセット信号を生成すること、及び、
    セット入力端子における前記セット信号に応答して、前記ＳＲフリップフロップ回路の出力端子を第１の状況にセットすることと、リセット入力端子における前記クロック信号に応答して、前記出力端子を第２のコンディショにセットすることとによって、前記第２のゲート制御信号を生成すること、
    を含む、方法。
21. 請求項１４に記載の方法であって、
    前記電力モード制御回路がコンパレータ回路を含み、
    前記方法がさらに、
    第２の出力電圧フィードバック入力における前記第２のフィードバック信号が、モード基準入力における前記モード基準信号より小さいことに応答して、前記モード選択信号が、前記第１のゲート制御入力における前記第１のゲート制御信号を前記第３のゲート制御出力における前記第３のゲート制御信号に配路することに関連する第１の状況にセットされるように、又は、第２の出力電圧フィードバック入力における前記第２のフィードバック信号がモード基準入力における前記モード基準信号より大きい場合、前記モード選択信号が、前記第２のゲート制御入力における前記第２のゲート制御信号を前記第３のゲート制御信号に配路することに関連する第２の状況にセットされるように、前記コンパレータ回路のモード選択出力において前記モード選択信号を生成すること、及び、
    前記モード選択出力からの前記モード選択信号を前記モード選択入力に提供すること、
    を含む、方法。
22. 光起電（ＰＶ）サブモジュールのためのコントローラ回路であって、
    ＤＣ電圧入力と、第１のゲート制御入力と、上限基準出力と、下限基準出力とを含む最大電力点追従（ＭＰＰＴ）基準及びウィンドウ生成器回路、
    第１のＰＶ電圧入力と、前記上限基準出力と結合される上限基準入力と、前記下限基準出力と結合される下限基準入力と、前記第１のゲート制御入力と結合されるゲート制御出力とを含む電力ハーベストコントローラ回路、及び、
    第２のＰＶ電圧入力と、前記ゲート制御出力と結合される第２のゲート制御入力と、前記ＤＣ電圧入力と結合されるＤＣ電圧出力とを含むスイッチングコンバータ回路、
    を含む、コントローラ回路。
23. 請求項２２に記載のコントローラ回路であって、前記ＭＰＰＴ基準及びウィンドウ生成器回路が、
    クロック出力を含むクロック回路、
    前記ＤＣ電圧入力と出力電圧フィードバック出力とを含む分圧器回路、
    前記出力電圧フィードバック出力と結合される出力電圧フィードバック入力端子と、前記クロック出力と結合される第１のクロック端子と、電圧サンプル出力端子とを含む第１のサンプリング回路、
    前記電圧サンプル出力端子と結合される電圧サンプル入力端子と、前記クロック出力と結合される第２のクロック端子と、前の電圧サンプル出力端子とを含む第２のサンプリング回路、
    前記電圧サンプル出力端子と結合される第１のサンプル入力と、前記前の電圧サンプル出力端子と結合される第２のサンプル入力と、電力点遷移出力とを含むコンパレータ回路、
    前記電力点遷移出力と結合されるＪ及びＫ入力端子と、前記クロック出力と結合される第３のクロック端子と、ＪＫ出力端子とを含むＪＫフリップフロップ回路、及び、
    前記ＪＫ出力端子と結合される方向入力と、デルタ電圧出力とを含むデルタ電圧生成器回路、
    を含む、コントローラ回路。
24. 請求項２３に記載のコントローラ回路であって、前記ＭＰＰＴ基準及びウィンドウ生成器回路がさらに、
    前記デルタ電圧出力と結合されるデルタ電圧入力と、前記クロック出力と結合されるクロック入力と、前記下限基準出力とを含む積分器回路、
    前記ゲート制御出力と結合される前記第１のゲート制御入力と、レベル調整出力とを含む位相ロックループ（ＰＬＬ）回路、及び、
    前記下限基準出力と結合される第２の下限基準入力と、前記レベル調整出力と結合されるレベル調整入力と、前記上限基準出力とを含むレベルシフティング回路、
    を含む、コントローラ回路。
25. 請求項２２に記載のコントローラ回路であって、前記電力ハーベストコントローラ回路が、
    前記第１のＰＶ電圧入力と、入力電圧フィードバック出力とを含む分圧器回路、
    前記入力電圧フィードバック出力と結合される第１の入力電圧フィードバック入力と、前記上限基準入力と、セット出力とを含む第１のコンパレータ回路、
    前記入力電圧フィードバック出力と結合される第２の入力電圧フィードバック入力と、前記下限基準入力と、リセット出力とを含む第２のコンパレータ回路、及び、
    前記セット出力と結合されるセット入力端子と、前記リセット出力と結合されるリセット入力端子と、前記ゲート制御出力とを含むＳＲフリップフロップ回路、
    を含む、コントローラ回路。

Images