JP2022506259A

JP2022506259A - メモリ内のデータ再配置

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Publication number: JP2022506259A
Application number: JP2021523480A
Authority: JP
Inventors: ニールエー．ガルボ
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2018-11-01
Filing date: 2019-10-09
Publication date: 2022-01-17
Also published as: KR20210063432A; CN112997160A; EP3874374A1; US10795576B2; WO2020091962A1; US20200142589A1; US20210019052A1; EP3874374A4

Abstract

本開示は、メモリ内でデータ再配置を行うための装置、方法、及びシステムを含む。実施形態は、コントローラと、メモリセルの複数の物理ユニットを有するメモリとを含む。物理ユニットのそれぞれには、異なるシーケンシャル物理アドレスが対応付けられており、第１のいくつかの物理ユニットはデータを記憶しており、第２のいくつかの物理ユニットはデータを記憶しておらず、第２のいくつかの物理ユニットのそれぞれに対応付けられた物理アドレスは、シーケンス内の異なる連続物理アドレスである。コントローラは、第２のいくつかの物理ユニットに対応付けられた連続物理アドレスのうちの最初の物理アドレスの直前にあるシーケンス内物理アドレスを有する、第１のいくつかの物理ユニットのうちの物理ユニットに記憶されているデータを、第２のいくつかの物理ユニットに対応付けられた連続物理アドレスのうちの最後の物理アドレスに再配置し得る。

Description

本開示は、概して半導体メモリ及び方法に関し、より具体的にはメモリ内のデータ再配置に関する。

メモリデバイスは、通常、コンピュータまたは他の電子デバイスに、内部の半導体集積回路として、及び／または外部の取り外し可能なデバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多数の異なるタイプのメモリが存在する。揮発性メモリは、データを保持するために電力を要し得、揮発性メモリには、数ある中でも、ランダムアクセスメモリ（ＲＡＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、及び同期式動的ランダムアクセスメモリ（ＳＤＲＡＭ）が含まれ得る。不揮発性メモリは、電力供給のない時も記憶データを保持することで永続的にデータを提供することができ、不揮発性メモリには、数ある中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、並びに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、及び磁気ランダムアクセスメモリ（ＭＲＡＭ）などの抵抗可変メモリが含まれ得る。

メモリデバイスを一緒に組み合わせて、ソリッドステートドライブ（ＳＳＤ）、組み込みマルチメディアカード（ｅ．ＭＭＣ）、及び／またはユニバーサルフラッシュストレージ（ＵＦＳ）デバイスが形成され得る。ＳＳＤ、ｅ．ＭＭＣ、及び／またはＵＦＳデバイスは、様々なタイプの不揮発性メモリ及び揮発性メモリの中でも、不揮発性メモリ（例えばＮＡＮＤフラッシュメモリ及び／またはＮＯＲフラッシュメモリ）を含み得、且つ／または揮発性メモリ（例えばＤＲＡＭ及び／またはＳＤＲＡＭ）を含み得る。不揮発性メモリは、数ある中でも、パーソナルコンピュータ、ポータブルメモリスティック、デジタルカメラ、携帯電話、ＭＰ３プレイヤーなどのポータブルミュージックプレーヤ、ムービープレーヤといった幅広い電子用途で使用され得る。

フラッシュメモリデバイスは、例えば、フローティングゲートなどの電荷貯蔵構造にデータを記憶するメモリセルを含み得る。フラッシュメモリデバイスは通常、高い記憶密度、高い信頼性、及び低消費電力を可能にする１トランジスタメモリセルを使用する。抵抗可変メモリデバイスは、記憶素子（例えば可変抵抗を有する抵抗メモリ素子）の抵抗状態に基づいてデータを記憶することができる抵抗メモリセルを含み得る。

メモリセルはアレイに配置でき、アレイアーキテクチャのメモリセルは、標的状態（例えば所望の状態）にプログラムすることができる。例えば、フラッシュメモリセルの電荷貯蔵構造（例えばフローティングゲート）に電荷をかけて、または電荷貯蔵構造から電荷を除去して、セルを特定のデータ状態にプログラムすることができる。セルの電荷貯蔵構造に貯蔵された電荷は、セルの閾値電圧（Ｖｔ）を示し得る。フラッシュメモリセルの状態は、セルの電荷貯蔵構造に貯蔵された電荷（例えばＶｔ）を検知することにより特定され得る。

追加例として、抵抗メモリセルは、抵抗メモリ素子の抵抗レベルを変化させることにより、標的データ状態に対応するデータを記憶するようにプログラムすることができる。セルに対し（例えばセルの抵抗メモリ素子に対し）、特定の期間、正または負の電気パルス（例えば正または負の電圧または電流パルス）などの電界またはエネルギーのソースを印加することにより、抵抗メモリセルを標的データ状態（例えば特定の抵抗状態に対応する標的データ状態）にプログラムすることができる。抵抗メモリセルの状態は、印加された呼掛け電圧（ｉｎｔｅｒｒｏｇａｔｉｏｎｖｏｌｔａｇｅ）に応答してセルを流れる電流を検知することにより、特定され得る。検知電流は、セルの抵抗レベルに基づいて変化し、セルの状態を示し得る。

シングルレベルメモリセル（ＳＬＣ）は、２つの異なるデータ状態のうちの１つの標的データ状態にプログラムでき、これらは、２進単位の１または０により表され得る。いくつかのフラッシュメモリセル及び抵抗メモリセルは、３つ以上のデータ状態（例えば１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、及び１１１０）のうちの１つの標的データ状態にプログラムできる。このようなセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と称され得る。ＭＬＣは、各セルが２桁以上（例えば２ビット以上）を表し得るため、メモリセルの数を増やすことなく、より高密度のメモリを提供することができる。

本開示の実施形態による、いくつかの物理ブロックを有するメモリアレイの一部の図を示す。本開示の実施形態による、ホストと、メモリデバイスの形態の装置とを含むコンピューティングシステムのブロック図である。本開示の実施形態による、メモリセルの複数の物理ユニットを含むメモリセルのグループの概念例を示す。本開示の実施形態によるメモリで行われる一連のデータ再配置動作の概念例を示す。本開示の実施形態による、メモリ内のデータ再配置先である物理的位置を識別するための代数マッピングの方法を示す。

ウェアレベリング動作（例えばスキーム）は、プログラム（例えば書き込み）動作により生じ得るメモリセルの摩耗を、メモリにわたりより均一に分散させるために、メモリの１つの物理的位置に現在記憶されているデータを、メモリの別の物理的位置に再配置する動作を含み得る、及び／または指し得る。ウェアレベリング動作を行うことにより、メモリの性能が向上し得（例えば速度が上がり、信頼性が高まり、及び／または消費電力が減少し得）、及び／またはメモリの耐久性（例えば寿命）が高められ得る。

従来のウェアレベリング動作は、テーブルを使用してメモリ内のデータを再配置し得る。しかしながら、このようなテーブルは、大きくなり得（例えば大量のメモリ領域を使用し得）、複雑であり得（例えば大量のリソースを使用し得）、ウェアレベリング動作を遅くし得る（例えばメモリに遅延を生じさせ得る）。

対照的に、本開示によるデータ再配置動作（例えばウェアレベリング動作）は、代数マッピング（例えば論理アドレスと物理アドレスとの代数マッピング）を維持して、データ再配置先である物理的位置を識別するのに使用し得る。従って、本開示によるデータ再配置動作は、従来のウェアレベリング動作と比べて、より少ないメモリ領域を使用し得、より少ないリソースを使用し得、より速くなり得る。さらに、本開示によるデータ再配置動作は、従来のウェアレベリング動作と比べて、メモリの性能及び／または耐久性が（例えば理論上最大値近くまで）大幅に向上し得る。

さらに、現在の作業負荷に対する摩耗をメモリ全体で調和させ、メモリの現在のニーズに合わせてメモリの耐久性を向上または低下させ、メモリを摩滅させる特定の作業負荷に関して耐久性要件を満たし、及び／または様々なタイプのメモリにウェアレベリングを適応させるために、本開示によるデータ再配置動作は、柔軟及び／または変更可能（例えば調整可能）であり得る。対照的に、従来のウェアレベリング動作には、このような柔軟性は存在し得ない。さらに、本開示によるデータ再配置動作は、メモリの早期障害を引き起こすことを意図した標的メモリセルに対する異常な作業負荷及び／または攻撃を、防御することができる。

さらに、従来のウェアレベリング動作は、ハードウェアでは実施不可能であり得る。対照的に、本開示によるデータ再配置動作（例えばウェアレベリング動作）は、ハードウェアで実施可能であり得る。例えば、本開示によるデータ再配置動作は、メモリのコントローラにおいて、完全にハードウェアで、またはハードウェア及びソフトウェアの組み合わせで、実施可能であり得る。従って、本開示によるデータ再配置動作は、メモリの待ち時間に影響を与えないことがあり得、メモリに追加のオーバーヘッドを加えないことがあり得る。

本明細書で使用される「ａ」、「ａｎ」、または「いくつかの（ａｎｕｍｂｅｒｏｆ）」は、１つ以上のものを指し得、「複数の（ａｐｌｕｒａｌｉｔｙｏｆ）」は、２つ以上のものを指し得る。例えば、メモリデバイス（ａｍｅｍｏｒｙｄｅｖｉｃｅ）は、１つ以上のメモリデバイスを指し得、複数のメモリデバイスは、２つ以上のメモリデバイスを指し得る。さらに、特に図面の参照番号に関して本明細書で使用される指示子「Ｒ」、「Ｂ」、「Ｓ」、及び「Ｎ」は、指示子により指定されたいくつかの特定の特徴が、本開示のいくつかの実施形態に含まれ得ることを示す。

本明細書の図は、最初の一桁または複数桁が図面の図番号に対応し、残りの桁が図面の要素または構成要素を識別する番号付け規則に従う。異なる図面間の類似の要素または構成要素は、類似の数字を使用することで識別され得る。例えば、１０１は図１の要素「０１」を指し得、類似の要素が図２では２０１と称され得る。

図１は、本開示の実施形態による、いくつかの物理ブロックを有するメモリアレイ１０１の一部の図を示す。メモリアレイ１０１は、例えば、ＮＡＮＤフラッシュメモリアレイであり得る。追加例として、メモリアレイ１０１は、数ある中でも、例えば三次元クロスポイント（３ＤＸＰｏｉｎｔ）メモリアレイなどのストレージクラスメモリ（ＳＣＭ）アレイ、強誘電性ＲＡＭ（ＦＲＡＭ）アレイ、またはＰＣＲＡＭ、ＲＲＡＭ、もしくはスピントルクトランスファ（ＳＴＴ）アレイなどの抵抗可変メモリアレイであり得る。さらに、図１には示されていないが、メモリアレイ１０１は、メモリアレイ１０１の動作に関連する様々な周辺回路と一緒に、特定の半導体ダイ上に配置され得る。

図１に示されるように、メモリアレイ１０１は、メモリセルのいくつかの物理ブロック１０７－０（ブロック０）、１０７－１（ブロック１）、．．．、１０７－Ｂ（ブロックＢ）を有する。メモリセルは、単一のレベルセル、及び／または、例えば２レベルセル、３レベルセル（ＴＬＣ）、もしくは４レベルセル（ＱＬＣ）などのマルチレベルセルであり得る。例として、メモリアレイ１０１内の物理ブロックの数は、１２８ブロック、５１２ブロック、または１，０２４ブロックであり得るが、実施形態では、メモリアレイ１０１内の物理ブロックの数は、特定の２の指数またはいずれの特定の数に限定されない。

メモリセルのいくつかの物理ブロック（例えばブロック１０７－０、１０７－１、．．．、１０７－Ｂ）は、メモリセルの平面に含まれ得、メモリセルのいくつかの平面は、ダイ上に含まれ得る。例えば、図１に示される例では、各物理ブロック１０７－０、１０７－１、．．．、１０７－Ｂは、単一のダイの一部であり得る。すなわち、図１に示されるメモリアレイ１０１の一部は、メモリセルのダイであり得る。

図１に示されるように、各物理ブロック１０７－０、１０７－１、．．．、１０７－Ｂは、アクセスライン（例えばワードライン）に接続されたメモリセルのいくつかの物理行（例えば１０３－０、１０３－１、．．．、１０３－Ｒ）を含む。各物理ブロックの行（例えばワードライン）の数は３２であり得るが、実施形態では、物理ブロック毎の行１０３－０、１０３－１、．．．、１０３－Ｒの数は、特定数に限定されない。さらに、図１には示されていないが、メモリセルは、センスライン（例えばデータライン及び／またはデジットライン）に接続され得る。

当業者が認識するように、各行１０３－０、１０３－１、．．．、１０３－Ｒは、メモリセルのいくつかのページ（例えば物理ページ）を含み得る。物理ページは、プログラミング及び／または検知の単位（例えば機能グループとして一緒にプログラム及び／または検知されるいくつかのメモリセル）を指す。図１に示される実施形態では、各行１０３－０、１０３－１、．．．、１０３－Ｒは、メモリセルの１つの物理ページを含む。しかしながら、本開示の実施形態は、このように限定されない。例えば、実施形態では、各行は、メモリセルの複数の物理ページ（例えば偶数のビットラインに接続されたメモリセルの１つ以上の偶数ページと、奇数のビットラインに接続されたメモリセルの１つ以上の奇数ページ）を含み得る。さらに、マルチレベルセルを含む実施形態の場合、メモリセルの物理ページは、データの複数のページ（例えば論理ページ）を記憶し得る（例えばデータの上位ページ及びデータの下位ページを記憶し得、物理ページ内の各セルは、データの上位ページに対する１つ以上のビットと、データの下位ページに対する１つ以上のビットとを記憶する）。

図１に示されるように、メモリセルのページは、いくつかの物理セクタ１０５－０、１０５－１、．．．、１０５－Ｓ（例えばメモリセルのサブセット）を含み得る。セルの各物理セクタ１０５－０、１０５－１、．．．、１０５－Ｓは、データのいくつかの論理セクタを記憶し得る。さらに、データの各論理セクタは、データの特定のページの一部に対応し得る。例として、特定の物理セクタに記憶されたデータの第１の論理セクタは、データの第１のページに対応する論理セクタに該当し得、特定の物理セクタに記憶されたデータの第２の論理セクタは、データの第２のページに対応し得る。各物理セクタ１０５－０、１０５－１、．．．、１０５－Ｓは、システムデータ及び／またはユーザデータを記憶し得、及び／またはエラー訂正コード（ＥＣＣ）データ、論理ブロックアドレス（ＬＢＡ）データ、及びメタデータなどのオーバーヘッドデータを含み得る。

論理ブロックアドレス指定は、データの論理セクタを識別するためにホストにより使用され得るスキームである。例えば、各論理セクタは、一意的な論理ブロックアドレス（ＬＢＡ）に対応し得る。さらに、ＬＢＡはまた、メモリのデータのその論理セクタの物理的位置を示し得る物理ブロックアドレス（ＰＢＡ）などの物理アドレスに対応し得る（例えば動的にマッピングされ得る）。データの論理セクタは、いくつかのバイト（例えば２５６バイト、５１２バイト、１，０２４バイト、または４，０９６バイト）のデータであり得る。しかしながら、実施形態は、これらの例に限定されない。

物理ブロック１０７－０、１０７－１、．．．、１０７－Ｂ、行１０３－０、１０３－１、．．．、１０３－Ｒ、セクタ１０５－０、１０５－１、．．．、１０５－Ｓ、及びページに関して、他の構成も可能であることに留意されたい。例えば、物理ブロック１０７－０、１０７－１、．．．、１０７－Ｂの行１０３－０、１０３－１、．．．、１０３－Ｒは、それぞれ、例えば５１２バイトよりも多いまたは少ないデータを含み得る単一の論理セクタに対応するデータを記憶し得る。

図２は、本開示の実施形態による、ホスト２０２と、メモリデバイス２０６の形態の装置とを含むコンピューティングシステム２００のブロック図である。本明細書で使用される「装置」は、例えば回路もしくは複数の回路、ダイもしくは複数のダイ、モジュールもしくは複数のモジュール、デバイスもしくは複数のデバイス、またはシステムもしくは複数のシステムなどの様々な構造または構造の組み合わせのうちのいずれかを指し得るが、これらに限定されない。さらに、実施形態では、コンピューティングシステム２００は、メモリデバイス２０６に類似するいくつかのメモリデバイスを含み得る。

図２に示される実施形態では、メモリデバイス２０６は、いくつかのメモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎを有するメモリ２１６を含み得る。メモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎは、図１に関連して前述されたメモリアレイ１０１に類似し得る。例えば、メモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎは、ＮＡＮＤフラッシュメモリアレイ及び／またはＳＣＭアレイであり得る。

メモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎは、メモリセルのいくつかのグループ（例えばゾーンまたは領域）を含み得る（例えば分割され得る）。各グループは、例えば図１に関連して前述されたメモリアレイ１０１と同様に、メモリセルの複数の物理ページ及び／またはブロックなどのメモリセルの複数の物理ユニットを含み得る。メモリセルの物理ユニット（例えば物理ページまたはブロック）は、図１に関連して前述されたように、プログラミング及び／または検知の単位（例えば機能グループとして一緒にプログラム及び／または検知されるいくつかのメモリセル）を指し得る。

メモリセルの各グループの物理ユニットのそれぞれには、異なるシーケンシャル物理アドレス（例えば物理アドレスのシーケンスにおける異なる物理アドレス）が対応付けられ得る。各グループの第１のいくつかの物理ユニットは、記憶データ（例えばユーザデータ）を有し得、各グループのこれらの第１のいくつかの物理ユニットにはそれぞれ、異なるシーケンシャル論理アドレス（例えば論理アドレスのシーケンスにおける異なる論理アドレス）が対応付けられ得る。各グループの第２のいくつかの（例えば残りの）物理ユニットは、記憶データまたは対応付けられたシーケンシャル論理アドレスを有し得ず、各グループの第２のいくつかの物理ユニットのそれぞれに対応付けられた物理アドレスは、シーケンス内の異なる連続物理アドレスであり得る。各グループの第１のいくつかの物理ユニットは、そのグループのユーザユニットと本明細書では称され得、各グループの第２のいくつかの物理ユニットは、そのグループのスペアユニットと本明細書では称され得る。メモリセルのグループのユーザユニット及びスペアユニットを示す例が、本明細書でさらに説明される（例えば図３に関連して）。

実施形態では、メモリセルの各グループの物理ユニットのそれぞれは、同一サイズを有し得る。例えば、各グループの物理ユニットのそれぞれは、同じ数のメモリセルを有し得、及び／または同じ量のデータを記憶することが可能であり得る。さらに、各グループのユーザユニットの数及びスペアユニットの数の最大公約数が１となるように、メモリセルの各グループのスペアユニットは、素数の個数の物理ユニットを含み得る（例えば各グループのスペアユニットの数は素数であり得る）。本明細書でさらに説明されるように、各グループのユーザユニットの数とスペアユニットの数とのこのような素数関係により、グループのスペアユニットがグループを通して移動する（例えばスライドする）時にグループのスペアユニットの変動を防ぐことができる。

図２に示されるように、ホスト２０２は、インターフェース２０４を介してメモリデバイス２０６に接続され得る。ホスト２０２及びメモリデバイス２０６は、インターフェース２０４を介して通信し得る（例えばコマンド及び／またはデータを送信し得る）。ホスト２０２は、数あるホストシステムの中でも、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録及び再生デバイス、携帯電話、ＰＤＡ、メモリカードリーダ、またはインターフェースハブであり得、メモリアクセスデバイス（例えばプロセッサ）を含み得る。「プロセッサ」は、並列処理システム、いくつかのコプロセッサなどの１つ以上のプロセッサを意図し得ることを、当業者は理解するであろう。

インターフェース２０４は、標準化された物理インターフェースの形態であり得る。例えば、メモリデバイス２０６がコンピューティングシステム２００の情報ストレージに使用される場合、インターフェース２０４は、数ある物理コネクタ及び／または物理インターフェースの中でも、シリアルアドバンスドテクノロジアタッチメント（ＳＡＴＡ）物理インターフェース、周辺機器相互接続エクスプレス（ＰＣＩｅ）物理インターフェース、ユニバーサルシリアルバス（ＵＳＢ）物理インターフェース、または小型コンピュータシステムインターフェース（ＳＣＳＩ）であり得る。しかしながら、一般に、インターフェース２０４は、インターフェース２０４と互換性のあるレセプタを有するメモリデバイス２０６とホスト（例えばホスト２０２）との間で、制御信号、アドレス信号、情報信号（例えばデータ）、及び他の信号を渡すインターフェースを提供し得る。

メモリデバイス２０６は、ホスト２０２及びメモリ２１６（例えばメモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎ）と通信するためのコントローラ２０８を含む。例えば、コントローラ２０８は、数ある動作の中でも、データの検知（例えば読み出し）、データのプログラム（例えば書き込み）、データの移動、及び／またはデータの消去を行う動作を含む動作を、メモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎに対し実行するコマンドを送信し得る。

コントローラ２０８は、メモリ２１６と同じ物理デバイス（例えば同じダイ）上に含まれ得る。あるいは、コントローラ２０８は、メモリ２１６を含む物理デバイスに通信可能に接続された別個の物理デバイス上に含まれ得る。実施形態では、コントローラ２０８の構成要素は、分散コントローラとして、複数の物理デバイスにわたり分散され得る（例えばメモリと同じダイ上のいくつかの構成要素、及び異なるダイ、モジュール、または基板上のいくつかの構成要素となり得る）。

ホスト２０２は、メモリデバイス２０６と通信するためのホストコントローラ（図２に図示せず）を含み得る。ホストコントローラは、インターフェース２０４を介してメモリデバイス２０６にコマンドを送信し得る。ホストコントローラは、メモリデバイス２０６及び／またはメモリデバイス２０６上のコントローラ２０８と通信して、数ある動作の中でも、データ読み出し、データ書き込み、及び／またはデータ消去を行い得る。

メモリデバイス２０６のコントローラ２０８及び／またはホスト２０２のホストコントローラは、制御回路及び／または論理回路（例えばハードウェア及びファームウェア）を含み得る。実施形態では、メモリデバイス２０６のコントローラ２０８及び／またはホスト２０２のホストコントローラは、物理インターフェースを含むプリント回路基板に接続された特定用途向け集積回路（ＡＳＩＣ）であり得る。また、メモリデバイス２０６及び／またはホスト２０２は、揮発性メモリ及び／または不揮発性メモリのバッファと、いくつかのレジスタとを含み得る。

例えば、図２に示されるように、メモリデバイスは、回路２１０を含み得る。図２に示される実施形態では、回路２１０は、コントローラ２０８に含まれる。しかしながら、本開示の実施形態は、このように限定されない。例えば、実施形態では、回路２１０は、（例えばコントローラ２０８の代わりに）メモリ２１６に（例えば同じダイ上に）含まれ得る。回路２１０は、例えばハードウェア及び／またはソフトウェアを備え得る。

回路２１０は、本開示に従って、メモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎに記憶されているデータを再配置するウェアレベリング動作を実行し得る（例えばルックアップテーブルまたはアドレス変換テーブルなどのテーブルを使用せずに）。例えば、回路２１０は、メモリセルのグループに関して、そのグループのスペアユニットに対応付けられた連続物理アドレスのうちの最初の物理アドレスの直前（例えば目の前）にある物理アドレスシーケンス内の物理アドレスを有する、そのグループのユーザユニットの物理ユニットに記憶されているデータを、そのグループのスペアユニットに対応付けられた連続物理アドレスのうちの最後の物理アドレスに再配置し得る（例えばデータは、シーケンス内の最初のスペアユニットの直前にあるユーザユニットから、シーケンス内の最後のスペアユニットに再配置される）。すなわち、データ再配置元である物理ユニットに対応付けられた物理アドレスは、スペアユニットに対応付けられたシーケンシャル物理アドレスのうちの最初の物理アドレスの直前にあり、データ再配置先である物理ユニットに対応付けられた物理アドレスは、スペアユニットに対応付けられたシーケンシャル物理アドレスのうちの最後の物理アドレスである。このようなデータ再配置の結果、データ再配置元であるユーザユニットは、スペアユニットに対応付けられた連続物理アドレスのうちの最初の物理アドレスを有するスペアユニットとなり、スペアユニットに対応付けられた連続物理アドレスのうちの最後から２番目の物理アドレスを有するスペアユニットは、スペアユニットに対応付けられた連続物理アドレスのうちの最後の物理アドレスを有するスペアユニットとなり得る（例えばデータ再配置元であるユーザユニットは、シーケンス内の最初のスペアユニットとなり、シーケンス内の最後から２番目のスペアユニットは、シーケンス内の最後のスペアユニットとなる）。このようなデータ再配置動作を示す例が、本明細書でさらに説明される（例えば図４に関連して）。

実施形態では、回路２１０は、トリガーイベントに応じて、データを再配置するこのようなウェアレベリング動作を実行し得る。トリガーイベントは、例えば、メモリ２１６で行われている（例えば実行されている）プログラム動作の特定数であり得る。例えば、図２に示されるように、回路２１０は、メモリ２１６で実行されているプログラム動作の数をカウントし、実行されているプログラム動作の特定数に応じて、データ再配置を開始するための信号を送信することができるカウンタ２１２（例えば書き込み間隔カウンタ）を含み得る。次に、回路２１０は、カウンタ２１２からの開始信号に応じてデータ再配置動作を実行し得、データが再配置されると、カウンタ２１２はゼロにリセットされ得る。データ再配置をトリガーし得るプログラム動作の特定数は、グループの物理ユニットの総数（例えばユーザユニットとスペアユニットの合計）及びメモリ２１６の理論上最大耐久性に基づいて、選択され得る。例えば、グループの物理ユニットの総数が、メモリ２１６の理論上最大耐久性をプログラム動作の特定数で割ったものよりもはるかに少なくなるように、プログラム動作の特定数は選択され得る。

さらに、図２に示されるように、回路２１０は、レジスタ２１４を含み得る。レジスタ２１４は、シーケンス内の物理アドレスのうち最初の物理アドレスである物理アドレスシーケンス内の物理アドレスを有するグループのユーザユニットに対応付けられた論理アドレス（例えば論理アドレスを示す値）を記憶し得る（例えばユーザユニットの論理開始位置）。グループのスペアユニットがグループ全体を通して移動すると、レジスタ２１４は、１つの要素分インクリメントされ得る。

明確にするために、そして本開示の実施形態を曖昧にしないために、図２にでは示されていないが、メモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎがメモリセルの複数のグループを含む（例えば複数のグループに分割される）実施形態では、コントローラ２０８は、グループごとに、回路２１０に類似する追加の（例えば別個の）回路を含み得、これは、本開示に従って各自のグループに対しウェアレベリング動作を実行し得る。例えば、コントローラ２０８は、グループごとに別個の回路を含み得、これは、回路２１０に関して説明されたのと同様の方法で、各自のグループに対して、そのグループのスペアユニットに対応付けられた連続物理アドレスのうちの最初の物理アドレスの直前にある物理アドレスシーケンス内の物理アドレスを有する、そのグループのユーザユニットの物理ユニットに記憶されているデータを、そのグループのスペアユニットに対応付けられた連続物理アドレスのうちの最後の物理アドレスに再配置し得る。

このような方法で（例えば各グループが自身の別個の対応ウェアレベリング回路を有するように）メモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎを複数のグループに分割することにより、グループあたりのユーザユニットの数を削減することができる。グループあたりのユーザユニットの数を減らすことにより、各グループのスペアユニットがメモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎを通して循環する及び／または移動する頻度を増やすことができ、これにより、メモリ２１６の耐久性を、理論上最大値近くまで高めることができる。さらに、ゾーンスワップを実行することにより、メモリ２１６にわたる摩耗を均一化することができる。例えば、回路は、メモリ２１６の「ホット」ゾーン（例えばプログラム動作及び／または検知動作中に高頻度でデータがアクセスされているゾーン）を、メモリ２１６の「コールド」ゾーン（例えばプログラム動作及び／または検知動作中に低頻度でデータがアクセスされているゾーン）とスワップし得、これは、「ホット」ゾーンに関して特定の摩耗閾値を設定して（例えば拡張ベースアドレスカウンタを使用して）、あるゾーンのスペアユニットが当該ゾーンの全物理ユニットを通して循環する及び／または移動する回数を追跡することにより行われ得る。

実施形態では、回路２１０は、データが記憶されていないグループの物理ユニットの数（例えば数量）を変更（例えば調整）し得る（例えばグループのスペアユニットの数を変更し得る）。例えば、回路２１０は、グループのスペアユニットの数を増やして、メモリ２１６（例えばメモリ２１６のメモリセル）の耐久性（例えば寿命）を高め得る、またはグループのスペアユニットの数を減らして、より多くのユーザデータをメモリ２１６に記憶し得る（例えば記憶するためのスペースを作り得る）。グループのスペアユニットの数は、データがグループ内に再配置される前または再配置された後に、変更することができる。

グループのスペアユニットの数は、例えばメモリ２１６（例えばメモリ２１６のメモリセル）の平均耐久性（例えば寿命）に基づいて変更され得る。例えば、スペアユニットの数は、メモリ２１６の平均耐久性と一致するように調整され得る。追加例として、グループのスペアユニットの数は、メモリ２１６の作業負荷に基づいて変更され得る。例えば、スペアユニットの数は、メモリ２１６で実行されている、または実行される予定の特定の作業負荷の耐久性要件を満たすように調整され得る。追加例として、グループのスペアユニットの数は、メモリ２１６のタイプ（例えばＮＡＮＤフラッシュ、ＳＣＭなど）に基づいて変更され得る。例えば、スペアユニットの数は、メモリ２１６のタイプに対する書き込み耐久性パラメータに基づいて調整され得る。

データが再配置されると、回路２１０は、代数マッピングを使用して、データ再配置先であるメモリ２１６内の物理的位置を識別することができる。例えば、回路２１０は、代数マッピング（例えば論理対物理代数マッピング）を使用して、データ再配置先であるスペアユニットに対応付けられたシーケンス内の物理アドレスを識別する（例えば計算する）ことができる。例えば、回路２１０は、再配置されたデータを検知する動作中に（例えばその再配置されたデータを読み出す要求をホスト２０２から受信した際）、代数マッピングを使用して、データ再配置先であるスペアユニットに対応付けられたシーケンス内の物理アドレスを識別することができる。このような代数マッピングは、本明細書でさらに説明される（例えば図５に関連して）。

さらに、実施形態では、データが再配置されると、回路２１０は、ユーザユニットに対応付けられる論理アドレスをランダム化し得る。回路２１０は、例えばＦｅｉｓｔｅｌネットワーク、ランダム可逆バイナリマトリックス、または固定アドレスビットスクランブリングを利用する静的アドレスランダマイザを使用して、論理アドレスを中間アドレスにランダムにマッピングすることにより、ユーザユニットに対応付けられる論理アドレスをランダム化し得る。ユーザユニットに対応付けられる論理アドレスをランダム化することにより、（例えば空間的に離れた）大量に書き込まれた（例えばホット）ユーザユニットの空間相関を軽減することができ（さもなければ互いに空間的に近くなる傾向がある）、これにより、メモリ２１６の耐久性を論理上最大値近くまで高めることができる。

回路２１０は、メモリ２１６の寿命を通してメモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎに記憶されているデータをさらに再配置する追加の（例えば後続の）ウェアレベリング動作を実行し得る。例えば、回路２１０は、追加の（例えば後続の）トリガーイベントに応じてデータを再配置する追加の（例えば後続の）動作を行い得る。

例えば、本明細書で前述された例示的な動作の後に実行されるメモリ内のデータ再配置動作では、回路２１０は、前回の再配置動作のデータ再配置元であるユーザユニットに対応付けられた物理アドレスの直前にある（例えばシーケンス内でスペアユニットのうちの最初のスペアユニットに現在なっているユニットの直前にある）物理アドレスシーケンス内の物理アドレスを有する、ユーザユニットのうちの物理ユニットに記憶されているデータを、スペアユニットに対応付けられた連続物理アドレスのうちの前回最後から２番目であったスペアユニットの物理アドレスに（例えばシーケンス内でスペアユニットのうちの最後のユニットに現在なっているスペアユニットに）、再配置し得る。再度、このようなデータ再配置の結果、データ再配置元であるユーザユニットは、スペアユニットに対応付けられた連続物理アドレスのうちの最初の物理アドレスを有するスペアユニットとなり、スペアユニットに対応付けられた連続物理アドレスのうちの最後から２番目の物理アドレスを有するスペアユニットは、スペアユニットに対応付けられた連続物理アドレスのうちの最後の物理アドレスを有するスペアユニットとなり得、後続のデータ再配置動作が同様の方法で引き続き実行され得る。このような一連の後続のデータ再配置動作を示す例が、本明細書でさらに説明される（例えば図４に関連して）。

図２に示される実施形態は、本開示の実施形態を不明瞭にしないように図示されていない追加の回路、論理回路、及び／または構成要素を含み得る。例えば、メモリデバイス２０６は、Ｉ／Ｏ回路を介してＩ／Ｏコネクタにより提供されるアドレス信号をラッチするアドレス回路を含み得る。アドレス信号は、メモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎにアクセスするために、行デコーダ及び列デコーダにより受信及び復号化され得る。さらに、メモリデバイス２０６は、メモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎとは別個に、及び／またはメモリアレイ２０１－１、２０１－２、．．．、２０１－Ｎに加えて、例えばＤＲＡＭまたはＳＤＲＡＭなどのメインメモリを含み得る。

図３は、本開示の実施形態による、メモリセルの複数の物理ユニットを含む（例えばメモリセルの複数の物理ユニットに分割される）メモリセルのグループの概念例３２０を示す。図３に示される例では、グループには１３個の物理ユニット（例えば物理ユニット３２２－０～３２２－１２）が含まれる。しかしながら、本開示の実施形態は、グループあたりの物理ユニットの数は、特定数に限定されない。物理ユニットは、例えば、本明細書で前述されたように、プログラミング及び／または検知の単位であり得、それぞれの物理ユニットは、本明細書で前述されたように、同一のサイズを有し得る。

図３に示されるように、各物理ユニット３２２－０～３２２－１２には、異なるシーケンシャル物理アドレスが対応付けられている。それぞれの物理ユニットの物理アドレスは、その物理ユニットの括弧内の番号として図３に示される（例えば表される）。例えば、図３に示される例では、物理ユニット３２２－０の物理アドレスは０、物理ユニット３２２－１の物理アドレスは１というように、物理ユニット３２２－１２の物理アドレスが１２になるまで、物理アドレスのシーケンスは０～１２まで続く。

図３に示される例では、物理ユニット３２２－０～３２２－９は、データ（例えばユーザデータ）を記憶している。これらの物理ユニットは、まとめてユーザユニット３２４－１と称され得る。図３に示される例では、グループには１０個のユーザユニットが含まれるが、本開示の実施形態では、グループあたりのユーザユニットの数は特定数に限定されない。ただし、グループのメモリセルの理論上最大耐久性に達する前に、グループのスペアユニットがグループ内を複数回循環するのに十分なユーザユニットが、グループには含まれ得る。

図３に示されるように、ユーザユニット３２４－１のそれぞれには、異なるシーケンシャル論理アドレスが対応付けられており、これは、その物理ユニットの括弧外の番号で表されている。例えば、図３に示される例では、ユーザユニット３２２－０の論理アドレスは０、ユーザユニット３２２－１の論理アドレスは１というように、ユーザユニット３２２－９の論理アドレスが９になるまで、論理アドレスのシーケンスは０～９まで続く。

グループの論理アドレスシーケンス内の最初の論理アドレスを有するユーザユニットは、本明細書ではベースユニットと称され得る。例えば、図３に示される例では、ユーザユニット３２２－０は、ベースユニットである。本明細書でさらに説明されるように（例えば図５に関連して）、データ再配置先である物理的位置を識別するために、ベースユニットに対応付けられた物理アドレス（例えば図３に示される例では０）が代数マッピングの中で使用され得る。

図３に示される例では、物理ユニット３２２－１０～３２２－１２は、データを記憶してない。さらに、物理ユニット３２２－１０～３２２－１２には、これらの物理ユニット内の「Ｘ」で表されるように、シーケンシャル論理アドレスが対応付けられていない。これらの物理ユニットは、まとめてスペアユニット３２４－２と称され得、本明細書で前述されたように、素数の個数（例えば３個）の物理ユニットを含み得る。

図３に示されるように、スペアユニット３２４－２のそれぞれに対応付けられた物理アドレスは、グループの物理アドレスシーケンス内の異なる連続物理アドレスである。例えば、スペアユニット３２２－１０に対応付けられた物理アドレスは１０であり、スペアユニット３２２－１１に対応付けられた物理アドレスは１１であり、スペアユニット３２２－１２に対応付けられた物理アドレスは１２である。

グループのスペアユニットシーケンス内の最初のスペアユニットは、本明細書ではエッジユニットと称され得る。例えば、図３に示される例では、スペアユニット３２２－１０は、エッジユニットである。本明細書でさらに説明されるように（例えば図５に関連して）、データ再配置先である物理的位置を識別するために、エッジユニットに対応付けられた物理アドレス（例えば図３に示される例では１０）が代数マッピングの中で使用され得る。

図４は、本開示の実施形態によるメモリで行われる一連のデータ再配置動作の概念例４３０を示す。メモリは、例えば図２に関連して前述されたメモリ２１６であり得、メモリセルの複数の物理ユニットを有するメモリセルのグループを含み得、各ユニットには、図３に関連して前述されたのと同様の方法で、異なるシーケンシャル物理アドレス０～１２が対応付けられる。例えば図４に示されるように、グループは、図３に関連して前述されたのと同様に、０～９の異なるシーケンシャル論理アドレスがそれぞれに対応付けられた１０個のユーザユニットと、記憶データまたは対応付けられたシーケンシャル論理アドレスを有さない３個のスペアユニットと、を含み得る。データ再配置動作は、例えば図２に関連して前述された回路２１０により実行され得る。

図４の１行目（例えば一番上の行）は、一連のデータ再配置動作のうちの１回目のデータ再配置動作が行われる前のグループのユーザユニット及びスペアユニットの割り当てを示しており、図３に関連して説明された割り当てに類似する。例えば、図４に示されるように、ユーザユニットには、シーケンシャル物理アドレスのうちの最初の１０個（例えば０～９）が対応付けられており、スペアユニットには、シーケンシャル物理アドレスのうちの最後の３個（例えば１０～１２）が対応付けられている。

図４の１行目以降の後続の各行は、一連のデータ再配置動作がそれぞれ行われた後のグループのユーザユニット及びスペアユニットの割り当てを示す。例えば、図４の２行目は、１回目のデータ再配置動作が行われた後のユニット割り当てを示し、図４の３行目は、２回目のデータ再配置動作が行われた後のユニット割り当てを示し、以下同様に続いて、図４の最終行（例えば一番下の行）は、一連のデータ再配置動作のうちの最後のデータ再配置動作が行われた後のユニット割り当てを示す。

図４の２行目に示されるように、一連のデータ再配置動作のうちの１回目のデータ再配置動作の実行後、スペアユニットに対応付けられた連続物理アドレスのうちの最初の物理アドレスの直前（例えばすぐ左側）にあった物理アドレスシーケンス内の物理アドレスを有するユーザユニットに記憶されていたデータは、スペアユニットに対応付けられた連続物理アドレスのうちの最後の物理アドレスであったスペアユニットに、再配置された。すなわち、物理アドレスが９の物理ユニットに記憶されていたデータは、物理アドレスが１２の物理ユニットに再配置された。従って、２行目に示されるように、データ再配置元であるユーザユニット（例えば物理アドレスが９の物理ユニット）は、スペアユニットシーケンス内の最初のスペアユニットとなり、スペアユニットシーケンス内の最後から２番目のスペアユニットであったスペアユニット（例えば物理アドレスが１１の物理ユニット）は、スペアユニットシーケンス内の最後のスペアユニットとなった。

図４の３行目に示されるように、一連のデータ再配置動作のうちの２回目のデータ再配置動作の実行後、１回目のデータ再配置動作の後にスペアユニットに対応付けられた連続物理アドレスのうちの最初の物理アドレスの直前にあった物理アドレスシーケンス内の物理アドレスを有するユーザユニットに記憶されていたデータは、１回目のデータ再配置動作の後にスペアユニットに対応付けられた連続物理アドレスのうちの最後の物理アドレスであったスペアユニットに、再配置された。すなわち、物理アドレスが８の物理ユニットに記憶されていたデータは、物理アドレスが１１の物理ユニットに再配置された。従って、３行目に示されるように、２回目のデータ再配置動作中のデータ再配置元であるユーザユニット（例えば物理アドレスが８の物理ユニット）は、スペアユニットシーケンス内の最初のスペアユニットとなり、２回目のデータ再配置動作の前にスペアユニットシーケンス内の最後から２番目のスペアユニットであったスペアユニット（例えば物理アドレスが１０の物理ユニット）は、スペアユニットシーケンス内の最後のスペアユニットとなった。

図４の４行目に示されるように、一連のデータ再配置動作のうちの３回目のデータ再配置動作の実行後、２回目のデータ再配置動作の後にスペアユニットに対応付けられた連続物理アドレスのうちの最初の物理アドレスの直前にあった物理アドレスシーケンス内の物理アドレスを有するユーザユニットに記憶されていたデータは、２回目のデータ再配置動作の後にスペアユニットに対応付けられた連続物理アドレスのうちの最後の物理アドレスであったスペアユニットに、再配置された。すなわち、物理アドレスが７の物理ユニットに記憶されていたデータは、物理アドレスが１０の物理ユニットに再配置された。従って、４行目に示されるように、３回目のデータ再配置動作中のデータ再配置元であるユーザユニット（例えば物理アドレスが７の物理ユニット）は、スペアユニットシーケンス内の最初のスペアユニットとなり、３回目のデータ再配置動作の前にスペアユニットシーケンス内の最後から２番目のスペアユニットであったスペアユニット（例えば物理アドレスが９の物理ユニット）は、スペアユニットシーケンス内の最後のスペアユニットとなった。

シーケンスの残りのデータ再配置動作は、図４の残りの行に示されるように、同様の方法で続き得る。よって、データ再配置動作の効果は、スペアユニットがグループ全体を通して循環するまで、ユーザユニットを通してスペアユニットを順次移動させる（例えばスライドさせる）ことであることがわかる。本明細書で前述されたように（例えば図２に関連して）、一連のデータ再配置動作はそれぞれ、別個のトリガーイベントに応じて実行され得る。

図４に示される例示的な一連のデータ再配置動作は、１３個のデータ再配置動作を含むが、本開示の実施形態は、このように限定されない。例えば、メモリの寿命にわたり同様の方法で、追加のデータ再配置動作が続けて実行され得る（例えば後続のトリガーイベントに応じて）。

図５は、本開示の実施形態による、メモリ内のデータ再配置先である物理的位置を識別するための代数マッピングの方法５４０を示す。メモリは、例えば図２に関連して前述されたメモリ２１６であり得、メモリセルの複数の物理ユニット（例えばユーザユニット及びスペアユニット）を有するメモリセルのグループを含み得、各ユニットには、図２～図３に関連して前述されたのと同様の方法で、異なるシーケンシャル物理アドレスが対応付けられる。方法５４０（例えば図５に示される代数マッピング）は、例えば、図２に関連して前述された回路２１０により実行され得る。

ブロック５４２にて、再配置されたデータの物理アドレスが特定される（例えば計算される）。図５に示されるように、再配置されたデータの物理アドレス（ＰＡ）は、次の式により与えられる。
ＰＡ＝（ＬＡ＋ＢＡＳＥ）％（Ｕ＋Ｎ）
ＬＡは、メモリ内の再配置されたデータの論理アドレスであり、ＢＡＳＥは、グループのベースユニットに対応付けられた物理アドレスであり、Ｕは、グループ内のユーザユニットの数であり、Ｎは、グループ内のスペアユニットの数である（例えばＵ＋Ｎはグループ内の物理ユニットの総数である）。

ブロック５４４にて、ブロック５４２で計算された再配置されたデータの物理アドレスが、グループのエッジユニットに対応付けられた物理アドレス以上であるか否かが判定される。ブロック５４２で計算された物理アドレスがグループのエッジユニットに対応付けられた物理アドレス未満であると判定された場合、ブロック５４２で計算された物理アドレスは、メモリ内のデータ再配置先である物理的位置であると判定され、ブロック５４８にて、その物理アドレスは、識別された物理的位置（例えば識別された物理アドレス）として返される。

ブロック５４４にて、ブロック５４２で計算された物理アドレスがグループのエッジユニットに対応付けられた物理アドレス以上であると判定された場合、ブロック５４２で計算された物理アドレスは、メモリ内のデータ再配置先である物理的位置ではない。代わりに、方法５４０は、再配置されたデータの別の物理アドレスが特定される（例えば計算される）ブロック５４６に進む。図５に示されるように、この物理アドレス（ＰＡ）は、ブロック５４２で計算された物理アドレス（ＰＡ）にグループ内のスペアユニットの数（Ｎ）を加算することにより計算される。次に、ブロック５４６で計算されたこの物理アドレスは、ブロック５４８にて、データ再配置先である識別された物理的位置（例えば識別された物理アドレス）として返される。

本明細書では特定の実施形態が示され説明されたが、示される特定の実施形態は、同じ結果を達成するように意図された構成と置き換えられ得ることを、当業者は理解するであろう。本開示は、本開示のいくつかの実施形態の適合形態または変形形態を含むことを意図する。上記の説明は、例示目的であり、限定目的ではないことを理解されたい。上記の実施形態の組み合わせ、及び本明細書に具体的に記載されていない他の実施形態は、上記の説明を検討することで、当業者には明らかとなるであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。従って、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲と、添付の特許請求の範囲に権利を与えられた内容と同等物の全範囲とを参照して、特定されるべきである。

前述の発明を実施するための形態では、本開示を簡素化する目的で、いくつかの特徴が単一の実施形態にまとめられている。本開示のこの方法は、本開示の開示された実施形態が、各請求項に明確に列挙された特徴より多くの特徴を使用する必要があるという意図を反映するものとして、解釈されるべきではない。むしろ、下記の特許請求の範囲が反映するように、発明の主題は、開示された単一の実施形態の全ての特徴よりも少ない特徴で存在する。従って、下記の特許請求の範囲は、本明細書では発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立している。

Claims

メモリセルの複数の物理ユニットを有するメモリであって、
前記物理ユニットのそれぞれには、異なるシーケンシャル物理アドレスが対応付けられており、
第１のいくつかの前記物理ユニットには、データが記憶されており、
第２のいくつかの前記物理ユニットにはデータが記憶されておらず、前記第２のいくつかの物理ユニットのそれぞれに対応付けられた前記物理アドレスは、前記シーケンス内の異なる連続物理アドレスである、
前記メモリと、
前記第２のいくつかの物理ユニットに対応付けられた前記連続物理アドレスのうちの最初の物理アドレスの直前にある前記シーケンス内物理アドレスを有する、前記第１のいくつかの物理ユニットのうちの物理ユニットに記憶されているデータを、前記第２のいくつかの物理ユニットに対応付けられた前記連続物理アドレスのうちの最後の物理アドレスに再配置するように構成された回路と、
を備える装置。
前記回路は、データを記憶していない前記第２のいくつかの前記物理ユニットを変更するように構成される、請求項１に記載の装置。
前記回路は、前記第２のいくつかの物理ユニットに対応付けられた前記連続物理アドレスのうちの前記最後の物理アドレスに前記データが再配置された後に、データを記憶している前記第１のいくつかの物理ユニットに対応付けられる論理アドレスをランダム化するように構成される、請求項１に記載の装置。
前記メモリは、メモリセルの追加の複数の物理ユニットを含み、
前記追加の物理ユニットのそれぞれには、異なるシーケンシャル物理アドレスが対応付けられており、
第１のいくつかの前記追加の物理ユニットには、データが記憶されており、
第２のいくつかの前記追加の物理ユニットにはデータが記憶されておらず、前記第２のいくつかの追加の物理ユニットのそれぞれに対応付けられた前記物理アドレスは、前記シーケンス内の異なる連続物理アドレスであり、
前記第２のいくつかの追加の物理ユニットに対応付けられた前記連続物理アドレスのうちの最初の物理アドレスの直前にある前記シーケンス内物理アドレスを有する、前記第１のいくつかの追加の物理ユニットのうちの物理ユニットに記憶されているデータを、前記第２のいくつかの追加の物理ユニットに対応付けられた前記連続物理アドレスのうちの最後の物理アドレスに再配置するように構成された追加の回路を、前記装置は含む、
請求項１～３のいずれか１項に記載の装置。
前記回路は、前記メモリで実行されているプログラム動作の数をカウントするように構成されたカウンタを含み、
前記回路は、前記カウンタによる前記メモリで実行されるプログラム動作の数が特定数に達したことに応じて、前記データの前記再配置を開始するように構成される、
請求項１～３のいずれか１項に記載の装置。
前記回路は、前記シーケンス内の前記物理アドレスのうちの最初の物理アドレスを有する、前記第１のいくつかの物理ユニットのうちの前記物理ユニットに対応付けられた論理アドレスを記憶するように構成されたレジスタを含む、請求項１～３のいずれか１項に記載の装置。
メモリを作動させる方法であって、
前記メモリの第１の物理ユニットに記憶されているデータを、前記メモリの第２の物理ユニットに再配置することを含み、
前記メモリの前記第１の物理ユニットは、データを記憶しており、かつ異なる物理アドレスが対応付けられた前記メモリの複数の物理ユニットのうちの１つであり、
前記メモリの前記第２の物理ユニットは、データを記憶しておらず、かつ異なるシーケンシャル物理アドレスが対応付けられた前記メモリの複数の物理ユニットのうちの１つであり、
前記メモリの前記第１の物理ユニットに対応付けられた前記物理アドレスは、前記シーケンシャル物理アドレスのうちの最初の物理アドレスの直前にあり、
前記メモリの前記第２の物理ユニットに対応付けられた前記物理アドレスは、前記シーケンシャル物理アドレスのうちの最後の物理アドレスである、
前記方法。
前記方法は、前記再配置されたデータを検知する動作中に、前記メモリの前記第１の物理ユニットに記憶されているデータの再配置先である前記第２の物理ユニットに対応付けられた前記物理アドレスを、代数マッピングを使用して識別することを含む、請求項７に記載の方法。
前記方法は、前記メモリで実行されているプログラム動作の数が特定数になったことに応じて、前記メモリの前記第１の物理ユニットに記憶されている前記データを、前記メモリの前記第２の物理ユニットに再配置することを含む、請求項７～８のいずれか１項に記載の方法。
前記メモリの前記第１の物理ユニットに記憶されている前記データを、前記メモリの前記第２の物理ユニットに再配置することにより、
前記メモリの前記第１の物理ユニットは、データを記憶しておらず、かつ前記シーケンシャル物理アドレスのうちの最初の物理アドレスが対応付けられた前記メモリの物理ユニットとなり、
前記メモリの第３の物理ユニットは、データを記憶しておらず、かつ前記シーケンシャル物理アドレスのうちの最後の物理アドレスが対応付けられた前記メモリの物理ユニットとなり、
前記方法はさらに、前記メモリの第４の物理ユニットに記憶されているデータを、前記メモリの前記第３の物理ユニットに再配置することを含み、前記メモリの前記第４の物理ユニットに対応付けられた前記物理アドレスは、前記メモリの前記第１の物理ユニットに対応付けられた前記物理アドレスの直前にある、
請求項７～８のいずれか１項に記載の方法。
メモリセルの複数のグループを有するメモリであって、
前記グループのそれぞれは、メモリセルの複数の物理ユニットを含み、
各グループの前記物理ユニットのそれぞれには、異なるシーケンシャル物理アドレスが対応付けられており、
各グループの第１のいくつかの前記物理ユニットには、データが記憶されており、
各グループの第２のいくつかの前記物理ユニットにはデータが記憶されておらず、各グループの前記第２のいくつかの物理ユニットのそれぞれに対応付けられた前記物理アドレスは、前記シーケンス内の異なる連続物理アドレスである、
前記メモリと、
各グループに関して、そのグループの前記第２のいくつかの物理ユニットに対応付けられた前記連続物理アドレスのうちの最初の物理アドレスの直前にある前記シーケンス内物理アドレスを有する、そのグループの前記第１のいくつかの物理ユニットのうちの物理ユニットに記憶されているデータを、そのグループの前記第２のいくつかの物理ユニットに対応付けられた前記連続物理アドレスのうちの最後の物理アドレスに再配置するように構成された回路と、
を備える装置。
前記回路は、グループごとに別個の回路を含む、請求項１１に記載の装置。
各グループの前記物理ユニットのそれぞれは、同一のサイズを有する、請求項１１に記載の装置。
データを記憶していない各グループの前記第２のいくつかの物理ユニットは、素数の個数の物理ユニットを含む、請求項１１に記載の装置。
前記メモリは、三次元クロスポイントメモリを含む、請求項１１～１４のいずれか１項に記載の装置。
メモリを作動させる方法であって、
データを記憶していない前記メモリの物理ユニットの数を変更することであって、データを記憶していない前記メモリの前記物理ユニットには、異なるシーケンシャル物理アドレスが対応付けられている、前記変更することと、
データを記憶していない前記物理ユニットの数を変更した後に、前記メモリの物理ユニットに記憶されているデータを、データを記憶していない前記メモリの前記物理ユニットのうちの１つに再配置することと、
を含み、
前記記憶データの再配置元である前記メモリの前記物理ユニットに対応付けられた物理アドレスは、前記シーケンシャル物理アドレスのうちの最初の物理アドレスの直前にあり、
前記記憶データの再配置先である前記メモリの前記物理ユニットに対応付けられた前記物理アドレスは、前記シーケンシャル物理アドレスのうちの最後の物理アドレスである、
前記方法。
前記方法は、前記メモリの前記物理ユニットに記憶されている前記データを、テーブルを使用することなく、データを記憶していない前記メモリの前記物理ユニットのうちの前記１つに再配置することを含む、請求項１６に記載の方法。
前記方法は、前記メモリの平均耐久性に少なくとも部分的に基づいて、データを記憶していない前記メモリの前記物理ユニットの数を変更することを含む、請求項１６～１７のいずれか１項に記載の方法。
前記方法は、前記メモリの作業負荷及び前記メモリのタイプに少なくとも部分的に基づいて、データを記憶していない前記メモリの前記物理ユニットの数を変更することを含む、請求項１６～１７のいずれか１項に記載の方法。
データを記憶していない前記メモリの前記物理ユニットの数を変更することは、
データを記憶していない前記メモリの前記物理ユニットの数を増やすことと、
データを記憶していない前記メモリの前記物理ユニットの数を減らすことと、
のうちの１つを含む、請求項１６～１７のいずれか１項に記載の方法。