JP2022500877A - 電子アセンブリ - Google Patents

Abstract

電子アセンブリは、第１の表面、および第１の表面とは反対側の第２の表面を有する基板と、基板へ結合される複数の補剛部材とを含む。基板は、さらに、複数の基板インターコネクトを含む。電子アセンブリは、さらに、基板の第１の表面上へ実装される複数の半導体ダイを含む。複数の半導体ダイは、複数の基板インターコネクトを介して互いに電気接続される。電子アセンブリは、さらに、基板の第２の表面上へ実装される複数の電源モジュールを含む。各電源モジュールは、個々の半導体ダイとは反対側へ配置される。【選択図】図１

Description

本開示は、概して電子機器に関し、より具体的には電子アセンブリに関する。

電子アセンブリは、様々な産業および消費者向けアプリケーションにおいて使用される。電子アセンブリは、典型的には、基板パネル上に存在する複数のパッケージ化された集積回路を含む。しかしながら、多くの装置には、サイズの制約があり、電子アセンブリにより占有され得る面積が制限される。したがって、電子アセンブリの中には、基板パネル上へ密に詰め込まれる多数のコンポーネントを含み得るものがある。

基板パネル上へ多数のコンポーネントを実装すると、コンポーネントの重量および圧力によって、基板パネルが反ることがある。コンポーネントを実装してコンポーネント間に基板パネルの比較的大きい空の面積が残ること、または、比較的サイズの大きい基板パネルを用いることによっても、基板パネルの反りが生じることがある。反りは、基板パネル上へのコンポーネントの実装または組立てを妨害すること、または、回路の破損または他のコンポーネントに関わる問題を引き起こすことがある。また、反りは、基板パネル上へ実装される電子アセンブリの電気的性能を損なうこともある。

一実施形態は、第１の表面、および第１の表面とは反対側の第２の表面を備える基板であって、該基板は、複数の基板インターコネクトをさらに含む、基板と、基板の第１の表面上へ実装される複数の半導体ダイであって、該複数の半導体ダイは、複数の基板インターコネクトを介して互いに電気接続される、複数の半導体ダイと、基板の第２の表面上へ実装される複数の電源モジュールであって、各電源モジュールは、個々の半導体ダイとは反対側へ配置される、複数の電源モジュールと、基板へ結合される複数の補剛部材と、を含む電子アセンブリである。

別の実施形態は、第１の表面、および第１の表面とは反対側の第２の表面を備える基板であって、該基板は、複数の基板インターコネクトをさらに含む、基板と、基板の第１の表面上へ実装される複数の半導体ダイであって、該複数の半導体ダイは、複数の基板インターコネクトを介して互いに電気接続される、複数の半導体ダイと、基板の第２の表面上へ実装される複数の電気コネクタであって、各電気コネクタは、個々の半導体ダイとは反対側へ配置される、複数の電気コネクタと、複数の半導体ダイに対応する複数の電源モジュールであって、各電源モジュールは、個々の電気コネクタへ着脱式に接続される、複数の電源モジュールと、基板へ結合される複数の補剛部材と、を含む電子アセンブリである。

さらに別の実施形態は、第１の表面、および第１の表面とは反対側の第２の表面を備える基板であって、該基板は、複数の基板インターコネクトをさらに含む、基板と、基板の第１の表面上へ実装される複数の半導体ダイであって、該複数の半導体ダイは、複数の基板インターコネクトを介して互いに電気接続される、複数の半導体ダイと、基板の第２の表面上へ実装される複数の電気コネクタであって、各電気コネクタは、個々の半導体ダイとは反対側へ配置される、複数の電気コネクタと、複数の半導体ダイに対応する複数の電源モジュールであって、各電源モジュールは、個々の電気コネクタへ着脱式に接続される、複数の電源モジュールと、基板へ結合される複数の補剛部材であって、各補剛部材は、基板の第１の表面上へ配置される第１の補剛部分と、基板の第２の表面上へ配置される第２の補剛部分とを備える、複数の補剛部材と、を有する電子アセンブリである。

本開示に従って構築された電子アセンブリを示す断面図である。

本開示による図１の電子アセンブリを示す上面図である。

本開示による、半導体ダイのアレイを含む電子アセンブリを示す略図である。

本発明の実施形態は、基板が経時的に反る、曲がる、ひび割れる、または破損することを防止するためにアセンブリの一部として配置される補剛部材を含む、電子基板アセンブリに関する。一実施形態は、電子コンポーネントを実装するための基板を含む電子アセンブリである。この実施形態において、基板は、第１の表面と、第１の表面とは反対側の第２の表面とを含む。複数の基板インターコネクトは、電子アセンブリの上または内部に配置されてもよい。電子アセンブリは、さらに、基板の第１の表面上へ実装される複数の半導体ダイを含んでもよい。複数の半導体ダイは、複数の基板インターコネクトを介して互いに電気接続されることが可能である。一実施形態において、電子アセンブリは、基板の第２の表面上へ実装される複数の電源モジュールを有する。各電源モジュールは、個々の半導体ダイの反対側に位置決めされてもよい。この実施形態において、電子アセンブリは、さらに、基板に結合されかつ基板に支持を提供するために使用される複数の補剛部材を含む。

本開示に従って構築された電子アセンブリ１００を示す断面図である図１には、電子アセンブリ１００の一実施形態が示されている。図２は、図１の電子アセンブリ１００の上面図である。電子アセンブリ１００は、電子デバイス、車両、等々などの様々な産業的および消費者アプリケーションにおいて使用され得る。図１および図２を参照すると、電子アセンブリ１００は、基板１０２と、基板１０２の表面へ実装された複数の半導体ダイ１０４と、複数の電源モジュール１０６と、複数の補剛部材１０８とを含む。

基板１０２は、概して平坦な構造を有してもよい。基板１０２は、互いに対し概して垂直であるＸ軸、Ｙ軸およびＺ軸を画定する。さらに、基板１０２は、第１の表面１１０と、Ｚ軸に関して第１の表面１１０とは反対側の第２の表面１１２とを含む。第１および第２の表面１１０、１１２は、概してＸ−Ｙ平面に沿って配向されている。基板１０２は、さらに、互いに反対側である１対の長手方向の縁１１１と、互いに反対側である１対の横方向の縁１１３とを含む。長手方向の縁１１１および横方向の縁１１３は、概してＺ軸に沿って延びる。所定の実施形態において、基板１０２は、有機材料で作られる有機基板である。有機材料としては、エポキシ樹脂または任意の適切なポリマーが含まれてもよい。他の実施形態において、基板１０２は、セラミックなどの無機材料で作られる無機基板である。基板１０２は、絶縁および酸化防止用に、はんだマスクの外層を備えてもよい。基板１０２は、複数の基板インターコネクト１１４を含む。基板インターコネクト１１４は、基板１０２上に配置される様々なコンポーネント間の電気接続を可能にする基板内インターコネクトであってもよい。基板インターコネクト１１４は、基板１０２上の１つまたは複数の場所、たとえば、第１の表面１１０、第２の表面１１２、１つまたは複数の縁１１１、１１３に、かつ基板１０２内に設けられてもよい。また、基板インターコネクト１１４は、異なる平面または層内に配置されることもある。基板インターコネクト１１４としては、銅充填ビア（たとえば、マイクロビア）、銅線、銅箔、導電トレース、導電パッドまたはこれらの組合せなどの、任意の導電エレメントが含まれてもよい。所定の実施形態において、基板１０２は、基板１０２上へのコンポーネントの高密度パッケージングを可能にする高密度インターコネクト（ＨＤＩ）基板パネルである。他の実施形態において、基板１０２は、プリント回路基板（ＰＣＢ）である。また、基板１０２は、複数のコンポーネントを収容するための大きい領域を有することもある。たとえば、基板１０２は、２００ｍｍｘ２００ｍｍのパネルであってもよい。

半導体ダイ１０４は、基板１０２の第１の表面１１０上に配置される。図１に示す実施形態では、基板１０２上に２つの半導体ダイ１０４が配置されているが、他の実施形態では、基板１０２上に、アプリケーションの要件に従って任意の数の半導体ダイ１０４が実装されてもよい。たとえば、基板１０２上には、半導体ダイ１０４のアレイが格子パターンで編成されてもよい。アレイは、ＭｘＮアレイに配置される３つ以上の半導体ダイ１０４を含み、ＭおよびＮは各々、２を超える非ゼロの整数である。格子パターンは、正方形、長方形、（円板形状に合わせた）略円形であってもよく、または、別の形状を有してもよい。アレイは、基板１０２のＸ−Ｙ平面内を延びてもよい。さらに、複数セットの基板インターコネクト１１４は、隣接する半導体ダイ１０４間の高速データ／信号転送を可能にし得る。

各半導体ダイ１０４は、集積回路（ＩＣ）を含む。各半導体ダイ１０４は、シリコンなどの半導体材料で製造される。図１に示す実施形態では、各半導体ダイ１０４は、基板１０２の第１の表面１１０上へ、フリップチップ法または畳み込み制御式チップ接続（Ｃ４）法によって実装されている。しかしながら、各半導体ダイ１０４は、基板１０２の第１の表面１１０上へ、ワイヤボンディングなどの他の方法によって実装されてもよい。複数の第１のインターコネクト１１６は、各半導体ダイ１０４を基板１０２へ電気接続する。したがって、第１のインターコネクト１１６の２つのセットが、個々の半導体ダイ１０４へ結合される。また、第１のインターコネクト１１６は、個々の半導体ダイ１０４を第１の表面１１０上へ実装もする。図１に示す実施形態において、第１のインターコネクト１１６は、各半導体ダイ１０４のフリップチップ実装に使用されるバンプまたはドットである。したがって、第１のインターコネクト１１６は、フリップチップ・バンプ・インターコネクトであってもよい。しかしながら、代替として、第１のインターコネクト１１６は、ワイヤを含んでもよい。第１のインターコネクト１１６は、比較的低いピッチ、たとえば、約１３０ミクロン（μｍ）を有してもよい。ピッチは、隣接するバンプ間の最小中心間距離として定義される。このように低いピッチは、第１のインターコネクト１１６の各々の体積を低減し得、その結果、第１のインターコネクト１１６の各々の電気抵抗およびインダクタンスが低くなる。したがって、第１のインターコネクト１１６は、個々の半導体ダイ１０４間のデータおよび／または信号の高速伝送用に使用されてもよい。

各半導体ダイ１０４の１つまたは複数の第１のインターコネクト１１６は、１つまたは複数の基板インターコネクト１１４へ電気接続される。１つまたは複数の基板インターコネクト１１４は、各半導体ダイ１０４の１つまたは複数の第１のインターコネクト１１６を互いに電気接続する。１つの基板インターコネクト１１４は、１つの半導体ダイ１０４に関連づけられる１つの第１のインターコネクト１１６を、別の半導体ダイ１０４に関連づけられる１つの第１のインターコネクト１１６へ電気接続してもよい。図１に示す実施形態において、２つの基板インターコネクト１１４は、１つの半導体ダイ１０４へ結合される２つの第１のインターコネクト１１６を、別の半導体ダイ１０４へ結合される２つの第１のインターコネクト１１６へ電気接続する。しかしながら、半導体ダイ１０４の電気接続に関しては、任意の数の基板インターコネクト１１４が使用されてもよい。したがって、１つまたは複数の基板インターコネクト１１４は、半導体ダイ１０４間の基板内インターコネクトとして機能してもよい。１つまたは複数の基板インターコネクト１１４は、半導体ダイ１０４間のデータおよび／または信号の伝送を可能にする。具体的には、半導体ダイ１０４間の接続は、半導体ダイ１０４間のデータおよび／または信号の高速伝送を可能にし得る。たとえば、半導体ダイ１０４間の接続は、５０ギガバイト／秒（Ｇｂｐｓ）を超えるデータ転送速度を可能にする高い帯域幅を有してもよい。また、基板インターコネクト１１４は、半導体ダイ１０４が基板１０２のＸ−Ｙ平面内で互いにより近づいて配置されることも可能にし得る。具体的には、基板インターコネクト１１４は、Ｘ−Ｙ平面に沿った半導体ダイ１０４間の距離「Ｄ」を低減し得る。半導体ダイ１０４のこうした近接配置は、基板１０２の反りを低減し得る。

各半導体ダイ１０４と、基板１０２の第１の表面１１０との間には、アンダーフィル１１８が設けられる。アンダーフィル１１８は、電気絶縁性の接着剤を含んでもよい。さらに、各半導体ダイ１０４の背面１２２には、熱界面材料（ＴＩＭ）１２０が設けられる。ＴＩＭ１２０は、金属または金属合金などの熱伝導性材料を含んでもよい。コールドプレート１２３は、各半導体ダイ１０４のＴＩＭ１２０上に実装され、または、該ＴＩＭ１２０とインタフェースで接続される。コールドプレート１２３は、個々の半導体ダイ１０４の熱管理または冷却を提供する。所定の実施形態では、各半導体ダイ１０４上に、各半導体ダイ１０４上のノイズを軽減するための埋込み型キャップ（不図示）が設けられる。

基板１０２の第２の表面１１２上には、複数の電気コネクタ１２４が配置される。電気コネクタ１２４は、各半導体ダイ１０４に１つずつ設けられる。したがって、図示している実施形態では、２つの電気コネクタ１２４が、個々の半導体ダイ１０４とは反対側に配置されている。複数の第２のインターコネクト１２６は、個々の電気コネクタ１２４を基板１０２へ電気接続する。また、第２のインターコネクト１２６は、個々の電気コネクタ１２４を基板１０２の第２の表面１１２上へ実装することもある。図１に示す実施形態において、第２のインターコネクト１２６は、個々の電気コネクタ１２４を基板１０２の第２の表面１１２へ実装するためのボール・グリッド・アレイ（ＢＧＡ）である。第２のインターコネクト１２６は各々、ボールインターコネクトまたはＢＧＡインターコネクトである。しかしながら、第２のインターコネクト１２６は、接触パッド、ワイヤ、等々などの任意の導電エレメントであってもよい。第２のインターコネクト１２６は、個々の電気コネクタ１２４用に２セットが設けられる。第２のインターコネクト１２６は、基板１０２の１つまたは複数のインターコネクト（不図示）へ接続されてもよい。基板１０２の１つまたは複数のインターコネクトは、さらに、対応する半導体ダイ１０４の１つまたは複数の第１のインターコネクト１１６へ電気接続されてもよい。電気コネクタ１２４は、１つまたは複数の第２のインターコネクト１２６、基板１０２のインターコネクトおよび第１のインターコネクト１１６を介して、対応する半導体ダイ１０４へ電気接続されてもよい。

図１に示す実施形態において、各電気コネクタ１２４は、インターポーザ１２８と、ソケット１３０とを含む。しかしながら、電気コネクタ１２４は、本開示の範囲に含まれる任意の代替構造を有してもよい。インターポーザ１２８は、第２のインターコネクト１２６とソケット１３０との間をルーティングする電気インタフェースを提供する。ソケット１３０は、ピンなどの複数の導電エレメントを含んでもよい。ソケット１３０の１つまたは複数の導電エレメントは、１つまたは複数の第２のインターコネクト１２６へインターポーザ１２８を介して電気接続される。

各電気コネクタ１２４は、基板１０２の第２の表面１１２上へ、個々の半導体ダイ１０４とは反対側に取り付けられ、または配置される。具体的には、各電気コネクタ１２４は、個々の半導体ダイ１０４のすぐ近くに設けられてもよい。各電気コネクタ１２４は、個々の半導体ダイ１０４のシャドーラインまたは縁間に配置されてもよい。あるいは、各電気コネクタ１２４は、個々の半導体ダイ１０４のシャドーラインまたは縁を超えて延びてもよい。

所定の実施形態では、各電気コネクタ１２４と基板１０２の第２の表面１１２との間にアンダーフィル１３２が設けられる。アンダーフィル１１８は、電気絶縁性の接着剤を含んでもよい。アンダーフィル１３２は、第２のインターコネクト１２６を封入することもある。

各電源モジュール１０６は、個々の電気コネクタ１２４のソケット１３０へ着脱式に接続される。したがって、電源モジュール１０６は、整備または交換のために個々のソケット１３０から容易に取り外され得る。たとえば、各電源モジュール１０６は、個々のソケット１３０へ差し込まれてもよい。各電源モジュール１０６は、個々の電気コネクタ１２４へも電気接続される。さらに、各電源モジュール１０６は、個々の半導体ダイ１０４へ、電気コネクタ１２４、１つまたは複数の第２のインターコネクト１２６、基板１０２の１つまたは複数のインターコネクト、および１つまたは複数の第１のインターコネクト１１６を介して電気接続される。所定の実施形態において、各電源モジュール１０６は、個々の半導体ダイ１０４へ安定化された電圧出力を提供する電圧調整器モジュールである。電圧調整器モジュールは、外部電源から電力を受け取り、かつ安定化された電圧出力を提供するための適切な回路を含んでもよい。電圧調整器モジュールとしては、様々な電気エレメント、たとえば、１つまたは複数のスイッチ、インダクタ、キャパシタ、ダイオード、他、が含まれてもよい。所定の実施形態において、電圧調整器モジュールは、個々の半導体ダイ１０４へ略一定の直流（ＤＣ）電圧を提供する。

各電源モジュール１０６は、基板１０２の第２の表面１１２上へ、個々の半導体ダイ１０４とは反対側に取り付けられ、または配置される。具体的には、電源モジュール１０６は、個々の半導体ダイ１０４のすぐ近くに設けられてもよい。各電源モジュール１０６は、個々の半導体ダイ１０４のシャドーラインまたは縁間に配置されてもよい。あるいは、各電源モジュール１０６は、個々の半導体ダイ１０４のシャドーラインまたは縁を超えて延びてもよい。

電源モジュール１０６の数は、基板１０２上へ配置される半導体ダイ１０４の数に依存してもよい。具体的には、１つの半導体ダイ１０４につき１つの電源モジュール１０６が設けられる。図１に示す実施形態において、電子アセンブリ１００は、２つの半導体ダイ１０４に２つの電源モジュール１０６を含んでいる。所定の実施形態において、電子アセンブリ１００が第１の表面１１０上に配置される半導体ダイ１０４のＭｘＮアレイを含む場合、第２の表面１１２上に電源モジュール１０６のＭｘＮアレイが配置され、ここで、ＭおよびＮは各々、２を超える非ゼロの整数である。さらに、ＭｘＮアレイの各電源モジュール１０６は、対応する半導体ダイ１０４の反対側に配置される。ＭｘＮアレイの格子パターンは、正方形、長方形、（円板形状に合わせた）略円形であってもよく、または、別の形状を有してもよい。

一般的な構造の電子アセンブリ１００では、基板１０２の第１の表面１１０上へ、複数の半導体ダイ１０４が第１のインターコネクト１１６を介して実装される。複数の半導体ダイ１０４は、複数の基板インターコネクト１１４を介して互いに電気接続される。さらに、複数の第１のインターコネクト１１６は、基板１０２の第１の表面１１０上へ配置される。複数の第１のインターコネクト１１６は、個々の半導体ダイ１０４を基板１０２へ電気接続する。基板１０２の第２の表面１１２上には、複数の電気コネクタ１２４が第２のインターコネクト１２６を介して実装される。各電気コネクタ１２４は、個々の半導体ダイ１０４の反対側に配置される。さらに、複数の第２のインターコネクト１２６は、基板１０２の第２の表面１１２上へ配置される。複数の第２のインターコネクト１２６は、個々の電気コネクタ１２４を基板１０２へ電気接続する。さらに、複数の電源モジュール１０６が、複数の半導体ダイ１０４に対応して提供される。各電源モジュール１０６は、個々の電気コネクタ１２４へ着脱式に接続される。さらに、各電気コネクタ１２４は、インターポーザ１２８と、ソケット１３０とを含む。インターポーザ１２８は、複数の第２のインターコネクト１２６へ電気接続される。ソケット１３０は、個々の電源モジュール１０６へ着脱式に接続される。

したがって、電子アセンブリ１００は、半導体ダイ１０４が基板１０２の第１の表面１１０上へ配置または実装され、かつ電気コネクタ１２４および対応する電源モジュール１０６が基板１０２の第２の表面１１２上へ配置または実装された、両面アセンブリまたは両面構造を含んでもよい。このような両面アセンブリは、基板１０２上におけるコンポーネントの高密度パッケージングまたは集積を可能にし得る。基板インターコネクト１１４は、半導体ダイ１０４間の高速データ／信号転送を可能にし得る。コンポーネントの高密度パッケージングは、電子アセンブリ１００がサイズに制約のあるアプリケーションにおいて使用されることを可能にし得る。

コンポーネントの両面アセンブリおよび高密度パッケージングは、基板１０２の反りを引き起こす可能性があり得る。基板１０２は、電気的性能を高めるために、Ｚ軸に沿って薄い厚さを有することがある。より多くのコンポーネントを収容するために基板１０２の領域が比較的広いことも、反りの一因となり得る。その結果、基板１０２は、様々なコンポーネントの組立て中、および／または組立て後に反る傾向があり得る。補剛部材１０８は、基板１０２の反りを制御する機械的な補剛構造体である。補剛部材１０８は、様々なコンポーネントの組立て中、および／または組立て後の基板１０２の反りを低減または防止し得る。所定の実施形態において、補剛部材１０８は、基板１０２上のコンポーネントの高密度および両面パッケージングを可能にすべく、基板１０２の反りを所定の限度内に維持する。たとえば、補剛部材１０８は、基板１０２上へ半導体ダイ１０４をフリップチップ法によって実装する間に、基板１０２の反りを所定の限度内に維持し得る。また、補剛部材１０８は、基板１０２上へ様々な熱的および機械的部材をさほどの反りなしに実装することも可能にし得る。たとえば、補剛部材１０８は、コールドプレート１２３が個々の半導体ダイ１０４上へ実装される、または該個々の半導体ダイ１０４とインタフェースで結合されることを可能にし得る。

図１に示す実施形態において、各補剛部材１０８は、第１の補剛部分１３４と第２の補剛部分１３６とを含む両面補剛構造体である。この実施形態において、補剛部材１０８は、中空の円筒部分を備える。しかしながら、中空の中央部分を有する立方体、五角形、六角形または他の形状を含む他の３次元形状も同様に機能し得ることは、認識されるべきである。ある実施例において、中空の円筒形状は、補剛部材の長手方向軸を通り抜ける貫通穴を有する。

一実施形態において、第１の補剛部分１３４は、基板１０２の第１の表面１１０上へ配置または実装され、一方で、第２の補剛部分１３６は、基板１０２の第２の表面１１２上へ配置または実装される。その結果、各補剛部材１０８は、基板１０２の両側の反りを制御し得る。第１および第２の補剛部分１３４、１３６は、金属、金属合金、ポリマー、等々などの適切な材料で製造されてもよい。図示の実施形態において、各補剛部材１０８は、基板１０２へ締結具アセンブリ１３８により結合される。しかしながら、補剛部材１０８は、基板１０２へ、はんだ付け、接着剤、スナップフィット接続、等々などの任意の代替方法によって結合されてもよい。締結具アセンブリ１３８は、ボルト１４０と、ナット１４２とを含む。ボルト１４０は、基板１０２と、補剛部材１０８の第１および第２の補剛部分１３４、１３６とを通過する。第１および第２の補剛部分１３４、１３６、および基板１０２内には、ボルト１４０が通過するための、軸方向に位置合わせされた貫通開口（不図示）が設けられてもよい。ナット１４２は、ボルト１４０の一端の近位に配置される。したがって、図示されているように、補剛部材は、補剛部材内部を通り抜けるボルトまたはねじを備えてもよい。具体的には、ナット１４２は、第２の補剛部分１３６に隣接して配置される。ナット１４２を締めると、第１および第２の補剛部分１３４、１３６は、基板１０２へ取外し可能式に結合される。第１および第２の補剛部分１３４、１３６の各々と基板１０２との間には、任意選択の中間層１４３が配置されてもよい。中間層１４３は、補剛部材１０８の取付けに起因する基板１０２の摩耗を低減または防止し得る。中間層１４３は、犠牲材料、たとえばポリマー、で製造されてもよい。

第１および第２の補剛部分１３４、１３６は各々、適切な形状、たとえば円形、楕円形、卵形、多角形、他、を有する断面を含んでもよい。第１および第２の補剛部分１３４、１３６を含む各補剛部材１０８の質量およびサイズは、基板１０２の補剛要件に依存してもよい。補剛部材１０８の数もまた、基板１０２の補剛要件に依存してもよい。補剛部材１０８は、基板１０２に、反りに抗するに足る構造強度および剛性を与え得る。

補剛部材１０８は、基板１０２上の、反りを制御することに適する場所にいくつか設けられてもよい。図２に示す実施形態では、基板１０２へ６つの補剛部材１０８が結合されている。補剛部材１０８は、２横列および３縦列で配置されている。各横列は、３つの補剛部材１０８を有し、各縦列は、２つの補剛部材１０８を有する。３つの補剛部材１０８より成る各横列は、基板１０２の個々の長手方向の縁１１１の近位に配置されている。さらに、補剛部材１０８の２つの縦列は、基板１０２の個々の横方向の縁１１３の近位に配置されている。２つの補剛部材１０８より成る第３の縦列は、半導体ダイ１０４の間に配置されている。したがって、各半導体ダイ１０４の個々の４角の近位に、４つの補剛部材１０８が配置されてもよい。このような配置は、フリップチップ法により基板１０２上へ半導体ダイ１０４を実装する間の基板１０２の反りを最小限に抑え得る。

電子アセンブリ１００は、さらに、少なくとも１つの外部インターコネクト１４４を含む。外部インターコネクト１４４は、基板１０２の第１の表面１１０における横方向の縁１１３の近位に配置または実装される。外部インターコネクト１４４は、基板１０２を外部コンポーネント、たとえば別の基板（不図示）、と電気接続する。外部インターコネクト１４４は、基板１０２の基板間インターコネクトとして機能し得、基板１０２と別の基板との間のデータ／信号転送を可能にする。所定の実施形態において、外部インターコネクト１４４は、１つまたは複数の半導体ダイ１０４と別の基板の半導体ダイ（不図示）との間のデータ／信号転送を可能にする。半導体ダイ１０４と外部半導体ダイとの間の相互接続は、要求される計算能力を生み出すために必要とされることがある。外部インターコネクト１４４は、１つまたは複数の半導体ダイ１０４へ、基板１０２の１つまたは複数のインターコネクト（不図示）および１つまたは複数の第１のインターコネクト１１６を介して電気接続されてもよい。外部インターコネクト１４４は、１つまたは複数の導電エレメント、たとえば導電パッド、ワイヤ、導電トレース、またはこれらの組合せを含んでもよい。

図１には、１つの外部インターコネクト１４４が示されているが、電子アセンブリ１００は、アプリケーション要件に従って任意数の外部インターコネクト１４４を含んでもよい。外部インターコネクト１４４は、基板１０２上の任意の適切な場所に、たとえば、第１の表面１１０上、第２の表面１１２上、横方向の縁１１３の近位、長手方向の縁１１１の近位、等々に設けられてもよい。基板１０２は、アプリケーション要件（たとえば、要求される計算能力）に従って、任意数の基板パネルと電気接続されてもよい。

電子アセンブリ１００は、組立て中および／または組立て後の基板１０２の反りを最小限に抑えながら、基板１０２上でのコンポーネントの両面および高密度パッケージングを可能にし得る。また、電子アセンブリ１００の基板１０２は、アプリケーション要件に従って、他のアセンブリの基板パネルとも相互接続され得る。電子アセンブリ１００は、低減されたフットプリントおよびフォームファクタを有してもよい。電源モジュール１０６は、整備または交換のために、個々の電気コネクタ１２４から取り外されてもよい。

図３は、電子アセンブリ２００の略図を示す。電子アセンブリは、基板２０２と、基板２０２上へ搭載された半導体ダイ２０４のアレイと、基板２０２上へ取り付けられた複数の外部インターコネクト２０８とを含む。半導体ダイ２０４は、横Ｍ列および縦Ｎ列を有するＭｘＮアレイに配置されている。ＭおよびＮは各々、２を超える非ゼロの整数である。さらに、基板インターコネクト２１０は、半導体ダイ２０４を互いに電気接続する。基板インターコネクト２１０のセットは、各横列および各縦列に沿って隣接する半導体ダイ２０４同士を電気接続してもよい。したがって、各半導体ダイ２０４は、対応する横列および縦列に沿った全ての隣接する半導体ダイ２０４へ電気接続されてもよい。基板インターコネクト２１０は、半導体ダイ２０４間の高速データ／信号転送を可能にし得る。基板２０２の反対側の表面には、電源モジュールのＭｘＮアレイ（不図示）が設けられる。各電源モジュールは、個々の半導体ダイ２０４の反対側に配置される。

４つの外部インターコネクト２０８は、基板２０２を、他の電子アセンブリ２１４の個々の外部基板２１２へ電気接続する。電子アセンブリ２００および２１４は、統合システムを形成してもよい。このような基板間接続は、半導体ダイ２０４を、外部基板２１２上へ実装される他のＩＣコンポーネントと接続してもよい。これにより、統合システムの計算能力は、アプリケーション要件を満たすように高められ得る。

上述のシステムおよび方法は、本開示の好ましい実施形態の詳細を理解する上での一助として、一般的な用語で説明されている。本開示の他の好ましい実施形態には、電気車両に関する記載のアプリケーションが含まれる。本明細書本文には、本開示の実施形態の完全な理解を提供するために、コンポーネントおよび／または方法の実施例などの多くの特異的詳細が提供されている。しかしながら、関連の当業者には、本開示のある実施形態は、特異的詳細のうちの１つまたはそれ以上がなくても、または他の装置、システム、アセンブリ、方法、コンポーネント、材料、部品、および／またはこれらに類似するものを用いて、実践可能であることが認識されるであろう。他の例では、本開示の実施形態態様を分かりにくくしないように、周知の構造、材料または動作の詳細を具体的に示す、または記載することを省いている。

本明細書を通じて、「一実施形態」、「ある実施形態」または「ある特有の実施形態」という言及は、その実施形態に関連して記述される特定の特徴、構造または特徴が、必ずしも全ての実施形態にではなく、本開示の少なくとも１つの実施形態に包含されることを意味する。したがって、本明細書を通した様々な場所に現出する「一実施形態において」、「ある実施形態において」または「ある特有の実施形態において」という言い回しは各々、必ずしも同じ実施形態を指すものではない。さらに、本開示の任意の特有の実施形態の特定の特徴、構造または特性は、１つまたは複数の他の実施形態と任意の適切な方法で組み合わされてもよい。本明細書に記載されかつ図示されている本開示の実施形態については、本明細書における教示内容に照らして他の変形および変更が可能であって、これらの他の変形および変更が本開示の精神および範囲の一部と見なされるべきであることは、理解されるべきである。

また、図面／図に示されているエレメントのうちの１つまたはそれ以上は、特定のアプリケーションにより有用であるとして、より分離された、または統合された方法で実装可能であること、または所定の事例では取り除かれる、または動作不能とされる可能性もあることが認識されるであろう。

さらに、図面／図における矢印符号は、単に例示として考慮されるべきであって、別段の指摘のない限り、限定として考慮されるべきものではない。さらに、本明細書で使用する「または」という用語は、別段の指摘のない限り、概して「および／または」を意味することが意図されている。用語法によって、分離または組み合わせる能力を不明瞭であるとすることが予見される場合、コンポーネントまたはステップの組合せも記載されているものと見なされる。

本明細書における記述および添付の特許請求の範囲を通して使用する「ある、１つの（ａ，ａｎ）」および「その（ｔｈｅ）」は、文脈上別段で明確な指摘のない限り、複数の言及を含む。また、本明細書における記述および添付の特許請求の範囲を通して使用する「における（ｉｎ）」は、文脈上別段で明確な指摘のない限り、「における（ｉｎ）」および「の上（ｏｎ）」という意味を含む。

要約に記載の内容を含む、本開示の例示的実施形態に関してこれまでに述べた説明は、網羅的であること、または本開示を本明細書に開示された正確な形態に限定することを意図するものではない。本明細書において、開示内容の特有の実施形態およびその実施例は、単に例示を目的として記述されているが、関連する当業者には認識されかつ理解されるように、本開示の精神および範囲内で様々な同等の変更が可能である。指摘したように、本開示に対するこれらの変更は、本開示の例示された実施形態に関するこれまでの説明に照らして行われ得、かつ本開示の精神および範囲内に含まれるものとする。

したがって、本明細書において、本開示は、その特定の実施形態を参照して説明されているが、これまでに述べた開示では、変更の許容範囲、様々な変化および置換が意図されていること、かつインスタンスによっては、本開示の実施形態の一部の特徴が、記載している開示の範囲および精神を逸脱することなく、他の特徴の対応的使用なしに使用されることが認識されるであろう。したがって、特定の状況または材料を本開示の本質的な範囲および精神に適合させるために、多くの変更が行われてもよい。本開示は、添付の特許請求の範囲で使用される特定の言い回しおよび／または本開示を実施するために企図される最良の態様として開示されている特定の実施形態に限定されないこと、よって、本開示は、添付の特許請求の範囲に含まれる全ての実施形態および同等物を含むことが意図される。したがって、本開示の範囲は、添付の特許請求の範囲によってのみ決定されるものとする。

Claims (24)

1. 電子アセンブリであって、
   第１の表面、および前記第１の表面とは反対側の第２の表面を備える基板であって、前記基板は、複数の基板インターコネクトをさらに含む、基板と、
   前記基板の前記第１の表面上へ実装される複数の半導体ダイであって、前記複数の半導体ダイは、前記複数の基板インターコネクトを介して互いに電気接続される、複数の半導体ダイと、
   前記基板の前記第２の表面上へ実装される複数の電源モジュールであって、前記各電源モジュールは、個々の半導体ダイとは反対側へ配置される、複数の電源モジュールと、
   前記基板へ結合される複数の補剛部材と、
   を備える、電子アセンブリ。
2. 前記各補剛部材は、
   前記基板の前記第１の表面上へ配置される第１の補剛部分と、
   前記基板の前記第２の表面上へ配置される第２の補剛部分と、を備える、請求項１に記載の電子アセンブリ。
3. 前記各補剛部材は、前記補剛部材の長手方向軸を通り抜ける貫通穴を備える中空の円筒形状を有する、請求項１に記載の電子アセンブリ。
4. 前記各補剛部材は、さらに、前記補剛部材の内部を通り抜けるボルトまたはねじを備える、請求項１に記載の電子アセンブリ。
5. 前記補剛部材は、ボルトであり、かつ該ボルトは、ナットで所定位置に維持される、請求項４に記載の電子アセンブリ。
6. 前記基板の前記第１の表面上へ配置される複数の第１のインターコネクトをさらに備え、前記複数の第１のインターコネクトは、個々の半導体ダイを前記基板へ電気接続する、請求項１に記載の電子アセンブリ。
7. 前記基板の前記第２の表面上へ実装される複数の電気コネクタをさらに備え、前記各電気コネクタは、個々の電源モジュールを前記基板へ着脱式に接続する、請求項１に記載の電子アセンブリ。
8. 前記基板の前記第２の表面上へ配置される複数の第２のインターコネクトをさらに備え、前記複数の第２のインターコネクトは、個々の電気コネクタを前記基板へ電気接続する、請求項７に記載の電子アセンブリ。
9. 前記複数の第２のインターコネクトは、ボール・グリッド・アレイである、請求項８に記載の電子アセンブリ。
10. 前記各電気コネクタは、
    前記複数の第２のインターコネクトへ電気接続されるインターポーザと、
    前記個々の電源モジュールへ着脱式に接続されるソケットと、を備える、請求項８に記載の電子アセンブリ。
11. 前記複数の第１のインターコネクトは、バンプである、請求項１に記載の電子アセンブリ。
12. 前記基板を別の基板へ電気接続する外部インターコネクトをさらに備える、請求項１に記載の電子アセンブリ。
13. 前記各補剛部材は、
    前記基板の前記第１の表面上へ配置される第１の補剛部分と、
    前記基板の前記第２の表面上へ配置される第２の補剛部分と、を備える、請求項１に記載の電子アセンブリ。
14. 前記各補剛部材は、前記基板へ締結具アセンブリによって結合される、請求項１に記載の電子アセンブリ。
15. 電子アセンブリであって、
    第１の表面、および前記第１の表面とは反対側の第２の表面を備える基板であって、前記基板は、複数の基板インターコネクトをさらに備える、基板と、
    前記基板の前記第１の表面上へ実装される複数の半導体ダイであって、前記複数の半導体ダイは、前記複数の基板インターコネクトを介して互いに電気接続される、複数の半導体ダイと、
    前記基板の前記第２の表面上へ実装される複数の電気コネクタであって、前記各電気コネクタは、個々の半導体ダイとは反対側へ配置される、複数の電気コネクタと、
    前記複数の半導体ダイに対応する複数の電源モジュールであって、前記各電源モジュールは、個々の電気コネクタへ着脱式に接続される、複数の電源モジュールと、
    前記基板へ結合される複数の補剛部材と、
    を備える、電子アセンブリ。
16. 前記基板の前記第１の表面上へ配置される複数の第１のインターコネクトをさらに備え、前記複数の第１のインターコネクトは、個々の半導体ダイを前記基板へ電気接続する、請求項１５に記載の電子アセンブリ。
17. 前記基板の前記第２の表面上へ配置される複数の第２のインターコネクトをさらに備え、前記複数の第２のインターコネクトは、個々の電気コネクタを前記基板へ電気接続する、請求項１５に記載の電子アセンブリ。
18. 前記各電気コネクタは、
    前記複数の第２のインターコネクトへ電気接続されるインターポーザと、
    個々の電源モジュールへ着脱式に接続されるソケットと、を備える、請求項１７に記載の電子アセンブリ。
19. 前記基板を別の基板へ電気接続する外部インターコネクトをさらに備える、請求項１５に記載の電子アセンブリ。
20. 前記各補剛部材は、
    前記基板の前記第１の表面上へ配置される第１の補剛部分と、
    前記基板の前記第２の表面上へ配置される第２の補剛部分と、を備える、請求項１５に記載の電子アセンブリ。
21. 電子アセンブリであって、
    第１の表面、および前記第１の表面とは反対側の第２の表面を備える基板であって、前記基板は、複数の基板インターコネクトをさらに備える、基板と、
    前記基板の前記第１の表面上へ実装される複数の半導体ダイであって、前記複数の半導体ダイは、前記複数の基板インターコネクトを介して互いに電気接続される、複数の半導体ダイと、
    前記基板の前記第２の表面上へ実装される複数の電気コネクタであって、前記各電気コネクタは、個々の半導体ダイとは反対側へ配置される、複数の電気コネクタと、
    前記複数の半導体ダイに対応する複数の電源モジュールであって、前記各電源モジュールは、個々の電気コネクタへ着脱式に接続される、複数の電源モジュールと、
    前記基板へ結合される複数の補剛部材であって、前記各補剛部材は、前記基板の前記第１の表面上へ配置される第１の補剛部分と、前記基板の前記第２の表面上へ配置される第２の補剛部分とを備える、複数の補剛部材と、
    を備える、電子アセンブリ。
22. 前記基板の前記第２の表面上へ配置される複数の第２のインターコネクトをさらに備え、前記複数の第２のインターコネクトは、個々の電気コネクタを前記基板へ電気接続する、請求項２１に記載の電子アセンブリ。
23. 前記各電気コネクタは、
    前記複数の第２のインターコネクトへ電気接続されるインターポーザと、
    個々の電源モジュールへ着脱式に接続されるソケットと、を備える、請求項２２に記載の電子アセンブリ。
24. 前記基板を別の基板へ電気接続する外部インターコネクトをさらに備える、請求項２１に記載の電子アセンブリ。

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