JP2022188893A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 141
- 239000002184 metal Substances 0.000 claims abstract description 39
- 229910052751 metal Inorganic materials 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 26
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 9
- 239000000463 material Substances 0.000 description 20
- 229910000679 solder Inorganic materials 0.000 description 17
- 239000010949 copper Substances 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 230000020169 heat generation Effects 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 238000005452 bending Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910017944 Ag—Cu Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910020935 Sn-Sb Inorganic materials 0.000 description 1
- 229910008757 Sn—Sb Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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Abstract
Description
本開示は、半導体装置に関する。 The present disclosure relates to semiconductor devices.
パワーモジュールに用いられる半導体装置として、半導体チップの電極に金属板が接続された半導体装置が提案されている(例えば特許文献1、2)。
A semiconductor device in which a metal plate is connected to an electrode of a semiconductor chip has been proposed as a semiconductor device used in a power module (for example,
従来の半導体装置では、半導体チップで発生した熱を十分に排出することができず、半導体チップの温度が過度に上昇するおそれがある。 In a conventional semiconductor device, the heat generated in the semiconductor chip cannot be sufficiently discharged, and the temperature of the semiconductor chip may rise excessively.
本開示は、半導体チップで発生した熱を排出しやすくできる半導体装置を提供することを目的とする。 An object of the present disclosure is to provide a semiconductor device that can easily discharge heat generated in a semiconductor chip.
本開示の半導体装置は、基板と、前記基板の上に設けられた第1回路パターンと、前記基板の上に設けられた第2回路パターンと、前記基板の上に設けられた第3回路パターンと、前記第3回路パターンの上に設けられ、第1電極と第2電極とを有する第1半導体チップと、金属板と、を有し、前記第1電極は、前記第3回路パターンに接合され、前記金属板は、前記第1回路パターン、前記第2回路パターン及び前記第2電極に接合されている。 A semiconductor device according to the present disclosure includes a substrate, a first circuit pattern provided on the substrate, a second circuit pattern provided on the substrate, and a third circuit pattern provided on the substrate. a first semiconductor chip provided on the third circuit pattern and having a first electrode and a second electrode; and a metal plate, wherein the first electrode is bonded to the third circuit pattern. and the metal plate is bonded to the first circuit pattern, the second circuit pattern and the second electrode.
本開示によれば、半導体チップで発生した熱を排出しやすくできる。 According to the present disclosure, heat generated in a semiconductor chip can be easily discharged.
実施するための形態について、以下に説明する。 The form for carrying out is demonstrated below.
[本開示の実施形態の説明]
最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
[Description of Embodiments of the Present Disclosure]
First, the embodiments of the present disclosure are listed and described. In the following description, the same or corresponding elements are given the same reference numerals and the same descriptions thereof are not repeated.
〔1〕 本開示の一態様に係る半導体装置は、基板と、前記基板の上に設けられた第1回路パターンと、前記基板の上に設けられた第2回路パターンと、前記基板の上に設けられた第3回路パターンと、前記第3回路パターンの上に設けられ、第1電極と第2電極とを有する第1半導体チップと、金属板と、を有し、前記第1電極は、前記第3回路パターンに接合され、前記金属板は、前記第1回路パターン、前記第2回路パターン及び前記第2電極に接合されている。 [1] A semiconductor device according to an aspect of the present disclosure includes a substrate, a first circuit pattern provided on the substrate, a second circuit pattern provided on the substrate, and a a third circuit pattern provided; a first semiconductor chip provided on the third circuit pattern and having a first electrode and a second electrode; and a metal plate, wherein the first electrode comprises: Bonded to the third circuit pattern, the metal plate is bonded to the first circuit pattern, the second circuit pattern and the second electrode.
金属板が第1回路パターン、第2回路パターン及び第2電極に接合されているため、第2電極と、第1回路パターン及び第2回路パターンとが電気的に接続される。従って、第2電極と、第1回路パターン及び第2回路パターンのとの間で信号が伝達される。また、第1半導体チップで発生した熱は、第2電極から金属板を通じて第1回路パターン及び第2回路パターンの両方に伝達される。従って、金属板が第1回路パターン又は第2回路パターンのいずれかに接合されていない場合と比較して、第1半導体チップで発生した熱を排出しやすくできる。 Since the metal plate is joined to the first circuit pattern, the second circuit pattern and the second electrode, the second electrode is electrically connected to the first circuit pattern and the second circuit pattern. Therefore, signals are transmitted between the second electrode and the first circuit pattern and the second circuit pattern. Also, heat generated in the first semiconductor chip is transferred from the second electrode to both the first circuit pattern and the second circuit pattern through the metal plate. Therefore, compared to the case where the metal plate is not bonded to either the first circuit pattern or the second circuit pattern, heat generated in the first semiconductor chip can be easily discharged.
〔2〕 〔1〕において、前記第3回路パターンは、前記第1回路パターンと前記第2回路パターンとの間に設けられていてもよい。この場合、半導体チップで発生した熱の排出方向が、互いに反対を向く2方向となるため、熱をより排出しやすくできる。 [2] In [1], the third circuit pattern may be provided between the first circuit pattern and the second circuit pattern. In this case, the heat generated in the semiconductor chip is discharged in two opposite directions, so that the heat can be discharged more easily.
〔3〕 〔1〕又は〔2〕において、前記第1半導体チップは、トランジスタチップ又はダイオードチップであってもよい。第1半導体チップに用いられるトランジスタチップ又はダイオードチップにおける発熱量が大きい場合でも、熱を排出しやすく、発熱に伴う故障等を抑制できる。 [3] In [1] or [2], the first semiconductor chip may be a transistor chip or a diode chip. Even if the amount of heat generated in the transistor chip or diode chip used for the first semiconductor chip is large, the heat can be easily discharged, and failures due to heat generation can be suppressed.
〔4〕 〔1〕~〔3〕において、前記第3回路パターンの上に設けられ、第3電極と第4電極とを有する第2半導体チップを有し、前記第3電極は、前記第3回路パターンに接合され、前記金属板は、前記第4電極にも接合されていてもよい。この場合、第2半導体チップで発生した熱も排出しやすくできる。更に、第1半導体チップと第2半導体チップとの間での排熱効率のばらつきを低減できる。特に、第1半導体チップ及び第2半導体チップが同種であって、同程度に発熱する場合、第1半導体チップ及び第2半導体チップの間での温度差を低減して、一方が故障しやすくなるような状況を回避しやすくできる。 [4] In [1] to [3], a second semiconductor chip is provided on the third circuit pattern and has a third electrode and a fourth electrode, and the third electrode The metal plate may be joined to the circuit pattern, and the metal plate may also be joined to the fourth electrode. In this case, heat generated in the second semiconductor chip can also be easily discharged. Furthermore, it is possible to reduce variations in heat exhaust efficiency between the first semiconductor chip and the second semiconductor chip. In particular, when the first semiconductor chip and the second semiconductor chip are of the same type and generate heat to the same extent, the temperature difference between the first semiconductor chip and the second semiconductor chip is reduced, making one of them more susceptible to failure. You can easily avoid situations like this.
〔5〕 〔4〕において、前記第2半導体チップは、トランジスタチップまたはダイオードチップであってもよい。第2半導体チップに用いられるトランジスタチップ又はダイオードチップにおける発熱量が大きい場合でも、熱を排出しやすく、発熱に伴う故障等を抑制できる。 [5] In [4], the second semiconductor chip may be a transistor chip or a diode chip. Even if the amount of heat generated in the transistor chip or diode chip used for the second semiconductor chip is large, the heat can be easily discharged, and failures due to heat generation can be suppressed.
〔6〕 〔1〕~〔5〕において、前記第2半導体チップは、炭化珪素半導体チップであってもよい。この場合、第2半導体チップに優れた耐圧が得られる。また、炭化珪素半導体チップの発熱量が大きい場合であっても、第2半導体チップで発生した熱を排出しやすく、発熱に伴う故障等を抑制できる。 [6] In [1] to [5], the second semiconductor chip may be a silicon carbide semiconductor chip. In this case, an excellent breakdown voltage is obtained in the second semiconductor chip. Moreover, even if the silicon carbide semiconductor chip generates a large amount of heat, the heat generated in the second semiconductor chip can be easily discharged, and failures due to heat generation can be suppressed.
〔7〕 〔1〕~〔6〕において、前記第1回路パターンに電気的に接続されたソース用の第1外部端子と、前記第2回路パターンに電気的に接続されたケルビンソース用の第2外部端子と、を有してもよい。この場合、第2電極をソース電極として用いることができる。 [7] In [1] to [6], a first external terminal for source electrically connected to the first circuit pattern and a second external terminal for Kelvin source electrically connected to the second circuit pattern. 2 external terminals. In this case, the second electrode can be used as a source electrode.
〔8〕 〔1〕~〔7〕において、前記金属板は、前記第1回路パターンに接合される第1接合面と、前記第2回路パターンに接合される第2接合面と、前記第2電極に接合される第3接合面と、前記第1接合面と前記第3接合面とをつなぐ第1連結部と、前記第2接合面と前記第3接合面とをつなぐ第2連結部と、を有してもよい。この場合、例えば、金属板を曲げ加工等により簡易に形成することができる。 [8] In [1] to [7], the metal plate has a first bonding surface that is bonded to the first circuit pattern, a second bonding surface that is bonded to the second circuit pattern, and the second bonding surface. a third bonding surface to be bonded to an electrode, a first connecting portion connecting the first bonding surface and the third bonding surface, and a second connecting portion connecting the second bonding surface and the third bonding surface , may have In this case, for example, the metal plate can be easily formed by bending or the like.
〔9〕 〔8〕において、前記第1接合面の面積は、前記第2接合面の面積よりも大きくてもよい。この場合、第1回路パターンを流れる電流の量を、第2回路パターンを流れる電流の量よりも多くできる。 [9] In [8], the area of the first joint surface may be larger than the area of the second joint surface. In this case, the amount of current flowing through the first circuit pattern can be made larger than the amount of current flowing through the second circuit pattern.
〔10〕 〔1〕~〔9〕において、平面視で、前記金属板は、第1方向に延び、前記第1半導体チップは、前記第1方向に平行な第1辺及び第2辺と、前記第1方向に垂直な第3辺及び第4辺と、を有し、前記第1辺及び前記第2辺の長さが、前記第3辺及び前記第4辺の長さ未満であってもよい。この場合、第1辺及び第2辺よりも長い第3辺及び第4辺が、金属板が延びる第1方向に垂直であるため、第1半導体チップで発生した熱を排出しやすい。 [10] In [1] to [9], in plan view, the metal plate extends in a first direction, and the first semiconductor chip has first and second sides parallel to the first direction, and a third side and a fourth side perpendicular to the first direction, and the lengths of the first side and the second side are less than the lengths of the third side and the fourth side good too. In this case, the third and fourth sides, which are longer than the first and second sides, are perpendicular to the first direction in which the metal plate extends, so heat generated in the first semiconductor chip can be easily discharged.
〔11〕 〔1〕~〔10〕において、前記第1半導体チップは、炭化珪素半導体チップであってもよい。この場合、第1半導体チップに優れた耐圧が得られる。また、炭化珪素半導体チップの発熱量が大きい場合であっても、第1半導体チップで発生した熱を排出しやすく、発熱に伴う故障等を抑制できる。 [11] In [1] to [10], the first semiconductor chip may be a silicon carbide semiconductor chip. In this case, an excellent breakdown voltage can be obtained in the first semiconductor chip. Moreover, even when the amount of heat generated by the silicon carbide semiconductor chip is large, the heat generated in the first semiconductor chip can be easily discharged, and failures due to heat generation can be suppressed.
[本開示の実施形態の詳細]
以下、本開示の実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本明細書及び図面において、X1-X2方向、Y1-Y2方向、Z1-Z2方向を相互に直交する方向とする。X1-X2方向及びY1-Y2方向を含む面をXY面とし、Y1-Y2方向及びZ1-Z2方向を含む面をYZ面とし、Z1-Z2方向及びX1-X2方向を含む面をZX面とする。便宜上、Z1方向を上方向、Z2方向を下方向とする。また、本開示において平面視とは、Z1側から対象物を視ることをいう。Y1-Y2方向は第1方向の一例であり、X1-X2方向は第2方向の一例である。
[Details of the embodiment of the present disclosure]
Hereinafter, embodiments of the present disclosure will be described in detail, but the present embodiments are not limited to these. In the present specification and drawings, constituent elements having substantially the same functional configuration may be given the same reference numerals to omit redundant description. In this specification and drawings, the X1-X2 direction, the Y1-Y2 direction, and the Z1-Z2 direction are mutually orthogonal directions. A plane including the X1-X2 direction and the Y1-Y2 direction is the XY plane, a plane including the Y1-Y2 direction and the Z1-Z2 direction is the YZ plane, and a plane including the Z1-Z2 direction and the X1-X2 direction is the ZX plane. do. For convenience, the Z1 direction is defined as the upward direction, and the Z2 direction is defined as the downward direction. In addition, in the present disclosure, planar viewing means viewing an object from the Z1 side. The Y1-Y2 direction is an example of the first direction, and the X1-X2 direction is an example of the second direction.
(第1実施形態)
第1実施形態について説明する。第1実施形態は半導体装置に関する。図1は、第1実施形態に係る半導体装置を示す上面図である。図2は、第1実施形態における第1半導体チップ及び第2半導体チップを示す上面図である。図3は、第1実施形態に係る半導体装置を示す断面図である。図3は、図1中のIII-III線に沿った断面図に相当する。
(First embodiment)
A first embodiment will be described. The first embodiment relates to a semiconductor device. FIG. 1 is a top view showing the semiconductor device according to the first embodiment. FIG. 2 is a top view showing the first semiconductor chip and the second semiconductor chip in the first embodiment. FIG. 3 is a cross-sectional view showing the semiconductor device according to the first embodiment. FIG. 3 corresponds to a cross-sectional view taken along line III-III in FIG.
図1~図3に示すように、第1実施形態に係る半導体装置1は、主として、第1半導体チップ100と、第2半導体チップ200と、金属板300と、放熱板400と、基板500と、ケース600を有する。
As shown in FIGS. 1 to 3, the
放熱板400は、Z1側の面401と、Z2側の面402とを備え、面401の上方に、基板500が設けられている。例えば、放熱板400は、ニッケル(Ni)めっき膜が形成された銅(Cu)板である。
The
基板500は、絶縁性の基材510と、第1回路パターン521と、第2回路パターン522と、第3回路パターン523と、第4回路パターン524と、導電層530とを有する。基材510は、例えば窒化シリコン(Si3N4)等のセラミック製であり、Z1側の面511と、Z2側の面512とを備える。第1回路パターン521、第2回路パターン522、第3回路パターン523及び第4回路パターン524は、基材510の面511に形成されている。図3に示す断面において、第3回路パターン523は第1回路パターン521のY2側に配置され、第4回路パターン524は第3回路パターン523のY2側に配置され、第2回路パターン522は第4回路パターン524のY2側に配置されている。つまり、第3回路パターン523は、第1回路パターン521と第2回路パターン522との間に配置されている。導電層530は、基材510の面512に形成されている。導電層530は、概ね面512の全体にわたって設けられていてもよい。導電層530ははんだ等の接合材50により放熱板400に接合されている。例えば、第1回路パターン521、第2回路パターン522、第3回路パターン523、第4回路パターン524及び導電層530は、銅層である。例えば、接合材12は、スズ(Sn)-銀(Ag)-銅(Cu)系はんだ又はスズ(Sn)-アンチモン(Sb)系はんだ等である。
The
基板500の上に第1半導体チップ100及び第2半導体チップ200が実装されている。例えば、第1半導体チップ100は、第2半導体チップ200のY1側にある。
A
第1半導体チップ100は、例えばMOS型電界効果トランジスタ(FET)等のトランジスタであり、平面視で、矩形状の平面形状を有する。第1半導体チップ100は、Z1側の面101と、Z2側の面102とを備える。面101にソース電極パッド111と、ゲート電極パッド113とが設けられ、面102にドレイン電極パッド112が設けられている。例えば、ゲート電極パッド113は、ソース電極パッド111のX2側にある。平面視で、ソース電極パッド111及びゲート電極パッド113は、矩形状の平面形状を有し、ソース電極パッド111の面積がゲート電極パッド113の面積より大きい。平面視で、ドレイン電極パッド112は、矩形状の平面形状を有し、概ね面102の全体にわたって設けられている。ドレイン電極パッド112は、はんだ等の接合材21により第3回路パターン523に接合されている。例えば、接合材21は、Sn-Ag-Cu系はんだ又はSn-Sb系はんだ等である。ドレイン電極パッド112は第1電極の一例であり、ソース電極パッド111は第2電極の一例である。
The
平面視で、第1半導体チップ100は、Y1-Y2方向に平行な第1辺701及び第2辺702と、X1-X2方向に平行な第3辺703及び第4辺704とを有する。第1辺701は第2辺702のX1側にあり、第3辺703は第4辺704のY1側にある。第1半導体チップ100は正方形状の平面形状を有し、第1辺701及び第2辺702の長さと第3辺703及び第4辺704の長さとが等しい。
In plan view, the
また、平面視で、ソース電極パッド111は、Y1-Y2方向に平行な第5辺705及び第6辺706と、X1-X2方向に平行な第7辺707及び第8辺708とを有する。第5辺705は第6辺706のX1側にあり、第7辺707は第8辺708のY1側にある。ソース電極パッド111は正方形状の平面形状を有し、第5辺705及び第6辺706の長さと第7辺707及び第8辺708の長さとが等しい。第5辺705及び第6辺706が第7辺707及び第8辺708より長くてもよい。
Further, in plan view, the
第2半導体チップ200は、例えばショットキーバリアダイオード(Schottky Barrier Diode:SBD)等のダイオードであり、矩形状の平面形状を有する。第2半導体チップ200は、Z1側の面201と、Z2側の面202とを備える。面201にアノード電極パッド211が設けられ、面202にカソード電極パッド212が設けられている。平面視で、アノード電極パッド211は、矩形状の平面形状を有し、概ね面201の全体にわたって設けられている。平面視で、カソード電極パッド212は、矩形状の平面形状を有し、概ね面202の全体にわたって設けられている。カソード電極パッド212は、はんだ等の接合材22により第3回路パターン523に接合されている。例えば、接合材22は、Sn-Ag-Cu系はんだ又はSn-Sb系はんだ等である。カソード電極パッド212は第3電極の一例であり、アノード電極パッド211は第4電極の一例である。
The
平面視で、第2半導体チップ200は、Y1-Y2方向に平行な第9辺709及び第10辺710と、X1-X2方向に平行な第11辺711及び第12辺712とを有する。第9辺709は第10辺710のX1側にあり、第11辺711は第12辺712のY1側にある。第2半導体チップ200は正方形状の平面形状を有し、第9辺709及び第10辺710の長さと第11辺711及び第12辺712の長さとが等しい。
In plan view, the
また、平面視で、アノード電極パッド211は、Y1-Y2方向に平行な第13辺713及び第14辺714と、X1-X2方向に平行な第15辺715及び第16辺716とを有する。第13辺713は第14辺714のX1側にあり、第15辺715は第16辺716のY1側にある。アノード電極パッド211は正方形状の平面形状を有し、第13辺713及び第14辺714の長さと第15辺715及び第16辺716の長さとが等しい。第13辺713及び第14辺714が第13辺713及び第14辺714より長くてもよい。
Further, in plan view, the
金属板300は、Y1-Y2方向に延びる。金属板300は、第1接合面301と、第2接合面302と、第3接合面303と、第1連結部311と、第2連結部312とを有する。第1接合面301は第1回路パターン521に接合される。第2接合面302は第2回路パターン522に接合される。第3接合面303はソース電極パッド111及びアノード電極パッド211に接合される。第1連結部311は第1接合面301と第3接合面303とをつなぐ。第2連結部312は第2接合面302と第3接合面303とをつなぐ。金属板300は、例えは銅板である。金属板300が、ニッケルめっき膜が形成された銅板であってもよい。金属板300は、例えば1枚の金属板が曲げ加工されることで形成されている。金属板300は、曲げ加工等により簡易に形成することができる。
第1回路パターン521と第1接合面301とは、はんだ等の接合材11により接合されている。第2回路パターン522と第2接合面302とは、はんだ等の接合材12により接合されている。ソース電極パッド111と第3接合面303とは、はんだ等の接合材31により接合されている。アノード電極パッド211と第3接合面303とは、はんだ等の接合材32により接合されている。例えば、接合材11、接合材12、接合材31及び接合材32は、Sn-Ag-Cu系はんだ又はSn-Sb系はんだ等である。
The
ケース600は、例えば平面視において枠状に形成されている。ケース600の材料は樹脂等の絶縁体である。平面視で、基板500はケース600の内側に配置されている。ケース600には、ソース用の第1外部端子601と、ケルビンソース用の第2外部端子602と、ドレイン用の第3外部端子603と、ゲート用の第4外部端子604とが設けられている。
The
例えば、第1外部端子601は、はんだ等の接合材(図示せず)により第1回路パターン521に接合され、第3外部端子603は、はんだ等の接合材(図示せず)により第3回路パターン523に接合されている。ソース用の第1外部端子601は電気的に第1回路パターン521に接続され、ドレイン用の第3外部端子603は電気的に第3回路パターン523に接続されている。第1外部端子601と第1回路パターン521とが電気的に接続されていれば、第1外部端子601と第1回路パターン521との間に、他の回路パターン、ボンディングワイヤ等の導電部材が介在していてもよい。第3外部端子603と第3回路パターン523とが電気的に接続されていれば、第3外部端子603と第3回路パターン523との間に、他の回路パターン、ボンディングワイヤ等の導電部材が介在していてもよい。
For example, the first
半導体装置1は、第2回路パターン522と第2外部端子602とを接続するボンディングワイヤ41と、ゲート電極パッド113と第4回路パターン524とを接続するボンディングワイヤ42と、第4回路パターン524と第4外部端子604とを接続するボンディングワイヤ43とを有する。ケルビンソース用の第2外部端子602は電気的に第2回路パターン522に接続され、ゲート用の第4外部端子604は電気的に第4回路パターン524に接続されている。
The
第1実施形態に係る半導体装置1では、ソース電極パッド111及びアノード電極パッド211に金属板300が接合され、金属板300は第1回路パターン521及び第2回路パターン522に接合されている。従って、第1半導体チップ100で発生した熱は、ソース電極パッド111から金属板300を通じて第1回路パターン521及び第2回路パターン522に伝達される。また、第2半導体チップ200で発生した熱は、アノード電極パッド211から金属板300を通じて第1回路パターン521及び第2回路パターン522に伝達される。このため、金属板300が第1回路パターン521に接合され、かつ第2回路パターン522に接合されていない場合と比較して、第1半導体チップ100で発生した熱及び第2半導体チップ200で発生した熱を排出しやすくできる。
In the
第1回路パターン521がソース用の第1外部端子601に電気的に接続され、第2回路パターン522がケルビンソース用の第2外部端子602に電気的に接続されている。従って、金属板300は電流経路としての機能を発揮しつつ、排熱経路としての機能を発揮できる。また、第1半導体チップ100と第2回路パターン522とを接続するためのボンディングワイヤを不要にできる。
A
第1半導体チップ100及び第2半導体チップ200が設けられた第3回路パターン523が、第1回路パターン521と第2回路パターン522との間に設けられているため、金属板300を通じての排熱方向をY1側及びY2側の互いに反対を向く2方向となる。従って、熱をより排出しやすくできる。
Since the
第1半導体チップ100及び第2半導体チップ200は、例えば炭化珪素(SiC)基板を用いて作製された炭化珪素半導体チップであってもよい。炭化珪素半導体チップにより、例えば優れた耐圧が得られる。また、第1半導体チップ100及び第2半導体チップ200が炭化珪素半導体チップであることで発熱量が大きくなる場合でも、第1半導体チップ100及び第2半導体チップ200で発生した熱を排出しやすいため、発熱に伴う故障等を抑制できる。
The
なお、第1半導体チップ100及び第2半導体チップ200は、それぞれトランジスタチップ及びダイオードチップに限定されない。例えば、両方がトランジスタチップ又はダイオードチップであってもよく、第1半導体チップ100がダイオードチップであり、第2半導体チップ200がトランジスタチップであってもよい。特に、第1半導体チップ100及び第2半導体チップ200が同種の半導体チップであって、同程度に発熱する場合、第1半導体チップ100及び第2半導体チップ200の間での温度差を低減して、一方が故障しやすくなるような状況を回避しやすくできる。
Note that the
本実施形態では、第1回路パターン521がソース用の第1外部端子601に接続され、第2回路パターン522がケルビンソース用の第2外部端子602に接続される。このため、金属板300の第1接合面301の面積を第2接合面302の面積よりも大きくすることで、第1回路パターン521を流れる電流の量を、第2回路パターン522を流れる電流の量よりも多くしやすい。
In this embodiment, the
なお、基板500が用いられなくてもよい。図4は、第1実施形態の変形例に係る半導体装置を示す断面図である。図4は、図3と同様に、図1及び図2中のIII-III線に沿った断面図に相当する。例えば、図4に示すように、放熱板400の上に樹脂等の絶縁層410が設けられ、絶縁層410の上に、第1回路パターン521、第2回路パターン522、第3回路パターン523及び第4回路パターン524が設けられていてもよい。
Note that the
半導体装置1が上アーム及び下アームを有してもよく、上アーム及び下アームのそれぞれが第1半導体チップ100及び第2半導体チップ200を含んでもよい。
The
(第2実施形態)
第2実施形態について説明する。第2実施形態は、第1半導体チップ及び第2半導体チップの平面形状の点で、第1実施形態と相違する。図5は、第2実施形態に係る半導体装置を示す上面図である。図6は、第2実施形態における第1半導体チップ及び第2半導体チップを示す上面図である。
(Second embodiment)
A second embodiment will be described. The second embodiment differs from the first embodiment in the planar shapes of the first semiconductor chip and the second semiconductor chip. FIG. 5 is a top view showing the semiconductor device according to the second embodiment. FIG. 6 is a top view showing the first semiconductor chip and the second semiconductor chip in the second embodiment.
図5及び図6に示すように、第2実施形態に係る半導体装置2では、第1半導体チップ100の第1辺701及び第2辺702の長さが、第3辺703及び第4辺704の長さよりも小さい。また、ソース電極パッド111の第5辺705及び第6辺706が、第7辺707及び第8辺708よりも短い。
As shown in FIGS. 5 and 6, in the
更に、第2実施形態に係る半導体装置2では、第2半導体チップ200の第9辺709及び第10辺710の長さが、第11辺711及び第12辺712の長さよりも小さい。また、アノード電極パッド211の第13辺713及び第14辺714が第13辺713及び第14辺714よりも短い。
Furthermore, in the
他の構成は第1実施形態と同様である。 Other configurations are the same as those of the first embodiment.
第2実施形態によっても第1実施形態と同様の効果が得られる。また、第1半導体チップ100及び第2半導体チップ200の長辺が、金属板300が延びる方向(Y1-Y2方向)に垂直であるため、短辺がY1-Y2方向に垂直である場合と比較して、第1半導体チップ100で発生した熱及び第2半導体チップ200で発生した熱を排出しやすい。
The same effects as those of the first embodiment can be obtained by the second embodiment. In addition, since the long sides of the
本開示において、トランジスタはMOS型FETに限定されず、トランジスタが絶縁ゲート型バイポーラトランジスタ(insulated gate bipolar transistor:IGBT)であってもよい。トランジスタがIGBTの場合、コレクタ電極パッドが第1電極の一例であり、エミッタ電極パッドが第2電極の一例である。 In the present disclosure, the transistors are not limited to MOSFETs, and the transistors may be insulated gate bipolar transistors (IGBTs). When the transistor is an IGBT, the collector electrode pad is an example of the first electrode and the emitter electrode pad is an example of the second electrode.
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to a specific embodiment, and various modifications and changes are possible within the scope described in the claims.
1、2:半導体装置
11、12、21、22、31、32、50:接合材
41、42、43:ボンディングワイヤ
100:第1半導体チップ
101、102、201、202、401、402、511、512:面
111:ソース電極パッド(第2電極)
112:ドレイン電極パッド(第1電極)
113:ゲート電極パッド
200:第2半導体チップ
211:アノード電極パッド(第4電極)
212:カソード電極パッド(第3電極)
300:金属板
301:第1接合面
302:第2接合面
303:第3接合面
311:第1連結部
312:第2連結部
400:放熱板
410:絶縁層
500:基板
510:基材
521:第1回路パターン
522:第2回路パターン
523:第3回路パターン
524:第4回路パターン
530:導電層
600:ケース
601:第1外部端子
602:第2外部端子
603:第3外部端子
604:第4外部端子
701:第1辺
702:第2辺
703:第3辺
704:第4辺
705:第5辺
706:第6辺
707:第7辺
708:第8辺
709:第9辺
710:第10辺
711:第11辺
712:第12辺
713:第13辺
714:第14辺
715:第15辺
716:第16辺
1, 2:
112: Drain electrode pad (first electrode)
113: Gate electrode pad 200: Second semiconductor chip 211: Anode electrode pad (fourth electrode)
212: Cathode electrode pad (third electrode)
300: Metal plate 301: First joint surface 302: Second joint surface 303: Third joint surface 311: First connecting part 312: Second connecting part 400: Radiator plate 410: Insulating layer 500: Substrate 510: Base material 521 : First circuit pattern 522: Second circuit pattern 523: Third circuit pattern 524: Fourth circuit pattern 530: Conductive layer 600: Case 601: First external terminal 602: Second external terminal 603: Third external terminal 604: Fourth external terminal 701: first side 702: second side 703: third side 704: fourth side 705: fifth side 706: sixth side 707: seventh side 708: eighth side 709: ninth side 710 : 10th side 711: 11th side 712: 12th side 713: 13th side 714: 14th side 715: 15th side 716: 16th side
Claims (11)
前記基板の上に設けられた第1回路パターンと、
前記基板の上に設けられた第2回路パターンと、
前記基板の上に設けられた第3回路パターンと、
前記第3回路パターンの上に設けられ、第1電極と第2電極とを有する第1半導体チップと、
金属板と、
を有し、
前記第1電極は、前記第3回路パターンに接合され、
前記金属板は、前記第1回路パターン、前記第2回路パターン及び前記第2電極に接合されている半導体装置。 a substrate;
a first circuit pattern provided on the substrate;
a second circuit pattern provided on the substrate;
a third circuit pattern provided on the substrate;
a first semiconductor chip provided on the third circuit pattern and having a first electrode and a second electrode;
a metal plate;
has
the first electrode is bonded to the third circuit pattern;
The semiconductor device, wherein the metal plate is bonded to the first circuit pattern, the second circuit pattern and the second electrode.
前記第3電極は、前記第3回路パターンに接合され、
前記金属板は、前記第4電極にも接合されている請求項1から請求項3のいずれか1項に記載の半導体装置。 a second semiconductor chip provided on the third circuit pattern and having a third electrode and a fourth electrode;
the third electrode is bonded to the third circuit pattern;
4. The semiconductor device according to claim 1, wherein said metal plate is also joined to said fourth electrode.
前記第2回路パターンに電気的に接続されたケルビンソース用の第2外部端子と、
を有する請求項1から請求項6のいずれか1項に記載の半導体装置。 a first external terminal for a source electrically connected to the first circuit pattern;
a second external terminal for a Kelvin source electrically connected to the second circuit pattern;
7. The semiconductor device according to claim 1, comprising:
前記第1回路パターンに接合される第1接合面と、
前記第2回路パターンに接合される第2接合面と、
前記第2電極に接合される第3接合面と、
前記第1接合面と前記第3接合面とをつなぐ第1連結部と、
前記第2接合面と前記第3接合面とをつなぐ第2連結部と、
を有する請求項1から請求項7のいずれか1項に記載の半導体装置。 The metal plate is
a first bonding surface bonded to the first circuit pattern;
a second bonding surface bonded to the second circuit pattern;
a third joint surface joined to the second electrode;
a first connecting portion that connects the first joint surface and the third joint surface;
a second connecting portion that connects the second joint surface and the third joint surface;
8. The semiconductor device according to claim 1, comprising:
前記金属板は、第1方向に延び、
前記第1半導体チップは、
前記第1方向に平行な第1辺及び第2辺と、
前記第1方向に垂直な第3辺及び第4辺と、
を有し、
前記第1辺及び前記第2辺の長さが、前記第3辺及び前記第4辺の長さ未満である請求項1から請求項9のいずれか1項に記載の半導体装置。 Planar view,
The metal plate extends in a first direction,
The first semiconductor chip is
a first side and a second side parallel to the first direction;
a third side and a fourth side perpendicular to the first direction;
has
10. The semiconductor device according to claim 1, wherein lengths of said first side and said second side are shorter than lengths of said third side and said fourth side.
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