JP2022188629A - electronic circuit - Google Patents
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Abstract
Description
本発明は、参照クロックに基づいて出力クロックを生成する電子回路に関するものである。 The present invention relates to an electronic circuit that generates an output clock based on a reference clock.
特許文献1には、チャージポンプ回路を含む比例パスと、チャージポンプ回路を含む積分パスとを有し、積分ゲインおよび比例ゲインを独立に設定可能なPLL(phase-locked loop)回路が記載されている。
しかしながら、特許文献1に記載のPLL回路では、PLL回路の安定性を満足するように積分ゲインおよび比例ゲインを設定すると、積分パスのチャージポンプ回路と比例パスのチャージポンプ回路とが異なるサイズとなる。その結果、特許文献1に記載のPLL回路には、積分パスと比例パスに異なるスキューが生じてしまう課題がある。さらに、このスキューによって比例パスの電流チャージタイミングが積分パスの電流チャージタイミングに対して相対的にずれてしまうため、特許文献1に記載のPLL回路には、参照クロック成分の固定ジッタが増加するという課題もある。
However, in the PLL circuit described in
その一方で、PLL回路が有するラグリード型のループフィルタ回路においては、比例ゲインを決定する抵抗が熱雑音を発生するために、この抵抗の値をロングタームジッタの仕様を考慮して所定の値以下に納めなければならなかった。ここで、PLL回路の安定性を保つためには、ループフィルタ回路のカットオフ周波数を所望の値に設定することが求められる。ところが、抵抗の値を小さくする分、容量を大きくする必要があるため、回路面積が増加するという課題がある。このように、PLL回路には、熱雑音の抑制と低面積化の両立が困難であるという課題もある。 On the other hand, in the lag-lead loop filter circuit included in the PLL circuit, the resistance that determines the proportional gain generates thermal noise. had to pay to Here, in order to maintain the stability of the PLL circuit, it is required to set the cutoff frequency of the loop filter circuit to a desired value. However, since it is necessary to increase the capacitance by the amount corresponding to the decrease in the resistance value, there is a problem that the circuit area increases. Thus, the PLL circuit also has the problem that it is difficult to achieve both suppression of thermal noise and reduction in area.
そこで、本発明は、PLL回路の熱雑音と参照クロック成分の固定ジッタとを抑制しつつ、PLL回路の低面積化を図ることを目的とする。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to reduce the area of a PLL circuit while suppressing the thermal noise of the PLL circuit and the fixed jitter of the reference clock component.
本発明に係る電子回路は、参照クロックに基づいて基準クロックおよび可変クロックを生成する可変遅延器と、前記基準クロック、前記可変クロックおよび分周クロックに基づいて第1のUP信号、第2のUP信号およびDOWN信号を生成する位相比較器と、前記第1のUP信号および前記DOWN信号に基づいて積分電流を出力する積分パスと、前記第2のUP信号および前記DOWN信号に基づいて比例電流を出力する比例パスと、前記比例電流と前記積分電流の和である制御電流に応じた周波数の出力信号を出力する電流制御発振器と、前記出力信号を分周することで前記分周クロックを出力する分周器とを有する。 An electronic circuit according to the present invention includes: a variable delay device that generates a reference clock and a variable clock based on a reference clock; an integration path that outputs an integrated current based on the first UP signal and the DOWN signal; and a proportional current based on the second UP signal and the DOWN signal. a proportional path for outputting; a current controlled oscillator for outputting an output signal having a frequency corresponding to a control current that is the sum of the proportional current and the integral current; and dividing the output signal to output the frequency-divided clock. and a frequency divider.
本発明によれば、PLL回路の熱雑音と参照クロック成分の固定ジッタとを抑制しつつ、PLL回路の低面積化を図ることができる。 According to the present invention, it is possible to reduce the area of the PLL circuit while suppressing the thermal noise of the PLL circuit and the fixed jitter of the reference clock component.
以下、図面を参照して本発明の実施形態を説明する。ただし、本発明は以下の実施形態に限定されるものではない。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following embodiments.
[実施形態1]
図1は、実施形態1における電子回路であるPLL(phase-locked loop)回路100の構成を説明するためのブロック図である。
[Embodiment 1]
FIG. 1 is a block diagram for explaining the configuration of a phase-locked loop (PLL)
図1に示すように、PLL回路100は、可変遅延器101、位相比較器102、積分パス103、比例パス104、加算部105、電流制御発振器106、分周器107、検出部108、ADC109、制御部110を有する。
As shown in FIG. 1, the
PLL回路100は、参照クロックN001を入力することにより、参照クロックN001の周波数を逓倍した周波数の出力クロックN013を出力する。さらに、PLL回路100は、分周比設定情報を入力することにより、分周器107の分周比を設定することが可能である。出力クロックN013の周波数は分周比設定情報に応じて決定される。
The
可変遅延器101は、入力された参照クロックN001に基づいて基準クロックN002と可変クロックN003とを生成して出力する。詳細は後述する。
The
位相比較器102は、入力された基準クロックN002、可変クロックN003および分周クロックN014に基づいて第1のUP信号N004、第2のUP信号N005およびDOWN信号N006を生成して出力する。詳細については後述する。
The
積分パス103は、第1のチャージポンプ回路111と、積分部112と、電圧電流変換部113とを有する。さらに、積分パス103は、入力された第1のUP信号N004およびDOWN信号N006に基づいて積分電流N010を生成して出力する。
第1のチャージポンプ回路111は、入力された第1のUP信号N004とDOWN信号N006に基づいて第1のパルス電流N007を出力する。第1のチャージポンプ回路111は、第1のUP信号N004が入力されている期間は第1のパルス電流N007を正極性のパルス電流として出力する。さらに、第1のチャージポンプ回路111は、DOWN信号N006が入力されている期間は第1のパルス電流N007を負極性のパルス電流として出力する。第1のチャージポンプ回路111が出力する第1のパルス電流N007の大きさは、積分ゲイン設定情報に基づいて決定される。 The first charge pump circuit 111 outputs a first pulse current N007 based on the input first UP signal N004 and DOWN signal N006. The first charge pump circuit 111 outputs the first pulse current N007 as a positive pulse current while the first UP signal N004 is being input. Further, the first charge pump circuit 111 outputs the first pulse current N007 as a negative pulse current while the DOWN signal N006 is being input. The magnitude of the first pulse current N007 output by the first charge pump circuit 111 is determined based on the integral gain setting information.
積分部112は、容量回路である。入力された第1のパルス電流N007を積分することで積分電圧N008を生成する。
The integrating
電圧電流変換部113は、入力された積分電圧N008を積分電流N010に変換して出力する変換回路である。例えばソースフォロア回路などである。
The voltage-
比例パス104は、第2のチャージポンプ回路114と、フィルタ回路115とを有する。さらに、比例パス104は、入力された第2のUP信号N005およびDOWN信号N006に基づいて第2のパルス電流N009を生成して出力する。
第2のチャージポンプ回路114は、入力された第2のUP信号N005とDOWN信号N006に基づいて第2のパルス電流N009を出力する。第2のチャージポンプ回路114は、第2のUP信号N005が入力されている期間は第2のパルス電流N009を正極性のパルス電流として出力する。さらに、第2のチャージポンプ回路114は、DOWN信号N006が入力されている期間は第2のパルス電流N009を負極性のパルス電流として出力する。第2のチャージポンプ回路114が出力する第2のパルス電流N009の大きさは、比例ゲイン設定情報に基づいて決定される。 The second charge pump circuit 114 outputs a second pulse current N009 based on the input second UP signal N005 and DOWN signal N006. The second charge pump circuit 114 outputs the second pulse current N009 as a positive pulse current while the second UP signal N005 is being input. Further, the second charge pump circuit 114 outputs the second pulse current N009 as a negative pulse current while the DOWN signal N006 is being input. The magnitude of the second pulse current N009 output by the second charge pump circuit 114 is determined based on the proportional gain setting information.
フィルタ回路115は、第2のパルス電流N009から所定の周波数帯域のみを通過させた電流である比例電流N011を出力する。
加算部105は、積分電流N010と比例電流N011とを加算するための接続ノードである。加算後の電流を制御電流N012とする。
電流制御発振器106は、制御電流N012に応じた周波数のクロックを生成して、出力クロックN013として出力する発振器である。電流制御発振器106は、例えば、リングオシレータ、LCオシレータ等を有する。
The current controlled
分周器107は、分周比設定情報に応じて決定された分周比に従い、出力クロックN013を分周して分周クロックN014を出力する。
The
検出部108は、制御部110から送信されたモード変更信号N018に基づいて第2のパルス電流N009のオフセット量またはパルス量のいずれかを選択して検出することにより検出電圧N015を生成する。
ADC109は、検出電圧N015をアナログ量からデジタル量に変換して検出情報N016として出力する。
The
制御部110は、検出情報N016に基づいて決定された制御信号N017を出力する。制御信号N017を決定するための処理については後述する。
次に、図2を参照して、可変遅延器101の構成を説明する。
Next, the configuration of
可変遅延器101は、5つのバッファ116-a~116-eと、5つの容量117-a~117-eと、3つのスイッチ118-a~118-cとを有する。
バッファ116-aは、参照クロックN001を増幅し、バッファ116-bとバッファ116-dに出力を送信する。 Buffer 116-a amplifies reference clock N001 and sends the output to buffers 116-b and 116-d.
バッファ116-bは、バッファ116-aの出力を増幅する。バッファ116-bの出力には容量117-aを接続し、バッファ116-bの出力のスルーレートを下げる。容量117-aのサイズは、容量117-eの4倍である。 Buffer 116-b amplifies the output of buffer 116-a. A capacitor 117-a is connected to the output of the buffer 116-b to reduce the slew rate of the output of the buffer 116-b. The size of capacity 117-a is four times that of capacity 117-e.
バッファ116-cは、バッファ116-bの出力を増幅し、基準クロックN002を出力する。この場合の参照クロックN001に対する基準クロックN002の遅延時間を第1の時間とする。 Buffer 116-c amplifies the output of buffer 116-b and outputs reference clock N002. Let the delay time of the reference clock N002 with respect to the reference clock N001 in this case be the first time.
バッファ116-dは、バッファ116-aの出力を増幅する。バッファ116-dの出力には容量117-b~117-eを接続し、バッファ116-dの出力のスルーレートを下げる。容量117-bのサイズは、容量117-eの4倍である。容量117-cのサイズは、容量117-eの2倍である。容量117-dのサイズは、容量117-eと同じである。 Buffer 116-d amplifies the output of buffer 116-a. Capacitors 117-b to 117-e are connected to the output of the buffer 116-d to reduce the slew rate of the output of the buffer 116-d. The size of capacity 117-b is four times that of capacity 117-e. The size of capacity 117-c is twice that of capacity 117-e. The size of capacitor 117-d is the same as that of capacitor 117-e.
容量117-b、117-cおよび117-dに接続されるスイッチ118-a、118-bおよびスイッチ118-cは、制御信号N017により開閉される。 Switches 118-a, 118-b and 118-c connected to capacitors 117-b, 117-c and 117-d are opened and closed by control signal N017.
バッファ116-eは、バッファ116-dの出力を増幅し、可変クロックN003を出力する。この場合の参照クロックN001に対する可変クロックN003の遅延時間を第2の時間とする。 Buffer 116-e amplifies the output of buffer 116-d and outputs variable clock N003. Let the delay time of the variable clock N003 with respect to the reference clock N001 in this case be the second time.
このように構成することで、可変遅延器101は、参照クロックN001を第1の時間遅延させることにより基準クロックN002を生成することができる。さらに、可変遅延器101は、第1の時間を基準として制御信号N017に基づいた時間量を増減させることで第2の時間を決定し、参照クロックN001を第2の時間遅延させることにより可変クロックN003を生成することができる。
With this configuration, the
次に、図3を参照して、位相比較器102の構成を説明する。
Next, the configuration of
位相比較器102は、バッファ116-fと、NAND回路119と、3つのフリップフロップ120-a~120-cと、ハイレベル出力回路121とを有する。
The
フリップフロップ120-aは、基準クロックN002が立ち上がり方向に遷移したことに応じて、第1のUP信号N004をハイレベルの電圧として出力する。 The flip-flop 120-a outputs the first UP signal N004 as a high level voltage in response to the transition of the reference clock N002 in the rising direction.
フリップフロップ120-bは、可変クロックN003が立ち上がり方向に遷移したことに応じて、第2のUP信号N005をハイレベルの電圧として出力する。 The flip-flop 120-b outputs the second UP signal N005 as a high level voltage in response to the transition of the variable clock N003 in the rising direction.
フリップフロップ120-cは、分周クロックN014が立ち上がり方向に遷移したことに応じて、DOWN信号N006をハイレベルの電圧として出力する。 The flip-flop 120-c outputs the DOWN signal N006 as a high level voltage in response to the transition of the divided clock N014 in the rising direction.
NAND回路119は、第1のUP信号N004、第2のUP信号N005、DOWN信号N006の全てがハイレベルの電圧として出力された場合にローレベルの電圧を出力する。
The
バッファ116-fは、NAND回路119の出力を増幅して出力する。
Buffer 116-f amplifies the output of
フリップフロップ120-a~120-cは、バッファ116-fの出力がローレベルの電圧になった場合に第1のUP信号N004、第2のUP信号N005、DOWN信号N006をローレベルの電圧として出力する。 The flip-flops 120-a to 120-c convert the first UP signal N004, the second UP signal N005, and the DOWN signal N006 to low level voltages when the output of the buffer 116-f becomes a low level voltage. Output.
ハイレベル出力回路121は、ハイレベルの電圧を固定で出力する。
The high
このように構成することで、位相比較器102は、基準クロックN002が予め決められた極性で遷移したことに応じて第1のUP信号N004を出力することができる。位相比較器102は、可変クロックN003が予め決められた極性で遷移したことに応じて第2のUP信号N005を出力することができる。位相比較器102は、分周クロックN014が予め決められた極性で遷移したことに応じてDOWN信号N006を出力することもできる。さらに、位相比較器102は、第1のUP信号N004、第2のUP信号N005、DOWN信号N006の全てが出力された場合に、第1のUP信号N004、第2のUP信号N005、DOWN信号N006の出力を停止することもできる。
With this configuration, the
次に、図4のフローチャートを参照して、制御部110で行われる制御処理を説明する。図4に図示する制御処理は、制御部110内のコンピュータがメモリに記憶されたプログラムを実行することによって行われる。
Next, control processing performed by the
ステップS1において、制御部110は、モード変更信号N018を第2のパルス電流N009のオフセット量を検出するように変更する。ステップS1の処理により、制御部110は、検出部108が図6に示すT3のタイミングで第2のパルス電流N009のオフセット量を検出するように検出部108の状態を変更する。その後、制御部110はステップS1からステップS2に進む。
In step S1, the
ステップS2において、制御部110は、検出情報N016を取得する。その後、制御部110はステップS2からステップS3に進む。
In step S2,
ステップS3において、制御部110は、ステップS2で取得した検出情報N016をオフセット量情報として保存する。その後、制御部110はステップS3からステップS4に進む。
In step S3,
ステップS4において、制御部110は、モード変更信号N018を第2のパルス電流N009のパルス量を検出するように変更する。ステップS4の処理により、制御部110は、検出部108が図6に示すT4のタイミングで第2のパルス電流N009のパルス量を検出するように検出部108の状態を変更する。その後、制御部110はステップS4からステップS5に進む。
In step S4,
ステップS5において、制御部110は、繰り返し処理を行う。制御部110は、繰り返し処理毎に、整数i(初期値は0)に1を加算する。iが8を下回る場合は繰り返し処理を行い、iが8以上である場合は繰り返し処理を抜ける。その後、制御部110はステップS5からステップS6に進む。
In step S5, the
ステップS6において、制御部110は、制御信号N017をiの値に設定する。ステップS6の処理により、可変遅延器101におけるスイッチ118が開閉され、対応する容量117が有効となり、第2の時間が変更される。その後、制御部110はステップS6からステップS7に進む。
In step S6,
ステップS7において、制御部110は、検出情報N016を取得する。その後、制御部110はステップS7からステップS8に進む。
In step S7,
ステップS8において、制御部110は、ステップS7で取得した検出情報N016をi番目のパルス量情報として保存する。その後、制御部110はステップS8からステップS9に進む。
In step S8, the
ステップS9において、制御部110は、オフセット量情報とi番目のパルス量情報の差分をi番目の差分情報として保存する。その後、制御部110はステップS9からステップS10に進む。
In step S9, the
ステップS10において、制御部110は、iの値が0よりも大きいかを判定する。制御部110がiの値が0よりも大きいと判定した場合、制御部110はステップS10からステップS11に進む。制御部110がiの値が0よりも大きくないと判定した場合、制御部110はステップS10からステップS14に進む。
In step S10,
ステップS11において、制御部110は、i番目の差分情報が示す値がi-1番目の差分情報が示す値よりも大きいかを判定する。制御部110がi番目の差分情報が示す値がi-1番目の差分情報の示す値よりも大きいと判定した場合、制御部110はステップS11からステップS12に進む。制御部110がi番目の差分情報が示す値がi-1番目の差分情報が示す値よりも大きくないと判定した場合、制御部110はステップS11からステップS13に進む。
In step S11, the
ステップS12において、制御部110は、jの値をiに設定する。その後、制御部110はステップS12からステップS15に進む。
In step S12,
ステップS13において、制御部110は、jの値をi-1に設定する。その後、制御部110はステップS13からステップS15に進む。
In step S13,
ステップS14において、制御部110は、jの値を0に設定する。その後、制御部110はステップS14からステップS15に進む。
In step S14,
ステップS15において、制御部110は、ステップS5で開始した繰り返し処理を終了する。その後、制御部110はステップS15からステップS16に進む。
In step S15,
ステップS16において、制御部110は、制御信号N017の値をjに設定する。その後、制御部110は制御処理を終了する。
In step S16,
なお、制御部110で行われる上述の制御処理は、PLL回路100の起動時に少なくとも一回行われる。また、PLL回路100の温度変化等により特性の変化があった場合にも、必要に応じて任意のタイミングで再度行われる。
The above-described control processing performed by the
このように制御することで、制御部110は、モード変更信号N018を変更することにより検出部108がオフセット量を検出するように制御し、オフセット量を示す検出情報N016をオフセット量情報として保存することができる。制御部110は、モード変更信号N018を変更することにより検出部108がパルス量を検出するように制御し、パルス量を示す検出情報N016をパルス量情報として保存することもできる。さらに、制御部110は、オフセット量情報とパルス量情報を比較し、オフセット量情報とパルス量情報の差分が小さくなるように制御信号N017を決定することもできる。
By controlling in this manner, the
次に、図5を参照して、複数のクロック信号のタイミングチャートを説明する。 Next, a timing chart of a plurality of clock signals will be described with reference to FIG.
図5に示すW001は、参照クロックN001のタイミングチャートである。図5に示すW002は、基準クロックN002のタイミングチャートである。W002は、W001に対して、第1の時間T1分遅延している。 W001 shown in FIG. 5 is a timing chart of the reference clock N001. W002 shown in FIG. 5 is a timing chart of the reference clock N002. W002 is delayed from W001 by a first time T1.
図5に示すW003-0は、制御信号N017が0の場合の可変クロックN003のタイミングチャートである。W003-0は、W001に対して、制御信号N017の値が0の場合の第2の時間T2(0)分遅延している。 W003-0 shown in FIG. 5 is a timing chart of the variable clock N003 when the control signal N017 is "0". W003-0 is delayed from W001 by the second time T2(0) when the value of the control signal N017 is 0.
図5に示すW003-1~W003-7は、制御信号N017が1から7まで変化した場合の可変クロックN003のタイミングチャートである。W003-1~W003-7は、W001に対して、制御信号N017の値がiの場合の第2の時間T2(i)分遅延している。 W003-1 to W003-7 shown in FIG. 5 are timing charts of the variable clock N003 when the control signal N017 changes from 1 to 7. FIG. W003-1 to W003-7 are delayed from W001 by a second time T2(i) when the value of the control signal N017 is i.
図5に示すW014は、分周クロックN014のタイミングチャートである。 W014 shown in FIG. 5 is a timing chart of the frequency-divided clock N014.
次に、図6を参照して、第1のチャージポンプ回路111および第2のチャージポンプ回路114の入力信号および出力信号のタイミングチャートを説明する。 Next, a timing chart of input signals and output signals of the first charge pump circuit 111 and the second charge pump circuit 114 will be described with reference to FIG.
図6に示すW004-(a)、W005-(a)、W006-(a)、W007-(a)およびW009-(a)は、固定ジッタを低減する前の波形である。図6に示すW004-(b)、W005-(b)、W006-(b)、W007-(b)およびW009-(b)は、固定ジッタを低減した後の波形である。 W004-(a), W005-(a), W006-(a), W007-(a) and W009-(a) shown in FIG. 6 are waveforms before fixed jitter reduction. W004-(b), W005-(b), W006-(b), W007-(b) and W009-(b) shown in FIG. 6 are waveforms after fixed jitter is reduced.
図6に示すW004-(a)およびW004-(b)は、第1のUP信号N004の波形である。図6に示すW005-(a)およびW005-(b)は、第2のUP信号N005の波形である。図6に示すW006-(a)およびW006-(b)は、DOWN信号N006の波形である。 W004-(a) and W004-(b) shown in FIG. 6 are waveforms of the first UP signal N004. W005-(a) and W005-(b) shown in FIG. 6 are waveforms of the second UP signal N005. W006-(a) and W006-(b) shown in FIG. 6 are waveforms of the DOWN signal N006.
図6に示すW007-(a)およびW007-(b)は、第1のパルス電流N007の波形である。図6に示すW009-(a)およびW009-(b)は、第2のパルス電流N009の波形である。 W007-(a) and W007-(b) shown in FIG. 6 are waveforms of the first pulse current N007. W009-(a) and W009-(b) shown in FIG. 6 are waveforms of the second pulse current N009.
図6に示すT3の期間は、検出部108が第2のパルス電流N009のオフセット量を検出する期間である。図6に示すT4の期間は、検出部108が第2のパルス電流N009のパルス量を検出する期間である。
A period T3 shown in FIG. 6 is a period during which the
図6に示すP1は、固定ジッタを低減する前のT3の期間における第2のパルス電流N009である。第2のパルス電流N009は、安定したオフセット電流を流している状態のため、T3の期間において、検出部108は第2のパルス電流N009のオフセット量を検出可能である。
P1 shown in FIG. 6 is the second pulse current N009 during the period of T3 before fixed jitter reduction. Since the second pulse current N009 is a stable offset current, the
図6に示すP2は、固定ジッタを低減する前のT4の期間における第2のパルス電流N009である。積分パス103と比例パス104のスキューにより比例パス104の電流チャージタイミングが積分パス103の電流チャージタイミングに対して相対的にずれるため、T4の期間において、第2のパルス電流N009にはパルス状の電流が発生する。したがって、検出部108は、第2のパルス電流N009のパルス量を検出可能である。
P2 shown in FIG. 6 is the second pulse current N009 during the period of T4 before fixed jitter reduction. Due to the skew between the
図6に示すP3は、固定ジッタを低減した後のT4の期間における第2のパルス電流N009である。 P3 shown in FIG. 6 is the second pulse current N009 during the period of T4 after fixed jitter reduction.
制御部110が上述の制御処理を行って可変クロックN003の位相を制御することにより、積分パス103と比例パス104の間にあったスキューを相殺することができる。ここで、T4の期間における第2のパルス電流N009のパルス量であるP3は、P2に対して小さくなり、固定ジッタの低減が可能となる。
The skew between the
なお、PLL回路100の構成は、実施形態1で説明した構成に限定されるものではない。例えば、PLL回路100が有する構成要素は、同様の機能を有する一つまたは複数の構成要素に置き換えることもできる。
Note that the configuration of the
[実施形態2]
実施形態1において説明された様々な機能、処理および方法の少なくとも一つは、プログラムを用いて実現することができる。以下、実施形態2では、実施形態1において説明された様々な機能、処理および方法の少なくとも一つを実現するためのプログラムを「プログラムX」と呼ぶ。さらに、実施形態2では、プログラムXを実行するためのコンピュータを「コンピュータY」と呼ぶ。パーソナルコンピュータ、マイクロコンピュータ、CPU(Central Processing Unit)などは、コンピュータYの一例である。
[Embodiment 2]
At least one of the various functions, processes and methods described in
実施形態1において説明された様々な機能、処理および方法の少なくとも一つは、コンピュータYがプログラムXを実行することによって実現することができる。この場合において、プログラムXは、コンピュータ読み取り可能な記憶媒体を介してコンピュータYに供給される。実施形態2におけるコンピュータ読み取り可能な記憶媒体は、ハードディスク装置、磁気記憶装置、光記憶装置、光磁気記憶装置、メモリカード、ROM、RAMなどの少なくとも一つを含む。さらに、実施形態2におけるコンピュータ読み取り可能な記憶媒体は、non-transitory(非一時的)な記憶媒体である。
At least one of the various functions, processes and methods described in
100 PLL回路(電子回路)
101 可変遅延器
102 位相比較器
103 積分パス
104 比例パス
105 加算部
106 電流制御発振器
107 分周器
108 検出部
109 ADC
110 制御部
111 第1のチャージポンプ回路
112 積分部
113 電圧電流変換部
114 第2のチャージポンプ回路
115 フィルタ回路
100 PLL circuit (electronic circuit)
101
110 control unit 111 first
Claims (7)
前記基準クロック、前記可変クロックおよび分周クロックに基づいて第1のUP信号、第2のUP信号およびDOWN信号を生成する位相比較器と、
前記第1のUP信号および前記DOWN信号に基づいて積分電流を出力する積分パスと、
前記第2のUP信号および前記DOWN信号に基づいて比例電流を出力する比例パスと、
前記比例電流と前記積分電流の和である制御電流に応じた周波数の出力信号を出力する発振器と、
前記出力信号を分周することで前記分周クロックを出力する分周器と
を有することを特徴とする電子回路。 a variable delay that generates a reference clock and a variable clock based on a reference clock;
a phase comparator that generates a first UP signal, a second UP signal and a DOWN signal based on the reference clock, the variable clock and the divided clock;
an integration path that outputs an integration current based on the first UP signal and the DOWN signal;
a proportional path that outputs a proportional current based on the second UP signal and the DOWN signal;
an oscillator that outputs an output signal having a frequency corresponding to a control current that is the sum of the proportional current and the integral current;
and a frequency divider that outputs the frequency-divided clock by frequency-dividing the output signal.
前記第1のUP信号および前記DOWN信号に基づいて第1のパルス電流を出力する第1のチャージポンプ回路と、
前記第1のパルス電流を容量に入力することにより積分電圧を生成する積分部と、
前記積分電圧に基づいて前記積分電流を出力する変換部と
を有することを特徴とする請求項1に記載の電子回路。 The integral path is
a first charge pump circuit that outputs a first pulse current based on the first UP signal and the DOWN signal;
an integration unit that generates an integration voltage by inputting the first pulse current to a capacitor;
2. The electronic circuit according to claim 1, further comprising: a converter that outputs the integrated current based on the integrated voltage.
前記第2のUP信号および前記DOWN信号に基づいて第2のパルス電流を出力する第2のチャージポンプ回路と、
前記第2のパルス電流から所定の周波数帯域のみを通過させた電流である前記比例電流を出力するフィルタ回路と
を有することを特徴とする請求項1または2に記載の電子回路。 The proportional path is
a second charge pump circuit that outputs a second pulse current based on the second UP signal and the DOWN signal;
3. The electronic circuit according to claim 1, further comprising a filter circuit for outputting the proportional current, which is a current obtained by passing only a predetermined frequency band from the second pulse current.
前記検出電圧をアナログ量からデジタル量に変換して検出情報として出力するADCと、
前記検出情報に基づいて決定された制御信号を出力する前記制御部と
をさらに有することを特徴とする請求項3に記載の電子回路。 a detection unit that selects and detects either the offset amount or the pulse amount of the second pulse current based on a mode change signal transmitted from the control unit to generate a detection voltage;
an ADC that converts the detected voltage from an analog amount to a digital amount and outputs it as detection information;
4. The electronic circuit according to claim 3, further comprising the control section that outputs a control signal determined based on the detection information.
前記モード変更信号を変更することにより前記検出部が前記オフセット量を検出するように制御し、
前記オフセット量を示す前記検出情報をオフセット量情報として保存し、
前記モード変更信号を変更することにより前記検出部が前記パルス量を検出するように制御し、
前記パルス量を示す前記検出情報をパルス量情報として保存し、
前記オフセット量情報と前記パルス量情報を比較し、
前記オフセット量情報と前記パルス量情報の差分が小さくなるように前記制御信号を決定する
ことを特徴とする請求項4に記載の電子回路。 The control unit
controlling the detection unit to detect the offset amount by changing the mode change signal;
storing the detection information indicating the offset amount as offset amount information;
controlling the detection unit to detect the pulse amount by changing the mode change signal;
storing the detection information indicating the pulse amount as pulse amount information;
comparing the offset amount information and the pulse amount information;
5. The electronic circuit according to claim 4, wherein the control signal is determined so that a difference between the offset amount information and the pulse amount information is small.
前記参照クロックを第1の時間遅延させることにより前記基準クロックを生成し、
前記参照クロックを第2の時間遅延させることにより前記可変クロックを生成し、
前記第1の時間を基準として前記制御信号に基づいた時間量を増減させることで前記第2の時間を決定する
ことを特徴とする請求項4または5に記載の電子回路。 The variable delay device
generating the reference clock by delaying the reference clock by a first time;
generating the variable clock by delaying the reference clock by a second time;
6. The electronic circuit according to claim 4, wherein the second time is determined by increasing or decreasing the amount of time based on the control signal with respect to the first time.
前記基準クロックが予め決められた極性で遷移したことに応じて前記第1のUP信号を出力し、
前記可変クロックの予め決められた極性で遷移したことに応じて前記第2のUP信号を出力し、
前記分周クロックの予め決められた極性で遷移したことに応じて前記DOWN信号を出力し、
前記第1のUP信号、前記第2のUP信号および前記DOWN信号の全てが出力された場合に、前記第1のUP信号、前記第2のUP信号および前記DOWN信号の出力を停止する
ことを特徴とする請求項1から6のいずれか1項に記載の電子回路。 The phase comparator is
outputting the first UP signal in response to the transition of the reference clock with a predetermined polarity;
outputting the second UP signal in response to the transition with the predetermined polarity of the variable clock;
outputting the DOWN signal in response to the transition with the predetermined polarity of the frequency-divided clock;
stopping the output of the first UP signal, the second UP signal and the DOWN signal when all of the first UP signal, the second UP signal and the DOWN signal are output; 7. An electronic circuit as claimed in any one of claims 1 to 6.
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