JP2022165745A

JP2022165745A - Dc/dc converter, control circuit thereof, and electronic apparatus

Info

Publication number: JP2022165745A
Application number: JP2021071228A
Authority: JP
Inventors: 和樹徳岡; Kazuki Tokuoka; 健一岡島; Kenichi Okajima
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2021-04-20
Filing date: 2021-04-20
Publication date: 2022-11-01

Abstract

To reduce current consumption of a control circuit of a DC/DC converter.SOLUTION: A pulse modulator 210 generates control pulse signals HG and LG to which pulse modulation is performed so that output of a DC/DC converter 100 may be closer to a target state. A driver circuit 240 drives a high-side transistor MH and a low-side transistor ML according to the control pulse signals HG and LG. An internal regulator 230 supplies power source voltage VREG to the pulse modulator 210 and the driver circuit 240. The internal regulator 230 is configured to be able to switch operation current according to an operation state of a control circuit 200.SELECTED DRAWING: Figure 1

Description

本開示は、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）に関する。 The present disclosure relates to a DC/DC converter (switching regulator).

スマートホンや、タブレットコンピュータなどの民生機器、車載機器、ＯＡ機器、産業機器をはじめとするさまざまな電子機器には、電池電圧や外部電源電圧よりも低い、または高い電源電圧を必要とする回路部品が搭載される。このような回路部品に適切な電源電圧を供給するために、降圧ＤＣ／ＤＣコンバータ（Ｂｕｃｋコンバータ）や昇圧ＤＣ／ＤＣコンバータが利用される。 Various electronic devices such as consumer devices such as smartphones and tablet computers, automotive devices, OA devices, and industrial devices have circuit components that require a power supply voltage that is lower or higher than the battery voltage or external power supply voltage. is installed. A step-down DC/DC converter (Buck converter) or a step-up DC/DC converter is used to supply an appropriate power supply voltage to such circuit components.

特開２０１４－１１７０４２号公報JP 2014-117042 A 特開２０１９－０３７１１６号公報Japanese Patent Application Laid-Open No. 2019-037116

電気機器の消費電力を削減するために、ＤＣ／ＤＣコンバータの効率を改善することが求められており、そのためには、ＤＣ／ＤＣコンバータの制御回路の消費電流を削減することが必要である。 In order to reduce the power consumption of electrical equipment, it is required to improve the efficiency of DC/DC converters, and for that purpose, it is necessary to reduce the current consumption of the control circuit of the DC/DC converter.

本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、消費電流を削減したＤＣ／ＤＣコンバータの制御回路の提供にある。 The present disclosure has been made in this context, and one exemplary object of certain aspects thereof is to provide a DC/DC converter control circuit with reduced current consumption.

本開示のある態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調される制御パルス信号を生成するパルス変調器と、制御パルス信号に応じてスイッチングトランジスタを駆動するドライバ回路と、パルス変調器およびドライバ回路に電源電圧を供給する内部レギュレータと、を備える。内部レギュレータは、制御回路の動作状態に応じてその動作電流が切りかえ可能に構成されている。 An aspect of the present disclosure relates to a control circuit for a DC/DC converter. The control circuit includes a pulse modulator that generates a control pulse signal that is pulse-modulated so that the output of the DC/DC converter approaches a target state, a driver circuit that drives the switching transistor according to the control pulse signal, and a pulse modulator. and an internal regulator that supplies power supply voltage to the driver circuit. The internal regulator is configured such that its operating current can be switched according to the operating state of the control circuit.

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Arbitrary combinations of the above constituent elements, and mutually replacing constituent elements and expressions in methods, devices, systems, etc. are also effective as embodiments of the present invention.

本開示のある態様によれば、ＤＣ／ＤＣコンバータの消費電流を削減できる。 According to an aspect of the present disclosure, current consumption of the DC/DC converter can be reduced.

図１は、実施形態に係るＤＣ／ＤＣコンバータのブロック図である。FIG. 1 is a block diagram of a DC/DC converter according to an embodiment. 図２は、図１のＤＣ／ＤＣコンバータの動作を説明する図である。FIG. 2 is a diagram for explaining the operation of the DC/DC converter of FIG. 図３は、比較技術に係るＤＣ／ＤＣコンバータの動作波形図である。FIG. 3 is an operation waveform diagram of a DC/DC converter according to a comparative technique. 図４は、一実施例に係る制御回路のブロック図である。FIG. 4 is a block diagram of a control circuit according to one embodiment. 図５は、図４のＤＣ／ＤＣコンバータの軽負荷時の動作波形図である。FIG. 5 is an operating waveform diagram of the DC/DC converter of FIG. 4 at light load. 図６は、制御回路のブロック図である。FIG. 6 is a block diagram of the control circuit. 図７は、一実施例に係る内部レギュレータの回路図である。FIG. 7 is a circuit diagram of an internal regulator according to one embodiment. 図８は、オペアンプの構成例を示す回路図である。FIG. 8 is a circuit diagram showing a configuration example of an operational amplifier. 図９は、差動アンプの構成例を示す回路図である。FIG. 9 is a circuit diagram showing a configuration example of a differential amplifier. 図１０は、差動アンプの別の構成例を示す回路図である。FIG. 10 is a circuit diagram showing another configuration example of the differential amplifier. 図１１は、差動アンプの別の構成例を示す回路図である。FIG. 11 is a circuit diagram showing another configuration example of the differential amplifier. 図１２は、オペアンプの別の構成例を示す回路図である。FIG. 12 is a circuit diagram showing another configuration example of the operational amplifier. 図１３は、オペアンプの構成例を示す回路図である。FIG. 13 is a circuit diagram showing a configuration example of an operational amplifier. 図１４は、オペアンプの別の構成例を示す回路図である。FIG. 14 is a circuit diagram showing another configuration example of the operational amplifier. 図１５は、アダプティブな位相補償回路付きの内部レギュレータの一例を示す回路図である。FIG. 15 is a circuit diagram showing an example of an internal regulator with an adaptive phase compensation circuit. 図１６は、アダプティブな位相補償回路付きの内部レギュレータの別の一例を示す回路図である。FIG. 16 is a circuit diagram showing another example of an internal regulator with an adaptive phase compensation circuit. 図１７は、アダプティブな位相補償回路付きの内部レギュレータの別の一例を示す回路図である。FIG. 17 is a circuit diagram showing another example of an internal regulator with an adaptive phase compensation circuit. 図１８は、アダプティブな位相補償回路の内部レギュレータの別の一例を示す回路図である。FIG. 18 is a circuit diagram showing another example of the internal regulator of the adaptive phase compensation circuit. 図１９は、実施形態に係る降圧ＤＣ／ＤＣコンバータを備える電子機器の一例を示す図である。FIG. 19 is a diagram illustrating an example of an electronic device including the step-down DC/DC converter according to the embodiment;

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。 (Overview of embodiment)
SUMMARY OF THE INVENTION Several exemplary embodiments of the disclosure are summarized. This summary presents, in simplified form, some concepts of one or more embodiments, as a prelude to the more detailed description that is presented later, and for the purpose of a basic understanding of the embodiments. The size is not limited. Moreover, this summary is not an exhaustive overview of all possible embodiments and is not intended to limit essential elements of an embodiment. For convenience, "one embodiment" may be used to refer to one embodiment (example or variation) or multiple embodiments (examples or variations) disclosed herein.

この概要は、すべての実施形態の重要な要素または重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。その唯一の目的は、後で提示するより詳細な説明の前置きとして、１つまたは複数の実施形態のいくつかの概念を簡略化した形で提示することである。 This summary is intended to neither identify key or critical elements of all embodiments nor delineate the scope of some or all aspects. Its sole purpose is to present some concepts of one or more embodiments in a simplified form as a prelude to the more detailed description that is presented later.

一実施形態に係るＤＣ／ＤＣコンバータの制御回路は、ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調される制御パルス信号を生成するパルス変調器と、制御パルス信号に応じてスイッチングトランジスタを駆動するドライバ回路と、パルス変調器およびドライバ回路に電源電圧を供給する内部レギュレータと、を備える。内部レギュレータは、制御回路の動作状態に応じてその動作電流が切りかえ可能に構成されている。 A DC/DC converter control circuit according to one embodiment includes a pulse modulator that generates a control pulse signal that is pulse-modulated so that the output of the DC/DC converter approaches a target state, and a switching transistor that responds to the control pulse signal. and an internal regulator that supplies a power supply voltage to the pulse modulator and the driver circuit. The internal regulator is configured such that its operating current can be switched according to the operating state of the control circuit.

ＤＣ／ＤＣコンバータの制御回路は、パルス変調器やドライバ回路、保護回路をはじめとする複数の回路ブロック（機能ブロック）と、複数の回路ブロックに電源電圧を供給する内部レギュレータを備えている。ここで制御回路は、負荷の状態に応じて内部ステートが変化し、いくつかの回路ブロックは、内部ステートに応じて、動作が停止したり、動作速度の低下と引き換えに動作電流が減小するように構成される。つまり、内部レギュレータの出力電流の量や、内部レギュレータに要求される応答特性は、制御回路の内部ステートに応じて動的に変化するといえる。そこで、内部レギュレータの出力電流が減少する状況、および／または、要求される応答速度が低下する状況等において、内部レギュレータの動作電流を減少させることにより、制御回路の消費電力を削減することができる。 A control circuit for a DC/DC converter includes a plurality of circuit blocks (functional blocks) including a pulse modulator, a driver circuit, and a protection circuit, and an internal regulator that supplies power supply voltage to the plurality of circuit blocks. Here, the control circuit changes its internal state according to the state of the load, and depending on the internal state, some circuit blocks stop operating or reduce their operating current in exchange for a decrease in operating speed. configured as In other words, it can be said that the amount of output current of the internal regulator and the response characteristics required of the internal regulator dynamically change according to the internal state of the control circuit. Therefore, the power consumption of the control circuit can be reduced by reducing the operating current of the internal regulator when the output current of the internal regulator decreases and/or when the required response speed decreases. .

「内部レギュレータの動作電流」とは、内部レギュレータに定常的に流れている電流と把握してもよいし、内部レギュレータの全消費電流から、内部レギュレータの出力電流を減じた電流と把握してもよい。内部レギュレータの動作電流には、オペアンプの初段の差動アンプのテイル電流、増幅段のバイアス電流などが含まれる。 The "operating current of the internal regulator" can be grasped as the current constantly flowing in the internal regulator, or as the current obtained by subtracting the output current of the internal regulator from the total current consumption of the internal regulator. good. The operating current of the internal regulator includes the tail current of the differential amplifier in the first stage of the operational amplifier, the bias current of the amplification stage, and the like.

一実施形態において、ＤＣ／ＤＣコンバータのスイッチングが停止する休止期間において、内部レギュレータの動作電流が減少してもよい。ＤＣ／ＤＣコンバータは、軽負荷状態において、スイッチング期間と休止期間を交互に繰り返す間欠モードで動作する。休止期間では、制御回路内の多くの回路ブロックが停止状態もしくは性能を落とした状態となっている。この休止期間において、内部レギュレータの動作電流を削減することで、ＤＣ／ＤＣコンバータの性能を低下させずに、消費電力を削減できる。 In one embodiment, the operating current of the internal regulator may be reduced during idle periods when the DC/DC converter stops switching. A DC/DC converter operates in an intermittent mode in which a switching period and a rest period are alternately repeated in a light load condition. During the idle period, many circuit blocks in the control circuit are in a stopped state or in a state of degraded performance. By reducing the operating current of the internal regulator during this idle period, power consumption can be reduced without degrading the performance of the DC/DC converter.

一実施形態において、内部レギュレータは、内部レギュレータの出力電圧にもとづくフィードバック信号と、フィードバック信号の目標信号を受ける差動アンプと、差動アンプの出力に応じて内部レギュレータの出力電圧を出力する出力段と、を含んでもよい。 In one embodiment, the internal regulator includes a feedback signal based on the output voltage of the internal regulator, a differential amplifier that receives a target signal of the feedback signal, and an output stage that outputs the output voltage of the internal regulator according to the output of the differential amplifier. and may include

一実施形態において、差動アンプのテイル電流の量が、制御回路の動作状態に応じて切りかえ可能であってもよい。 In one embodiment, the amount of tail current of the differential amplifier may be switchable depending on the operating state of the control circuit.

一実施形態において、出力段のバイアス電流の量が、制御回路の動作状態に応じて切りかえ可能であってもよい。 In one embodiment, the amount of bias current in the output stage may be switchable depending on the operating state of the control circuit.

一実施形態において、内部レギュレータは位相補償回路を含み、位相補償回路の回路定数が、動作電流に応じて可変に構成されてもよい。内部レギュレータの動作電流をダイナミックに変化させる場合において、すべての動作電流範囲において系の安定性を確保しうる位相補償条件を見いだすことは極めて困難である。そこで、動作電流に応じて位相補償の回路定数を切り替えることにより、位相補償が容易となる。 In one embodiment, the internal regulator includes a phase compensation circuit, and the circuit constant of the phase compensation circuit may be variable according to the operating current. When dynamically changing the operating current of the internal regulator, it is extremely difficult to find phase compensation conditions that can ensure system stability over the entire operating current range. Therefore, by switching the circuit constant for phase compensation according to the operating current, phase compensation becomes easier.

一実施形態において、内部レギュレータは、位相補償用キャパシタを含み、位相補償用キャパシタの容量値が、制御回路の動作状態に応じて切りかえ可能であってもよい。 In one embodiment, the internal regulator may include a phase compensation capacitor, and the capacitance value of the phase compensation capacitor may be switched according to the operating state of the control circuit.

一実施形態において、内部レギュレータは、位相補償用抵抗を含み、位相補償用抵抗の抵抗値が、制御回路の動作状態に応じて切りかえ可能であってもよい。 In one embodiment, the internal regulator may include a phase compensation resistor, and the resistance value of the phase compensation resistor may be switched according to the operating state of the control circuit.

一実施形態において、制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。 In one embodiment, the control circuit may be monolithically integrated on a single semiconductor substrate. "Integrated integration" includes the case where all circuit components are formed on a semiconductor substrate, and the case where the main components of a circuit are integrated. A resistor, capacitor, or the like may be provided outside the semiconductor substrate. By integrating the circuits on one chip, the circuit area can be reduced and the characteristics of the circuit elements can be kept uniform.

（実施形態）
以下、本開示を、好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明あるいは開示を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明あるいは開示の本質的なものであるとは限らない。 (embodiment)
Hereinafter, the present disclosure will be described based on preferred embodiments with reference to the drawings. The same or equivalent constituent elements, members, and processes shown in each drawing are denoted by the same reference numerals, and duplication of description will be omitted as appropriate. In addition, the embodiments are illustrative rather than limiting the invention or disclosure, and not all features and combinations thereof described in the embodiments are necessarily essential to the invention or disclosure. do not have.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 In this specification, "a state in which member A is connected to member B" refers to a case in which member A and member B are physically directly connected, as well as a case in which member A and member B are electrically connected to each other. It also includes the case of being indirectly connected through other members that do not substantially affect the physical connection state or impair the functions and effects achieved by their combination.

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 Similarly, "the state in which member C is provided between member A and member B" refers to the case where member A and member C or member B and member C are directly connected, as well as the case where they are electrically connected. It also includes the case of being indirectly connected through other members that do not substantially affect the physical connection state or impair the functions and effects achieved by their combination.

図１は、実施形態に係るＤＣ／ＤＣコンバータ１００のブロック図である。ＤＣ／ＤＣコンバータ１００は、降圧型ＤＣ／ＤＣコンバータ（Ｂｕｃｋコンバータ）であり、入力ライン（入力端子）１０２に直流の入力電圧Ｖ_ＩＮを受け、出力ライン（出力端子）１０４に接続される負荷に、入力電圧Ｖ_ＩＮよりも電圧レベルが低い出力電圧Ｖ_ＯＵＴを供給する。ＤＣ／ＤＣコンバータ１００は、出力電圧Ｖ_ＯＵＴを目標電圧Ｖ_{ＯＵＴ（ＲＥＦ）}に安定化する定電圧出力型である。 FIG. 1 is a block diagram of a DC/DC converter 100 according to an embodiment. The DC/DC converter 100 is a step-down DC/DC converter (Buck converter), receives a direct-current input voltage V _IN on an input line (input terminal) 102 , and loads a load connected to an output line (output terminal) 104 . , provides an output voltage V _OUT that is lower in voltage level than the input voltage V _IN . The DC/DC converter 100 is of a constant voltage output type that stabilizes the output voltage V _OUT to the target voltage V _{OUT (REF)} .

ＤＣ／ＤＣコンバータ１００は、制御回路２００とその周辺回路１１０を備える。ＤＣ／ＤＣコンバータ１００は同期整流型であり、周辺回路１１０は、インダクタＬ１、出力キャパシタＣ１を含む。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬは、スイッチングトランジスタであり、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよいし、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよいし、バイポーラトランジスタであってもよい。 The DC/DC converter 100 comprises a control circuit 200 and its peripheral circuits 110 . DC/DC converter 100 is of the synchronous rectification type, and peripheral circuit 110 includes inductor L1 and output capacitor C1. The high-side transistor MH and the low-side transistor ML are switching transistors, and may be MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), IGBTs (Insulated Gate Bipolar Transistors), or bipolar transistors. good too.

ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬは、制御回路２００の外部に設けられるディスクリート素子であってもよく、その場合、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬは、周辺回路１１０を構成することになる。 The high-side transistor MH and low-side transistor ML may be discrete elements provided outside the control circuit 200 , in which case the high-side transistor MH and low-side transistor ML constitute the peripheral circuit 110 .

制御回路２００は、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）であり、入力ピンＶＩＮ、スイッチングピンＳＷ、接地ピンＧＮＤ、フィードバックピンＦＢを備える。入力ピンＶＩＮには、入力電圧Ｖ_ＩＮが供給される。スイッチングピンＳＷには、外付けのインダクタＬ１が接続され、接地ピンＰＧＮＤは接地される。ハイサイドトランジスタＭＨは、入力ピンＶＩＮとスイッチングピンＳＷの間に設けられ、ローサイドトランジスタＭＬは、スイッチングピンＳＷと接地ピンＰＧＮＤの間に設けられる。フィードバックピンＦＢには、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴにもとづくフィードバック信号Ｖ_ＦＢが入力される。たとえばフィードバック信号Ｖ_ＦＢは、出力電圧Ｖ_ＯＵＴを抵抗Ｒ１，Ｒ２によって分圧した電圧信号である。 The control circuit 200 is a functional IC (Integrated Circuit) integrated on one semiconductor substrate, and includes an input pin VIN, a switching pin SW, a ground pin GND, and a feedback pin FB. An input voltage _VIN is supplied to the input pin VIN. An external inductor L1 is connected to the switching pin SW, and the ground pin PGND is grounded. The high-side transistor MH is provided between the input pin VIN and the switching pin SW, and the low-side transistor ML is provided between the switching pin SW and the ground pin PGND. A feedback signal V _FB based on the output voltage V _OUT of the DC/DC converter 100 is input to the feedback pin FB. For example, the feedback signal _VFB is a voltage signal obtained by dividing the output voltage _VOUT by resistors R1 and R2.

制御回路２００は、主として、パルス変調器２１０、ロジック回路２２０、内部レギュレータ２３０、ドライバ回路２４０、検出回路２５０、保護回路２６０を備える。 The control circuit 200 mainly includes a pulse modulator 210 , a logic circuit 220 , an internal regulator 230 , a driver circuit 240 , a detection circuit 250 and a protection circuit 260 .

パルス変調器２１０は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴを示すフィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに近づくようにパルス変調される制御パルス信号ＨＧ，ＬＧを生成する。フィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに安定化されるとき、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴは、Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２に安定化される。 Pulse modulator 210 generates control pulse signals HG and LG pulse-modulated so that feedback signal _VFB indicating output voltage _VOUT of DC/DC converter 100 approaches reference voltage _VREF . When feedback signal V _FB is regulated to reference voltage V _REF , output voltage V _OUT of DC/DC converter 100 is regulated to V _OUT(REF) =V _REF ×(R1+R2)/R2.

パルス変調器２１０の構成や制御方式は特に限定されず、パルス幅変調やパルス周波数変調、パルス密度変調などが例示される。また、パルス変調器２１０は、エラーアンプを利用した制御方式、たとえば、電圧モードの制御を行ってもよいし、ピーク電流モードあるいは平均電流モードの制御を行ってもよい。あるいはパルス変調器２１０は、ヒステリシス制御（Bang-Bang制御）、ボトム検出オン時間固定制御、ピーク検出オフ時間固定制御などの、リップル制御を行ってもよい。 The configuration and control method of the pulse modulator 210 are not particularly limited, and pulse width modulation, pulse frequency modulation, pulse density modulation and the like are exemplified. Further, the pulse modulator 210 may perform a control method using an error amplifier, for example, voltage mode control, or may perform peak current mode or average current mode control. Alternatively, the pulse modulator 210 may perform ripple control such as hysteresis control (Bang-Bang control), bottom detection ON time fixed control, peak detection OFF time fixed control.

パルス変調器２１０は、エラーアンプやコンパレータなどを含むアナログ部分２１０Ａと、ロジック部分２１０Ｂを含みうる。パルス変調器２１０のロジック部分２１０Ｂは、ロジック回路２２０に含まれる。 The pulse modulator 210 may include an analog portion 210A including error amplifiers, comparators, etc., and a logic portion 210B. Logic portion 210 B of pulse modulator 210 is included in logic circuit 220 .

ロジック回路２２０は、制御回路２００を統合的に制御するコントロールロジックである。ロジック回路２２０の一部分はパルス変調器２１０のロジック部分２１０Ｂであり、パルス変調器２１０のアナログ部分２１０Ａが生成する信号にもとづいて、制御パルス信号ＨＧ，ＬＧを生成する。ロジック部分２１０Ｂは、制御パルス信号ＨＧ，ＬＧの生成に際して、検出回路２５０の出力を参照してもよい。 The logic circuit 220 is control logic that controls the control circuit 200 in an integrated manner. A portion of logic circuit 220 is logic portion 210B of pulse modulator 210, which generates control pulse signals HG and LG based on the signal generated by analog portion 210A of pulse modulator 210. FIG. The logic portion 210B may refer to the output of the detection circuit 250 when generating the control pulse signals HG and LG.

検出回路２５０としては、ハイサイドトランジスタＭＨやローサイドトランジスタＭＬ、あるいはインダクタＬ１に流れる電流の量を検出するもの、電流の極性（向き）が反転したことを検出するもの、電流がゼロとなったことを検出するものなどが例示される。どのような検出回路を実装するかは、パルス変調器２１０の制御方式に応じて選択される。 The detection circuit 250 detects the amount of current flowing through the high-side transistor MH, the low-side transistor ML, or the inductor L1; is exemplified. The type of detection circuit to be implemented is selected according to the control method of the pulse modulator 210 .

またロジック回路２２０は、保護回路２６０の出力に応じて、ＤＣ／ＤＣコンバータ１００の動作を停止する。保護回路２６０は、制御回路２００や周辺回路１１０における異常状態を検出する。保護回路２６０は、低電圧ロックアウト（ＵＶＬＯ：Under Voltage LockOut）回路や、サーマルシャットダウン（ＴＳＤ：Thermal ShutDown）回路、過電流保護（ＯＣＰ：Over Current Protection）回路、過電圧保護（ＯＶＰ：Over Voltage Protection）回路、短絡保護回路（ＳＣＰ：Short Circuit Protection）回路などが例示される。 Logic circuit 220 also stops the operation of DC/DC converter 100 according to the output of protection circuit 260 . The protection circuit 260 detects abnormal states in the control circuit 200 and the peripheral circuit 110 . The protection circuit 260 includes an undervoltage lockout (UVLO) circuit, a thermal shutdown (TSD) circuit, an overcurrent protection (OCP) circuit, and an overvoltage protection (OVP) circuit. A circuit, a short circuit protection circuit (SCP: Short Circuit Protection) circuit, etc. are illustrated.

ドライバ回路２４０は、パルス変調器２１０が生成する制御パルス信号ＨＧ，ＬＧにもとづいて、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを駆動する。ドライバ回路２４０は、ハイサイドドライバ２４２およびローサイドドライバ２４４を含む。ハイサイドドライバ２４２は、制御パルス信号ＨＧにもとづいてハイサイドトランジスタＭＨのゲート信号Ｖ_ＨＧを生成し、ローサイドドライバ２４４は、制御パルス信号ＬＧにもとづいてローサイドトランジスタＭＬのゲート信号Ｖ_ＬＧを生成する。 Driver circuit 240 drives high-side transistor MH and low-side transistor ML based on control pulse signals HG and LG generated by pulse modulator 210 . Driver circuit 240 includes a high side driver 242 and a low side driver 244 . The high side driver 242 generates a gate signal VHG for the high side transistor MH based on the control pulse signal _HG , and the low side driver 244 generates a gate signal VLG for the low side transistor ML based on the control pulse signal _LG .

内部レギュレータ２３０は、入力電圧Ｖ_ＩＮを受け、所定の電圧レベルに安定化された定電圧（内部定電圧Ｖ_ＲＥＧ）を生成する。パルス変調器２１０、ロジック回路２２０、ドライバ回路２４０、検出回路２５０、保護回路２６０など（以下、それぞれを回路ブロックと総称する）は内部レギュレータ２３０の負荷回路２３２であり、内部定電圧Ｖ_ＲＥＧを電源電圧として動作する。 Internal regulator 230 receives input voltage V _IN and generates a constant voltage (internal constant voltage V _REG ) stabilized at a predetermined voltage level. A pulse modulator 210, a logic circuit 220, a driver circuit 240, a detection circuit 250, a protection circuit 260, etc. (hereinafter collectively referred to as circuit blocks) constitute a load circuit 232 of the internal regulator 230, and supply the internal constant voltage V _REG to the power supply. Works as a voltage.

ロジック回路２２０は、制御回路２００の動作状態に応じて、制御回路２００の内部ステートを切りかえる。複数の回路ブロックそれぞれの一部分あるいは前部は、内部ステートごとに、オン（イネーブル）、オフ（ディセーブル）が切り換え可能であり、したがって各回路ブロックの電源電流は、内部ステートに応じて変化する。 Logic circuit 220 switches the internal state of control circuit 200 according to the operating state of control circuit 200 . A part or front part of each of the plurality of circuit blocks can be switched on (enable) or off (disable) for each internal state, and therefore the power supply current of each circuit block changes according to the internal state.

ここで、複数の回路ブロックの電源電流の合計は、内部レギュレータ２３０の出力電流Ｉ_{ＲＥＧＯＵＴ}であるから、内部レギュレータ２３０の出力電流Ｉ_{ＲＥＧＯＵＴ}は、内部ステートに応じて変化する。 Here, since the sum of the power supply currents of the plurality of circuit blocks is the output current I _{REGOUT of the internal regulator 230, the output current I REGOUT} _of the internal regulator 230 changes according to the internal state.

内部レギュレータ２３０には、制御回路２００の内部ステートに応じた制御信号Ｓｃｔｒｌが入力されている。内部レギュレータ２３０は、その動作電流（内部電流）Ｉ_{ＲＥＧＩＮＴ}が、制御信号Ｓｃｔｒｌに応じて、言い換えると、制御回路２００の内部ステートに応じて切りかえ可能に構成されている。 A control signal Sctrl corresponding to the internal state of the control circuit 200 is input to the internal regulator 230 . The internal regulator 230 is configured such that its operating current (internal current) I _REGINT can be switched according to the control signal Sctrl, in other words, according to the internal state of the control circuit 200 .

内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}は、内部レギュレータ２３０に定常的に流れている電流と把握してもよい。別の観点から見ると、動作電流Ｉ_{ＲＥＧＩＮＴ}は、内部レギュレータ２３０の全消費電流（つまり入力電流Ｉ_ＣＣ１）から、内部レギュレータの出力電流Ｉ_{ＲＥＧＯＵＴ}を減じた電流と把握してもよい。 The operating current I _REGINT of the internal regulator 230 may be grasped as a current constantly flowing through the internal regulator 230 . From another point of view, the operating current I _REGINT may be grasped as a current obtained by subtracting the output current I _REGOUT of the internal regulator from the total consumption current of the internal regulator 230 (that is, the input current I _CC1 ).

以上がＤＣ／ＤＣコンバータ１００の基本構成である。続いてその動作を説明する。図２は、図１のＤＣ／ＤＣコンバータ１００の動作を説明する図である。ここでは簡単のために、制御回路２００の内部ステートは、負荷回路２３２に流れる電流Ｉ_{ＲＥＧＯＵＴ}が相対的に大きい（Ｉ_１とする）第１状態φ１と、負荷回路２３２に流れる電流Ｉ_{ＲＥＧＯＵＴ}が相対的に小さい（Ｉ_２とする）第２状態φ２で変化するものとする。 The above is the basic configuration of the DC/DC converter 100 . Next, the operation will be explained. FIG. 2 is a diagram for explaining the operation of DC/DC converter 100 in FIG. Here, for the sake of simplicity, the internal state of the control circuit 200 is defined as a _first state φ1 (I1) in which the current I _REGOUT flowing through the load circuit 232 is relatively large, and a relatively large current I _REGOUT flowing through the load circuit 232. It is assumed that the change occurs in the second state φ2, which is relatively small (assumed to be _I2 ).

内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}は、２つの電流量で切りかえ可能となっており、第１状態φ１では、相対的に多い動作電流Ｉ_３で動作し、第２状態φ２では、相対的に少ない動作電流Ｉ_４で動作する。 The operating current _{I_REGINT} of the internal regulator 230 can be switched between two current amounts. In the first state φ1, it operates with a relatively large operating current _I3 , and in the second state φ2, it operates with a relatively small amount. It operates with an operating current of _I4 .

内部レギュレータ２３０の消費電流Ｉ_ＣＣ１は、負荷回路２３２に供給される出力電流Ｉ_{ＲＥＧＯＵＴ}と、内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}の合計である。第２状態φ２では、負荷回路２３２に流れる電流Ｉ_{ＲＥＧＯＵＴ}を減小させるだけでなく、内部レギュレータ２３０の内部電流Ｉ_{ＲＥＧＩＮＴ}を減少させることにより、内部レギュレータ２３０の消費電流Ｉ_ＣＣ１を減らすことができる。 Current consumption I _CC1 of internal regulator 230 is the sum of output current I _REGOUT supplied to load circuit 232 and operating current I _REGINT of internal regulator 230 . In the second state φ2, not only the current I _REGOUT flowing through the load circuit 232 is reduced, but also the internal current I _REGINT of the internal regulator 230 is reduced, thereby reducing the consumption current I _CC1 of the internal regulator 230 .

ＤＣ／ＤＣコンバータ１００の利点は比較技術との対比によって明確となる。図３は、比較技術に係るＤＣ／ＤＣコンバータの動作波形図である。比較技術では、内部レギュレータ２３０は、常に一定の動作電流Ｉ_３で動作する。 The advantage of the DC/DC converter 100 becomes clear by comparison with the comparative technology. FIG. 3 is an operation waveform diagram of a DC/DC converter according to a comparative technique. In the comparative technique, internal regulator 230 always operates at a constant operating current _I3 .

比較技術では、制御回路２００の内部ステートが第２状態φ２となったときに、内部レギュレータ２３０の消費電流Ｉ_ＣＣ１は、Ｉ_２＋Ｉ_３となる。 In the comparison technique, when the internal state of the control circuit 200 becomes the second state φ2, the consumption current I _CC1 of the internal regulator 230 becomes I ₂ +I ₃ .

つまり、図２の実施形態では、比較技術に比べて、第２状態φ２における消費電流Ｉ_ＣＣ１を、内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}の減少分（Ｉ_３－Ｉ_４）だけ、減らすことができる。 That is, in the embodiment of FIG. 2, the consumption current I _CC1 in the second state φ2 can be reduced by the decrease (I ₃ −I ₄ ) of the operating current I _REGINT of the internal regulator 230, compared to the comparison technique. .

本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。 This disclosure extends to various apparatus and methods that can be grasped as the block diagram or circuit diagram of FIG. 1 or derived from the above description, and is not limited to any particular configuration. Hereinafter, more specific configuration examples and embodiments will be described not to narrow the scope of the present disclosure, but to help understand and clarify the essence and operation of the present disclosure and the present invention.

図４は、一実施例に係る制御回路２００のブロック図である。この構成では、ハイサイドトランジスタＭＨはＮチャンネルであり、制御回路２００はブートストラップ端子ＢＳＴを有する。ブートストラップ端子ＢＳＴとスイッチング端子ＳＷの間には、ブートストラップ用キャパシタＣ２が外付けされる。またブートストラップ端子ＢＳＴには、ダイオードＤ２（またはスイッチ）を介して、定電圧Ｖ_ＲＥＧが供給される。 FIG. 4 is a block diagram of a control circuit 200 according to one embodiment. In this configuration, high-side transistor MH is N-channel and control circuit 200 has a bootstrap terminal BST. A bootstrap capacitor C2 is externally connected between the bootstrap terminal BST and the switching terminal SW. A constant voltage V _REG is supplied to the bootstrap terminal BST through a diode D2 (or a switch).

ハイサイドドライバ２４２は、ブートストラップ端子ＢＳＴの電圧Ｖ_ＢＳＴをハイレベル、スイッチング端子ＳＷの電圧Ｖ_ＳＷをローレベルとして、ハイサイドトランジスタＭＨのゲート信号を生成する。 The high side driver 242 sets the voltage V_BST of the bootstrap terminal _BST to high level and sets the voltage V_SW of the switching terminal _SW to low level to generate a gate signal for the high side transistor MH.

基準電圧源２０２は、たとえばバンドギャップリファレンス回路を含み、温度や電源電圧に依存しない基準電圧Ｖ_ＲＥＦを生成する。 Reference voltage source 202 includes, for example, a bandgap reference circuit and generates a reference voltage V _REF independent of temperature and power supply voltage.

ソフトスタート回路２０４は、制御回路２００の起動時に、０Ｖから時間とともに緩やかに上昇するソフトスタート信号Ｖ_ＳＳを生成する。 The soft-start circuit 204 generates a soft-start signal _VSS that slowly rises from 0V over time when the control circuit 200 is started.

パルス変調器２１０は、フィードバック信号Ｖ_ＦＢが、ソフトスタート信号Ｖ_ＳＳと基準電圧Ｖ_ＲＥＦのうち低い方と一致するように、制御パルス信号ＨＧ，ＬＧを生成する。つまり、起動直後において、Ｖ_ＳＳ＜Ｖ_ＲＥＦの間は、出力電圧Ｖ_ＯＵＴはソフトスタート信号Ｖ_ＳＳのスロープにしたがって緩やかに上昇し、出力キャパシタＣ１に対する突入電流が防止される。その後、Ｖ_ＳＳ＞Ｖ_ＲＥＦとなると、出力電圧Ｖ_ＯＵＴは基準電圧Ｖ_ＲＥＦに比例する目標電圧レベルＶ_{ＯＵＴ（ＲＥＦ）}に安定化される。 Pulse modulator 210 generates control pulse signals HG and LG such that feedback signal V _FB coincides with the lower of soft start signal V _SS and reference voltage V _REF . That is, immediately after start-up, the output voltage V _OUT gently rises according to the slope of the soft start signal V _SS while V _SS <V _REF to prevent rush current to the output capacitor C1. Thereafter, when V _SS >V _REF , the output voltage V _OUT is stabilized to the target voltage level V _OUT(REF) proportional to the reference voltage V _REF .

制御回路２００は、図１の検出回路２５０に対応して、ゼロクロス検出回路２５１を備える。ゼロクロス検出回路２５１は、ローサイドトランジスタＭＬがオンの区間において、ローサイドトランジスタＭＬに流れる電流Ｉ_ＭＬがゼロとなったこと（ゼロクロス）を検出し、ゼロクロス検出信号ＺＸＣＭＰをアサート（ハイレベル）する。ゼロクロス検出回路２５１の構成は特に限定されず、公知技術を用いればよい。たとえばゼロクロス検出回路２５１は、スイッチング端子ＳＷの電圧Ｖ_ＳＷを所定のしきい値と比較するコンパレータを含んでもよい。 The control circuit 200 includes a zero-cross detection circuit 251 corresponding to the detection circuit 250 in FIG. The zero-cross detection circuit 251 detects that the current IML flowing through the low-side transistor _ML has become zero (zero-cross) while the low-side transistor ML is on, and asserts (high level) the zero-cross detection signal ZXCMP. The configuration of the zero-cross detection circuit 251 is not particularly limited, and a known technique may be used. For example, zero-cross detection circuit 251 may include a comparator that compares voltage VSW of switching terminal _SW with a predetermined threshold.

ロジック回路２２０は、軽負荷間欠モードをサポートする。ロジック回路２２０は、軽負荷間欠モードにおいて、ゼロクロス検出信号ＺＸＣＭＰがアサートされるたびにローサイドトランジスタＭＬをターンオフする。軽負荷間欠モードの制御は、パルス周波数変調（ＰＦＭ：Pulse Frequency Modulation）モードとも称される。 Logic circuit 220 supports light load intermittent mode. Logic circuit 220 turns off low-side transistor ML each time zero-cross detection signal ZXCMP is asserted in the light load intermittent mode. Light load intermittent mode control is also referred to as Pulse Frequency Modulation (PFM) mode.

制御回路２００は、ＵＶＬＯ回路２６１、ＴＳＤ回路２６２、ＯＶＰ回路２６３、ＳＣＰ回路２６４、ＯＣＰ回路２６５を備える。これらは図１における保護回路２６０に相当する。ＵＶＬＯ回路２６１は、入力電圧Ｖ_ＩＮをしきい値と比較し、低電圧ロックアウト状態を検出すると、ＵＶＬＯ信号をアサートする。ＴＳＤ回路２６２は、温度が所定のしきい値を越えると、ＴＳＤ信号をアサートする。ＯＶＰ回路２６３は、フィードバック信号Ｖ_ＦＢが過電圧検出用のしきい値を越えると、ＯＶＰ信号をアサートする。ＳＣＰ回路２６４は、フィードバック信号Ｖ_ＦＢがショート検出用のしきい値を下回ると、ＳＣＰ信号をアサートする。ＯＣＰ回路２６５は、インダクタＬ１に流れる電流が過電流しきい値を越えると、ＯＣＰ信号をアサートする。ロジック回路２２０は、ＵＶＬＯ信号、ＴＳＤ信号、ＯＶＰ信号、ＳＣＰ信号、ＯＣＰ信号のいずれかがアサートされると、適切な保護処理を実行する。 The control circuit 200 includes a UVLO circuit 261 , a TSD circuit 262 , an OVP circuit 263 , an SCP circuit 264 and an OCP circuit 265 . These correspond to the protection circuit 260 in FIG. UVLO circuit 261 compares the input voltage _VIN to a threshold and asserts the UVLO signal upon detecting an undervoltage lockout condition. TSD circuit 262 asserts the TSD signal when the temperature exceeds a predetermined threshold. The OVP circuit 263 asserts the OVP signal when the feedback signal _VFB exceeds the overvoltage detection threshold. The SCP circuit 264 asserts the SCP signal when the feedback signal _VFB falls below the short detection threshold. OCP circuit 265 asserts the OCP signal when the current through inductor L1 exceeds the overcurrent threshold. Logic circuit 220 performs appropriate protection processing when any of the UVLO, TSD, OVP, SCP, and OCP signals are asserted.

パワーグッド回路２０６は、フィードバック信号Ｖ_ＦＢを所定のしきい値と比較し、フィードバック信号Ｖ_ＦＢが正常な電圧レベルに到達しているか否かを判定する。パワーグッド回路２０６は、判定結果に応じて、オープンドレインのトランジスタ２０７のオン、オフを切りかえて、パワーグッド端子ＰＧＤに接続される外部のマイコン等に通知する。 Power good circuit 206 compares feedback signal _VFB to a predetermined threshold to determine whether feedback signal _VFB has reached a normal voltage level. The power-good circuit 206 switches the open-drain transistor 207 on and off according to the determination result, and notifies an external microcomputer or the like connected to the power-good terminal PGD.

この実施例において、パルス変調器２１０は、ＰＦＭモードの変調器であり、そのアナログ部分２１０Ａは、エラーアンプ２１２、コンパレータ２１４、オン時間タイマー２１６、リップル注入回路２１８を含む。 In this embodiment, pulse modulator 210 is a PFM mode modulator and its analog portion 210 A includes error amplifier 212 , comparator 214 , on-time timer 216 and ripple injection circuit 218 .

エラーアンプ２１２は、フィードバック信号Ｖ_ＦＢと、基準電圧Ｖ_ＲＥＦおよびソフトスタート信号Ｖ_ＳＳのうち低い一方との誤差を増幅する。エラーアンプ２１２の出力Ｖ_ＥＲＲは、フィードバック信号Ｖ_ＦＢのボトムレベルを規定する。 Error amplifier 212 amplifies the error between feedback signal V _FB and the lower of reference voltage V _REF and soft start signal V _SS . The output V _ERR of error amplifier 212 defines the bottom level of feedback signal V _FB .

リップル注入回路２１８は、フィードバック信号Ｖ_ＦＢにリップル成分Ｖ_ＲＩＰを重畳する。コンパレータ２１４は、リップル成分が重畳されたフィードバック信号Ｖ_ＦＢ’を、エラーアンプ２１２の出力Ｖ_ＥＲＲと比較し、比較結果を示す信号ＣＯＭＰＯＵＴを出力する。 A ripple injection circuit 218 superimposes a ripple component V _RIP on the feedback signal V _FB . The comparator 214 compares the feedback signal V _FB ′ on which the ripple component is superimposed with the output V _ERR of the error amplifier 212 and outputs a signal COMPOUT indicating the comparison result.

コンパレータ出力信号ＣＯＭＰＯＵＴは、フィードバック信号Ｖ_ＦＢ’がエラーアンプ２１２の出力Ｖ_ＥＲＲまで低下するとアサート（たとえばハイレベル）される。 Comparator output signal COMPOUT is asserted (eg, high level) when feedback signal V _FB ′ drops to output V _ERR of error amplifier 212 .

オン時間タイマー２１６は、コンパレータ出力信号ＣＯＭＰＯＵＴのアサートに応答して、設定されたオン時間Ｔ_ＯＮを計測する。オン時間Ｔ_ＯＮは一定時間としてもよいが、スイッチング周波数を安定化するために、入力電圧Ｖ_ＩＮおよび出力電圧Ｖ_ＯＵＴの少なくとも一方に応じて動的に変化させてもよい。 The on-time timer 216 measures the set _on -time TON in response to assertion of the comparator output signal COMPOUT. The on-time T _ON may be constant, but may be dynamically varied according to at least one of the input voltage V _IN and the output voltage V _OUT in order to stabilize the switching frequency.

パルス変調器２１０のロジック部分２１０Ｂは、コンパレータ出力信号ＣＯＭＰＯＵＴ、オン時間タイマー２１６の出力ＴＯＮ、ゼロクロス検出回路２５１の出力ＺＸＣＭＰにもとづいて、制御パルス信号ＨＧ，ＬＧを生成する。具体的には、ロジック部分２１０Ｂは、コンパレータ出力信号ＣＯＭＰＯＵＴのアサートに応答して、制御パルス信号ＨＧをハイとする。またロジック部分２１０Ｂは、オン時間タイマー２１６の出力ＴＯＮの変化に応答して、制御パルス信号ＨＧをローとし、制御パルス信号ＬＧをハイとする。またロジック部分２１０Ｂは、ゼロクロス検出信号ＺＸＣＭＰのアサートに応答して、制御パルス信号ＬＧをローとする。ロジック部分２１０Ｂは、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬに貫通電流が流れないように、制御パルス信号ＨＧとＬＧに両方がローとなるデッドタイムを挿入する。 Logic portion 210B of pulse modulator 210 generates control pulse signals HG and LG based on comparator output signal COMPOUT, output TON of on-time timer 216, and output ZXCMP of zero cross detection circuit 251. FIG. Specifically, logic portion 210B drives control pulse signal HG high in response to assertion of comparator output signal COMPOUT. Logic portion 210B also responds to changes in output TON of on-time timer 216 by driving control pulse signal HG low and control pulse signal LG high. Logic portion 210B also drives control pulse signal LG low in response to assertion of zero-crossing detection signal ZXCMP. The logic part 210B inserts a dead time in which both of the control pulse signals HG and LG become low so that a through current does not flow through the high-side transistor MH and the low-side transistor ML.

パルス変調器２１０は、軽負荷状態と重負荷状態とで、異なるモードで動作してもよく、たとえば重負荷状態では、電圧モードや電流モードで動作してもよい。電圧モードのパルス変調器の場合、三角波やのこぎり波の周期信号を発生するオシレータや、エラーアンプ２１２の出力を周期信号と比較するコンパレータなどが設けられる。ピーク電流モードの変調器の場合、エラーアンプ２１２の出力を、コイル電流の検出信号と比較するコンパレータなどが設けられる。 Pulse modulator 210 may operate in different modes under light and heavy load conditions, for example, under heavy load conditions it may operate in voltage mode and current mode. In the case of a voltage-mode pulse modulator, an oscillator that generates a triangular wave or sawtooth wave periodic signal, a comparator that compares the output of the error amplifier 212 with the periodic signal, and the like are provided. In the case of a peak current mode modulator, a comparator or the like is provided to compare the output of the error amplifier 212 with the coil current detection signal.

以上が制御回路２００の構成である。続いてその動作を説明する。 The above is the configuration of the control circuit 200 . Next, the operation will be explained.

図５は、図４のＤＣ／ＤＣコンバータ１００の軽負荷時の動作波形図である。図５には上から順に、制御回路２００の内部ステート、スイッチング端子ＳＷの電圧Ｖ_ＳＷ、インダクタＬ１に流れるコイル電流Ｉ_Ｌ、フィードバック端子ＦＢのフィードバック信号Ｖ_ＦＢおよびエラーアンプ２１２の出力Ｖ_ＥＲＲ、コンパレータ２１４の出力であるコンパレータ出力信号ＣＯＭＰＯＵＴ、ハイサイドトランジスタＭＨのゲート信号ＨＧ、ローサイドトランジスタＭＬのゲート信号ＬＧ、ゼロ検出信号ＺＸＣＭＰが示される。 FIG. 5 is an operation waveform diagram of the DC/DC converter 100 of FIG. 4 at light load. 5 shows, from top to bottom, the internal state of the control circuit 200, the voltage V _SW of the switching terminal SW, the coil current I _L flowing through the inductor L1, the feedback signal V _FB of the feedback terminal FB, the output V _ERR of the error amplifier 212, the comparator 214, the comparator output signal COMPOUT, the gate signal HG of the high side transistor MH, the gate signal LG of the low side transistor ML, and the zero detection signal ZXCMP.

軽負荷状態において、制御回路２００の内部ステートは、スイッチング期間に対応する第１状態φ１と、休止期間に対応する第２状態φ２を交互に繰り返す。スイッチング期間（第１状態φ１）は、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬの一方がオンである区間と把握でき、休止期間（第２状態φ２）は、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬの両方がオフである区間と把握できる。 In the light load state, the internal state of the control circuit 200 alternately repeats a first state φ1 corresponding to the switching period and a second state φ2 corresponding to the idle period. The switching period (first state φ1) can be grasped as a section in which one of the high-side transistor MH and the low-side transistor ML is on, and the rest period (second state φ2) is a period in which both the high-side transistor MH and the low-side transistor ML are turned on. It can be grasped as an off section.

第１状態φ１に着目する。時刻ｔ_０にフィードバック信号Ｖ_ＦＢが、エラーアンプ２１２の出力Ｖ_ＥＲＲまで低下すると、ＣＯＭＰＯＵＴ信号がハイ（アサート）となる。これに応答して、ハイサイドゲート信号ＨＧがハイとなり、ハイサイドトランジスタＭＨがオンとなる。ハイサイドトランジスタＭＨのオン状態の間、コイル電流Ｉ_Ｌが増大する。 Focus on the first state φ1. When the feedback signal _VFB drops to the output _VERR of the error amplifier 212 at time _t0 , the COMPOUT signal goes high (asserted). In response to this, the high side gate signal HG becomes high and the high side transistor MH is turned on. During the ON state of high-side transistor MH, coil current _IL increases.

ハイサイドトランジスタＭＨのオン期間は、オン時間タイマー２１６が計測するオン時間Ｔ_ＯＮの間持続し、オン時間Ｔ_ＯＮの経過後の時刻ｔ_１に、ハイサイドトランジスタＭＨがターンオフする。 The ON period of the high-side transistor MH continues for the _ON -time TON measured by the ON-time timer 216, and the high _- side transistor MH is turned OFF at time t1 after the _ON time TON has elapsed.

オン時間Ｔ_ＯＮの経過後、ローサイドトランジスタＭＬがターンオンする。ローサイドトランジスタＭＬがオンの期間、コイル電流Ｉ_Ｌ、すなわちローサイドトランジスタＭＬに流れる電流Ｉ_ＭＬは時間とともに減少する。時刻ｔ_２に、ローサイドトランジスタＭＬに流れる電流Ｉ_ＭＬがゼロ近傍のしきい値とクロスすると、ゼロクロス検出信号ＺＸＣＯＭＰがアサートされる。ゼロクロス検出信号ＺＸＣＯＭＰのアサートに応答して、ローサイドトランジスタＭＬがターンオフする。その結果、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬが両方オフである第２状態φ２に移行する。 After the _on -time TON has passed, the low-side transistor ML is turned on. While the low-side transistor ML is on, the coil current I _L , that is, the current I _ML flowing through the low-side transistor ML decreases with time. At time t2, when the current IML flowing through the low _- side transistor _ML crosses a threshold near zero, the zero-cross detection signal ZXCOMP is asserted. Low-side transistor ML is turned off in response to assertion of zero-cross detection signal ZXCOMP. As a result, the state shifts to the second state φ2 in which both the high-side transistor MH and the low-side transistor ML are off.

ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬがオンである第１状態φ１の間、正のコイル電流Ｉ_Ｌによって出力キャパシタＣ１が充電され、出力電圧Ｖ_ＯＵＴ（すなわちフィードバック信号Ｖ_ＦＢ）は上昇する。第２状態φ_２では、コイル電流Ｉ_Ｌはゼロであるから出力キャパシタＣ１は、負荷電流Ｉ_ＯＵＴにより放電され、出力電圧Ｖ_ＯＵＴ（すなわちフィードバック信号Ｖ_ＦＢ）は、緩やかに低下していく。そして時刻ｔ_３にフィードバック信号Ｖ_ＦＢが、エラーアンプ２１２の出力Ｖ_ＥＲＲまで低下すると、コンパレータ出力信号ＣＯＭＰＯＵＴがアサートされ、次のサイクルに移行する。制御回路２００は、軽負荷間欠モードにおいて、ｔ_０～ｔ_３を１サイクルとして、同じ制御を繰り返す。 During the first state φ1 in which the high-side transistor MH and the low-side transistor ML are on, the positive coil current I _L charges the output capacitor C1 and the output voltage V _OUT (ie, the feedback signal V _FB ) rises. In the second state φ ₂ , since the coil current IL is zero, the output capacitor C1 is discharged by the load current I _OUT and the output voltage _V _OUT (that is, the feedback signal V _FB ) gradually decreases. When the feedback signal _VFB drops to the output _VERR of the error amplifier 212 at time t3 _, the comparator output signal COMPOUT is asserted and the next cycle is started. In the light load intermittent mode, the control circuit 200 repeats the same control with t ₀ to t ₃ as one cycle.

以上が図４の制御回路２００の基本的な動作である。 The above is the basic operation of the control circuit 200 in FIG.

制御回路２００の構成要素は、複数のブロックにカテゴライズすることができる。図６は、制御回路２００のブロック図である。この例では、制御回路２００の構成要素は、５つのブロックＢ１～Ｂ５にカテゴライズされている。 The components of control circuit 200 can be categorized into blocks. FIG. 6 is a block diagram of the control circuit 200. As shown in FIG. In this example, the components of control circuit 200 are categorized into five blocks B1-B5.

第１のブロックＢ１は、制御回路２００の起動後、常時動作するものである。第２のブロックＢ２は、内部ステートに応じて、オン、オフが切り替わるものである。第３のブロックＢ３は、ロジック回路２２０である。第４のブロックＢ４は、ハイサイドドライバ２４２、ローサイドドライバ２４４を含むドライバ段である。第５のブロックＢ５は、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを含む出力段（パワー段）である。 The first block B1 always operates after the control circuit 200 is activated. The second block B2 is switched between on and off according to the internal state. A third block B3 is a logic circuit 220 . A fourth block B4 is a driver stage including a high side driver 242 and a low side driver 244. FIG. A fifth block B5 is an output stage (power stage) including a high-side transistor MH and a low-side transistor ML.

第１のブロックＢ１～第３のブロックＢ３は、内部レギュレータ２３０の負荷となっており、図１の負荷回路２３２に相当する。第５のブロックＢ５は、内部レギュレータ２３０を経由せずに直接、電流が供給される。第４のブロックＢ４は、内部レギュレータ２３０を経由せずに、または経由して、電流が供給される。内部レギュレータ２３０を経由しない電流をＩ_ＣＣ２とすると、制御回路２００の全消費電流は、Ｉ_ＣＣ１＋Ｉ_ＣＣ２となる。 The first block B1 to the third block B3 serve as loads for the internal regulator 230 and correspond to the load circuit 232 in FIG. The fifth block B5 is supplied with current directly without going through the internal regulator 230 . The fourth block B4 is supplied with current either without or through an internal regulator 230 . Assuming that the current not passing through the internal regulator 230 is I _CC2 , the total current consumption of the control circuit 200 is I _CC1 +I _CC2 .

図４の制御回路２００について、図６に従って例示的に分類すると以下の通りとなる。 The control circuit 200 of FIG. 4 is exemplarily classified according to FIG. 6 as follows.

・第１ブロックＢ１
基準電圧源２０２、エラーアンプ２１２、コンパレータ２１４、ＵＶＬＯ回路２６１、ＴＳＤ回路２６２、ＯＶＰ回路２６３、パワーグッド回路２０６・First block B1
Reference voltage source 202, error amplifier 212, comparator 214, UVLO circuit 261, TSD circuit 262, OVP circuit 263, power good circuit 206

・第２ブロックＢ２
オン時間タイマー２１６、ＳＣＰ回路２６４、ＯＣＰ回路２６５、ゼロクロス検出回路２５１・Second block B2
ON time timer 216, SCP circuit 264, OCP circuit 265, zero cross detection circuit 251

第２ブロックＢ２は、図５の第１状態φ１（スイッチング期間）においてイネーブル、図５の第２状態φ２（休止期間）においてディセーブルとなる。なお、パルス変調器２１０が重負荷モードで動作するコンパレータやオシレータなどを含む場合、コンパレータやオシレータも、第２ブロックＢ２に分類される。 The second block B2 is enabled in the first state φ1 (switching period) in FIG. 5 and disabled in the second state φ2 (idle period) in FIG. Note that if the pulse modulator 210 includes a comparator, oscillator, etc. that operate in the heavy load mode, the comparator and oscillator are also classified into the second block B2.

なお、第１ブロックＢ１に分類したコンパレータ２１４、パワーグッド回路２０６、ＯＶＰ回路２６３に関しては、それぞれの一部分を、イネーブル／ディセーブルを切りかえ可能に構成してもよく、その場合、一部分は、第２ブロックＢ２に含まれる。 As for the comparator 214, the power good circuit 206, and the OVP circuit 263 classified into the first block B1, a part thereof may be configured to be switchable between enable/disable. Included in block B2.

・第３ブロックＢ３
ロジック回路２２０・Third block B3
logic circuit 220

・第４ブロックＢ４
ドライバ回路２４０・4th block B4
driver circuit 240

・第５ブロックＢ５
ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ・ Fifth block B5
High-side transistor MH, low-side transistor ML

図５の第１状態φ１、すなわちスイッチング期間の間、図６の第１ブロックＢ１～第４ブロックＢ４にすべてに電流が流れるから、内部レギュレータ２３０の出力電流Ｉ_{ＲＥＧＯＵＴ}の時間平均値は相対的に大きくなる。 During the first state _φ1 of FIG. 5, that is, the switching period, current flows through all of the first block B1 to the fourth block B4 of FIG. growing.

一方、図５の第２状態φ２、すなわち休止期間において、第２ブロックＢ２はディセーブル状態となるから、第２ブロックＢ２の消費電流は実質的にゼロである。また、ロジック回路２２０を含む第３ブロックＢ３についても、ロジック回路２２０の内部の状態遷移が発生したときにのみ、電流が流れるから、第２状態φ２の間の消費電流は実質的にゼロである。また休止期間の間、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬのスイッチングは行われないから、ドライバ回路２４０を含む第４ブロックＢ４の消費電流も実質的にゼロである。つまり、第２状態φ２では、内部レギュレータ２３０の負荷は、第１ブロックＢ１のみとなり、出力電流Ｉ_{ＲＥＧＯＵＴ}は第１状態φ１に比べて著しく減少する。 On the other hand, in the second state φ2 of FIG. 5, that is, in the idle period, the second block B2 is in the disabled state, so the current consumption of the second block B2 is substantially zero. Also, in the third block B3 including the logic circuit 220, current flows only when a state transition occurs inside the logic circuit 220, so the current consumption during the second state φ2 is substantially zero. . Moreover, since switching of the high-side transistor MH and the low-side transistor ML is not performed during the idle period, the current consumption of the fourth block B4 including the driver circuit 240 is substantially zero. That is, in the second state φ2, the load on the internal regulator 230 is only the first block B1, and the output current I _REGOUT is significantly reduced compared to the first state φ1.

そこで、図４の制御回路２００において、内部レギュレータ２３０が軽負荷となる第２状態φ２の間、内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}を第１状態φ１に比べて減少させることができ、これにより、制御回路２００の消費電力を削減することができる。 Therefore, in the control circuit 200 of FIG. 4, the operating current _{I_REGINT} of the internal regulator 230 can be reduced compared to the first state φ1 during the second state φ2 in which the load on the internal regulator 230 is light. Power consumption of the control circuit 200 can be reduced.

続いて、内部レギュレータ２３０の構成例を説明する。図７は、一実施例に係る内部レギュレータ２３０の回路図である。内部レギュレータ２３０は、オペアンプ３００、抵抗Ｒ２１、Ｒ２２、出力キャパシタＣ２１を含む。 Next, a configuration example of the internal regulator 230 will be described. FIG. 7 is a circuit diagram of internal regulator 230 according to one embodiment. Internal regulator 230 includes operational amplifier 300, resistors R21 and R22, and output capacitor C21.

抵抗Ｒ２１，Ｒ２２は、出力電圧Ｖ_ＲＥＧを分圧し、フィードバック信号Ｖ_{ＲＥＧ（ＦＢ）}を生成する。オペアンプ３００の非反転入力端子（＋）には、基準電圧源２０２からの基準電圧Ｖ_ＲＥＦが入力され、反転入力端子（－）には、フィードバック信号Ｖ_{ＲＥＧ（ＲＢ）}が入力される。定常状態では、出力電圧Ｖ_ＲＥＧは、以下の式で表される目標電圧Ｖ_{ＲＥＧ（ＲＥＦ）}に安定化される。
Ｖ_{ＲＥＧ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（Ｒ２１＋Ｒ２２）／Ｒ２２ Resistors R21 and R22 divide the output voltage V _REG to generate feedback signal V _{REG (FB)} . The non-inverting input terminal (+) of the operational amplifier 300 receives the reference voltage V _REF from the reference voltage source 202, and the inverting input terminal (-) receives the feedback signal V _{REG (RB)} . At steady state, the output voltage V _REG is regulated to the target voltage V _REG(REF) given by the following equation.
V _REG(REF) =V _REF ×(R21+R22)/R22

内部レギュレータ２３０の動作電流の大部分は、オペアンプ３００の動作電流が占めている。そこでオペアンプ３００は、制御信号Ｓｃｔｒｌに応じて動作電流が切りかえ可能に構成されている。以下の説明では、オペアンプ３００の動作電流は、二値で切りかえ可能であるものとし、制御信号Ｓｃｔｒｌを、イネーブル信号ＥＮＩＢＩＡＳとも表記する。 Most of the operating current of internal regulator 230 is the operating current of operational amplifier 300 . Therefore, the operational amplifier 300 is configured such that the operating current can be switched according to the control signal Sctrl. In the following description, it is assumed that the operating current of the operational amplifier 300 can be switched between two values, and the control signal Sctrl is also referred to as an enable signal ENIBIAS.

図８は、オペアンプ３００の構成例を示す回路図である。オペアンプ３００は、差動アンプ３１０と、出力段３３０を有する。差動アンプ３１０は、差動対３１２、負荷回路３１４、テイル電流源３１６を含む。負荷回路３１４は、カレントミラー回路であってもよいし、抵抗負荷であってもよい。 FIG. 8 is a circuit diagram showing a configuration example of the operational amplifier 300. As shown in FIG. The operational amplifier 300 has a differential amplifier 310 and an output stage 330 . Differential amplifier 310 includes differential pair 312 , load circuit 314 and tail current source 316 . The load circuit 314 may be a current mirror circuit or a resistive load.

出力段３３０は、差動アンプ３１０の出力に応じて、オペアンプ３００の出力電圧を出力する。 The output stage 330 outputs the output voltage of the operational amplifier 300 according to the output of the differential amplifier 310 .

テイル電流源３１６は、テイル電流Ｉｔの量が、制御信号Ｓｃｔｒｌであるイネーブル信号ＥＮＩＢＩＡＳに応じて切りかえ可能に構成される。テイル電流Ｉｔを減少させることで、オペアンプ３００の性能の低下と引き換えに、動作電流を減らすことができる。 Tail current source 316 is configured such that the amount of tail current It can be switched according to enable signal ENIBIAS, which is control signal Sctrl. By reducing the tail current It, the operating current can be reduced at the cost of degrading the performance of the operational amplifier 300 .

テイル電流源３１６の電流量に加えて、またはそれに代えて、出力段３３０のバイアス電流を、制御信号Ｓｃｔｒｌであるイネーブル信号ＥＮＩＢＩＡＳに応じて切りかえ可能としてもよい。 In addition to or instead of the amount of current in tail current source 316, the bias current in output stage 330 may be switchable in response to enable signal ENIBIAS, which is control signal Sctrl.

図９は、差動アンプ３１０の構成例を示す回路図である。テイル電流源３１６は、第１カレントミラー回路３２０および第２カレントミラー回路３２２を含む。 FIG. 9 is a circuit diagram showing a configuration example of the differential amplifier 310. As shown in FIG. Tail current source 316 includes a first current mirror circuit 320 and a second current mirror circuit 322 .

第１カレントミラー回路３２０は、基準電流源２３６が生成する基準電流Ｉ_ＲＥＦを折り返す。第２カレントミラー回路３２２は、第１カレントミラー回路３２０の出力電流を折り返し、テイル電流Ｉｔとして差動対３１２に供給する。 A first current mirror circuit 320 mirrors the reference current I _REF produced by the reference current source 236 . The second current mirror circuit 322 folds the output current of the first current mirror circuit 320 and supplies it to the differential pair 312 as a tail current It.

この例では、第１カレントミラー回路３２０のゲイン（電流増幅率、ミラー比ともいう）が、イネーブル信号ＥＮＩＢＩＡＳに応じて切り換え可能となっている。第１カレントミラー回路３２０は、トランジスタＭ３１～Ｍ３４を含む。トランジスタＭ３１～Ｍ３３は、ソースが接地され、ゲートが共通に接続される。トランジスタＭ３４は、トランジスタＭ３３と直列に設けられ、イネーブル信号ＥＮＩＢＩＡＳに応じて、オン、オフが切りかえ可能である。イネーブル信号ＥＮＩＢＩＡＳがハイのとき、トランジスタＭ３４がオンとなり、第１カレントミラー回路３２０のゲインは、
（Ｓ_３２＋Ｓ_３３）／Ｓ_３１
となる。Ｓ_３１～Ｓ_３３は、トランジスタＭ３１～Ｍ３３それぞれのサイズ（Ｗ／Ｌ）を表す。 In this example, the gain (also referred to as current amplification factor or mirror ratio) of the first current mirror circuit 320 can be switched according to the enable signal ENIBIAS. The first current mirror circuit 320 includes transistors M31-M34. The transistors M31 to M33 have sources grounded and gates commonly connected. The transistor M34 is provided in series with the transistor M33, and can be switched on and off according to the enable signal ENIBIAS. When enable signal ENIBIAS is high, transistor M34 is turned on and the gain of first current mirror circuit 320 is
( _S32 + _S33 )/ _S31
becomes. S ₃₁ to S ₃₃ represent sizes (W/L) of the transistors M31 to M33, respectively.

イネーブル信号ＥＮＩＢＩＡＳがローとき、トランジスタＭ３４がオフとなり、第１カレントミラー回路３２０のゲインは、
Ｓ_３２／Ｓ_３１
となる。 When enable signal ENIBIAS is low, transistor M34 is turned off and the gain of first current mirror circuit 320 is
_S32 / _S31
becomes.

第１カレントミラー回路３２０のゲインを固定し、第２カレントミラー回路３２２のゲインを可変としてもよいし、第１カレントミラー回路３２０と第２カレントミラー回路３２２の両方のゲインを可変としてもよい。 The gain of the first current mirror circuit 320 may be fixed and the gain of the second current mirror circuit 322 may be variable, or the gains of both the first current mirror circuit 320 and the second current mirror circuit 322 may be variable.

図１０は、差動アンプ３１０の別の構成例を示す回路図である。この差動アンプ３１０は、差動対３１２がＮチャンネルＭＯＳＦＥＴで構成され、テイル電流源３１６は、差動対３１２より接地側に設けられる。テイル電流源３１６は、ゲインがイネーブル信号ＥＮＩＢＩＡＳに応じて切りかえ可能なカレントミラー回路３２４を含む。カレントミラー回路３２４の構成は、図９の第１カレントミラー回路３２０と同様である。 FIG. 10 is a circuit diagram showing another configuration example of the differential amplifier 310. As shown in FIG. In this differential amplifier 310, a differential pair 312 is composed of N-channel MOSFETs, and a tail current source 316 is provided on the ground side of the differential pair 312. FIG. Tail current source 316 includes a current mirror circuit 324 whose gain can be switched according to enable signal ENIBIAS. The configuration of the current mirror circuit 324 is similar to that of the first current mirror circuit 320 in FIG.

図１１は、差動アンプ３１０の別の構成例を示す回路図である。テイル電流源３１６は、第１カレントミラー回路３２６および第２カレントミラー回路３２８を含む。 FIG. 11 is a circuit diagram showing another configuration example of the differential amplifier 310. As shown in FIG. Tail current source 316 includes a first current mirror circuit 326 and a second current mirror circuit 328 .

第１カレントミラー回路３２６は、基準電流源２３６が生成する基準電流Ｉ_ＲＥＦを折り返す。第２カレントミラー回路３２８は、第１カレントミラー回路３２６の出力電流を折り返し、テイル電流Ｉｔとして差動対３１２に供給する。 A first current mirror circuit 326 folds back the reference current I _REF generated by the reference current source 236 . The second current mirror circuit 328 folds the output current of the first current mirror circuit 326 and supplies it to the differential pair 312 as the tail current It.

この例では、第１カレントミラー回路３２６のゲインが、イネーブル信号ＥＮＩＢＩＡＳに応じて切り換え可能となっている。第１カレントミラー回路３２６の構成は、図１０のカレントミラー回路３２４のＮチャンネルＭＯＳＦＥＴであるトランジスタＭ３１～Ｍ３４を、ＰチャンネルＭＯＳＦＥＴに置換し、天地を反転したものである。インバータ３２７は、イネーブル信号ＥＮＩＢＩＡＳを反転し、トランジスタＭ３４のゲートに供給する。 In this example, the gain of the first current mirror circuit 326 can be switched according to the enable signal ENIBIAS. The configuration of the first current mirror circuit 326 is obtained by replacing the N-channel MOSFET transistors M31 to M34 of the current mirror circuit 324 of FIG. Inverter 327 inverts enable signal ENIBIAS and provides it to the gate of transistor M34.

図１１において、第１カレントミラー回路３２６のゲインを固定し、第２カレントミラー回路３２８のゲインを可変としてもよい。この場合、第２カレントミラー回路３２８の構成は、図１０のカレントミラー回路３２４と同じ構成とすることができる。 In FIG. 11, the gain of the first current mirror circuit 326 may be fixed and the gain of the second current mirror circuit 328 may be variable. In this case, the configuration of the second current mirror circuit 328 can be the same configuration as the current mirror circuit 324 in FIG.

図１２は、オペアンプ３００の別の構成例を示す回路図である。オペアンプ３００は、差動アンプ３１０と、出力段３３０を有する。出力段３３０は、バイアス電流が、イネーブル信号ＥＮＩＢＩＡＳに応じて切りかえ可能となっている。 FIG. 12 is a circuit diagram showing another configuration example of the operational amplifier 300. As shown in FIG. The operational amplifier 300 has a differential amplifier 310 and an output stage 330 . The bias current of the output stage 330 can be switched according to the enable signal ENIBIAS.

出力段３３０は、ソース接地（エミッタ）の前増幅段３３２を含む。前増幅段３３２は、ソースが接地されたトランジスタＭ４１と、トランジスタＭ４１のドレインと接続される電流源ＣＳ４１を含む。電流源ＣＳ４１は、イネーブル信号ＥＮＩＢＩＡＳに応じて、バイアス電流Ｉｂの量を切り替え可能となっている。後増幅段３３４は、前増幅段３３２の出力をさらに増幅する。 The output stage 330 includes a grounded source (emitter) preamplifier stage 332 . Pre-amplification stage 332 includes transistor M41 with its source grounded and current source CS41 connected to the drain of transistor M41. The current source CS41 can switch the amount of the bias current Ib according to the enable signal ENIBIAS. Post-amplification stage 334 further amplifies the output of pre-amplification stage 332 .

図１３は、オペアンプ３００の構成例を示す回路図である。前増幅段３３２の電流源ＣＳ４１は、基準電流Ｉ_ＲＥＦを折り返すカレントミラー回路３４０を含む。カレントミラー回路３４０のゲインは、バイアス信号ＥＮＩＢＩＡＳに応じて切りかえ可能となっている。カレントミラー回路３４０の構成は、図１１の第１カレントミラー回路３２６と同様である。 FIG. 13 is a circuit diagram showing a configuration example of the operational amplifier 300. As shown in FIG. Current source _CS41 of preamplifier stage 332 includes a current mirror circuit 340 that folds back reference current IREF. The gain of the current mirror circuit 340 can be switched according to the bias signal ENIBIAS. The configuration of the current mirror circuit 340 is similar to that of the first current mirror circuit 326 in FIG.

後増幅段３３４は、複数のカレントミラー回路３４２，３４４，３４６を含み、前増幅段３３２の出力を増幅する。カレントミラー回路３４６は省略してもよい。 Post-amplification stage 334 includes a plurality of current mirror circuits 342 , 344 , 346 to amplify the output of pre-amplification stage 332 . The current mirror circuit 346 may be omitted.

図１４は、オペアンプ３００の別の構成例を示す回路図である。前増幅段３３２のトランジスタＭ４１はＰチャンネルである。電流源ＣＳ４１は、カレントミラー回路３４８を含む。カレントミラー回路３４８は、イネーブル信号ＥＮＩＢＩＡＳに応じてバイアス電流Ｉｂが切りかえ可能となっている。カレントミラー回路３４８の構成は、図９のカレントミラー回路３２０と同様である。後増幅段３３４は、ソースフォロアの出力段であり、ＮＭＯＳトランジスタＭ５１を含む。 FIG. 14 is a circuit diagram showing another configuration example of the operational amplifier 300. As shown in FIG. Transistor M41 of preamplifier stage 332 is P-channel. Current source CS41 includes a current mirror circuit 348 . The current mirror circuit 348 can switch the bias current Ib according to the enable signal ENIBIAS. The configuration of the current mirror circuit 348 is similar to that of the current mirror circuit 320 of FIG. The post-amplification stage 334 is a source follower output stage and includes an NMOS transistor M51.

図８～図１４に例示したように、オペアンプ３００の構成にはさまざまな変形例が存在すること、そうした変形例も本開示の範囲に含まれることが当業者には理解される。 Those skilled in the art will appreciate that there are many variations in the configuration of the operational amplifier 300, as illustrated in FIGS. 8-14, and that such variations are within the scope of the present disclosure.

続いて、内部レギュレータ２３０の位相補償について説明する。フィードバックループを有する内部レギュレータ２３０の動作電流をダイナミックに変化させる場合において、すべての動作電流範囲において系の安定性を確保しうる位相補償条件を見いだすことは極めて困難である。そこで、内部レギュレータ２３０は、動作電流Ｉ_{ＲＥＧＩＮＴ}に応じて、つまり制御信号Ｓｃｔｒｌ（イネーブル信号ＥＮＩＢＩＡＳ）に応じて、位相補償の回路定数をアダプティブに切り替える可能に構成するとよい。 Next, phase compensation of internal regulator 230 will be described. When dynamically changing the operating current of internal regulator 230 having a feedback loop, it is extremely difficult to find a phase compensation condition that can ensure system stability over the entire operating current range. Therefore, the internal regulator 230 should be configured to be able to adaptively switch the circuit constant for phase compensation according to the operating current I _REGINT , that is, according to the control signal Sctrl (enable signal ENIBIAS).

図１５は、アダプティブな位相補償回路付き内部レギュレータ２３０の一例を示す回路図である。前増幅段３３２は、トランジスタＭ６１、カレントミラー回路３５０および定電流源ＣＳ５１を含むソース接地増幅回路である。カレントミラー回路３５０の入力側のトランジスタＭ５２が、ソース接地されるトランジスタＭ５１の負荷となる。トランジスタＭ５１には、差動アンプ３１０の出力に応じた電流Ｉａが流れ、カレントミラー回路３５０により折り返される。定電流源ＣＳ５１が生成するバイアス電流Ｉｃとカレントミラー回路３５０の出力側トランジスタＭ５３に流れる電流Ｉｂの差分Ｉｄが、前増幅段３３２の出力となる。 FIG. 15 is a circuit diagram showing an example of internal regulator 230 with an adaptive phase compensation circuit. Preamplifier stage 332 is a grounded source amplifier circuit including transistor M61, current mirror circuit 350 and constant current source CS51. The transistor M52 on the input side of the current mirror circuit 350 serves as a load for the source-grounded transistor M51. A current Ia corresponding to the output of the differential amplifier 310 flows through the transistor M51 and is returned by the current mirror circuit 350 . The difference Id between the bias current Ic generated by the constant current source CS51 and the current Ib flowing through the output side transistor M53 of the current mirror circuit 350 is the output of the pre-amplification stage 332 .

後増幅段３３４は、シーケンシャルに接続された複数ｎ個（ｎ≧２）のカレントミラー回路３５２＿１～３５２＿ｎを含む。各カレントミラー回路３５２は、入力された電流を増幅する。 The post-amplification stage 334 includes a plurality of n (n≧2) current mirror circuits 352_1 to 352_n connected sequentially. Each current mirror circuit 352 amplifies the input current.

上述したように、内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}を切りかえるために、差動アンプ３１０に流れるテイル電流と、後増幅段３３４の定電流源ＣＳ５１が生成するバイアス電流Ｉｃの少なくとも一方が、イネーブル信号ＥＮＩＢＩＡＳに応じて切りかえ可能である。 As described above, in order to switch the operating current I _REGINT of the internal regulator 230, at least one of the tail current flowing through the differential amplifier 310 and the bias current Ic generated by the constant current source CS51 of the post-amplification stage 334 is controlled by the enable signal. It can be switched according to ENIBIAS.

最終段のカレントミラー回路３５２＿ｎには、位相補償回路３６０が接続される。位相補償回路３６０は、カレントミラー回路３５２＿ｎの入力ノード（ＰＭＯＳトランジスタのゲート）と接地の間に、直列に接続される抵抗Ｒ６１およびキャパシタＣ６１を含む。内部レギュレータ２３０の動作電流の切りかえと連動して、位相補償回路３６０の回路定数が切りかえ可能となっている。具体的には、抵抗Ｒ６１の抵抗値およびキャパシタＣ６１の容量値の少なくとも一方が可変に構成される。つまり、抵抗Ｒ６１をイネーブル信号ＥＮＩＢＩＡＳに応じた二値の可変抵抗としてもよいし、キャパシタＣ６１をイネーブル信号ＥＮＩＢＩＡＳに応じた二値の可変容量としてもよい。 A phase compensation circuit 360 is connected to the final-stage current mirror circuit 352_n. Phase compensation circuit 360 includes a resistor R61 and a capacitor C61 connected in series between the input node (the gate of the PMOS transistor) of current mirror circuit 352_n and ground. The circuit constant of the phase compensation circuit 360 can be switched in conjunction with switching of the operating current of the internal regulator 230 . Specifically, at least one of the resistance value of resistor R61 and the capacitance value of capacitor C61 is configured to be variable. That is, the resistor R61 may be a binary variable resistor corresponding to the enable signal ENIBIAS, and the capacitor C61 may be a binary variable capacitor corresponding to the enable signal ENIBIAS.

位相補償回路３６０の回路定数を、内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}に連動して変化させることにより、フィードバックループの安定性を維持することができる。 By changing the circuit constant of phase compensation circuit 360 in conjunction with operating current I _REGINT of internal regulator 230, the stability of the feedback loop can be maintained.

図１６は、アダプティブな位相補償回路付きの内部レギュレータ２３０の別の一例を示す回路図である。内部レギュレータ２３０は、Ｐチャンネル出力のＬＤＯ（Low Drop Output）回路であり、オペアンプ３００、Ｐチャンネルの出力トランジスタＭ７１、抵抗Ｒ７１，Ｒ７２、出力キャパシタＣ７１および位相補償回路３７０を含む。 FIG. 16 is a circuit diagram showing another example of internal regulator 230 with an adaptive phase compensation circuit. Internal regulator 230 is a P-channel output LDO (Low Drop Output) circuit, and includes operational amplifier 300 , P-channel output transistor M 71 , resistors R 71 and R 72 , output capacitor C 71 and phase compensation circuit 370 .

位相補償回路３７０は、出力トランジスタＭ７１のゲートに接続される第１キャパシタＣ７２と、抵抗Ｒ７１と並列に接続される第２キャパシタＣ７３を含む。この構成では、第１キャパシタＣ７２および第２キャパシタＣ７３の少なくとも一方を、イネーブル信号ＥＮＩＢＩＡＳに応じて容量値が変化する可変容量素子で構成すればよい。 Phase compensation circuit 370 includes a first capacitor C72 connected to the gate of output transistor M71 and a second capacitor C73 connected in parallel with resistor R71. In this configuration, at least one of the first capacitor C72 and the second capacitor C73 may be composed of a variable capacitance element whose capacitance value changes according to the enable signal ENIBIAS.

図１７は、アダプティブな位相補償回路付きの内部レギュレータ２３０の別の一例を示す回路図である。内部レギュレータ２３０は、Ｎチャンネル出力のＬＤＯ（Low Drop Output）回路であり、オペアンプ３００、Ｎチャンネルの出力トランジスタＭ８１、抵抗Ｒ８１，Ｒ８２、出力キャパシタＣ８１および位相補償回路３８０を含む。 FIG. 17 is a circuit diagram showing another example of internal regulator 230 with an adaptive phase compensation circuit. The internal regulator 230 is an N-channel output LDO (Low Drop Output) circuit, and includes an operational amplifier 300, an N-channel output transistor M81, resistors R81 and R82, an output capacitor C81, and a phase compensation circuit 380.

位相補償回路３８０は、抵抗Ｒ８１と並列に接続されるキャパシタＣ８２を含む。この構成では、キャパシタＣ８２を、イネーブル信号ＥＮＩＢＩＡＳに応じて容量値が変化する可変容量素子で構成すればよい。 Phase compensation circuit 380 includes a capacitor C82 connected in parallel with resistor R81. In this configuration, the capacitor C82 may be composed of a variable capacitance element whose capacitance value changes according to the enable signal ENIBIAS.

図１８は、アダプティブな位相補償回路の内部レギュレータ２３０の別の一例を示す回路図である。この内部レギュレータ２３０は、図１７と同様にＮチャンネル出力のＬＤＯ（Low Drop Output）回路であり、位相補償回路３９０の構成が異なる。 FIG. 18 is a circuit diagram showing another example of the internal regulator 230 of the adaptive phase compensation circuit. This internal regulator 230 is an N-channel output LDO (Low Drop Output) circuit, as in FIG.

位相補償回路３９０は、キャパシタＣ９１、Ｃ９２、抵抗Ｒ９１を含む。キャパシタＣ９１および抵抗Ｒ９１は、オペアンプ３００の出力ノードとオペアンプ３００の一方の入力ノードの間に直列に設けられる。キャパシタＣ９２は抵抗Ｒ８１と並列に接続される。この構成では、キャパシタＣ９１，Ｃ９２、抵抗Ｒ９１の少なくともひとつを、イネーブル信号ＥＮＩＢＩＡＳに応じて容量値、抵抗値が変化する可変素子で構成すればよい。 Phase compensation circuit 390 includes capacitors C91 and C92 and resistor R91. Capacitor C91 and resistor R91 are provided in series between the output node of operational amplifier 300 and one input node of operational amplifier 300 . Capacitor C92 is connected in parallel with resistor R81. In this configuration, at least one of the capacitors C91 and C92 and the resistor R91 may be configured by a variable element whose capacitance value and resistance value change according to the enable signal ENIBIAS.

（用途）
図１９は、実施形態に係る降圧ＤＣ／ＤＣコンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、タブレット端末、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびＤＣ／ＤＣコンバータ１００を備える。ＤＣ／ＤＣコンバータ１００は、その入力端子に電池７０４からの電池電圧Ｖ_ＢＡＴ（＝Ｖ_ＩＮ）を受け、出力端子に接続されるマイクロプロセッサ７０６あるいはその他の負荷に、出力電圧Ｖ_ＯＵＴを供給する。 (Application)
FIG. 19 is a diagram showing an example of an electronic device 700 including the step-down DC/DC converter 100 according to the embodiment. Electronic device 700 is, for example, a battery-driven device such as a mobile phone terminal, digital camera, digital video camera, tablet terminal, or portable audio player. Electronic device 700 comprises housing 702 , battery 704 , microprocessor 706 and DC/DC converter 100 . DC/DC converter 100 receives battery voltage V _BAT (=V _IN ) from battery 704 at its input terminal and provides output voltage V _OUT to microprocessor 706 or other load connected to its output terminal.

電子機器７００の種類は、電池駆動型のデバイスには限定されず、車載機器であってもよいし、ファクシミリなどのＯＡ機器であってもよいし、産業機器であってもよい。 The type of the electronic device 700 is not limited to a battery-driven device, and may be an in-vehicle device, an OA device such as a facsimile, or an industrial device.

上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。 Those skilled in the art will understand that the above-described embodiments are examples, and that various modifications can be made to combinations of each component and each processing process. Such modifications will be described below.

（変形例１）
実施形態では、内部レギュレータ２３０の動作電流を二段階で切りかえる場合を説明したが、制御回路２００の３つ以上の内部ステートに対応付けて、三段階以上で切りかえてもよい。その場合に、内部レギュレータ２３０の位相補償回路の回路定数を、三状態以上で切りかえ可能としてもよい。 (Modification 1)
In the embodiment, the case where the operating current of the internal regulator 230 is switched in two stages has been described, but it may be switched in three or more stages corresponding to three or more internal states of the control circuit 200 . In that case, the circuit constant of the phase compensation circuit of internal regulator 230 may be switched between three or more states.

（変形例２）
実施形態では、同期整流型の降圧コンバータについて説明したが、本開示の適用はそれに限定されず、ダイオード整流型の降圧コンバータにも適用可能である。また、降圧コンバータの他、昇圧コンバータや昇降圧コンバータにも適用可能である。 (Modification 2)
In the embodiments, a synchronous rectification type step-down converter has been described, but the application of the present disclosure is not limited thereto, and can also be applied to a diode rectification type step-down converter. In addition to the step-down converter, it can also be applied to a step-up converter or a step-up/step-down converter.

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。 The embodiments are examples, and it should be noted that there are various modifications in the combination of each component and each processing process, and such modifications are included in the present disclosure and can constitute the scope of the present invention. It is understood by those skilled in the art.

１００ＤＣ／ＤＣコンバータ
１０２入力ライン
１０４出力ライン
１１０周辺回路
ＭＨハイサイドトランジスタ
ＭＬローサイドトランジスタ
Ｌ１インダクタ
Ｃ１出力キャパシタ
２００制御回路
２０２基準電圧源
２０４ソフトスタート回路
２０６パワーグッド回路
２１０パルス変調器
２１２エラーアンプ
２１４コンパレータ
２１６オン時間タイマー
２１８リップル注入回路
２２０ロジック回路
２３０内部レギュレータ
２３２負荷回路
２４０ドライバ回路
２４２ハイサイドドライバ
２４４ローサイドドライバ
２５０検出回路
２５１ゼロクロス検出回路
２６０保護回路
２６１ＵＶＬＯ回路
２６２ＴＳＤ回路
２６３ＯＶＰ回路
２６４ＳＣＰ回路
２６５ＯＣＰ回路
３００オペアンプ
３１０差動アンプ
３１２差動対
３１４負荷回路
３１６テイル電流源
３２０第１カレントミラー回路
３２２第２カレントミラー回路
３３０出力段
３４０カレントミラー回路
３３４後増幅段
３３２前増幅段
３４０，３４２，３４６，３４８，３５０，３５２カレントミラー回路
３６０，３７０，３８０，３９０位相補償回路
７００電子機器
７０２筐体
７０４電池
７０６マイクロプロセッサ 100 DC/DC converter 102 input line 104 output line 110 peripheral circuit MH high side transistor ML low side transistor L1 inductor C1 output capacitor 200 control circuit 202 reference voltage source 204 soft start circuit 206 power good circuit 210 pulse modulator 212 error amplifier 214 comparator 216 on-time timer 218 ripple injection circuit 220 logic circuit 230 internal regulator 232 load circuit 240 driver circuit 242 high side driver 244 low side driver 250 detection circuit 251 zero cross detection circuit 260 protection circuit 261 UVLO circuit 262 TSD circuit 263 OVP circuit 264 SCP circuit 265 OCP circuit 300 operational amplifier 310 differential amplifier 312 differential pair 314 load circuit 316 tail current source 320 first current mirror circuit 322 second current mirror circuit 330 output stage 340 current mirror circuit 334 rear amplification stage 332 front amplification stage 340, 342, 346, 348, 350, 352 current mirror circuit 360, 370, 380, 390 phase compensation circuit 700 electronic device 702 housing 704 battery 706 microprocessor

Claims

A control circuit for a DC/DC converter,
a pulse modulator that generates a control pulse signal that is pulse-modulated such that the output of the DC/DC converter approaches a target state;
a driver circuit that drives a switching transistor according to the control pulse signal;
an internal regulator that supplies a power supply voltage to the pulse modulator and the driver circuit, the internal regulator being configured such that its operating current can be switched according to the operating state of the control circuit;
A control circuit.

2. The control circuit according to claim 1, wherein said operating current of said internal regulator is reduced during idle periods when said DC/DC converter stops switching.

The internal regulator is
a feedback signal based on the output voltage of the internal regulator; a differential amplifier that receives a target signal of the feedback signal;
an output stage that outputs the output voltage of the internal regulator according to the output of the differential amplifier;
3. A control circuit according to claim 1 or 2, comprising:

4. The control circuit according to claim 3, wherein the amount of tail current of said differential amplifier is switchable according to the operating state of said control circuit.

5. The control circuit according to claim 3, wherein the amount of bias current in said output stage is switchable according to the operating state of said control circuit.

6. The control circuit according to claim 1, wherein said internal regulator includes a phase compensation circuit, and a circuit constant of said phase compensation circuit is variable according to said operating current.

7. The control circuit according to claim 6, wherein said internal regulator includes a phase compensation capacitor, and the capacitance value of said phase compensation capacitor can be switched according to the operating state of said control circuit.

8. The control circuit according to claim 6, wherein said internal regulator includes a phase compensation resistor, and the resistance value of said phase compensation resistor can be switched according to the operating state of said control circuit.

9. The control circuit according to claim 1, monolithically integrated on one semiconductor substrate.

A DC/DC converter comprising a control circuit according to any one of claims 1 to 9.

An electronic device comprising the control circuit according to any one of claims 1 to 9.