JP6794250B2 - Phase compensation circuit and DC / DC converter using it - Google Patents
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Description
本発明は、位相補償回路及びこれを用いたDC/DCコンバータに関する。 The present invention relates to a phase compensation circuit and a DC / DC converter using the same.
従来より、様々なアプリケーションの電源手段として、出力トランジスタをオン/オフさせて入力電圧から所望の出力電圧を生成するDC/DCコンバータ(いわゆるスイッチング電源)が用いられている。 Conventionally, a DC / DC converter (so-called switching power supply) that turns on / off an output transistor to generate a desired output voltage from an input voltage has been used as a power supply means for various applications.
なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。
As an example of the prior art related to the above,
図15は、DC/DCコンバータの第1従来例を示す回路図である。本従来例のDC/DCコンバータX1は、軽負荷時(XSLP=L)において、出力トランジスタX11と同期整流トランジスタX12をいずれもオフした上で、エラーアンプX30、オシレータX50、及び、PWMコンパレータX60などを停止することにより、消費電力の小さいスリープモードに移行する機能を備えている。 FIG. 15 is a circuit diagram showing a first conventional example of a DC / DC converter. In the DC / DC converter X1 of this conventional example, when the load is light (XSLP = L), the output transistor X11 and the synchronous rectifier transistor X12 are both turned off, and then the error amplifier X30, the oscillator X50, the PWM comparator X60, etc. It has a function to shift to sleep mode with low power consumption by stopping.
ところで、DC/DCコンバータX1のオンデューティDon(=所定の周期Tに占める出力トランジスタX11のオン期間Tonの割合)は、PWMコンパレータX60にそれぞれ入力される第1電圧VCと第2電圧RAMPとの比較結果に応じて決まる。そのため、スリープモードへの移行に際して、第1電圧VCを生成するエラーアンプX30を停止してしまうと、スリープモードの解除に際して、エラーアンプX30の起動が完了するまでの間、DC/DCコンバータX1のオンデューティDonが安定しなくなる。 By the way, the on-duty Don of the DC / DC converter X1 (= the ratio of the on-period Ton of the output transistor X11 to the predetermined period T) is the first voltage VC and the second voltage RAMP input to the PWM comparator X60, respectively. It depends on the comparison result. Therefore, if the error amplifier X30 that generates the first voltage VC is stopped when shifting to the sleep mode, the DC / DC converter X1 is used until the start of the error amplifier X30 is completed when the sleep mode is released. On-duty Don becomes unstable.
そこで、本従来例のDC/DCコンバータX1は、スリープモードでエラーアンプX30が停止されている間、第1電圧VCを適切なバイアス値(=スリープモード解除時における第1電圧VCの初期値に相当)に固定しておくバイアス部X80を有する。 Therefore, the DC / DC converter X1 of this conventional example sets the first voltage VC to an appropriate bias value (= the initial value of the first voltage VC when the sleep mode is released) while the error amplifier X30 is stopped in the sleep mode. It has a bias portion X80 that is fixed to (corresponding to).
しかしながら、本従来例のDC/DCコンバータX1では、スリープモードでもバイアス部X80が電力を消費するので、消費電力の削減について更なる改善の余地があった。 However, in the DC / DC converter X1 of the present conventional example, since the bias unit X80 consumes power even in the sleep mode, there is room for further improvement in reducing the power consumption.
図16は、DC/DCコンバータの第2従来例を示す回路図である。本従来例のDC/DCコンバータY1は、電流モード制御方式の降圧型スイッチング電源であり、クランパY110を用いてスイッチ出力段Y10のコイル電流ILを上限電流値ILMT以下に制限する機能(いわゆるOCP[over current protection]機能)を備えている。 FIG. 16 is a circuit diagram showing a second conventional example of the DC / DC converter. The DC / DC converter Y1 of this conventional example is a step-down switching power supply of the current mode control method, and has a function of limiting the coil current IL of the switch output stage Y10 to the upper limit current value ILMT or less by using the clamper Y110 (so-called OCP [ It has an over current protection function).
図17は、クランパY110によるOCP機能を説明するためのCOMP−IL特性図である。なお、横軸はエラーアンプY30で生成される誤差電圧COMPを示しており、縦軸はコイル電流ILの平均値IL(ave)を示している。 FIG. 17 is a COMP-IL characteristic diagram for explaining the OCP function by the clamper Y110. The horizontal axis shows the error voltage COMP generated by the error amplifier Y30, and the vertical axis shows the average value IL (ave) of the coil current IL.
クランパY110は、誤差電圧COMPを上限電圧値VLMT以下に制限する。これにより、差動アンプY80では、コイル電流ILに応じた電流センス電圧CSNSを上限電圧値VLMT以下に制限するように出力帰還制御が掛かるようになるので、コイル電流ILが上限電流値ILMT以下に制限される。 The clamper Y110 limits the error voltage COMP to the upper limit voltage value VLMT or less. As a result, in the differential amplifier Y80, the output feedback control is applied so as to limit the current sense voltage CSNS corresponding to the coil current IL to the upper limit voltage value VLMT or less, so that the coil current IL becomes the upper limit current value ILMT or less. Be restricted.
なお、スイッチ出力段Y10の短絡異常時に生じるラッシュ電流(=過大なコイル電流IL)を抑制するためには、出力電圧Voまたは入力電圧Viの急変動に追従して、DC/DCコンバータY1のオンデューティDon(延いては、差動アンプY80からPWMコンパレータY60に入力される第1電圧VC)を急峻に変化させる必要がある。この要求に応えるためには、例えば、差動アンプY80やクランパY110の駆動電流を増やすなどして、その応答速度を高めておくことが考えられる。 In order to suppress the rush current (= excessive coil current IL) that occurs when the switch output stage Y10 is short-circuited abnormally, the DC / DC converter Y1 is turned on following a sudden fluctuation in the output voltage Vo or the input voltage Vi. It is necessary to sharply change the duty Don (which is, by extension, the first voltage VC input from the differential amplifier Y80 to the PWM comparator Y60). In order to meet this demand, it is conceivable to increase the response speed of the differential amplifier Y80 and the clamper Y110 by increasing the drive current, for example.
しかしながら、差動アンプY80やクランパY110の応答速度を不用意に高めると、電圧ループ特性が変化して発振リスクが増大する、という課題があった。 However, if the response speed of the differential amplifier Y80 or the clamper Y110 is carelessly increased, there is a problem that the voltage loop characteristics change and the oscillation risk increases.
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、DC/DCコンバータの消費電力削減ないしはラッシュ電流抑制を実現することのできる位相補償回路及びこれを用いたDC/DCコンバータを提供することを目的とする。 The inventions disclosed in the present specification include a phase compensation circuit capable of reducing power consumption or suppressing rush current of a DC / DC converter in view of the above-mentioned problems found by the inventors of the present application. It is an object of the present invention to provide a DC / DC converter using this.
本明細書中に開示されている位相補償回路は、スリープモードを備えたDC/DCコンバータのPWMコンパレータに入力される第1電圧の位相を補償するものであって、抵抗を含む位相補償抵抗部と;複数のキャパシタを含む位相補償容量部と;前記スリープモードでは、各キャパシタを第1接続状態に切り替えて少なくとも一つのキャパシタを第1バイアス電圧で充電しておく一方、前記スリープモード解除時には、各キャパシタを第2接続状態に切り替えて前記第1電圧を所望の初期値に設定するスイッチ群と;を有する構成(第1の構成)とされている。 The phase compensation circuit disclosed in the present specification compensates for the phase of the first voltage input to the PWM comparator of the DC / DC converter provided with the sleep mode, and is a phase compensation resistor unit including a resistor. And; a phase compensation capacitance section including a plurality of capacitors; in the sleep mode, each capacitor is switched to the first connection state and at least one capacitor is charged with the first bias voltage, while when the sleep mode is released, the sleep mode is released. It has a configuration (first configuration) having a switch group that switches each capacitor to the second connection state and sets the first voltage to a desired initial value.
なお、第1の構成から成る位相補償回路において、前記スイッチ群は、スリープ制御信号に応じて前記複数のキャパシタのうち少なくとも一つの接続先を切り替える構成(第2の構成)にするとよい。 In the phase compensation circuit having the first configuration, the switch group may have a configuration (second configuration) in which at least one connection destination of the plurality of capacitors is switched according to the sleep control signal.
また、第2の構成から成る位相補償回路において、前記位相補償容量部は、それぞれの第1端が接地端に接続された第1キャパシタ及び第2キャパシタを含み、前記スイッチ群は、前記第1キャパシタの第2端と前記接地端との間を導通/遮断する第1スイッチと、前記第2キャパシタの第2端を前記第1バイアス電圧の印加端に接続するか前記第1キャパシタの第2端に接続するかを切り替える第2スイッチと、を含む構成(第3の構成)にするとよい。 Further, in the phase compensation circuit having the second configuration, the phase compensation capacitance section includes a first capacitor and a second capacitor, each of which has a first end connected to a ground end, and the switch group includes the first capacitor. The first switch that conducts / cuts off between the second end of the capacitor and the grounded end and the second end of the second capacitor are connected to the application end of the first bias voltage or the second of the first capacitor. It is preferable to have a configuration (third configuration) including a second switch for switching whether to connect to the end.
また、第3の構成から成る位相補償回路は、前記第1キャパシタの容量値をC1とし、前記第2キャパシタの容量値をC2としたとき、C2/C1=k/(1−k)(ただし0<k<1)が満たされており、前記PWMコンパレータで前記第1電圧と比較される第2電圧の振幅は、前記入力電圧または前記出力電圧のk倍に設定されている構成(第4の構成)にするとよい。 Further, in the phase compensation circuit having the third configuration, when the capacitance value of the first capacitor is C1 and the capacitance value of the second capacitor is C2, C2 / C1 = k / (1-k) (however, A configuration (fourth) in which 0 <k <1) is satisfied and the amplitude of the second voltage compared with the first voltage by the PWM comparator is set to k times the input voltage or the output voltage. The configuration of) should be used.
また、第3の構成から成る位相補償回路において、前記位相補償容量部は、第1端が前記接地端に接続された第3キャパシタを更に含み、前記スイッチ群は、前記第3キャパシタの第2端を前記第1バイアス電圧とは異なる第2バイアス電圧の印加端に接続するか前記第1キャパシタの第2端に接続するかを切り替える第3スイッチを更に含む構成(第5の構成)にするとよい。 Further, in the phase compensation circuit having the third configuration, the phase compensation capacitance section further includes a third capacitor whose first end is connected to the ground end, and the switch group includes a second capacitor of the third capacitor. A configuration (fifth configuration) further includes a third switch for switching whether the end is connected to an application end of a second bias voltage different from the first bias voltage or to the second end of the first capacitor. Good.
また、第5の構成から成る位相補償回路は、前記第1キャパシタの容量値をC1とし、前記第2キャパシタの容量値をC2とし、前記第3キャパシタの容量値をC3としたときに、C1:C2:C3={1−(k+k’)}:k:k’(ただし0<k<1、かつ、0<k’<1)が満たされており、前記PWMコンパレータで前記第1電圧と比較される第2電圧の振幅は、前記入力電圧または前記出力電圧のk倍に設定されている構成(第6の構成)にするとよい。 Further, the phase compensation circuit having the fifth configuration is C1 when the capacitance value of the first capacitor is C1, the capacitance value of the second capacitor is C2, and the capacitance value of the third capacitor is C3. : C2: C3 = {1- (k + k')}: k: k'(where 0 <k <1 and 0 <k'<1) is satisfied, and the PWM comparator meets the first voltage. The amplitude of the second voltage to be compared may be set to k times the input voltage or the output voltage (sixth configuration).
また、第3〜第6いずれかの構成から成る位相補償回路において、前記抵抗は、第1端が前記PWMコンパレータの入力端に接続されており、第2端が前記第1キャパシタの第2端に接続されている構成(第7の構成)にするとよい。 Further, in the phase compensation circuit having any of the third to sixth configurations, the first end of the resistor is connected to the input end of the PWM comparator, and the second end is the second end of the first capacitor. It is preferable to use a configuration (seventh configuration) connected to.
また、第7の構成から成る位相補償回路は、前記スリープ制御信号に応じて前記PWMコンパレータの入力端と前段回路との間を導通/遮断するスイッチを更に有する構成(第8の構成)にするとよい。 Further, the phase compensation circuit having the seventh configuration is configured to further have a switch for conducting / blocking between the input end of the PWM comparator and the previous stage circuit in response to the sleep control signal (eighth configuration). Good.
また、本明細書中に開示されているDC/DCコンバータは、入力電圧から出力電圧を生成するスイッチ出力段と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するアンプと、前記誤差信号の入力を受けて第1電圧を生成する位相補償回路と、ランプ波形の第2電圧を生成するオシレータと、前記第1電圧と前記第2電圧とを比較して比較信号を生成するPWMコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有し、前記位相補償回路として、第1〜第8いずれかの構成から成る位相補償回路が用いられている構成(第9の構成)にするとよい。 Further, the DC / DC converter disclosed in the present specification corresponds to a switch output stage that generates an output voltage from an input voltage, and a difference between the output voltage or a feedback voltage corresponding thereto and a predetermined reference voltage. An amplifier that generates an error signal, a phase compensation circuit that generates a first voltage by receiving the input of the error signal, an oscillator that generates a second voltage of a lamp waveform, and the first voltage and the second voltage. A PWM comparator that generates a comparison signal by comparing the above, and a driver that generates a drive signal of the switch output stage in response to the comparison signal. The phase compensation circuit includes any of the first to eighth phases. It is preferable to use a configuration (9th configuration) in which a phase compensation circuit composed of the configurations is used.
なお、第9の構成から成るDC/DCコンバータは、前記スイッチ出力段が降圧型であり、前記第1バイアス電圧が前記出力電圧であり、前記第2電圧の振幅が前記入力電圧に応じた変動値である構成(第10の構成)にするとよい。 In the DC / DC converter having the ninth configuration, the switch output stage is a step-down type, the first bias voltage is the output voltage, and the amplitude of the second voltage fluctuates according to the input voltage. It is preferable to use a configuration (10th configuration) which is a value.
また、第9の構成から成るDC/DCコンバータは、前記スイッチ出力段が昇圧型であり、前記第1バイアス電圧が前記入力電圧であり、前記第2電圧の振幅が前記出力電圧に応じた変動値である構成(第11の構成)にしてもよい。 Further, in the DC / DC converter having the ninth configuration, the switch output stage is a step-up type, the first bias voltage is the input voltage, and the amplitude of the second voltage fluctuates according to the output voltage. The configuration may be a value (11th configuration).
また、本明細書中に開示されている位相補償回路は、電流モード制御方式を採用したDC/DCコンバータのPWMコンパレータに入力される第1電圧の位相を補償するものであって、位相補償抵抗部と、位相補償容量部と、を有し、前記位相補償抵抗部及び前記位相補償容量部の一方は、複数の抵抗または複数のキャパシタを含み、前記複数の抵抗または前記複数のキャパシタのうち、少なくとも一つの接地側ノードには、前記DC/DCコンバータの出力電圧または入力電圧が監視対象電圧として印加されている構成(第12の構成)とされている。 Further, the phase compensation circuit disclosed in the present specification compensates for the phase of the first voltage input to the PWM comparator of the DC / DC converter adopting the current mode control method, and is a phase compensation resistor. The phase compensation resistor section and one of the phase compensation capacitance sections include a plurality of resistors or a plurality of capacitors, and among the plurality of resistors or the plurality of capacitors, the phase compensation resistor section and the phase compensation capacitance section include a plurality of resistors and a plurality of capacitors. The output voltage or input voltage of the DC / DC converter is applied to at least one ground side node as a monitoring target voltage (12th configuration).
なお、第12の構成から成る位相補償回路において、前記位相補償容量部は、第1端が接地端に接続された第1キャパシタと、第1端が前記監視対象電圧の印加端に接続された第2キャパシタと、を含み、前記位相補償抵抗部は、第1端が前記PWMコンパレータの入力端に接続されて第2端が各キャパシタの第2端に接続された抵抗を含む構成(第13の構成)にするとよい。 In the phase compensation circuit having the twelfth configuration, the phase compensation capacitance section is connected to a first capacitor whose first end is connected to the ground end and to the application end of the monitored voltage at the first end. The phase compensation resistor portion includes a second capacitor, and the phase compensation resistor section includes a resistor whose first end is connected to the input end of the PWM comparator and whose second end is connected to the second end of each capacitor (13th). (Structure of).
また、上記第13の構成から成る位相補償回路は、前記第1キャパシタの容量値をC1とし、前記第2キャパシタの容量値をC2としたとき、C2/C1=k/(1−k)(ただし0<k<1)が満たされており、前記PWMコンパレータで前記第1電圧と比較される第2電圧の振幅は、前記入力電圧または前記出力電圧のk倍に設定されている構成(第14の構成)にするとよい。 Further, in the phase compensation circuit having the thirteenth configuration, when the capacitance value of the first capacitor is C1 and the capacitance value of the second capacitor is C2, C2 / C1 = k / (1-k) ( However, 0 <k <1) is satisfied, and the amplitude of the second voltage compared with the first voltage by the PWM comparator is set to k times the input voltage or the output voltage (third). It is preferable to use the configuration of 14).
また、第12の構成から成る位相補償回路において、前記位相補償抵抗部は、第1端が接地端に接続された第1抵抗と、第1端が前記監視対象電圧の印加端に接続された第2抵抗と、を含み、前記位相補償容量部は、第1端が前記PWMコンパレータの入力端に接続されて第2端が各抵抗の第2端に接続されたキャパシタを含む構成(第15の構成)にするとよい。 Further, in the phase compensation circuit having the twelfth configuration, the phase compensation resistor portion is connected to the first resistor whose first end is connected to the ground end and the first end to which the monitoring target voltage is applied. The phase compensation capacitance section includes a second resistor, and the phase compensation capacitance section includes a capacitor whose first end is connected to the input end of the PWM comparator and whose second end is connected to the second end of each resistor (15th). The configuration of) should be used.
また、第15の構成から成る位相補償回路は、前記第1抵抗の抵抗値をR1とし、前記第2抵抗の抵抗値をR2としたとき、R1/R2=k/(1−k)(ただし0<k<1)が満たされており、前記PWMコンパレータで前記第1電圧と比較される第2電圧の振幅は、前記入力電圧または前記出力電圧のk倍に設定されている構成(第16の構成)にするとよい。 Further, in the phase compensation circuit having the fifteenth configuration, when the resistance value of the first resistor is R1 and the resistance value of the second resistor is R2, R1 / R2 = k / (1-k) (however, The configuration (16th) in which 0 <k <1) is satisfied and the amplitude of the second voltage compared with the first voltage by the PWM comparator is set to k times the input voltage or the output voltage. The configuration of) is recommended.
また、第13または第14の構成から成る位相補償回路は、スリープ制御信号に応じて各キャパシタの接続状態を切り替える手段として、前記第1キャパシタの第2端と前記接地端との間を導通/遮断する第1スイッチと、前記第2キャパシタの第1端を前記監視対象電圧の印加端に接続するか前記接地端に接続するかを切り替える第2スイッチと、を更に有する構成(第17の構成)にするとよい。 Further, the phase compensation circuit having the thirteenth or fourteenth configuration conducts / conducts between the second end of the first capacitor and the grounded end as a means for switching the connection state of each capacitor according to the sleep control signal. A configuration (17th configuration) further including a first switch for shutting off and a second switch for switching whether the first end of the second capacitor is connected to the application end of the monitored voltage or the ground end. ).
また、第15または第16の構成から成る位相補償回路は、スリープ制御信号に応じて各抵抗の接続状態を切り替える手段として、前記第1抵抗の第2端と前記接地端との間を導通/遮断する第1スイッチと、前記第2抵抗の第1端と前記監視対象電圧の印加端との間を導通/遮断する第2スイッチと、前記キャパシタの第1端と前記接地端との間を導通/遮断する第3スイッチと、を更に有する構成(第18の構成)にするとよい。 Further, the phase compensation circuit having the 15th or 16th configuration conducts / conducts between the second end of the first resistor and the grounding end as a means for switching the connection state of each resistor according to the sleep control signal. Between the first switch that shuts off, the second switch that conducts / cuts off between the first end of the second resistor and the application end of the monitored voltage, and the first end of the capacitor and the grounded end. It is preferable to have a configuration (18th configuration) further including a third switch for conducting / interrupting.
また、第17または第18の構成から成る位相補償回路は、前記スリープ制御信号に応じて前記PWMコンパレータの入力端と前段回路との間を導通/遮断するスイッチを更に有する構成(第19の構成)にするとよい。 Further, the phase compensation circuit having the 17th or 18th configuration further includes a switch that conducts / cuts off between the input end of the PWM comparator and the previous stage circuit in response to the sleep control signal (19th configuration). ).
また、本明細書中に開示されているDC/DCコンバータは、入力電圧から出力電圧を生成するスイッチ出力段と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた第1誤差信号を生成する第1アンプと、前記第1誤差信号の入力を受けて誤差電圧を生成する第1位相補償回路と、前記誤差電圧を所定の上限電圧値以下に制限するクランパと、前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、前記誤差電圧と前記電流センス電圧との差分に応じた第2誤差信号を生成する第2アンプと、前記第2誤差信号の入力を受けて第1電圧を出力する第2位相補償回路と、ランプ波形の第2電圧を生成するオシレータと、前記第1電圧と前記第2電圧とを比較して比較信号を生成するPWMコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有し、前記第2位相補償回路として、第12〜第19いずれかの構成から成る位相補償回路が用いられている構成(第20の構成)とされている。 Further, the DC / DC converter disclosed in the present specification corresponds to a switch output stage that generates an output voltage from an input voltage, and a difference between the output voltage or a feedback voltage corresponding thereto and a predetermined reference voltage. A first amplifier that generates a first error signal, a first phase compensation circuit that generates an error voltage by receiving the input of the first error signal, and a clamper that limits the error voltage to a predetermined upper limit voltage value or less. A current detection unit that generates a current sense voltage according to the coil current of the switch output stage, a second amplifier that generates a second error signal corresponding to the difference between the error voltage and the current sense voltage, and the first 2 A comparison signal is obtained by comparing a second phase compensation circuit that receives an input of an error signal and outputs a first voltage, an oscillator that generates a second voltage of a lamp waveform, and the first voltage and the second voltage. It has a PWM comparator to be generated and a driver to generate a drive signal of the switch output stage according to the comparison signal, and as the second phase compensation circuit, phase compensation having the configuration of any one of 12th to 19th. It is said that the circuit is used (the 20th configuration).
また、本明細書中に開示されているDC/DCコンバータは、入力電圧から出力電圧を生成するスイッチ出力段と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するアンプと、前記誤差信号の入力を受けて誤差電圧を生成する位相補償回路と、前記誤差電圧を所定の上限電圧値以下に制限するクランパと、前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、前記誤差電圧と前記電流センス電圧との演算処理により第1電圧を生成する演算器と、ランプ波形の第2電圧を生成するオシレータと、前記第1電圧と前記第2電圧とを比較して比較信号を生成するPWMコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有し、前記位相補償回路として、第12〜第19いずれかの構成から成る位相補償回路が用いられている構成(第21の構成)とされている。 Further, the DC / DC converter disclosed in the present specification corresponds to a switch output stage that generates an output voltage from an input voltage, and a difference between the output voltage or a feedback voltage corresponding thereto and a predetermined reference voltage. An amplifier that generates an error signal, a phase compensation circuit that generates an error voltage by receiving the input of the error signal, a clamper that limits the error voltage to a predetermined upper limit voltage value or less, and a coil current of the switch output stage. A current detector that generates a current sense voltage according to the above, an arithmetic unit that generates a first voltage by arithmetic processing of the error voltage and the current sense voltage, an oscillator that generates a second voltage of a lamp waveform, and the above. The phase compensation circuit includes a PWM comparator that compares the first voltage with the second voltage to generate a comparison signal, and a driver that generates a drive signal for the switch output stage in response to the comparison signal. , The configuration (21st configuration) is such that a phase compensation circuit having any of the 12th to 19th configurations is used.
また、本明細書中に開示されているDC/DCコンバータは、入力電圧から出力電圧を生成するスイッチ出力段と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するアンプと、前記誤差信号の入力を受けて第1電圧を生成する位相補償回路と、前記第1電圧を所定の上限電圧値以下に制限するクランパと、前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、ランプ波形の第2電圧を生成するオシレータと、前記第2電圧と前記電流センス電圧との演算処理により第3電圧を生成する演算器と、前記第1電圧と前記第3電圧とを比較して比較信号を生成するPWMコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有し、前記位相補償回路として、第12〜第19いずれかの構成から成る位相補償回路が用いられている構成(第22の構成)とされている。 Further, the DC / DC converter disclosed in the present specification corresponds to a switch output stage that generates an output voltage from an input voltage, and a difference between the output voltage or a feedback voltage corresponding thereto and a predetermined reference voltage. An amplifier that generates an error signal, a phase compensation circuit that generates a first voltage by receiving the input of the error signal, a clamper that limits the first voltage to a predetermined upper limit voltage value or less, and a switch output stage. A current detector that generates a current sense voltage according to the coil current, an oscillator that generates a second voltage of the lamp waveform, and an arithmetic unit that generates a third voltage by arithmetic processing of the second voltage and the current sense voltage. A PWM comparator that compares the first voltage with the third voltage to generate a comparison signal, and a driver that generates a drive signal for the switch output stage in response to the comparison signal. As the compensation circuit, a phase compensation circuit having any of the 12th to 19th configurations is used (the 22nd configuration).
なお、第20〜第22いずれかの構成から成るDC/DCコンバータは、前記スイッチ出力段が降圧型であり、前記監視対象電圧が前記出力電圧であり、前記第2電圧の振幅が前記入力電圧に応じた変動値である構成(第23の構成)にするとよい。 In the DC / DC converter having any of the 20th to 22nd configurations, the switch output stage is a step-down type, the monitored voltage is the output voltage, and the amplitude of the second voltage is the input voltage. It is preferable to use a configuration (23rd configuration) that is a variable value according to the above.
また、第20〜第22いずれかの構成から成るDC/DCコンバータは、前記スイッチ出力段が昇圧型であり、前記監視対象電圧が前記入力電圧であり、前記第2電圧の振幅が前記出力電圧に応じた変動値である構成(第24の構成)にしてもよい。 Further, in the DC / DC converter having any of the 20th to 22nd configurations, the switch output stage is a step-up type, the monitored voltage is the input voltage, and the amplitude of the second voltage is the output voltage. The configuration (the 24th configuration) may be a variable value according to the above.
本明細書中に開示されている発明によれば、DC/DCコンバータの消費電力削減ないしはラッシュ電流抑制を実現することのできる位相補償回路、及び、これを用いたDC/DCコンバータを提供することが可能となる。 According to the invention disclosed in the present specification, a phase compensation circuit capable of reducing power consumption or suppressing rush current of a DC / DC converter, and a DC / DC converter using the same are provided. Is possible.
<第1実施形態>
図1は、DC/DCコンバータの第1実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、入力電圧Viから出力電圧Voを生成して不図示の負荷(CPU[central processing unit]など)に供給するPWM[pulse width modulation]駆動方式の降圧型スイッチング電源であり、スイッチ出力段10と、帰還電圧生成部20と、エラーアンプ30と、位相補償回路40と、オシレータ50と、PWMコンパレータ60と、ドライバ70と、を有する。
<First Embodiment>
FIG. 1 is a circuit diagram showing a first embodiment of a DC / DC converter. The DC /
なお、DC/DCコンバータ1には、上記した回路要素のほか、その他の保護回路(減電圧保護回路、過電圧保護回路、過電流保護回路、温度保護回路など)を適宜組み込んでも構わない。
In addition to the circuit elements described above, the DC /
スイッチ出力段10は、入力電圧Viを降圧して所望の出力電圧Voを生成する降圧型であり、出力トランジスタ11(本図ではPMOSFET[P channel type metal oxide semiconductor field effect transistor])と、同期整流トランジスタ12(本図ではNMOSFET[N channel type MOSFET])と、コイル13と、キャパシタ14と、を含んでいる。
The
出力トランジスタ11のソースは、入力電圧Viの印加端に接続されている。出力トランジスタ11のドレインは、コイル13の第1端に接続されている。出力トランジスタ11のゲートは、ゲート信号G1の印加端に接続されている。出力トランジスタ11は、ゲート信号G1がハイレベルであるときにオフし、ゲート信号G1がローレベルであるときにオンする。
The source of the
同期整流トランジスタ12のソースは、接地端(=接地電圧GNDの印加端)に接続されている。同期整流トランジスタ12のドレインは、コイル13の第1端に接続されている。同期整流トランジスタ12のゲートは、ゲート信号G2の印加端に接続されている。同期整流トランジスタ12は、ゲート信号G2がハイレベルであるときにオンし、ゲート信号G2がローレベルであるときにオフする。
The source of the
なお、スイッチ出力段10に高電圧が印加される場合には、出力トランジスタ11や同期整流トランジスタ12として、それぞれ、パワーMOSFET、IGBT[insulated gate bipolar transistor]、SiCトランジスタなどの高耐圧素子を用いるとよい。
When a high voltage is applied to the
出力トランジスタ11と同期整流トランジスタ12は、ゲート信号G1及びG2に応じて相補的にオン/オフされる。このようなオン/オフ動作により、コイル13の第1端には、入力電圧Viと接地電圧GNDとの間でパルス駆動される矩形波状のスイッチ電圧Vswが生成される。なお、上記の「相補的」という文言は、出力トランジスタ11と同期整流トランジスタ12のオン/オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間(デッドタイム)が設けられている場合も含む。
The
コイル13とキャパシタ14は、スイッチ電圧Vswを整流及び平滑して出力電圧Voを生成するLCフィルタを形成する。なお、コイル13の第1端は、先に述べた通り、出力トランジスタ11及び同期整流トランジスタ12それぞれのドレイン(=スイッチ電圧Vswの印加端)に接続されている。コイル13の第2端とキャパシタ14の第1端は、いずれも出力電圧Voの印加端に接続されている。キャパシタ14の第2端は、接地端に接続されている。
The
帰還電圧生成部20は、出力電圧Voの印加端と接地端との間に直列接続された抵抗21及び22を含み、両抵抗間の接続ノードから出力電圧Voに応じた帰還電圧Vfb(出力電圧Voの分圧電圧)を出力する。なお、出力電圧Voがエラーアンプ30の入力ダイナミックレンジに収まっている場合には、帰還電圧生成部20を省略して出力電圧Voをエラーアンプ30に直接入力しても構わない。
The feedback
エラーアンプ30は、電流出力型のトランスコンダクタンスアンプ(いわゆるgmアンプ)であり、反転入力端(−)に印加される帰還電圧Vfbと非反転入力端(+)に印加される基準電圧Vrefとの差分に応じた誤差電流信号I30を生成する。誤差電流信号I30は、帰還電圧Vfbが基準電圧Vrefよりも低いときには正方向(=エラーアンプ30から位相補償回路40に向かう方向)に流れ、帰還電圧Vfbが基準電圧Vrefよりも高いときには負方向(=位相補償回路40からエラーアンプ30に向かう方向)に流れる。なお、エラーアンプ30は、スリープ制御信号XSLPがハイレベル(=スリープモード解除時の論理レベル)であるときに動作状態となり、スリープ制御信号XSLPがローレベル(=スリープモード時の論理レベル)であるときに停止状態となる。
The
位相補償回路40は、エラーアンプ30とPWMコンパレータ60との間に接続されており、誤差電流信号I30の入力を受けて第1電圧VCを生成する。なお、位相補償回路40の構成及び動作については後述する。
The
オシレータ50は、所定のスイッチング周波数fsw(=1/T)でパルス駆動されるランプ波形(=三角波形、鋸波形、または、n次スロープ波形(例えばn=2)など)の第2電圧RAMPを生成する。また、オシレータ50では、第2電圧RAMPの振幅が入力電圧Viに応じた変動値(=k×Vi)とされている。従って、第2電圧RAMPの振幅は、入力電圧Viが高いほど大きくなり、入力電圧Viが低いほど小さくなるが、その技術的意義については後述する。なお、オシレータ50は、先出のエラーアンプ30と同じく、スリープ制御信号XSLPがハイレベルであるときに動作状態となり、スリープ制御信号XSLPがローレベルであるときに停止状態となる。
The
PWMコンパレータ60は、非反転入力端(+)に印加される第1電圧VCと反転入力端(−)に印加される第2電圧RAMPとを比較して比較信号CMPを生成する。比較信号CMPは、第1電圧VCが第2電圧RAMPよりも高いときにハイレベルとなり、第1電圧VCが第2電圧RAMPよりも低いときにローレベルとなる。なお、PWMコンパレータ60は、先出のエラーアンプ30やオシレータ50と同様、スリープ制御信号XSLPがハイレベルであるときに動作状態となり、スリープ制御信号XSLPがローレベルであるときに停止状態となる。
The
ドライバ70は、NANDゲート71とANDゲート72を含み、比較信号CMPに応じてゲート信号G1及びG2(=それぞれスイッチ出力段10の駆動信号に相当)を生成する。より具体的に述べると、NANDゲート71は、スリープ制御信号XSLPと比較信号CMPとの否定論理積演算信号をゲート信号G1として出力する。また、ANDゲート72は、スリープ制御信号XSLPと反転入力される比較信号CMPとの論理積演算信号をゲート信号G2として出力する。
The
従って、スリープ制御信号XSLPがハイレベルである場合、ゲート信号G1及びG2は、基本的に比較信号CMPの論理反転信号となる。より具体的に述べると、比較信号CMPがハイレベルであるときには、ゲート信号G1及びG2がいずれもローレベルとなるので、出力トランジスタ11がオンして同期整流トランジスタ12がオフする。逆に、比較信号CMPがローレベルであるときには、ゲート信号G1及びG2がいずれもハイレベルとなるので、出力トランジスタ11がオフして同期整流トランジスタ12がオンする。
Therefore, when the sleep control signal XSLP is at a high level, the gate signals G1 and G2 are basically logic inversion signals of the comparison signal CMP. More specifically, when the comparison signal CMP is at a high level, both the gate signals G1 and G2 are at a low level, so that the
一方、スリープ制御信号XSLPがローレベルである場合、ゲート信号G1は、比較信号CMPに依ることなくハイレベルとなり、ゲート信号G2は、比較信号CMPに依ることなくローレベルとなる。従って、出力トランジスタ11と同期整流トランジスタ12がいずれもオフする。
On the other hand, when the sleep control signal XSLP is low level, the gate signal G1 becomes high level without depending on the comparison signal CMP, and the gate signal G2 becomes low level regardless of the comparison signal CMP. Therefore, both the
このように、本実施形態のDC/DCコンバータ1は、スリープ制御信号XSLPがローレベルであるときに、出力トランジスタ11と同期整流トランジスタ12をいずれもオフした上で、エラーアンプ30、オシレータ50、及び、PWMコンパレータ60などを停止することにより、消費電力の小さいスリープモードに移行する機能を備えている。
As described above, in the DC /
なお、スリープ制御信号XSLPは、軽負荷状態(または無負荷状態)となったときにローレベルとすることが望ましい。なお、上記の軽負荷状態を検出する手法としては、例えば、コイル電流ILの逆流検出(=スイッチ電圧Vswのゼロクロス検出)を行う手法が考えられる。 It is desirable that the sleep control signal XSLP is set to a low level when the load is light (or no load). As a method for detecting the light load state, for example, a method for detecting the backflow of the coil current IL (= zero cross detection of the switch voltage Vsw) can be considered.
<位相補償回路>
引き続き、図1を参照しながら、位相補償回路40の構成及び動作について詳述する。本図の位相補償回路40は、位相補償抵抗部41と、位相補償容量部42と、スイッチ43〜45を含み、第1電圧VCの位相を補償して出力帰還ループの発振を防止する。
<Phase compensation circuit>
Subsequently, the configuration and operation of the
位相補償容量部42は、キャパシタC1及びC2を含む。キャパシタC1及びC2それぞれの第1端は、接地端に接続されている。なお、位相補償容量部42全体の容量値をCとし、キャパシタC1の容量値をC1とし、キャパシタC2の容量値をC2としたとき、C=C1+C2、C2/C1=k/(1−k)(ただし0<k<1)が満たされている。このように、本実施形態の位相補償容量部42では、位相補償用のキャパシタが2つに分割されているが、その技術的意義は後述する。
The phase
位相補償抵抗部41は、第1端がPWMコンパレータ60の非反転入力端(+)に接続され、第2端がキャパシタC1の第2端に接続された抵抗を含む。
The phase
スイッチ43は、スリープ制御信号XSLPに応じてPWMコンパレータ60の非反転入力端(+)とエラーアンプ30の出力端との間を導通/遮断する。具体的に述べると、スイッチ43は、スリープ制御信号XSLPがハイレベルであるときにオンしてPWMコンパレータ60の非反転入力端(+)とエラーアンプ30の出力端との間を導通し、スリープ制御信号XSLPがローレベルであるときにオフしてPWMコンパレータ60の非反転入力端(+)とエラーアンプ30の出力端との間を遮断する。
The
スイッチ44は、スリープ制御信号XSLPに応じてキャパシタC1の第2端と接地端との間を導通/遮断する。具体的に述べると、スイッチ44は、スリープ制御信号XSLPがローレベルであるときにオンしてキャパシタC1の第2端と接地端との間を導通し、スリープ制御信号XSLPがハイレベルであるときにオフしてキャパシタC1の第2端と接地端との間を遮断する。 The switch 44 conducts / cuts off between the second end and the ground end of the capacitor C1 according to the sleep control signal XSLP. Specifically, the switch 44 is turned on when the sleep control signal XSLP is at a low level to conduct between the second end and the ground end of the capacitor C1 and when the sleep control signal XSLP is at a high level. Turns off to cut off between the second end and the ground end of the capacitor C1.
スイッチ45は、スリープ制御信号XSLPに応じてキャパシタC2の第2端を出力電圧Vo(=第1バイアス電圧に相当)の印加端に接続するかキャパシタC1の第2端に接続するかを切り替える。具体的に述べると、スイッチ45は、スリープ制御信号XSLPがローレベルであるときにキャパシタC2の第2端を出力電圧Voの印加端に接続し、スリープ制御信号XSLPがハイレベルであるときにキャパシタC2の第2端をキャパシタC1の第2端に接続する。
The
このように、スイッチ44及び45は、スリープ制御信号XSLPに応じてキャパシタC1及びC2の接続先を切り替えることにより、スリープモード(XSLP=L)では、キャパシタC1及びC2を第1接続状態に切り替えてキャパシタC2の両端間を出力電圧Voで充電しておく一方、スリープモード解除時(XSLP=H)には、キャパシタC1及びC2を第2接続状態に切り替えて第1電圧VCを所望の初期値(=k×Vo)に設定するスイッチ群として機能する。
In this way, the
なお、上記の第1接続状態とは、スイッチ44がキャパシタC1の第2端と接地端との間を導通しており、スイッチ45がキャパシタC2の第2端を出力電圧Voの印加端に接続している状態を指す。一方、上記の第2接続状態とは、スイッチ44がキャパシタC1の第2端と接地端との間を遮断しており、スイッチ45がキャパシタC2の第2端をキャパシタC1の第2端に接続している状態を指す。
In the above first connection state, the switch 44 conducts between the second end of the capacitor C1 and the ground end, and the
次に、第1実施形態におけるスリープモード解除時のデューティ初期値設定動作について、図2を参照しながら詳細に説明する。 Next, the duty initial value setting operation when the sleep mode is released in the first embodiment will be described in detail with reference to FIG.
図2は、第1実施形態におけるデューティ初期値設定動作の一例を示すタイミングチャートであり、上から順に、スリープ制御信号XSLP、第1電圧VC(実線)及び第2電圧RAMP(破線)、並びに、比較信号CMPが描写されている。 FIG. 2 is a timing chart showing an example of the duty initial value setting operation in the first embodiment, in order from the top, the sleep control signal XSLP, the first voltage VC (solid line), the second voltage RAMP (broken line), and The comparison signal CMP is depicted.
時刻t11以前には、スリープ制御信号XSLPがローレベルとされており、DC/DCコンバータ1が省電力のスリープモードに移行されている。このとき、位相補償回路40では、PWMコンパレータ60の非反転入力端(+)とエラーアンプ30の出力端との間が遮断されると共に、キャパシタC1の第2端と接地端との間が導通され、キャパシタC2の第2端が出力電圧Voの印加端に接続された状態となる。従って、キャパシタC1の両端間が放電された状態となり、キャパシタC2の両端間が出力電圧Voで充電された状態となる。また、スリープモードでは、第1電圧VCと第2電圧RAMPがいずれも0Vとなり、比較信号CMPがローレベルとなる。
Before the time t11, the sleep control signal XSLP is set to a low level, and the DC /
時刻t11において、スリープ制御信号XSLPがハイレベルに立ち上げられると、DC/DCコンバータ1がウェイクアップモードに復帰する。このとき、位相補償回路40では、PWMコンパレータ60の非反転入力端(+)とエラーアンプ30の出力端との間が導通されると共に、キャパシタC1の第2端と接地端との間が遮断され、キャパシタC2の第2端がキャパシタC1の第2端に接続された状態となる。
When the sleep control signal XSLP is raised to a high level at time t11, the DC /
すなわち、位相補償容量部42は、スリープモード解除に伴い、その両端間が放電されたキャパシタC1と、その両端間が出力電圧Voで充電されたキャパシタC2とを並列接続した状態となる。
That is, the phase
その結果、第1電圧VCは、キャパシタC1及びC2相互間の電荷分配則に従い、エラーアンプ30の起動を待つことなく、VC=k×Vo(={C2/(C1+C2)}×Vo)まで速やかに引き上げられる。
As a result, the first voltage VC follows the charge distribution law between the capacitors C1 and C2, and quickly reaches VC = k × Vo (= {C2 / (C1 + C2)} × Vo) without waiting for the start of the
また、時刻t11以降は、オシレータ50が動作状態となるので、スイッチング周波数fsw(=1/T)でパルス駆動されるランプ波形の第2電圧RAMPが生成される。なお、第2電圧RAMPの振幅は、先にも述べたように、入力電圧Viに応じた変動値(=k×Vi)とされている。
Further, since the
ここで、DC/DCコンバータ1のオンデューティDon(=Ton/T)は、第1電圧VCと第2電圧RAMPとの比較結果に応じて決まる。具体的には、第1電圧VC(=k×Vo)と第2電圧RAMP(=(k×Vi/T)×Ton)とが一致するタイミングから、スリープモード解除時のオンデューティDon(=デューティ初期値に相当)は、Vo/Viとなる。このデューティ初期値は、入力電圧Viを降圧して所望の出力電圧Voを生成する場合のデューティ理論値と一致している。従って、スリープモード解除時における出力電圧Voのオーバーシュートやアンダーシュートを防止することができる。
Here, the on-duty Don (= Ton / T) of the DC /
なお、位相補償回路40を用いてスリープモード解除時のデューティ初期値を設定する構成であれば、図15のDC/DCコンバータX1と異なり、スリープモードでバイアス部X80を動かしておく必要がないので、その消費電力を大幅に削減することができる。
If the
また、キャパシタC2は、その充電完了後に電流を流さなくなるので、スリープモードにおける位相補償回路40の消費電力もゼロである。
Further, since the capacitor C2 does not pass a current after the charging is completed, the power consumption of the
さらに、本実施形態のDC/DCコンバータ1であれば、位相補償回路40のスイッチ43〜45を切り替えることにより、スリープモード解除時のデューティ初期値を設定することができるので、DC/DCコンバータ1の再起動時間(=復帰時間)を理想的にはゼロまで短縮することが可能となる。
Further, in the DC /
<第2実施形態>
図3は、DC/DCコンバータの第2実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、第1実施形態(図1)をベースとしつつ、位相補償回路40の構成要素として、キャパシタC3とスイッチ46をさらに含む点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では、第2実施形態の特徴部分について重点的な説明を行う。
<Second Embodiment>
FIG. 3 is a circuit diagram showing a second embodiment of the DC / DC converter. The DC /
キャパシタC3は、キャパシタC1及びC2と同じく、位相補償容量部42の構成要素であり、その第1端が接地端に接続されている。なお、位相補償容量部42全体の容量値をCとし、キャパシタC1の容量値をC1とし、キャパシタC2の容量値をC2とし、キャパシタC3の容量値をC3としたときに、C=C1+C2+C3、C1:C2:C3={1−(k+k’)}:k:k’(ただし、0<k<1、かつ、0<k’<1)が満たされている。このように、本実施形態の位相補償容量部42では、位相補償用のキャパシタが3つに分割されているが、その技術的意義は後述する。
Like the capacitors C1 and C2, the capacitor C3 is a component of the phase
スイッチ46は、スイッチ44及び45と同じく、スリープ制御信号XSLPに応じてキャパシタC1〜C3の接続状態を切り替えるスイッチ群の構成要素であり、キャパシタC3の第2端を入力電圧Vi(=第1バイアス電圧とは異なる第2バイアス電圧に相当)の印加端に接続するかキャパシタC1の第2端に接続するかを切り替える。具体的に述べると、スイッチ46は、スリープ制御信号XSLPがローレベルであるときにキャパシタC3の第2端を入力電圧Viの印加端に接続し、スリープ制御信号XSLPがハイレベルであるときにキャパシタC3の第2端をキャパシタC1の第2端に接続する。
Like the
次に、第2実施形態におけるスリープモード解除時のデューティ初期値設定動作について、図4を参照しながら詳細に説明する。 Next, the duty initial value setting operation when the sleep mode is released in the second embodiment will be described in detail with reference to FIG.
図4は、第2実施形態におけるデューティ初期値設定動作の一例を示すタイミングチャートであり、上から順に、スリープ制御信号XSLP、第1電圧VC(実線)及び第2電圧RAMP(破線)、並びに、比較信号CMPが描写されている。 FIG. 4 is a timing chart showing an example of the duty initial value setting operation in the second embodiment, in order from the top, the sleep control signal XSLP, the first voltage VC (solid line), the second voltage RAMP (broken line), and The comparison signal CMP is depicted.
時刻t21以前には、スリープ制御信号XSLPがローレベルとされており、DC/DCコンバータ1が省電力のスリープモードに移行されている。このとき、位相補償回路40では、PWMコンパレータ60の非反転入力端(+)とエラーアンプ30の出力端との間が遮断されると共に、キャパシタC1の第2端と接地端との間が導通され、キャパシタC2の第2端が出力電圧Voの印加端に接続され、キャパシタC3の第2端が入力電圧Viの印加端に接続された状態となる。従って、キャパシタC1の両端間が放電された状態となり、キャパシタC2の両端間が出力電圧Voで充電された状態となり、キャパシタC3の両端間が入力電圧Viで充電された状態となる。また、スリープモードでは、第1電圧VCと第2電圧RAMPがいずれも0Vとなり、比較信号CMPがローレベルとなる。
Before the time t21, the sleep control signal XSLP is set to a low level, and the DC /
時刻t21において、スリープ制御信号XSLPがハイレベルに立ち上げられると、DC/DCコンバータ1がウェイクアップモードに復帰する。このとき、位相補償回路40では、PWMコンパレータ60の非反転入力端(+)とエラーアンプ30の出力端の間が導通されると共に、キャパシタC1の第2端と接地端との間が遮断され、キャパシタC2及びC3それぞれの第2端がいずれもキャパシタC1の第2端に接続された状態となる。
When the sleep control signal XSLP is raised to a high level at time t21, the DC /
すなわち、位相補償容量部42は、スリープモード解除に伴い、その両端間が放電されたキャパシタC1と、それぞれの両端間が出力電圧Vo及び入力電圧Viで充電されたキャパシタC2及びC3とを並列接続した状態となる。
That is, the phase
その結果、第1電圧VCは、キャパシタC1〜C3相互間の電荷分配則に従い、エラーアンプ30の起動を待つことなく、VC=k×Vo+k’×Vi(=(C2×Vo+C3×Vi)/(C1+C2+C3)})まで速やかに引き上げられる。すなわち、本実施形態では、先の第1実施形態と比べて、スリープモード解除時における第1電圧VCの初期値がk’×Viだけ高めにオフセットされる。 As a result, the first voltage VC follows the charge distribution law between the capacitors C1 to C3, and VC = k × Vo + k'× Vi (= (C2 × Vo + C3 × Vi) / ( It is quickly pulled up to C1 + C2 + C3)}). That is, in the present embodiment, the initial value of the first voltage VC at the time of releasing the sleep mode is offset higher by k'× Vi as compared with the previous first embodiment.
また、時刻t21以降は、オシレータ50が動作状態となるので、スイッチング周波数fsw(=1/T)でパルス駆動されるランプ波形の第2電圧RAMPが生成される。なお、第2電圧RAMPの振幅は、先にも述べたように、入力電圧Viに応じた変動値(=k×Vi)とされている。
Further, since the
従って、スリープモード解除時のオンデューティDon(=デューティ初期値に相当)は、(Vo/Vi)+(k’/k)となる。すなわち、本実施形態におけるデューティ初期値は、入力電圧Viを降圧して所望の出力電圧Voを生成する場合のデューティ理論値(=Vo/Vi)よりも意図的に高められた値となる。 Therefore, the on-duty Don (= corresponding to the initial duty value) when the sleep mode is released is (Vo / Vi) + (k'/ k). That is, the initial duty value in the present embodiment is a value intentionally increased from the theoretical duty value (= Vo / Vi) when the input voltage Vi is stepped down to generate a desired output voltage Vo.
なお、第1電圧VCは、出力帰還ループの働きにより、VC=k×Voとなるまで低下する。すなわち、DC/DCコンバータ1のオンデューティDonは、時間の経過とともに、上記のデューティ理論値(=Vo/Vi)に収束していく。
The first voltage VC is lowered until VC = k × Vo due to the action of the output feedback loop. That is, the on-duty Don of the DC /
このように、位相補償容量部42におけるキャパシタ分割数を3以上とし、各キャパシタをそれぞれ異なるバイアス電圧で充電しておくことにより、第1実施形態と同様の効果を享受した上で、第1電圧VCの初期値を任意に調整することができる。従って、例えばDC/DCコンバータ1の出力ループ特性を鑑みつつ、スリープモード解除時のデューティ初期値を最適化することができるので、出力電圧Voのオーバーシュートやアンダーシュートをより適切に防止することが可能となる。
In this way, by setting the number of capacitor divisions in the phase
特に、キャパシタC2及びC3を充電するためのバイアス電圧として、DC/DCコンバータ1に既存の出力電圧Voと入力電圧Viを用いることにより、別途のバイアス電圧を用意せずに済む。ただし、キャパシタの分割数を増やしたくなければ、先の第1実施形態(図1)において、キャパシタC2を出力電圧Voよりも高い任意のバイアス電圧(=Vo+α)で充電することにより、本実施形態と同様の効果を奏することが可能である。
In particular, by using the existing output voltage Vo and input voltage Vi for the DC /
<第3実施形態>
図5は、DC/DCコンバータの第3実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、第1実施形態(図1)をベースとしつつ、スイッチ出力段10が降圧型から昇圧型に変更されている点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では、第3実施形態の特徴部分について重点的な説明を行う。
<Third Embodiment>
FIG. 5 is a circuit diagram showing a third embodiment of the DC / DC converter. The DC /
スイッチ出力段10は、入力電圧Viを昇圧して所望の出力電圧Voを生成する昇圧型であり、出力トランジスタ15(本図ではNMOSFET)と、同期整流トランジスタ16(本図ではPMOSFET)と、コイル17と、キャパシタ18と、を含んでいる。
The
コイル17の第1端は、入力電圧Viの入力端に接続されている。コイル17の第2端は、出力トランジスタ15のドレインと同期整流トランジスタ16のドレインに接続されている。出力トランジスタ15のソースは、接地端に接続されている。同期整流トランジスタ16のソースとキャパシタ18の第1端は、いずれも出力電圧Voの印加端に接続されている。キャパシタ18の第2端は、接地端に接続されている。
The first end of the coil 17 is connected to the input end of the input voltage Vi. The second end of the coil 17 is connected to the drain of the
出力トランジスタ15のゲートは、ゲート信号G3の印加端に接続されている。出力トランジスタ15は、ゲート信号G3がハイレベルであるときにオンし、ゲート信号G4がローレベルであるときにオフする。同期整流トランジスタ16のゲートは、ゲート信号G4の印加端に接続されている。同期整流トランジスタ16は、ゲート信号G4がハイレベルであるときにオフし、ゲート信号G4がローレベルであるときにオンする。
The gate of the
出力トランジスタ15と同期整流トランジスタ16は、ゲート信号G3及びG4に応じて相補的にオン/オフされる。このようなオン/オフ動作により、コイル17の第2端には、入力電圧Viと接地電圧GNDとの間でパルス駆動される矩形波状のスイッチ電圧Vswが生成される。なお、上記の「相補的」という文言は、出力トランジスタ15と同期整流トランジスタ16のオン/オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間(デッドタイム)が設けられている場合も含む。
The
出力トランジスタ15がオンされて同期整流トランジスタ16がオフされると、コイル17には出力トランジスタ15を介して接地端に向けたコイル電流ILが流れ、その電気エネルギが蓄えられる。このとき、スイッチ電圧Vswは、出力トランジスタ15を介してほぼ接地電圧GNDまで低下する。なお、同期整流トランジスタ16がオフされているので、キャパシタ18から出力トランジスタ15に向けて電流が流れ込むことはない。
When the
一方、出力トランジスタ15がオフされて同期整流トランジスタ16がオンされると、コイル17に生じた逆起電力により、そこに蓄積されていた電気エネルギが電流として放出される。このとき、同期整流トランジスタ16を介して流れるコイル電流ILは、出力電流として出力電圧Voの出力端から負荷に流れ込むとともに、キャパシタ18を介して接地端にも流れ込み、キャパシタ18が充電される。上記の動作が繰り返されることにより、負荷には、入力電圧Viを昇圧した出力電圧Voが供給される。
On the other hand, when the
なお、スイッチ出力段10に高電圧が印加される場合には、出力トランジスタ15や同期整流トランジスタ16として、それぞれ、パワーMOSFET、IGBT、SiCトランジスタなどの高耐圧素子を用いるとよい。この点については、先の第1〜第3実施形態と同様である。
When a high voltage is applied to the
また、スイッチ出力段10が降圧型から昇圧型に変更されたことに伴い、位相補償回路40、オシレータ50、PWMコンパレータ60、及び、ドライバ70にも、それぞれ変更が加えられている。以下では、各部の変更点について説明する。
Further, as the
位相補償回路40では、キャパシタC2を充電するためのバイアス電圧が、出力電圧Voから入力電圧Viに変更されている。
In the
オシレータ50では、第2電圧RAMPの振幅が、入力電圧Viに応じた変動値(=k×Vi)から、出力電圧Voに応じた変動値(=k×Vo)に変更されている。
In the
PWMコンパレータ60は、その入力極性が第1〜第3実施形態のそれとは反転されている。すなわち、PWMコンパレータ60の反転入力端(−)には、第1電圧VCが入力されており、PWMコンパレータ60の非反転入力端(+)には、第2電圧RAMPが入力されている。従って、比較信号CMPの論理レベルは、第1〜第3実施形態のそれとは逆に、第1電圧VCが第2電圧RAMPよりも高いときにローレベルとなり、第1電圧VCが第2電圧RAMPよりも低いときにハイレベルとなる。
The input polarity of the
また、ドライバ70は、NANDゲート71とANDゲート72に代えて、ANDゲート73とORゲート74を含み、比較信号CMPに応じてゲート信号G3及びG4(=それぞれスイッチ出力段10の駆動信号に相当)を生成する。より具体的に述べると、ANDゲート73は、スリープ制御信号XSLPと比較信号CMPとの論理積演算信号をゲート信号G3として出力する。また、ORゲート74は、比較信号CMPと反転入力されるスリープ制御信号XSLPとの論理和演算信号をゲート信号G4として出力する。
Further, the
従って、スリープ制御信号XSLPがハイレベルである場合、ゲート信号G3及びG4は、基本的に比較信号CMPと同一論理信号となる。より具体的に述べると、比較信号CMPがハイレベルであるときには、ゲート信号G3及びG4がいずれもハイレベルとなるので、出力トランジスタ15がオンして同期整流トランジスタ16がオフする。逆に、比較信号CMPがローレベルであるときには、ゲート信号G3及びG4がいずれもローレベルとなるので、出力トランジスタ15がオフして同期整流トランジスタ16がオンする。
Therefore, when the sleep control signal XSLP is at a high level, the gate signals G3 and G4 are basically the same logic signals as the comparison signal CMP. More specifically, when the comparison signal CMP is at a high level, both the gate signals G3 and G4 are at a high level, so that the
一方、スリープ制御信号XSLPがローレベルである場合、ゲート信号G3は、比較信号CMPに依ることなくローレベルとなり、ゲート信号G4は、比較信号CMPに依ることなくハイレベルとなる。従って、出力トランジスタ15と同期整流トランジスタ16がいずれもオフする。
On the other hand, when the sleep control signal XSLP is low level, the gate signal G3 becomes low level without depending on the comparison signal CMP, and the gate signal G4 becomes high level regardless of the comparison signal CMP. Therefore, both the
図6は、第3実施形態におけるデューティ初期値設定動作の一例を示すタイミングチャートであり、上から順に、スリープ制御信号XSLP、第1電圧VC(実線)及び第2電圧RAMP(破線)、並びに、比較信号CMPが描写されている。 FIG. 6 is a timing chart showing an example of the duty initial value setting operation in the third embodiment, in order from the top, the sleep control signal XSLP, the first voltage VC (solid line), the second voltage RAMP (broken line), and The comparison signal CMP is depicted.
時刻t31以前には、スリープ制御信号XSLPがローレベルとされており、DC/DCコンバータ1が省電力のスリープモードに移行されている。このとき、位相補償回路40では、PWMコンパレータ60の非反転入力端(+)とエラーアンプ30の出力端との間が遮断されると共に、キャパシタC1の第2端と接地端との間が導通され、キャパシタC2の第2端が出力電圧Voの印加端に接続された状態となる。従って、キャパシタC1の両端間が放電された状態となり、キャパシタC2の両端間が入力電圧Viで充電された状態となる。また、スリープモードでは、第1電圧VCと第2電圧RAMPがいずれも0Vとなり、比較信号CMPがローレベルとなる。これらの点については、キャパシタC2に印加されるバイアス電圧が出力電圧Voから入力電圧Viに変更されていること以外、何ら変わりはない。
Before the time t31, the sleep control signal XSLP is set to a low level, and the DC /
時刻t31において、スリープ制御信号XSLPがハイレベルに立ち上げられると、DC/DCコンバータ1がウェイクアップモードに復帰する。このとき、位相補償回路40では、PWMコンパレータ60の非反転入力端(+)とエラーアンプ30の出力端との間が導通されると共に、キャパシタC1の第2端と接地端との間が遮断され、キャパシタC2の第2端がキャパシタC1の第2端に接続された状態となる。
When the sleep control signal XSLP is raised to a high level at time t31, the DC /
すなわち、位相補償容量部42は、スリープモード解除に伴い、その両端間が放電されたキャパシタC1と、その両端間が入力電圧Viで充電されたキャパシタC2とを並列接続した状態となる。
That is, the phase
その結果、第1電圧VCは、キャパシタC1及びC2相互間の電荷分配則に従い、エラーアンプ30の起動を待つことなく、VC=k×Vi(={C2/(C1+C2)}×Vi)まで速やかに引き上げられる。
As a result, the first voltage VC follows the charge distribution law between the capacitors C1 and C2, and quickly reaches VC = k × Vi (= {C2 / (C1 + C2)} × Vi) without waiting for the start of the
また、時刻t31以降は、オシレータ50が動作状態となるので、スイッチング周波数fsw(=1/T)でパルス駆動されるランプ波形の第2電圧RAMPが生成される。なお、第2電圧RAMPの振幅は、先にも述べたように、出力電圧Voに応じた変動値(=k×Vo)とされている。
Further, since the
ここで、DC/DCコンバータ1のオンデューティDon(=Ton/T)は、第1電圧VCと第2電圧RAMPとの比較結果に応じて決まる。具体的には、第1電圧VC(=k×Vi)と第2電圧RAMP(=(k×Vo/T)×(T−Ton))とが一致するタイミングから、スリープモード解除時のオンデューティDon(=デューティ初期値に相当)は、1−(Vi/Vo)となる。このデューティ初期値は、入力電圧Viを昇圧して所望の出力電圧Voを生成する場合のデューティ理論値と一致している。従って、スイッチ出力段10を昇圧型とした場合であっても、スリープモード解除時における出力電圧Voのオーバーシュートやアンダーシュートを防止することができる。
Here, the on-duty Don (= Ton / T) of the DC /
もちろん、本実施形態を採用した場合であっても、第1実施形態と同様の効果、すなわち、消費電力の削減や再起動時間の短縮が可能であることは言うまでもない。 Of course, even when this embodiment is adopted, it goes without saying that the same effect as that of the first embodiment, that is, reduction of power consumption and shortening of restart time can be achieved.
また、本実施形態では、第1実施形態(図1)をベースとしつつ、スイッチ出力段10を昇圧型に変更した例を挙げたが、第2実施形態(図3)をベースとすることもできる。その場合、例えば、キャパシタC2を充電するための第1バイアス電圧を入力電圧Viとし、キャパシタC3を充電するための第2バイアス電圧を出力電圧Voとすればよい。
Further, in this embodiment, an example in which the
なお、上記の第1〜第3実施形態では、スイッチ出力段10の出力形式として、降圧型(図1及び図3)と昇圧型(図5)を例に挙げたが、昇降圧型や反転型を採用しても構わない。また、スイッチ出力段10の整流方式についても、上記の同期整流方式に限らず、ダイオード整流方式(=同期整流トランジスタに代えて整流ダイオードを用いた方式)に変更することができる。また、DC/DCコンバータ1の出力帰還制御方式については、上記の電圧モード制御方式に限らず、電流モード制御方式としてもよい。
In the first to third embodiments described above, as the output format of the
<第4実施形態>
図7は、DC/DCコンバータの第4実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、電流モード制御方式を採用した降圧型スイッチング電源であり、スイッチ出力段10と、帰還電圧生成部20と、エラーアンプ30(第1アンプに相当)と、第1位相補償回路40と、オシレータ50と、PWMコンパレータ60と、ドライバ70と、差動アンプ80(第2アンプに相当)と、第2位相補償回路90と、電流検出部100と、クランパ110と、を有する。
<Fourth Embodiment>
FIG. 7 is a circuit diagram showing a fourth embodiment of the DC / DC converter. The DC /
なお、上記構成要素の多くは、第1実施形態(図1)のそれと共通している。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では、第4実施形態の特徴部分について重点的な説明を行う。 Most of the above components are common to those of the first embodiment (FIG. 1). Therefore, with respect to the same components as those in the first embodiment, the same reference numerals as those in FIG. 1 are used to omit duplicated explanations, and the feature portions of the fourth embodiment will be mainly described below.
スイッチ出力段10、帰還電圧生成部20、及び、エラーアンプ30については、第1実施形態(図1)のそれと全く同一である。
The
第1位相補償回路40は、第1実施形態(図1)の位相補償回路40に相当し、エラーアンプ30から第1誤差電流信号I30の入力を受けて誤差電圧COMPを生成する。ただし、本実施形態のDC/DCコンバータ1では、スリープモードへの移行機能が割愛されていることから、第1実施形態(図1)と異なり、位相補償容量部42のキャパシタは複数に分割されておらず、スイッチ43〜45も設けられていない。
The first
オシレータ50とPWMコンパレータ60については、第1実施形態(図1)のそれと全く同一である。
The
ドライバ70は、スリープモードの割愛に伴い、NANDゲート71とANDゲート72に代えて、インバータ75及び76を含む構成に変更されている。なお、インバータ75及び76は、それぞれ、比較信号CMPの論理反転信号をゲート信号G1及びG2として出力する。従って、比較信号CMPがハイレベルであるときには、ゲート信号G1及びG2がいずれもローレベルとなるので、出力トランジスタ11がオンして同期整流トランジスタ12がオフする。逆に、比較信号CMPがローレベルであるときには、ゲート信号G1及びG2がいずれもハイレベルとなるので、出力トランジスタ11がオフして同期整流トランジスタ12がオンする。
Due to the omission of the sleep mode, the
差動アンプ80は、エラーアンプ30と同じく、電流出力型のトランスコンダクタンスアンプ(いわゆるgmアンプ)であり、反転入力端(−)に印加される誤差電圧COMPと非反転入力端(+)に印加される電流センス電圧CSNSとの差分に応じた第2誤差電流信号I80を生成する。第2誤差電流信号I80は、誤差電圧COMPが電流センス電圧CSNSよりも低いときには正方向(=差動アンプ80から第2位相補償回路90に向かう方向)に流れ、誤差電圧COMPが電流センス電圧CSNSよりも高いときには負方向(=第2位相補償回路90から差動アンプ80に向かう方向)に流れる。
Like the
第2位相補償回路90は、差動アンプ80とPWMコンパレータ60との間に接続されており、第2誤差電流信号I80の入力を受けて第1電圧VCを生成する。なお、第2位相補償回路90の構成及び動作については後述する。
The second
電流検出部100は、スイッチ出力段10に流れるコイル電流ILに応じた電流センス電圧CSNSを生成する。電流センス電圧CSNSは、例えば、コイル電流ILの平均値IL(ave)が大きいほど高くなり、逆に、コイル電流ILの平均値IL(ave)が小さいほど低くなる。
The
クランパ110は、誤差電圧COMPを所定の上限電圧値VLMT以下に制限する。これにより、差動アンプ80では、コイル電流ILに応じた電流センス電圧CSNSを上限電圧値VLMT以下に制限するように出力帰還制御が掛かるようになるので、コイル電流ILが上限電流値ILMT以下に制限される。
The
<第2位相補償回路>
引き続き、図7を参照しながら、第2位相補償回路90の構成及び動作について詳述する。本図の第2位相補償回路90は、位相補償抵抗部91と位相補償容量部92を含み、第1電圧VCの位相を補償して出力帰還ループの発振を防止する。
<Second phase compensation circuit>
Subsequently, the configuration and operation of the second
位相補償容量部92は、キャパシタC4及びC5を含む。キャパシタC4の第1端は、接地端に接続されている。一方、キャパシタC5の第1端は、出力電圧Voの印加端に接続されている。なお、位相補償容量部92全体の容量値をCとし、キャパシタC4の容量値をC4とし、キャパシタC5の容量値をC5としたとき、C=C4+C5、C5/C4=k/(1−k)(ただし0<k<1)が満たされている。このように、本実施形態の位相補償容量部92では、位相補償用のキャパシタが2つに分割されており、少なくとも一つの接地側ノード(本図ではキャパシタC5の第1端)には、DC/DCコンバータ1の出力電圧Voが監視対象電圧として印加されているが、その技術的意義は後述する。
The phase
位相補償抵抗部91は、第1端がPWMコンパレータ60の非反転入力端(+)に接続され、第2端がキャパシタC4及びC5それぞれの第2端に接続された抵抗を含む。
The phase
図8は、第4実施形態におけるラッシュ電流抑制動作の一例を示すタイミングチャートであり、上から順番に、出力電圧Vo、第1電圧VC(実線)及び第2電圧RAMP(破線)、比較信号CMP、並びに、コイル電流ILが描写されている。 FIG. 8 is a timing chart showing an example of the rush current suppression operation in the fourth embodiment, in order from the top, the output voltage Vo, the first voltage VC (solid line), the second voltage RAMP (broken line), and the comparison signal CMP. , And the coil current IL is depicted.
時刻t43以前においては、スイッチ出力段10の短絡が生じていないので、出力電圧Voは、その目標値Vo1に維持されている。また、第1電圧VCは、出力帰還ループの働きにより、k×Vo1に維持されるので、DC/DCコンバータ1のオンデューティDon(=Ton/T)は、入力電圧Viを降圧して所望の出力電圧Vo(=Vo1)を生成する場合のデューティ理論値(=Vo1/Vi)と一致する。
Before the time t43, since the
一方、時刻t43において、スイッチ出力段10の短絡が生じ、出力電圧Voが目標値Vo1から異常値Vo2に急落した場合、第1電圧VCは、キャパシタC4及びC5相互間の電荷分配則に従い、出力帰還ループの応答を待つことなく、出力電圧Voと同じ挙動で急峻に低下する。
On the other hand, when the
特に、本実施形態のDC/DCコンバータ1では、C5/C4=k/(1−k)(ただし0<k<1)が満たされているので、出力電圧VoがΔVだけ変動したときには、第1電圧VCがk×ΔVだけ変動する。また、第2電圧RAMPの振幅は、先にも述べたように、入力電圧Viに応じた変動値(=k×Vi)とされている。
In particular, in the DC /
このような設定を行っておけば、DC/DCコンバータ1のオンデューティDonは、スイッチ出力段10の短絡発生と同時に、出力電圧Voの異常値Vo2に応じたデューティ理論値(=Vo2/Vi)へシフトされることになる。その結果、スイッチ出力段10の短絡異常時に生じるラッシュ電流(=過大なコイル電流IL)を効果的に抑制することができるので、スイッチ出力段10を形成する素子の劣化を防ぐことが可能となる。
With such a setting, the on-duty Don of the DC /
なお、第2位相補償回路90を用いて出力電圧Voの過渡変動に応じたデューティ追従制御を実現する構成であれば、差動アンプ80やクランパ110の応答速度を高めずに済む。従って、電圧ループ特性が変化しないので、発振リスクが増大することもない。
If the second
また、本実施形態のDC/DCコンバータ1であれば、第2電圧RAMPの振幅が入力電圧Viに依存して変動するので、入力電圧Viの急変時においても、DC/DCコンバータ1のオンデューティDonを適切な値に合わせ込み、ラッシュ電流を抑制することが可能となる。
Further, in the case of the DC /
<第5実施形態>
図9は、DC/DCコンバータの第5実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、第4実施形態(図7)をベースとしつつ、位相補償容量部92に含まれるキャパシタを複数に分割するのではなく、位相補償抵抗部91に含まれる抵抗を複数に分割した点に特徴を有する。そこで、第4実施形態と同様の構成要素については、図7と同一の符号を付すことで重複した説明を割愛し、以下では、第5実施形態の特徴部分について重点的な説明を行う。
<Fifth Embodiment>
FIG. 9 is a circuit diagram showing a fifth embodiment of the DC / DC converter. The DC /
位相補償抵抗部91は、抵抗R1及びR2を含む。抵抗R1の第1端は、接地端に接続されている。抵抗R2の第1端は、出力電圧Voの印加端に接続されている。位相補償抵抗部91全体の抵抗値をRとし、抵抗R1の抵抗値をR1とし、抵抗R2の抵抗値をR2としたときに、R=R1//R2、R1/R2=k/(1−k)(ただし0<k<1)が満たされている。このように、本実施形態の位相補償抵抗部91では、位相補償用の抵抗が2つに分割されており、少なくとも一つの接地側ノード(本図では抵抗R2の第1端)には、DC/DCコンバータ1の出力電圧Voが監視対象電圧として印加されている。
The phase
位相補償容量部92は、第1端がPWMコンパレータ60の非反転入力端(+)に接続され、第2端が抵抗R1及びR2それぞれの第2端に接続されたキャパシタを含む。
The phase
本実施形態のDC/DCコンバータ1において、例えば、スイッチ出力段10の短絡が生じて出力電圧Voが急落した場合、第1電圧VCは、抵抗R1及びR2の分圧作用により、出力帰還ループの応答を待つことなく、出力電圧Voと同じ挙動で急峻に低下する。従って、先の第4実施形態(図7)と同様の効果を享受することができる。
In the DC /
特に、本実施形態であれば、位相補償容量部92のキャパシタに対して、出力電圧Voの分圧電圧が印加される。従って、出力電圧Voが比較的に高い場合であっても、キャパシタの耐圧を不要に高めずに済むので、半導体装置への集積化に好適であると言える。
In particular, in the present embodiment, the voltage dividing voltage of the output voltage Vo is applied to the capacitor of the phase
<第6実施形態>
図10は、DC/DCコンバータの第6実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、第4実施形態(図7)をベースとしつつ、先出の第1実施形態(図1)に倣い、スリープモードへの移行機能を備えた点に特徴を有する。そこで、第4実施形態と同様の構成要素については、図7と同一の符号を付すことで重複した説明を割愛し、以下では、第5実施形態の特徴部分について重点的な説明を行う。
<Sixth Embodiment>
FIG. 10 is a circuit diagram showing a sixth embodiment of the DC / DC converter. The DC /
スリープモードの導入に伴い、エラーアンプ30、オシレータ50、PWMコンパレータ60、ドライバ70、差動アンプ80、及び、第2位相補償回路90には、それぞれ変更が加えられている。以下では、各部の変更点について説明する。
With the introduction of the sleep mode, changes have been made to the
エラーアンプ30、オシレータ50、PWMコンパレータ60、及び、差動アンプ80は、スリープ制御信号XSLPがハイレベル(=スリープモード解除時の論理レベル)であるときに動作状態となり、スリープ制御信号XSLPがローレベル(=スリープモード時の論理レベル)であるときに停止状態となる。
The
ドライバ70は、インバータ75及び76に代えて、NANDゲート71とANDゲート72を含み、比較信号CMPとスリープ制御信号XSLPに応じてゲート信号G1及びG2を生成する。なお、その回路構成や動作については、先の第1実施形態(図1)と同一なので、重複した説明は割愛する。
The
第2位相補償回路90は、位相補償抵抗部91と位相補償容量部92に加えて、スイッチ93〜95を含む。
The second
スイッチ93は、スリープ制御信号XSLPに応じてPWMコンパレータ60の非反転入力端(+)と差動アンプ80の出力端との間を導通/遮断する。具体的に述べると、スイッチ93は、スリープ制御信号XSLPがハイレベルであるときにオンしてPWMコンパレータ60の非反転入力端(+)と差動アンプ80の出力端との間を導通し、スリープ制御信号XSLPがローレベルであるときにオフしてPWMコンパレータ60の非反転入力端(+)と差動アンプ80の出力端との間を遮断する。
The
スイッチ94は、スリープ制御信号XSLPに応じてキャパシタC4の第2端と接地端との間を導通/遮断する。具体的に述べると、スイッチ94は、スリープ制御信号XSLPがローレベルであるときにオンしてキャパシタC4の第2端と接地端との間を導通し、スリープ制御信号XSLPがハイレベルであるときにオフしてキャパシタC4の第2端と接地端との間を遮断する。 The switch 94 conducts / cuts off between the second end and the ground end of the capacitor C4 according to the sleep control signal XSLP. Specifically, the switch 94 is turned on when the sleep control signal XSLP is at a low level to conduct between the second end and the ground end of the capacitor C4, and when the sleep control signal XSLP is at a high level. Turns off to cut off between the second end of the capacitor C4 and the ground end.
スイッチ95は、スリープ制御信号XSLPに応じてキャパシタC5の第2端を出力電圧Vo(監視対象電圧に相当)の印加端に接続するか接地端に接続するかを切り替える。具体的に述べると、スイッチ95は、スリープ制御信号XSLPがローレベルであるときにキャパシタC5の第2端を接地端に接続し、スリープ制御信号XSLPがハイレベルであるときにキャパシタC5の第2端を出力電圧Voの印加端に接続する。
The
上記構成から成る第2位相補償回路90では、スリープモード解除時(XSLP=H)において、PWMコンパレータ60の非反転入力端(+)と差動アンプ80の出力端との間が導通されると共に、キャパシタC4の第2端と接地端との間が遮断され、キャパシタC5の第2端が出力電圧Voの印加端に接続された状態となる。
In the second
すなわち、位相補償容量部92は、スリープモード解除に伴い、出力電圧Voの印加端と接地端との間にキャパシタC4及びC5を直列接続した状態となる。その結果、第1電圧VCは、キャパシタC4及びC5の容量分圧により、差動アンプ80の起動を待つことなく、VC=k×Vo(={C4/(C4+C5)}×Vo)まで速やかに引き上げられる。従って、先の第1実施形態(図1)と同様、第2位相補償回路90を用いてスリープモード解除時のデューティ初期値が設定される。
That is, the phase
また、スリープモード解除後、位相補償容量部92の接続状態は、図7と完全に等価になる。従って、先の第4実施形態(図7)と同様、第2位相補償回路90を用いて出力電圧Voの過渡変動に応じたデューティ追従制御を実現することができるので、スイッチ出力段10の短絡異常時に生じるラッシュ電流を効果的に抑制することが可能となる。
Further, after the sleep mode is released, the connection state of the phase
このように、本実施形態のDC/DCコンバータ1であれば、第1実施形態(図1)と第4実施形態(図7)双方の効果を享受することが可能となる。
As described above, the DC /
<第7実施形態>
図11は、DC/DCコンバータの第7実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、第6実施形態(図10)をベースとしつつ、位相補償容量部92に含まれるキャパシタを複数に分割するのではなく、位相補償抵抗部91に含まれる抵抗を複数に分割した点に特徴を有する。また、この変更に伴い、第2位相補償回路90には、スイッチ94及び95に代えて、スイッチ96〜98が設けられている。そこで、第6実施形態と同様の構成要素については、図10と同一の符号を付すことで重複した説明を割愛し、以下では、第7実施形態の特徴部分について重点的な説明を行う。
<7th Embodiment>
FIG. 11 is a circuit diagram showing a seventh embodiment of the DC / DC converter. The DC /
位相補償抵抗部91は、抵抗R1及びR2を含む。抵抗R1の第1端は、接地端に接続されている。抵抗R2の第1端は、スイッチ97を介して出力電圧Voの印加端に接続されている。なお、位相補償抵抗部91全体の抵抗値をRとし、抵抗R1の抵抗値をR1とし、抵抗R2の抵抗値をR2としたときに、R=R1//R2、R1/R2=k/(1−k)(ただし0<k<1)が満たされている。この点については、先の第5実施形態(図9)と同様である。
The phase
位相補償容量部92は、第1端がPWMコンパレータ60の非反転入力端(+)に接続され、第2端が抵抗R1及びR2それぞれの第2端に接続されたキャパシタを含む。
The phase
スイッチ96は、スリープ制御信号XSLPに応じて抵抗R1の第2端と接地端との間を導通/遮断する。より具体的に述べると、スイッチ96は、スリープ制御信号XSLPがローレベルであるときにオンして抵抗R1の第2端と接地端との間を導通し、スリープ制御信号XSLPがハイレベルであるときにオフして抵抗R1の第2端と接地端との間を遮断する。
The
スイッチ97は、スリープ制御信号XSLPに応じて抵抗R2の第2端と出力電圧Vo(=監視対象電圧に相当)の印加端との間を導通/遮断する。より具体的に述べると、スイッチ97は、スリープ制御信号XSLPがローレベルであるときにオフして抵抗R2の第2端と出力電圧Voの印加端との間を遮断し、スリープ制御信号XSLPがハイレベルであるときにオンして抵抗R2の第2端と出力電圧Voの印加端との間を導通する。
The
スイッチ98は、スリープ制御信号XSLPに応じて位相補償容量部92の第1端と接地端との間を導通/遮断する。より具体的に述べると、スイッチ98は、スリープ制御信号XSLPがローレベルであるときにオンして位相補償容量部92の第1端と接地端との間を導通し、スリープ制御信号XSLPがハイレベルであるときにオフして位相補償容量部92の第1端と接地端との間を遮断する。
The
上記構成から成る第2位相補償回路90では、スリープモード解除時(XSLP=H)において、PWMコンパレータ60の非反転入力端(+)と差動アンプ80の出力端との間が導通されると共に、抵抗R1の第2端と接地端との間、及び、位相補償容量部92の第1端と接地端との間がいずれも遮断され、抵抗R2の第2端が出力電圧Voの印加端に接続された状態となる。
In the second
すなわち、位相補償抵抗部91は、スリープモード解除に伴い、出力電圧Voの印加端と接地端との間に抵抗R1及びR2を直列接続した状態となる。その結果、第1電圧VCは、抵抗R1及びR2の抵抗分圧により、差動アンプ80の起動を待つことなく、VC=k×Vo(={R1/(R1+R2)}×Vo)まで速やかに引き上げられる。従って、先の第1実施形態(図1)と同様、第2位相補償回路90を用いてスリープモード解除時のデューティ初期値が設定される。
That is, the phase
また、スリープモード解除後、位相補償抵抗部91の接続状態は、図9と完全に等価になる。従って、先の第5実施形態(図9)と同様、第2位相補償回路90を用いて出力電圧Voの過渡変動に応じたデューティ追従制御を実現することができるので、スイッチ出力段10の短絡異常時に生じるラッシュ電流を効果的に抑制することが可能となる。
Further, after the sleep mode is released, the connection state of the phase
特に、本実施形態であれば、位相補償容量部92のキャパシタに対して、出力電圧Voの分圧電圧が印加される。従って、出力電圧Voが比較的に高い場合であっても、キャパシタの耐圧を不要に高めずに済むので、半導体装置への集積化に好適であると言える。
In particular, in the present embodiment, the voltage dividing voltage of the output voltage Vo is applied to the capacitor of the phase
このように、本実施形態のDC/DCコンバータ1であれば、第1実施形態(図1)と第5実施形態(図9)双方の効果を享受することが可能となる。
As described above, the DC /
<第8実施形態>
図12は、DC/DCコンバータの第8実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、第4実施形態(図7)をベースとしつつ、差動アンプ80に代えて演算器120に電流センス電圧CSNSを帰還入力する点に特徴を有する。また、この変更に伴い、第2位相補償回路90が割愛されており、その機能が位相補償回路40に移譲されている。そこで、第4実施形態と同様の構成要素については、図7と同一の符号を付すことで重複した説明を割愛し、以下では、第8実施形態の特徴部分について重点的な説明を行う。
<8th Embodiment>
FIG. 12 is a circuit diagram showing an eighth embodiment of the DC / DC converter. The DC /
位相補償回路40は、位相補償抵抗部41と位相補償容量部42を含み、誤差電圧COMPの位相を補償して出力帰還ループの発振を防止する。
The
位相補償容量部42は、キャパシタC6及びC7を含む。キャパシタC6の第1端は、接地端に接続されている。一方、キャパシタC7の第1端は、出力電圧Voの印加端に接続されている。なお、位相補償容量部42全体の容量値をCとし、キャパシタC6の容量値をC6とし、キャパシタC7の容量値をC7としたとき、C=C6+C7、C7/C6=k/(1−k)(ただし0<k<1)が満たされている。このように、本実施形態の位相補償容量部42では、位相補償用のキャパシタが2つに分割されており、少なくとも一つの接地側ノード(本図ではキャパシタC7の第1端)には、DC/DCコンバータ1の出力電圧Voが監視対象電圧として印加されている。
The phase
位相補償抵抗部41は、第1端がエラーアンプ30の出力端に接続され、第2端がキャパシタC6及びC7それぞれの第2端に接続された抵抗を含む。
The phase
演算器120は、誤差電圧COMPと電流センス電圧CSNSとの演算処理(例えば、誤差電圧COMPから電流センス電圧CSNSを差し引く減算処理)を行うことにより、第1電圧VC(=COMP−CSNS)を生成する。
The
このように、演算器120を用いて電流モード制御方式を実現する場合においても、位相補償回路40を図7と等価の回路構成とすることにより、先の第4実施形態(図7)と同様の効果を享受することが可能である。また、位相補償回路40については、図9と等価の回路構成としてもよい。
In this way, even when the current mode control method is realized by using the
<第9実施形態>
図13は、DC/DCコンバータの第9実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、第8実施形態(図12)をベースとしつつ、演算器120に代えて演算器130を用いた点に特徴を有する。そこで、第4実施形態と同様の構成要素については、図7と同一の符号を付すことで重複した説明を割愛し、以下では、第8実施形態の特徴部分について重点的な説明を行う。
<9th embodiment>
FIG. 13 is a circuit diagram showing a ninth embodiment of the DC / DC converter. The DC /
演算器130は、第2電圧RAMPと電流センス電圧CSNSとの演算処理(例えば、第2電圧RAMPと電流センス電圧CSNSとを足し合わせる加算処理)を行うことにより、第3電圧RAMP’(=RAMP+CSNS)を生成する。
The
PWMコンパレータ60は、上記の変更に伴い、非反転入力端(+)に入力される第1電圧VCと、反転入力端(−)に入力される第3電圧RAMP’とを比較して比較信号CMPを生成する。
With the above change, the
このように、演算器130を用いて電流モード制御方式を実現する場合においても、位相補償回路40を図7と等価の回路構成とすることにより、先の第4実施形態(図7)と同様の効果を享受することが可能である。また、位相補償回路40については、図9と等価の回路構成としてもよい。
In this way, even when the current mode control method is realized by using the
<第10実施形態>
図14は、DC/DCコンバータの第10実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、第4実施形態(図7)をベースとしつつ、スイッチ出力段10が降圧型から昇圧型に変更されている点に特徴を有する。そこで、第4実施形態と同様の構成要素については、図7と同一の符号を付すことにより重複した説明を割愛し、以下では、第10実施形態の特徴部分について重点的な説明を行う。
<10th Embodiment>
FIG. 14 is a circuit diagram showing a tenth embodiment of the DC / DC converter. The DC /
スイッチ出力段10は、入力電圧Viを昇圧して所望の出力電圧Voを生成する昇圧型であり、出力トランジスタ15(本図ではNMOSFET)と、同期整流トランジスタ16(本図ではPMOSFET)と、コイル17と、キャパシタ18と、を含んでいる。なお、その回路構成や動作については、先の第3実施形態(図5)と同一なので、重複した説明は割愛する。
The
また、スイッチ出力段10が降圧型から昇圧型に変更されたことに伴い、オシレータ50、PWMコンパレータ60、ドライバ70、及び、第2位相補償回路90にも、それぞれ変更が加えられている。以下では、各部の変更点について説明する。
Further, with the change of the
オシレータ50では、第2電圧RAMPの振幅が、入力電圧Viに応じた変動値(=k×Vi)から、出力電圧Voに応じた変動値(=k×Vo)に変更されている。
In the
PWMコンパレータ60は、その入力極性が第4〜第9実施形態のそれとは反転されている。すなわち、PWMコンパレータ60の反転入力端(−)には、第1電圧VCが入力されており、PWMコンパレータ60の非反転入力端(+)には、第2電圧RAMPが入力されている。従って、比較信号CMPの論理レベルは、第4〜第9実施形態のそれとは逆に、第1電圧VCが第2電圧RAMPよりも高いときにローレベルとなり、第1電圧VCが第2電圧RAMPよりも低いときにハイレベルとなる。
The input polarity of the
ドライバ70は、インバータ75及び76に代えて、バッファ77及び78を含む。バッファ77及び78は、それぞれ、比較信号CMPと同一論理レベルのゲート信号G3及びG4を生成する。従って、比較信号CMPがハイレベルであるときには、ゲート信号G3及びG4がいずれもハイレベルとなるので、出力トランジスタ15がオンして同期整流トランジスタ16がオフする。逆に、比較信号CMPがローレベルであるときには、ゲート信号G3及びG4がいずれもローレベルとなるので、出力トランジスタ15がオフして同期整流トランジスタ16がオンする。
The
また、第2位相補償回路90では、キャパシタC5の第2端に印加される監視対象電圧が、出力電圧Voから入力電圧Viに変更されている。
Further, in the second
本実施形態のDC/DCコンバータ1によれば、第2位相補償回路90を用いて入力電圧Viの過渡変動に応じたデューティ追従制御を実現することができる。従って、スイッチ出力段10を昇圧型とした場合であっても、ラッシュ電流の抑制効果を享受することが可能となる。
According to the DC /
また、本実施形態のDC/DCコンバータ1であれば、第2電圧RAMPの振幅が出力電圧Voに依存して変動するので、出力電圧Voの急変時においても、DC/DCコンバータ1のオンデューティDonを適切な値に合わせ込み、ラッシュ電流を抑制することが可能となる。
Further, in the case of the DC /
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとMOS電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
<Other variants>
In addition to the above-described embodiment, various technical features disclosed in the present specification can be modified in various ways without departing from the spirit of the technical creation. For example, mutual replacement between a bipolar transistor and a MOS field effect transistor and logic level inversion of various signals are arbitrary. That is, it should be considered that the above embodiments are exemplary in all respects and are not restrictive, and the technical scope of the present invention is not the description of the above embodiments but the claims. It is shown and should be understood to include all modifications that fall within the meaning and scope of the claims.
本明細書中に開示されているDC/DCコンバータは、様々なアプリケーションの電源手段として利用することが可能である。 The DC / DC converter disclosed in the present specification can be used as a power source means for various applications.
1 DC/DCコンバータ
10 スイッチ出力段
11、15 出力トランジスタ
12、16 同期整流トランジスタ
13、17 コイル
14、18 キャパシタ
20 帰還電圧生成部
21、22 抵抗
30 エラーアンプ
40 位相補償回路(第1位相補償回路)
41 位相補償抵抗部
42 位相補償容量部
43、44、45、46 スイッチ
50 オシレータ
60 PWMコンパレータ
70 ドライバ
71 NANDゲート
72、73 ANDゲート
74 ORゲート
75、76 インバータ
77、78 バッファ
80 差動アンプ
90 第2位相補償回路
91 位相補償抵抗部
92 位相補償容量部
93、94、95、96、97、98 スイッチ
100 電流検出部
110 クランパ
120、130 演算器
C1、C2、C3、C4、C5、C6、C7 キャパシタ
R1、R2 抵抗
1 DC /
41
Claims (12)
位相補償抵抗部と、
位相補償容量部と、
を有し、
前記位相補償抵抗部及び前記位相補償容量部の一方は、複数の抵抗または複数のキャパシタを含み、
前記複数の抵抗または前記複数のキャパシタのうち、少なくとも一つの接地側ノードには、前記DC/DCコンバータの出力電圧または入力電圧が監視対象電圧として印加されており、
前記位相補償容量部は、第1端が接地端に接続された第1キャパシタと、第1端が前記監視対象電圧の印加端に接続された第2キャパシタと、を含み、前記位相補償抵抗部は、第1端が前記PWMコンパレータの入力端に接続されて第2端が各キャパシタの第2端に接続された抵抗を含むことを特徴とする位相補償回路。 A phase compensation circuit that compensates for the phase of the first voltage input to the PWM comparator of a DC / DC converter that employs a current mode control method.
Phase compensation resistor and
Phase compensation capacitance section and
Have,
One of the phase compensation resistor unit and the phase compensation capacitance unit includes a plurality of resistors or a plurality of capacitors.
The output voltage or input voltage of the DC / DC converter is applied as a monitoring target voltage to at least one ground side node of the plurality of resistors or the plurality of capacitors .
The phase compensation capacitance section includes a first capacitor whose first end is connected to the ground end and a second capacitor whose first end is connected to the application end of the monitored voltage. Is a phase compensation circuit comprising a resistor whose first end is connected to the input end of the PWM comparator and whose second end is connected to the second end of each capacitor .
位相補償抵抗部と、
位相補償容量部と、
を有し、
前記位相補償抵抗部及び前記位相補償容量部の一方は、複数の抵抗または複数のキャパシタを含み、
前記複数の抵抗または前記複数のキャパシタのうち、少なくとも一つの接地側ノードには、前記DC/DCコンバータの出力電圧または入力電圧が監視対象電圧として印加されており、
前記位相補償抵抗部は、第1端が接地端に接続された第1抵抗と、第1端が前記監視対象電圧の印加端に接続された第2抵抗と、を含み、前記位相補償容量部は、第1端が前記PWMコンパレータの入力端に接続されて第2端が各抵抗の第2端に接続されたキャパシタを含み、
前記第1抵抗の抵抗値をR1とし、前記第2抵抗の抵抗値をR2としたとき、R1/R2=k/(1−k)(ただし0<k<1)が満たされており、前記PWMコンパレータで前記第1電圧と比較される第2電圧の振幅は、前記入力電圧または前記出力電圧のk倍に設定されていることを特徴とする位相補償回路。 A phase compensation circuit that compensates for the phase of the first voltage input to the PWM comparator of a DC / DC converter that employs a current mode control method.
Phase compensation resistor and
Phase compensation capacitance section and
Have,
One of the phase compensation resistor unit and the phase compensation capacitance unit includes a plurality of resistors or a plurality of capacitors.
The output voltage or input voltage of the DC / DC converter is applied as a monitoring target voltage to at least one ground side node of the plurality of resistors or the plurality of capacitors.
The phase compensating resistor portion includes a first resistor whose first end is connected to a grounding end and a second resistor whose first end is connected to an application end of the monitored voltage. Includes a capacitor whose first end is connected to the input end of the PWM comparator and whose second end is connected to the second end of each resistor.
When the resistance value of the first resistor is R1 and the resistance value of the second resistor is R2, R1 / R2 = k / (1-k) (where 0 <k <1) is satisfied, and the above. A phase compensation circuit characterized in that the amplitude of a second voltage to be compared with the first voltage by a PWM comparator is set to k times the input voltage or the output voltage.
位相補償抵抗部と、
位相補償容量部と、
を有し、
前記位相補償抵抗部及び前記位相補償容量部の一方は、複数の抵抗または複数のキャパシタを含み、
前記複数の抵抗または前記複数のキャパシタのうち、少なくとも一つの接地側ノードには、前記DC/DCコンバータの出力電圧または入力電圧が監視対象電圧として印加されており、
前記位相補償抵抗部は、第1端が接地端に接続された第1抵抗と、第1端が前記監視対象電圧の印加端に接続された第2抵抗と、を含み、前記位相補償容量部は、第1端が前記PWMコンパレータの入力端に接続されて第2端が各抵抗の第2端に接続されたキャパシタを含み、
スリープ制御信号に応じて各抵抗の接続状態を切り替える手段として、前記第1抵抗の第2端と前記接地端との間を導通/遮断する第1スイッチと、前記第2抵抗の第1端と前記監視対象電圧の印加端との間を導通/遮断する第2スイッチと、前記キャパシタの第1端と前記接地端との間を導通/遮断する第3スイッチと、を更に有することを特徴とする位相補償回路。 A phase compensation circuit that compensates for the phase of the first voltage input to the PWM comparator of a DC / DC converter that employs a current mode control method.
Phase compensation resistor and
Phase compensation capacitance section and
Have,
One of the phase compensation resistor unit and the phase compensation capacitance unit includes a plurality of resistors or a plurality of capacitors.
The output voltage or input voltage of the DC / DC converter is applied as a monitoring target voltage to at least one ground side node of the plurality of resistors or the plurality of capacitors.
The phase compensating resistor portion includes a first resistor whose first end is connected to a grounding end and a second resistor whose first end is connected to an application end of the monitored voltage. Includes a capacitor whose first end is connected to the input end of the PWM comparator and whose second end is connected to the second end of each resistor.
As a means for switching the connection state of each resistor according to the sleep control signal, a first switch that conducts / cuts between the second end of the first resistor and the grounding end, and the first end of the second resistor. It is characterized by further having a second switch that conducts / cuts off between the application end of the monitored voltage and a third switch that conducts / cuts off between the first end of the capacitor and the grounded end. phase compensation circuit.
前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた第1誤差信号を生成する第1アンプと、
前記第1誤差信号の入力を受けて誤差電圧を生成する第1位相補償回路と、
前記誤差電圧を所定の上限電圧値以下に制限するクランパと、
前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、
前記誤差電圧と前記電流センス電圧との差分に応じた第2誤差信号を生成する第2アンプと、
前記第2誤差信号の入力を受けて第1電圧を出力する第2位相補償回路と、
ランプ波形の第2電圧を生成するオシレータと、
前記第1電圧と前記第2電圧とを比較して比較信号を生成するPWMコンパレータと、
前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、
を有し、
前記第2位相補償回路として、請求項1〜請求項7のいずれか一項に記載の位相補償回路が用いられていることを特徴とするDC/DCコンバータ。 A switch output stage that generates an output voltage from an input voltage,
A first amplifier that generates a first error signal according to the difference between the output voltage or the feedback voltage corresponding thereto and a predetermined reference voltage, and
A first phase compensation circuit that receives the input of the first error signal and generates an error voltage,
A clamper that limits the error voltage to a predetermined upper limit voltage value or less,
A current detector that generates a current sense voltage according to the coil current of the switch output stage, and
A second amplifier that generates a second error signal according to the difference between the error voltage and the current sense voltage, and
A second phase compensation circuit that receives the input of the second error signal and outputs the first voltage, and
An oscillator that generates a second voltage for the ramp waveform,
A PWM comparator that compares the first voltage with the second voltage to generate a comparison signal,
A driver that generates a drive signal for the switch output stage in response to the comparison signal,
Have,
A DC / DC converter according to any one of claims 1 to 7 , wherein the phase compensation circuit according to any one of claims 1 to 7 is used as the second phase compensation circuit.
前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するアンプと、
前記誤差信号の入力を受けて誤差電圧を生成する位相補償回路と、
前記誤差電圧を所定の上限電圧値以下に制限するクランパと、
前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、
前記誤差電圧と前記電流センス電圧との演算処理により第1電圧を生成する演算器と、
ランプ波形の第2電圧を生成するオシレータと、
前記第1電圧と前記第2電圧とを比較して比較信号を生成するPWMコンパレータと、
前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、
を有し、
前記位相補償回路として、請求項1〜請求項7のいずれか一項に記載の位相補償回路が用いられていることを特徴とするDC/DCコンバータ。 A switch output stage that generates an output voltage from an input voltage,
An amplifier that generates an error signal according to the difference between the output voltage or the feedback voltage corresponding thereto and a predetermined reference voltage, and
A phase compensation circuit that receives the input of the error signal and generates an error voltage,
A clamper that limits the error voltage to a predetermined upper limit voltage value or less,
A current detector that generates a current sense voltage according to the coil current of the switch output stage, and
An arithmetic unit that generates a first voltage by arithmetic processing of the error voltage and the current sense voltage.
An oscillator that generates a second voltage for the ramp waveform,
A PWM comparator that compares the first voltage with the second voltage to generate a comparison signal,
A driver that generates a drive signal for the switch output stage in response to the comparison signal,
Have,
A DC / DC converter according to any one of claims 1 to 7 , wherein the phase compensation circuit according to any one of claims 1 to 7 is used as the phase compensation circuit.
前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するアンプと、
前記誤差信号の入力を受けて第1電圧を生成する位相補償回路と、
前記第1電圧を所定の上限電圧値以下に制限するクランパと、
前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、
ランプ波形の第2電圧を生成するオシレータと、
前記第2電圧と前記電流センス電圧との演算処理により第3電圧を生成する演算器と、
前記第1電圧と前記第3電圧とを比較して比較信号を生成するPWMコンパレータと、
前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、
を有し、
前記位相補償回路として、請求項1〜請求項7のいずれか一項に記載の位相補償回路が用いられていることを特徴とするDC/DCコンバータ。 A switch output stage that generates an output voltage from an input voltage,
An amplifier that generates an error signal according to the difference between the output voltage or the feedback voltage corresponding thereto and a predetermined reference voltage, and
A phase compensation circuit that receives the input of the error signal and generates a first voltage,
A clamper that limits the first voltage to a predetermined upper limit voltage value or less,
A current detector that generates a current sense voltage according to the coil current of the switch output stage, and
An oscillator that generates a second voltage for the ramp waveform,
An arithmetic unit that generates a third voltage by arithmetic processing of the second voltage and the current sense voltage.
A PWM comparator that compares the first voltage with the third voltage to generate a comparison signal,
A driver that generates a drive signal for the switch output stage in response to the comparison signal,
Have,
A DC / DC converter according to any one of claims 1 to 7 , wherein the phase compensation circuit according to any one of claims 1 to 7 is used as the phase compensation circuit.
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