JP2022139144A - Semiconductor device - Google Patents
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Abstract
Description
本明細書に開示の技術は、半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device.
特許文献1には、半導体基板と、上部電極と、下部電極と、絶縁膜を有する半導体装置が開示されている。この半導体基板は、素子領域と周辺領域を有している。素子領域は、半導体基板を上から見たときに、半導体基板の中央部に配置されており、上部電極と下部電極の間に電流を流す素子を有する。周辺領域は、素子領域の周囲に配置されている。絶縁膜は、周辺領域内の半導体基板の上面を覆っている。周辺領域は、n型のドリフト領域と、p型の複数の耐圧保持領域を有している。各耐圧保持領域は、絶縁膜に接するとともに素子領域の周囲を一巡しており、ドリフト領域によって互いから分離されている。 Patent Document 1 discloses a semiconductor device having a semiconductor substrate, an upper electrode, a lower electrode, and an insulating film. This semiconductor substrate has an element region and a peripheral region. The element region is arranged in the central portion of the semiconductor substrate when viewed from above, and has an element that allows a current to flow between the upper electrode and the lower electrode. The peripheral region is arranged around the element region. The insulating film covers the upper surface of the semiconductor substrate in the peripheral region. The peripheral region has an n-type drift region and a plurality of p-type breakdown voltage holding regions. Each breakdown voltage holding region is in contact with the insulating film, extends around the element region, and is separated from each other by the drift region.
図11は、従来の半導体装置の周辺領域262の断面図を示している。図11の左側が半導体基板212の中央側(すなわち、素子領域側)であり、図11の右側が半導体基板212の外周側(すなわち、半導体基板212の端面側)である。図11に示すように、従来の半導体装置では、周辺領域262において、耐圧保持領域242が絶縁膜246に接している。耐圧保持領域242の周囲は、ドリフト領域234によって囲まれている。
FIG. 11 shows a cross-sectional view of a
ここで、絶縁膜246の表面に可動イオン等の外来電荷が付着する場合がある。絶縁膜246に外来電荷が付着すると、半導体領域内のキャリアが半導体基板212の上面212aに引き寄せられ、周辺領域262内の電位分布に乱れが生じる。その結果、最外周に位置する耐圧保持領域242aの外周側(破線で示す領域A)において、局所的に等電位線282の間隔が狭くなり、高い電界が印加される。これにより、周辺領域の耐圧が低下する。本明細書では、周辺領域の耐圧を保持することができる技術を提供する。
Here, foreign charges such as mobile ions may adhere to the surface of the
本明細書が開示する半導体装置(10、100)は、半導体基板(12)と、前記半導体基板の上面(12a)に接する上部電極(70)と、前記半導体基板の下面(12b)に接する下部電極(72)と、絶縁膜(46)、を備えている。前記半導体基板が、前記半導体基板を上から見たときに、前記上部電極と前記半導体基板との接触面と重複する素子領域(60)と、前記素子領域の周囲に配置された周辺領域(62)を有している。前記素子領域が、前記上部電極と前記下部電極の間に電流を流すことが可能な素子を有している。前記絶縁膜が、前記周辺領域内の前記半導体基板の上面を覆っている。前記周辺領域が、前記絶縁膜に接している表層n型領域(40)と、それぞれが、前記素子領域の周囲を一巡しており、前記表層n型領域に対して下側から接しているp型の複数の耐圧保持領域(42)と、前記表層n型領域及び前記複数の耐圧保持領域に対して下側から接しているn型のドリフト領域(34)、を有する。 A semiconductor device (10, 100) disclosed in this specification comprises a semiconductor substrate (12), an upper electrode (70) in contact with the upper surface (12a) of the semiconductor substrate, and a lower electrode (70) in contact with the lower surface (12b) of the semiconductor substrate. It has an electrode (72) and an insulating film (46). The semiconductor substrate comprises an element region (60) overlapping a contact surface between the upper electrode and the semiconductor substrate when viewed from above, and a peripheral region (62) disposed around the element region. )have. The element region has an element through which current can flow between the upper electrode and the lower electrode. The insulating film covers the upper surface of the semiconductor substrate in the peripheral region. A surface n-type region (40) in which the peripheral region is in contact with the insulating film, and p each of which circles around the element region and is in contact with the surface n-type region from below. and an n-type drift region (34) in contact with the surface layer n-type region and the plurality of breakdown voltage holding regions from below.
この半導体装置では、表層n型領域が絶縁膜に接しており、各耐圧保持領域が表層n型領域に対して下側から接している。すなわち、外来電荷により半導体基板の上面近傍の電位分布が乱れても、半導体基板の上面には表層n型領域が配置されているため、耐圧保持領域は外来電荷の影響を受け難い。このため、半導体装置の上面に外来電荷が付着した場合であっても、周辺領域の耐圧が低下することを抑制することができる。 In this semiconductor device, the surface n-type region is in contact with the insulating film, and each breakdown voltage holding region is in contact with the surface n-type region from below. That is, even if the potential distribution in the vicinity of the upper surface of the semiconductor substrate is disturbed by extraneous charges, the breakdown voltage holding region is hardly affected by the extraneous charges because the surface layer n-type region is arranged on the upper surface of the semiconductor substrate. Therefore, even if foreign charges adhere to the upper surface of the semiconductor device, it is possible to prevent the breakdown voltage of the peripheral region from lowering.
本明細書が開示する技術要素を、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed in this specification are listed below. Each of the following technical elements is independently useful.
本明細書が開示する一例の構成では、前記表層n型領域が、前記ドリフト領域よりも高いn型不純物濃度を有してもよい。 In an example configuration disclosed in this specification, the surface n-type region may have a higher n-type impurity concentration than the drift region.
このような構成では、絶縁膜に接する表層n型領域が比較的高いn型不純物濃度を有するので、外来電荷の影響をより抑制することができる。 In such a configuration, since the surface layer n-type region in contact with the insulating film has a relatively high n-type impurity concentration, the influence of external charges can be further suppressed.
本明細書が開示する一例の構成では、前記ドリフト領域が、前記各耐圧保持領域の側面に接してもよい。 In an example configuration disclosed in this specification, the drift region may be in contact with the side surface of each breakdown voltage holding region.
このような構成では、2つの耐圧保持領域の間で、高い電圧を保持することができる。このため、周辺領域の幅(すなわち、素子領域の外周縁から半導体基板の外周端までの距離)を縮小することができる。 With such a configuration, a high voltage can be held between the two breakdown voltage holding regions. Therefore, the width of the peripheral region (that is, the distance from the outer edge of the element region to the outer peripheral edge of the semiconductor substrate) can be reduced.
本明細書が開示する一例の構成では、前記周辺領域が、n型の複数のシールド領域を有してもよい。前記複数のシールド領域のそれぞれが、前記表層n型領域よりも高いn型不純物濃度を有しており、前記表層n型領域に囲まれた範囲内に配置されており、前記絶縁膜に接しており、前記素子領域の周囲を一巡していてもよい。 In one example configuration disclosed herein, the peripheral region may have a plurality of n-type shield regions. Each of the plurality of shield regions has a higher n-type impurity concentration than the surface n-type region, is arranged within a range surrounded by the surface n-type region, and is in contact with the insulating film. and may extend around the element region.
絶縁膜に接するシールド領域は、表層n型領域よりも高いn型不純物濃度を有しているので、外来電荷の影響をより抑制することができる。 Since the shield region in contact with the insulating film has a higher n-type impurity concentration than the surface layer n-type region, it is possible to further suppress the influence of external charges.
(実施例1)
図1~図3に示す実施例1の半導体装置10は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)である。半導体装置10は、半導体基板12と、電極、絶縁層等を備えている。図1に示すように、半導体基板12は、素子領域60と、周辺領域62を有している。素子領域60は、素子として機能する(すなわち、主電流が流れる)領域であり、半導体基板12の中央部に配置されている。周辺領域62は、素子領域60の周囲に配置されている。周辺領域62は、素子領域60と半導体基板12の外周端との間の領域である。なお、図1では、図の見易さのため、半導体基板12の上面12a上の電極、絶縁層の図示を省略している。以下では、半導体基板12の上面12aと平行な一方向をx方向といい、上面12aに平行でx方向に直交する方向をy方向といい、半導体基板12の厚み方向をz方向という。半導体基板12の材料は特に限定されず、例えば、SiC(炭化シリコン)やSi(シリコン)といった種々の半導体材料を採用することができる。
(Example 1)
The
図1~図3に示すように、半導体基板12の上面12aには、複数のトレンチ22が設けられている。各トレンチ22は、素子領域60内に設けられている。図1に示すように、各トレンチ22は、y方向に直線状に長く伸びている。各トレンチ22は、x方向に間隔を空けて配置されている。図2及び図3に示すように、各トレンチ22の内面は、ゲート絶縁膜24によって覆われている。各トレンチ22内には、ゲート電極26が配置されている。各ゲート電極26は、ゲート絶縁膜24によって半導体基板12から絶縁されている。各ゲート電極26の上面は、層間絶縁膜28によって覆われている。
As shown in FIGS. 1 to 3, a plurality of
図2及び図3に示すように、半導体基板12の上面12aには、上部電極70が配置されている。上部電極70は、素子領域60内において、半導体基板12の上面12aに接している。上部電極70は、層間絶縁膜28が設けられていない部分で半導体基板12の上面12aに接している。上部電極70は、層間絶縁膜28によってゲート電極26から絶縁されている。上部電極70は、ソース電極として機能する。周辺領域62内の半導体基板12の上面12aには、絶縁膜46が配置されている。絶縁膜46は、周辺領域62内において、半導体基板12の上面12aの略全域を覆っている。半導体基板12の下面12bには、下部電極72が配置されている。下部電極72は、半導体基板12の下面12bの略全域に形成されている。下部電極72は、半導体基板12の下面12bに接している。下部電極72は、ドレイン電極として機能する。
As shown in FIGS. 2 and 3, an
図2及び図3に示すように、素子領域60では、半導体基板12の内部に、複数のソース領域30、ボディ領域32、上部ドリフト領域33、下部ドリフト領域34、ドレイン領域35、複数の底部領域36、及び複数の接続領域38が設けられている。
As shown in FIGS. 2 and 3, in the
各ソース領域30は、n型領域である。各ソース領域30は、半導体基板12の上面12aに露出する位置に配置されている。各ソース領域30は、上部電極70にオーミック接触している。各ソース領域30は、トレンチ22の側面において、ゲート絶縁膜24に接している。各ソース領域30は、トレンチ22の上端部において、ゲート絶縁膜24に接している。
Each
ボディ領域32は、p型領域である。ボディ領域32は、各ソース領域30に接している。ボディ領域32は、2つのソース領域30に挟まれた範囲から各ソース領域30の下側まで伸びている。ボディ領域32は、コンタクト領域32aとメインボディ領域32bを有している。コンタクト領域32aは、メインボディ領域32bよりも高いp型不純物濃度を有している。コンタクト領域32aは、2つのソース領域30に挟まれた範囲に配置されている。コンタクト領域32aは、上部電極70にオーミック接触している。メインボディ領域32bは、トレンチ22の側面において、ゲート絶縁膜24に接している。メインボディ領域32bは、ソース領域30の下側でゲート絶縁膜24に接している。
上部ドリフト領域33は、n型領域である。上部ドリフト領域33は、ボディ領域32の下側に配置されており、ボディ領域32によってソース領域30から分離されている。上部ドリフト領域33は、トレンチ22の側面及び底面において、ゲート絶縁膜24に接している。上部ドリフト領域33は、ボディ領域32の下側でゲート絶縁膜24に接している。
下部ドリフト領域34は、n型領域である。下部ドリフト領域34は、上部ドリフト領域33よりも低いn型不純物濃度を有している。下部ドリフト領域34は、上部ドリフト領域33の下側に配置されている。図3に示すように、下部ドリフト領域34は、後述する底部領域36が設けられていない範囲で、上部ドリフト領域33に対して下側から接している。下部ドリフト領域34は、周辺領域62内にも配置されている。下部ドリフト領域34は、素子領域60から周辺領域62に跨って形成されている。
ドレイン領域35は、n型領域である。ドレイン領域35は、下部ドリフト領域34よりも高いn型不純物濃度を有している。ドレイン領域35は、下部ドリフト領域34の下側に配置されている。ドレイン領域35は、素子領域60から周辺領域62に跨って形成されている。ドレイン領域35は、半導体基板12の下面12bに露出している。ドレイン領域35は、下部電極72にオーミック接触している。
各底部領域36は、p型領域である。図2に示すように、各底部領域36は、トレンチ22の底面から間隔を空けてトレンチ22の下部に配置されている。各底部領域36は、上部ドリフト領域33に対して下側から接している。図2に示すように、各底部領域36は、トレンチ22と直交する方向(x方向)に長く伸びている。図1に示すように、各底部領域36は、y方向に間隔を空けて配置されている。各底部領域36の側面及び底面は、下部ドリフト領域34に接している。
Each
各接続領域38は、p型領域である。各接続領域38は、2つのトレンチ22に挟まれた範囲において、トレンチ22と平行に(すなわち、y方向に)長く伸びている。各接続領域38の上端は、ボディ領域32に接続されている。図2に示すように、底部領域36が設けられた断面においては、各接続領域38の下端は、底部領域36に接続されている。すなわち、接続領域38によって、メインボディ領域32bと底部領域36が接続されている。
Each
図2及び図3に示すように、周辺領域62では、半導体基板12の内部に、表層n型領域40、複数の耐圧保持領域42、下部ドリフト領域34、及びドレイン領域35が設けられている。
As shown in FIGS. 2 and 3 , in the
表層n型領域40は、半導体基板12の上面12aに露出する位置に配置されている。表層n型領域40は、周辺領域62内の略全域において、半導体基板12の上面12aに露出している。表層n型領域40は、絶縁膜46に接している。表層n型領域40の下端の位置は、素子領域60内の上部ドリフト領域33の下端の位置と略等しい。
The surface n-
各耐圧保持領域42は、p型領域である。各耐圧保持領域42は、表層n型領域40に対して下側から接している。図1に示すように、各耐圧保持領域42は、素子領域60の周囲を一巡しており、同心状に配置されている。図2に示すように、各耐圧保持領域42は、素子領域60内の底部領域36と略同じ深さに配置されている。なお、図1~図3は、3つの耐圧保持領域42が配置されている例を示しているが、耐圧保持領域42の数は限定されない。
Each breakdown
下部ドリフト領域34は、表層n型領域40及び各耐圧保持領域42に対して下側から接している。下部ドリフト領域34は、表層n型領域40の下面と、各耐圧保持領域42の側面及び下面に接している。下部ドリフト領域34によって、各耐圧保持領域42が半導体基板12の面方向(すなわち、x-y平面方向)に沿って互いから分離されている。下部ドリフト領域34のn型不純物濃度は、表層n型領域40のn型不純物濃度よりも低い。下部ドリフト領域34が、「ドリフト領域」の一例である。周辺領域62内のドレイン領域35の構成は、素子領域60内のドレイン領域35の構成と同様である。
The
次に、半導体装置10の動作について説明する。半導体装置10の使用時には、半導体装置10と負荷(例えば、モータ)と電源が直列に接続される。半導体装置10と負荷の直列回路に対して、電源電圧が印加される。下部電極72側が上部電極70よりも高電位となる向きで、電源電圧が印加される。ゲート電極26にオン電位(ゲート閾値よりも高い電位)を印加すると、ゲート絶縁膜24に接する範囲のボディ領域32(メインボディ領域32b)にチャネルが形成される。すると、上部電極70から、ソース領域30、チャネル、上部ドリフト領域33、下部ドリフト領域34、及びドレイン領域35を介して下部電極72へ電子が流れることにより、半導体装置10がオンする。ゲート電極26の電位をオフ電位(ゲート閾値よりも低い電位)まで低下させると、チャネルが消失し、電子の流れが停止して、半導体装置10がオフする。このように、半導体装置10は、ゲート電極26の電位に基づいて、上部電極70と下部電極72の間に流れる電流を制御することができる。
Next, operation of the
半導体装置10がオフすると、上部ドリフト領域33とボディ領域32の界面のpn接合からドリフト領域33、34内に空乏層が広がる。素子領域60内では、半導体基板12の上面12aから下面12b側に向かって空乏層が広がる。周辺領域62内では、半導体基板12の中央側から外周側(すなわち、図2の左側から右側)に向かって空乏層が広がる。周辺領域62内に伸びる空乏層が最も内周側の耐圧保持領域42に達すると、その耐圧保持領域42からさらに外周側に空乏層が伸びる。このように、周辺領域62では、空乏層が複数の耐圧保持領域42を経由しながら外周側に伸びる。この半導体装置10は、最外周に位置する耐圧保持領域42aよりも内周側で空乏層の伸展が停止するように設計されている。
When the
ここで、半導体装置10の表面に外来電荷が付着する場合がある。周辺領域62において外来電荷が絶縁膜46に付着すると、半導体領域内のキャリアが半導体基板12の上面12aに引き寄せられ、半導体基板12の上面12a近傍の電位分布に乱れが生じる。これにより、半導体基板12の上面12a近傍に空乏層が形成される。図11に示す従来の半導体装置では、上述したように、外来電荷によって半導体基板212の上面212a近傍にキャリアが引き寄せられる。この場合、半導体基板212の上面212a近傍のドリフト領域234に空乏層280が形成される場合がある。この状態で半導体装置10がオフすると、耐圧保持領域242からドリフト領域234に向かって広がる空乏層が、最外周に位置する耐圧保持領域242aの外周側まで広がる。これにより、耐圧保持領域242aの外周側(領域A)に高い電界が印加され、周辺領域262の耐圧が低下する。これに対して、本実施例では、耐圧保持領域42の上側に表層n型領域40が設けられている。このため、各耐圧保持領域42は、外来電荷の影響を受け難い。さらに、表層n型領域40は、比較的高いn型不純物濃度を有しているので、外来電荷が付着した場合であっても、表層n型領域40は空乏化され難い。このように、本実施例の半導体装置10では、外来電荷が付着した場合であっても、各耐圧保持領域42が外来電荷の影響を受け難く、かつ、外来電荷に起因する空乏層が表層n型領域40内に形成され難い。したがって、空乏層が耐圧保持領域42aの外周側まで広がることが抑制され、周辺領域62の耐圧が低下することを抑制することができる。
Here, foreign charges may adhere to the surface of the
また、本実施例では、耐圧保持領域42の上側に表層n型領域40が設けられているため、半導体装置10がオフするときに、ボディ領域32と表層n型領域40の界面のpn接合から表層n型領域40内に空乏層が広がる。また、各耐圧保持領域42からも表層n型領域40に向かって空乏層が広がる。このため、半導体装置10のオフ状態では、表層n型領域40内にも電位差が生じる。図4は、耐圧保持領域42近傍の等電位線の分布を示している。図4に示すように、半導体装置10のオフ状態では、2つの耐圧保持領域42に挟まれた領域Rにおいて、多くの等電位線82が分布する。したがって、表層n型領域40が設けられていない構成(例えば、図11に示す構成)と比較して、領域Rで保持することができる電圧が大きくなる。このため、従来と比較して、周辺領域62の幅(素子領域60の外周縁から半導体基板12の外周端までの距離)を縮小することができる。なお、周辺領域62では、耐圧保持領域42の下側の角部42b近傍に最も高い電界が印加される。このため、耐圧保持領域42の上側に印加される電界は、周辺領域62で保持することができる電圧(すなわち、周辺領域62の耐圧)にほとんど影響しない。
Further, in this embodiment, since the surface n-
次に、半導体装置10の製造方法について説明する。まず、図5に示すように、n型の下部ドリフト領域34と、下部ドリフト領域34よりも高いn型不純物濃度を有するn型のドレイン領域35と、を有する半導体基板12xを準備する。例えば、エピタキシャル成長によって、ドレイン領域35の表面に下部ドリフト領域34を形成することで半導体基板12xを製造することができる。
Next, a method for manufacturing the
次に、図6に示すように、半導体基板12xの上面に複数の開口63aを有するマスク63を形成する。各開口63aは、素子領域60内における底部領域36、及び、周辺領域62における耐圧保持領域42に対応する位置にそれぞれ形成される。そして、マスク63を介して、半導体基板12xの上面からp型不純物をイオン注入する。これにより、素子領域60内に底部領域36となるp型領域を形成し、周辺領域62内に耐圧保持領域42となるp型領域を形成する。
Next, as shown in FIG. 6, a
次に、図7に示すように、エピタキシャル成長によって、半導体基板12xの上面にドリフト領域34よりもn型不純物濃度が高いn型領域64を形成する。半導体基板12xとn型領域64が積層された半導体領域が、図2等に示す半導体基板12となる。
Next, as shown in FIG. 7, an n-
次に、図8に示すように、半導体基板12の上面12aに開口を有するマスクを適宜形成してイオン注入することにより、素子領域60内に、接続領域38、メインボディ領域32b、コンタクト領域32a、及びソース領域30を形成する。この工程で、素子領域60内に残存するn型領域64が上部ドリフト領域33であり、周辺領域62内のn型領域が表層n型領域40である。
Next, as shown in FIG. 8, a mask having openings is appropriately formed on the
次に、図9に示すように、エッチングによってトレンチ22を形成する。その後、従来公知の方法によって、ゲート絶縁膜24、ゲート電極26、層間絶縁膜28、絶縁膜46、上部電極70、及び下部電極72を形成することで、図1~図3に示す半導体装置10が完成する。
Next, as shown in FIG. 9,
本実施例の製造方法では、図6に示すように、素子領域60内の底部領域36と、周辺領域62内の耐圧保持領域42とを共通の工程で形成することができる。また、図8に示すように、素子領域60内の上部ドリフト領域33と、周辺領域62内の表層n型領域40とを共通の工程で形成することができる。このため、製造工数を低減することができ、効率良く半導体装置10を製造することができる。また、この製造方法では、エピタキシャル成長によって形成したn型領域64が、上部ドリフト領域33となる。n型不純物濃度が比較的高い上部ドリフト領域33が電流経路として機能するため、電子が流れ易く、オン抵抗が低減する。
In the manufacturing method of this embodiment, as shown in FIG. 6, the
(実施例2)
次に、実施例2の半導体装置100について説明する。実施例2の半導体装置100は、周辺領域62の構成が実施例1のそれと異なっている。その他の構成については、実施例1と同様である。
(Example 2)
Next, the
図10に示すように、半導体装置100の周辺領域62では、半導体基板12の内部に、複数のシールド領域50がさらに配置されている。各シールド領域50は、n型領域である。各シールド領域50は、表層n型領域40よりも高いn型不純物濃度を有している。各シールド領域50は、半導体基板12の上面12aに露出する位置に配置されており、絶縁膜46に接している。各シールド領域50の周囲は、表層n型領域40に囲まれている。シールド領域50のそれぞれは、複数の耐圧保持領域42の1つに対応して配置されている。すなわち、1つの耐圧保持領域42の上部に1つのシールド領域50が配置されている。各シールド領域50は、耐圧保持領域42と同様に、素子領域60の周囲を一巡しており、同心状に配置されている。
As shown in FIG. 10 , a plurality of
実施例2の半導体装置100では、絶縁膜に接する範囲に、表層n型領域40よりもn型不純物濃度が高い複数のシールド領域50が設けられている。このため、外来電荷が付着した場合に、半導体基板12の上面12a近傍の半導体領域がより空乏化され難く、周辺領域62の耐圧が低下することがより抑制される。
In the
なお、半導体装置100のシールド領域50は、実施例1の半導体装置10の製造方法の図8に示す工程におけるソース領域30と同時に形成することができる。具体的には、まず、ソース領域30を形成するときに使用するマスクに対して、各シールド領域50に対応する位置にも開口を設ける。そして、当該マスクを介してn型不純物をイオン注入することにより、ソース領域30とシールド領域50を同時に形成することができる。このように、シールド領域50は、ソース領域30と共通の工程で形成することができるため、製造工数を増大させることなく半導体装置100を製造することができる。
The
上述した各実施例では、表層n型領域40が、下部ドリフト領域34よりも高いn型不純物濃度を有していた。しかしながら、表層n型領域40は、下部ドリフト領域34と略等しいn型不純物濃度を有していてもよいし、下部ドリフト領域34よりも低いn型不純物濃度を有していてもよい。
In each example described above, the surface layer n-
また、実施例2において、シールド領域50の形状やシールド領域50が形成される位置は特に限られない。例えば、シールド領域50は、上面12aに露出していなくてもよく、その周囲全体が表層n型領域40に囲まれていてもよい。また、シールド領域50は、素子領域60の周囲を一巡していなくてもよい。また、シールド領域50のそれぞれが、各耐圧保持領域42に対応する位置(耐圧保持領域42の上部)に配置されていなくてもよい。
Moreover, in the second embodiment, the shape of the
また、上述した各実施例において、接続領域38は形成されていなくてもよい。
Also, in each of the above-described embodiments, the
また、上述した各実施例では、素子領域60内にMOSFETが形成されていたが、素子領域60内に形成される素子の構造は特に限定されない。例えば、素子領域60内にIGBTが形成されていてもよい。また、上述した各実施例では、トレンチ型のゲート電極を有する半導体装置について説明したが、例えば、プレーナ型のゲート電極を有する半導体装置において、本明細書に開示する技術を適用してもよい。
Also, in each of the above-described embodiments, the MOSFET is formed within the
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, they are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in this specification or drawings simultaneously achieve a plurality of purposes, and achieving one of them has technical utility in itself.
10:半導体装置
12:半導体基板
22:トレンチ
24:ゲート絶縁膜
26:ゲート電極
28:層間絶縁膜
30:ソース領域
32:ボディ領域
33:上部ドリフト領域
34:下部ドリフト領域
35:ドレイン領域
36:底部領域
38:接続領域
40:表層n型領域
42:耐圧保持領域
46:絶縁膜
50:シールド領域
60:素子領域
62:周辺領域
70:上部電極
72:下部電極
10: Semiconductor Device 12: Semiconductor Substrate 22: Trench 24: Gate Insulating Film 26: Gate Electrode 28: Interlayer Insulating Film 30: Source Region 32: Body Region 33: Upper Drift Region 34: Lower Drift Region 35: Drain Region 36: Bottom Region 38: Connection region 40: Surface layer n-type region 42: Breakdown voltage holding region 46: Insulating film 50: Shield region 60: Element region 62: Peripheral region 70: Upper electrode 72: Lower electrode
Claims (4)
半導体基板(12)と、
前記半導体基板の上面(12a)に接する上部電極(70)と、
前記半導体基板の下面(12b)に接する下部電極(72)と、
絶縁膜(46)、
を備えており、
前記半導体基板が、前記半導体基板を上から見たときに、前記上部電極と前記半導体基板との接触面と重複する素子領域(60)と、前記素子領域の周囲に配置された周辺領域(62)を有し、
前記素子領域が、前記上部電極と前記下部電極の間に電流を流すことが可能な素子を有しており、
前記絶縁膜が、前記周辺領域内の前記半導体基板の上面を覆っており、
前記周辺領域が、
前記絶縁膜に接している表層n型領域(40)と、
それぞれが、前記素子領域の周囲を一巡しており、前記表層n型領域に対して下側から接しているp型の複数の耐圧保持領域(42)と、
前記表層n型領域及び前記複数の耐圧保持領域に対して下側から接しているn型のドリフト領域(34)、
を有する半導体装置。 A semiconductor device (10, 100),
a semiconductor substrate (12);
an upper electrode (70) in contact with the upper surface (12a) of the semiconductor substrate;
a lower electrode (72) in contact with the lower surface (12b) of the semiconductor substrate;
insulating film (46),
and
The semiconductor substrate comprises an element region (60) overlapping a contact surface between the upper electrode and the semiconductor substrate when viewed from above, and a peripheral region (62) disposed around the element region. ),
wherein the element region has an element through which a current can flow between the upper electrode and the lower electrode;
The insulating film covers the upper surface of the semiconductor substrate in the peripheral region,
The peripheral area is
a surface layer n-type region (40) in contact with the insulating film;
a plurality of p-type breakdown voltage holding regions (42) each circling around the element region and in contact with the surface layer n-type region from below;
an n-type drift region (34) in contact with the surface n-type region and the plurality of breakdown voltage holding regions from below;
A semiconductor device having
前記複数のシールド領域のそれぞれが、前記表層n型領域よりも高いn型不純物濃度を有しており、前記表層n型領域に囲まれた範囲内に配置されており、前記絶縁膜に接しており、前記素子領域の周囲を一巡している、請求項2又は3の半導体装置。
The peripheral region has a plurality of n-type shield regions (50),
Each of the plurality of shield regions has a higher n-type impurity concentration than the surface n-type region, is arranged within a range surrounded by the surface n-type region, and is in contact with the insulating film. 4. The semiconductor device according to claim 2, wherein the semiconductor device is arranged around the device region.
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