JP2022129673A - 遊技機 - Google Patents

遊技機 Download PDF

Info

Publication number
JP2022129673A
JP2022129673A JP2021028449A JP2021028449A JP2022129673A JP 2022129673 A JP2022129673 A JP 2022129673A JP 2021028449 A JP2021028449 A JP 2021028449A JP 2021028449 A JP2021028449 A JP 2021028449A JP 2022129673 A JP2022129673 A JP 2022129673A
Authority
JP
Japan
Prior art keywords
circuit
display
signal
data
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021028449A
Other languages
English (en)
Other versions
JP7325459B2 (ja
Inventor
健策 摩庭
Kensaku Maniwa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Shoji Co Ltd
Original Assignee
Fuji Shoji Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Shoji Co Ltd filed Critical Fuji Shoji Co Ltd
Priority to JP2021028449A priority Critical patent/JP7325459B2/ja
Publication of JP2022129673A publication Critical patent/JP2022129673A/ja
Priority to JP2023120699A priority patent/JP7490120B2/ja
Application granted granted Critical
Publication of JP7325459B2 publication Critical patent/JP7325459B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10—Energy storage using batteries

Landscapes

  • Pinball Game Machines (AREA)

Abstract

【課題】各種の演出制御動作が更に改善された遊技機を提供する。【解決手段】役物演出を制御するＣＰＵ回路５１と、シリアル通信路を介してＣＰＵ回路５１に接続されたモータコントローラと、モータコントローラ８５から受ける制御信号に基づいて、所定のパルス信号ＯＵＴｘ，ＯＵＴｙを生成して演出モータＭＯ３，ＭＯ４を駆動するドライバ手段ＤＶ３，ＤＶ４と、を有して構成される。【選択図】図４９

Description

本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、迫力ある役物演出や画像演出を安定して実行できる遊技機に関する。
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。
図柄変動動作は、通常、液晶表示部において実行されるが（特許文献１～４）、液晶表示部を構成するＨ×Ｖドットの画素は、動作クロックＣＫ（＝ドットクロックＤＣＫ）に同期して駆動されることで表示更新される。そして、表示更新動作（フレーム更新）を円滑に実行するために、水平同期信号ＨＳ及び垂直同期信号ＶＳのパルス幅や、各同期信号ＨＳ，Ｖｓと画像信号の送信タイミングとの間には、例えば、図４２（ｇ）のような所定の条件が要求される。
図示の駆動条件では、先ず、水平同期信号ＨＳのパルス幅ＰＷｈは、動作クロックＣＫの９６個分であり、水平同期信号ＰＷｈの前後に要求されるフロントポーチＦＰｈと、バックポートＢＰｈは、各々、動作クロックＣＫの１６個分と、４８個分と規定されている。一方、垂直同期信号ＶＳのパルス幅ＰＷｖは、２ライン分であり、垂直同期信号ＶＳの前後に要求されるフロントポーチＦＰｖと、バックポートＢＰｖは、各々、１９ライン分と、３３ライン分と規定されている。
そして、液晶表示部を制御する外部制御機器は、上記の水平条件（ＰＷｈ，ＦＰｈ，ＢＰｈ）を満たす水平同期信号ＨＳと、上記の垂直条件（ＰＷｖｈ，ＦＰｖｈ，ＢＰｖｈ）を満たす水平同期信号ＨＳと共に、表示画面の画素数に対応した画像信号を、繰り返し、液晶表示部に供給している。
ところで、液晶表示部を使用した図柄変動動作に加えて、役物と呼ばれる可動物が適宜に移動することで、抽選結果を不確定に予告する予告演出も実行されることがある。また、大当たり状態が招来した後も、遊技者を効果的に盛り上げるために、役物演出が実行される場合もある。
役物は、通常、ステッピングモータによって駆動制御されるが、モータ制御が容易であることから専らバイポーラ駆動モータが使用される（特許文献５～６）。
特開２０１７－０９３６３３号公報 特開２０１７－０９３６３２号公報 特開２０１６－１５９０３０号公報 特開２０１６－１５９０２９号公報 特開２０１６－００７２５８号公報 特開２０１８－１５３３０４号公報
ところで、この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、特に、液晶ディスプレイを使用する画像演出については、その要請が高い。また、役物演出についても、その迫力を高めたい要請があり、例えば、重量感のある役物が、突然、高速移動するなどの役物演出を実現できれば、遊技者に与えるインパクトは極めて大きい。
本発明は、上記の課題に鑑みてなされたものであり、画像演出制御を中心とした各種の演出制御動作が更に改善された遊技機を提供することを目的とする。
上記の目的を達成するため、本発明に係る遊技機は、可動役物が適宜に移動する役物演出を制御する演出制御手段（５１）と、シリアル通信路を介して前記演出制御手段に接続された中間制御手段（８５）と、前記中間制御手段から受ける制御信号（ＩＮＳ１，ＩＮＳ２）に基づいて、所定のパルス信号（ＯＵＴｘ，ＯＵＴｙ）を生成して演出モータ（ＭＯ３，ＭＯ４）を駆動するドライバ手段（ＤＶ３，ＤＶ４）と、を有して構成され、前記シリアル通信路には、前記中間制御手段にシリアル信号（ＭＯＳＩ）を伝送する第１ライン、及び／又は、前記演出制御手段にシリアル信号（ＭＩＳＯ）を伝送する第２ラインと、前記中間制御手段にシリアルクロック（ＳＣＫ）を送信する第３ラインと、が含まれている。
上記した本発明によれば、斬新な役物演出を円滑に実現できることで、演出制御動作が改善される。
本実施例のパチンコ機を示す斜視図である。 図１の遊技機の遊技領域を示す正面図である。 図１の遊技機の全体回路構成を示すブロック図である。 表示装置の仕様を説明する図面である。 表示装置の内部構成を説明するブロック図である。 給電制御回路の回路構成と動作を説明する図面である。 図１の遊技機について、演出制御部の回路構成をやや詳細に示すブロック図である。 演出制御部を構成する複合チップを説明する図面である。 図４に示すＣＰＵ回路の内部構成を示すブロック図である。 ＣＰＵ回路の内蔵ＣＰＵ（演出制御ＣＰＵ）のメモリマップを図示したものである。 ＤＭＡＣについて、各種の転送動作モード（ａ）～（ｂ）と、転送動作手順（ｃ）～（ｅ）を説明する図面である。 インデックス空間、インデックステーブル、仮想描画空間、及び、描画領域について説明する図面である。 データ転送回路の内部構成を、関連する回路構成と共に記載したブロック図である。 表示回路の内部構成を、関連する回路構成と共に記載したブロック図である。 ＶＤＰ回路から出力されるデータ有効信号ＥＮＡＢを説明する図面である。 ＣＰＵリセット後のパワーリセット動作を説明するフローチャートである。 図１６の一部であるメモリセクション初期化処理を説明するフローチャートである。 図１６の一部であるメイン導入処理と、割込み処理を説明するフローチャートである。 メイン導入処理の一部であるＣＧＲＯＭの初期化処理を説明するフローチャートである。 割込み処理を使用する他の実施例の動作を説明するフローチャートである。 図１８に続くメイン導入処理であって、定常処理に至るまでの処理を説明するフローチャートである。 図２１に続く定常処理を説明するフローチャートである。 ディスプレイリストの構成を説明する図面である。 ディスプレイリストＤＬを発行するＤＬ発行処理を示すフローチャートである。 図２４の動作にＤＭＡＣが関与する場合の動作を説明するフローチャートである。 図２５の処理に続く動作を説明するフローチャートである。 プリローダを使用する場合について、定常処理を説明するフローチャートである。 図２７の一部を説明するフローチャートである。 図２７の別の一部を説明するフローチャートである。 プリローダを使用しない実施例について、ＶＤＰ各部の動作を示すタイムチャートである。 プリローダを使用する実施例について、ＶＤＰ各部の動作を示すタイムチャートである。 別の実施例について全体回路構成を示すブロック図である。 図３２の一部をやや詳細に示すブロック図である。 別の実施例について、動作内容を説明するタイムチャートである。 更に別の実施例を説明する図面である。 設定値を繰り返し設定する実施例を説明する図面である。 内蔵された音声回路を使用する実施例の回路構成を説明する図面である。 音声回路の初期設定動作を説明するフローチャートである。 ＣＰＵリセット後のパワーリセット動作について別の実施例を説明する図面である。 メモリREAD動作とメモリWRITE 動作の一例を示すタイムチャートである。 別の実施例を説明する図面である。 一般の表示装置の駆動方法を説明する図面である。 ディスプレイリストを説明する図面である。 ズーム予告を説明する図面である。 回転動作を実現するためのＣＰＵの処理を説明する図面である。 計算式の根拠を示す図面である。 電源投入時のバックライト部と液晶表示部の変形動作を示すタイムチャートである。 電源投入時のバックライト部と液晶表示部の別の変形動作を示すタイムチャートである。 役物演出を実現する回路構成を説明するブロック図である。 シリアルポートの内部構成と、モータドライバ及びセンサ基板との接続関係を図示したものである。 センサ基板の内部構成を説明する図面である。 モータドライバを説明する図面である。 ブリッジ駆動回路の動作を説明する図面である。 定電流制御動作を説明するタイムチャートである。 モータドライバの一部を詳細に図示したものである。 モータドライバが受ける駆動データと、Ａ相とＢ相の駆動電流との関係を図示したものである。 モータドライバの内部構成を示すブロック図である。 歩進クロックと、定電流制御される駆動電流との関係を図示したものである。 モータコントローラの内部構成を示すブロック図である。 各種の駆動方式を説明する図面である。 タイマ割込みの処理内容を示すものであり、図２２（ｂ）の内容を詳細化したものである。 モータコントローラの動作を説明するタイムチャートである。 シリアルポートの動作を説明するタイムチャートである。 スパイラルシャフトと、役物演出の一例を説明する図面である。
以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される内枠３とで構成されている。この内枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。なお、本明細書では、ガラス扉６と前面板７を総称して前扉部材と称する。そして、前扉部材（ガラス扉６や前面板７）が枢着された状態の内枠３を遊技枠と称することがある。
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャンネルＲ，Ｌの音声を出力し、下側のスピーカは低音を出力するよう構成されている。
前面板７には、発射用の遊技球を貯留する上皿８が装着され、内枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
また、チャンスボタン１１の下方には、ロータリースイッチ型の音量スイッチＶＬＳＷが配置されており、遊技者が音量スイッチＶＬＳＷを操作することで、無音レベル（＝０）から最高レベル（＝７）まで、スピーカ音量を８段階に調整できるようになっている。なお、スピーカの音量は、係員だけが操作可能な設定スイッチ（不図示）によって初期設定されており、遊技者が音量スイッチＶＬＳＷを操作しない限り、初期設定音量が維持される。また、異常事態が発生したことを報知する異常報知音は、係員による初期設定音量や、遊技者の設定音量に拘らず最高音量で放音される。
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。
中央開口ＨＯには、大型（例えば、横１２８０×縦１０２４ピクセル）の液晶カラーディスプレイで構成されたメイン表示装置ＤＳ１が配置され、メイン表示装置ＤＳ１の右側には、小型（例えば、横４８０×縦８００ピクセル）の液晶カラーディスプレイで構成された可動式のサブ表示装置ＤＳ２が配置されている。メイン表示装置ＤＳ１は、メイン液晶表示部ＭＯＮＩと、ＬＥＤバックライト部ＢＬとで構成され、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳ１は、中央部に特別図柄表示部Ｄａ～Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ～Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ～Ｄｃ及びその周りでは、適宜な予告演出などが実行される。
サブ表示装置ＤＳ２は、通常時には、その表示画面が遊技者に見やすい角度に傾斜した静止状態で画像情報を表示している。但し、所定の予告演出時には、遊技者に見やすい角度に傾斜角度を変えながら、図示の左側に移動する共に、所定の予告画像を表示するようになっている。
すなわち、実施例のサブ表示装置ＤＳ２は、単なる表示装置ではなく、予告演出を実行する可動演出体としても機能している。ここで、サブ表示装置ＤＳ２による予告演出は、その信頼度が高く設定されており、遊技者は、大きな期待感をもってサブ表示装置ＤＳ２の移動動作に注目することになる。なお、サブ表示装置ＤＳ２も、サブ液晶表示部ＭＯＮＩと、ＬＥＤバックライト部ＢＬとで構成されている。
ところで、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５～１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始されるよう構成されている。
第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。
なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。
すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。
一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。
典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ～Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。
図３（ａ）は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。また、図３（ｂ）は、払出制御基板２５に配置された電源モニタ部ＭＮＩの回路構成を示す回路図であり、図３（ｃ）は、本実施例で使用するメイン表示装置ＤＳ１の仕様を説明する図面である。
最初に、図３（ｃ）に基づいて、実施例で使用するメイン表示装置ＤＳ１の仕様から説明する。先に説明した通り、この表示装置ＤＳ１は、横１２８０×縦１０２４ピクセルの液晶カラーディスプレイであるが、左右方向に隣接する奇数ピクセル（ＯＤＤ）と偶数ピクセル（ＥＶＥＮ）を、別々のＬＶＤＳ（Low Voltage Differential Signaling）伝送路を通して、受信部ＲＶ（ＲＶａ＋ＲＶｂ）で受ける構成となっている。そこで、本実施例では、このデュアルリンク仕様に対応して、第１の伝送路ＬＶＤＳ１を経由してＯＤＤ信号を伝送し、第２の伝送路ＬＶＤＳ２を経由してＥＶＥＮ信号を伝送している（図３（ａ）の右下部）。
また、この表示装置ＤＳ１では、表示装置ＤＳ１の内部動作を規定する動作クロックＣＫ（図４２参照）は、その周波数が４０ＭＨｚ～７０ＭＨｚの範囲とするべく規定されている（典型値＝５４ＭＨｚ）。この動作クロックＣＫは、後述するＬＶＤＳクロックＣＬＫに対応するが、以下では、説明の便宜上、動作クロックＣＫの周波数は、典型値の５４ＭＨｚであるとする。また、５４ＭＨｚの動作クロックＣＫにおいて、一フレームの画像更新に要する更新時間ＦＲ（Frame Rate）を、ほぼ１／６０秒に一致させる構成について説明する。
この表示装置ＤＳ１は、その仕様として、第１の伝送路ＬＶＤＳ１から受けたＯＤＤ信号と、第２の伝送路ＬＶＤＳ２から受けたＥＶＥＮ信号に基づき、表示画面の左右方向に隣接する２画素を、一の動作クロックＣＫで同時に処理するよう構成されている。この結果、水平方向一ラインの１２８０画素の画素データは、６４０／５４ＭＨｚ＝１１．８５μＳの動作時間で更新され、この動作が１０２４ライン分だけ繰り返されることで、一フレーム分１２８０×１０２４ピクセルの画像表示が更新されることになる。なお、第１ライン→第２ライン・・・→第１０２４ラインのように、一ラインごとにノンインタレース方式で画像が更新される。
但し、図３（ｃ）に示す通り、表示装置ＤＳ１の仕様として、水平方向に、典型値としては、２０４クロック分の待機時間（ブランク期間）を設けること、及び、垂直方向に、典型値としては、４２行分の待機時間（ブランク期間）を設けることが規定されている。したがって、これらのブランク期間を考慮した実際の画面更新周期ＦＲは、上記した典型値に基づく計算において、（２０４＋６４０）×（４２＋１０２４）／５４ＭＨｚ≒１６．６６ｍＳとなるので、フレームレートＦＲは約１／６０Ｈｚとなる。
なお、水平方向の待機時間ＷＴｈと、垂直方向の待機時間ＷＴｖには、各々、典型値に対する許容幅が規定されており、実際には、上記した典型値とは異なる値が選択可能である。但し、フレームレートＦＲ＝１／６０秒とするため、（ＷＴｈ＋６４０）×（ＷＴｖ＋１０２４）／５４ＭＨｚ＝１／６０秒となるよう、水平／垂直方向の待機時間ＷＴｈ／ＷＴｖを正確に設定する必要がある。
一方、この表示装置ＤＳ１では、水平同期信号ＨＳと、垂直同期信号ＶＳの受信が特に不要である一方、ＯＤＤ信号とＥＶＥＮ信号の伝送時には、Ｈレベルのデータ有効信号ＥＮＡＢの伝送が要求される。すなわち、伝送路ＬＶＤＳ１，ＬＶＤＳ２に対して、有意な信号（ＯＤＤ／ＥＶＥＮ信号）を伝送しているタイミングでは、データ有効信号ＥＮＡＢがアクティブレベル（Ｈ）である必要がある。
そこで、本実施例では、上記したメイン表示装置ＤＳ１の仕様に基づき、演出制御基板２３とメイン表示装置ＤＳ１とを、周波数５４ＭＨｚ（＝ドットクロックＤＣＫの１／２）のＬＶＤＳクロックＣＬＫのデュアルリンク伝送路でＬＶＤＳ接続している（図５、図１４（ａ））。また、本実施例のＶＤＰ回路５２では、メイン表示装置ＤＳ１の仕様を満たす水平方向ブランク期間ＷＴｈと、垂直ブランク期間ＷＴｖを設けるとともに、画像データ（ＯＤＤ／ＥＶＥＮ信号）の出力時は、データ有効信号ＥＮＡＢがアクティブレベル（Ｈレベル）になるようにしている。
すなわち、データ有効信号ＥＮＡＢは、図４（ｂ）に示すように、水平同期周期ＴＨのうち、水平表示期間ＴＨｄだけがＨレベルとなるよう構成されている。したがって、データ有効信号ＥＮＡＢは、垂直同期周期ＴＶのうち、垂直表示期間ＴＶｄ以外は、必ずＬレベルとなる。なお、水平方向ブランク期間ＷＴｈと、垂直ブランク期間ＷＴｖは、各々の典型値（ＷＴｈ＝２０４／ＷＴｖ＝４２）とは異なる値を採用しているが、具体的な設計値は、図１５に基づいて後述する。
何れにしても、データ有効信号ＥＮＡＢは、差動信号ラインＲＡ２／ＲＢ２を経由して、ＬＶＤＳクロックＣＬＫの各動作サイクルにおいて、離散的なＤＥ信号として繰り返し伝送される。図４（ｂ）や図４（ｃ）に示すデータ有効信号ＥＮＡＢは、ＬＶＤＳ伝送された離散データであるＤＥ信号を復調したものであり、離散的なＤＥ信号を時間軸上に連続させたものである。なお、差動信号ラインＲＡ２／ＲＢでは、垂直同期信号ＶＳと、水平同期信号ＨＳについても、ＤＥ信号（データ有効信号ＥＮＡＢ）に続いて、繰り返し伝送されているが、実施例で使用するメイン表示装置ＤＳ１では、この同期信号ＶＳ，ＨＳを活用していない。
もっとも、表示装置ＤＳ１では、水平同期信号ＨＳや、垂直同期信号ＶＳの伝送を何ら禁止していない。但し、これらの同期信号に規定された内部動作が実行されることはない。すなわち、表示ラインの水平改行タイミングは、受信した水平同期信号ＨＳとは無関係に、データ有効信号ＥＮＡＢの立下りタイミングや、データ有効信号ＥＮＡＢの立上りタイミング後の動作クロックＣＫ（ＬＶＤＳクロックＣＬＫに対応）の個数（実施例では６４０個＝１２８０／２）などに基づいて、表示装置ＤＳ１の内部回路にとって最適なタイミングに規定される（図４（ｂ）の下向き矢印）。
この点は、一フレーム分の画像表示後の垂直改行タイミングについても同様であり、所定パルス幅のデータ有効信号ＥＮＡＢの連続個数（実施例では１０２４個）などに基づいて、表示装置ＤＳ１の内部回路にとっての最適タイミングに規定され（図４（ｃ）の下向き矢印）、受信した垂直同期信号ＶＳには影響されない。このように、本実施例では、表示装置ＤＳ１に水平同期信号ＨＳや垂直同期信号ＶＳを伝送する必要がないので、同期信号ＨＳ，ＶＳのパルス幅ＰＷｈ／ＰＷｖや、フロントポートＦＰｈ／ＦＰｖや、バックポートＢＰｈ／ＢＰｖを最適に設定する必要がなくなり、演出制御部２３やＶＤＰ回路５２の制御負担が大きく軽減される。
また、表示装置ＤＳ１の内部動作としても、自らの内部構成に基づいた最適タイミングで、水平改行や垂直改行の動作が実行されるので、不自然な表示動作のおそれが解消される。因みに、外部から受ける水平同期信号ＨＳや、垂直同期信号ＶＳに基づいて動作する表示装置の場合には、同期信号ＨＳ，ＶＳのパルス幅や、同期信号ＨＳ，ＶＳに前後するフロントポーチ期間や、バックポーチ期間が不適切な場合には、正常な表示動作が損なわれるおそれがある。
ところで、図４（ａ）において、差動信号ラインＲＡ０～ＲＡ３，ＲＡＣＬＫを使用する第１の差動信号ＬＶＤＳ１は、奇数番目の画素を伝送しており（ＡサイドのＯＤＤ信号）、差動信号ラインＲＢ０～ＲＢ３，ＲＢＣＬＫを使用する第２の差動信号ＬＶＤＳ２は、偶数番目の画素を伝送している（ＢサイドのＥＶＥＮ信号）。このように、本実施例では、二種類のＯＤＤ信号とＥＶＥＮ信号を、デュアルリンク伝送路で伝送することで、ドットクロックＤＣＫの周波数を１／２に低下させることができ、その分だけ耐ノイズ性に優れ、また、伝送距離を上げることもできる。
一方、メイン表示装置ＤＳ１には、デュアルリンク伝送路で伝送されたＯＤＤ信号と、ＥＶＥＮ信号の変換受信部ＲＶが内蔵されており、二つのＬＶＤＳ信号（ＯＤＤ信号とＥＶＥＮ信号）からＲＧＢ信号を復元して、一フレーム分（１２８０×１０２４ドット）の画像を表示している。先に説明した通り、ＲＧＢ信号は、各々、８ｂｉｔで構成されているので、メイン表示装置ＤＳ１には、諧調度２８×２８×２８のフルカラー画像が表示される。
図５は、メイン液晶表示部ＭＯＮＩとＬＥＤバックライト部ＢＬで構成された表示装置ＤＳ１について、特に、液晶表示部ＭＯＮＩの内部構成を、ＶＤＰ回路５２の関連部分と共に図示したブロック図である。図示の通り、ＯＤＤ信号は、第１のＬＶＤＳライン（Ａサイド）を経由してＬＶＤＳ－パラレル変換部ＲＶａに伝送され、ＥＶＥＮ信号は、第２のＬＶＤＳライン（Ｂサイド）を経由してＬＶＤＳ－パラレル変換部ＲＶｂに伝送される。そして、差動ラインＲＡ０／ＲＢ０で伝送される各８ビット長のＲＧＢデータのうち、画像データＲ０～Ｒ５，Ｇ０が注出され、差動ラインＲＡ１／ＲＢ１からは、画像データＧ１～Ｇ５，Ｂ０～Ｂ１が注出される。
また、差動ラインＲＡ２／ＲＢ２から、画像データＢ２～Ｂ５とＤＥ信号とＶＳ信号とＨＳ信号が注出され、差動ラインＲＡ３／ＲＢ３からは、画像データＧ６～Ｇ７，Ｒ６～Ｒ７，Ｂ６～Ｂ７が注出される。ここで、ＤＥ信号は、データ有効信号ＥＮＡＢに他ならない。また、注出されたＶＳ信号と、ＨＳ信号が利用されないことは前記した通りである。
次に、差動ラインＲＡＣＫ／ＲＢＣＫのＬＶＤＳクロックＣＬＫは、ＰＬＬ回路に供給されることで、ＬＶＤＳクロックＣＬＫと同一の周波数５４ＭＨｚの動作クロックＣＫが生成される。この動作クロックＣＫは、液晶コントローラLCD_CTL の内部動作を規定するもので、液晶コントローラLCD_CTL は、液晶パネルＬＣＤの左右方向に隣接する２個のＲＧＢ画素（８ビット×３×２）に対応する画像データを、一の動作クロックＣＫに同期してまとめて処理している。
そのため、横方向１２８０（＝６４０×２）ドットの画素は、動作クロックＣＫ６４０個分の処理時間１１．８５μＳ（＝６４０／５４ＭＨｚ）で処理を完了することになる。なお、一の画素は、ＲＧＢ三色の基本画素で構成されて、ＲＧＢ三色の基本画素の画像データは、各々１バイト長であって諧調度２８×２８×２８であるので、一ラインの全画素（１２８０ドット）の画像データは、全体として、３×１２８０バイト長となる。
図５に示す通り、液晶コントローラLCD_CNT は、１２８０本のソース信号ラインを、各々、２８（＝２５６）諧調の駆動信号で駆動するソースドライバＳＤＶと、１０２４本のゲート信号ラインをＯＮ／ＯＦＦ制御するゲートドライバＧＤＶを適宜に制御している。具体的には、液晶コントローラLCD_CNT は、ＬＶＤＳ伝送路から注出したＤＥ信号と、動作クロックＣＫとに基づいて、各部を適宜に動作させることで、フレームレートＦＲ＝１／６０Ｈｚの画像更新動作を実現している。先に確認した通り、ＤＥ信号は、ＶＤＰ回路５２が出力したデータ有効信号ＥＮＡＢに対応する。
本実施例の場合、ソースドライバＳＤＶは、３８４本の出力端子を有するドライバ素子を１０個配置して構成されている。先に説明した通り、液晶パネルＬＣＤの一ライン全画素（１２８０ドット）は、ＲＧＢ三色の基本画素で構成されて合計３×１２８０個であるので、これらを駆動するドライバ素子が１０個必要となる。なお、これら１０個のドライバ素子には、液晶コントローラLCD_CNT から画像データＤＡＴが順番に供給され、これがスタート信号ＳＰや転送クロックＤＣＬＫに基づいて適宜に転送される。そして、ラッチ信号ＬＴに同期して、アナログ変換された駆動信号が３８４０本のソース信号ラインに供給される。先に説明した通り、液晶パネルＬＣＤの一ラインの全画素（１２８０ドット）が更新されるに要する時間は、１１．８５μＳ（＝６４０／５４ＭＨｚ）である。
一方、液晶コントローラLCD_CNT は、ゲートドライバＧＤＶに対して、ゲートスタート信号ＧＳや、ゲートクロック信号ＧＣＬＫを供給することで、駆動対象となるゲート信号ラインを更新している。ここで、ゲートドライバＧＤＶは、２５６本の出力端子を有するドライバ素子を４個配置して構成されている。
なお、ゲート信号ラインの更新タイミングは、ＤＥ信号の立下りタイミングと、動作クロックＣＫに基づいて規定され、ゲート信号ラインの水平改行周期は、動作クロックＣＫでカウントして、典型値計算では、６４０＋２０４クロックとされる（図３（ｃ）参照）。また、ＤＥ信号の個数（１０２４）に基づいて、駆動対象のゲート信号ラインが初期状態にリセットされ、最適なタイミングで、ゲートスタート信号ＧＳが出力され、ゲートクロック信号ＧＣＬＫの出力が再開される。ゲート信号ラインの垂直改行周期は、動作クロックＣＫでカウントして、典型値計算では、４２＋１０２４クロックである（図３（ｃ）参照）。但し、先に説明した通り、本実施例では、典型値とは異なる設計で表示装置ＤＳ１を動作させている（図１５参照）。
ところで、上記の表示動作は、ＬＥＤバックライト部ＢＬの点灯状態において、メイン液晶表示部ＭＯＮＩに電源電圧５Ｖが供給されていることが条件となる。そこで、本実施例では、液晶表示部ＭＯＮＩと、バックライト部ＢＬを、整合的に動作させるべく、給電制御回路ＳＰＹを設けている。給電制御回路ＳＰＹは、演出インタフェイス基板２２から三種類の直流電圧（３．３Ｖ，５Ｖ，１２Ｖ）を受けると共に、複合チップ５０の演出制御ＣＰＵ６３から、各種の給電制御信号（ＳＴＢＹ，ＰＷＭ，ＰＳ１，ＰＳ２）を受けている（図７（ａ）参照）。
そして、給電制御回路ＳＰＹは、最適なタイミングで、メイン液晶表示部ＭＯＮＩの電源電圧として、直流電圧５Ｖを給電している（図６（ｃ）、図６（ｇ）参照）。また、給電制御回路ＳＰＹは、バックライト部ＢＬの電源電圧として、直流電圧１２Ｖを給電制御すると共に、ＬＥＤバックライト部ＢＬのBL_EN 端子と、PWM 端子を、適切なＨ／Ｌレベルに制御して、最適な点灯動作を実現している。
図６（ａ）は、給電制御回路ＳＰＹの回路構成と、バックライト部ＢＬ及び液晶表示部ＭＯＮＩとの関係を示す回路図である。図示の通り、この給電制御回路ＳＰＹは、トランジスタＴｒ１とＭＯＳトランジスタＱ１を有する第１スイッチ回路と、トランジスタＴｒ２とＭＯＳトランジスタＱ２を有する第２スイッチ回路と、トランジスタＴｒ３とＭＯＳトランジスタＱ３を有する第３スイッチ回路と、トランジスタＴｒ４とＭＯＳトランジスタＱ４を有する第４スイッチ回路と、各種の制御信号を受けるバッファ回路ＳＢＵＦと、を中心に構成されている。
バッファ回路ＳＢＵＦは、演出インタフェイス基板２２から給電される直流電圧３．３Ｖを電源電圧とする高速シュミットバッファ（例えばＴＣ７４ＶＨＣ９１２５）であり、非反転状態の入出力関係で動作している。すなわち、複合チップ５０の演出制御ＣＰＵ６３は、電源電圧３．３Ｖに基づいて、理論上のＨ／Ｌ幅が、３．３Ｖの給電制御信号（ＳＴＢＹ，ＰＷＭ，ＰＳ１，ＰＳ２）を出力しており、これを受けたバッファ回路ＳＢＵＦは、同一論理の制御信号（ＳＴＢＹ，ＰＷＭ，ＰＳ１，ＰＳ２）を出力している（図７（ａ）参照）。
図６（ａ）に示す通り、バッファ回路ＳＢＵＦの４本の入力端子（ＳＴＢＹ，ＰＷＭ，ＰＳ１，ＰＳ２）は、全てプルダウン抵抗Ｒｐｄを経由してグランドに接続されており、接続コネクタの分離状態や、電源投入時など、各制御信号がＨｉＺ（high impedance）状態の場合には、全ての制御信号がＬレベルとなるよう構成されている。
次に、第１～第４スイッチ回路において、トランジスタＴｒ１～Ｔｒ４は、全てＮＰＮ型のバイポーラトランジスタであって、スイッチング動作をするよう駆動される。すなわち、各トランジスタＴｒ１／Ｔｒ２／Ｔｒ３／Ｔｒ４は、対応する制御信号ＰＳ１／ＳＴＢＹ／ＰＷＭ／ＰＳ２がＨレベルの場合に、バイアス抵抗の分圧比に基づいてＯＮ動作する一方、制御信号ＰＳ１／ＳＴＢＹ／ＰＷＭ／ＰＳ２がＬレベルの場合には、バイアス抵抗に電流が流れないことでＯＦＦ動作する。
ここで、トランジスタＴｒ１／Ｔｒ４のＯＦＦ動作時には、各トランジスタＴｒ１／Ｔｒ４のコレクタ出力が、いずれも３．３Ｖより高レベル（１２Ｖ／５Ｖ）となる。また、ＭＯＳトランジスタＱ１がＯＮ状態において、トランジスタＴｒ２／Ｔｒ３のＯＦＦ動作時には、各トランジスタＴｒ２／Ｔｒ３のコレクタ出力は、約１２Ｖとなる。これらの意味において、各トランジスＴｒ１～Ｔｒ４は、バイアス抵抗と共に、給電制御信号（ＳＴＢＹ，ＰＷＭ，ＰＳ１，ＰＳ２）の論理Ｈレベルを増加させるレベルシフト回路を構成している。
なお、トランジスタＴｒ１～Ｔｒ４に対するバイアス抵抗は、各々、Ｒ１１＋Ｒ１２、Ｒ２１＋Ｒ２２、Ｒ３１＋Ｒ３２、Ｒ４１＋Ｒ４２であり、各バイアス抵抗の分圧比で規定される電圧が、トランジスタＴｒ１～Ｔｒ４のベース端子に供給されている。
本実施例では、上記したレベルシフト回路（Ｔｒ１～Ｔｒ４）を設けるので、バックライトの発光輝度を上げる一方で、演出制御部２３の消費電力を大きく抑制することができる。すなわち、バックライト部ＢＬの電源電圧（１２Ｖ）を可能な限り高レベルにする一方で、給電制御信号（ＳＴＢＹ，ＰＷＭ，ＰＳ１，ＰＳ２）の論理Ｈレベルを、任意の低レベル（３．３Ｖ）に設定することができる。
一方、ＭＯＳトランジスタＱ１～Ｑ４は、全てＰｃｈ型であって、トランジスタＴｒ１～Ｔｒ４のＯＮ／ＯＦＦ状態に応じたスイッチング動作をして、ＯＮ動作時には、ソース端子Ｓとドレイン端子Ｄがほぼ導通状態となる。
具体的に確認すると、先ず、ＭＯＳトランジスタＱ１は、そのソース端子Ｓに、演出インタフェイス基板２２が給電する直流電圧１２Ｖを受けており、Ｈレベルの制御信号ＰＳ１に基づいてトランジスタＴｒ１がＯＮ動作すると、これに呼応して通電状態に移行するバイアス抵抗Ｒｂ１の両端電圧に基づいて、ＭＯＳトランジスタＱ１もＯＮ動作して、ドレイン端子Ｄに直流電圧１２Ｖを出力する。
この直流電圧１２Ｖは、ＲＣフィルタ回路とツェナーダイオードを経由して、バックライト部ＢＬに給電される。ＲＣフィルタ回路は、３．３ｋΩの抵抗と、４７μＦの導電性高分子コンデンサ（アルミ電解コンデンサの電解液の代わりに、導電性高分子と電解液とを融合させた電解質を配置したハイブリッドコンデンサ）で構成されている。
このハイブリッドコンデンサは、定格電圧（Rated Voltage ）２５Ｖであって、直径６．３ｍｍ高さ５．８ｍｍの円筒形状の表面実装品ＳＭＤ（Surface Mount Device）である。そして、５Ｖ給電時における静電容量は、公称値の（４７μＦ）の－１０％未満に維持される。また、等価直列抵抗ＥＳＲは、公称値で５０ｍΩである。
通常の回路構成では、４７μＦの電解コンデンサに、ＭＬＣＣ（Multilayer Ceramic Capacitor）などセラミックコンデンサ（０．１μＦ）を並列接続するが、本実施例では、単一のハイブリッドコンデンサで、所望の平滑動作とデカップリング動作を実現しており、他の回路素子の配置スペースを消費しない。
因みに、導電性高分子コンデンサから、少なくとも半径２０ｍｍの範囲内に、他の平滑コンデンサやデカップリングコンデンサが配置されることはない。また、本実施例では、デカップリングコンデンサを表面実装し、通常の電解コンデンサのように、スルーホール実装法を採らないので、配置スペースを抑制できる利点もある。
また、表面実装された円筒形の頂面には、静電容量を示す数値「４７」と、定格電圧２５Ｖを示すランク記号「Ｅ」が記載され、また、マイナス極性の方向が、黒塗り記号で特定されているので、目視確認で、容易に基板上の部品チェックができる。
また、本実施例では、特に、ＭＯＳトランジスタＱ１として、ソースＳドレインＤ間のＯＮ抵抗が、２５ｍΩ以上、３５ｍΩ以下となる素子を使用している。そのため、例えば、駆動電流（ドレイン電流ＩＤ）２．５Ａを定常的に流しても、ＭＯＳトランジスタＱ１における電圧降下は、０．１Ｖ以下であり、また、損失電力も０．２２Ｗ（=2.5*2.5*35/1000）程度に抑制される。なお、ＯＮ抵抗は、ＶＧＳ＝－１０Ｖ，ＩＤ＝－４．５Ａにおけるパルス駆動での測定結果である。
また、トランジスタＱ２とトランジスタＱ３は、各々のソース端子ＳにトランジスタＱ１のドレイン端子Ｄの電圧を受けている。したがって、ＭＯＳトランジスタＱ１がＯＮ状態において、Ｈレベルの制御信号ＳＴＢＹ／ＰＷＭに基づいてトランジスタＴｒ２／Ｔｒ３がＯＮ動作すると、これに呼応して通電状態に移行するバイアス抵抗Ｒｂ２／Ｒｂ３の両端電圧に基づいて、ＭＯＳトランジスタＱ２，Ｑ３もＯＮ動作する。そのため、ＭＯＳトランジスタＱ２，Ｑ３のドレイン端子Ｄには、ＯＮ状態のトランジスタＱ１を経由して、各々、直流電圧１２Ｖが出力されることになる。
この直流電圧１２Ｖは、ＭＯＳトランジスタＱ２のドレイン端子Ｄから、制御信号ＳＴＢＹとして出力され、また、ＭＯＳトランジスタＱ３のドレイン端子Ｄからは、制御信号ＰＷＭとして出力される。そして、制御信号ＳＴＢＹは、プルダウン抵抗Ｒｐｄによるプルダウン状態で、バックライト部ＢＬのBL_EN 端子（back light enable ）に供給され、制御信号ＰＷＭは、プルダウン抵抗Ｒｐｄによるプルダウン状態で、バックライト部ＢＬのPWM 端子（pulse width modulation）に供給されている。
本実施例では、プルダウン抵抗Ｒｐｄを、何れも３３ｋΩ程度に設定することで、直流電圧１２Ｖ（ＳＴＢＹ／ＰＷＭ）に起因してプルダウン抵抗Ｒｐｄに流れる電流を、０．３６ｍＡ程度に抑制している。そのため、ＭＯＳトランジスタＱ２、Ｑ３として高価な素子を選択する必要がなくなり、本実施例では、ソースＳドレインＤ間のＯＮ抵抗が、２．５Ω以上、３．８Ω以下となる素子を使用している。なお、ＯＮ抵抗は、ＶＧＳ＝－４．５Ｖ，ＩＤ＝－１００ｍＡにおけるパルス駆動での測定結果である。
次に、バックライト部ＢＬについて説明すると、バックライト部ＢＬは、縦横に整列配置されたＮ×Ｍ個の発光ダイオード（ＬＥＤ）と、負論理の駆動パルスを出力して、Ｎ×Ｍ個の発光ダイオードを同期的に点灯駆動するドライバＤＶＬと、を有して構成されている。このドライバＤＶＬは、内部動作を動作可能（enable）にするか否かを規定するBL_EN 端子と、負論理の駆動パルスのデューティ比を、１０％～１００％の範囲の正論理で規定するPWM 端子と、駆動パルスを出力する出力端子LED1～LEDnと、を有して構成されている。
先に説明した通り、BL_EN 端子には、給電制御回路ＳＰＹから制御信号ＳＴＢＹが供給され、PWM 端子には、制御信号ＰＷＭが供給されている。そして、制御信号ＳＴＢＹがＨレベル（１２Ｖ）の場合には、ドライバＤＶＬの内部回路が動作して、出力端子LED1～LEDnから駆動パルスが出力可能となる。この駆動パルスは、制御信号ＰＷＭを論理反転させた負論理パルスとなる。
このように、実施例の駆動パルスは、PWM 端子に供給される制御信号ＰＷＭを論理反転させた負論理パルスであるので、制御信号ＰＷＭのデューティ比が１００％に近いほど、出力端子LED1～LEDnのＬレベル期間が長くなり、発光ダイオードに流れる平均電流が上がることで、バックライト光が明るくなる。一方、デューティ比が１０％に近いほど、発光ダイオードの平均電流が下がることで、バックライト光が暗くなる。
したがって、制御信号（制御パルス）ＰＷＭのデューティ比を適宜に変更することで、バックライト光の発光強度を変更することもできる。例えば、遊技者が不在のデモ状態では、バックライト光を暗くすることもできる。但し、本実施例では、このような発光制御の煩雑さを回避するため、制御信号のデューティ比を１００％に維持しており、制御信号ＰＷＭは、パルス状に変化することなく、動作状態では定常的にＨレベル（１２Ｖ）を維持している。そのため、ドライバＤＶＬの出力端子LED1～LEDnは、バックライト部ＢＬの動作状態では、定常的にＬレベルを維持することになる。
ところで、BL_EN 端子と、PWM 端子は、何れも、プルダウン抵抗Ｒｐｄを経由してグランドに接続されている。したがって、ＭＯＳトランジスタＱ２がＯＦＦ状態であって、制御信号ＳＴＢＹがＨｉＺ状態の場合には、ドライバＤＶＬが非動作状態となって、出力端子LED1～LEDnがＨｉＺ状態となるので、全ての発光ダイオードは消灯状態となる。
また、ＭＯＳトランジスタＱ３がＯＦＦ状態であって、制御信号ＰＷＭがＨｉＺ状態の場合には、例え、制御信号ＳＴＢＹがＨレベルであっても、デューティ比が０％に維持されることで、出力端子LED1～LEDnがＨレベル（１２Ｖ）を維持して全ての発光ダイオードは消灯状態となる。したがって、有意な画像データが転送されない電源投入時や、給電制御回路ＳＰＹの動作異常時には、バックライトが消灯することになり、その結果、不自然な画像表示が未然に回避される。バッファ回路ＳＢＵＦの４本の入力端子とグランドの間に、プルダウン抵抗Ｒｐｄを接続するのも同じ意図に基づく。
続いて、トランジスタＴｒ４とＭＯＳトランジスタＱ４を有する第４スイッチ回路と、メイン液晶表示部ＭＯＮＩとの関係について説明する。先に説明した通り、第４スイッチ回路のトランジスタＴｒ４は、制御信号ＰＳ２のＨ／Ｌレベルに基づいてＯＮ／ＯＦＦ動作する。
一方、ＭＯＳトランジスタＱ４は、そのソース端子Ｓに、演出インタフェイス基板２２が給電する直流電圧５Ｖを受けており、トランジスタＴｒ１がＯＮ動作すると、これに呼応して通電状態に移行するバイアス抵抗Ｒｂ４の両端電圧に基づいて、ＭＯＳトランジスタＱ４もＯＮ動作して、ドレイン端子Ｄに直流電圧５Ｖを出力する。
この直流電圧５Ｖは、ＲＣフィルタ回路とツェナーダイオードを経由して、図５に示す液晶表示部ＭＯＮＩに給電され、液晶表示部ＭＯＮＩの電源電圧として活用される。本実施例では、特に、ＭＯＳトランジスタＱ４として、ソースＳドレインＤ間のＯＮ抵抗が、４８ｍΩ以上、６５ｍΩ以下となる素子を使用している。そのため、例えば、駆動電流（ドレイン電流ＩＤ）＝１．５Ａを定常的に流しても、ＭＯＳトランジスタＱ１における電圧降下は、０．１Ｖ以下であり、また、損失電力も０．１５Ｗ（=1.5*1.5*65/1000）程度に抑制される。なお、ＯＮ抵抗は、ＶＧＳ＝－４．５，ＩＤ＝－２．５Ａにおけるパルス駆動での測定結果である。
続いて、図６（ｂ）～図６（ｊ）に基づいて、給電制御回路ＳＰＹの回路動作について説明する。複合チップ５０は、電源投入後、システムリセット信号ＳＹＳがＬレベルを維持するアサート期間を経て、制御動作を開始する（図６（ｄ）のタイミングＴ１）。そして、複合チップ５０の演出制御ＣＰＵ６３は、タイミングＴ１から１０００ｍＳ後に、制御信号ＰＳ１，ＰＳ２をＨレベルに遷移させる（タイミングＴ２）。
すると、Ｈレベルの制御信号ＰＳ１に基づいて、ＭＯＳトランジスタＱ１がＯＮ動作して、バックライト部ＢＬへの直流１２Ｖの給電が開始される。また、Ｈレベルの制御信号ＰＳ２に基づいて、ＭＯＳトランジスタＱ４がＯＮ動作して、液晶表示部ＭＯＮＩへの直流５Ｖの給電が開始される。但し、このタイミングＴ２の時点では、制御信号ＳＴＢＹ，ＰＷＭが共に、Ｌレベルのままであるので、バックライト部ＢＬが発光することはない。したがって、液晶表示部ＭＯＮＩが如何に動作しても、不自然な画像が表示されるおそれはない。
次に、演出制御ＣＰＵ６３は、タイミングＴ２から５ｍＳ程度経過した後に、表示クロックと表示回路７４の初期化動作を開始する。この制御内容については、後で詳述するが、これらの動作は、ＶＤＰ回路５２の動作を開始するまでの初期化動作の一つであり、この段階では、表示装置ＤＳ１に有意な画像信号が出力されることはない。
その後、演出制御ＣＰＵ６３は、表示レジスタを適宜に初期設定した後、表示回路７４とＬＶＤＳ回路８０の動作を開始させる（タイミングＴ４）。そのため、タイミングＴ４以降は、有意な画像信号としてのＬＶＤＳ信号が、表示装置ＤＳ１に１／６０秒毎に繰り返し出力されることになる（図６（ｆ）参照）。
但し、タイミングＴ４の時点では、制御信号ＰＷＭがＬレベルを維持しているので、バックライト光が発光することはない。すなわち、演出制御ＣＰＵ６３は、タイミングＴ３で、制御信号ＳＴＢＹをＨレベルに遷移させて、ドライバＤＶＬを動作可能状態に制御するが、タイミングＴ４の時点は、まだ制御信号ＰＷＭ＝Ｌであって、駆動パルスのデューティ比が０％であることから、バックライト部ＢＬの消灯状態が維持される。
一方、演出制御ＣＰＵ６３は、表示回路７４とＬＶＤＳ回路８０の動作を開始させた後（図２１のＳＳ４）、３００ｍＳ以上経過したタイミングＴ５の時点で、制御信号ＰＷＭをＨレベルに遷移させ（図２１のＳＳ６）、バックライト部ＢＬを、デューティ比１００％の発光状態に遷移させる。そして、タイミングＴ５の動作を、例えば、タイマ割込み処理で実行する場合には、タイミングＴ５の時点では、液晶表示部ＭＯＮＩは、既に、有意な画像信号としてのＬＶＤＳ信号を１／６０秒毎に繰り返し受けているので、その画像信号に基づいた画像が表示されることになる。すなわち、図２１のステップＳＳ６の処理の後、直ちに定常処理（図２２のＳＴ４～ＳＴ１４）が開始されるので、タイミングＴ５の時点では、ディスプレイリストＤＬに基づく初期画面が表示される。
但し、図２１に示すように、演出制御ＣＰＵ６３が、３００ｍＳの待機処理（図２１のステップＳＳ５）を実行する場合には、タイミングＴ５では、未だ、ディスプレイリストＤＬが発行されていないので、表示内容は、電源投入後のＶＲＡＭ（フレームバッファＦＢａ）に基づく画面となる。したがって、かかる点を考慮すると、電源投入後、ＶＲＡＭ（特にフレームバッファＦＢａ，ＦＢｂ）をゼロクリアするのが好適であるが、仮に、ゼロクリアしなくても、ランダムな画像が表示されるのは、遊技ホールの営業開始時のせいぜい一瞬であるので、何ら問題がない。すなわち、図２１のステップＳＳ６の処理の後、直ちに定常処理（図２２のＳＴ４～ＳＴ１４）が開始され、ディスプレイリストＤＬに基づく初期画面が表示される。
ところで、本実施例では、タイミングＴ２からタイミングＴ４までのプログラム実行時間が、２０ｍＳ以内となるようプログラム設計されている。これは、実施例で使用する表示装置ＤＳ１は、液晶表示部ＭＯＮＩへの電源投入から、所定時間τ（例えば２０ｍＳ）以内に画像信号（ＬＶＤＳ信号）の送信を開始すべきことを推奨しているからである。
本実施例において、制御信号ＰＳ２を使用して、液晶表示部ＭＯＮＩへの給電タイミングを、１秒程度遅らせるのも、上記の要請に基づくものであり、もし、電源投入と同時に液晶表示部ＭＯＮＩへの給電を開始すると、その後、所定時間τ（例えば２０ｍＳ）以内にＬＶＤＳ信号の送信を開始することは、アサート期間やプログラム実行時間（ＳＰ１～ＳＰ１０の処理時間）から、とても無理である（タイミングＴ４参照）。
以上、メイン表示装置ＤＳ１について、詳細に説明したが、サブ表示装置ＤＳ２についても、動作内容は、実質的に同様であり、図６（ｂ）の動作をすることで、サブ液晶表示部ＭＯＮＩとバックライト部ＢＬが整合的に動作して不適切な表示が生じないよう構成されている。
また、サブ表示装置ＤＳ２は、ＶＤＰ回路５２から受ける水平同期信号ＨＳと垂直同期信号ＶＳに基づいて、図４２に示すと同様の動作をしている。但し、サブ制御装置ＤＳ２も、水平同期信号ＨＳや垂直同期信号ＶＳに基づくことなく、データ有効信号ＥＮＡＢに基づいて動作する構成を採るのも好適である。なお、データ有効信号ＥＮＡＢは、サブ表示装置ＤＳ２に対しては、離散的なＤＥ信号の形式ではなく、連続信号ＥＮＡＢとして伝送される（図１４（ａ）右下部参照）。
次に、図３（ａ）に戻って、パチンコ機ＧＭの全体回路構成を説明する。図３（ａ）に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）をＡＣ２４Ｖと共に出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、音声演出用の回路素子ＳＮＤを搭載した演出インタフェイス基板２２と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出、音声演出、及び画像演出を統一的に実行する演出制御基板２３と、演出制御基板２３と表示装置ＤＳ１，ＤＳ２の間に位置する液晶インタフェイス基板２４と、主制御基板２１から受けた制御コマンドＣＭＤ’に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６と、を中心に構成されている。
なお、演出インタフェイス基板２２と、演出制御基板２３と、液晶インタフェイス基板２４とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。
図示の通り、主制御基板２１が出力する制御コマンドＣＭＤ’は、払出制御基板２５に伝送される。一方、主制御基板２１が出力する制御コマンドＣＭＤは、演出インタフェイス基板２２を経由して演出制御基板２３に伝送される。ここで、制御コマンドＣＭＤ，ＣＭＤ’は、何れも１６ｂｉｔ長であるが、８ｂｉｔ長毎に２回に分けてパラレル送信される。
主制御基板２１と払出制御基板２５には、ワンチップマイコンを含むコンピュータ回路が搭載されている。また、演出制御基板２３には、ＶＤＰ回路（Video Display Processor ）５２や内蔵ＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。そこで、これらの制御基板２１、２５、２３と、演出インタフェイス基板２２や液晶インタフェイス基板２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２３、及び払出制御部２５と言うことがある。なお、主制御部２１に対して、演出制御部２３と、払出制御部２５がサブ制御部となる。
また、このパチンコ機ＧＭは、図３（ａ）の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された内枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。
図３（ａ）の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、バックアップ電源基板３３と、払出制御基板２５と、発射制御基板２６と、枠中継基板３６と、モータ／ランプ駆動基板３７と、が含まれており、これらの回路基板が、内枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２３が、表示装置ＤＳ１，ＤＳ２やその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された集中接続コネクタＣ１～Ｃ３によって電気的に接続されている。
電源基板２０は、遊技ホールから配電される交流電圧ＡＣ２４Ｖに基づいて、三種類の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）を生成し、各直流電圧を、集中接続コネクタＣ２を経由して、演出インタフェイス基板２２に配電している。また、三種類の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）は、交流電圧ＡＣ２４Ｖと共に、払出制御基板２５に配電される。そして、払出制御基板２５に配電された直流電圧（３５Ｖ，１２Ｖ，５Ｖ）は、バックアップ電源ＢＡＫと共に、集中接続コネクタＣ１を経由して、主制御基板２１に配電されるよう構成されている。
直流３５Ｖは、遊技球の発射動作に関し、球送りソレノイドや発射ソレノイドの駆動電源、及び、電動式チューリップ（可変入賞装置）や大入賞口１６を開閉駆動する電磁ソレノイドの駆動電源として使用される。また、直流１２Ｖは、各制御基板から制御されるＬＥＤランプやモータの駆動電源、及びデジタルアンプの電源電圧として使用され、一方、直流５Ｖは、払出制御基板２５や主制御基板２１のワンチップマイコンの電源電圧、及び、各制御基板に搭載された論理素子の電源電圧として使用される。また、直流５Ｖは、演出インタフェイス基板２２のＤＣ／ＤＣコンバータでレベル降下された後、レベル降下された各種レベルの電圧が、各種コンピュータ回路（複合チップ５０や音声プロセッサ２７など）の電源電圧として使用される。
バックアップ電源ＢＡＫは、電源遮断後、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭのデータを保持するためのＤＣ５Ｖの直流電源であり、例えば、電気二重層コンデンサで実現される。この実施例では、専用のバックアップ電源基板３３が設けられており、バックアップ電源基板３３に配置された電気二重層コンデンサは、払出制御基板２５から受ける直流電圧５Ｖによって遊技動作中に充電されるよう構成されている。
一方、電源遮断後は、バックアップ電源ＢＡＫが、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭのデータを保持するので、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる。なお、バックアップ電源基板３３には、少なくとも数日は、各ワンチップマイコンの内蔵ＲＡＭの記憶内容を保持可能な電気二重層コンデンサが配置されている。
ところで、本実施例では、従来の機器構成とは異なり、交流電圧ＡＣ２４Ｖの異常低下を示す電源異常信号ＡＢＮは、電源基板２０ではなく、払出制御基板２５の電源モニタ部ＭＮＴにおいて生成されるよう構成されている。電源モニタ部ＭＮＴは、図３（ｂ）に示す通り、電源基板２０から受けるＡＣ２４Ｖを整流する全波整流回路と、全波整流回路の出力を受けて通電発光するフォトダイオードＤと、電源基板２０から受ける直流電圧５Ｖを電源とし、フォトダイオードＤの発光に基づいてＯＮ動作するフォトトランジスＴＲと、フォトトランジスＴＲのＯＮ動作に基づいてＨレベルの検出信号ＡＢＮ（電源異常信号）を出力する出力部と、を有して構成されている。なお、フォトダイオードＤと、フォトトランジスＴＲとで、フォトカプラＰＨを構成している。
上記の構成において、電源投入後、フォトカプラＰＨが速やかにＯＮ状態になることで、電源異常信号ＡＢＮが正常レベル（Ｈ）となる。しかし、その後、交流電源が何らかの理由（正常には電源遮断）で異常降下すると、フォトカプラＰＨがＯＦＦ状態に変化することで、電源異常信号ＡＢＮが異常レベル（Ｌ）に変化する。この電源異常信号ＡＢＮは、払出制御基板２５のワンチップマイコンに伝送されると共に、集中接続コネクタＣ１を経由して、主制御基板２１のワンチップマイコンにも伝送されるよう構成されている。したがって、異常レベルの電源異常信号ＡＢＮを受けた各ワンチップマイコンは、必要な情報を、各々の内蔵ＲＡＭに記憶するバックアップ処理を実行することになる。先に説明した通り、内蔵ＲＡＭの情報は、バックアップ電源ＢＡＫによって維持されるので、電源遮断前の遊技動作が電源投入後に再開可能となる。
図３（ａ）に示す通り、演出インタフェイス基板２２には、音声プロセッサ２７などの音声回路ＳＮＤが搭載され、演出制御基板２３には、ＶＤＰ回路５２や内蔵ＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。以下、内蔵ＣＰＵ回路をＣＰＵ回路と略称することがある。
演出インタフェイス基板２２には、電源投入時に、電源電圧の上昇を検知して各種のリセット信号ＲＴ３，ＲＴ４を生成するリセット回路ＲＳＴ３，ＲＳＴ４が搭載されている。先ず、リセット回路ＲＳＴ３は、電源基板２０から配電された直流電圧１２Ｖと５Ｖに基づいて、リセット信号ＲＴ３を生成している。そして、リセット信号ＲＴ３は、音声メモリ２８だけを電源リセットして、そのまま演出制御基板２３に伝送される。
演出制御基板２３に伝送されたリセット信号ＲＴ３は、図７（ａ）に示す通り、ＡＮＤゲートＧ１において、ＷＤＴ（Watch Dog Timer ）回路５８の出力とＡＮＤ演算され、システムリセット信号ＳＹＳとして、ＣＰＵ回路５１やＶＤＰ回路５２を電源リセットしている（図７（ａ）及び図７（ｄ）参照）。
リセット回路ＲＳＴ３が生成するリセット信号ＲＴ３は、電源投入後、電源リセット信号として所定時間Ｌレベルを維持した後、Ｈレベルに上昇する。しかし、その後、直流電圧１２Ｖ又は直流電圧５Ｖの何れか一以上が降下した場合（通常は電源遮断時）には、リセット信号ＲＴ３のレベル降下に対応して、システムリセット信号ＳＹＳもＬレベルに降下するので、演出制御基板２３のＣＰＵ回路５１とＶＤＰ回路５２は動作停止状態となる。
このシステムリセット信号ＳＹＳは、ＷＤＴ回路５８の出力（正常時にはＨレベル）に基づいても変化するので、リセット信号ＲＴ３＝Ｈの状態で、プログラム暴走時などに起因して、ＷＤＴ回路５８の出力がＬレベルに降下することに対応して、システムリセット信号ＳＹＳもＬレベルに変化して、ＣＰＵ回路５１やＶＤＰ回路５２を異常リセットする（図７（ｄ）参照）。
一方、リセット回路ＲＳＴ４は、電源基板２０から配電された５Ｖを降下して生成された３．３Ｖに基づいて、リセット信号ＲＴ４を生成している。このリセット信号ＲＴ４は、電源投入時の電源リセット信号として、音声プロセッサ２７を電源リセットしている。
図示の通り、リセット回路ＲＳＴ４には、演出制御基板２３から返送されたシステムリセット信号ＳＹＳも供給されているので、ＣＰＵ回路５１やＶＤＰ回路５２の異常リセット時には、これらの回路の異常リセットに同期して、音声プロセッサ２７も異常リセットされる。この結果、音声演出は、画像演出やランプ演出と共に初期状態に戻ることになり、不自然な音声演出が継続するおそれがない。
次に、枠側部材ＧＭ１たる払出制御基板２５と、盤側部材ＧＭ２たる主制御部２１には、各々、リセット回路ＲＳＴ１，ＲＳＴ２が搭載されており、電源投入時に電源リセット信号が生成され、各コンピュータ回路が電源リセットされるよう構成されている。
このように、本実施例では、主制御部２１と、払出制御部２５と、演出インタフェイス基板２２に、各々、リセット回路ＲＳＴ１～ＲＳＴ４を配置しており、システムリセット信号ＳＹＳが回路基板間で伝送されることがない。すなわち、システムリセット信号ＳＹＳを伝送する配線ケーブルが存在しないので、配線ケーブルに重畳するノイズによって、コンピュータ回路が異常リセットされるおそれが解消される。
但し、主制御部２１や払出制御部２５に設けられたリセット回路ＲＳＴ１，ＲＳＴ２は、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２５のＣＰＵから、定時的なクリアパルスを受けない場合には、各ＣＰＵは強制的にリセットされる。
また、主制御部２１には、係員が操作可能な初期化スイッチＳＷが配置されており、電源投入時、初期化スイッチＳＷがＯＮ操作されたか否かを示すＲＡＭクリア信号ＣＬＲが出力されるよう構成されている。このＲＡＭクリア信号ＣＬＲは、主制御部２１と払出制御部２５のワンチップマイコンに伝送され、各制御部２１，２５のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定している。
また、先に説明した通り、主制御部２１及び払出制御部２５のワンチップマイコンは、払出制御部２５に配置された電源モニタＭＮＴから電源異常信号ＡＢＮを受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。
図３（ａ）に示す通り、主制御部２１は、払出制御部２５から、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２５の初期動作が完了したことを主制御部２１に通知する信号である。
また、主制御部２１は、遊技盤上の各入賞口１６～１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。
先に説明した通り、演出インタフェイス基板２２は、集中接続コネクタＣ２を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３５Ｖ）を受けている（図３（ａ）及び図７（ａ）参照）。直流電圧１２Ｖは、デジタルアンプ２９の電源電圧であると共に、ＬＥＤランプなどの駆動電圧として使用される。また、直流電圧３５Ｖは、遊技枠の適所に配電されて可動物を往復移動させるソレノイドの駆動電圧として使用される。
一方、直流電圧５Ｖは、演出インタフェイス基板２２各所の回路素子の電源電圧として供給されると共に、２つのＤＣ／ＤＣコンバータＤＣ１，ＤＣ２に供給されて３．３Ｖと１．０Ｖが生成される（図７（ａ）参照）。生成された直流電圧３．３Ｖと１．０Ｖは、各々、Ｉ／Ｏ（入出力）用と、チップコア用の電源電圧として音声プロセッサ２７に供給される。また、直流電圧３．３Ｖは、リセット回路ＲＳＴ４が生成する電源リセット信号ＲＴ４の基礎電圧となる。
演出インタフェイス基板２２に配電された直流電圧５Ｖは、ＤＣ／ＤＣコンバータＤＣ１で生成された３．３Ｖと共に、演出制御基板２３に配電される。そして、演出制御基板２３に配電された直流電圧３．３Ｖは、電源電圧として、複合チップ５０や、ＰＲＯＭ５３及びＣＧＲＯＭ５５に供給される。
図７（ａ）に示す通り、演出制御基板２３には、２つのＤＣ／ＤＣコンバータＤＣ３，ＤＣ４が配置されており、各々に供給される直流電圧５Ｖに基づいて、１．５Ｖと１．０５Ｖを生成している。ここで、直流電圧１．０５Ｖは、複合チップ５０のチップコア用の電源電圧であり、直流電圧１．５Ｖは、ＤＲＡＭ５４とのＩ／Ｏ（入出力）用の電源電圧である。したがって、直流電圧１．５Ｖは、電源電圧として、ＤＲＡＭ５４にも供給される。
図３（ａ）に示す通り、演出インタフェイス基板２２は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けて、演出制御基板２３に転送している。より詳細には、図７（ａ）に示す通りであり、制御コマンドＣＭＤとストローブ信号ＳＴＢは、入力バッファ４０を経由して、演出制御基板２３の複合チップ５０（ＣＰＵ回路５１）に転送される。ここで、ストローブ信号ＳＴＢは、受信割込み信号IRQ_CMD であり、演出制御ＣＰＵ６３は、受信割込み信号IRQ_CMD を受けて起動される割込み処理プログラム（割込みハンドラ）に基づいて、制御コマンドＣＭＤを取得している。
図７（ａ）に示す通り、演出インタフェイス基板２２の入力バッファ４４は、枠中継基板３５，３６からチャンスボタン１１や音量スイッチＶＬＳＷのスイッチ信号を受け、各スイッチ信号を演出制御基板２３のＣＰＵ回路５１に伝送している。具体的には、音量スイッチＶＬＳＷの接点位置（０～７）を示すエンコーダ出力の３ｂｉｔ長と、チャンスボタン１１のＯＮ／ＯＦＦ状態を示す１ｂｉｔ長をＣＰＵ回路５１に伝送している。
また、演出インタフェイス基板２２には、ランプ駆動基板３０やモータランプ駆動基板３１が接続されると共に、枠中継基板３５，３６を経由して、ランプ駆動基板３７にも接続されている。図示の通り、ランプ駆動基板３０に対応して、出力バッファ４２が配置され、モータランプ駆動基板３１に対応して、入力バッファ４３ａと出力バッファ４３ｂが配置されている。なお、図７（ａ）では、便宜上、入力バッファ４３ａと出力バッファ４３ｂを総称して、入出力バッファ４３と記載している。入力バッファ４３ａは、可動演出体たる役物の現在位置（演出モータＭ１～Ｍｎの回転位置）を把握する原点センサの出力ＳＮ０～ＳＮｎを受けて、演出制御基板２３のＣＰＵ回路５１に伝送している。
ランプ駆動基板３０、モータランプ駆動基板３１、及び、ランプ駆動基板３７には、同種のドライバＩＣが搭載されており、演出インタフェイス基板２２は、演出制御基板２３から受けるシリアル信号を、各ドライバＩＣに転送している。シリアル信号は、具体的には、ランプ（モータ）駆動信号ＳＤＡＴＡとクロック信号ＣＫであり、駆動信号ＳＤＡＴＡがクロック同期方式で各ドライバＩＣに伝送され、多数のＬＥＤランプや電飾ランプによるランプ演出や、演出モータＭ１～Ｍｎによる役物演出が実行される。
本実施例の場合、ランプ演出は、三系統のランプ群ＣＨ０～ＣＨ２によって実行されており、ランプ駆動基板３７は、枠中継基板３５，３６を経由して、ＣＨ０のランプ駆動信号ＳＤＡＴＡ０を、クロック信号ＣＫ０に同期して受けている。なお、シリアル信号として伝送される一連のランプ駆動信号ＳＤＡＴＡ０は、動作制御信号ＥＮＡＢＬＥ０がアクティブレベルに変化したタイミングで、ドライバＩＣからランプ群ＣＨ０に出力されることで一斉に点灯状態が更新される。
以上の点は、ランプ駆動基板３０についても同様であり、ランプ駆動基板３０のドライバＩＣは、ランプ群ＣＨ１のランプ駆動信号ＳＤＡＴＡ１を、クロック信号ＣＫ１に同期して受け、動作制御信号ＥＮＡＢＬＥ１がアクティブレベルに変化したタイミングで、ランプ群ＣＨ１の点灯状態を一斉に更新している。
一方、モータランプ駆動基板３１に搭載されたドライバＩＣは、クロック同期式で伝送されるランプ駆動信号を受けてランプ群ＣＨ２を駆動すると共に、クロック同期式で伝送されるモータ駆動信号を受けて、複数のステッピングモータで構成された演出モータ群Ｍ１～Ｍｎを駆動している。なお、ランプ駆動信号とモータ駆動信号は、一連のシリアル信号ＳＤＡＴＡ２であって、クロック信号ＣＫ１に同期してシリアル伝送され、これを受けたドライバＩＣは、動作制御信号ＥＮＡＢＬＥ２がアクティブレベルに変化するタイミングで、ランプ群ＣＨ２やモータ群Ｍ１～Ｍｎの駆動状態を更新する。
続いて、音声回路ＳＮＤについて説明する。図７（ａ）に示す通り、演出インタフェイス基板２２には、演出制御基板２３のＣＰＵ回路５１（演出制御ＣＰＵ６３）から受ける指示に基づいて音声信号を再生する音声プロセッサ（音声合成回路）２７と、再生される音声信号の元データである圧縮音声データなどを記憶する音声メモリ２８と、音声プロセッサ２７から出力される音声信号を受けるデジタルアンプ２９と、が搭載されている。
音声プロセッサ２７は、内部回路の異常動作時に、内部回路の設定値を自動的にデフォルト値（初期値）にリセットするＷＤＴ回路と、音声制御レジスタＳＲＧとを内蔵して構成されている。そして、音声プロセッサ２７は、演出制御ＣＰＵ６３から音声制御レジスタＳＲＧに受ける動作パラメータ（音声コマンドによる設定値）に基づいて、音声メモリ２８をアクセスして、必要な音声信号を再生して出力している。
図７（ａ）に示す通り、音声プロセッサ２７と、音声メモリ２８とは、２６ｂｉｔ長の音声アドレスバスと、１６ｂｉｔ長の音声データバスで接続されている。そのため、音声メモリ２８には、１Ｇｂｉｔ（＝２２６×１６）のデータが記憶可能となる。
音声制御レジスタＳＲＧは、レジスタバンク１～レジスタバンク６に区分され、各々、００Ｈ～ＦＦＨのレジスタ番号で特定される。したがって、所定の設定動作は、レジスタバンクを特定した上で、演出制御ＣＰＵ６３が、所定のレジスタ番号（１バイト長）の音声制御レジスタＳＲＧに、１バイト長の動作パラメータを書込むことで実現される。
本実施例の場合、音声制御レジスタＳＲＧのレジスタ番号（００Ｈ～ＦＦＨ）は、演出制御ＣＰＵ６３のアドレス空間ＣＳ３に対応しており、例えば、レジスタ番号ＸＸＨの音声制御レジスタＳＲＧに、動作パラメータＹＹＨを設定する場合には、演出制御ＣＰＵ６３は、アドレス空間ＣＳ３のゼロ番地にＸＸＨを書込み、次に、１番地にＹＹＨを書込むことになる。すなわち、演出制御ＣＰＵ６３は、そのデータバスにＸＸＨとＹＹＨを、この順番に書き出すことになる。なお、本明細書において、添え字Ｈや、０Ｘ／０ｘの接頭記号は、数値が１６進数表示であることを示している。
また、本明細書において、アドレス空間ＣＳ０～ＣＳ７とは、揮発性の有無を含むメモリ種別や、データバス幅（８／１６／３２ビット）を、各々、規定可能なＣＰＵ回路５１にとって外部メモリを意味する（内蔵メモリを除く）。このアドレス空間ＣＳ０～ＣＳ７は、異なるチップセレクト信号ＣＳ０～ＣＳ７で選択され、READ／WRITE アクセス時に機能するREAD／WRITE 制御信号がメモリ種別に対応して最適化できるよう設定可能に構成されている。なお、この設定動作は、バスステートコントローラ６６に対して実行される。
図７（ｅ）は、演出制御ＣＰＵ６３による音声レジスタＳＲＧへの設定動作を図示したものであり、２ｂｉｔ長のアドレスバスＡ１－Ａ０と、１バイト長のデータバスＤ７－Ｄ０の内容が示されている。なお、本実施例では、チップセレクト信号ＣＳ３は、アドレス空間ＣＳ３をアクセスする場合に、自動的にアクティブになるよう、電源投入時に設定されるが、この点は図９や図１６に関して後述する。
何れにしても、本実施例の場合、音声メモリ２８に記憶された圧縮音声データは、１３ｂｉｔ長のフレーズ番号ＮＵＭ（０００Ｈ～１ＦＦＦＨ）で特定されるフレーズ（phrase）圧縮データであり、一連の背景音楽の一曲分（ＢＧＭ）や、ひと纏まりの演出音（予告音）などが、最高８１９２種類（＝２１３）、各々、フレーズ番号ＮＵＭに対応して記憶されている。そして、このフレーズ番号ＮＵＭは、演出制御ＣＰＵ６３から音声プロセッサ２７の音声制御レジスタＳＲＧに伝送される音声コマンドの設定値（動作パラメータ）によって特定される。
前記の通り、上記の構成を有する音声メモリ２８は、リセット信号ＲＴ３で電源リセットされ、音声プロセッサ２７は、リセット信号ＲＴ４で電源リセットされる。図７（ｃ）に示す通り、リセット信号ＲＴ４は、電源投入後、所定のアサート期間ＡＳＲＴ（Ｌレベル区間）を経て、Ｈレベルに立ち上がるが、本実施例では、その後、音声プロセッサ２７の内部回路が自動的に機能して、初期化シーケンス処理が実行されるよう構成されている。なお、この初期化シーケンス処理は、所定の手順で実行される内部動作であり、初期化シーケンス処理の動作中は、演出制御ＣＰＵ６３が音声レジスタＳＲＧをアクセスすることはできない。
そして、内部動作たる初期化シーケンス処理が完了すると、ＣＰＵ回路５１に対する割込み信号IRQ_SND がＬレベルに変化し、ＣＰＵ回路５１（演出制御ＣＰＵ６３）は、割込み信号IRQ_SND に基づき割込み処理プログラムを実行する。そして、所定の命令に基づいて割込み信号IRQ_SND がＨレベルに戻されるが、その詳細については、図１８（ｃ）を参照して更に後述する。
図７（ａ）に示す通り、演出制御部２３のＣＰＵ回路５１のデータバスとアドレスバスは、液晶インタフェイス基板２４に搭載された時計回路（real time clock ）３８と演出データメモリ３９にも及んでいる。時計回路３８は、ＣＰＵ回路５１のアドレスバスの下位４ｂｉｔと、データバスの下位４ｂｉｔに接続されており、チップセレクト信号ＣＳ４で時計回路３８が選択された状態では、ＣＰＵ回路５１が、（４ｂｉｔ長アドレス値を有する）内部レジスタを任意にアクセスできるよう構成されている。
また、演出データメモリ３９は、高速アクセス可能なメモリ素子ＳＲＡＭ（Static Random Access Memory ）であって、ＣＰＵ回路５１のアドレスバスの１６ｂｉｔと、データバスの下位１６ｂｉｔに接続されており、チップセレクト信号ＣＳ４でチップ選択された状態では、ＳＲＡＭ（演出データメモリ）３９に記憶されている遊技実績情報その他が、ＣＰＵ回路５１から適宜にＲ／Ｗアクセスされるようになっている。なお、チップセレクト信号ＣＳ４で選択されるアドレス空間ＣＳ４において、０番地から１５番地までは時計回路３８に付番されているので、ＳＲＡＭ３９では使用しない。
時計回路３８と演出データメモリ３９は、不図示の二次電池で駆動されており、この二次電池は、遊技動作中、電源基板２０からの給電電圧によって適宜に充電される。そのため、電源遮断後も、時計回路３８の計時動作が継続され、また、演出データメモリ３９に記憶された遊技実績情報が、永続的に記憶保持されることになる（不揮発性を付与）。なお、時計回路（ＲＴＣ）３８は、ＣＰＵ回路５１に対して、割込み信号IRQ_RTC を出力可能に構成されている（ＲＴＣ割込み）。このＲＴＣ割込みには、日、曜日、時、分、秒が特定可能なアラーム割込みと、所定時間経過後に起動されるタイマ割込みが存在するが、本実施例では、毎日の営業終了時に、日々の遊技実績情報を更新するアラーム割込みを活用している。
図７（ａ）の右側に示す通り、演出制御基板２３には、ＣＰＵ回路５１やＶＤＰ回路５２を内蔵する複合チップ５０と、ＣＰＵ回路５１の制御プログラムを記憶する制御メモリ（ＰＲＯＭ）５３と、大量のデータを高速にアクセス可能なＤＲＡＭ（Dynamic Random Access Memory）５４と、演出制御に必要な大量のＣＧデータを記憶するＣＧＲＯＭ５５と、が搭載されている。
図１０に関して後述するように、制御メモリ（ＰＲＯＭ）５３は、本実施例では、チップセレクト信号ＣＳ０で選択されるアドレス空間ＣＳ０に位置付けされている。また、ＤＤＲ（Double-Data-Rate 3）で構成されるＤＲＡＭ（Dynamic Random Access Memory）５４は、チップセレクト信号ＣＳ５で選択されるアドレス空間ＣＳ５に位置付けされている。
図８（ａ）は、演出制御部２３を構成する複合チップ５０について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ５０には、所定時間毎にディスプレイリストＤＬを発行するＣＰＵ回路５１と、発行されたディスプレイリストＤＬに基づいて画像データを生成して表示装置ＤＳ１，ＤＳ２を駆動するＶＤＰ回路５２とが内蔵されている。そして、ＣＰＵ回路５１とＶＤＰ回路５２とは、互いの送受信データを中継するＣＰＵＩＦ回路５６を通して接続されている。
なお、ＶＤＰ回路５２には、音声プロセッサ２７と同等の機能を発揮する音声回路ＳＮＤが内蔵されているが、これから説明する最初の実施例では、音声回路ＳＮＤを活用していない。但し、最後に説明する実施例のように、ＶＤＰ回路５２に内蔵された音声回路ＳＮＤを活用すれば、音声メモリ２８や音声プロセッサ２７の配置が不要となる。
先ず、ＣＰＵ回路５１は、発振器ＯＳＣ１の発振出力（例えば１００／３ＭＨｚ）をHCLKI 端子に受けて、これを周波数逓倍（例えば８逓倍）して、２６６．７ＭＨｚ程度のＣＰＵ動作クロックとしている（図１４（ｂ）参照）。ここで、発振器ＯＳＣ１は、スペクトラムス拡散波を出力するよう構成されることで、電波障害／電磁妨害を防止するＥＭＩ（Electromagnetic Interference）対策を図っている。
ところで、本実施例の場合、ＣＰＵ動作クロックを、発振器ＯＳＣ１ではなく、後述する発振器ＯＳＣ２の出力に基づいて生成することも可能であり、発振器ＯＳＣ１を不要にすることもできる。しかし、発振器を単一化する構成では、ＰＬＬ回路の周波数逓倍比が、以下に説明するシステムクロックの場合と同じ固定値（例えば５）となるので、ＣＰＵ動作クロックの周波数は、ＶＤＰ回路５２のシステムクロックと同一の２００ＭＨｚ（＝４０ＭＨｚ×５）となる。
このような構成を採ると、内蔵ＣＰＵ回路５１とＶＤＰ回路５２の動作周期が共通化される利点がある一方で、ＣＰＵの動作を可能な限り高速化したい要請に反する。すなわち、ＶＤＰの動作は、ある程度以上には高速化できないので、ＣＰＵ動作の高速化の要請に確実に応えることはできない。そこで、本実施例では、ＶＤＰ回路５２とＣＰＵ回路５１の各動作周期を各々最適化するべく、２つの発振器を設けている。また、別個の発振器ＯＳＣ１を設けることで、上記したＥＭＩ対策の向上を図ることもできる。
以上を踏まえてＶＤＰ回路５２について説明すると、ＶＤＰ回路５２は、発振器ＯＳＣ１とは別の発振器ＯＳＣ２の発振出力（４０ＭＨｚ）をPLLREF端子に受け、ＰＬＬ（Phase Locked Loop ）回路で、周波数逓倍した上で、ＶＤＰ回路５２のシステムクロックとしている。ＰＬＬ回路の周波数逓倍比は、所定の設定端子への設定値で固定的に規定され、この実施例では、設定端子（３bit のPLLMD 端子）への設定値が固定値５であることから、ＶＤＰ回路５２のシステムクロックは、２００ＭＨｚ（＝４０ＭＨｚ×５）となる（図１４（ｂ）参照）。
また、本実施例では、表示回路７４Ａ～７４Ｃの動作を規定するドットクロックＤＣＫＡ～ＤＣＫＣ、及び、外付けＤＲＡＭ５４のＤＤＲクロックについても、発振器ＯＳＣ２の発振出力（４０ＭＨｚ）に基づいて生成している。すなわち、発振器ＯＳＣ２の出力（４０ＭＨｚ）は、ＶＤＰ回路５２全体のリファレンスクロックとして機能している。
図１４や図１５に関して後述するように、表示回路７４Ａ～７４Ｃは、通常、仕様の異なる表示装置を各々駆動しているので、各表示回路７４Ａ～７４Ｃの動作を規定するドットクロックＤＣＫＡ～ＤＣＫＣは、駆動対象となる表示装置の仕様に対応させる必要がある。かかる必要に基づき、本実施例では、表示回路７４Ａ～７４Ｃは、専用発振回路ＤＣＬＫＡ～ＤＣＬＫＣの出力クロック（DCLKAI～DCLKCI）の何れかを受けて、それをドットクロックＤＣＫＡ～ＤＣＫＣとすることもできるよう構成されている。
この構成を活用した場合には、後述する逓倍比や分周比の設計や、ＶＤＰレジスタＲＧｉｊへの設定処理が不要となり、ドットクロックＤＣＫＡ～ＤＣＫＣの周波数を簡単に最適化することができる。すなわち、メイン表示装置ＤＳ１のドットクロック周波数ＦＤＯＴ１に対応して発振周波数ＦＤＯＴ１の専用発振回路ＤＣＬＫＡを設け、また、サブ表示装置ＤＳ２のドットクロック周波数ＦＤＯＴ２に対応して発振周波数ＦＤＯＴ２の専用発振回路ＤＣＬＫＢを設けることも可能である。
しかし、このような構成を採る場合には、表示装置の個数に対応して、専用発振回路が必要となり、機器構成が複雑化する。そこで、本実施例では、機器構成を簡素化するため、発振器ＯＳＣ２の発振出力（４０ＭＨｚ）に基づいて、表示回路７４Ａ／７４ＢのドットクロックＤＣＫＡ／ＤＣＫＢを生成している。具体的には、図１４（ｂ）に示す通り、メイン表示装置ＤＳ１を駆動する表示回路７４Ａについて、発振器ＯＳＣ２の発振出力（４０ＭＨｚ）に、所定の逓倍処理（×１０８）と分周処理（１／４０）を施すことで、周波数１０８ＭＨｚのドットクロックＤＣＫＡを生成している。
同様に、サブ表示装置ＤＳ２を駆動する表示回路７４Ｂについても、発振器ＯＳＣ２の発振出力（４０ＭＨｚ）に、所定の逓倍処理（×１０８）と分周処理（１／１６０）を施すことで、周波数Ｆｄｏｔ＝２７ＭＨｚのドットクロックＤＣＫＢを生成している。これら逓倍比や分周比を設計することは、それなりに煩雑であり、専用の発振回路を設ける方が容易であるが、本実施例では、機器構成の簡素化を重視して、専用発振回路を設けていない。
何れにしても、ドットクロックＤＣＫＡ～ＤＣＫＣは、表示回路７４Ａ～７４Ｃ毎に個々的に設定されるが、これらドットクロックＤＣＫＡ～ＤＣＫＣを総称する場合、本明細書では、「表示クロックＤＣＫ」と称する場合がある。また、以下の説明では、ドットクロックＤＣＫＡやＤＣＫＢを、便宜上、「ドットクロックＤＣＫ」と略称することがある。
なお、本実施例では、低速ＬＶＤＳ出力の構成を採らないので、表示回路７４Ａを経由して出力されるＬＶＤＳ信号のＬＶＤＳクロックＣＬＫについても、ドットクロックＤＣＫＡと同一の生成過程を経て、周波数１０８ＭＨｚとしている。但し、本実施例では、デュアルリンク伝送路を採るので、実際のＬＶＤＳクロックＣＬＫの周波数は、図４に関して説明した通り５４ＭＨｚとなる。なお、シングルリンク伝送路を採用する場合、ＬＶＤＳクロックＣＬＫの周波数は、１０８ＭＨｚである。
上記のように、本実施例では、発振器ＯＳＣ２の発振出力（４０ＭＨｚ）が、システムクロック、ドットクロックＤＣＫ、及び、ＤＤＲクロックのリファレンスクロックとして活用される。そこで、この重要性を考慮して、発振器ＯＳＣ２をＶＤＰ回路５２と同じ電源電圧３．３Ｖで動作させると共に、出力イネーブル端子ＯＥがＨレベル（＝３．３Ｖ）であることを条件に、リファレンスクロックを発振出力するよう構成されている。そして、万一、電源電圧３．３Ｖが所定レベル以下に低下した場合には、その後、正常な演出動作は望めないので、マスク不能の割込み（ＮＭＩ）が生じるよう構成されている。
また、複合チップ５０には、HBTSL 端子が設けられ、HBTSL 端子の論理レベルに基づいて、電源投入（ＣＰＵリセット）後に実行されるブートプログラム（初期設定プログラム）が、ＣＧＲＯＭ５５に記憶されているか（HBTSL ＝Ｈ）、それ以外のメモリに記憶されているか（HBTSL ＝Ｌ）を特定している。図示の通り、この実施例では、HBTSL ＝Ｌレベルに設定されており、演出制御ＣＰＵ６３のアドレス空間ＣＳ０のゼロ番地が、ＣＧＲＯＭ以外に割り当てられ、具体的には、アドレス空間ＣＳ０は、制御メモリ５３に割り当てられている。
一方、HBTSL 端子＝Ｈレベルに設定されている場合（破線参照）は、演出制御ＣＰＵ６３のアドレス空間ＣＳ０のゼロ番地が、ＣＧＲＯＭ５５に割り当てられる。この場合は、ＣＧＲＯＭ５５のメモリ種別と、バス幅（６４／３２／１６ｂｉｔ）とが、２ｂｉｔ長のHBTBWD端子と、４ｂｉｔ長のHBTRMSL 端子への入力値に基づいて各々特定されようになっている。なお、これらの点は、図３９に基づいて更に後述する。
続いて、ＣＰＵ回路５１とＶＤＰ回路５２について、互いの送受信データを中継するＣＰＵＩＦ回路５６について説明する。図８（ａ）に示す通り、ＣＰＵＩＦ回路５６には、制御プログラムや必要な制御データを不揮発的に記憶する制御メモリ（ＰＲＯＭ）５３と、２Ｍバイト程度の記憶容量を有するワークメモリ（ＲＡＭ）５７とが接続され、各々、ＣＰＵ回路５１からアクセス可能に構成されている。先に説明した通り、制御メモリ（ＰＲＯＭ）５３は、チップセレクト信号ＣＳ０で選択されるアドレス空間ＣＳ０に位置付けられ、ワークメモリ（ＲＡＭ）５７は、チップセレクト信号ＣＳ６で選択されるアドレス空間ＣＳ６に位置付けられている。
このワークメモリ（ＲＡＭ）５７には、表示装置ＤＳ１，ＤＳ２の各一フレームを特定する一連の指示コマンドが記載されたディスプレイリストＤＬを、一次的に記憶するＤＬバッファＢＵＦが確保されている。本実施例の場合、一連の指示コマンドには、ＣＧＲＯＭ５５から画像素材（テクスチャ）を読み出してデコード（展開）するためのTXLOADコマンドなどのテクスチャロード系コマンドと、デコード（展開）先のＶＲＡＭ領域（インデックス空間）を予め特定するなどの機能を有するSETINDEXコマンドなどのテクスチャ設定系コマンドと、デコード（展開）後の画像素材を仮想描画空間の所定位置に配置するためのSPRITEコマンドなどのプリミティブ描画系コマンドと、描画系コマンドによって仮想描画空間に描画された画像のうち、実際に表示装置に描画する描画領域を特定するためのSETDAVR コマンドやSETDAVF コマンドなどの環境設定コマンドと、インデックス空間を管理するインデックステーブルIDXTBLに関するインデックステーブル制御系コマンド（WRIDXTBL）が含まれる。
なお、図１２（ｃ）には、仮想描画空間（水平Ｘ方向±８１９２：垂直Ｙ方向±８１９２）と、仮想描画空間の中で任意に設定可能な描画領域と、表示装置ＤＳ１，ＤＳ２に出力する画像データを一次保存するフレームバッファＦＢａ，ＦＢｂにおける実描画領域と、の関係が図示されている。
次に、ＣＰＵ回路５１は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御メモリ５３の制御プログラムに基づき画像演出を統括的に制御する演出制御ＣＰＵ６３と、プログラムが暴走状態になるとＣＰＵを強制リセットするウォッチドッグタイマ（ＷＤＴ）と、１６ｋバイト程度の記憶容量を有してＣＰＵの作業領域として使用される内蔵ＲＡＭ５９と、ＣＰＵ６３を経由しないでデータ転送を実現するＤＭＡＣ（Direct Memory Access Controller ）６０と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアル入出力ポート（ＳＩＯ）６１と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレル入出力ポート（ＰＩＯ）６２と、前記各部の動作を制御するべく設定値が設定される動作制御レジスタＲＥＧなどを有して構成されている。但し、外付けのＷＤＴ回路５８を設けた本実施例では、ＣＰＵ回路５１に内蔵されたウォッチドッグタイマ（ＷＤＴ）を活用していない。
なお、本明細書では、便宜上、入出力ポートとの表現を使用するが、演出制御部２３において、入出力ポートには、独立して動作する入力ポートと出力ポートとが含まれている。この点は、以下に説明する入出力回路６４ｐや入出力回路６４ｓについても同様である。
パラレル入出力ポート６２は、入出力回路６４ｐを通して外部機器（演出インタフェイス基板２２）に接続されており、演出制御ＣＰＵ６３は、入力回路６４ｐを経由して、音量スイッチＶＬＳＷのエンコーダ出力３ｂｉｔと、チャンスボタン１１のスイッチ信号と、制御コマンドＣＭＤと、割込み信号ＳＴＢと、を受信するようになっている。エンコーダ出力３ｂｉｔと、スイッチ信号１ｂｉｔは、入出力回路６４ｐを経由して、パラレル入出力ポート（ＰＩＯ）６２に供給されている。
同様に、受信した制御コマンドＣＭＤは、入出力回路６４ｐを経由して、パラレル入出力ポート（ＰＩＯ）６２に供給されている。また、ストローブ信号ＳＴＢは、入出力回路６４ｐを経由して、演出制御ＣＰＵ６３の割込み端子に供給されることで、受信割込み処理を起動させている。したがって、受信割込み処理に基づいて、制御コマンドＣＭＤを把握した演出制御ＣＰＵ６３は、演出抽選などを経て、この制御コマンドＣＭＤに対応する音声演出、ランプ演出、モータ演出、及び画像演出を統一的に制御することになる。
特に限定されないが、本実施例では、ランプ演出とモータ演出のために、ＶＤＰ回路５２のＳＭＣ回路（Serial Management Controller）７８を使用している。ＳＭＣ回路７８は、ＬＥＤコントローラとＭｏｔｏｒコントローラと、を内蔵した複合コントコントローラであり、クロック同期方式でシリアル信号を出力できるよう構成されている。また、Ｍｏｔｏｒコントローラは、所定の制御レジスタ７０への設定値に基づき、任意のタイミングでラッチパルスを出力可能に構成され、また、クロック同期方式でシリアル信号を入力可能に構成されている。
そこで、本実施例では、クロック信号に同期してモータ駆動信号やＬＥＤ駆動信号を、ＳＭＣ回路７８から出力させる一方、適宜なタイミングで、ラッチパルスを、動作制御信号ＥＮＡＢＬＥとして出力するようにしている。また、演出モータ群Ｍ１～Ｍｎからの原点センサ信号ＳＮ０～ＳＮｎをクロック同期方式でシリアル入力するよう構成されている。
図７（ａ）に関して説明した通り、クロック信号ＣＫ０～ＣＫ２、駆動信号ＳＤＡＴＡ０～ＳＤＡＴＡ２、及び、動作制御信号ＥＮＡＢＬＥ０～ＥＮＡＢＬＥ２は、出力バッファ４１～４３を経由して、所定の駆動基板３０，３１，３７に伝送される。また、原点センサ信号ＳＮ０～ＳＮｎは、モータランプ駆動基板３１から入出力バッファ４３を経由して、ＳＭＣ回路７８にシリアル入力される。
但し、本実施例において、ＳＭＣ回路７８を使用することは必須ではない。すなわち、ＣＰＵ回路５１には、汎用のシリアル入出力ポートＳＩＯ６１が内蔵されているので、これらを使用して、ランプ演出とモータ演出を実行することもできる。
具体的には、図８（ａ）の破線に示す通りであり、破線で示す構成では、シリアル入出力ポートＳＩＯ６１に内部接続されている入出力回路６４ｓを経由して、クロック信号ＣＫ０～ＣＫ２、駆動信号ＳＤＡＴＡ０～ＳＤＡＴＡ２が出力され、入出力回路６４ｐを経由して動作制御信号ＥＮＡＢＬＥ０～ＥＮＡＢＬＥ２が出力される。なお、便宜上、入出力ポートや入出力回路と表現するが、実際に機能するのは、出力ポートや出力回路である。
ここで、シリアル出力ポートＳＯは、１６段のＦＩＦＯレジスタを内蔵して構成されている（図５０（ａ）参照）。そして、ＤＭＡＣ回路６０は、演出制御ＣＰＵ６３から動作開始指示（図２２（ｂ）ＳＴ１８参照）を受けて起動し、ランプ／モータ駆動テーブル（図２２（ｂ）参照）から、必要な駆動テータを順番に読み出し、シリアル出力ポートＳＯのＦＩＦＯレジスタにＤＭＡ転送するよう構成されている。ＦＩＦＯレジスタに蓄積された駆動データは、クロック同期方式でシリアル出力ポートＳＯからシリアル出力される。なお、ＤＭＡＣ回路には、複数（例えば７）のＤＭＡチャネルが存在するが、優先度に劣る第３のＤＭＡチャネルでランプ駆動データをＤＭＡ転送し、最優先度の第１のＤＭＡチャネルでモータ駆動データをＤＭＡ転送するよう構成されている。
ＣＰＵ回路５１に内蔵された動作制御レジスタＲＥＧは、レジス番号（アドレス値）が０ｘＦＦ４０００００以降に付番された８ｂｉｔ、１６ｂｉｔ、又は３２ｂｉｔ長のレジスタであり、演出制御ＣＰＵ６３から適宜にWRITE/READアクセス可能に構成されている（図１０参照）。そのためノイズなどの影響で、動作制御レジスタＲＥＧに、不合理な値に設定される可能性がある。
但し、例えば、意図的に無限ループ処理を実行させて外付けのＷＤＴ回路５８を起動させることで、複合チップ５０を異常リセットすることができる。この場合、動作制御レジスタＲＥＧの値が、電源投入後と同じデフォルト値（初期値）に戻され、且つ、ＶＤＰ回路５２についても、ＶＤＰレジスタＲＧｉｊの値が、デフォルト値（初期値）に戻されることで異常状態が解消される。
図７（ｂ）は、このリセット動作に関連する回路構成であって、本実施例に特徴的なリセット機構を説明する図面である。なお、本明細書において、ＲＧｉｊと表記するＶＤＰレジスタは、ＣＰＵ回路５１に内蔵された動作制御レジスタＲＥＧではなく、ＶＤＰ回路５２の内部動作を制御する制御レジスタ群７０（図１０参照）の何れかを意味する。また、図７（ｂ）に示すシステム制御回路５２０とは、ＶＤＰレジスタＲＧｉｊ（図１０の制御レジスタ群７０の何れか）への設定値に基づいて機能するＶＤＰ回路５２の内部制御回路を意味する（図７（ａ）参照）。なお、ＶＤＰレジスタＲＧｉｊは、演出制御ＣＰＵ６３のアドレスマップにおいて、チップセレクト信号ＣＳ７で選択されるアドレス空間ＣＳ７に位置付けられる。
以上を踏まえてリセット機構について説明すると、図７（ｂ）に示す通り、複合チップ５０は、論理反転されたシステムリセット信号ＳＹＳバーを受ける３個のＯＲゲートＧ２～Ｇ４を経由して、内部回路がリセット可能に構成されている。但し、本実施例では、破線で示すように、内蔵ＷＤＴを有効化しないので、ＯＲゲートＧ２の入端子と出力端子は、直結状態となる。
何れにしても、ＣＰＵ回路５１とＶＤＰ回路５２の間に、パターンチェック回路ＣＨＫが設けられ、パターンチェック回路ＣＨＫは、パラレル入出力ポート（ＰＩＯ）６２から、所定のキーワード列（リセット用の暗号列）を受けることを条件に、リセット信号ＲＳＴを出力するよう構成されている。
そして、複合チップ５０の内部回路は、（１）ＣＰＵ回路５１と、（２）ＶＤＰ回路５２の表示回路７４と、（３）ＶＤＰ回路５２における表示回路以外とに三分されて、各々、ＯＲゲートＧ２～Ｇ４から第１リセット経路～第３リセット経路のリセット信号を受けるよう構成されている。
先ず、入出力端子が直結状態のＯＲゲートＧ２は、第１リセット経路に関連しており、システムリセット信号ＳＹＳバーに基づき、ＣＰＵ回路５１の全体をシステムリセットされるように構成されている。また、ＯＲゲートＧ３は、第２リセット経路に関連しており、システムリセット信号ＳＹＳバーと、パターンチェック回路ＣＨＫからのリセット信号ＲＳＴとを受けて、ＯＲ論理に基づき、ＶＤＰ回路５２全体をリセット可能に構成されている。
この第２リセット経路は、電源投入時の電源リセット動作だけでなく、所定の異常を検出した演出制御ＣＰＵ６３が、ＶＤＰ回路５２の全体を異常リセットして初期状態に戻す用途で使用される。具体的には、ＶＤＰ回路５２の内部動作を示す所定のステイタスレジスタＲＧｉｊに基づき、重大な異常が発生していると判断される場合には、パターンチェック回路ＣＨＫからリセット信号ＲＳＴを発生させることで、ＶＤＰ回路５２の全体を異常リセットしている。なお、表示回路７４は、ＯＲゲートＧ４を経由して、第２リセット経路→第３リセット経路で異常リセットされる。
一方、ＶＤＰ回路５２に内蔵された内部回路は、第４リセット経路で、必要時に個々的にリセットすることも可能に構成されている。個々的にリセット可能な内部回路には、図８（ａ）に示すインデックステーブルIDXTBL、データ転送回路７２、プリローダ７３、表示回路７４、描画回路７６、ＳＭＣ回路７８、及び、音声回路ＳＮＤや、図１３に示すＩＣＭ回路が含まれている。
個別的なリセット動作を実現する手法は、図７（ｂ）の下部に記載の通りであり、例えば、表示回路７４は、所定のＶＤＰレジスタＲＧｉｊ（システムコマンドレジスタ）に、第１リセット値を書き込むことで、第４リセット経路４Ａ→第３リセット経路を経てリセットされる。
また、ＶＤＰ回路５２の各内部回路（７２，７３，７４，７６，ＳＮＤ，・・・）は、（１）第１のＶＤＰレジスタＲＧｉｊ（リセットＲＱレジスタ）に、対象回路を特定する設定値を書き込んだ後、（２）所定のＶＤＰレジスタＲＧｉｊ（システムコマンドレジスタ）に、第２リセット値を書き込むことで、個々的にリセットされる（第４リセット経路４Ｂ）。なお、この実施例では使用しないが、音声回路ＳＮＤは、第４リセット経路４Ｂによるリセットだけでなく、所定のＶＤＰレジスタ（回路設定コマンドレジスタ）に、リセット値を書き込むことでもリセット可能である（第４リセット経路４Ｃ）。
本実施例は、上記の構成を有するので、電源投入時やプログラム暴走時に、ＶＤＰ回路５２全体が自動的に初期状態に戻るだけでなく、必要に応じて、各部を初期状態に戻して異常事態の回復を図ることができる。例えば、一定期間、内蔵ＶＲＡＭ７１に対してREAD／WRITE アクセスがない描画回路７６のフリーズ時には、第４リセット経路４Ｂを経由して描画回路７６が個別的に初期化される（図２２（ｄ）のＳＴ１６ａ参照）。プリローダ７３やデータ転送回路７２についても、ほぼ同様であり、所定の異常時には、第４リセット経路４Ｂを経由してプリローダ７３が初期化され（図２９のＳＴ２７参照）、第４リセット経路４Ｂを経由してデータ転送回路７２が初期化される（図２４や図２９のＳＴ２７参照）。
また、表示回路７４については、１／６０秒毎の表示タイミングに、表示データの生成が間に合わないアンダーラン（Underrun）異常が続くような場合に、第４リセット経路４Ａ又は第４リセット経路４Ｂを経由して、表示回路７４が個別的に初期化される（図２２のＳＴ１０ｃ参照）。なお、これら個別的なリセット動作については、図２２以降に記載したプログラム処理に関して更に後述する。
以上、本実施例に特徴的なリセット機構について説明したが、何れかのリセット経路１～４が機能して、複合チップ５０の内部回路がリセットされると、その内部回路に対応するＶＤＰレジスタＲＧｉｊの設定値は、電源投入後と同じデフォルト値に戻る。
続いて、ＣＰＵ回路５１の内部構成に戻って、特徴的な回路構成の説明を続ける。図９は、ＣＰＵ回路５１の内部構成をやや詳細に示すブロック図である。ＣＰＵ回路５１は、先に説明した内蔵ＲＡＭ５９、ＤＭＡＣ回路６０、ＳＩＯ６１、ＰＩＯ６２、ＷＤＴ以外にも、多くの特徴的な回路を含んで構成されている。
先ず第１に、ＣＰＵ回路５１は、命令用のＣＰＵフェッチバスと、データ用のＣＰＵメモリアクセスバスとを別々に有してハーバード・アーキテクチャを実現している。そのため、ＣＰＵコア（演出制御ＣＰＵ）６３が命令をメモリから読むフェッチ動作と、メモリアクセス動作とが競合せず、フェッチ動作を連続させることで高速処理を実現している。
また、ＣＰＵコア６３は、複数個（例えば１５個）のレジスタバンクＲＢ０～ＲＢ１４を有して構成されており、その使用の有無を選択できるよう構成されている。そして、レジスタバンクＲＢｉの使用を許可した動作状態では、割込み処理の開始時に、ＣＰＵの内蔵レジスタ（例えば１９個）のレジスタ値（各３２ｂｉｔ長）が、空き状態のレジスタバンクＲＢｉに自動的に退避される。
また、割込み処理の終了時に所定の復帰命令を実行すると、例えば１９個の退避データが、対応する内蔵レジスタに自動的に復帰される。したがって、通常の構成のように、割込み処理の開始時にＰＵＳＨ命令を１９回実行し、割込み処理の終了時にＰＯＰ命令を１９回実行する手間が不要となり、高速処理が実現される。
また、実施例のＣＰＵ回路５１は、命令キャッシュメモリ６７と、オペランドキャッシュメモリ８９と、キャッシュコントローラ６９とを設けることで、ハーバードキャッシュ動作を実現しており、同一アドレスをアクセスする場合に、キャッシュ済みのデータを活用することでプログラム処理の更なる高速化を図っている。なお、バスブリッジ６５と、周辺バス(1) 用のコントローラ、周辺バス(2) 用のコントローラ、及び、周辺バス(3) 用のコントローラとが設けられることで、内部バスと、周辺バス(1) 、周辺バス(2) 、及び周辺バス(3) とを適宜に接続している。
次に、図９の回路構成において、バスステートコントローラ６６は、動作制御レジスタＲＥＧへの適宜な設定値に基づいて動作して、ＣＰＵ回路５１に接続された各種メモリデバイスとのメモリREAD動作やメモリWRITE 動作を最適化する部分である。メモリREAD動作やメモリWRITE 動作は、例えば、図４０に例示した動作タイミングで実行されるが、アドレスバス（28Bit ）から出力されるアドレスデータと、READデータバス（32Bit ）に読み出されるREADデータと、WRITE データバス（32Bit ）に書き出されるWRITE データと、チップセレクト信号ＣＳ０～ＣＳ７などの制御信号との動作タイミングが、動作制御レジスタＲＥＧへの設定値に基づいて、各メモリデバイスの特性に対応して適宜に規定される。
READデータバスとWRITE データバスが別々に設けられているので、上記したハーバード・アーキテクチャによる高速動作が実現される。なお、本明細書では、アドレスバス（28Bit ）、READデータバス（32Bit ）、及び、WRITE データバス（32Bit ）について、図９に示す内部バスや、周辺バス(1) ～周辺バス(3) などと区別する意味で、外部バスと総称することがある。
図１０は、チップセレクト信号ＣＳ０～ＣＳ７によって選択されるアドレス空間ＣＳ０～ＣＳ７を図示したものであり、バスステートコントローラ６６を経由してアクセスされる演出制御ＣＰＵ６３にとってのアドレスマップを図示したものである。先ず、各アドレス空間ＣＳ０～ＣＳ７は、何れも、最大６４Ｍバイトに（＝0x4000000H＝67108864）に規定されている。
先に説明した通り、アドレス空間ＣＳ０～ＣＳ７とは、揮発性の有無を含むメモリ種別や、データバス幅（８／１６／３２ビット）を、各々、規定可能なＣＰＵ回路５１にとって外部メモリを意味する。そして、本実施例では、図９（ｂ）や図１０に示す通り、制御メモリ（ＰＲＯＭ）５３がアドレス空間ＣＳ０、音声プロセッサ２７の音声制御レジスタＳＲＧがアドレス空間ＣＳ３、時計回路３８の内部レジスタやＳＲＡＭ３９がアドレス空間ＣＳ４、外付けＤＲＡＭ（ＤＤＲ）５４がアドレス空間ＣＳ５、ワークメモリ５７がアドレス空間ＣＳ６、ＶＤＰレジスタＲＧｉｊがアドレス空間ＣＳ７に位置付けられている。なお、アドレス空間ＣＳ１，ＣＳ２についての説明は省略する。
ところで、図１０から確認される通り、アドレス空間ＣＳ０～ＣＳ７は、アドレス値0x00000000～0x1FFFFFFF（キャッシュ有効空間）だけでなく、アドレス値0x20000000～0x3FFFFFFF（キャッシュ無効空間）にも確保されている。これは、アドレスビットＡ２９＝１のときには、ＣＰＵ回路５１の内部動作に基づいて、キャッシュ無効とする一方、アドレスビットＡ２９＝０のときにキャッシュ有効とすることで、キャッシュ機能の活用を任意選択できるようにしたものである。
そのため、本実施例では、全３２ｂｉｔのアドレス情報（ビットＡ３１～Ａ０）のうち、ビットＡ２９の値が１又は０の何れであっても、残り３１ｂｉｔ（ビットＡ３１～Ａ３０とビットＡ２８～Ａ０）の値が同じであれば、同一のメモリの同一番地を指示することになる。例えば、0x18000000番地をREADアクセスしても、0x38000000番地をREADアクセスしても，ワークメモリ５７のゼロ番地から同一データが読み出されることになる。なお、0x18000000番地をREADアクセスした場合には、読み出したデータがキャッシュに保存されるが、図９（ｂ）は、キャッシュ有効／無効のアクセス動作を図示している。
もっとも、所定の動作制御レジスタＲＥＧへの設定値に基づいて、命令キャッシュ及び／又はオペランドキャッシュについて、キャッシュ動作を無効化することもできる。但し、本実施例では、電源投入後、命令キャッシュ及びオペランドキャッシュについて、キャッシュ動作を有効化した上で、必要に応じて、キャッシュ無効空間をアクセスすることで、キャッシュ動作を無効化している。
図１０のメモリマップについて説明を続けると、0x40000000番地以降は、バスステートコントローラ６６が機能しない内部メモリ空間であって、0xF0000000番地～0xFF3FFFFF番地は、キャッシュのアドレスアレイ空間に割り当てられている。また、0xFF400000番地～0xFFF7FFFF番地と、0xFFFC0000番地～0xFFFFFFFF番地は、内蔵周辺モジュールに割り当てられ、具体的には、ＣＰＵ回路の動作制御レジスタＲＥＧに割り当てられている。なお、内蔵ＲＡＭ５９のアドレス範囲は、0xFFF80000～0xFFFBFFFFである。
ＣＰＵ回路５１の内部構成について説明を続けると、コンペアマッチタイマＣＭＴと、マルチファンクションタイマユニットＭＴＵは、ＣＰＵ回路５１に供給される外部信号をカウントしたり、或いは、内部クロックを逓倍又は分周した計数クロックをカウントして、カウント結果が所定値に達すると、割込み信号などを発生する回路である。特に限定されないが、本実施例では、マルチファンクションタイマユニットＭＴＵを活用して、１ｍＳ割込み信号と、２０μＳ割込み信号を発生させている。また、マルチファンクションタイマユニットＭＴＵを活用して、ＣＰＵリセット後の経過時間を計測する計時タイマＴＭを実現している。
次に、割込みコントローラＩＮＴＣは、ＶＤＰ回路５２やＤＭＡＣ回路６０やマルチファンクションタイマユニットＭＴＵなどからの内部割込みと、IRQ_CMD 、IRQ_SND 、IRQ_RCT などの外部割込みを受けて、予め規定されている優先順位に基づいて、割込み処理（割込みハンドラ）を起動させる回路である。ここで、IRQ_CMD は、制御コマンドＣＭＤを受信すべきコマンド受信割込み信号、IRQ_SND は、音声プロセッサ２７が初期化シーケンスを終えたことを示す終了割込み信号、IRQ_RCT は、アラーム割込み信号である。
そして、本実施例では、割込み優先度は、コマンド受信割込みIRQ_CMD が最高レベルであり、以下、２０μＳ割込み→１ｍＳ割込み→ＶＤＰ回路からの割込み（IRQ0，IRQ1，IRQ2，IRQ3）→ＤＭＡＣ割込み→IRQ_SND →IRQ_RCT の順になっている（図１８（ｄ）参照）。なお、これらは何れも、マスク可能な割込みであり、マスク不能な割込みＮＭＩは、先に説明した通り、発振器ＯＳＣ２からリファレンスクロックが出力されていない場合に演出制御ＣＰＵ６３に出力される。
そして、何れの割込み処理でも、ＣＰＵの複数の内蔵レジスタのレジスタ値（各３２ｂｉｔ長）は、空き状態の何れかのレジスタバンクＲＢｉに、自動的に退避される。そして、割込み処理の最後に所定の復帰命令を実行すると、退避データが、対応する内蔵レジスタに自動的に復帰される。
続いて、ＤＭＡＣ回路６０について説明する。実施例のＤＭＡＣ回路６０は、所定の動作制御レジスタＲＥＧへの設定値に基づいて、転送元（Source）から転送先（Destination ）に対して、所定のＤＭＡ転送モードで、所定のデータ転送単位毎に、所定回数、データ転送を繰り返す回路である。なお、同一の内部構成を有する複数チャネルのＤＭＡＣ０～ＤＭＡＣｎが用意されており、並列的に動作可能となっている。但し、優先度が決まっており（チャネル０＞・・・＞チャネルｎ）、チャネル調停動作モードの並列動作時には、所定タイミングでのチャネル調停によって優先度の高いＤＭＡＣｉの動作が優先される。
ＤＭＡＣ回路６０の活用としては、例えば、シリアル出力ポートＳＯが機能する実施例（図１０（ａ）破線部参照）では、ＣＰＵ回路５１の動作制御レジスタＲＥＧには、ランプ／モータ駆動テーブルの先頭アドレス（転送元アドレスの先頭値）と、シリアル出力ポートＳＯの入力レジスタのアドレス（転送先アドレスの固定値）と、データ転送単位（８ｂｉｔ）と、転送回数と、が指定される。そして、所定の動作制御レジスタＲＥＧに動作開始指示を受けたＤＭＡＣ回路６０は、転送元アドレスを更新しつつ、所定の転送先アドレスに駆動データをＤＭＡ転送する。そして、全てのＤＭＡ転送が終われば、ＤＭＡＣ割込み（動作終了割込み）が生じるよう構成されている。
この点は、ディスプレイリストＤＬをＤＭＡＣ回路６０が発行する実施例（図２５、図２９（ｃ））の場合もほぼ同様である。すなわち、演出制御ＣＰＵ６３は、ＣＰＵ回路５１の所定の動作制御レジスタＲＥＧに、転送元（ＤＬバッファＢＵＦ）の先頭アドレスと、転送先（転送ポートTR_PORT ）のアドレスと、ＤＭＡ転送モードと、データ転送単位と、転送回数、その他の条件を設定することになる。なお、これらの点は、図２５に関して更に後述する。
ところで、一般に、ＤＭＡ転送モードには、ＤＭＡ転送の単位動作（Ｒ動作／Ｗ動作）の途中でバス制御権を開放するなど、ＤＭＡ動作がメモリバスを占有しないサイクルスチール転送モードと、複数のＲ動作やＷ動作を連続させるなど、指定された転送回数が完了するまでバス制御権を解放しないバースト転送（パイプライン転送）モードと、他のデバイスから受けるＤＭＡ転送要求（デマンド）がアクティブの間はＤＭＡ動作を継続するデマンド転送モードなどが考えられる。しかし、本実施例のＤＭＡＣ回路６０は、ＤＭＡ転送時のリードアクセス起動（Ｒ動作）とライトアクセス起動（Ｗ動作）の間に、少なくとも１サイクルのメモリ開放期間を設けたサイクルスチール転送モードで機能することで、演出制御ＣＰＵ６３の動作に支障が出ないようにしている。
図１１は、サイクルスチール転送動作（ａ１）と、パイプライン転送（ａ２）とを説明する図面である。図１１（ａ１）に示す通り、サイクルスチール転送モードで機能するＤＭＡＣ回路６０は、１データ転送のリードアクセス起動（Ｒ）とライトアクセス起動（Ｗ）の間に、少なくとも１サイクル空けて動作しており、この空いたサイクルでは、演出制御ＣＰＵ６３のバス使用が可能となる。図１１（ａ１）と図１１（ａ２）の対比関係から明らかなように、パイプライン転送では、一サイクル（一オペランド転送）が終わるまでは、バスがＣＰＵに開放されないのに対して、サイクルスチール転送モードでは、リードアクセス毎に、バスがＣＰＵに開放されるので、ＣＰＵの動作が大きく遅れることがない。
そして、例えば、ディスプレイリストＤＬのＶＤＰ回路５２への発行時に、ＤＭＡＣ回路６０を使用する実施態様では、一サイクルのデータ転送単位（１オペランド）を、３２×２ｂｉｔに設定し、ディスプレイリストＤＬが格納されている内蔵ＲＡＭ５９のソースアドレスを適宜に増加しつつ（１オペランド転送毎に＋８）、固定アドレスで特定されるデータ転送回路７２の転送ポートレジスタTR_PORT （図１３参照）に対して、ＤＭＡ転送動作を実行している。
後述するように、実施例では、ディスプレイリストＤＬに、必要個数のNOP （no operation）コマンドを付加することで、全体のデータサイズを、固定値（例えば、４×６４＝２５６バイト、又はその整数倍）に調整しており、３２ｂｉｔ×２回の一オペランド転送を３２回（又はその整数倍）繰り返すことで、ディスプレイリストＤＬの発行を完了させている。なお、描画回路７６がNOP コマンドを実行しても、no operation状態であって、事実上、何の変化も生じない。
また、ＤＭＡ転送条件に関して動作モードを分類すると、一般に、単一オペランド転送（図１１（ｂ１）参照）と、連続オペランド転送（図１１（ｂ２）参照）と、ノンストップ転送（図１１（ｂ３）参照）とが考えられる。
ここで、単一オペランド転送とは、図１１（ｂ１）に示すように、ＤＭＡ転送要求が与えられるたびに、１オペランドの転送を繰り返し、転送バイト数をカウントするバイトカウントがゼロになった時点で、ＤＭＡ割込み要求が生じる動作モードを意味する。次に、連続オペランド転送とは、図１１（ｂ２）に示すように、１回のＤＭＡ要求で、バイトカウントがゼロになるまでＤＭＡ転送を繰り返す動作モードを意味する。
これら、連続オペランド転送（ｂ２）や単一オペランド転送（ｂ１）では、１オペランド転送が終了するごとにチャネル調停が行われ、優先順位の高いチャネルのＤＭＡ要求がないことを条件に、現在のチャネルの転送が継続される（チャネル調停動作モード）。そこで、本実施例では、ディスプレイリストＤＬのＶＤＰ回路への発行や、ランプ駆動データやモータ駆動データのＤＭＡ転送は、単一オペランド転送方式を採っている。そして、並列動作時には、例えば、モータデータ＞ディスプレイリストＤＬ＞ランプデータの優先度のチャネル調停となるよう、最適チャネルのＤＭＡＣｉを使用している。
一方、ノンストップ転送とは、チャネル調停が実行されない動作モードであって、図１１（ｂ３）に記載の通り、１回のＤＭＡ要求で、バイトカウントがゼロになるまで連続的にＤＭＡ転送が繰り返される。本実施例では、電源投入時のメモリセクション初期化処理（図１６のＳＰ８）では、ノンストップ転送でプログラムやデータをＤＭＡ転送している。
以上、ＣＰＵ回路５１について説明したので、次に、ＶＤＰ回路５２について説明すると、ＶＤＰ回路５２には、画像演出を構成する静止画や動画の構成要素となる圧縮データを記憶するＣＧＲＯＭ５５と、４Ｇｂｉｔ程度の記憶容量を有する外付けＤＲＡＭ（Dynamic Random Access Memory）５４と、メイン表示装置ＤＳ１と、サブ表示装置ＤＳ２とが接続されている。なお、ＤＲＡＭ５４は、好適にはＤＤＲ３（Double-Data-Rate3 SDRAM ）で構成される。
ここで、ＤＲＡＭ５４が、発振器ＯＳＣ２の発振出力（４０ＭＨｚ）に基づいて生成されたＤＤＲクロックを受けることは、図１４（ｂ）に示す通りである。また、実施例のＤＲＡＭ５４は、リフレッシュカウンタ（Refresh Counter ）を内蔵しており、初期設定時（図１６のＳＰ４）に、自己リフレッシュ機能（Self-Refresh Operation）が有効化されるので、演出制御ＣＰＵ６３によるリフレッシュ制御動作は不要である。
特に限定するものではないが、この実施例では、ＣＧＲＯＭ５５は、６２Ｇｂｉｔ程度の記憶容量のＮＡＮＤ型フラッシュメモリで構成されたフラッシュＳＳＤ（solid state drive ）で構成されており、シリアル伝送によって必要な圧縮データを取得するよう構成されている。そのため、パラレル伝送において不可避的に生じるスキュー（ビットデータ毎の伝送速度の差）の問題が解消され、極限的な高速伝送動作が可能となる。特に限定されないが、本実施例では、SerialＡＴＡに準拠したＨＳＳ（High Speed Serial ）方式で、ＣＧＲＯＭ５５を高速アクセスしている。
なお、SerialＡＴＡに準拠したＨＳＳ方式を採るか否かに拘らず、ＮＡＮＤ型のフラッシュメモリは、ハードディスクより機械的に安定であり、且つ高速アクセスが可能である一方で、シーケンシャルアクセスメモリであるため、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory ）に比較すると、ランダムアクセス性に問題がある。そこで、本実施例では、一群の圧縮データ（ＣＧデータ）を、描画動作に先行してＤＲＡＭ５４に読み出しておくプリロード動作を実行することで、描画動作時におけるＣＧデータの円滑なランダムアクセスを実現している。ちなみに、アクセス速度は、内蔵ＶＲＡＭ＞外付けＤＲＡＭ＞ＣＧＲＯＭの順番に遅くなる。
ＶＤＰ回路５２は、詳細には、ＶＤＰ（Video Display Processor ）の動作を規定する各種の動作パラメータが演出制御ＣＰＵ６３によって設定可能な制御レジスタ群７０と、表示装置ＤＳ１，ＤＳ２に表示すべき画像データの生成時に使用される４８Ｍバイト程度の内蔵ＶＲＡＭ（video RAM ）７１と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を実行するデータ転送回路７２と、内蔵ＶＲＡＭ７１に関して、SourceやDestination のアドレス情報を特定可能なインデックステーブルIDXTBLと、描画動作に先行してＣＧＲＯＭ５５をREADアクセスするプリロード動作が実行可能なプリローダ７３と、ＣＧＲＯＭ５５から読み出した圧縮データをデコード（復号伸長／展開）するグラフィックスデコーダ（ＧＤＥＣ）７５と、デコード（展開）後の静止画データや動画データを適宜に組み合わせて表示装置ＤＳ１，ＤＳ２の各一フレーム分の画像データを生成する描画回路７６と、描画回路７６の動作の一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン７７と、描画回路７６が生成したフレームバッファＦＢａ，ＦＢｂの画像データを読み出して、適宜な画像処理を並列的に実行可能な３系統（Ａ／Ｂ／Ｃ）の表示回路７４Ａ～７４Ｃと、３系統（Ａ／Ｂ／Ｃ）の表示回路７４の出力を適宜に選択出力する出力選択部７９と、出力選択部７９が出力する画像データをＬＶＤＳ信号に変換するＬＶＤＳ部８０と、シリアルデータ送受信可能なＳＭＣ回路７８と、ＣＰＵＩＦ回路５６とのデータ送受信を中継するＣＰＵＩＦ部８１と、ＣＧＲＯＭ５５からのデータ受信を中継するＣＧバスＩＦ部８２と、外付けＤＲＡＭ５４とのデータ送受信を中継するＤＲＡＭＩＦ部８３と、内蔵ＶＲＡＭ７１とのデータ送受信を中継するＶＲＡＭＩＦ部８４と、を有して構成されている（図８（ａ）参照）。なお、音声回路ＳＮＤも内蔵されている。
図８（ｂ）には、ＣＰＵＩＦ部８１、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３、及び、ＶＲＡＭＩＦ部８４と、制御レジスタ群７０、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び内蔵ＶＲＡＭ７１との関係が図示されている。図示の通り、ＣＧＲＯＭ５５から取得したＣＧデータは、例えば、プリロードデータとして、データ転送回路７２及びＤＲＡＭＩＦ部８３を経由して、外付けＤＲＡＭ５４のプリロード領域に転送される。
但し、上記したプリロード動作は、何ら必須動作ではなく、また、データ転送先も、外付けＤＲＡＭ５４に限定されず、内蔵ＶＲＡＭ７１であっても良い。したがって、例えば、プリロード動作を実行しない実施例では、ＣＧデータは、データ転送回路７２及びＶＲＡＭＩＦ部８４を経由して、内蔵ＶＲＡＭ７１に転送される（図８（ｂ））。
ところで、本実施例では、内蔵ＶＲＡＭ７１には、ＣＧＲＯＭ５５から読み出した圧縮データの展開領域、表示装置のＷ×Ｈ個の表示ピクセルの各ＡＲＧＢ情報（３２ｂｉｔ＝８×４）を特定する画像データを格納するフレームバッファ領域、及び、各表示ピクセルの深度情報を記憶するＺバッファ領域などが必要となる。なお、ＡＲＧＢ情報において、Ａは、８ｂｉｔのαプレーンデータ、ＲＧＢは三原色の８ｂｉｔデータを意味する。
ここで、内蔵ＶＲＡＭ７１の上記した各領域は、演出制御ＣＰＵ６３がディスプレイリストＤＬに記載した各種の指示コマンド（前記したテクスチャやSPRITEなど）に基づいて間接的にアクセスされるが、そのREAD/WRITEアクセスにおいて、一々、内蔵ＶＲＡＭ７１のDestination アドレスや、Sourceアドレスを特定するのでは煩雑である。そこで、本実施例では、ＣＰＵリセット後の初期処理において、描画動作で必要となる一次元または二次元の論理アドレス空間（以下、インデックス空間という）を確保して、各インデックス空間にインデックス番号を付与することで、インデックス番号に基づくアクセスを可能にしている。
具体的には、ＣＰＵリセット後、内蔵ＶＲＡＭ７１を３種類のメモリ領域に大別すると共に、各メモリ領域に、必要数のインデックス空間を確保している。そして、インデックス空間とインデックス番号とを紐付けて記憶するインデックステーブルIDXTBL（図１２（ａ）参照）を構築することで、その後のインデックス番号に基づく動作を実現している。
このインデックス空間は、(1) 初期処理後に追加することや、逆に、(2) 開放することも必要となる。そこで、これら追加／開放の演出制御ＣＰＵ６３の動作時に、追加／開放の処理が可能なタイミングか否か、また、追加／開放などの処理が実際に完了したか否か、などを判定可能なフラグ領域ＦＧをインデックステーブルIDXTBLに設けている。なお、内蔵ＶＲＡＭ７１は、以下に説明する２つのＡＡＣ領域(a1,a2) と、ページ領域(b) と、任意領域(c) の三種類のメモリ領域に大別され、この三種類のメモリ領域(a1,a2)(b)(c) に対応して、インデックステーブルIDXTBLが３区分されている（図１２（ａ））。図示の通り、この実施例では、ＡＡＣ領域(a) として、第一ＡＡＣ領域（a1）と第二ＡＡＣ領域(a2)が確保されているが、特に限定されるものではなく、何れか一方だけでも良い。なお、以下の説明では、第一と第二のＡＡＣ領域(a1,a2) を総称する場合には、ＡＡＣ領域(a) と称する場合がある。
本実施例の場合、内蔵ＶＲＡＭ７１は、(a) インデックス空間とそのインデックス番号が内部処理によって自動付与され、且つメモリキャッシュ機能を有するＡＡＣ領域と、(b) 例えば４０９６ｂｉｔ×１２８ラインの二次元空間を単位空間として、その整数倍の範囲でインデックス空間が確保可能なページ領域と、(c) 先頭アドレス（空間先頭アドレス）ＳＴｘと水平サイズＨｘが任意に設定できる任意領域と、に区分可能に構成されている（図１２（ｂ）参照）。但し、ＶＤＰ回路５２の内部動作を円滑化するため、任意領域(c) において任意設定されるインデックス空間の空間先頭アドレスＳＴｘは、その下位１１ｂｉｔが０であって、所定ビット（２０４８ｂｉｔ＝２５６バイト）単位とする必要がある。
そして、ＣＰＵリセット後、各々に必要なアドレス空間の最大値と、領域先頭アドレス（下位１１ｂｉｔ＝０）を規定して、ＡＡＣ領域（a1）と、第二ＡＡＣ領域(a2)と、ページ領域(b) とが確保され、その残りのメモリ領域が任意領域(c) となる。ＶＤＰ回路５２の内部動作を円滑化するため、ＡＡＣ領域のアドレス空間の最大値は、２０４８ｂｉｔ単位で規定され、ページ領域のアドレス空間の最大値は、上記した４０９６ｂｉｔ×１２８ラインの単位空間の整数倍とされる。
次に、このように確保された各領域(a1,a2)(b)(c) に必要個数のインデックス空間が設定される。なお、任意領域(c) を使用する場合、ＶＤＰ回路５２の内部動作を円滑化するため、二次元データを扱うインデックス空間の水平サイズＨｘは、２５６ｂｉｔの倍数として、任意に設定可能である一方、その垂直サイズは固定値（例えば、２０４８ライン）となっている。
何れにしても、第一と第二のＡＡＣ領域(a1,a2) は、ＶＤＰ回路５２によって、インデックス空間とインデックス番号が自動的に付与されるので、例えば、テクスチャ設定系コマンドのSETINDEXコマンドによって、デコード先をＡＡＣ領域(a) に指定すれば、ＣＧＲＯＭ５５からＣＧデータを読み出すTXLOAD（テクスチャロード）コマンドでは、ＣＧＲＯＭ５５のSourceアドレスと、展開（デコード）後の水平・垂直サイズなどを指定するだけで足りることになる。そこで、本実施例では、予告演出時などに一時的に出現するキャラクタなどの静止画（テクスチャ）や、Ｉストリーム動画については、そのデコード先をＡＡＣ領域(a) にしている。
このＡＡＣ領域(a) は、いずれも、メモリキャッシュ機能が付与されているので、例えば、ＣＧＲＯＭ５５の同一のテクスチャを複数回、ＡＡＣ領域(a) に読み出すような場合には、二度目以降は、ＡＡＣ領域(a) にキャッシュされているデコードデータが活用可能となり、余分なREADアクセスとデコード処理が抑制可能となる。もっとも、ＡＡＣ領域(a) を使い切った場合には、古いデータが自動的に破壊されるので、本実施例では、ＡＡＣ領域(a) を使用する場合、原則として第一ＡＡＣ領域(a1)を使用することとし、繰り返し使用する特定のテクスチャだけを第二ＡＡＣ領域(a2)に取得するようにしている。
繰り返し使用するテクスチャとして、例えば、所定の予告演出時に繰り返し出現するキャラクタや、背景画面を静止画で構築する場合の背景画などを例示することができる。このような場合、テクスチャ設定系コマンドのSETINDEXコマンドによって、デコード先を第二ＡＡＣ領域(a2)に設定し、TXLOADコマンドによって、キャラクタや背景画などのテクスチャを第二ＡＡＣ領域(a2)にデコードした後は、第二ＡＡＣ領域(a2)を使用しないことで、デコード結果を保護する。
そして、その後、SETINDEXコマンドによって、デコード先を第二ＡＡＣ領域(a2)に指定した上で、取得済みのテクスチャを再取得する同一のTXLOADコマンドを実行させると、取得済みのテクスチャがキャッシュヒットするので、ＣＧＲＯＭ５５へのREADアクセスと、デコード処理に要する時間を削除することができる。後述するように、このようなキャッシュヒット機能は、プリロード領域に先読みされたプリロードデータでも発揮されるが、プリロード領域でキャッシュヒットするプリロードデータは、デコード前の圧縮データであるのに対して、ＡＡＣ領域でキャッシュヒットするのはデコード後の展開データである点に意義がある。
ところで、テクスチャ（texture ）とは、一般に、物の表面の質感・手触りなどを指す概念であるが、本明細書では、静止画を構成するスプライト画像データや、動画一フレームを構成する画像データや、三角形や四角形などの描画プリミティブ（primitive ）に貼り付ける画像データだけでなく、デコード後の画像データも含む概念として使用している。そして、内蔵ＶＲＡＭ７１の内部で、画像データをコピーする（以下、便宜上、移動と称する）場合には、テクスチャ設定系コマンドのSETINDEXコマンドによって、移動元の画像データをテクスチャとして設定した上で、SPRITEコマンドを実行することになる。
なお、SPRITEコマンドの実行により、移動元のSource画像データが、形式上は、図１２（ｃ）に示す仮想描画空間に描画されるが、表示装置に実際に描画される仮想描画空間内の描画領域と、フレームバッファとなるインデックス空間との対応関係を、予め環境設定コマンド（SETDAVR ，SETDAVF ）や、テクスチャ設定系コマンド（SETINDEX）によって設定しておけば、例えば、SPRITEコマンドによる仮想描画空間への描画により、所定のインデックス空間（フレームバッファ）には、移動元のSource画像データが描画されることになる（図１２（ｃ）参照）。
何れにしても、本実施例では、内蔵ＶＲＡＭ７１が、ＡＡＣ領域(a1,a2) とページ領域(b) と任意領域(c) に大別され、各々に、適当数のインデックス空間を確保することができ、各インデックス空間は、各領域(a)(b)(c) ごとに独立のインデックス番号によって特定される。インデックス番号は、例えば、１バイト長であり、（内部回路によって自動付与されるＡＡＣ領域(a) を除いた）ページ領域(b) と任意領域(c) については、０～２５５の範囲で演出制御ＣＰＵ６３が、インデックス番号を自由に付与することができる。
そこで、本実施例では、図１２（ａ）に示す通り、表示装置ＤＳ１用として、任意領域(c) に、一対のフレームバッファＦＢａを確保して、ダブルバッファ構造の双方に、インデックス番号２５５，２５４を付与している。すなわち、メイン表示装置ＤＳ１用のフレームバッファＦＢａとして、トグル的に切り換えて使用されるインデックス空間２５５と、インデックス空間２５４を確保している。特に限定されないが、このインデックス空間２５５，２５４は、表示装置ＤＳ１の横方向ピクセル数に対応して、水平サイズ１２８０としている。なお、各ピクセルは、ＡＲＧＢ情報３２ｂｉｔで特定されるので、水平サイズ１２８０は、３２×１２８０＝４０９６０ｂｉｔ（２５６ｂｉｔの倍数）を意味する。
また、表示装置ＤＳ２用として、任意領域(c) に、別の一対のフレームバッファＦＢｂを確保して、ダブルバッファ構造の双方にインデックス番号２５２，２５１を付与している。すなわち、サブ表示装置ＤＳ２用のフレームバッファＦＢｂとして、インデックス空間２５２と、インデックス空間２５１を確保している。このインデックス空間２５２，２５１は、表示装置ＤＳ２の横方向ピクセル数に対応して、水平サイズ４８０としている。この場合も、各ピクセルは、ＡＲＧＢ情報３２ｂｉｔで特定されるので、水平サイズ４８０は、３２×４８０＝１５３６０ｂｉｔ（２５６ｂｉｔの倍数）を意味する。
なお、フレームバッファＦＢａ，ＦＢｂを任意領域(c) に確保するのは、任意領域(c) には、３２バイト（＝２５６ｂｉｔ＝８ピクセル分）の倍数として、任意の水平サイズに設定することができ、上記のように、表示装置ＤＳ１，ＤＳ２の水平ピクセル数に一致させれば、確保領域に無駄が生じないからである。一方、ページ領域(b) には、１２８ピクセル×１２８ラインの単位空間の整数倍の水平／垂直サイズしか設定できない。
但し、任意領域（ｃ）に確保される二次元のインデックス空間は、その垂直サイズが固定値（例えば、２０４８ライン）となっている。そのため、フレームバッファＦＢａにおいて、水平サイズ１２８０×垂直サイズ１０２４の領域だけが、メイン表示装置ＤＳ１にとって有効データ領域となる。この点は、サブ表示装置ＤＳ２についても同様であり、フレームバッファＦＢｂにおいて、水平サイズ４８０×垂直サイズ８００の領域だけが、サブ表示装置ＤＳ２にとって有効データ領域となる（図１２（ｃ），図２２（ｅ）参照）。
上記の点は更に後述するが、何れにしても、フレームバッファＦＢａ，ＦＢｂは、描画回路７６にとっての描画領域として、各ダブルバッファ（255/254 ，252/251 ）が交互に使用され、また、表示回路７４Ａ，７４Ｂにとっての表示領域として、各ダブルバッファ（255/254 ，252/251 ）が交互に使用される。なお、本実施例では、表示ピクセルの深度情報を記憶するＺバッファを使用しないので欠番（２５３）が生じるが、Ｚバッファを使用する場合には、任意領域(c) におけるインデックス番号２５３，２５０のインデックス空間２５３，２５０が、表示装置ＤＳ１と表示装置ＤＳ２のためのＺバッファとなる。
また、本実施例では、フレームバッファＦＢａ，ＦＢｂが確保された任意領域(c) に、追加のインデックス空間（メモリ領域）を確保する場合には、０から始まるインデック番号を付与するようにしている。何ら限定されないが、本実施例では、キャラクタやその他の静止画で構成された演出画像を、必要に応じて、適宜な回転姿勢で表示画面の一部に出現させる予告演出用の作業領域として、任意領域(c) に、インデックス空間（０）を確保している。
但し、作業領域の使用は必須ではなく、また、任意領域(c) に代えて、ページ領域(b) に作業領域としてのインデックス空間を確保しても良い。ページ領域(b) を使用すれば、水平サイズ１２８（＝４０９６ｂｉｔ）×垂直サイズ１２８の正方形状の単位空間の倍数寸法のインデックス空間を確保できるので、小型の演出画像を扱うには好適である。
ところで、本実施例では、背景画も含め動画で構成されており、画像演出は、ほぼ動画のみで実現されている。特に、変動演出時には、多数（通常１０個以上）の動画が同時に描画されている。これらの動画は、何れも、一連の動画フレームとして、圧縮状態でＣＧＲＯＭ５５に格納されているが、Ｉフレームのみで構成されたＩストリーム動画と、ＩフレームとＰフレームとで構成されたＩＰストリーム動画とに区分される。ここで、Ｉフレーム（Intra coded frame ）とは、他画面とは独立して、入力画像をそのまま圧縮するフレームを意味する。一方、Ｐフレーム（Predictive coded frame）とは、前方向予測符号化を行うフレームを意味し、時間的に過去に位置するＩフレームまたはＰフレームが必要となる。
そこで、本実施例では、ＩＰストリーム動画については、旧データの破壊が懸念されるＡＡＣ領域(a) ではなく、ページ領域(b) に展開している。すなわち、水平サイズ１２８×垂直サイズ１２８の倍数寸法のインデックス空間を確保可能なページ領域(b) に、多数のインデックス空間（ＩＤＸ０～ＩＤＸＮ）を確保して、一連の動画フレームは、各動画ＭＶｉに対応する、常に同一のインデックス空間ＩＤＸｉを使用してデコードするようにしている。すなわち、動画ＭＶ１はインデックス空間ＩＤＸ１に展開され、動画ＭＶ２はインデックス空間ＩＤＸ２に展開され、以下同様に、動画ＭＶｉはインデックス空間ＩＤＸｉに展開されるよう構成されている。
動画ＭＶｉについて、更に具体的に説明すると、SETINDEXコマンドによって、「ＩＰストリーム動画ＭＶｉのデコード先は、ページ領域(b) におけるインデックス番号ｉのインデックス空間（ｉ）である」と予め指定した上で、ＩＰストリーム動画ＭＶｉの動画一フレームを取得するTXLOADコマンドを実行させている。
すると、TXLOADコマンドが特定するＣＧＲＯＭ５５上の動画一フレーム（一連の動画フレームの何れか）が、先ず、ＡＡＣ領域(a) に取得され、その後、自動的に起動するＧＤＥＣ（グラフィックスデコーダ）７５によって、ページ領域(b) のインデックス空間（ｉ）に、取得した動画一フレームがデコードされて展開されることになる。
一方、本実施例では、Ｉストリーム動画については、静止画と同一扱いとしており、SETINDEXコマンドによって、「Ｉストリーム動画ＭＶｊのデコード先は、第一ＡＡＣ領域(a1)である」と指定して、TXLOADコマンドを実行させる。その結果、動画フレームは第一ＡＡＣ領域(a1)に取得され、その後、自動的に起動するＧＤＥＣ７５が、第一ＡＣＣ領域(a1)にデコードデータを展開している。先に説明した通り、ＡＡＣ領域(a) のインデックス空間は、自動的に生成されるので、インデックス番号を指定する必要はない。なお、インデックス空間に必要となる展開ボリューム、つまり、デコードされたテクスチャ（動画フレーム）の水平サイズと垂直サイズは、展開先がＡＡＣ領域(a) か、ページ領域(b) かに拘らず、TXLOADコマンドによって特定される。
ところで、ＩＰストリーム動画ＭＶｉやＩストリーム動画ＭＶｊは、一般にＮ枚の動画フレーム（ＩフレームやＰフレーム）で構成されている。そのため、TXLOADコマンドでは、例えば、ｋ枚目（１≦ｋ≦Ｎ）の動画フレームが記憶されているＣＧＲＯＭ５５のSourceアドレスと、展開後の水平・垂直サイズなどを指定することになる。何ら限定されないが、静止画を殆ど使用しない実施例では、内蔵ＶＲＡＭ７１のアドレス空間４８Ｍバイトの大部分（３０Ｍバイト程度）をページ領域(b) に割り当てている。そして、静止画を殆ど使用しない実施例では、ＡＡＣ領域として、第一ＡＡＣ領域(a1)だけを確保し、第二ＡＡＣ領域(a2)を確保せず、また、前記したＡＡＣ領域のキャッシュヒット機能も活用しない。
なお、圧縮動画データのデコード処理を高速化するため、専用のＧＤＥＣ（グラフィックスデコーダ）回路を設けることも考えられる。そして、専用のＧＤＥＣ回路をＶＤＰ回路５２に内蔵させれば、Ｎ枚の圧縮動画フレームで構成された圧縮動画データのデコード処理において、動画圧縮データの先頭アドレスをＧＤＥＣ回路に指示すれば足りるので、Ｎ枚の圧縮動画フレームについて、１枚ごとに先頭アドレスを指定する必要がなくなる。
しかし、このような専用のＧＤＥＣ回路を、圧縮アルゴリズム毎に複数個内蔵させるのでは、ＶＤＰ回路５２の内部構成が更に複雑化する。そこで、本実施例では、ソフトウェアＧＤＥＣとし、ＩＰストリーム動画、Ｉストリーム動画、静止画、その他α値などのデータについて、各圧縮アルゴリズムに対応するソフトウェア処理によってデコード処理を実現している。なお、ハードウェア処理とソフトウェア処理の処理時間差は、あまり問題にならず、処理時間が問題になるのは、もっぱら、ＣＧＲＯＭ５５からのアクセス（READ）タイムである。
続いて、図８（ａ）に戻って説明を続けると、データ転送回路７２は、ＶＤＰ回路内部のリソース（記憶媒体）と外部記憶媒体を、転送元ポート又は転送先ポートとして、これらの間でＤＭＡ（Direct Memory Access）的にデータ転送動作を実行する回路である。図１３は、このデータ転送回路７２の内部構成を、関連する回路構成と共に記載したブロック図である。
図１３に示す通り、データ転送回路７２は、ルータ機能を有する統合接続バスＩＣＭを経由して、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び、内蔵ＶＲＡＭ７１とデータを送受信するよう構成されている。なお、ＣＧＲＯＭ５５とＤＲＡＭ５４は、ＣＧバスＩＦ部８２や、ＤＭＡＭＩＦ部８３を経由してアクセスされる。
一方、ＣＰＵ回路５１は、データ転送回路７２に内蔵された転送ポートレジスタTR_PORT を経由して、描画回路７６やプリローダ７３にディスプレイリストＤＬを発行している。なお、ＣＰＵ回路５１とデータ転送回路７２は、双方向に接続されているが、ディスプレイリストＤＬの発行時には、転送ポートレジスタTR_PORT は、ディスプレイリストＤＬを構成する一単位のデータを受け入れるデータ書き込みポートとして機能する。なお、転送ポートレジスタTR_PORT の書込み単位（一単位データ長）は、ＣＰＵバス制御部７２ｄのＦＩＦＯ構造に対応して３２ｂｉｔとなる。
図示の通り、演出制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して、転送ポートレジスタTR_PORT をWRITE アクセスできる一方、ＤＭＡＣ回路６０を活用する場合には、ＤＭＡＣ回路６０が、転送ポートレジスタTR_PORT を直接的にWRITE アクセスすることになる。そして、転送ポートレジスタTR_PORT に書込まれた一連の指示コマンド（つまり、ディスプレイリストＤＬを構成する指示コマンド列）は、３２ｂｉｔ単位で、ＦＩＦＯ構造（３２ｂｉｔ×１３０段）のＦＩＦＯバッファを内蔵したＣＰＵバス制御部７２ｄに、自動蓄積されるよう構成されている。
また、このデータ転送回路７２は、３チャンネルＣｈＡ～ＣｈＣの伝送経路で、データの送受信動作を実行しており、ＦＩＦＯ構造（６４ｂｉｔ×Ｎ段）のＦＩＦＯバッファを有するＣｈＡ制御回路７２ａ（Ｎ＝１３０段）と、ＣｈＢ制御回路７２ｂ（Ｎ＝１０２６段）と、ＣｈＣ制御回路７２ｃ（Ｎ＝１３０段）と、を有している。
そして、ＣＰＵバス制御部７２ｄに蓄積された指示コマンド列（ディスプレイリストＤＬ）は、演出制御ＣＰＵ６３によるデータ転送レジスタＲＧｉｊ（各種制御レジスタ７０の一種）への設定値に基づき、描画回路７６か、又はプリローダ７３に転送される。矢印で示す通り、ディスプレイリストＤＬは、ＣＰＵバス制御部７２ｄから、ＣｈＢ制御回路７２ｂのＦＩＦＯバッファを経由して描画回路７６に転送され、ＣｈＣ制御回路７２ｃのＦＩＦＯバッファを経由してプリローダ７３に転送されるよう構成されている。
なお、本実施例では、ＣｈＢ制御回路７２ｂと、ＣｈＣ制御回路７２ｃは、ディスプレイリストＤＬの転送動作に特化されており、ＣＰＵバス制御部７２ｄのＦＩＦＯバッファに蓄積されたデータは、ＣｈＢ制御回路７２ｂか、ＣｈＣ制御回路７２ｃのＦＩＦＯバッファを経由して、各々、ディスプレイリストＤＬの一部として、描画回路７６かプリローダ７３のディスプレイリストアナライザ（Display List Analyzer ）に転送される。
そして、描画回路７６は、転送されたディスプレイリストＤＬに基づいた描画動作を開始する。一方、プリローダ７３は、転送されたディスプレイリストＤＬに基づき、必要なプリロード動作を実行する。プリロード動作によってＣＧＲＯＭ５５のＣＧデータが、ＤＲＡＭ５４に確保されたプリロード領域に先読みされ、TXLOADコマンドなどに関して、テクスチャのSourceアドレスを変更したディスプレイリストＤＬ（以下、書換えリストＤＬ’という）が、ＤＲＡＭ５４に確保されたＤＬバッファ領域ＢＵＦ’に保存される。
一方、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び、内蔵ＶＲＡＭ７１などの記憶媒体の間のデータ転送には、ＣｈＡ制御回路７２ａと、接続バスアクセス調停回路７２ｅとが機能する。また、インデックステーブルIDXTBLのアドレス情報が必要になる内蔵ＶＲＡＭ７１のアクセス時には、IDXTBLアクセス調停回路７２ｆが機能する。具体的に確認すると、ＣｈＡ制御回路７２ａは、例えば、（ａ）ＣＧＲＯＭ５５の圧縮データを内蔵ＶＲＡＭ７１に転送する場合や、（ｂ）ＣＧＲＯＭ５５の圧縮データをプリロード（先読み）して外付けＤＲＡＭ５４に転送する場合や、（ｃ）プリロード領域の先読みデータを、内蔵ＶＲＡＭ７１に転送する場合に機能する。
ここで、ＣｈＡ制御回路７２ａは、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｃと並行して動作可能に構成されており、上記した（ａ）～（ｃ）の動作は、ディスプレイリストＤＬの発行動作（図２２のＳＴ８，図２７のＰＴ１１）や、書換えリストＤＬ’の転送動作（図２７のＰＴ１０）と並行して実行可能となる。また、ＣｈＢ制御回路７２ｂとＣｈＣ制御回路７２ｃも、同時実行可能であり、例えば、ＣｈＢ制御回路７２ｂが機能する図２７のステップＰＴ１０の処理と、ＣｈＣ制御回路７２ｃが機能するステップＰＴ１１の処理は並行して実行可能である。但し、転送ポートレジスタTR_PORT は単一であるので、何れか一方（７２ｂ／７２ｃ）が転送ポートレジスタTR_PORT を使用しているタイミングでは、他方（７２ｃ／７２ｂ）は、転送ポートレジスタTR_PORT をアクセスすることはできない。
なお、ＣｈＡ制御回路７２ａの動作時に、接続バスアクセス調停回路７２ｅは、統合接続バスＩＣＭを経由する各記憶素子（ＣＧＲＯＭ５５、ＤＲＡＭ５４）とのデータ伝送を調停（Arbitration ）している。一方、IDXTBLアクセス調停回路７２ｆは、インデックステーブルIDXTBLに基づいてＣｈＡ制御回路７２ａを制御することで、内蔵ＶＲＡＭ７１とのデータ交信を調停している。なお、プリローダ７３が機能する実施例の場合、ＤＲＡＭ５４のＤＬバッファ領域ＢＵＦ’に保存された書換えリストＤＬ’は、接続バスアクセス調停回路７２ｅと、ＣｈＢ制御回路７２ｂを経由して描画回路７６に転送されることになる（図２８（ｂ）参照）。
上記の通り、本実施例のデータ転送回路７２は、各種の記憶リソース（Resource）から任意に選択されたデータ転送元と、各種の記憶リソース（Resource）から任意に選択されたデータ転送先との間で、高速のデータ転送を実現している。図１３から確認される通り、データ転送回路７２が機能する記憶リソースには、内蔵ＶＲＡＭ７１だけでなく、ＣＰＵＩＦ部５６、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３を経由する外部デバイスも含まれる。
そして、ＣＧＲＯＭ５５から１回に取得すべきデータ量（メモリシーケンシャルREAD）のように、ＣｈＡ制御回路７２ａが機能する外部デバイスとのデータ転送量は、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｃが機能するディスプレイリストＤＬの場合と比較して膨大であり、互いに、データ転送量が大きく相違する。
ここで、これら各種のデータ転送について、単位データ量や総転送データ量を、細かく設定可能に構成することも考えらえるが、これでは、ＶＤＰ内部の制御動作が煩雑化し、円滑な転送動作が阻害される。そこで、本実施例では、データ転送の最低データ量Ｄｍｉｎを一意に規定すると共に、総転送データ量を、最低データ量ＤＴｍｉｎの整数倍となるよう制限することで、高速で円滑なデータ転送動作を実現している。特に限定されないが、実施例のデータ転送回路７２では、最低データ量Ｄｍｉｎ（単位データ量）を、２５６バイトとし、総転送データ量を、この整数倍に制限することにしている。
したがって、３２ｂｉｔ毎にＣＰＵバス制御部７２ｄのＦＩＦＯバッファに蓄積されたディスプレイリストＤＬの指示コマンド列は、その総量が最低データ量Ｄｍｉｎに達したタイミングで、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｃに転送され、各々のＦＩＦＯバッファに蓄積されることになる。
ディスプレイリストＤＬは、一連の指示コマンドで構成されているが、本実施例では、転送ポートレジスタTR_PORT の書込み単位（３２ｂｉｔ）に対応して、ディスプレイリストＤＬは、コマンド長が、３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドのみで構成されている。したがって、データ転送回路７２を経由して、ディスプレイリストＤＬの指示コマンドを受ける描画回路７６やプリローダ７３は、素早く円滑にコマンド解析処理（DL analyze）を開始することができる。なお、３２ｂｉｔの整数Ｎ倍のコマンド長は、その全てが有意ビットとは限らず、無意ビット(Don't care bit)も含んで、３２ｂｉｔの整数Ｎ倍という意味である。
次に、プリローダ７３について説明する。先に概略説明した通り、プリローダ７３は、データ転送回路７２（ＣｈＣ制御回路７２ｃ）から転送されたディスプレイリストＤＬを解釈して、TXLOADコマンドが参照しているＣＧＲＯＭ５５上のＣＧデータを、予め、ＤＲＡＭ５４のプリロード領域に転送する回路である。また、プリローダ７３は、このTXLOADコマンドに関し、ＣＧデータの参照先を、転送後のアドレスに書換えた書換えリストＤＬ’を、ＤＲＡＭ５４のＤＬバッファＢＵＦ’に記憶する。なお、ＤＬバッファＢＵＦ’や、プリロード領域は、ＣＰＵリセット後の初期処理時（図２１のＳＳ３）に、予め確保されている。
そして、書換えリストＤＬ’は、描画回路７６の描画動作の開始時に、データ転送回路７２の接続バスアクセス調停回路７２ｅや、ＣｈＢ制御回路７２ｂを経由して、描画回路７６のディスプレイリストアナライザ（DL Analyzer ）に転送される。そして、描画回路７６は、書換えリストＤＬ’に基づいて、描画動作を実行する。したがって、TXLOADコマンドなどに基づき、本来は、ＣＧＲＯＭ５５から取得すべきＣＧデータが、プリロード領域に先読みされているプリロードデータとして、ＤＲＡＭ５４のプリロード領域から取得される。この場合、プリロードデータは、上書き消去されない限り、繰り返し使用可能であり、プリロード領域にキャッシュヒットしたプリロードデータは、繰り返し再利用される。
本実施例では、十分な記憶容量を有する外付けＤＲＡＭ５４にプリロード領域を設定しているので、上記のキャッシュヒット機能が有効に機能する。また、外付けＤＲＡＭ５４の記憶容量が大きいので、例えば、複数フレーム分のＣＧデータを一気にプリロードする多重プリロードも可能である。すなわち、プリローダ７３の動作期間に関し、ＣＧデータの先読み動作を含んだ一連のプリロード動作の動作期間を、ＶＤＰ回路５２の間欠動作時の動作周期δの整数倍の範囲内で、適宜に設定することで多重プリロードが実現される。
但し、以下の説明では、便宜上、多重プリロードのない実施例について説明するので、実施例のプリローダ７３は、一動作周期（δ）の間に、一フレーム分のプリロード動作を完了することにする。なお、図２２に関し後述するように、本実施例では、ＶＤＰ回路５２の間欠動作時の動作周期δは、表示装置ＤＳ１の垂直同期信号の２倍周期である１／３０秒である。
次に、描画回路７６は、データ転送回路７２を経由して転送されたディスプレイリストＤＬや書換えリストＤＬ’の指示コマンド列を順番に解析して、グラフィックスデコーダ７５やジオメトリエンジン７７などと協働して、ＶＲＡＭ７１に形成されたフレームバッファに、各表示装置ＤＳ１，ＤＳ２の一フレーム分の画像を描画する回路である。
上記の通り、プリローダ７３を機能させる実施例では、書換えリストＤＬ’のＣＧデータの参照先は、ＣＧＲＯＭ５５ではなく、ＤＲＡＭ５４に設定されたプリロード領域である。そのため、描画回路７６による描画の実行中に生じるＣＧデータへのシーケンシャルアクセスを迅速に実行することができ、動きの激しい高解像度の動画についても問題なく描画することができる。すなわち、本実施例によれば、ＣＧＲＯＭ５５として、安価なＳＡＴＡモジュールを活用しつつ、複雑高度な画像演出を実行することができる。
ところで、プリローダ７３を機能させるか否かに拘らず、ディスプレイリストＤＬや書換えリストＤＬ’の転送時に、仮にデータ化けが発生しても、描画回路７６は、これを検出することはできない。また、ノイズなどの影響で、描画回路７６がフリーズして、内蔵ＶＲＡＭ７１のREAD／WRITE アクセスが異常停止することも有り得る。そこで、本実施例では、描画回路７６が不合理な指示コマンド（analyze 不能のビット並び）を検出した場合や、一定期間、内蔵ＶＲＡＭ７１に対してREAD／WRITE アクセスがない場合には、描画異常割込みを発生させるよう構成されている（描画異常割込みが許可状態）。なお、この点は、図２２（ｄ）に関して後述する。
次に、図１２に関して説明した通り、ＶＲＡＭ７１の任意領域(c) に確保されたフレームバッファＦＢは、描画領域と読出領域に区分されたダブルバッファであり、２つの領域を、交互に用途を切り替えて使用する。また、本実施例では、２つの表示装置ＤＳ１，ＤＳ２が接続されているので、図１２に示す通り、２区画のフレームバッファＦＢａ／ＦＢｂが確保されている。したがって、描画回路７６は、表示装置ＤＳ１用のフレームバッファＦＢａの描画領域（書込み領域）に、一フレーム分の画像データを描画すると共に、表示装置ＤＳ２用のフレームバッファＦＢａの描画領域（書込み領域）に、一フレーム分の画像データを描画することになる。なお、描画領域に、画像データが書込まれているとき、表示回路７４は、他方の読出領域（表示領域）の画像データを読み出して、各表示装置ＤＳ１，ＤＳ２に出力する。
表示回路７４は、フレームバッファＦＢａ，ＦＢｂの画像データを読み出して、最終的な画像処理を施した上で出力する回路である（図１４（ａ）参照）。最終的な画像処理には、例えば、画像を拡大／縮小するスケーラのスケーリング処理、微妙なカラー補正処理、画像全体の量子化誤差が最小化するディザリング処理が含まれている。そして、これらの画像処理を経たデジタルＲＧＢ信号（合計２４ｂｉｔ）が、通常は、水平同期信号ＨＳや垂直同期信号ＶＳなどと共に出力される。
図１４（ａ）に示す通り、本実施例では、上記の動作を並列的に実行する３系統の表示回路Ａ／Ｂ／Ｃが設けられており、各表示回路７４Ａ～７４Ｃは、各々に対応するフレームバッファＦＢａ／ＦＢｂ／ＦＢｃの画像データを読み出して、上記の最終画像処理を実行する。但し、本実施例では、表示装置は２個であるので、フレームバッファＦＢｃは確保されておらず、表示回路７４Ｃが機能することもない。
ここで、メイン表示装置ＤＳ１の仕様を確認すると、メイン表示装置ＤＳ１は、左右方向に隣接する奇数ピクセル（ＯＤＤ）と偶数ピクセル（ＥＶＥＮ）を、別々のＬＶＤＳ（Low Voltage Differential Signaling）伝送路を通して、受信部ＲＶ（ＲＶａ＋ＲＶｂ）で受ける必要がある。また、メイン表示装置ＤＳ１の動作クロックＣＫの周波数は、４０～７０ＭＨｚ程度（典型値５４ＭＨｚ）にする必要があり、（ＷＴｈ＋６４０）×（ＷＴｖ＋１０２４）／５４ＭＨｚ≒１／６０秒となるよう、水平／垂直方向の待機時間ＷＴｈ／ＷＴｖを設定する必要がある。更に、メイン表示装置ＤＳ１に対して画像データ（ＯＤＤ／ＥＶＥＮ信号）を出力するタイミングでは、アクティブレベルのデータ有効信号ＥＮＡＢを出力する必要がある。
そこで、表示回路７４Ａは、上記した全ての仕様を満たす信号を出力する必要がある。図１５（ａ）～図１５（ｅ）は、表示回路７４Ａから出力される各種の信号を図示したものである。まず、ドットクロック（ＬＶＤＳクロック）ＤＣＫの周波数を決定する必要があるが、本実施例では、メイン表示装置ＤＳ１を、典型値５４ＭＨｚの動作クロックＣＫで動作させるので、これに対応して、（ＶＤＰ回路５２における）設計上のドットクロックＤＣＫを、１０８ＭＨｚ（＝５４×２）としている。
それは、横１２８０ドット×縦１０２４ラインの表示パネルＬＣＤ（図１５（ｆ）参照）において、左右に隣接する２つの画素が、５４ＭＨｚの動作クロックＣＫに同期して一気に処理されるので、実質的には、１０８ＭＨｚのドットクロックＤＣＫで動作するのと等価だからである。
そして、表示回路７４Ａの動作を規定する各種の動作パラメータは、周波数１０８ＭＨｚのドットクロックＤＣＫに基づいて規定される。先ず、（ＷＴｈ＋６４０）×（ＷＴｖ＋１０２４）／５４ＭＨｚ≒１／６０秒となるよう、水平／垂直方向の待機時間ＷＴｈ／ＷＴｖを設定する必要があるが、表示回路７４Ａについての動作パラメータＷＴｈ，ＷＴｖとしては、（ＷＴｈ＋１２８０）×（ＷＴｖ＋１０２４）／１０８ＭＨｚ≒１／６０秒を満たす必要がある。
また、水平／垂直方向の待機時間ＷＴｈ／ＷＴｖについて、表示装置ＤＳ１の仕様上の許容範囲も考慮する必要がある。そこで、本実施例では、水平待機時間ＷＴｈを、１０８ＭＨｚのドットクロックＤＣＫでカウントして、３８２クロックとし、垂直待機時間ＷＴｖを、５９ラインとしている。したがって、一フレームの画像更新に要する時間は、（３８２＋１２８０）×（５９＋１０２４）／１０８ＭＨｚ＝１６．６６６ｍＳとなり、フレームレートＦＲ（Frame Rate）が１／６０秒となる。
この関係は、表示装置ＤＳ１の更新周期ＦＲ［秒］を規定するものであり、後述するドットクロックＤＣＫの周波数Ｆｄｏｔ、水平同期のサイクル数ＴＨｃ、及び、垂直同期のライン数ＴＶｌを使用すると、ＦＲ＝ＴＨｃ×ＴＶｌ／Ｆｄｏｔとなる。ここで更新周期ＦＲが長すぎると、フリッカなどの異常が生じるおそれがあり、一方、更新周期ＦＲが短すぎると、表示装置が正常な更新処理を実行できないので、０．９５／６０＜ＦＲ［秒］＜１．０５／６０の範囲に規定すべきである。
この設定に対応して、データ有効信号ＥＮＡＢは、各ラインの画像更新動作において、３８２クロックに対応する待機時間ＷＴｈ（＝３８２／１０８ＭＨｚ）は、Ｌレベルであり、その後、１２８０クロックに対応するアクティブ区間（＝１２８０／１０８ＭＨｚ）は、アクティブレベル（Ｈ）となる（図１５（ｃ））。なお、図１５（ｄ）と、図１５（ｅ）に示す通り、データ有効信号ＥＮＡＢのアクティブ区間では、一ライン１２８０ドットの画素について、所定の時間（１１．８５μＳ＝１２８０／１０８ＭＨｚ）で画像更新動作が完了するよう、画像データが出力される。すなわち、１２８０個のドットクロックＤＣＫに同期して、１２８０個の画素データ（Pixel Data）が出力される。なお、表示装置ＤＳ１には、諧調度２８×２８×２８のフルカラー画像が表示されるので、１画素の画素データは、３×８ビット長である。
ところで、本実施例では、メイン表示装置ＤＳ１では必要とはされないものの、垂直同期信号ＶＳと水平同期信号ＨＳを出力している。垂直同期信号ＶＳは、垂直待機時間ＷＴｖの時間内に出力され、水平同期信号ＨＳは、水平待機時間ＷＴｈの時間内に出力される。なお、図１５（ａ）と図１５（ｂ）には、理解の便宜上、各々の動作周期が示されている。また、図１５（ｆ）には、ＴＨ×ＴＶ（＝１０８３×１６６２クロック）で特定される矩形枠の左上と右下の頂点に、〇印を示して「表示動作の開始」「表示動作の終了」と記載されているが、この〇印は、１／６０秒ごとに開始される表示回路７４Ａの動作周期を規定する「Ｖブランク開始」を意味する。表示動作を規定する１０８３×１６６２クロックが、１／６０秒に一致するので、「表示動作の開始」から「表示動作の終了」までの経過時間（表示回路７４Ａの動作周期）は１／６０秒である。なお、「Ｖブランク開始」については、図２２に基づいて後述する。
図１４に戻って説明を続けると、実施例の出力選択部７９は、表示回路７４Ａの出力信号を、１０８ＭＨｚのドットクロックＤＣＫを２分周するデュアルリンクに分割して、各々、ＬＶＤＳ部８０ａと、ＬＶＤＳ部８０ｂに伝送している（図１４（ａ）、図５参照）。そして、各ＬＶＤＳ部８０ａ，８０ｂは、画像データ（合計２４ｂｉｔのデジタルＲＧＢ信号）を、第１と第２のＬＶＤＳ信号に変換し、これにクロック信号（５４ＭＨｚ＝１０８／２）を伝送する一対を加えて、全五対の差動信号ＬＶＤＳ１，ＬＶＤＳ２として、２つの経路を経由して、メイン表示装置ＤＳ１に出力している（図１４（ａ）図４参照）。
先に説明した通り、メイン表示装置ＤＳ１では、一画素分のＯＤＤ信号と、隣接する一画素分のＥＶＥＮ信号とが、同じタイミングで処理されるので、実質的な動作クロックＣＫの周波数は、表示回路７４Ａが出力する１０８ＭＨｚのドットクロックＤＣＫに一致する。
以上、メイン表示装置ＤＳ１に伝送すべき画像を生成する表示回路７４Ａについて説明したが、表示回路７４Ｂは、サブ表示装置ＤＳ２に伝送すべき画像データを生成している。表示回路７４Ｂが出力するデジタルＲＧＢ信号は、出力選択部７９を経由してデジタルＲＧＢ部８０ｃに供給され、垂直同期信号ＶＳや水平同期信号ＨＳと共に、サブ表示装置ＤＳ２に伝送される。
なお、同期信号ＶＳ，ＨＳと共に、データ有効信号ＥＮＡＢもデジタルＲＧＢ部８０ｃを経由して伝送されるが、これら各信号は、ＬＶＤＳ伝送路の場合のような離散値ではなく、連続信号として伝送されるのは勿論である（図１４（ａ）参照）。
ところで、本実施例の場合、各表示回路７４Ａ～７４Ｂには、表示タイミングに対して、表示データの生成が間に合わなかったUnderrun異常をカウントするアンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃが設けられている（図１５参照）。そして、このアンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃのカウンタ値は、アンダーラン異常が発生するとVBLANK毎に自動的に加算されるよう構成されている。
次に、ＳＭＣ回路７８（Serial Management Controller）は、ＬＥＤコントローラとＭｏｔｏｒコントローラとを内蔵した複合コントコントローラである。そして、外部基板に搭載したＬＥＤ／Ｍｏｔｏｒドライバ（シフトレジスタを内蔵するドライバＩＣ）に対して、クロック信号に同期してＬＥＤ駆動信号やモータ駆動信号を出力する一方、適宜なタイミングで、ラッチパルスを出力可能に構成されている。
上記したＶＤＰ回路５２の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、演出制御ＣＰＵ６３が、制御レジスタ群７０に設定する動作パラメータ（設定値）で規定され、ＶＤＰ回路５２の実行状態は、制御レジスタ群７０の動作ステイタス値をREADすることで特定できるようになっている。制御レジスタ群７０は、演出制御ＣＰＵ６３のメモリマップ上、１Ｍバイト程度のアドレス空間（０～ＦＦＦＦＦＨ）にマッピングされた多数のＶＤＰレジスタＲＧｉｊを意味し、演出制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して動作パラメータのWRITE （設定）動作と、動作ステイタス値のREAD動作を実行するようになっている（図８（ｂ）参照）。
制御レジスタ群７０（ＶＤＰレジスタＲＧｉｊ）には、割り込み動作などシステム動作に関する初期設定値が書込まれる「システム制御レジスタ」と、内蔵ＶＲＡＭにＡＡＣ領域(a) やページ領域(b) を確定する共に、インデックステーブルIDXTBLを構築又は変更などに関する「インデックステーブルレジスタ」と、演出制御ＣＰＵ６３とＶＤＰ回路５２の内部回路との間のデータ転送回路７２によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ７５の実行状況を特定する「ＧＤＥＣレジスタ」と、指示コマンドや描画回路７６に関する設定値が書込まれる「描画レジスタ」と、プリローダ７３の動作に関する設定値が書込まれる「プリローダレジスタ」と、表示回路７４の動作に関する設定値が書込まれる「表示レジスタ」と、ＬＥＤコントローラ（ＳＭＣ回路７８）に関する設定値が書込まれる「ＬＥＤ制御レジスタ」と、Ｍｏｔｏｒコントローラ（ＳＭＣ回路７８）に関する設定値が書込まれる「モータ制御レジスタ」と、音声回路ＳＮＤに関する設定値が書込まれる「音声制御レジスタＳＲＧ」と、が含まれている。但し、本実施例では、音声回路ＳＮＤを活用していない。
何れにしても、以下の説明では、制御レジスタ群７０に含まれる一又は複数のレジスタＲＧｉｊを、上記した個別名称で呼ぶ場合と、ＶＤＰレジスタＲＧｉｊと総称することがあるが、何れにしても、演出制御ＣＰＵ６３は、所定のＶＤＰレジスタＲＧｉｊに、適宜な設定値を書込むことで、ＶＤＰ回路５２の内部動作を制御している。具体的には、演出制御ＣＰＵ６３は、適宜な時間間隔で更新するディスプレイリストＤＬと、所定のＶＤＰレジスタＲＧｉｊへの設定値に基づいて、所定の画像演出を実現している。なお、この実施例では、ランプ演出やモータ演出も含め、演出制御ＣＰＵ６３が担当するので、ＶＤＰレジスタＲＧｉｊには、ＬＥＤ制御レジスタやモータ制御レジスタも含まれる。
続いて、上記したＣＰＵ回路５１とＶＤＰ回路５２とを内蔵した複合チップ５０によって実現される、画像演出、音声演出、モータ演出、及び、ランプ演出の統一的な演出制御動作について説明する。
本実施例の場合、複合チップ５０の動作は、電源投入や異常リセットによるパワーオンリセット動作（図１６（ａ）参照）によって開始され、初期設定プログラム（ブートプログラム）Ｐｉｎｉｔによる初期設定処理（ＳＰ１～ＳＰ９）を経て、演出制御プログラムＭａｉｎ及び割込み処理プログラム（ベクタハンドラ）Ｖｏｐｔによるメイン制御処理（ＳＰ１０）に移行するよう構成されている。メイン制御処理については、図１８（ａ）に、その導入部の処理内容が記載されており、本体部の処理内容が図２２（ａ）に記載されている。なお、図１８のステップＳＰ２７の処理は、図２１（ａ）のステップＳＳ１～ＳＳ３の処理を含んでいない。
以上を踏まえて、パワーオンリセット動作について図１６（ａ）に基づいて説明する。電源投入時など、システムリセット信号ＳＹＳが所定の期間（アサート期間）Ｌレベルを維持すると、全ての動作制御レジスタＲＥＧや、全てのＶＤＰレジスタＲＧｉｊは、所定のデフォルト値に自動設定される。
そして、その後、システムリセット信号ＳＹＳがＨレベル（ネゲートレベル）に変化すると（図６（ｄ）のタイミングＴ１参照）、本実施例では、ＣＰＵリセット後の経過時間を計測するべく、計時タイマＴＭ（図９（ａ））の動作を開始させる（ＳＰ１）。また、アドレス空間ＣＳ０の先頭番地からの３２ｂｉｔデータが、演出制御ＣＰＵ６３のプログラムカウンタＰＣに設定され、これに続く３２ｂｉｔデータが、スタックポインタＳＰに設定されるよう構成されている（ＳＰ１）。なお、図１０や図１７（ｃ）では、プログラムカウンタＰＣやスタックポインタＳＰの初期値を記憶するメモリの先頭領域をベクタテーブルＶＥＣＴと称している。
図１６（ｂ）に示す通り、このベクタテーブルＶＥＣＴには、優先度と割込み要因などを特定するベクタ番号と、アドレス情報とが対応して記憶されている。ベクタ番号は、その番号が小さいほど優先度が高いが、例えば、ベクタ番号１１は、マスク不能割込み（ＮＭＩ）であって、アドレス情報として、ＮＭＩ割込み時に実行される割込み処理プログラムの先頭アドレスが記憶されている。また、ベクタ番号６４は、ＶＤＰからの内部割込み（VDP_IRQ0）であって、アドレス情報として、VDP_IRQ0割込み時に実行される割込み処理プログラムの先頭アドレスが記憶されている。
割込み優先度は、図１８（ｄ）に示す通りであるので、ベクタ番号６４より小さいベクタ番号の欄には、制御コマンド受信割込みIRQ_CMD と、２０μＳタイマ割込みと、１ｍＳタイマ割込みについて、割込み処理プログラムの先頭アドレスが各々記憶されていることになる。一方、ベクタ番号６４より大きいベクタ番号の欄には、VDP_IRQ １より優先度が低い割込み処理プログラム（IRQ_SND ，IRQ_RTC など）の先頭アドレスが各々記憶されている。
また、ベクタテーブルＶＥＣＴにおいて、ベクタ番号０とベクタ番号１は、パワーオンリセット時にＣＰＵのプログラムカウンタと、スタックポインタに自動設定されるべき、設定値が規定されている。図１６（ｂ）に示す通り、この実施例では、パワーオンリセット時（リセットアサート期間）の内部動作として、４バイトデータ「＊＊＊＊」が、プログラムカウンタＰＣに設定され、４バイトデータ「＋＋＋＋」がスタックポインタＳＰに設定される。なお、「＊＊＊＊」は、アドレス空間ＣＳ０に不揮発的に記憶されている初期設定プログラムＰｉｎｉｔ（図１６のＳＰ１～ＳＰ９）の先頭アドレス値であり、「＋＋＋＋」は、内蔵ＲＡＭ５９に確保された、ＬＩＦＯ（Last-In First-Out ）方式で機能するスタック領域の先端又は終端のアドレス値である。
なお、本実施例では、レジスタバンクＲＢｉを有効活用するので、割込み処理時に、スタック領域が消費されることなく、それほどのメモリ容量は必要とされない。すなわち、本実施例では、スタック領域は、専ら、関数処理や、サブルーチン処理において活用される。
以上の動作の結果、その後、演出制御ＣＰＵ６３は、アドレス値「＊＊＊＊」以降に記載された初期設定プログラムＰｉｎｉｔを実行することになる。但し、アドレス空間ＣＳ０のメモリREAD動作は、バスステートコントローラ６６（図９）の動作を規定する動作制御レジスタＲＥＧのデフォルト値（初期値）に基づいて実行される。この動作制御レジスタＲＥＧの初期値は、リセットアサート期間（システムリセット信号ＳＹＳがＬレベルを維持する図７（ｄ）に示す期間）に自動的に設定される値であり、アドレス空間ＣＳ０を、如何なるメモリデバイスで構成しても、問題なくREADアクセスできるよう、最遅READアクセス動作（デフォルトアクセス動作）に設定されている。
そこで、このデフォルトアクセス動作を、最適なアクセス動作に変更するべく、最初に、アドレス空間ＣＳ０に対するバスステートコントローラ６６（図９）の動作を規定する所定の動作制御レジスタＲＥＧに最適値を設定する（ＳＰ１）。すなわち、初期設定プログラムＰｉｎｉｔ（ＳＰ１～ＳＰ９）、演出制御プログラムＭａｉｎＢ（ＳＰ１０以下）、定数データなどを格納したＰＲＯＭ５３をアクセスする場合のメモリREAD動作を、メモリデバイスに合わせて最適化するべく、バス幅やページアクセスの有無を設定すると共に、チップセレク信号ＣＳ０や、READ制御信号や、WRITE 制御信号その他の動作タイミングを最適設定する（図４０参照）。
以上の設定の結果、ステップＳＰ２以降の処理は、アドレス空間ＣＳ０に記憶されているプログラムを、最適にメモリREADして実行されることになる。そこで、次に、演出制御ＣＰＵ６３が、ＶＤＰレジスタＲＧｉｊをアクセスする場合のREAD／WRITE アクセス動作を最適化するべく、ＶＤＰレジスタＲＧｉｊに対するバスステートコントローラ６６（図９）の動作を規定する所定の動作制御レジスタＲＥＧに最適値を設定する（ＳＰ２）。
先に説明した通り、本実施例では、ＶＤＰレジスタＲＧｉｊは、演出制御ＣＰＵ６３のアドレス空間ＣＳ７に位置付けられているので、チップセレク信号ＣＳ７や、その他の制御信号の動作タイミングを最適設定するべく所定の動作制御レジスタＲＥＧに所定値を書込むことになる。
続いて、特定のＶＤＰレジスタＲＧｉｊのレジスタ値を読み出して、その値が所定値（デバイスコード）か否かを判定する（ＳＰ３）。これは、ＶＤＰ回路５２のシステムクロックが安定化したことの確認判定である。すなわち、ＶＤＰ回路５２は、PLLREF端子に供給される発振器ＯＳＣ２の発振出力に基づいて動作するが、このＶＤＰ回路５２が、ＣＰＵ回路５１からの指令（つまり、ＶＤＰレジスタＲＧｉｊへの設定など）を正常に受け付け可能か否かの判定である。
そして、デバイスコードの読出し処理（ＳＰ３）によって、システムクロックが安定化したことが確認できれば、その後は、ＶＤＰ回路５２の正常動作を期待できるので、所定のＶＤＰレジスタＲＧｉｊに対する設定処理を実行する（ＳＰ４～ＳＰ６）。ステップＳＰ４の処理では、先ず、演出制御ＣＰＵ６３からＶＤＰレジスタＲＧｉｊをアクセスする場合のエンディアン設定（ビッグ／リトル）や、データバス幅を設定し（ＳＰ４０）、また、ＶＤＰ回路からＣＰＵ回路への内部割込み（VDP_IRQ0，VDP_IRQ1，VDP_IRQ2，VDP_IRQ3）について、割込み有意レベル（Ｈ／Ｌ）を設定する（ＳＰ４１）。
なお、本実施例では、設定値の最上位ビット(Most significant Bit)を、ＶＤＰレジスタＲＧｉｊの最上位ビットに格納するビックエンディアンに設定し、データ３２バス幅を３２ｂｉｔに設定するが、これらの設定値が、仮に、デフォルト値と同じであれば、これらの設定処理を省略することもできる（以下の処理も同様）。
また、ステップＳＰ４の処理では、所定のシステム制御レジスタＲＧｉｊへの設定値に基づいて、表示クロックの周波数が設定される（ＳＰ４２～ＳＰ４４）。具体的には、表示回路７４Ａと表示回路７４Ｂについて、４０ＭＨｚのリファレンスクロック（発振器ＯＳＣ２の出力）を基礎にして、ドットクロックＤＣＫＡやＤＣＫＢを生成することを、各々、所定のシステム制御レジスタＲＧｉｊに設定し（ＳＰ４２）、このリファレンスクロックに対する逓倍比と分周比を表示回路毎に適宜に規定する（ＳＰ４３）。また、表示回路７４Ｂの動作開始を、表示回路７４Ａの動作開始に同期させるべく所定のシステム制御レジスタＲＧｉｊに設定する（ＳＰ４４）。更にまた、ＬＶＤＳのサンプリングクロックを表示回路ＡのドットクロックＤＣＫＡと同一に設定する（ＳＰ４３）。
これらの処理において、ドットクロックＤＣＫは、表示回路７４Ａと表示回路７４Ｂについて別々に設定され、表示回路７４Ａに適用されるメイン表示装置ＤＳ１用のドットクロックＤＣＫＡの周波数は、先に説明した通り、１０８ＭＨｚに設定される。一方、表示回路７４Ｂに適用されるサブ表示装置ＤＳ２用のドットクロックＤＣＫＢの周波数は、横４８０×縦８００ピクセルに対応して、２７ＭＨｚに設定される。
また、ステップＳＰ４の処理では、ＬＶＤＳ部８０をデュアルリンク（一対のＬＶＤＳ伝送路）として使用すると設定し（ＳＰ４５）、また、所定のシステム制御レジスタＲＧｉｊへの設定値に基づいて、ＬＶＤＳ部８０の動作状態を、ゼロを出力するマスク状態（Defult状態）から、表示回路７４の出力にしたがうマスク解除状態に切り替える（ＳＰ４５）。なお、ＬＶＤＳ部８０をシングルリンク（単一のＬＶＤＳ伝送路）として使用する場合には、ステップＳＰ４５の処理において、その旨の設定をすることになる。
図６（ｆ）に示すように、ステップＳＰ４５の処理の結果、ＬＶＤＳ部８０の動作がdefult状態から非マスク状態に切り替わることで、その後、表示回路７４が動作を開始したタイミングＴ４の後は（図２１のＳＳ４参照）、ＬＶＤＳ部８０ａ，８０ｂには、出力選択部７９を経由して、ＯＤＤ信号とＥＶＥＮ信号が供給され、デュアルリンクを経由して、表示装置ＤＳ１にＬＶＤＳ信号（ＬＶＤＳ１／ＬＶＤＳ２）が伝送されることになる（図１４（ａ）参照）。なお、ＬＶＤＳのサンプリングクロックは、表示回路ＡのドットクロックＤＣＫＡと同一の１０８ＭＨｚであると設定されるが、本実施例では、デュアルリンク構成を採るので、各デュアルリンクにおけるＬＶＤＳサンプリングクロックは、５４ＭＨｚである（図４参照）。
また、ステップＳＰ４の処理では、PLLREF端子（図８（ａ）参照）へのクロック信号（リファレンスクロック）に基づいてＤＤＲ（ＤＲＡＭ５４）を機能させる旨を設定する（ＳＰ４６）。なお、PLLREF端子に、発振器ＯＳＣ２のリファレンスクロックが供給されることは、図８（ａ）に関して説明した通りである。また、ＤＤＲ（ＤＲＡＭ５４）に内蔵されたレジスタに、適宜な値を設定することで、ＤＲＡＭ５４の自己リフレッシュ機能（Self-Refresh Operation）を有効化し、ＤＲＡＭ５４が正常動作するためのその他の設定をする（ＳＰ４７）。以上の処理によって、ＤＲＡＭ５４は、正常に動作可能な状態になり、その後のＰＲＯＭ５３からＤＲＡＭ５４へのデータ転送動作（ＳＰ８）や、ＤＲＡＭ５４に転送された制御プログラムの実行（ＳＰ１０）が、何ら問題なく実現されることになる。
続いて、図１０に示すメモリマップを実現するべく、アドレス空間ＣＳ１～ＣＳ６を定義する（ＳＰ５）。先に説明した通り、アドレス空間ＣＳ３は、音声プロセッサ２７の内部レジスタに付与され、アドレス空間ＣＳ４は、ＲＴＣ３８の内部レジスタやＳＲＡＭ３９のアドレス空間に付与され、アドレス空間ＣＳ５は、外付けＤＲＡＭ（ＤＤＲ）５４に付与され、アドレス空間ＣＳ６は、内蔵ＣＰＵのワークメモリ５７に付与される。
なお、ＶＤＰレジスタＲＧｉｊが、アドレス空間ＣＳ７に割り当てられることは固定的に規定されているので、アドレス空間ＣＳ７の定義処理は不要である。また、アドレス空間ＣＳ０は、ＣＰＵ回路５１のメモリマップ０ｘ０００００００００番地以降であることは予め固定的に規定されており、この規定を前提として、アドレス空間ＣＳ０が、ＣＧＲＯＭ５５に確保されているか、その他のメモリデバイスに付与されるかは、HBTSL 端子のＨ／Ｌレベルで規定される。
先に説明した通り、本実施例では、HBTSL 端子＝Ｌとなっており、ＣＧＲＯＭ５５以外にアドレス空間ＣＳ０が定義されていることが示されている。そして、ＣＧＲＯＭ５５以外である制御メモリ５３の具体的なバス幅や、最適なアクセス動作については、ステップＳＰ１において設定済みであるので、アドレス空間ＣＳ０についても、ステップＳＰ５の処理は不要である。
続いて、ステップＳＰ５の処理で定義されたアドレス空間ＣＳ１～ＣＳ６について、各アドレス空間ＣＳｉをアクセスする場合のバス幅やページアクセスの有無について、所定の動作制御レジスタＲＥＧに所定値を書込む（ＳＰ６）。また、チップセレク信号ＣＳｉその他を最適設定するべく、所定の動作制御レジスタＲＥＧに所定値を書込む（ＳＰ６）。これらの処理は、ステップＳＰ１やＳＰ２の処理と同様の内容であり、バスステートコントローラ６６（図９）の動作を規定する動作制御レジスタへの書込み処理によって、チップセレク信号ＣＳｉ、READ制御信号、WRITE 制御信号、その他の動作タイミングが最適に設定される。
続いて、既に動作を開始しているＷＤＴ回路５８に関し、ＷＤＴ回路５８にクリア信号を出力することで、異常リセットを回避する（ＳＰ７）。これは、電源投入後、ＷＤＴ回路５８が自動的に動作を開始することを考慮したものであり、この後も、繰り返し同様の処理が実行される。なお、ステップＳＰ９の処理は、サブルーチンＳＰ７として制御メモリ５３に格納されているが、ステップＳＰ９の終了時までは、制御メモリ５３のサブルーチンＳＰ７が呼び出され、ステップＳＰ９の終了後は、外付けＤＲＡＭ５４に転送された別のサブルーチンＳＰ７’が呼び出されて実行される。
続いて、アドレス空間ＣＳ０に格納されているプログラムやデータのうち、図１６（ｂ）や図１７（ｃ）に示すベクタハンドラＶｏｐｔ（割込み処理プログラム）、エラー復帰処理プログラムＰｉｒａｍ、演出制御プログラムＭａｉｎＢ、初期値有り変数Ｄ、及び、定数データＣを、外付けＤＲＡＭ５４や、内蔵ＲＡＭ５９に転送する（ＳＰ８）。なお、初期値有り変数Ｄとは、所定の変数領域に記憶されている初期値データを意味する。このメモリセクションの初期化処理（ＳＰ８）は、演出制御処理の高速化を図るため、プログラムやデータを転送する処理であり、アクセス速度に劣るＲＯＭへのアクセスを回避するための処理である。
そして、次に、レジスタバンクＲＢｉを使用する旨の設定をする（ＳＰ９）。そのため、その後は、割込み処理時に、レジスタバンクＲＢ０～ＲＢ１４が機能することになり、割込み処理が迅速化されると共に、スタック領域の消費が緩和される。
以上の処理は、アドレス空間ＣＳ０である制御メモリ５３に格納されている「初期設定プログラムＰｉｎｉｔ」の実行によって実現される（図１７（ｃ）参照）。そして、この初期設定プログラムＰｉｎｉｔの実行が終われば、続いて、演出制御プログラムＭａｉｎによるメイン制御処理を実行する（ＳＰ１０）。ここで、メイン制御処理の実行とは、ステップＳＰ８の転送処理によって、制御メモリ５３から外付けＤＲＡＭ５４に転送された「演出制御プログラムＭａｉｎ」の実行を意味する（図１６（ｂ）参照）。
「演出制御プログラムＭａｉｎ」の処理は、図１８（ａ）と図２１の上部に示すメイン導入処理と、図２１下部と図２２（ａ）に示すメイン本体処理とに区分される。具体的な内容については、図１８（ａ）、及び、図２１～図２２に基づいて説明するが、それに先行して、メモリセクションの初期化処理（ＳＰ８）について説明する。図１７（ａ）に示す通り、メモリセクションの初期化処理（ＳＰ８）では、最初に複数チャネルのＤＭＡＣを動作停止状態に初期設定する。なお、この処理は、念のための形式的な処理に過ぎない。
以上の処理が終われば、所定チャネルのＤＭＡＣｉを起動させて、制御メモリ５３の記憶されているベクタハンドラＶｏｐｔ（割込み処理プログラム）を、内蔵ＲＡＭ５９に、ノンストップ転送方式（図１１（ｂ３）参照）でＤＭＡ転送する。本実施例では、割込み処理プログラムＶｏｐｔを内蔵ＲＡＭ５９に転送するので、外付けＤＲＡＭ５４の異常時においても、適切な異常対応処理が可能となる。
その後の処理も同じであり、所定チャネルのＤＭＡＣｉを使用して、ノンストップ転送方式で実行され、エラー復帰処理プログラムＰｉｒａｍを内蔵ＲＡＭ５９にＤＭＡ転送する（ＳＰ６２）。本実施例では、エラー復帰処理プログラムＰｉｒａｍを内蔵ＲＡＭ５９に転送するので、エラー復帰処理において、周辺回路を確実にリセット状態にすることができる。例えば、エラー復帰処理プログラムＰｉｒａｍを、内蔵ＲＡＭ５９以外の例えば外付けＤＲＡＭ５４に転送すると、エラー復帰処理時に、外付けＤＲＡＭ５４をリセット処理できないことになる。
次に、演出制御プログラムＭａｉｎを、外付けＤＲＡＭ５４にＤＭＡ転送し（ＳＰ６３）、定数データＣを、外付けＤＲＡＭ５４にＤＭＡ転送する（ＳＰ６４）。定数データには、演出抽選に使用する抽選データや、図２２（ｂ）に示す各種の駆動データテーブルにおける、ランプ駆動データやモータ駆動データが含まれる。また、初期値の有る変数Ｄを、外付けＤＲＡＭ５４にＤＭＡ転送するが（ＳＰ６５）、これら何れも、所定チャネルのＤＭＡＣｉを使用したノンストップ転送方式で実行される。
最後に、外付けＤＲＡＭの変数領域Ｂの先頭にクリアデータを書込む（ＳＰ６６）。この先頭アドレスを、仮にＡＤｂとすると、その後のＤＭＡ転送処理では、転送元アドレスをＡＤｂとし、転送先アドレスをＡＤｂ＋１と初期設定した後、各アドレス値ＡＤｂ，ＡＤｂ＋１をインクリメント処理しつつ、このクリアデータを拡散させることで、変数領域Ｂのクリア処理を実行することになる（ＳＰ６７）。
以上説明したステップＳＰ６１～ＳＰ６６、及びステップＳＰ６７の処理は、何れも、類似の動作であり図１７（ｂ）に示す通りである。すなわち、先ず、所定チャネルのＤＭＡＣｉに関し、ＤＭＡ転送条件として、（１）サイクルスチール転送モード、（２）ノンストップ転送方式を採り、（３）SourceとDestination のアドレス値をincrement 更新すると、設定する（ＳＰ６８）。
次に、転送元Sourceアドレスと、転送先Destination アドレスの初期値を設定し（ＳＰ６９）、転送サイズを設定し、割込み禁止などに設定した上で（ＳＰ７０）、ＤＭＡ転送の動作を開始させる（ＳＰ７１）。なお、ステップＳＰ６８～ＳＰ７１の設定は、何れも所定の動作制御レジスタＲＥＧへの設定動作によって実現される。
このメモリセクションの初期化処理では、ＤＭＡ転送終了の割込みを禁止設定しているので（ＳＰ７０）、ＤＭＡ転送の動作を開始させた後は、所定の動作制御レジスタＲＥＧのステイタスフラグを、繰り返しREADアクセスして、ＤＭＡ転送の終了を待つ（ＳＰ７２）。但し、動作終了までの処理時間を考慮して、ＷＤＴ回路５８に対して、クリア信号を繰り返し出力する（ＳＰ７３）。そして、ＤＭＡ転送の終了時には、所定の動作制御レジスタＲＥＧへの設定動作に基づいてＤＭＡＣｉを停止設定する。
続いて、メイン制御処理の動作内容（メイン導入処理＋メイン本体処理）について、図１８（ａ）～図２２に基づいて説明する。メイン制御処理（メイン導入処理＋メイン本体処理）については、図１８（ａ）と図２１の上部に、メイン導入処理（ＳＰ２０～ＳＰ２７）が記載されており、メイン本体処理の一部である初期設定処理（ＳＳ１～ＳＳ６）が、図２１の下部に記載されている。また、メイン本体処理の残部である定常処理（ＳＴ４～ＳＴ１４）の内容は、図２２に記載されている。
図１８（ａ）に示す通り、メイン導入処理では、最初に、ＣＧＲＯＭ５５について、そのバス幅やＲＯＭデバイスの種別を特定する（ＳＰ２０）。具体的には、図１９（ａ）に示す通りであり、ＣＧＲＯＭ５５とのインタフェイスを司るＣＧバスの動作状態を特定する所定のＶＤＰレジスタＲＧｉｊ（例えばＣＧバスStatusレジスタ）をREADアクセスして（ＳＰ８０）、ＣＧバスについて動作設定が可能か否かを判定する（ＳＰ８１）。
ここで、ＣＧバスStatusレジスタの値が１であれば、ＣＧバスの内部回路がリセット動作中であることを意味し、ＶＤＰレジスタＲＧｉｊへの設定値を受け付けることができないことを意味する。そこで、ＣＧバスStatusレジスタの値が１から０に変化していることを確認した上で（ＳＰ８１）、ＣＧＲＯＭを構成するメモリデバイスに対応して規定可能なデバイス区間（ＳＰＡ０～ＳＰＡｎ）毎に（１）各デバイス区間ＳＰＡｉの有効／無効、（２）ＲＯＭデバイスの種別、（３）データバス幅などの動作パラメータを、所定のＶＤＰレジスタＲＧｉｊに設定する（ＳＰ８２）。
図１８（ａ）に示す通り、この実施例では、ＣＧＲＯＭ５５を複数領域（デバイス区間）に区分できるようになっており、例えば、デバイス区間（ＳＰＡ０～ＳＰＡｎ）毎に、メモリデバイスや、データバス幅を選択可能に構成されている。メモリデバイスとしては、例えば、（１）本実施例で採用するＳＡＴＡモジュール（ＡＨＳＩ／Ｆ）、（２）パラレルＩ／Ｆ（Interface ）形式を採るメモリ素子、（３）シーケンシャルＩ／Ｆ形式を採るメモリ素子などに大別されるが、大別されたメモリデバイスごとに、メモリデバイスを具体的に選択可能であり、且つ、データバス幅などを任意に規定できるようになっている。
次に、デバイス区間（ＳＰＡ０～ＳＰＡｎ）毎に選択されたメモリデバイスとのメモリREAD動作を最適化するべく、所定の動作パラメータを、所定のＶＤＰレジスタＲＧｉｊに設定する（ＳＰ８３）。動作パラメータには、チップセレクト信号と、その他の制御信号（READ制御信号など）との動作タイミングを規定する設定値が含まれている。また、シーケンシャルＩ／Ｆ形式を採るメモリ素子が選択された場合には、図１９（ｂ）も示す動作を実現するべく、アドレスラッチの出力タイミングや、読出しクロック数なども特定される。
したがって、種類の異なるメモリデバイスを組合せてＣＧＲＯＭ５５を構成することもできる。但し、本実施例では、ＳＡＴＡモジュールだけを使用してＣＧＲＯＭ５５を構成し、デバイス区間（ＳＰＡ０）だけを有効化し、他のデバイス区間（ＳＰＡ１～ＳＰＡｎ）を無効化している。
何れにしても、ステップＳＰ８２～ＳＰ８３の設定処理が終われば、その設定処理の実効化を図るべく、所定のＶＤＰレジスタＲＧｉｊに所定値を書込む（ＳＰ８４）。これは、ＣＧバスの内部回路がステップＳＰ８２～ＳＰ８３の設定処理に対応して動作できるまでに所定の時間を要することを考慮したものであり、内部回路の動作中は、前記したＣＧバスStatusレジスタ（ＳＰ８０参照）の値が０となる。
したがって、その後は、ＣＧバスStatusレジスタを繰り返しREADアクセスして（ＳＰ８５）、Statusレジスタの値が１から０に戻ることを確認して処理を終える（ＳＰ８６）。なお、所定回数の判定に拘らず、Statusレジスタの値が１から０に戻らない場合に、ステップＳＰ６６の処理を終えても良い。但し、その場合ＣＧＲＯＭが正常にアクセスできない状態で遊技処理が始まるので、その後、何れかのタイミングでＷＤＴ回路５８が起動して複合チップ５０が異常リセット状態になる。そして、この場合は、再度、パワーオンリセット動作が実行されることになる。
一方、図１８のステップＳＰ２０の処理が、正常に実行された後は、割込みコントローラＩＮＴＣや、ＤＭＡＣ回路６０や、マルチファンクションタイマユニットＭＴＵなど、ＣＰＵ回路５１の内蔵回路をソフトウェア処理によって個々的に初期化する（ＳＰ２１）。
次に、マルチファンクションタイマユニットＭＴＵについて、所定のタイマ計測動作を開始させた後（ＳＰ２２）、内部割込み及び内部割込みについて、所定の動作制御レジスタＲＥＧに許可設定値を書込んで割込み許可状態に設定する（ＳＰ２３）。
その結果、その後は、図１８（ｄ）に示す各種の割込みが生じ得ることになる。通常、このタイミングでは、音声プロセッサ２７は、その初期化シーケンスを終えているので、図７（ｃ）に示す通り、終了割込み信号IRQ_SND はＬレベルに降下している筈である。そのため、図１８（ｃ）に示す割込み処理が起動され、演出制御ＣＰＵ６３は、エラーフラグＥＲＲを１に初期設定すると共に、アドレス空間ＣＳ３をREADアクセスして（ＳＰ３０）、音声プロセッサ２７の所定の音声レジスタＳＲＧの値を取得して、初期化シーケンスが正常に終了しているか否かを判定する（ＳＰ３１）。
そして、万一、初期化シーケンスが正常に終了していない場合には、演出制御ＣＰＵ６３は、音声プロセッサ２７の所定の音声レジスタＳＲＧにリセットコマンドを書込むと共に（ＳＰ３２）、１に初期設定されているエラーフラグＥＲＲを２にセットする（ＳＰ３３）。このエラーフラグＥＲＲは、音声プロセッサ初期化処理（ＳＰ２６）を実行するか否かを規定しており、エラーフラグＥＲＲ＝１がステップＳＰ２６の実行条件となっている。
一方、音声プロセッサ２７は、リセットコマンドを受けたことに対応して、終了割込み信号IRQ_SND ＝Ｈレベルの状態で、再度、初期化シーケンスを開始し、初期化シーケンスが終われば、終了割込み信号IRQ_SND はＬレベルに降下させる。この結果、図１８（ｃ）の処理が再実行されることになる。
以上、初期化シーケンスが正常に終了していない例外的な場合について説明したが、通常は、ステップＳＰ３１に続いて、ステップＳＰ３２の処理が実行され、演出制御ＣＰＵ６３は、所定の音声レジスタＳＲＧに、所定値を書込むことで終了割込み信号IRQ_SND を、ＬレベルからＨレベルに復帰させる（ＳＰ３４）。
そして、最後に、所定の音声レジスタＳＲＧに所定値を書込むことで、全ての音声レジスタＳＲＧへのREAD／WRITE アクセスを許可する（ＳＰ３５）。この処理の結果、その後の音声プロセッサ初期化処理（ＳＰ２６）では、必要な設定処理を実行できることになる。
以上、ステップＳＰ２３の割込み許可設定に対応するMaskable Interruptの一例について説明したが、発振器ＯＳＣ２の発振停止に基づくマスク不能割込み（Non Maskable Interrupt）は、任意のタイミングで起動可能である。先に説明した通り、内蔵ＣＰＵ（演出制御ＣＰＵ６３）以外の回路の動作クロック（ＣＰＵシステムクロック）は、発振器ＯＳＣ２の出力クロックをＰＬＬ（Phase Locked Loop ）で周波数逓倍して生成されており、発振器ＯＳＣ２の発振が停止されれば、その後のＶＤＰ回路５２の正常動作は不可能である。
一方、演出制御ＣＰＵ６３の動作クロックは、発振器ＯＳＣ１の出力クロックをＰＬＬで逓倍して生成されており、プログラム処理は継続可能である。しかも、割込み処理プログラムは、内蔵ＲＡＭ５９に格納されている。そこで、演出制御ＣＰＵ６３は、異常事態の発生を音声やランプによって異常報知すると共に（ＳＰ２８）、ＷＤＴ回路５８にクリア信号を出力し続ける（ＳＰ２９）。異常報知は、例えば「異常事態が発生しました。至急、係員に連絡して下さい」との音声報知となる。なお、ＷＤＴ回路５８にクリア信号を出力し続けるのは、異常リセット動作を回避するためである。すなわち、発振器ＯＳＣ１が動作を停止する重大な異常時には、仮に、異常リセット処理を繰り返しても、機器の正常復帰が望めないと考えられるからである。
以上、図１８（ｂ）と、図１８（ｃ）について説明したので、図１８（ａ）に戻って説明を続ける。ステップＳＰ２４では、外付けＤＲＡＭ５４のプログラム領域を保護するため、必要領域を書込み禁止に設定する。次に、電源遮断時に電池で駆動されている時計回路３８について、電源遮断時の正常動作を確認すると共に、念のためアラーム割込みについて再設定する（ＳＰ２５）。
そして、エラーフラグＥＲＲ＝１であることを条件に、音声プロセッサ２７の内蔵レジスタ（音声レジスタＳＲＧ）に、必要な設定値を書込んで初期化処理を実行する（ＳＰ２６）。なお、エラーフラグＥＲＲ＝０の場合は、所定時間、エラーフラグＥＲＲ＝１となるまで待機するが、限界時間を超える場合には、ＷＤＴ回路５８を起動させるべく無限ループ処理に移行する。
次に、給電制御回路ＳＰＹを制御して、表示装置ＤＳ１の起動を準備し、また、ＶＤＰレジスタＲＧｉｊに必要な設定値を書込んで、表示クロックＤＣＫ及び表示回路７４を初期化する（ＳＰ２７）。なお、ステップＳＰ２７の処理は、詳細には、図２１のステップＳＰ５０～ＳＰ５７の処理として示されている。
以上、音声プロセッサから終了割込み信号IRQ_SND を受ける実施例について説明したが、図１８（ｃ）の割込み処理を省略するのも好適である。図２０は、変形実施例を示しており、終了割込み信号IRQ_SND に代えて、マルチファンクションタイマユニットＭＴＵが生成する１ｍｓタイマ割込信号を活用している。
図２０は、１ｍｓタイマ割込処理の一部を図示したものであり、初期状態がゼロである動作管理フラグＦＬＧの値（０／１／２／３）に基づいて、４段階の動作を実現している。なお、音声プロセッサ２７のIRQ_SND 出力端子は、開放状態とし、ＣＰＵ回路５１のIRQ_SND 入力端子は、Ｈレベルに固定されている。
１ｍＳタイマ割込み処理において、先ず、ステップＳＰ４２の処理で、動作管理フラグＦＬＧ＝０と判定される場合には、音声プロセッサ２７の初期化シーケンスが正常終了していることを確認する（ＳＰ４３）。そして、正常終了している場合には、所定の音声レジスタＳＲＧに所定値を書込むことで割込み信号（IRQ_SND ）をクリアさせ（ＳＰ４６）、動作管理フラグＦＬＧを１にする（ＳＰ４７）。なお、ステップＳＰ４３とＳＰ４６の処理は、図１８（ｃ）のステップＳＰ３１とＳＰ３４の処理と同じである。
一方、初期化シーケンスが正常終了していない場合には、所定の音声レジスタＳＲＧにリセットコマンドを書込むことで、音声プロセッサ２７に初期化シーケンスを起動させ（ＳＰ４４）、動作管理フラグＦＬＧをゼロに戻す（ＳＰ４５）。なお、ステップＳＰ４４の処理は、図１８（ｃ）のステップＳＰ３２の処理に対応している。
通常は、ステップＳＰ４７の処理を経て動作管理フラグＦＬＧ＝１となるので、次の１ｍｓタイマ割込みでは、所定の音声レジスタに所定値を書込むことで全ての音声レジスタへのアクセスを許可し（ＳＰ４８）、動作管理フラグＦＬＧ＝２に設定する（ＳＰ４９）。ステップＳＰ４８の処理は、図１８（ｃ）のステップＳＰ３５の処理に対応している。
次に、動作管理フラグＦＬＧ＝２の１ｍｓタイマ割込みでは、図１８（ａ）のステップＳＰ２６の場合と同様に、音声プロセッサ２７の内蔵レジスタ（音声レジスタＳＲＧ）に、必要な設定値を書込んで初期化処理を実行し（ＳＰ５０）、動作管理フラグＦＬＧ＝３に設定する。
動作管理フラグＦＬＧ＝３は、通常の音声制御状態を意味し、必要な音声レジスタＳＲＧに、必要な動作パラメータを設定することで、音声制御を進行させる（ＳＰ５２）。
以上、音声プロセッサ２７の初期化シーケンスの正常終了を、割込み信号（IRQ_SND ）に起因する割込み処理で確認する方法（図１８（ｃ）のＳＰ３１）と、１ｍＳタイマ割込み処理で確認する方法（図２０のＳＰ４３）について説明したが、これらの方法に、何ら限定されるものではない。例えば、図１８のステップＳＰ２６の処理の一部として、音声プロセッサ２７の初期化シーケンスが正常に終了したか否かを判定するのも好適である。
以上、メイン導入処理の概要（図１８のＳＰ２０～ＳＰ２６）について説明したので、以下、図２１～２２に基づいて、ステップＳＰ２７の処理（起動準備処理＋初期化処理）の詳細と、メイン本体処理処理（ＳＳ１～ＳＳ６、及び、ＳＴ４～ＳＴ１４）の動作を説明する。
図２１に示す通り、演出制御ＣＰＵ６３は、ステップＳＰ２７の処理として、先ず、計時タイマＴＭを判定して、演出制御ＣＰＵ６３の動作開始（図６（ｄ）のタイミングＴ１）から１秒経過したことを、ＷＤＴ回路５８にクリア信号を出力しつつ確認する（ＳＰ５０）。これは、ＶＤＰ回路５２が実質的な動作を開始するまでは、表示装置ＤＳ１を非動作状態に維持するためである。また、ＷＤＴ回路５８にクリア信号を出力するので、ＷＤＴ回路５８の起動が確実に防止され、複合チップ５０が異常リセットされるなど、ここまでの初期化処理が無駄になるおそれはない（この意義は、以下の待機処理においても同じである）。
次に、演出制御ＣＰＵ６３は、給電制御回路ＳＰＹへの制御信号ＰＳ１，ＰＳ２をＬレベルからＨレベルに遷移させる（ＳＰ５１）。この処理は、図６（ｇ）や、図６（ｈ）に示すタイミングＴ２の動作であり、制御信号ＰＳ１，ＰＳ２は、その後もＨレベルに維持される。
制御信号ＰＳ１がＨレベルになると、ＭＯＳトランジスタＱ１がＯＮ状態となり、バックライト部ＢＬに電源電圧１２Ｖが給電される。但し、このタイミングＴ２では、バックライト部ＢＬのドライバＤＶＬのBL_EN 端子とPWM 端子が、共にＬレベルであるので、バックライト部ＢＬが発光することはない。
また、制御信号ＰＳ２がＨレベルになると、ＭＯＳトランジスタＱ４がＯＮ状態となり、液晶表示部ＭＯＮＩに電源電圧５が給電される。但し、このタイミングＴ２では、バックライト部ＢＬが消灯状態であるので、不自然な画像が表示されるおそれはない。
ステップＳＰ５１の処理が終われば、次に、演出制御ＣＰＵ６３は、所定のＶＤＰレジスタＲＧｉｊへの設定値に基づいて、リフレッシュモードを規定すると共に、内蔵ＶＲＡＭ７１のリフレッシュ周期や、行アドレス（リフレッシュアドレス）の初期値を設定して、内蔵ＶＲＡＭ７１の初期化処理を実行する（ＳＰ５２）。
実施例のＶＲＡＭ７１は、ＤＲＡＭ（Dynamic Random Access Memory）で構成されており、メモリセルに蓄えられた電荷は、素子内部の漏れ電流によって徐々に失われる。そこで、本実施例では、例えば、一行ずつリフレッシュする分散リフレッシュ方式を採って、ステップＳＰ５２の処理で規定されたリフレッシュ周期で、素子内の全ての行（ＲＯＷ）をリフレッシュしてメモリセルの電荷消失を未然防止している。したがって、ＶＲＡＭ７１において、長時間アクセスされないメモリセルが存在しても、そのデータが消失するおそれはない。なお、リフレッシュモードは、分散リフレッシュ方式に限定されず、集中リフレッシュ方式を採ることもできる。
次に、ＶＤＰレジスタＲＧｉｊに必要な設定値を書込んで、表示クロックＤＣＫを初期化すると共に、表示回路７４を初期化する（ＳＰ５４）。なお、この処理は、該当する内部回路をハードウェアリセットする動作に他ならない。
続いて、給電制御回路ＳＰＹへの制御信号ＳＴＢＹをＬレベルからＨレベルに遷移させる（ＳＰ５６）。この処理は、図６（ｉ）に示すタイミングＴ３の動作であり、制御信号ＳＴＢＹのＨレベルはその後も維持される。なお、このタイミングＴ３では、バックライト部ＢＬのドライバＤＶＬに、電源電圧１２Ｖが給電済みであるので（タイミングＴ２）、ドライバＤＶＬは、動作可能状態となる。但し、制御制御信号ＰＷＭは、依然としてＬレベルを維持しているので、バックライト部ＢＬが発光することはない。
次に、図１６のステップＳＰ４の処理の実効化や、図２１のステップＳＰ５４の処理の実効化を、所定のＶＤＰレジスタ（ステイタスレジスタＳＴＳ）ＲＧｉｊを、Ｒｅａｄアクセスすることで確認する（ＳＰ５７）。具体的には、先ず、ステイタスレジスタＳＴＳ（１）によって、図１６のステップＳＰ４の処理で設定された表示クロックが安定化していることを確認する。
次に、ステイタスレジスタＳＴＳ（２）によって、ステップＳＰ５４の処理に対応して、表示回路の初期化が正常に完了していることを確認する。続いて、ステップＳＰ４５の処理でデュアルリンク設定されているＬＶＤＳ回路８０について、各部ＬＶＤＳ１／ＬＶＤＳ２の初期化が正常に完了していることを、ステイタスレジスタＳＴＳ（３）によって確認する。そして、全ての初期化が正常に完了していることが確認されると、メイン導入処理が終わる（ＳＰ５７）。
続いて、その後の処理について、プリローダが機能しない実施例に関して説明する。図２１～図２２（ａ）に示す通り、メイン本体処理は、ＣＰＵリセット後に実行されるＶＤＰ初期設定処理（ＳＳ１～ＳＳ６）と、その後、１／３０秒毎に繰り返し実行される定常処理（ＳＴ４～ＳＴ１４）とに区分される。
そして、定常処理（ＳＴ４～ＳＴ１４）は、割込みカウンタＶＣＮＴが、ＶＣＮＴ≧２となったタイミングで開始されるので（ＳＴ４）、定常処理の動作周期δは、１／３０秒となる。この動作周期δは、演出制御ＣＰＵ６３の制御に基づいて間欠動作するＶＤＰ回路５２について、その実質的な動作周期δに他ならない。なお、判定条件を、ＶＣＮＴ≧２とするのは、定常処理（ＳＴ４～ＳＴ１４）が異常に長引いて、ＶＣＮＴ＝２のタイミングを見逃す可能性を考慮したものであるが、ＶＣＮＴ＝３となる事態が発生しないよう設計されている。
以上を踏まえてＶＤＰ初期設定処理について説明する。図２１に示す通り、本実施例では、ＶＤＰ初期設定処理において、記憶容量４８Ｍバイトの内蔵ＶＲＡＭ７１を、適切な記憶容量を有するＡＣＣ領域(a) と、ページ領域(b) と、任意領域(c) と、に適宜に切り分ける（ＳＳ１）。具体的には、ＡＣＣ領域(a1,a2) と、ページ領域(b) について、各々の領域先頭アドレスと必要な総データサイズを、所定のインデックステーブルレジスタＲＧｉｊに設定する（ＳＳ１）。すると、確保されたＡＣＣ領域(a1,a2) と、ページ領域(b) には含まれない残余領域が任意領域(c) となる。
ここで、第一と第二のＡＣＣ領域(a1,a2) と、ページ領域(b) の領域先頭アドレスは、各々の下位１１ｂｉｔが０でなくてはならないが、２０４８ｂｉｔ単位で任意に選択可能である（１番地＝１バイトとして、２５６番地ごとの選択）。また、総データサイズも、単位サイズの整数倍の範囲で任意に選択される。特に限定されないが、ＡＣＣ領域(a) の単位サイズは、２０４８ｂｉｔ、ページ領域(b) の単位サイズは、５１２ｋｂｉｔである。
このように本実施例では、ＡＣＣ領域(a1,a2) と、ページ領域(b) の領域設定に一定の条件を設けるが、それは、メモリ容量が限られている内蔵ＶＲＡＭ７１について、可能な限り無駄領域を排除する一方で、ＶＤＰ回路５２の内部動作の円滑化を図るためである。すなわち、内蔵ＶＲＡＭ７１の記憶容量を無闇に増加させると、製造コストの高騰やチップ面積の大型化が懸念される一方、無駄領域を完全に排除するような自由な領域設定を認めると、内部処理が煩雑化して、ＶＲＡＭアクセスの処理時間を短縮化できないためである。なお、以下に説明するインデックス空間の確保に、一定の制約を設けるのも同じ理由による。
以上を踏まえて説明を続けると、ステップＳＳ１の処理に続いて、ページ領域(b) と、任意領域(c) について、必要なインデックス空間ＩＤＸｉを確保する（ＳＳ２）。具体的には、所定のインデックステーブルレジスタＲＧｉｊに、必要な情報を設定することで、各領域(b)(c)のインデックス空間ＩＤＸｉを確保する。
例えば、ページ領域(b) にインデックス空間ＩＤＸｉを設ける場合には、任意のインデックス番号ｉに対応して、任意の水平サイズＨｘと、任意の垂直サイズＷｘの倍数情報（単位空間に対する縦横の倍数情報）が、所定のインデックステーブルレジスタＲＧｉｊに設定される（ＳＳ２）。
先に説明した通り、ページ領域(b) のインデックス空間ＩＤＸｉは、水平サイズ１２８×垂直サイズ１２８ラインを単位空間としており、また、１ピクセルは３２ｂｉｔの情報で特定されるので、水平サイズＨｘと垂直サイズＷｘの設定に基づいて、データサイズ（ｂｉｔ長）＝３２×１２８×Ｈｘ×１２８×Ｗｘのインデックス空間ＩＤＸｉが確保されたことになる。なお、ページ領域(b) のインデックス空間ＩＤＸｉの先頭アドレス（空間先頭アドレス）は、内部的に自動付与される。
また、任意領域(c) にインデックス空間ＩＤＸｉを設ける場合には、任意のインデックス番号ｉに対応して、任意の先頭アドレス（空間先頭アドレス）ＳＴｘと、任意の水平サイズＨｘの倍数情報が、所定のインデックステーブルレジスタＲＧｉｊに設定される（ＳＳ２）。ここで、任意とは、所定条件を前提とするもので、水平サイズＨｘは２５６ｂｉｔ単位で任意決定され、先頭アドレスＳＴｘの下位１１ｂｉｔは０であって、２０４８ｂｉｔ単位で任意決定される。先に説明した通り、任意領域の垂直サイズは、２０４８ラインに固定化されるので、水平サイズＨｘの設定に基づいて、先頭アドレスＳＴｘ以降には、データサイズ（ｂｉｔ長）＝２０４８×Ｈｘのインデックス空間が確保されたことになる。
具体的には、メイン表示装置ＤＳ１のフレームバッファＦＢａとして、水平サイズ１２８０×垂直ライン２０４８の一対のインデックス空間が、各々インデックス番号を特定して、一又は複数の所定のインデックステーブルレジスタＲＧｉｊに設定され、サブ表示装置ＤＳ２のフレームバッファＦＢｂとして、水平サイズ４８０×垂直ライン２０４８の一対のインデックス空間が、各々インデックス番号を特定して、一又は複数の所定のインデックステーブルレジスタＲＧｉｊに設定される。なお、もし、表示装置の水平ピクセル数が、２５６ｂｉｔ／３２ｂｉｔの整数倍に一致しない場合には、各インデックス空間の水平サイズを、その表示装置の水平ピクセル数より大きく、且つ、２５６／３２＝８の整数倍となる値に設定して、無駄なメモリ領域の発生を最小限に抑制する。
以上のように、ページ領域(b) と、任意領域(c) について、必要なサイズ情報やアドレス情報を所定のインデックステーブルレジスタＲＧｉｊに各々設定することで、必要個数のインデックス空間ＩＤＸｉが生成される（ＳＳ２）。そして、この設定処理（ＳＳ２）に対応して、各インデックス空間ＩＤＸｉのアドレス情報やサイズ情報を特定するインデックステーブルIDXTBLが自動的に構築される。図１２（ａ）に示す通り、インデックステーブルIDXTBLには、各インデックス空間ＩＤＸｉの先頭アドレスが、その他の必要情報と共に記憶されており、ＶＤＰ回路５２内部でのデータ転送時や、外部記憶リソース（Resource）からのデータ取得時に参照される（図１３参照）。なお、ＡＡＣ領域(a) のインデックス空間ＩＤＸｉは、必要時に自動生成され、自動消滅するので、ステップＳＳ２の設定処理は不要である。
図１２（ａ）（ｂ）に示す通り、任意領域(c) には、各一対のフレームバッファＦＢａとＦＢｂが確保され、各々、インデックス番号が付与されている。Ｚバッファを使用しない実施例では、フレームバッファＦＢａとして、インデックス番号２５５，２５４が付与された、一対のインデックス空間２５５，２５４が確保される。また、フレームバッファＦＢｂとして、インデックス番号２５２，２５１が付与された、一対のインデックス空間２５２，２５１が確保される。なお、本実施例では、任意領域(c) に、インデックス番号０の作業領域（インデックス空間０）も確保されている。
また、本実施例では、ページ領域(a) に、ＩＰストリーム動画のデコード領域となる必要個数のインデックス空間ＩＤＸｉを確保し、インデックス番号ｉを付与することにしている。但し、初期的には、背景動画（ＩＰストリーム動画）のためのインデックス空間ＩＤＸ０だけを確保している。そして、画像演出（変動演出や予告演出）における必要性に応じて、インデックステーブルレジスタＲＧｉｊへの設定処理や、ディスプレイリストＤＬの指示コマンドに基づいて、ページ領域(a) のインデックス空間ＩＤＸｊを増やし、その後、不要になれば、そのインデックス空間ＩＤＸｊを開放するようにしている。すなわち、図１２（ａ）は、定常動作時のインデックステーブルIDXTBLを示している。
なお、ＡＣＣ領域(a) のインデックス空間は、ディスプレイリストＤＬに記載されている指示コマンドに基づいて、必要時に自動的に生成され、インデックステーブルIDXTBLには、自動生成されたインデックス空間ＩＤＸｊの先頭アドレスや、その他の必要情報が自動設定される。本実施例では、このＡＡＣ領域(a) を、静止画その他のテクスチャのデコード領域として使用している。
インデックス空間を確保する上記の動作は、もっぱら、制御レジスタ群７０に含まれるインデックステーブルレジスタＲＧｉｊへの設定動作によって実現されるが、ステップＳＳ１～ＳＳ２の処理に続いて、他のＶＤＰレジスタＲＧｉｊに、必要な設定動作（ＳＳ３）を実行することで、図３０～図３１に示すＶＤＰ回路５２の定常動作（間欠動作）を可能にしている。
本実施例において、必要な設定処理（ＳＳ３）には、少なくともＳＳ３０～ＳＳ３９が含まれている。なお、ステップＳＳ３０～ＳＳ３７は、何ら処理の順番を限定せず、以下の説明順序に拘わらず、任意の順番で実行することができる。
本実施例では、先ず、表示回路７４の動作を規定する所定の表示レジスタＲＧｉｊに、所定の動作パラメータ（ライン数と画素数）を書込むことで、各表示装置ＤＳ１，ＳＤ２について表示ライン数と水平画素数を設定する（ＳＳ３０）。本実施例の場合、メイン表示装置ＤＳ１の水平画素数は、１２８０ドットであり、表示ライン数は１０２４行である。また、サブ表示装置ＤＳ２の水平画素数は、４８０ドットであり、表示ライン数は８０行である。ステップＳＳ３４の設定処理の結果、各フレームバッファＦＢａ，ＦＢｂにおいて、表示回路７４Ａ，７４ＢがREADアクセスすべき有効データ領域（図２２（ｅ）の破線部）の縦横寸法が、特定されることになる。
次に、表示回路７４の動作を規定する所定の表示レジスタＲＧｉｊに、所定の動作パラメータ（ＴＨｃ，ＷＴｈ）を書込むことで、各表示装置ＤＳ１，ＳＤ２について、水平周期ＴＨのサイクル数ＴＨｃと、水平待機時間ＷＴｈを設定する（ＳＳ３１）。また、所定の表示レジスタＲＧｉｊに、所定の動作パラメータ（ＴＶｌ，ＷＴｖ）を書込むことで、各表示装置ＤＳ１，ＳＤ２について、垂直周期ＴＶのライン数ＴＶｌと、垂直待機時間ＷＴｖを設定する（ＳＳ３２）。
図１５に関して説明した通り、メイン表示装置ＤＳ１については、水平周期ＴＨのサイクル数ＴＨｃ＝１６６２、垂直周期ＴＶのライン数ＴＶｌ＝１０８３と設定される。また、水平待機時間ＷＴｈ＝３８２、垂直待機時間ＷＴｖ＝５９ラインと設定される。一方、サブ表示装置ＤＳ２については、例えば、水平周期ＴＨのサイクル数ＴＨｃ＝５１９、垂直周期ＴＶのライン数ＴＶｌ＝８６７と設定され、水平待機時間ＷＴｈ＝３９、垂直待機時間ＷＴｖ＝６７ラインと設定される。なお、ＴＨｃ－ＷＴｈ＝５１９－３９＝４８０、ＴＶｌ－ＷＴｖ＝８６７－６７＝８００であり、サブ表示装置のピクセル数（横４８０×縦８００）に整合する。
何れにしても、図１６のステップＳＰ４の処理によってドットクロックＤＣＫの周波数Ｆｄｏｔ（＝１０８ＭＨｚ）が決定され、また、ステップＳＳ３０～ＳＳ３２の処理によって、メイン表示装置ＤＳ１について、水平周期ＴＨのサイクル数ＴＨｃ（＝１６６２）と、垂直周期ＴＶのライン数ＴＶｌ（＝１０８３）が規定された結果、一フレームの表示期間が、ＴＨｃ×ＴＶｌ／Ｆｄｏｔと確定されることになる。具体的には、一フレームの表示期間は、１０８３×１６６２／１０８ＭＨｚ＝１６．６６７ｍＳであり、フレームレートＦＲが１／６０秒であると確定される。
なお、サブ表示装置ＤＳ２についても、例えば、ドットクロックＤＣＫの周波数Ｆｄｏｔ＝２７ＭＨｚ、水平周期ＴＨのサイクル数ＴＨｃ＝５１９、及び、垂直周期ＴＶのライン数ＴＶｌ＝８６７に基づいて、５１９×８６７／２７ＭＨｚ＝１６．６６ｍＳと確定される。
次に、本実施例では、サブ表示装置ＤＳ２に関して、所定の表示レジスタＲＧｉｊに、水平周期信号ＨＳのパルス幅と、パルス立上りエッジのＶブランク開始タイミングからのサイクル数の設定する（ＳＳ３３）。また、サブ表示装置ＤＳ２に関して、垂直周期信号ＶＳのパルス幅と、パルス立上りエッジのＶブランク開始タイミングからのサイクル数の設定する（ＳＳ３４）。
先に説明した通り、メイン表示装置ＤＳ１は、水平同期信号ＨＳや垂直同期信号ＶＳを必要としないので、メイン表示装置ＤＳ１に対する上記の処理（ＳＳ３３～ＳＳ３４）は不要である。但し、ステップＳＳ３３～ＳＳ３４の設定処理を省略した場合には、電源リセット時に設定されたデフォルト値が機能するので、実際には、表示装置７４Ａも、水平同期信号ＨＳや垂直同期信号ＶＳを出力することになる。
デフォルト値によれば、例えば、Ｖブランク開始タイミングから１６クロック後にアクティブレベルとなる、パルス幅４０クロック分の水平同期信号ＨＳが出力され、Ｖブランク開始タイミングに同期してアクティブレベルとなる、パルス幅３ライン分の垂直同期信号ＶＳが出力される。
この動作は、メイン表示装置ＤＳ１に対して、水平待機時間ＷＴｈ＝３８２クロックの間に、水平フロントポーチＨＰｖ＝１６、パルス幅ＰＷｈ＝４０、水平バックポーチＢＰｖ＝３２６の水平同期信号ＨＳが出力され、また、垂直待機時間ＷＴｖ＝５９ラインの間に、垂直フロントポーチＨＰｖ＝０、パルス幅ＰＷｖ＝３、垂直バックポーチＢＰｖ＝５６の垂直同期信号ＶＳが出力されることを意味する。但し、メイン表示装置において、これらの同期信号が無視されることは前記した通りである。
なお、デフォルト値に基づく同期信号ＨＳ，ＶＳが出力されるのを防ぐため、水平同期信号ＨＳや垂直同期信号ＶＳを出力しないよう、所定のシステム制御レジスタＲＧｉｊに設定する構成を採っても良い。このようなマスク設定を設けた場合には、ＶＤＰ回路５２の水平同期信号ＨＳの出力端子や、垂直同期信号ＶＳの出力端子は、Ｈレベル又はＬレベルの固定値を維持することができる。
続いて、所定のシステム制御レジスタＲＧｉｊに、Ｖブランク割込みを許可すると設定する（ＳＳ３５）。この結果、本実施例では、１６．６６７ｍＳ＝１／６０秒ごとに生じるＶブランク開始タイミングに対応して、図２２（ｃ）に示すVBLANK開始割込みが生じることなる。このＶブランク割込みタイミングは、演出制御ＣＰＵ６３の定常処理（ＳＴ５～ＳＴ１４）の開始タイミングを規定するとともに、表示回路７４Ａ，７４Ｂにとっての表示期間の開始タイミング（直前の表示期間の終了タイミング）を意味する。
次に、所定の表示レジスタＲＧｉｊに、所定の動作パラメータ（アドレス値）を書込んで、各フレームバッファＦＢａ，ＦＢｂについて、垂直表示開始位置と水平表示開始位置を特定する（ＳＳ３６）。その結果、ステップＳＳ３４の処理で縦横寸法が特定された有効データ領域が、フレームバッファＦＢａ，ＦＢｂ上に確定されることになる。ここで、垂直表示開始位置と水平表示開始位置は、各インデックス空間における相対アドレス値であって、図２２（ｅ）に示す実施例では、表示開始位置は（０，０）となっている。
ここで、「表示領域」とは、表示回路７４Ａ，７４Ｂが、表示装置ＤＳ１，ＤＳ２を駆動するために、画像データを読み出すべきインデックス空間（フレームバッファＦＢａ，ＦＢｂ）を意味し、各々ダブルバッファ構造であるフレームバッファＦＢａ，ＦＢｂにおけるダブルバッファの何れか一方を意味する。もっとも、表示回路７４Ａ，７４Ｂが、実際に画像データを読み出すのは、表示領域（０）又は表示領域（１）における、ステップＳＳ３０とステップＳＳ３６で特定された「有効データ領域」に限定される。
次に、メイン表示装置ＤＳ１を駆動する表示回路７４Ａに関する表示レジスタＲＧｉｊ（DSPAINDEX ）と、サブ表示装置ＤＳ２を駆動する表示回路７４Ｂに関する表示レジスタＲＧｉｊ（DSPBINDEX ）に、各々、「表示領域（０）」と「表示領域（１）」を設定して、各表示領域を定義する（ＳＳ３７）。
何ら限定されないが、本実施例では、フレームバッファＦＢａについて、ＶＲＡＭ任意領域(c) におけるインデックス番号２５４のインデックス空間２５４を「表示領域（０）」と定義し、ＶＲＡＭ任意領域(c) におけるインデックス番号２５５のインデックス空間２５５を、「表示領域（１）」と定義している（ＳＳ３７）。
また、フレームバッファＦＢｂについて、ＶＲＡＭ任意領域(c) におけるインデックス番号２５１のインデックス空間２５１を「表示領域（０）」とし、ＶＲＡＭ任意領域(c) におけるインデックス番号２５２のインデックス空間２５２を「表示領域（１）」としている（ＳＳ３７）。なお、「表示領域」を初期処理（ＳＳ３）において定義することは、特に限定されず、動作周期δ毎に、表示回路７４が画像データをREADアクセスすべきインデックス空間（表示領域）をトグル的に切換えても良い。なお、フレームバッファＦＢａと、フレームバッファＦＢｂについて、各々の表示領域（０）と表示領域（1)を、このタイミングでゼロクリアするのも好適であり、この場合には、表示装置に不自然な画像が表示されることがない。
本実施例では、以上の処理（ＳＳ３０～ＳＳ３７）を含んだ初期設定が終われば、次に、所定のシステム制御レジスタＲＧｉｊへの設定値が、その後、ノイズなどの影響で変更されないよう、第１種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定している（第１の禁止設定ＳＳ３８）。
ここで、今後の書込みが禁止される設定値には、(1) 表示装置ＤＳ１，ＤＳ２の表示クロックＤＣＫに関する設定値、(2) ＬＶＤＳのサンプリングクロックに関する設定値、(3) 出力選択回路７９の選択動作に関する設定値、(4) 複数の表示装置ＤＳ１，ＤＳ２の同期関係（表示回路７４Ｂが表示回路７４Ａの動作周期に従属すること）などが含まれている。なお、第１の禁止設定を解除するソフトウェア処理は存在するが、本実施例では使用していない。但し、必要に応じて使用するのも好適である。
次に、第２種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定することで、初期設定系のＶＤＰレジスタＲＧｉｊについて書込み禁止設定をしている（第２の禁止設定ＳＳ３９）。ここで、禁止設定されるレジスタには、ステップＳＰ４や、ステップＳＳ３０～ＳＳ３７に係るＶＤＰレジスタＲＧｉｊが含まれている。
一方、第３種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定することで、ステップＳＳ１～ＳＳ３の設定処理に関するＶＤＰレジスタを含んだ、多数のＶＤＰレジスタへの禁止設定も可能である（第３の禁止設定）。但し、本実施例では原則として使用しない。何れにしても、第２の禁止設定や、第３の禁止設定は、所定の解除レジスタＲＧｉｊに、解除値を書込むことで任意に解除可能であり、定常動作中に設定値を変更することも可能となる。
以上の処理が終われば、次に、図２１のステップＳＰ５２の処理で、リフレッシュ周期を規定した内蔵ＶＲＡＭ７１の初期化終了について、ステイタスレジスタ（４）を参照して、動作が安定していること（初期化の正常終了）を確認する（ＳＳ４０）。
以上の処理によって、内蔵ＶＲＡＭ７１と、表示回路７４と、ＬＶＤＳ回路３０の全てが、正常に初期化処理を終えたことが、ステイタスレジスタ（１）～（４）の値に基づいて確認されるので、次に、所定の表示レジスタＲＧｉｊ（DSPACTL/DSPBCTL ）に規定値を書込むことで、表示回路７４Ａ，７４Ｂの動作を開始させ（ＳＳ４ａ）、また、所定のシステム制御レジスタＲＧｉｊ（SYSDSPLVDS1MD/SYSDSPLVDS2MD ）に規定値を書込むことで、表示回路７４Ａからの出力データをＬＶＤＳ回路８０（LVDS1/LVDS2 ）から出力させる（ＳＳ４ｂ）。
この動作は、図６（ｅ）のタイミングＴ４の処理に他ならず、本実施例では、タイミングＴ２から所定時間τ（例えば２０ｍＳ）以内に、ステップＳＳ４ａ～ＳＳ４ｂの処理が実行されるようプログラム設計されている。そして、表示回路７４Ａ，７４ＢとＬＶＤＳ回路８０の動作開始（タイミングＴ４）に対応して、計時タイマＴＭをゼロから再始動させる（ＳＳ４ｃ）。なお、ステップＳＳ４ａ～ＳＳ４ｂの処理手順は、必ずしも、限定されない。仮に、ステップＳＳ４ａ～ＳＳ４ｂの処理を逆順に実行しても、ＬＶＤＳ回路８０から、せいぜい一瞬だけ無為な画像データが出力されるに過ぎず、しかも、バックライト部ＢＬが消灯しているので何の問題もない。
何れにしても、本実施例では、上記のステップＳＳ４ａ～ＳＳ４ｂの処理に対応して、表示回路７４は、１／６０秒ごとＶブランク開始状態となり、また、ＬＶＤＳ回路（LVDS1/LVDS2 ）８０が動作することで、図１５に示す表示動作が繰り返されることになる。なお、図１５において、〇印で示す表示動作の開始タイミング、及び表示動作の終了タイミングは、Ｖブランク開始タイミングを示している。
そして、このＶブランク開始タイミングに基づいて、表示回路７４の動作における水平基準点ＴＨ０（＝水平基準時刻）と、垂直基準点（＝垂直基準時刻）ＴＶ０が規定されることになり、表示回路７４は、水平基準点ＴＨ０から水平待機時間ＷＴｈを経過するまで、表示装置の各ピクセルに対応する画像データを出力しないで待機する。同様に、表示回路７４は、垂直基準点ＴＶ０から、垂直待機時間ＷＴｖを経過するまで、表示装置の各ピクセルに対応する画像データを出力しないで待機するよう構成されている。
また、表示回路７４Ｂは、表示装置７４Ａに同期して動作するので（図１６のＳＰ４）、サブ表示装置ＤＳ２についての表示動作の開始と終了タイミングも、メイン表示装置ＤＳ１のタイミングと同じである。したがって、サブ表示装置ＤＳ２に対するフレーム周期（５１９×８６７／２７）は、サブ表示装置ＤＳ２に対するフレーム周期（１０８３×１６６２／１０８）より短く設定されることで、Ｖブランク開始時には、サブ表示装置ＤＳ２の更新処理が完了しているよう設定される。
以上の意義を有するステップＳＳ４の処理が終われば、次に、計時タイマＴＭに基づいて３００ｍＳ経過するのを待ち（ＳＳ５）、その後、給電制御回路ＳＰＹへの制御信号ＰＷＭをＬレベルからＨレベルに遷移させる（ＳＳ６）。その結果、バックライト部ＢＬは、発光状態となり、これ以前に動作を開始している液晶表示部ＭＯＮＩは、表示回路７４Ａから受ける画像データに基づいて表示動作を開始する。なお、このタイミングでは、ディスプレイリストが発行されていないので、ＶＲＡＭの内容がそのまま表示されることは先に説明した通りである。そこで、ステップＳＳ５～ＳＳ６の処理を、タイマ割込み処理に委ねるのも好適であり（破線参照）、このような構成を採ると、タイミングＴ５の時点では、ディスプレイリストＤＬが発行済みとなるので、表示装置ＤＳ１には、所定の初期画面が表示されることになる。
続いて、メイン本体処理の残部であって、所定時間毎に繰り返し実行される定常処理について図２２に基づいて説明する。図２２に示す通り、演出制御ＣＰＵ６３の動作は、メイン制御処理（ａ）と、１ｍＳ毎に起動するタイマ割込み処理（ｂ）と、制御コマンドＣＭＤを受けて起動する受信割込み処理（不図示）と、表示装置ＤＳ１のＶブランク（垂直帰線期間）の開始タイミングに生じるVBLANK信号を受けて起動するVBLANK割込み処理（ｃ）と、動作フリーズ時や不合理な指示コマンド検出時に生じる描画異常割込み処理（ｄ）と、を含んで構成されている。なお、２０μＳ割込み処理については説明を省略する。
受信割込み処理では、主制御部２１から受けた制御コマンドＣＭＤを、メイン制御処理（ＳＴ１３）において参照できるよう、所定の受信バッファに記憶して処理を終える。また、VBLANK割込み処理（図２２（ｂ））では、VBLANK割込み毎に、割込みカウンタＶＣＮＴをインクリメントし（ＳＴ１５）、メイン制御処理の開始タイミングでは、割込みカウンタＶＣＮＴの値に基づいて、１／３０秒の動作開始タイミングを把握した上で、割込みカウンタＶＣＮＴをゼロクリアしている（ＳＴ４）。
一方、タイマ割込み処理には、図２２（ｂ）に示す通り、原点センサ信号など取得を取得してモータ演出を進行させる処理（ＳＴ１８）と、ランプ演出の進行処理（ＳＴ１９）と、が含まれている。ランプ演出やモータ演出は、全ての演出動作を一元管理する演出シナリオに基づいて制御されており、演出カウンタＥＮが管理する演出開始時に達すれば、演出シナリオ更新処理（ＳＴ１１）において、モータ駆動テーブルやランプ駆動テーブルが特定されるようになっている。
そして、その後は、特定されたモータ駆動テーブルに基づいてモータ演出が進行し、特定されたモータ駆動テーブルに基づいてランプ演出が進行することになる。先に説明した通り、ステップＳＴ１８の動作時に、ＤＭＡＣ回路（第１と第２のＤＭＡチャンネル）６０が機能する実施例もある。なお、モータ演出は、１ｍＳ毎に進行するが、ランプ演出は、１ｍＳより長い適宜なタイミングで進行する。
一方、図２２（ｄ）に示す通り、描画異常割込み処理では、描画回路７６の動作状態を示すステイタスレジスタＲＧｉｊをREADアクセスして、割込み原因を特定する。具体的には、(1) 異常な指示コマンドの検出（ビット化け）による描画異常割込みか、(2) 描画回路７６の動作異常（フリーズ）による描画異常割込みかを特定する（ＳＴ１６ａ）。そして、異常な指示コマンドの検出に基づく描画異常割込みである場合には、所定のシステム制御レジスタＲＧｉｊに、所定値を書き込むことで、描画回路７６を初期化する（ＳＴ１６ｂ）。この動作は、図７（ｂ）に示すリセット経路４Ｂの個別リセット動作に他ならない。
次に、個別リセット動作の正常終了を、所定のステイタスレジスタＲＧｉｊで確認した後、描画回路７６の動作を規定する一群の動作パラメータを所定の描画レジスタＲＧｉｊに再設定して処理を終える（ＳＴ１６ｃ）。そして、戻り先アドレスを記憶するスタック領域を調整した後（割込み処理後の戻り先アドレスを消去する開放処理）、ステップＳＴ１３の処理に移行させる（ＳＴ１６ｃ）。
一方、描画回路７６の動作異常に基づく描画異常割込みの場合には、無限ループ処理に移行させることで（ＳＴ１６ｄ）、ＷＤＴ回路５８を起動させ、複合チップ５０全体をリセットする。なお、ＣＰＵ回路５１をリセットしたくない場合には、所定のキーワード列をパターンチェック回路ＣＨＫに出力して、リセット信号ＲＳＴによってＶＤＰ回路５２だけをリセットしても良い（図７（ｂ）参照）。この場合には、ＶＤＰ回路５２のリセット動作の正常終了を確認した後、ステップＳＴ４やＳＴ１３の処理に移行させる。なお、可能な限り制御コマンドＣＭＤの読み落しを回避するためには、他の場合も含め、ステップＳＴ４より、ステップＳＴ１３に移行される方が良い。
複合チップ５０全体をリセットすると、それまでの演出が消滅して、演出制御が完全に初期状態（電源投入状態）に戻るが、ＶＤＰ回路５２だけをリセットする場合には、ＶＤＰ回路５２のリセット動作が完了するまで、所定の待機時間は生じるものの、一連の演出制御を継続させることができる。なお、演出制御ＣＰＵ６３は、画像演出、ランプ演出、及び、音声演出を統一的に制御しているので、各演出に不自然なズレが生じることもない。
なお、以上説明したステップＳＳ１～ＳＳ３の初期設定処理は、ＶＤＰレジスタＲＧｉｊのレジスタアドレス値と、そのレジスタＲＧｉｊへの設定値とを対応させた初期値設定テーブルSETTABLE（図３６参照）に基づいて実行される。以上、初期設定処理について説明したので、次に、定常処理（ＳＴ４～ＳＴ１４）を説明する前に、演出制御ＣＰＵ６３によって制御されるＶＤＰ回路５２の定常動作（間欠動作）について図３０（ａ）及び図３１（ｂ）に基づいて概略的に説明しておく。
ＶＤＰ回路５２の間欠動作は、図３０や図３１に示す通りであり、プリローダ７３を使用しない実施例では、図３０（ａ）に示すように、演出制御ＣＰＵ６３が完成させたディスプレイリストＤＬｉは、その動作周期（Ｔ１）で、描画回路７６に発行され、描画回路７６はディスプレイリストＤＬｉに基づく描画動作によって、フレームバッファＦＢａ，ＦＢｂに、画像データを完成させる。そして、フレームバッファＦＢａ，ＦＢｂに完成された画像データは、次の動作周期Ｔ１＋δに、表示回路７４が表示装置ＤＳ１，ＤＳ２に出力することで、その後の、表示装置ＤＳ１，ＤＳ２の描画動作に基づき、遊技者が感知する表示画面となる。
一方、プリローダ７３を使用する実施例では、図３１（ａ）に示すように、演出制御ＣＰＵ６３が完成させたディスプレイリストＤＬｉは、その動作周期（Ｔ１）で、プリローダ７３に発行され、プリローダ７３は、ディスプレイリストＤＬｉを解釈して、必要な先読み動作を実行すると共に、ディスプレイリストＤＬｉの一部を書き換えて、書換えリストＤＬ’を完成させる。なお、先読みされたＣＧデータと書換えリストＤＬ’は、ＤＲＡＭ５４の適所に格納される。
次に、描画回路７６は、その次の動作周期（Ｔ１＋δ）で、ＤＲＡＭ５４から書換えリストＤＬ’を取得し、書換えリストＤＬ’に基づく描画動作によって、フレームバッファＦＢａ，ＦＢｂに、画像データを完成させる。そして、フレームバッファＦＢａ，ＦＢｂに完成された画像データは、更にその次の動作周期（Ｔ１＋２δ）で、表示回路７４が表示装置ＤＳ１，ＤＳ２に出力することで、その後の表示装置ＤＳ１，ＤＳ２の描画動作に基づき、遊技者が感知する表示画面となる。
以上、ＶＤＰ回路５２の間欠動作について概略的に説明したが、上記した図３０～図３１の動作を実現するため、演出制御ＣＰＵ６３は、初期処理（ＳＳ１～ＳＳ３）の後、割込みカウンタＶＣＮＴの値を繰り返し参照して、動作開始タイミングに達するのを待ち、動作開始タイミング（一つ飛びのＶブランク開始タイミング）に達すれば、割込みカウンタＶＣＮＴをゼロクリアする（ＳＴ４）。
その後、定常動作を開始するが、本実施例では、最初に、定常動作を開始すべき動作開始条件を満たしているか否かを判定する（ＳＴ５）。なお、この判定タイミングは、図３０～図３１に記載のＴ１，Ｔ１＋δ、Ｔ１＋２δ、・・・・のタイミング、つまり、表示装置ＤＳ１の垂直帰線期間（VBLANK）の開始タイミングである。なお、表示装置ＤＳ２の表示タイミングは、表示装置ＤＳ１の表示タイミングに従属するよう、初期設定（ＳＴ３）時に設定されている。
垂直帰線期間（VBLANK）の開始タイミングで判定される動作開始条件は、プリローダ７３を活用するか否かで異なるので、先ず、プリローダ７３を活用しない実施例（図２２）について説明する。この場合は、本来、図３０（ａ）のタイムチャートに示す通りにＶＤＰの内部動作が進行するよう、回路構成やプログラムが設計されている。すなわち、動作周期（Ｔ１）で完成されたディスプレイリストＤＬ１に基づき、描画回路７６は、その動作周期中（Ｔ１～Ｔ１＋δ）に、描画動作を終える筈である。しかし、例えば、図３０（ａ）の動作周期（Ｔ１＋２δ）で完成されたディスプレイリストＤＬ３のように、その動作周期中（Ｔ１＋２δ～Ｔ１＋３δ）に、描画動作を終わらない場合も無いとは言えない。また、表示回路７４に関して、表示タイミングに対して、表示データの生成が間に合わないUnderrun異常が生じている可能性も無くはない。
ステップＳＴ５の判定処理は、かかる事態を考慮したのであり、演出制御ＣＰＵ６３は、描画回路７６の動作状態を示すステイタスレジスタＲＧｉｊ（制御レジスタ群７０の一種）をアクセスして、ステップＳＴ５のタイミングで、描画回路７６が、必要な動作を終えているか否かと、Underrun異常の有無を判定する。なお、Underrun異常の有無は、アンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃに基づいて判定される。また、プリローダ７３を活用しない実施例では、例えば、図３０（ａ）のタイミングＴ１＋δでは、描画回路７６に関する描画レジスタのステイタス情報をREADアクセスして、ディスプレイリストＤＬ１に基づく描画動作が終わっていることを確認する。
そして、動作開始条件を満たさない場合（異常／不適合）には、異常回数をカウントする異常フラグＥＲをインクリメントして、ステップＳＴ６～ＳＴ８処理をスキップする。異常フラグＥＲは、その他の重大異常フラグＡＢＮと共に、ステップＳＴ９やＳＴ１０の処理で判定され、重大異常フラグＡＢＮがリセット状態である前提において、連続異常回数が多くない場合（ＥＲ≦２）には、正常時と同様に、演出コマンド解析処理を実行する（ＳＴ１３）。
Underrun異常時の場合も、同様に、ステップＳＴ６～ＳＴ８処理をスキップする。そして、所定のシステム制御レジスタＲＧｉｊに、所定のクリア値を書込むことで、表示クロックＤＣＫ（周波数）と表示回路７４を初期化する（ＳＴ１０ｃ）。そして、この初期化処理の正常終了を確認した後、表示クロックＤＣＫの周波数や、表示回路７４の動作を規定する一群のシステム制御レジスタＲＧｉｊの値を、規定値に再設定した上で（ＳＴ１０ｃ）、演出コマンド解析処理を実行する（ＳＴ１３）。
演出コマンド解析処理（ＳＴ１３）では、主制御基板２１から制御コマンドＣＭＤを受けているか否かを判定し、制御コマンドＣＭＤを受けた場合には、その制御コマンドＣＭＤを解析して必要な処理を実行する（ＳＴ１３）。ここで、必要な処理には、変動演出の開始を指示する制御コマンドＣＭＤに基づく新規の変動演出の開始準備処理や、エラー発生を示す制御コマンドＣＭＤに基づくエラー報知の開始処理が含まれる。続いて、ＷＤＴ回路にクリアパルスを出力して（ＳＴ１４）、ステップＳＴ４の処理に戻る。
以上、軽微なUnderrun異常時や、動作開始条件が不適合の場合であって、異常フラグＥＲがＥＲ≦２である場合について説明したが、このような場合には、その動作周期では、表示回路７４が読み出す表示領域をトグル切換える処理（ＳＴ６）や、ディスプレイリストの作成処理（ＳＴ７）がスキップされ、且つ、演出シナリオが進行しないことになる（ＳＴ８～ＳＴ１２参照）。これは、不完全な状態のフレームバッファＦＢａ，ＦＢｂの画像データを出力させないためである。そのため、例えば、図３０（ａ）の動作周期（Ｔ１＋３δ）では、画像演出が進行せず、元の画面（ＤＬ２に基づく画面）が再表示されるフレーム落ちが生じる。
ここで、フレーム落ちを回避するため、動作開始条件が成立するまで待機する構成も考えられる。しかし、演出制御ＣＰＵ６３が実行すべき制御処理（ＳＴ６～ＳＴ１２）は数多く、各々の処理時間を確保する必要があるので、本実施例では、動作開始条件を満たさない場合にフレーム落ちを生じさせている。
但し、フレーム落ちが生じたとしても、割込み処理（図２２（ｂ））によって進行するランプ演出やモータ演出と比較して、１／３０～２／３０秒程度、画像演出の進行が遅れるだけであり、これに遊技者が気付くことはない。しかも、フレーム落ち時には、演出カウンタＥＮの更新処理を含んだ演出シナリオ処理（ＳＴ１１）や、音声進行処理（ＳＴ１２）も合わせてスキップされるので、その後に開始されるリーチ演出や予告演出や役物演出において、画像演出、音声演出、ランプ演出、及びモータ演出などの開始タイミングがずれるおそれはない。
すなわち、演出シナリオでは、画像演出、音声演出、ランプ演出、モータ演出の開始タイミングと、その後に実行すべき演出内容を一元的に管理しており、正常時に限り更新される演出カウンタＥＮによって、開始タイミングを制御しているので、各種の演出の同期が外れることはない。例えば、爆発音と、爆発画像と、役物移動と、ランプフラッシュ動作を複合した演出動作がある場合、フレーム落ちが生じた後であっても、上記した各演出動作は正しく同期して開始される。
以上、比較的軽微な異常時について説明したが、重大異常フラグＡＢＮがセット状態である場合や、連続異常回数が多い場合（ＥＲ＞２）や、繰り返しUnderrun異常が生じる場合には、ステップＳＴ１０の判定の後、無限ループ状態としている（ＳＴ１０ｂ）。その結果、ＷＤＴ回路５８の計時動作が進行して、演出制御ＣＰＵ６３を含んだ複合チップ５０は、異常リセットされ、その後、初期処理（ＳＳ１～ＳＳ３）が再実行されることで、異常事態発生の根本原因の解消が期待される。
なお、このリセット動作は、ＷＤＴ回路５８が起動して実行されるので、ＣＰＵ回路５１も含め複合チップ５０全体がリセット状態となる（図７（ｂ））。そこで、ＣＰＵ回路５１のリセットを回避するべく、演出制御ＣＰＵ６３が、所定のキーワード列（例えば１バイトデータ３個）をパターンチェック回路ＣＨＫに出力して、リセット信号ＲＳＴをＶＤＰ回路５２に出力するのも好適である（図３６のＳＴ１００参照）。この場合も、ＶＤＰ回路５２のリセット動作の正常終了を確認した後（ＳＴ１０１）、ステップＳＴ４やＳＴ１３の処理に移行させることになる。
何れにしても、この異常時には、音声回路ＳＮＤも合わせ異常リセットされるので、画像演出、音声演出、ランプ演出、モータ演出は、全て初期状態に戻ることになる。但し、これらのリセット動作は、主制御部２１や払出制御部２５には、何の影響も与えなので、大当り状態の消滅や、賞球の消滅のような事態が発生するおそれはない。
以上、異常事態について説明したが、実際には、軽微な場合も含め上記した異常が発生することは殆どなく、ステップＳＴ５の処理の後、所定の表示レジスタＲＧｉｊ（DSPACTL /DSPBCTL）への設定に基づき、表示回路７４Ａと表示回路７４Ｂが読み出すべき画像データを記憶するフレームバッファＦＢａ，ＦＢｂの「表示領域」をトグル的に切り換える（ＳＴ６）。先に説明した通り、「表示領域（０）」と「表示領域（１）」は、予め初期処理において定義されているので（ＳＴ３）、ステップＳＴ６の処理では、フレームバッファＦＢａ，ＦＢｂについて、今回の「表示領域」が、表示領域（０）／表示領域（１）の何れであるかを特定する。
このステップＳＴ６が実行されることで、表示回路７４Ａは、インデックス空間２５４（表示領域（０））と、インデックス空間２５５（表示領域（１））から、動作周期δ毎に、交互に画像データを読み出して表示装置ＤＳ１を駆動することになる。同様に、表示回路７４Ｂは、インデックス空間２５１（表示領域（０））と、インデックス空間２５２（表示領域（１））から、動作周期δ毎に、交互に画像データを読み出してサブ表示装置ＤＳ２を駆動することになる。なお、表示回路７４が実際にREADアクセスするのは、表示領域（０）／表示領域（１）における有効データ領域に限定されるのは先に説明した通りである。
何れにしても、本実施例では、動作周期毎に「表示領域」が切り替わるので、表示回路７４Ａ，７４Ｂは、直前の動作周期で描画回路７６が完成させた画像データについて、表示装置ＤＳ１，ＤＳ２への出力処理を開始することになる。但し、ステップＳＴ５の処理は、メイン表示装置ＤＳ１の垂直帰線期間（Ｖブランク）の開始時から開始されるので、実際には、垂直帰線期間が完了してから画像データの出力処理が開始されることになる。図３０（ａ）において、表示回路の欄に示す矢印は、この出力処理の動作周期を示している。
以上のような意義を有するステップＳＴ６の処理が終われば、演出制御ＣＰＵ６３は、続いて、次の動作周期で、表示回路７４が表示装置に出力するべき画像データを特定したディスプレイリストＤＬを完成させる（ＳＴ７）。特に限定されないが、この実施例では、ＲＡＭ５９のリストバッファ領域（ＤＬバッファＢＵＦ）を確保し、そこにディスプレイリストＤＬを完成させている（図１３参照）。
ディスプレイリストＤＬは、一連の指示コマンドを、適宜な順番で列記して構成され、EODL（End Of DL ）コマンドを記載して終わるよう構成されている。そして、本実施例では、データ転送回路７２、描画回路７６、プリローダ７３の円滑な動作を実現するべく、EODLコマンドを含む全ての指示コマンドを、コマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドだけに限定している。なお、３２ｂｉｔの整数Ｎ倍で構成された指示コマンドに、無意ビット(Don't care bit)も含んで良いことは先に説明した通りである。
このように、実施例のディスプレイリストＤＬは、コマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドだけで構成されているので、ディスプレイリストＤＬ全体のデータボリューム値（データ総量）は、必ず、コマンド長の最小単位（３２ｂｉｔ＝４バイト）の整数倍となる。更に、本実施例では、データ転送回路７２の最低データ量Ｄｍｉｎを考慮して、ディスプレイリストＤＬのデータボリューム値を、最低データ量Ｄｍｉｎの整数倍（１以上）であって、且つ、指示コマンドの最小単位（４バイト）の整数倍となるよう調整している。例えば、Ｄｍｉｎ＝２５６バイトであれば、ディスプレイリストＤＬのデータボリューム値は、２５６バイト、５１２バイト・・・の何れかの値に調整される。
ここで、演出内容の複雑さに応じて、適宜に、２５６バイトか、又は５１２バイトに調整するのも好適であるが、本実施例では、表示装置が二個であり、サブ表示装置ＤＳ２はそれほど複雑な画像演出を実行させないことを考慮して、ディスプレイリストＤＬのデータボリューム値を、常に、２５６バイトに調整している。
もっとも、この手法は、何ら限定されず、表示装置が三個以上になる場合や、サブ表示装置ＤＳ２も含め複雑な画像演出を実行する遊技機の場合には、５１２バイト又は、７６８バイトに調整される。また、通常の演出時は、ディスプレイリストＤＬのデータボリューム値を２５６バイトに調整し、特別な演出を実行する場合に限り、ディスプレイリストＤＬのデータボリューム値を、５１２バイト又は、７６８バイトに調整するのも好適である。
但し、本実施例の場合には、ディスプレイリストＤＬのデータボリューム値は、各動作周期δにおいて、予め規定された所定バイト長（２５６バイト）に調整される。調整手法としては、３２ｂｉｔ長のEODLコマンドの後に、不足領域を補填する３２ｂｉｔ長のNOP （No Operation）コマンドを埋める簡易手法（Ａ）か、或いは、不足領域を３２ｂｉｔ長のNOP コマンドで埋めた後、最後に３２ｂｉｔ長のEODLコマンドを記載する標準手法（Ｂ）が考えられる。なお、ディスプレイリストＤＬのデータボリューム値（データ総量）を全く調整することなくEODLコマンドで終結させ、データ転送回路７２の動作時に、ダミーデータを付加的に転送して、最低データ量Ｄｍｉｎの整数倍の転送量を確保する無調整手法（Ｃ）も考えられる。
ここで、標準手法（Ｂ）を採る場合には、最初、コマンドカウンタＣＮＴを規定値（２５６バイトに対応する６４－１）に初期設定し、ＤＬバッファ領域ＢＵＦに、有意な指示コマンドを書き込むごとに、コマンドカウンタＣＮＴを適宜に減算し、一連の有意な指示コマンドの書き込みが終われば、コマンドカウンタＣＮＴがゼロになるまで、NOP コマンドを記載し、最後にEODLコマンドを記載する手法が考えられる。本実施例の場合、指示コマンドは、そのコマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）のものに限定されているので、上記の処理は容易であり、コマンドカウンタＣＮＴの減算処理は、整数Ｎに対応した減算処理となる。
一方、簡易手法（Ａ）を採る場合には、ディスプレイリストＤＬの作成時、最初に、リストバッファ領域（ＤＬバッファＢＵＦ）の全てをNOP コマンドで埋めれば足りるので、一見、標準手法（Ｂ）より優れているように思われる。また、簡易性の観点では、無調整手法（Ｃ）も優れているように思われる。しかし、本実施例では、基本的に標準手法（Ｂ）を採っており、ディスプレイリストＤＬの先頭からEODLコマンドまでの実データ量、つまり、EODLコマンドまでのデータ量が、常に、データ転送回路７２の最低データ量Ｄｍｉｎの整数倍となるよう調整している。
これは、プリローダ７３を活用する実施例を考慮したものであり、もし、簡易手法（Ａ）や無調整手法（Ｃ）を採用すると、EODLコマンドまでのディスプレイリストＤＬの実データ量が、ランダムな値となり、プリローダ７３が書き換えた書換えリストＤＬ’のＤＲＡＭ５４への転送時や、ＤＲＡＭ５４から描画回路７６への書換えリストＤＬ’の転送時に支障が生じるからである。なお、書換えリストＤＬ’のＤＲＡＭ５４への転送時には、データ転送回路７２のＣｈＡ制御回路７２ａが機能し、書換えリストＤＬ’の描画回路７６への転送時には、ＣｈＢ制御回路７２ｂが機能するが（図２８参照）、何れの場合もEODLコマンドまでの書換えリストＤＬ’しか転送しないことになる。
以上、ディスプレイリストＤＬのデータボリューム値を調整する標準手法（Ｂ）の利点を説明したが、プリローダ７３を使用しない実施例では、発行されたディスプレイリストＤＬは、描画回路７６によって処理されるだけであるので、簡易手法（Ａ）や無調整手法（Ｃ）の使用が何ら禁止されない。
但し、以下の説明では、プリローダ７３の使用の有無に拘らず、原則として標準手法（Ｂ）を採ることを前提に、図２３に基づいて、ディスプレイリストＤＬの詳細について説明する。
特に限定されないが、本実施例では、ディスプレイリストＤＬに、先ず、メイン表示装置ＤＳ１に関する指示コマンド列（Ｌ１１～Ｌ１６）を記載し、その後、サブ表示装置ＤＳ２に関する指示コマンド列（Ｌ１７～Ｌ２０）を記載するようにしている。また、標準手法（Ｂ）を採用して、ディスプレイリストＤＬのデータボリューム値を固定長（２５６バイト）に調整している。なお、図２３は、事実上、演出制御ＣＰＵ６３が、ＲＡＭ５９のリストバッファ領域に、指示コマンドを書き込む手順や、ディスプレイリストＤＬに基づく描画回路７６の動作を示したものともなっている。
図２３に示す通り、ディスプレイリストＤＬの先頭では、環境設定系の指示コマンド（SETDAVR ）を記載して、表示装置ＤＳ１のフレームバッファＦＢａについて、インデックス空間ＩＤＸ上の左上基点アドレス（Ｘ，Ｙ）を規定する（Ｌ１１）。図１２（ａ）に関して説明した通り、本実施例では、表示装置ＤＳ１用として、任意領域(c) に、一対のフレームバッファＦＢａが確保されている。そして、通常は、表示回路７４にとっての有効データ領域に対応して、基点アドレス（Ｘ，Ｙ）＝（０，０）とすることで、フレームバッファＦＢａの先頭位置から描画回路７６に活用される。
図１２（ｃ）では、その下方左側の実描画領域にＬ１１と付しているが、これは、指示コマンドＬ１１によって、フレームバッファＦＢａ上の実描画領域が、フレームバッファＦＢａの基点アドレス（０，０）位置から始まると特定されたことを意味している。ただし、実描画領域の縦横寸法や、その実描画領域を具体的に特定するインデックス番号は、未だ未確定であり、後述する指示コマンド（SETINDEX）Ｌ１３によって確定する。なお、指示コマンドＬ１１ではＺバッファの使用の有無も指定される。
次に、環境設定系の指示コマンド（SETDAVF ）によって、仮想描画空間上に、左上基点座標（Ｘｓ，Ｙｓ）と、右下対角点座標（Ｘｅ，Ｙｅ）を設定して、Ｗ×Ｈ寸法の描画領域を定義する（Ｌ１２）。ここで、仮想描画空間とは、描画用の指示コマンド（SPRITEコマンドなど）によって描画可能な、Ｘ方向±８１９２、Ｙ方向±８１９２の仮想的な二次元空間である（図１２（ｃ）参照）。
この指示コマンドＬ１２（SETDAVF ）によって、仮想描画空間は、描画内容が実際に表示装置ＤＳ１に反映される描画領域と、その他の非描画領域に区分される。また、指示コマンドＬ１２（SETDAVF ）は、指示コマンドＬ１１で開始位置（基点アドレス）が規定された実描画領域と、仮想描画空間上の描画領域とを対応付けることになる。
この点を言い換えると、指示コマンドＬ１２によって、（インデックス空間は未定の）フレームバッファＦＢａには、仮想描画空間上の描画領域に対応する、基点アドレスから始まるＷ×Ｈの実描画領域が定義されることになる。したがって、指示コマンドＬ１２で指定する描画領域は、フレームバッファＦＢａの水平サイズと同一か、それ以下とする必要がある。通常、描画領域や実描画領域は、表示回路７４にとっての有効データ領域（図２２（ｅ））と同寸法となるよう定義される。
そして、描画回路７６が指示コマンドＬ１１，Ｌ１２を実行した後は、仮想描画空間に描画された描画内容のうち、描画領域に含まれるものだけが、フレームバッファＦＢａの実描画領域に反映されることになる。したがって、描画領域からはみ出した部分や、図１２（ｃ）において作業領域と記載された部分の描画内容は、そのままでは、フレームバッファに反映されることはない。なお、仮想描画空間に作業領域を確保する場合には、仮想描画空間の非描画領域が使用される。
次に、今回の動作周期において、描画回路７６が、これから完成させるディスプレイリストＤＬに基づいて描画する描画内容を何処に描画すべきかを規定する（Ｌ１３）。具体的には、ダブルバッファ構成の表示装置ＤＳ１のフレームバッファＦＢａについて、今回のディスプレイリストＤＬに基づく描画内容の「書込み領域」となるインデックス空間ＩＤＸが特定される（Ｌ１３）。具体的には、テクスチャ設定系のコマンドであるSETINDEXコマンドによって、(1) フレームバッファＦＢａは、任意領域に確保されていること、及び、(2) 「書込み領域」となるインデックス空間ＩＤＸＮの任意領域上のインデックス番号Ｎが特定される。
この指示コマンドＬ１３によって、例えば、Ｎ＝２５５と特定された場合には、仮想描画空間上に定義された描画領域に対応する実描画領域は、具体的には、ダブルバッファ構造のフレームバッファＦＢａにおけるインデックス空間ＩＤＸ２５５であると定義されたことになる。
本実施例の場合、フレームバッファＦＢａのインデックス番号は、２５５又は２５４であり（図１２（ａ））、トグル的に切り換えた何れかが指定される（Ｌ１３）。なお、このインデックス番号は、メイン制御処理のステップＳＴ６で指定された表示領域（０）／（１）ではない方のインデック番号である。例えば、ステップＳＴ６の処理において、表示回路７４に対して、表示領域（０）が指定されている場合には、表示領域（１）が、描画回路７６にとっての「書込み領域」となる。
以上の通り、指示コマンドＬ１１と指示コマンドＬ１２とで、実描画領域（Ｗ×Ｈの論理空間）と描画領域（Ｗ×Ｈの仮想空間）との対応関係が、一般的に定義された後、インデックス空間ＩＤＸを具体的に特定する指示コマンドＬ１３（SETINDEX）によって、Ｗ×Ｈの仮想空間が、特定のインデックス空間ＩＤＸにおけるＷ×Ｈの論理空間であると対応付けられたことになる。
この点を言い換えると、今後、一連の指示コマンドに基づいて、Ｗ×Ｈの仮想空間に仮想的に描画される内容は、仮想空間と内蔵ＶＲＡＭ７１の実アドレスとの対応関係を規定するＶＤＰ内部の変換テーブルに基づいて、内蔵ＶＲＡＭ７１（フレームバッファ）の画像データとなる。
続いて、「書込み領域」として、特定されたインデックス空間ＩＤＸを、例えば、黒色で塗りつぶすフレームバッファ・クリア処理を実行する指示コマンドが記載される（Ｌ１４，Ｌ１５）。これは、二動作期間前にフレームバッファＦＢａに書き込まれた画像データの消去処理に他ならない。
具体的には、環境設定コマンドの一種であるSETFCOLOR コマンドによって、例えば黒色を選択し、プリミティブ描画系コマンドであるRECTANGLE コマンドによって矩形領域を塗り潰すべく規定する。なお、RECTANGLE コマンドでは、仮想描画空間に設定された描画領域（フレームバッファＦＢａに対応する仮想空間）について、その左上端点と、右下端点のＸＹ座標が指定される（図１２（ｃ）参照）。
以上の処理によって、描画準備処理が完了するので、次に、静止画や動画一フレームなど、適宜なテクスチャを、仮想描画空間に描画するための指示コマンドを列記する。典型的には、先ず、テクスチャの展開先となるインデックス空間ＩＤＸを、テクスチャ設定系のSETINDEXコマンドで特定した上で、テクスチャロード系の指示コマンドであるTXLOADコマンドを記載して、ＣＧＲＯＭ５５から読み出す所定のテクスチャを、所定のインデックス空間ＩＤＸに展開するようディスプレイリストＤＬに記載する。
先に説明した通り、本実施例では、背景動画が、ＩＰストリーム動画で構成されている。そこで、例えば、背景動画について、これを展開すべきインデックス空間ＩＤＸを、テクスチャ設定系のSETINDEXコマンドで、ページ領域(b) のインデックス空間ＩＤＸ０と特定した上で、テクスチャロード系のTXLOADコマンドを記載する。なお、TXLOADコマンドでは、今回LOADすべき動画フレームについて、ＣＧＲＯＭ５５の先頭アドレス（テクスチャのSourceアドレス）と、展開後のデータサイズ（水平×垂直）を特定する必要がある。
ＶＤＰ回路５２において、上記のTXLOADコマンドが実行されると、背景動画の一動画フレーム（テクスチャ）は、先ず、ＡＡＣ領域(a) に取得され、その後、自動的に起動するＧＤＥＣ７５によって、ページ領域(b) のインデックス空間ＩＤＸ０に展開される。次に、この一動画フレームを仮想描画空間に描画することになる。この場合に、SETINDEXコマンド（テクスチャ設定系）によって、「ページ領域(b) のインデックス空間ＩＤＸ０が、その後の処理対象のテクスチャである」と設定しても良いが、TXLOADコマンドに連続して処理する場合には、このSETINDEXコマンドの記載を省略することができる。
何れにしても、「ページ領域(b) のインデックス空間ＩＤＸ０が、その後の処理対象のテクスチャである」と特定されている状態で、次に、αブレンド処理のためのパラメータを設定するなど、適宜な描画間演算系の指示コマンドを記載する。なお、αブレンド処理とは、既に描画領域（フレームバッファＦＢａ）に記載されている画像と、これから上書きする画像との透明化／半透明化処理に関するものある。したがって、背景動画の動画フレームのように、第一枚目の描画動作では、描画間演算系の指示コマンドの使用は不要である。
続いて、プリミティブ描画系の指示コマンドであるSPRITEコマンドによって、「ページ領域(b) のインデックス空間ＩＤＸ０のテクスチャ（背景動画の一動画フレーム）」を、仮想描画空間の適所（矩形のDestination 領域）に描画するべくSPRITEコマンドを記載する。なお、SPRITEコマンドには、仮想描画空間のDestination 領域について、その左上端点と、右下端点を特定する必要がある。
このDestination 領域は、予め、指示コマンドＬ１１，Ｌ１２によって、実描画領域（ＦＢａ）に対応付けられた描画領域（仮想描画空間上に定義された仮想空間）の全体又はその一部である。但し、背景動画は、通常、表示画面全体に描画するので、このような場合のDestination 領域は、描画領域の全体又はそれ以上となる。なお、Destination 領域が、描画領域の全体より大きい場合とは、例えば、背景動画がズームアップされる場合である。
以上の処理によって、背景動画の動画フレームの描画が終わったので、続いて、テクスチャロード系、テクスチャ設定系、描画間演算系、プリミティブ描画系コマンドなどの指示コマンドを適宜な順番で列記して、背景動画に重ねて、各種のテクスチャを描画するべくディスプレイリストＤＬを構成することになる。先に説明したように、変動演出時では、多数の動画が必要となるので、その場合には、内蔵ＶＲＡＭ７１のページ領域(b) について、インデックス空間ＩＤＸを増加するべく、インデックステーブル制御系の指示コマンド（NEWPIX）を記載することになる。
例えば、二つ目のＩＰストリーム動画に関し、NEWPIXコマンドによって、ページ領域(b) に、追加のインデックス空間ＩＤＸ１を確保した後、このインデックス空間ＩＤＸ１を特定して（SETINDEX）、二つ目の動画の一フレームの展開を指示し（TXLOAD）、展開したテクスチャを描画領域の適所に配置する（SPRITE）。通常、この場合のDestination 領域は、描画領域の一部となる。
以下、同様であり、NEWPIXコマンドによって、次々、インデックス空間ＩＤＸｋを確保した後、適宜なαブレンド処理を実行しつつ、複数のＩＰストリームを描画領域に描画すれば、描画領域への描画内容は、実描画領域であるフレームバッファＦＢａに画像データとして順次蓄積されることになる。複数Ｎ個のＩＰストリーム動画が描画されている演出時には、ページ領域(b) において、複数Ｎ個のインデックス空間が機能している。
そして、一連の変動演出が終了したような場合には、ページ領域(b) に確保した多数のインデックス空間ＩＤＸ１～ＩＤＸｋのうち、不要と思われるインデックス空間ＩＤＸを開放するべく、DELPIXコマンドによって不要なインデックス空間ＩＤＸを削除すれば良い。
なお、静止画やＩストリーム動画を描画する場合には、SETINDEXコマンドによって、これらのテクスチャのデコード先が、ＡＡＣ領域(a) であると指定した上で、TXLOADコマンドを実行させれば、ＡＡＣ領域(a) に取得されたテクスチャは、その後、自動的に起動するＧＤＥＣ７５によってＡＣＣ領域(a) に展開される。そして、展開されたテクスチャは、SPRITEコマンドによって、描画領域の適所に描画すれば良い。なお、キャッシュヒット機能を活用するか否かに応じて、第一ＡＡＣ領域(a1)か、第二ＡＡＣ領域(a2)が使用される。
ここまでの説明では、各テクスチャは、直接的に、メイン表示装置用ＤＳ１の描画領域に描画されるが、必ずしも、このような動作に限定されない。例えば、既に表示装置ＤＳ１用に確保されている描画領域に重複しない状態で、適宜な描画領域を設け（図１２（ｃ））、この描画領域を内蔵ＶＲＡＭ７１の作業領域に対応付ければ、中間的な描画領域を構築して、適宜な演出画像を完成させることができる。ここで、表示装置ＤＳ１用の描画領域と重複しない状態とするのは、重複領域については、後の対応付け設定が優先され、その領域への描画内容がフレームバッファＦＢａに反映されないからである。
図１２（ｃ）に示す通り、本実施例の作業領域は、任意領域(c) におけるインデックス空間ＩＤＸ０である。そして、この作業領域を使用する演出タイミングでは、先行して、演出画像用の描画領域（図１２（ｃ）参照）を、作業領域（インデックス空間ＩＤＸ０の実描画領域）に対応付けるための指示コマンド列（SETDAVR ，SETDAVF ，SETINDEX）を記載しておく。図１２（ｃ）に示す通り、演出画像用の描画領域は、メイン表示装置ＤＳ１用の描画領域に含まれない領域に確保される。
そして、その後は、フレームバッファＦＢａに関する指示コマンド列Ｌ１６と同様の指示コマンドを列記して、インデックス空間ＩＤＸ０に、適宜な演出画像を完成させれば良い。本実施例の場合、演出画像は、静止画で構成されるので、デコードデータは第一ＡＡＣ領域(a1)に展開されるよう指示コマンド（SETINDEX）が記載され、次に、インデックス空間ＩＤＸ０の描画領域の適所をDestination とするプリミティブ描画系の指示コマンド（SPRITE）が使用されることになる。なお、このような動作は、演出内容に応じて、一回又は複数回繰り返される。
そして、演出画像を完成させたインデックス空間ＩＤＸ０をテクスチャと位置付けた後（SETINDEX）、SPRITEコマンドによって、メイン表示装置用ＤＳ１の描画領域の適所に、インデックス空間ＩＤＸ０の演出画像（テクスチャ）を描画すれば良い。このような場合、インデックス空間ＩＤＸ０の演出画像を、三角形の描画プリミティブ（primitive ）に分解し、適宜な角度に回転させた上で、描画領域に描画することが考えられる。なお、テクスチャの回転角度は、例えば、予告演出の信頼度などに対応付けられる。
以上、メイン表示装置ＤＳ１の一フレームを完成させるための指示コマンド列（Ｌ１１～Ｌ１６）について説明したが、サブ表示装置ＤＳ２の一フレームを完成させるための指示コマンド列（Ｌ１７～Ｌ１２）についても、同様である。すなわち、フレームバッファＦＢｂの開始ＸＹ座標を特定し（Ｌ１７）を定義し（通常はＸ＝０，Ｙ＝０）、図１２（ｃ）に示す仮想描画空間上に、サブ表示装置ＤＳ２のための描画領域を定義する（Ｌ１８）。
ところで、本実施例では、メイン表示装置ＤＳ１用の画像データの生成を終えた後、サブ表示装置ＤＳ２用の生成処理に移行するので、サブ表示装置ＤＳ２用の描画領域が、メイン表示装置ＤＳ１用の描画領域と重複しても何の問題もなく、描画領域を自由に設定することができる。そのため、ディスプレイリストＤＬの生成プログラムの開発時、例えば、SPRITEコマンドで、新規に設定された描画領域に適宜なテクスチャを貼り付けるような場合、SPRITEコマンドの動作パラメータ（Destination 領域）の設定その他を、ある程度、定型化することができる。
このような任意の描画領域の定義が終われば（Ｌ１８）、次に、ダブルバッファ構成の表示装置ＤＳ２のフレームバッファＦＢｂについて、今回のディスプレイリストＤＬに基づく描画内容の「書込み領域」となるインデックス空間ＩＤＸを特定する（Ｌ１９）。このインデックス空間ＩＤＸのインデックス番号は、フレームバッファＦＢｂに関し、メイン制御処理のステップＳＴ６で指定された表示領域（０）／（１）に対応しない方のインデック番号である。
そして、その後、サブ表示装置ＤＳ２についての指示コマンド列Ｌ２０～Ｌ２２が、メイン表示装置ＤＳ１に関する指示コマンド列Ｌ１４～Ｌ１６と同様に列記される。また、インデックス空間ＩＤＸ０に完成させた演出画像を使用することもできる。
以上、ディスプレイリストＤＬを構成するＬ１１～Ｌ２２の指示コマンドは、本実施例では、全て、コマンド長が３２ビットの整数倍のものに限定されている。そして、先に説明した通り、本実施例のディスプレイリストＤＬのデータボリューム値（データ総量）を、固定長（２５６バイト）に調整しており、ダミーコマンドたる必要数のNOP コマンド（Ｌ２３）を付加した上で、EODLコマンド（Ｌ２４）で終結させている。すなわち、図２３の実施例では、前記した標準手法（Ｂ）を採っている。
但し、標準手法（Ｂ）を採る場合でも、全ての動作周期において、ディスプレイリストＤＬのデータ総量を２５６バイトと固定化することは必ずしも必須ではない。すなわち、別の実施例では、NOP コマンドを除くディスプレイリストＤＬのデータ総量が、２５６バイトを超える場合（例えば、特別な演出期間）には、ディスプレイリストＤＬのデータ総量は、NOP コマンドを付加することで、５１２バイト又はそれ以上のＮ×２５６バイトに調整される。なお、標準手法（Ｂ）を採る場合、Ｎ×２５６バイトの最後はEODLコマンドで終端されることは先に説明した通りである。
以上、ディスプレイリストＤＬの構成について詳細に説明したが、演出制御ＣＰＵ６３は、完成させた固定バイト長のディスプレイリストＤＬをＶＤＰ回路に発行することになる（ＳＴ７～ＳＴ８）。図２４は、演出制御ＣＰＵ６３が、転送回路７２の転送ポートレジスタTR_PORT を直接WRITE アクセスして、描画回路７６にディスプレイリストＤＬを発行するＤＬ発行処理（図２２のＳＴ８）を説明するフローチャートである。なお、転送ポートレジスタTR_PORT は、データ転送回路７２の動作内容を規定するデータ転送レジスタＲＧｉｊの一種である。
ＤＬ発行処理を実現するには、先ず、データ転送回路７２の動作内容を規定する複数のデータ転送レジスタＲＧｉｊに、必要な設定値を設定する必要がある。具体的には、データ転送回路７２の転送動作態様と、データ転送回路７２内部の伝送経由と、を所定のデータ転送レジスタＲＧｉｊに特定する。設定内容は、特に限定されないが、ここでは、ＣＰＵＩＦ部５６からＣｈＢ制御回路７２ｂを経由すること、及び、ＣＰＵバス制御部７２ｄに関し、そのＦＩＦＯバッファの残量をチェックしながらデータ転送動作を実行すると設定する（ＳＴ２０）。なお、以下の説明では、ＣｈＢ制御回路７２ｂを、便宜上、「転送回路ＣｈＢ」と略すことがある。
次に、転送総サイズを、所定のデータ転送レジスタＲＧｉｊに設定する。先に説明した通り、本実施例では、ディスプレイリストＤＬのデータ総量を２５６バイトの整数倍に調整しているので、その値を設定する。なお、データ総量＝２５６×Ｎは、データ転送回路７２の最低データ量Ｄｍｉｎの整数Ｎ倍にもなっている。通常、倍数Ｎは、１又は２であるが、以下の説明では、Ｎ＝１として説明することにする。
ここで、転送ポートレジスタTR_PORT （以下、転送ポートと略すことがある）は、３２ｂｉｔ長のレジスタであるので、演出制御ＣＰＵ６３は、３２ｂｉｔ毎に、転送ポートTR_PORT に対して、レジスタWRITE 動作を実行することになる。そこで、レジスタWRITE 回数を管理する管理カウンタＣＮの値を６４の初期設定する（ＳＴ２１）。なお、無調整手法（Ｃ）を採る場合は、このタイミングで、最低データ量Ｄｍｉｎの整数倍のデータ転送量を決定して、管理カウンタＣＮを設定することになる。
以上の処理で初期設定が完了するので、次に、転送回路ＣｈＢを経由するデータ転送動作を開始状態に設定すると共に（ＳＴ２２）、描画回路７６の動作を規定する所定の描画レジスタＲＧｉｊへの設定値に基づいて、描画動作を開始させる（ＳＴ２３）。この結果、その後、演出制御ＣＰＵ６３が、転送ポートTR_PORT にレジスタWRITE 動作する指示コマンド列について、描画回路７６（ディスプレイリストアナライザ）による迅速かつ円滑なAnalyze 処理が担保される。
なお、迅速かつ円滑なAnalyze 処理には、ディスプレイリストＤＬに列記する指示コマンドが、コマンド長３２ｂｉｔ整数倍の指示コマンドに限定されている点も有効に寄与する。図３０（ａ）におけるタイミングｔ１，ｔ２，ｔ３，ｔ４は、ステップＳＴ２３の動作タイミングを示している。なお、ディスプレイリストＤＬの発行処理（ＳＴ８）は、素早く終わるので、図３０～図３１では発行処理の要する時間幅を記載していない。
続いて、ステップＳＴ２２の設定が機能したか否かを確認する（ＳＴ２４）。これは、データ転送回路７２の各部の初期設定は、演出制御ＣＰＵ６３によるレジスタWRITE 動作（設定動作）より処理時間がかかるので、不完全な状態のデータ転送回路７２に対して、その後の指示を与えないためである。そして、万一、所定時間、待機しても動作開始状態にならない場合には、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える（ＳＴ２５）。その結果、その後、ＷＤＴ回路５８が機能して、複合チップ５０は異常リセットされる（ＳＴ１０）。
なお、演出制御ＣＰＵ６３は、ＣＰＵ回路５１のリセットを回避するべく、所定のキーワード列をパターンチェック回路ＣＨＫに出力して、リセット信号ＲＳＴに基づいてＶＤＰ回路５２だけを異常リセットしても良いのは前述した通りである。
但し、通常は、ステップＳＴ２２の設定は、迅速に完了するので、続いて、ＣＰＵバス制御部７２ｄのＦＩＦＯバッファ（３２ｂｉｔ×１３０段）について、ＦＩＦＯバッファが満杯でないことを確認した上で（ＳＴ２６）、ディスプレイリストＤＬを構成する先頭行から順番に、一行ごとに転送ポートTR_PORT に指示コマンドを書込む（ＳＴ２８）。
そして、管理カウンタＣＮをデクリメントしつつ（ＳＴ２９）、管理カウンタＣＮがゼロになるまで、ステップＳＴ２６～ＳＴ２９の処理を繰り返す（ＳＴ３０）。この実施例の場合、データ転送回路７２には、最低データ量Ｄｍｉｎが規定されているので、ＦＩＦＯバッファに最低データ量Ｄｍｉｎが蓄積されたタイミングで、データ転送動作が実行されることになり、間欠的な転送動作となる。
何れにしても、本実施例では、迅速にＤＬ発行処理（ＳＴ２８）が完了するが、万一、ノイズなどの影響でＶＤＰレジスタＲＧｉｊへの設定内容が矛盾したような場合には、ステップＳＴ２６の判定において、所定時間待機してもＦＩＦＯバッファFullの状態が解消されない場合もあり得る。そして、そのような場合には、所定のＶＤＰレジスタＲＧｉｊに初期化データをセットして、描画回路７６とデータ転送回路７２を初期化した上で、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える（ＳＴ２７）。
ところで、このタイミングでは、データ転送回路７２や、描画回路７６は、既に動作を開始しており、ある程度の処理を終えているので、描画回路７６の初期化処理には、描画レジスタＲＧｉｊの内容を維持した状態で、(1) ディスプレイリストＤＬによって設定される可能性のある全ての内部パラメータを初期値に設定すること、(2) 全ての内部制御回路を初期状態に設定すること、(3) ＧＤＥＣ７５を初期化すること、(4) ＡＡＣ領域のキャッシュ状態を初期化することが含まれている。同様に、データ転送回路７２の初期化処理には、ＦＩＦＯバッファのクリアなど、それまでのデータ転送全体の初期化処理が含まれている。この結果、データ転送回路７２の動作状態を示すステイタス情報が所定値（データ転送全体初期化中を示す値）に変化する。
なお、上記したステップＳＴ２７の初期化処理では、描画レジスタＲＧｉｊの内容を維持したが、所定の描画レジスタについては、その内容を初期化しても良い。初期値にクリアされる所定の描画レジスタには、(a) 描画実行開始を設定する実行制御レジスタ（図２４のＳＴ２３参照）、(b) 描画回路７６の実行状況を示すステイタスレジスタ、及び、(c) 現在処理しているディスプレイリストの位置を特定するステイタスレジスタが含まれる。
何れにしても、重大異常フラグＡＢＮをセットした結果、その後、ＷＤＴ回路５８や演出制御ＣＰＵ６３が機能して、複合チップ５０か、又はＶＤＰ回路５２が異常リセットされるので（ＳＴ１０ａ）、描画回路７６やデータ転送回路７２を初期化する処理は必ずしも必須ではない。一方、描画回路７６やデータ転送回路７２を初期化する場合には、その結果、異常回復が期待できるので、重大異常フラグＡＢＮをセットすることなく、ステップＳＴ２０の処理に戻ってＤＬ発行処理を再実行するのも好適である。
この点は、ステップＳＴ２５の処理においても同様であり、データ転送回路７２や描画回路７６を初期化した上で、重大異常フラグＡＢＮをセットすることなく、ステップＳＴ２０の処理に戻るもの好適である。但し、このような場合には、ＤＬ発行処理の再実行回数をカウントし、再実行回数が限界値を越えれば、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終えることになる。
図２４（ｂ）は、正常な動作状態について、確認的に図示したものである。図示の通り、発行されたディスプレイリストＤＬは、列記された指示コマンドの順番に、描画回路７６（ディスプレイリストアナライザ）によって解析され、各指示コマンドに基づく動作が実行される。この動作は、ディスプレイリストＤＬの発行処理や、データ転送回路７２のデータ転送動作（ＳＴ２６～ＳＴ３０）に並行して実行される。
例えば、指示コマンド（TXLOAD）が実行されることで、ＣＧＲＯＭ５５から必要なテクスチャが読み出されてＡＡＣ領域(a) に取得され、その後、ＧＤＥＣ７５が自動的に起動してデコード動作が実行され、デコード後のデータが所定のインデックス空間に展開される。また、指示コマンドによっては、ジオメトリエンジン７７その他が機能するが、何れにしても、描画回路７６の各部が協働することで、ディスプレイリストＤＬに対応する画像データがフレームバッファＦＢａ，ＦＢｂに完成されることになる。
続いて、ＤＭＡＣ回路６０を介在させてディスプレイリストＤＬを発行する場合を、図２５に基づいて説明する。何ら限定されないが、ＤＭＡＣ回路６０に内蔵された第１～第４のＤＭＡチャンネルのうち、第３のＤＭＡチャンネルを使用することにする。
図２５の実施例では、先ず、所定のデータ転送レジスタＲＧｉｊと、所定の描画レジスタＲＧｉｊに各々クリア値を設定して、データ転送回路７２と、描画回路７６を初期化する（ＳＴ２０）。この処理は、図２４のステップＳＴ２７のエラー処理と同じであり、ＦＩＦＯバッファを含んだデータ転送回路７２の内部回路が初期化され、データ転送の進行状態を示すデータ転送レジスタのステイタスビットが初期値となり、データ転送全体を初期化中であることを示すビットが所定値となる。
描画回路７６についても同様であり、上記した(1) 内部パラメータを初期値に設定すること、(2) 内部制御回路を初期状態に設定すること、(3) ＧＤＥＣ７５を初期化すること、(4) ＡＡＣ領域のキャッシュ状態を初期化する処理が含まれている。また、描画回路の初期化処理（図２５のＳＴ２０）においても、前記した所定の描画レジスタＲＧｉｊを初期化しても良い。なお、図２４の処理において、このような初期化処理を最初に実行しても良い。
図２５の処理では、次に、初期化処理が正常に完了したことを、データ転送回路７２と描画回路７６の動作状態を特定する所定のステイタスレジスタＲＧｉｊをREADして確認する（ＳＴ２１）。そして、万一、初期化できない場合には、重大異常フラグＡＢＮをセットして処理を終える（ＳＴ２２）。但し、このような事態は、実際にはほぼ発生しない。
次に、データ転送回路７２の転送動作態様と、データ転送回路７２内部の伝送経由とを、所定のデータ転送レジスタＲＧｉｊに設定する。設定内容は、特に限定されないが、ここでは、ＣＰＵＩＦ部５６からＣｈＢ制御回路７２ｂを経由すること、及び、ＣＰＵバス制御部７２ｄへの転送プロトコルに関し、ＤＭＡＣ回路６０への設定に従うと設定する（ＳＴ２３）。
次に、転送総サイズを、所定のデータ転送レジスタＲＧｉｊに設定する。図２４の場合と同様、データ総量＝２５６となる。なお、無調整手法（Ｃ）を採る場合は、このタイミングで、最低データ量Ｄｍｉｎの整数倍の転送総サイズを決定して設定することになる。次に、所定の描画レジスタＲＧｉｊへの設定値に基づいて、描画回路７６の描画動作を開始させる（ＳＴ２５）。図３０（ａ）におけるタイミングｔ１，ｔ２，ｔ３，ｔ４は、ステップＳＴ２５の動作タイミングでもある。そして次に、ＤＭＡＣ回路６０の動作を開始させた上で（ＳＴ２６）、データ転送回路７２のデータ転送動作を開始させる（ＳＴ２７）。
ＤＭＡＣ回路６０の動作を開始処理は、図２５（ｂ）に示す通りであり、先ず、ＤＭＡＣ転送を禁止した状態で、一サイクルのデータ転送単位（１オペランド）の転送が完了するのを待つ（ＳＴ４０）。詳細な動作内容は、図２６に示す処理と同じであり、ＤＭＡＣ転送を禁止設定する処理（ＳＴ５３）と、その後の待機処理（ＳＴ５４）に区分される。
このような処理を設けるのは、(1) 他の実施例では、メイン制御処理やタイマ割込み処理（図２２）で、ＤＭＡＣ回路６０（第３のＤＭＡチャンネル）を使用する可能性があること、及び、(2) 図２２のステップＳＴ５の処理を設けない他の実施例において、ディスプレイリストＤＬの発行を開始したＤＭＡＣ回路６０が、その動作周期（δ）内ではＤＬ発行動作を終了できない場合もあり得ることなどを考慮したものである。
上記のような例外事態において、動作中のＤＭＡＣ回路６０に対して、新規の設定値（矛盾する設定値など）を追加的に設定すると、正常なＤＭＡ動作が全く担保されず、深刻なトラブルが懸念されるが、ステップＳＴ４０の処理を設けることで、その後の設定値に基づく正常動作が担保される。すなわち、本実施例を一部変更した変更実施例でも、先行するトラブルに拘らず、その後の正常なＤＭＡ動作を実現することができる。
以上のような意義を有するステップＳＴ４０の処理を実行すれば、次に、ＤＭＡＣ回路６０の動作条件を設定する（ＳＴ４１）。具体的には、図９に示す通り、サイクルスチール転送モードを選択し、一オペランド転送を３２ｂｉｔ転送×２回とする。また、Sourceアドレスは、ＲＡＭ５９のリストバッファ領域（ＤＬバッファＢＵＦ）のアドレスであるので順次増加と認識すべきこと、一方、Destination アドレスは、転送ポートTR_PORT であるため固定値とすべきことを規定する。
次に、ＲＡＭ５９のＤＬバッファＢＵＦの先頭アドレスを、ＤＭＡＣ回路６０の動作を規定する所定の動作制御レジスタＲＥＧに設定すると共に（ＳＴ４２）、転送先アドレスである転送ポートTR_PORT のアドレスを設定する（ＳＴ４３）。また、転送総サイズ、つまり、ディスプレイリストＤＬのデータ総量を２５６バイトに設定した上で（ＳＴ４４）、ＤＭＡＣ回路６０のＤＭＡ動作を開始させる（ＳＴ４５）。
ところで、ここまでの説明は、指示コマンドの実質ビット長が、全て３２ｂｉｔの整数倍であることを前提にした。しかし、ディスプレイリストＤＬや指示コマンドの構成は必ずしも限定されないので、以下、このような場合について説明する。
例えば、前記した無調整手法（Ｃ）を採る場合も含め、ディスプレイリストＤＬのデータ総量Ｘが、３２ｂｉｔの整数倍ではない任意値Ｘである場合には、ステップＳＴ４４の処理では、この任意値Ｘを、適切な転送量ＭＯＤに調整した上で、転送総サイズの設定処理を実行する。ここで、適切な転送量ＭＯＤは、一オペランド転送についての設定内容と、データ転送回路７２の最低データ量Ｄｍｉｎ（バイト）とに基づいて規定される。
具体的には、一オペランド転送設定がＮバイト×Ｍ回であれば、転送量ＭＯＤは、Ｎ×Ｍ（バイト）の整数倍であって、且つ、Ｄｍｉｎ（バイト）の整数倍の値に調整される。例えば、Ｎ×Ｍ＝８×４、Ｄｍｉｎ＝２５６であれば、任意値Ｘ（＝３００）バイトは、転送量ＭＯＤ（＝５１２）バイトに調整される。
以上、一般論も含め説明したが、ＤＭＡＣ回路６０のＤＭＡ動作は、図９に示すようなサイクルスチール転送動作が開始され、ＣＰＵの動作を特に阻害することなく、ディスプレイリストＤＬが、実施例の場合には３２ビット毎に、転送ポートTR_PORT に転送される。そして、転送されたデータは、転送回路ＣｈＢを経由して、描画回路７６に転送される。
このような動作を実現するため、本実施例では、ステップＳＴ４５の処理に続いて、データ転送回路７２の転送動作を開始させて処理を終える（ＳＴ２７）。その後、データ転送回路７２は、ＤＭＡＣ回路６０から最低データ量Ｄｍｉｎを一単位として、ディスプレイリストＤＬの指示コマンド列を受け、これを描画回路７６に転送する。そして、描画回路７６は、ディスプレイリストＤＬの指示コマンドに基づいて描画動作を実行する。したがって、ステップＳＴ２７の処理の後、演出制御ＣＰＵ６３は、図２２のステップＳＴ１１の処理を開始することができ、ＶＤＰ回路５２による描画動作（ＤＭＡＣ回路６０によるＤＬ発行処理）と並行して、音声演出やランプ演出やモータ演出を制御することができる。
図２５（ｃ）は、この動作内容を図示したものである。ＤＭＡ転送に先行して、描画回路の動作を開始しており（ＳＴ２５）、描画回路７６のディスプレイリストアナライザは、迅速かつ円滑にAnalyze 処理を実行し、その他、ＧＤＥＣ７５やジオメトリエンジン７７などの動作に基づき、フレームバッファＦＢａ，ＦＢｂには、各表示装置ＤＳ１，ＤＳ２について、各一フレーム分の画像データが生成される。
ところで、ＤＬ発行処理をステップＳＴ２７の処理で終える図２５の構成は、必ずしも、限定されない。例えば、図３２～図３３のように、音声演出、ランプ演出、及びモータ演出を、他のＣＰＵが制御する場合には、ステップＳＴ２７の処理の後、ＤＭＡＣ回路６０やデータ転送回路７２の正常動作を確認するのが好ましい。図２６は、図２５のステップＳＴ２７に続く動作であり、正常動作の確認処理を説明するフローチャートである。
先ず、所定のステイタスレジスタを参照して、ＤＭＡＣ回路６０の転送動作が正常に終了していることを確認する（ＳＴ５０）。また、データ転送回路７２が転送動作を終了していることを確認する（ＳＴ５１）。通常、このような経路で、図２５のＤＬ発行処理が完了する。
一方、所定時間待機しても．ＤＭＡＣ回路６０の動作が完了していない場合、或いは、データ転送回路７２が転送動作を完了していない場合には、描画回路７６とデータ転送回路７２について、所定のＶＤＰレジスタＲＧｉｊにクリア値を設定して、ＤＬ発行処理を初期化する（ＳＴ５２）。これは、ディスプレイリストＤＬの発行処理が正常に終了していないことに基づく動作であり、具体的には、図２４のステップＳＴ２７のエラー処理や、図２５のステップＳＴ２０の初期処理と同じ内容である。
すなわち、この場合も、描画回路７６は、既に動作を開始しており、ある程度の処理を終えているので、描画回路７６の初期化処理には、(1) ディスプレイリストＤＬによって設定される可能性のある全ての内部パラメータを初期値に設定すること、(2) 全ての内部制御回路を初期状態に設定すること、(3) ＧＤＥＣ７５を初期化すること、(4) ＡＡＣ領域のキャッシュ状態を初期化することが含まれる。
次に、新規のＤＭＡ転送動作を禁止した上で（ＳＴ５３）、実行中の一オペランドの転送動作が終わるのを待つ（ＳＴ５４）。先に説明した通り、本実施例では、３２ｂｉｔ転送×２回を一オペランドとしており、動作中のＤＭＡＣ回路６０をいきなり初期化することを避けるためである。
そして、この準備作業が終われば、ＤＭＡＣ回路６０の動作を規定する所定の動作制御レジスタＲＥＧにクリア値を設定して、ＤＭＡＣ回路６０を初期化する（ＳＴ５２）。そして、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える。なお、この場合、ステップＳＴ５２やＳＴ５５の処理によって、異常回復が期待できるので、重大異常フラグＡＢＮをセットすることなく、図２５のステップＳＴ２０に戻って、ＤＬ発行処理を再実行するのも好適である。但し、ＤＬ発行処理（ＳＴ２３～ＳＴ２７）の再実行回数をカウントし、再実行回数が限界値を越えれば、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える必要がある。
続いて、プリローダ７３を使用する場合のメイン制御処理について、図２７に基づいて説明する。図２７の処理は、図２２の処理に類似しているが、先ず、開始条件判定（ＳＴ５’）の内容が相違する。すなわち、プリローダを使用する実施例では、各動作周期の開始時に、描画回路７６とプリローダ７３のステイタス情報をREADアクセスして、ディスプレイリストＤＬ１に基づく描画動作が終わっていること、及び、ディスプレイリストＤＬ２に基づくプリロード動作が終わっていること確認する（ＳＴ５’）。
図３１（ａ）のタイムチャートに示す通り、プリローダ７６は、例えば、動作周期（Ｔ１）に発行されたディスプレイリストＤＬ１に基づき、その動作周期中（Ｔ１～Ｔ１＋δ）に、先読み動作（プリロード動作）を終えている筈である。また、描画回路７６は、例えば、動作周期（Ｔ１＋δ）で指示された動作開始指令に基づき、その動作周期中（Ｔ１＋δ～Ｔ１＋２δ）に、ディスプレイリストＤＬ１に基づく描画動作を終えている筈である。
そこで、（ＳＴ５’）では、描画回路７６とプリローダ７３に関するＶＤＰレジスタＲＧｉｊのステイタス情報をREADアクセスして、上記の正常動作を確認するのである。図３１（ａ）には、動作周期Ｔ１，Ｔ１＋δ，Ｔ１＋２δ，Ｔ１＋４δの判定タイミングでは正常動作が確認されるが、動作周期Ｔ１＋３δの判定タイミングでは、プリロード動作が終了していない状態が示されている。
そして、このような異常時には、異常フラグＥＲをインクリメントした上で（ＥＲ＝ＥＲ＋１）、ステップＳＴ９の処理に移行させている。そのため、図２２の実施例の場合と同様に、フレーム落ちが生じる。すなわち、表示領域の切換え処理（ＳＴ６）がスキップされるので、同じ画面が再表示される。図３０（ａ）に示す動作期間（Ｔ１＋３δ～Ｔ１＋４δ）は、その動作状態を示している。
また、ステップＳＴ５’の判定において、開始条件を満たさない場合には、描画回路７６に対して、書換えリストＤＬ’に基づく描画動作の開始指示（ＰＴ１０）が実行されないので、描画回路７６は非動作状態であり、また、新規のディスプレイリストが生成されることもない。なお、図３１（ａ）において、タイミングｔ０，ｔ２，ｔ４は、描画動作の開始指示（ＰＴ１０）の動作タイミング、より正確には、図２８のステップＳＴ２６のタイミングを示している。
以上、ステップＳＴ５’の判定が不適合の場合を説明したが、通常の場合は、フレームバッファＦＢａ，ＦＢｂの表示領域をトグル的に切換えた後（ＳＴ６）、描画回路７６に対して、書換えリストＤＬ’に基づく描画動作を開始させる（ＰＴ１０）。具体的な内容は、図２８に示す通りであり、描画回路７６は、演出制御ＣＰＵ６３の制御に基づき、データ転送回路７２（転送回路ＣｈＢ）を経由して、外付けＤＲＡＭ５４のＤＬバッファＢＵＦ’から書換えリストＤＬ’を取得して描画動作を実行することになる。
この動作を実現する図２８のフローチャートを説明することに先行して、プリローダ７３の動作を確認すると、プリローダ７３は、一動作周期前に取得したディスプレイリストＤＬに基づき、ＣＧＲＯＭ５５の先読み動作（プリロード）を完了しており、先読みされたデータは、外付けＤＲＡＭ５４に確保されたプリロード領域に既に格納済みである。また、ディスプレイリストＤＬに記載されているテクスチャロード系のコマンド（TXLOAD）については、そのSourceアドレスがプリロード領域のアドレスに書換えられ、書換えリストＤＬ’として、外付けＤＲＡＭ５４のＤＬバッファＢＵＦ’に格納されている。
なお、この書換え処理において、ディスプレイリストＤＬのデータ総量に変化はなく、書換えリストＤＬ’のデータ総量は、ディスプレイリストＤＬと同じである。また、ディスプレイリストＤＬは、標準手法（Ｂ）で作成されており、書換えリストＤＬ’の最後は、ディスプレイリストＤＬの場合と同様にEODLコマンドである。
以上を踏まえて、図２８について説明すると、演出制御ＣＰＵ６３は、先ず、所定のデータ転送レジスタＲＧｉｊと、所定の描画レジスタＲＧｉｊに各々クリア値を設定して、データ転送回路７２と、描画回路７６を初期化する（ＳＴ２０）。この処理は、図２５のＳＴ２０の処理と同一内容である。次に、この初期化処理が正常に終了したことを確認し（ＳＴ２１）、万一、所定時間経過しても初期化が完了しない場合には、重大異常フラグＡＢＮをセットして処理を終える（ＳＴ２２）。
通常は、データ転送回路７２と描画回路７６の初期化は正常に終了するので、続いて、データ転送回路７２内部の伝送経由を、所定のデータ転送レジスタＲＧｉｊに設定する（ＳＴ２３）。具体的には、外付けＤＲＡＭ５４から、ＣｈＢ制御回路７２ｂを経由して描画回路７６にデータを転送すると設定する（ＳＴ２３）。次に、書換えリストＤＬ’が格納されている外付けＤＲＡＭ５４のＤＬバッファＢＵＦ’について、その先頭アドレスを、所定のデータ転送レジスタＲＧｉｊに設定する（ＳＴ２４）。
また、この書換えリストＤＬ’について、転送総サイズを、所定のデータ転送レジスタＲＧｉｊに設定する（ＳＴ２５）。先に説明した通り、書換えリストＤＬ’のデータ総量は、ディスプレイリストＤＬのデータ総量と同じであり、具体的には、例えば、２５６バイトである。
次に、所定の描画レジスタＲＧｉｊへの設定値に基づいて、描画回路７６の描画動作を開始させる（ＳＴ２６）。図３０（ａ）におけるタイミングｔ１，ｔ２，ｔ３，ｔ４は、ステップＳＴ２６の動作タイミングでもある。そして、次に、所定のデータ転送レジスタＲＧｉｊへの設定値に基づいて、データ転送回路６０の動作を開始させて処理を終える（ＳＴ２７）。その後、演出制御ＣＰＵ６３は、データ転送回路７２や描画回路の動作に特に関与せず、次回の動作周期で実効化されるディスプレイリストの生成処理（ＳＴ７）に移行する。
一方、ステップＳＴ２６のタイミングで動作を開始する描画回路７６は、書換えリストＤＬ’に基づいた描画動作を実行して、フレームバッファＦＢａ，ＦＢｂに、書換えリストＤＬ’に基づいた画像データを生成する。なお、この動作において、描画回路７６は、ＣＧＲＯＭ５５をREADアクセスすることなく、もっぱら、プリロード領域をREADアクセスするので、一連の描画動作を迅速に完了することができる。
以上、ステップＰＴ１０の処理内容を説明したので、図２７に戻って説明を続けると、ステップＰＴ１１の処理の後、プリローダ７３を活用する実施例では、次サイクルで実効化されるディスプレイリストＤＬを、標準手法（Ｂ）に基づいて作成する（ＳＴ７）。例えば、図３１（ａ）に示す動作周期（Ｔ１）では、次サイクルである動作周期（Ｔ１＋δ）において、描画回路７６に参照されるディスプレイリストＤＬを作成する。
次に、演出制御ＣＰＵ６３は、作成後のディスプレイリストＤＬを、描画回路７６ではなく、プリローダ７３に発行する（ＰＴ１１）。具体的な動作内容は、図２９に示す通りである。先に、プリローダ７３を使用しない実施例（図２２）に関し、演出制御ＣＰＵ６３が、ディスプレイリストＤＬを、直接的に、描画回路７６に発行する場合（図２４）と、ＤＭＡＣ回路６０を経由して発行する場合（図２５）を示しているが、図２９には、発行先がプリローダ７３である点を除いて、ほぼ同じ動作が図２９（ｂ）と図２９（ｃ）に示されている。
図２９（ａ）は、図２９（ｂ）の動作を説明するフローチャートであり、図２４のフローチャートとほぼ同じである。但し、ＣＰＵＩＦ部５６からＣｈＣ制御回路７２ｃを経由すること、及び、ＣＰＵバス制御部７２ｄに関し、そのＦＩＦＯバッファの残量をチェックしながらデータ転送動作を実行すると設定する（ＳＴ２０）。なお、以下の説明では、ＣｈＣ制御回路７２ｃを、便宜上、「転送回路ＣｈＣ」と略すことがある。
次に、転送総サイズ（標準手法（Ｂ）で調整された例えば２５６バイト）を、所定のデータ転送レジスタＲＧｉｊ設定し、管理カウンタＣＮを６４に初期設定する（ＳＴ２１）。次に、転送回路ＣｈＣを経由するデータ転送動作を開始状態に設定すると共に（ＳＴ２２）、プリローダ７３の動作を規定するプリロードレジスタＲＧｉｊへの設定値に基づいて、プリロード動作を開始させる（ＳＴ２３）。
この結果、その後、プリローダ７３は、演出制御ＣＰＵ６３が、転送ポートTR_PORT に書込む指示コマンド毎に、必要な解析（Analyze ）処理を実行し、ＣＧＲＯＭ５５をREADアクセスすべき指示コマンド（TXLOAD）を検出すると、そのテクスチャをプリロードして、ＤＲＡＭ５４のプリロード領域に保存する。また、テクスチャのSourceアドレスを変更した書換えリストＤＬ’をＤＲＡＭ５４のＤＬバッファ領域ＢＵＦ’に保存する。
なお、図３１（ａ）におけるタイミングｔ１，ｔ３，ｔ５は、事実上、図２９のステップＳＴ２３の動作タイミングを示している。但し、この実施例においても、ディスプレイリストＤＬの発行処理の途中で、何らかの異常が発生すれば、ステップＳＴ２５やステップＳＴ２７の処理を実行する。具体的には、データ転送回路７２や、プリローダ７３の動作を初期化して、可能な範囲でディスプレイリストＤＬの発行処理（ＳＴ２０～ＳＴ３０）を再実行する。プリローダ７３の初期化処理には、未完成状態の書き換えリストＤＬ’の消去や、新規にプリロードデータを記憶したプリロード領域のクリア処理が含まれる。
以上、プリローダ７３を使用する場合と、使用しない場合について詳細に説明したが、具体的な動作内容は、特に限定されない。図３０（ｂ）は、演出制御ＣＰＵ６３が生成したディスプレイリストを、生成したその動作周期ではなく、一動作周期δ遅れて描画回路７６に発行する実施例を示している。このような実施例の場合には、描画回路７６は、一動作周期（δ）のほぼ全時間を使用できるので、フレーム落ちの可能性が低減される。
また、図３１（ｂ）は、演出制御ＣＰＵ６３が生成したディスプレイリストを、生成したその動作周期ではなく、一動作周期遅れてプリローダ７３に発行する実施例を示している。この場合は、プリローダ７３は、一動作周期（δ）のほぼ全時間を使用してプリドード動作を実行することができるので、この場合も、フレーム落ちの可能性が低減される。
なお、ここまでの説明では、複合チップ５０を使用することにしているが、必ずしも、演出制御ＣＰＵ６３とＶＤＰ回路５２を、一素子に集積化する必要はない。更にまた、上記の実施例では、演出制御全体を、単一のＣＰＵ（演出制御ＣＰＵ６３）で制御しているが、上流側のＣＰＵと、下流側の演出制御ＣＰＵ６３が互いに協働して、演出制御動作を実行しても良い。
図３２～図３３は、このような実施例を示すブロック図である。図示の通り、この実施例では、上流側の演出制御ＣＰＵが、音声演出と、ランプ演出と、モータ演出を制御している。一方、下流側のＣＰＵ回路５１は、演出制御ＣＰＵから受ける制御コマンドＣＭＤ’に基づいて、画像演出だけを制御している。
このような構成を採る場合には、ＣＰＵ回路５１は、図２２（ａ）のステップＳＴ１２の処理と、図２２（ｂ）の処理を実行する必要がなく、十分に時間をかけて複雑なディスプレイリストＤＬを生成することができ、より複雑で高度な３Ｄ（Dimension ）などの画像演出を実現することができる。このような場合には、ディスプレイリストが大型化するが、その場合には、ディスプレイリストＤＬのデータ総量は、ダミーコマンドを付加することで、５１２バイト又はそれ以上のＮ×２５６バイトに調整される。
また、下流側のＣＰＵ回路５１の動作は、画像演出制御に特化されるので、ディスプレイリストＤＬの発行後、描画動作が完了するのを確認することもできる。図２４の下方は、この場合の動作制御例を示しており、限界時間を超えても描画動作が完了しない場合には、重大異常フラグＡＢＮをセットして処理を終える（ＳＴ３２）。なお、下流側のＣＰＵ回路５１の処理は、画像演出制御だけであるので、簡易的には、描画動作の完了を無限ループ状に待機するのでも良い。
このような構成を採る場合、図２２（ａ）の開始条件判定（ＳＴ５）を所定時間繰り返すことができる。このように構成しても、描画動作完了の遅れが、それほど長くなければ、表示領域（０）と表示領域（１）の切り換えが遅れるだけの問題しか生じない。すなわち、図３４（ａ）に示す動作周期Ｔ１＋３δのように、表示動作が二回繰り返される一動作周期の中で、前半だけ、フレーム落ち状態となり、後半は、正常なフレームが表示される。
この点は、プリローダを使用する場合も同様であり、図２７（ａ）の開始条件判定（ＳＴ５’）を所定時間繰り返すことができる。そして、多少の遅れであれば、図３４（ｂ）に示す動作周期Ｔ１＋３δのように、前半だけ、フレーム落ち状態となり、後半は、正常なフレームが表示される。但し、描画動作の完了が大幅に遅れると、図３０（ａ）の動作周期Ｔ１＋３δと同様に、完全なフレーム落ちが生じることになり、万一、このような事態が継続すると、ＷＤＴ回路５８が起動することになる。この点は、プリローダを使用しない場合も同様である。
また、ＣＰＵ回路５１の制御動作が画像演出制御に特化される場合、ＤＭＡ転送を採用する実施例では、図２６の下方に示す通り、描画回路７６の描画動作の完了と、データ転送回路７２の動作完了と、ＤＭＡＣ回路６０の動作完了が判定される（ＳＴ５０’～ＳＴ５２’）。そして、何れかの動作が正常に終了しない場合には、データ転送回路７２と、描画回路７６の動作を初期化し、ステップＳＴ５３～ＳＴ５５の処理と同様の処理（ＳＴ５５’～ＳＴ５７’）が実行される。なお、この場合も、所定回数だけ、ＤＬ発行処理を再実行するのが好適である。
以上、メイン表示装置ＤＳ１及びサブ表示装置ＤＳ２のフレームバッファＦＢａ，ＦＢｂとして、各表示装置の水平ピクセル数に完全一致する水平サイズのインデックス空間を構築する実施例について説明した。図３５（ａ）は、この関係を確認的に図示したものであり、仮想描画空間上の描画領域（Ｗ×Ｈ）と、インデックス空間上の有効データ領域（実描画領域Ｗ×Ｈ）とが、何れも、表示装置の水平／垂直ピクセル数に一致する場合を示している。
このような対応関係において、ディスプレイリストＤＬによる仮想描画空間への描画動作は、必ずしも、描画領域（Ｗ×Ｈ）に限定されないので、例えば、図３５（ａ）上部の左傾斜線で示すように、描画領域（Ｗ×Ｈ）を超える描画画像（Ｗ’×Ｈ’）について、その描画位置を時間的に移動させることで、図３５（ａ）下部の右傾斜線で示す実描画領域Ｗ×Ｈへの描画内容を、縦／横／斜めに適宜に移動させることが可能となる。
また、このような演出を実行するため、例えば、図３５（ｂ）に示すように、表示装置の水平ピクセル数より大きい水平サイズＷのインデックス空間を設けても良い。この場合には、ディスプレイリストＤＬの指示コマンドＬ１２（SETDAVF ）で定義される仮想描画空間上の描画領域Ｗ×Ｈは、表示装置の水平／垂直ピクセル数に対応する実描画領域ｗ×ｈより大きく設定される。なお、図３５（ｂ）の下部には、実描画領域ｗ×ｈが、右傾斜線で示されている。
そして、実描画領域ｗ×ｈの縦横寸法は、図２１のステップＳＳ３０の処理で、表示装置の表示ライン数と水平画素数として特定され、また、実描画領域ｗ×ｈの左上端点は、図２１のステップＳＳ３６の処理で、垂直／水平表示開始位置として、所定の表示レジスタに設定される。
一方、インデックス空間における基点アドレス（Ｘ，Ｙ）は、ディスプレイリストの指示コマンドＬ１１によって、所定の描画レジスタに設定される。先に説明した通り、具体的には、環境設定系の指示コマンドＬ１１（SETDAVR ）によって、インデックス空間ＩＤＸ上の左上基点アドレスが、例えば（０，０）と規定される。そして、実描画領域ｗ×ｈの左上端点を、定常処理において適宜に移動させれば、図３５（ｂ）下部の右傾斜線で示す実描画領域Ｗ×Ｈの描画内容は、縦／横／斜めに適宜に移動することになる。
図２１に関して説明した通り、ステップＳＳ３０～ＳＳ３７に係るＶＤＰレジスタＲＧｉｊについては、初期設定後に、書込み禁止設定がされているが（第２の禁止設定ＳＳ３９）、上記の演出を実行するタイミングでは、所定のＶＤＰレジスタＲＧｉｊに解除値を書込むことで、この禁止設定が解除される。
ところで、上記の実施例では、第１種や第２種の禁止設定レジスタを活用して、所定のシステム制御レジスタＲＧｉｊや初期設定系の所定のＶＤＰレジスタＲＧｉｊを、画一的に書込み禁止状態に設定して（図２１のＳＳ３８，ＳＳ３９参照）、これらのレジスタへの設定値が、その後、ノイズなどの影響で変更されないようにした。しかし、このような書込み禁止設定をすることなく、重要なシステム制御レジスタＲＧｉｊの設定値については、所定時間毎に設定処理を繰り返すのも好適である。
図３６は、このような場合の処理を説明する図面であり、初期設定処理（ＳＳ１～ＳＳ３）において設定すべき設定値は、制御メモリ５３（PROGMROM）に記憶された設定値テーブルSETTABLEに纏められている。なお、図２１のステップＳＳ１～ＳＳ３では、説明を省略しているが、(a) 初期値設定テーブルSETTABLEに基づいて初期設定処理を実行すること、及び、(b) 初期値設定テーブルSETTABLEの内容については、図２１の実施例も、以下に説明する内容と実質的に同じである。
そして、何れの実施例でも、設定値テーブルSETTABLEは、ＶＤＰレジスタＲＧｉｊのレジスタアドレス値と、そのレジスタＲＧｉｊへの設定値を一組みとした複数組（Ｎ組）で構成されている。特に限定されないが、レジスタアドレス値は１６ｂｉｔ長、設定値は３２ｂｉｔ長に固定化されており、各々が固定長であることで、初期値設定テーブルSETTABLEのデータ容量は、６×Ｎバイト（＝４８ｔ×Ｎｂｉｔ）長、ＶＤＰレジスタＲＧｉｊはＮ個となっている。
但し、図２１の実施例では、初期値設定テーブルSETTABLEが一回だけREADアクセスされ、全Ｎ個のＶＤＰレジスタＲＧｉｊが一回だけ初期設定されるのに対して、図３６の実施例では、全Ｎ個のＶＤＰレジスタＲＧｉｊは、一回だけ初期設定されるＮ１個のＶＤＰレジスタＲＧｉｊと、一回目の初期設定の後、１／３０秒毎に繰り返し初期設定されるＮ２個のＶＤＰレジスタＲＧｉｊとに区分される。但し、図３６の実施例においても、ステップＳＳ５～ＳＳ６の処理は、電源投入後に一回実行されるだけである。
そして、図３６の実施例では、繰り返し初期設定される設定値には、（１）ＤＭＡ転送動作についての設定値、（２）ＶＲＡＭに対する設定値、（３）割込みに関する設定値、（４）表示回路７４に関する設定値、及び、（５）描画回路７６に関する設定値が含まれている。
（１）ＤＭＡ転送動作に関する設定値は、例えば、ステップＳＴ４１で規定する動作条件の前提条件となる設定値であり、図２５（ｃ）や図２９（ｃ）における動作条件の違いに拘わらず固定的に適用される基本設定値である。具体的には、(a) ＤＡＭＣ回路６０に内蔵されたＦＩＦＯバッファ（Ｎ段）がどれだけ開放されると、転送元に転送要求をするかの閾値（例えば全体の１／２段）、(b) 転送先や転送元とハンドシェイク動作をするか否か（例えばNo）などの設定値が含まれる。
また、（２）ＶＲＡＭの設定値には、リフレッシュ動作のリフレッシュ周期が含まれている。内蔵ＶＲＡＭ７１は、このリフレッシュ周期で動作することで、記憶データの自然放電が防止される。次に、（３）割込みに関する設定値には、割込み要求要因となるエラー種別や、割込み信号の出力端子（内蔵ＣＰＵの内部端子）を特定する値であり、例えば、(a) 描画回路７６がフリーズすればＣＰＵ回路５１に対して描画異常割込みが発生すること（割込み許可状態、図２２（ｄ）参照）、(b) 表示装置ＤＳ１のVBLANK開始時に、ＣＰＵ回路５１に対してVBLANK開始割込みが発生すること（図２２（ｃ）参照）などの設定値が含まれている。
なお、本実施例は、ＣＰＵ回路５１とＶＤＰ回路５２とが統合された複合チップ５０を使用するが、別チップとする場合には、ＶＤＰ回路５２が割込み信号を出力する出力端子は、ＣＰＵ回路５１の外部割込み入力端子に接続される。
また、（４）表示回路に関する設定値には、(a) 各フレームバッファの水平／垂直開始位置（ＳＳ３６参照）、(b) 各表示装置の水平同期信号に関する設定値、(c) 各表示装置の垂直同期信号に関する設定値、(d) スケーラについての設定値、(e) 各表示装置の水平画素数と表示ライン数の設定値（ＳＳ３０）などが含まれている。
（５）描画回路７６に関する設定値には、描画異常割込みが発生するまでのフリーズ時間の設定値が含まれている。この設定値は、例えば、垂直同期信号の周期の整数倍として設定される。図２２（ｄ）において説明した通り、ここで規定されたフリーズ期間、描画回路７６がＶＲＡＭをアクセスしない場合には、描画回路７６が個別的にリセットされ（ＳＴ１６ｂ）、描画回路７６に対する動作パラメータが再設定される（ＳＴ１６ｃ）。
上記の通り、この実施例では、重要な設定値については、所定時間毎に繰り返し再設定されるので、ノイズなどの影響で、万一、設定値のビット化けが生じても、その異常が直ちに回復される。また、この実施例では、図２１の実施例の場合のように、第１種や第２種の禁止設定レジスタＲＧｉｊを書込み禁止状態に禁止設定しないので、やや煩雑な禁止解除処理を経ることなく、自由に書換え処理を実行することができる。
以上、ここまで実施例では、(1a)所定のフリーズ時間を経過する描画回路７６の動作フリーズ状態か、(1b)描画回路７６が、ディスプレイリストＤＬに不合理な指示コマンドを検出した場合には、ＶＤＰ回路５２の描画回路７６からＣＰＵ回路５１に対して、描画異常割込みが生じる構成について説明した（図２２（ｄ）参照）。そして、描画異常割込み時には、割込み原因を判定した上で（図２２（ｄ）のＳＴ１６ａ）、その判定結果に応じた処理を実行する構成（ＳＴ１６ｃ～ＳＴ１６ｄ）を採った。
しかし、本発明者の実験によれば、ノイズの多い過酷な動作条件下でも、描画異常割込みが生じることは殆ど無い。そこで、制御負担を軽減化するためには、割込み原因判定処理（ＳＴ１６ａ）を設けることなく、画一的に無限ループ処理に移行させるか（図２７（ｂ）参照）、パターンチェック回路ＣＨＫ（図７（ｂ）参照）を機能させるのも好適である（図２７（ｃ）のＳＴ１７ａ参照）。
この場合には、その後、所定時間後にＷＤＴ回路５８が起動して、複合チップ５０全体がリセットされるか、或いは、その後、直ちにＶＤＰ回路５２だけがリセットされることになる（図７（ｂ）参照）。なお、リセットキーワードの出力処理（ＳＴ１７ａ）に基づき、ＶＤＰ回路５２がリセットされた場合には、そのリセット動作の正常終了を確認すると共に、戻り番地を記憶するスタック領域を整理した後（ＳＴ１７ｂ）、例えば、ステップＳＴ４かＳＴ１３の処理に移行させることになる。
また、本実施例では、異常判定処理（図２２や図２７のＳＴ５）を設けて描画回路７６の動作完了を１／３０秒毎に判定しているので、更に制御負担を軽減するべく、実質的に何も実行しない描画異常割込み処理（図２７（ｄ））を設けても良い。図２７（ｄ）に示す通り、この構成では、描画異常割込み時、直ちにＩＲＥＴ（Interrupt Return）命令を実行してメイン制御処理に戻るので、描画回路７６のフリーズ状態などは、そのまま継続されることになる。しかし、本実施例では、図２２や図２７のステップＳＴ５の処理で、フレーム落ち回数を、異常フラグＥＲでカウントしており、いずれＷＤＴ回路５８か、パターンチェック回路ＣＨＫが起動するので、図２７（ｄ）の構成は、図２７（ｂ）や図２７（ｃ）の構成と実質的に同じである。
また、制御負担を更に軽減化するため、初期設定時（図２１のステップＳＳ３参照）に、ＶＤＰ回路５２を描画異常割込み禁止状態に設定するのも好適である。なお、電源投入時のデフォルト状態が、描画異常割込み禁止状態である構成を採る場合には、(a) 異常割込みの許可／禁止を規定する許否値を設定すべき所定のシステム制御レジスタＲＧｉｊを書込み禁止状態に設定するか、或いは、(b) 所定時間毎に、前記のシステム制御レジスタＲＧｉｊに禁止値を繰り返し書込むことになる。
この構成は、一見、図２７（ｂ）や図２７（ｂ）の構成より優れているようにも思われる。しかし、この種の遊技機の全機種について、(a) 描画異常割込みを、画一的に禁止状態に設定する構成より、(b) 画一的に許可状態に設定した上で、機種毎に図２２（ｄ）の構成を採るか、図２７（ｂ）～（ｄ）の何れかの構成を採るかを選択する方が、制御プログラムの汎用化の観点からは優れている。なお、前者の構成(a) では、機種毎に、初期設定ルーチン（図２１のステップＳＳ３参照）などを変える必要性（煩雑さ）が生じる。
なお、更なる変更実施例として、複合チップ５０に内蔵された音声回路ＳＮＤを活用するのも好適である。図３７は、このような実施例を示すブロック図である。図３７を、図７と対比すれば明らかな通り、この実施例では、音声プロセッサ２７と、音声メモリ２８が不要となり、且つ、ＣＰＵ回路５１のデータバス（８ｂｉｔ分）とアドレスバス（２ｂｉｔ分）について、音声回路への外部配線が不要となる。また、アンダーフロー信号ＵＦの伝送線も存在しないので、このＵＦ伝送線に重畳するノイズによって、複合チップが誤って異常リセットされるおそれも回避される。
また、この実施例では、音声メモリ２８を排除することに対応して、音声メモリ２８に記憶すべき音声データを、ＣＧＲＯＭ５３に格納している。図３８（ｄ）は、ＣＧＲＯＭ５３の記憶内容を図示したものであり、ＣＧＲＯＭ５３には、サウンドＲＯＭヘッダ情報と、フレーズヘッダ情報ＨＤと、一群の音声データを圧縮した多数のフレーズデータＰＨと、音声回路ＳＮＤの動作を規定する多数のサウンドコマンドＳＣＭＤと、が固定的に記憶されている。
図示の通り、サウンドＲＯＭヘッダ情報は、先頭番地ＳＮＤｓｔから記憶されており、これに続いて、データサイズＨＤｖｌのフレーズヘッダ情報ＨＤが、先頭番地ＨＤｓｔから記憶されている。また、データサイズＰＨｖｌのフレーズデータＰＨが、先頭番地ＰＨｓｔから記憶され、データサイズＳＣＭＤｖｌのサウンドコマンドＳＣＭＤが、先頭番地ＳＣＭＤｓｔから記憶されている。
ここで、サウンドＲＯＭヘッダ情報とは、具体的には、フレーズヘッダＨＤ領域の先頭アドレスＨＤｓｔと、フレーズヘッダＨＤ領域のデータサイズＨＤｖｌと、フレーズデータ領域ＰＨの先頭アドレスＰＨｓｔと、フレーズデータ領域ＰＨのデータサイズＰＨｖｌと、サウンドコマンド領域ＳＣＭの先頭アドレスＳＣＭＤｓｔと、サウンドコマンド領域ＳＣＭＤのデータサイズＳＣＭＤｖｌと、を意味する。そして、これらの情報は、電源投入時に音声回路ＳＮＤの内部回路に取得されるようになっている（ステップＳＤ４参照）。
また、フレーズヘッダ情報ＨＤとフレーズデータＰＨは、電源投入時に、外付けＤＲＡＭ５４に転送することで、その後のREADアクセスの迅速化を図っている（ステップＳＤ６）。このように、本実施例では、音声プロセッサ２７と、音声メモリ２８を排除して、小型化と製造コストの抑制を図ると共に、安価で大容量化が容易である一方、アクセス速度の遅いＣＧＲＯＭ５３の弱点を克服している。
以上を踏まえて、電源投入時の初期設定処理について図３８（ａ）に基づいて説明する。なお、これらの処理は、図２１のステップＳＳ３の処理の一部として実行される。
図７（ｂ）に関して説明した通り、電源投入時やＷＤＴ５８が起動する異常リセット時には、リセット経路２の経路で音声回路ＳＮＤがハードウェアリセットされる（ステップＳＤ１）。また、演出制御ＣＰＵ６３が、音声回路ＳＮＤの異常を検出した場合には、リセット経路４Ｂ又は４Ｃの経路で音声回路ＳＮＤがハードウェアリセットされる（ステップＳＤ１）。なお、演出制御ＣＰＵ６３がパターンチェック回路ＣＨＫを機能させることで、音声回路ＳＮＤが、他の回路（７２，７３，７４・・）と共にハードウェアリセットされる場合もある（ステップＳＤ１）。
これら何れの場合でも、次に、演出制御ＣＰＵ６３は、リセット動作が正常に完了したことを確認した上で（ステップＳＤ２）、最初に、サウンドデータ領域の先頭アドレスＳＮＤｓｔを、音声回路ＳＮＤのシステム制御レジスタＲＧｉｊに設定する（ステップＳＤ３）。次に、所定のシステム制御レジスタに所定値を設定することで、サウンドＲＯＭヘッダ情報ＨＤを内部回路に記憶させる。なお、サウンドＲＯＭヘッダ情報ＨＤは、前記した６要素（ＨＤｓｔ，ＨＤｖｌ，ＰＨｓｔ，ＰＨｖｌ，ＳＣＭＤｓｔ，ＳＣＭＤｖｌ）であり、図３８（ｃ）に記載の通りである。
そして、ここまでの処理が正常に動作したことを確認し、万一、正常に終了できない場合には、リセット経路４Ｂ又は４Ｃの経路で、音声回路を個別的にリセットする。但し、通常は、正常終了を確認できるので、続いて、データ転送回路７２を利用して、フレーズヘッダ情報ＨＤと、フレーズデータＰＨを外付けＤＲＡＭ５４に転送する（ステップＳＤ６）。なお、データ転送回路７２には、転送先の先頭アドレスＢＧＮと、転送元の先頭アドレスＨＤｓｔと、転送データ総量ＨＤｖｌ＋ＦＤｖｌなどが適宜に指定される。
次に、フレーズヘッダ情報ＨＤとフレーズデータＰＨは、ＣＧＲＯＭ５５ではなく、外付けＤＲＡＭ５４に存在することを、所定のシステム制御レジスタＲＧｉｊに設定した上で（ステップＳＤ７）、外付けＤＲＡＭ５４に転送した一群のデータの先頭アドレスＢＧＮ（サウンドＲＡＭ先頭アドレス）を、所定のシステム制御レジスタに設定する（ステップＳＤ８）。その後、その他の初期設定処理を終えることで（ステップＳＤ９）、音声制御動作が可能となる。
先に説明した通り、サウンドＲＯＭヘッダ情報、つまり、６個の情報（ＨＤｓｔ，ＨＤｖｌ，ＰＨｓｔ，ＰＨｖｌ，ＳＣＭＤｓｔ，ＳＣＭＤｖｌ）は、音声回路ＳＮＤの内部回路に保存されているので（ステップＳＤ４）、その後、演出制御ＣＰＵ６３は、フレーズデータなどの必要な情報を、サウンドＲＡＭ先頭アドレスＢＧＮとの相対値で指示することができ、この指示を受けた音声回路ＳＮＤは、相対アドレス値を絶対アドレス値に変換して、必要な音声処理を実行することになる。フレーズデータなどの音声データは、ＣＧＲＯＭ５５ではなく、外付けＤＲＡＭ５４からREADアクセスされるので、複雑高度な音声演出であっても、これを円滑に実現することができる。
以上、各種の実施例について詳細に説明したが、弾球遊技機や回胴遊技機などに限定されないだけでなく、具体的な記載内容についても、何ら本発明を限定しない。特に、バックライト部ＢＬと液晶表示部ＭＯＮＩについて、給電制御回路の回路構成や動作タイミング（図６）、及び、これに対応する図２１の制御処理は、一例を例示したに過ぎず、何ら本発明を限定せず、適宜に変更可能である。
例えば、実施例では、制御信号ＰＳ１，ＰＳ２を使用したが、バックライト部ＢＬとして、BL_EN 端子と、PWM 端子を有するドライバＤＶＬを使用する場合には、制御信号ＰＳ１は、特段必要とされない。また、制御信号ＳＴＢＹ，ＰＷＭを使用するので、制御信号ＰＳ２についても省略可能である。制御信号ＰＳ１，ＰＳ２を省略した場合には、電源電圧１２Ｖと５Ｖは、電源投入時からバックライト部ＢＬと液晶表示部ＭＯＮＩに供給されることになる。
但し、電源投入後、素早く（例えば２０ｍＳ以内）、有意な画像信号の伝送を要求する仕様の液晶表示部ＭＯＮＩに応えるには、制御信号ＰＳ２を使用して電源電圧５Ｖの給電開始タイミングを遅らせるのが好適である。図４７は、このような実施例を説明するタイムチャートであり、制御信号ＰＳ１を省略する一方、表示回路７４からの出力を、ＬＶＤＳ回路８０が出力し始めるタイミングＴ４に同期して、液晶表示部ＭＯＮＩに電源電圧５Ｖの給電を開始する実施例を示している。そして、この場合も、例えば、タイマ割込みを利用して、タイミングＴ４から更に３００ｍＳ遅れてバックライト部ＢＬが点灯すれば、フレームバッファＦＢａ，ＦＢｂをゼロクリアしなくても、不自然な画像が表示されるおそれがなくなる。
また、ここまでの実施例では、バックライト点灯までに、かなりの待機時間（＞１０００＋３００ｍＳ）を設けているが、１０００ｍＳの待機時間を排除すると共に、表示回路７４からの出力を、ＬＶＤＳ回路８０が出力し始めるタイミングを、可能な限り早めるのも好適である。例えば、図４８に示すように、ＬＶＤＳ回路のDual Link 設定や、その他の設定を行うステップＳＰ４５の動作に続いて、表示回路７４やＬＶＤＳ回路８０（LVDS1/LVDS2 ）の動作を開始させるステップＳＳ４（ＳＳ４ａ＋ＳＳ４ｂ）の処理を実行するのも好適である。なお、先に説明した通り、ステップＳＳ４ａとＳＳ４ｂの実行順序は、任意である。
この場合には、ステップＳＳ３の処理を実行することなく、ステップＳＳ４の処理を実行するので、無意味な画像信号が伝送されることになるが、バックライト部ＢＬが消灯している限り、特段の問題は生じない。すなわち、バックライト部ＢＬが消灯している状態では、ステップＳＰ４１～ＳＰ４４の処理を先行させる限り、ステップＳＰ４～ＳＰ１０で実行される表示動作に関する各処理は、適宜な順番に入れ替えることができる。
特に、ＬＶＤＳ回路８０（LVDS1/LVDS2 ）についてのデュアルリンク設定その他の設定処理（ＳＰ４１）については、図１６のステップＳＰ４のタイミングではなく、図２１のステップＳＰ５４のタイミングでまとめて行うことが考えられる。まとめて行う設定処理には、デュアルリンク構成のＬＶＤＳ回路８０について、ＬＶＤＳ１回路／ＬＶＤＳ２回路から出力すべきデータが、表示回路７４の出力（ＯＤＤ／ＥＶＥＮ）であることの設定が含まれる。また、このステップＳＰ５４の実行タイミングから、表示回路７４とＬＶＤＳ回路８０の動作を開始すべきことを、所定の表示レジスタＲＧｉｊ（DSPACTRL）や、所定のシステム制御レジスタＲＧｉｊ（SYSDSPLVDS1MD 、SYSDSPLVDS2MD ）に設定しても良い。
また、ステップＳＰ５４のレジスタ設定タイミングで、表示回路７４のデータをＬＶＤＳ出力する旨を、所定のシステム制御レジスタＲＧｉｊ（SYSDSPLVDSLNK 、SYSDSPLVDS1CFG1 、SYSDSPLVDS2CFG1 ）に設定し（ＳＰ４参照）、その後、ステップＳＳ４のタイミングで表示回路７４とＬＶＤＳ回路８０の動作を開始するよう構成するのも好適である。なお、図４７のタイミングＴ４の直前に、ステップＳＰ４２～ＳＰ４４、及びステップＳＰ４６の処理を実行した上でＬＶＤＳ回路８０の出力動作（ＳＳ４）を開始しても良い。
但し、外付けＤＲＡＭ（ＤＤＲ）５４に関するステップＳＰ４６～ＳＰ４７の処理は、必ず、ステップＳＰ８の処理に先行させる必要があることは前記した通りである。
また、パワーオンリセット動作に関し、図１６に示すパワーオンリセット動作は、制御メモリ５３の0x00000000番地以降に確保されたベクタテーブルＶＥＣＴの情報に基づいて起動されたが、HBTSL 端子＝Ｈレベルに設定すると共に、ＣＧＲＯＭ５５の先頭領域にベクタテーブルＶＥＣＴを配置するのも好適である。図３９（ａ）や図３９（ｂ）は、このような場合のアドレスマップを図示したものであり、演出制御ＣＰＵ６３のアドレス空間ＣＳ０は、ＣＧＲＯＭ５５の一部（先頭領域）に確保されている。
なお、ＣＧＲＯＭ５５の本体部は、演出制御ＣＰＵ６３からアクセスされることはなく（アクセス不可）、専らＶＤＰ回路５２からアクセスされるので、アドレス空間ＣＳｉに位置付けられることない。先に説明した通り、ＣＧＲＯＭ５５の本体部を、複数のメモリデバイスで構成することもでき、このような場合には、図１８（ａ）のステップＳＰ２０の処理によって、ＳＰＡ０～ＳＰＡ１のデバイス区間に区分することで、メモリデバイスの特性に適合した最適なREADアクセスが可能となる。
何れにしても、HBTSL 端子＝Ｈレベルに設定されている場合には、これに対応して、ＣＧＲＯＭ５５のメモリ種別と、バス幅（６４／３２／１６ｂｉｔ）とが、２ｂｉｔ長のHBTBWD端子と、４ｂｉｔ長のHBTRMSL 端子への固定的な入力値に基づいて予め特定されている必要がある。
そして、この実施例では、ベクタテーブルＶＥＣＴに続いて、ＣＧＲＯＭ５５からのREADアクセスを最適化するためのバスパラメータをＣＧＲＯＭ５５の先頭領域に記憶されておく必要がある。なお、必須ではないが、演出制御プログラムの違法解析を困難にするため難読化した場合に、それを解読するための難読化パラメータを記憶させておくのも好適である。
このような構成を採った場合には、電源リセット後、リセットアサート期間に、以下の動作１～動作４がプログラム処理を経ることなく自動的に実行される。先ず、HBTRMSL 端子への入力値に基づいてアドレス空間ＣＳ０のバス幅が特定され、また、BTBWD 端子への入力値に基づいてメモリ種別が自動的に特定され、所定のＶＤＰレジスタＲＧｉｊに各々設定される（動作１）。この場合のメモリ種別は、パラレルＩ／Ｆ（Interface ）形式を採るメモリ素子、シーケンシャルＩ／Ｆ形式を採るメモリ素子に大別される。
次に、ＣＧＲＯＭ５５に記憶されている難読化パラメータをロードし、難読化を解除するために必要な情報が内部回路内に自動設定される（動作２）。また、ＣＧＲＯＭ５５に記憶されているバスパラメータが自動的にＶＤＰレジスタＲＧｉｊに取得される（動作３）。なお、この動作３は、図１９のステップＳＰ６３のプログラム処理に対応する動作であり、内部回路によって自動的に実行される。
そして最後に、動作１～３で設定されたバスパラメータを実効化するべく、図１９のステップＳＰ６４のプログラム処理に対応する動作が内部回路によって、自動的に実行される（動作４）。そして、バスパラメータの設定が実効化されたタイミングで、ベクタテーブルの情報に基づいてプログラムカウンタＰＣと、スタックポインタＳＰの値が自動的に設定され、ブートプログラム（初期設定プログラム）の実行が開始される。
この図３９（ａ）に示す構成によれば、図１６（ａ）のステップＳＰ１のプログラム処理も不要となり、自動的に動作１～動作４が実行されるので、プログラム処理負担が大きく軽減される。そして、この場合も、初期設定プログラムＰｉｎｉｔの動作に基づいて、ベクタハンドラＶｏｐｔ以降のプログラムやデータが適宜なＲＡＭ領域に転送される。
なお、ベクタハンドラＶｏｐｔ以降のプログラムやデータは、必ずしもＣＧＲＯＭ５５の先頭領域に記憶させておく必要はなく、例えば、制御メモリ５３に記憶させておくのでも良い（図３９（ｂ））。また、ベクタハンドラＶｏｐｔ以降のプログラムやデータは、必ずしもＲＡＭ領域に転送する必要はなく、転送しない場合には、初期化設定プログラムにおけるメモリセクション初期化処理（図１６のＳＰ８）が不要となる。
また、Ｖブランクタイミングと、有意な画像データの送信終了タイミングとを必ずしも一致させる必要はない。すなわち、図１５（ｆ）に示す表示領域の左下端点（〇印）のタイミングで、画像データの送信を終了させることは何ら必要ない。要するに、表示装置側から要求される待機時間ＷＴｈ／ＷＲｖの仕様や、水平／垂直同期信号ＨＳ／Ｖｓの仕様を満たせば、それで足りる。
図４１（ａ）は、このような実施例を説明する図面であり、例えば、表示回路７４Ａの動作を示している。この実施例でも、メイン表示装置ＤＳ１の仕様に対応して、ドットクロックＤＣＫの周波数Ｆｄｏｔは、１０８ＭＨｚと規定される。また、フレームレートＦＲを１／６０秒に一致させるために、ＴＨｃ×ＴＶｌ／Ｆｄｏｔ＝１／６０とする必要があり、ここでも、図１５（ｆ）の場合と同様に、水平同期のサイクル数ＴＨｃを１６６２クロック、垂直同期のライン数ＴＶｌを１０８３ラインとしている。
また、図示の実施例では、一般の表示装置にも対応できるよう、表示装置の仕様に対応して、水平同期信号ＨＳと垂直同期信号ＶＳを出力している。図示例では、水平同期信号ＨＳのパルス幅が１００クロック分であり、水平フロントポーチＦＰｈは、１１０（＝１０＋１００）クロック、水平バックポーチＢＰｈは１７２クロックに設計されている。また、垂直同期信号ＶＳのパルス幅は、１０ライン分であり、垂直フロントポーチＦＰｖは２０（＝１０＋１０）ライン、垂直バックポーチＢＰｖは２９１ラインに設計されている。
但し、図４１（ａ）（ｂ）に示す実施例では、〇印で示すＶブランク開始タイミングより先に出力動作を終えるため、垂直待機時間ＷＴｖを４９ライン、水平待機時間ＷＴｈを３７２クロックとしている。したがって、この実施例によれば、一フレームの画像更新処理が終わった後、１０ライン分の時間（１５４μＳ）経過後にＶブランク開始タイミングが到来することになり、如何なる動作条件でも画像更新処理が確実化される（図４１（ｂ）参照）。
このような動作は、特に、他の表示回路に同期して付随的に動作する表示回路、例えば、表示回路７４Ａの動作に付随する表示回路７４Ｂや表示回路７４Ｃにおいて、好適に機能する。図４１（ｃ）～図４１（ｅ）は、この点を説明する図面であり、表示回路７４ＢにおけるＶブランク周期Ｔ２が、表示回路７４ＡにおけるＶブランク周期Ｔ１より長い場合を図示している（Ｔ１＜Ｔ２）。
このような場合に、表示回路７４ＡにおけるＶブランク周期Ｔ１を表示回路７４Ａに付随させて動作させると、表示回路７４Ｂにおける画像データの出力の完了前に、Ｖブランクが開始されることになり、画像欠損や不自然な表示動作が生じるおそれがある（図４１（ｄ））。一方、表示回路７４Ｂを独立的に動作させたのでは、表示回路７４Ａの動作と同期する描画回路の動作タイミングと整合が取れなくなる。
そこで、表示回路７４Ａの動作に付随する表示回路７４ＢのＶブランク周期Ｔ２が、表示回路７４ＡのＶブランク周期Ｔ１より長い場合には、図４１（ａ）（ｂ）の場合と同様に、表示装置Ｂにおいて画像データの出力後に、十分な余裕時間が生じるよう、待機時間（垂直ブランク期間）を短く設定すればよい。この場合、待機時間を極端に短く設定しない限り、通常の液晶表示装置では、問題なく表示動作が実現される。
なお、例えば、表示回路７４Ａの動作に付随する表示回路７４ＢのＶブランク周期Ｔ３が、表示回路７４ＡのＶブランク周期Ｔ１より短い場合にも、Ｖブランク周期Ｔ３の後に余分の待機期間が生じるが、全体としての待機時間を極端に長くならない限り、問題なく表示動作が実現される。
以上、本発明の実施例について詳細に説明したが、具体的な記載内容は何ら本発明を限定しない。例えば、実施例では、もっぱらデュアルリンク伝送路（一対のＬＶＤＳ伝送路）について説明したが、機器構成を簡略化するには、シングルリンク伝送路（単一のＬＶＤＳ伝送路）を採用するのも好適である。
シングルリンク伝送路の場合、ドットクロックＤＣＫの周波数が、１０８ＭＨｚであれば、ＬＶＤＳクロックＣＬＫの周波数も１０８ＭＨｚとなる。なお、この場合も、ドットクロックＤＣＫとＬＶＤＳクロックＣＬＫは、発振器ＯＳＣ２を共通の供給元とし、且つ、同一生成過程で生成するのが好適である。
また、前記の実施例とは相違して、ＶＤＰ回路５２のシステムクロックと、ＣＰＵ回路５１のＣＰＵ動作クロックの供給元を、単一の発振器ＯＳＣ２に共通化するのも回路構成の簡素化する上で好適である。そして、共通の設定端子（３bit のPLLMD 端子）の設定値に基づいて、ＰＬＬ回路の逓倍比を共通設定する構成を採れば、周波数設定処理が不要となり更に効果的である。
この場合、ＣＰＵ動作クロックを高速化したい要請にはやや反するが、ＶＤＰ回路５２の内部回路が許容する最高周波数のシステムクロックを採用し、これと同じ周波数のＣＰＵ動作クロックとするのが好適である。
例えば、発振器ＯＳＣ２の発振周波数が４０ＭＨｚの場合、設定端子（３bit のPLLMD 端子）への設定値を５にすることで、システムクロックとＣＰＵ動作クロックを共通的に２００ＭＨｚ（＝４０ＭＨｚ×５）に設定できる。この構成によれば、発振器ＯＳＣ１が不要となり、回路構成を簡素化できだけでなく、やや煩雑なＶＤＰレジスタへの設定処理も不要となる。なお、ＶＤＰ回路５２と、ＣＰＵ回路５１の動作周期が一致するメリットもある。
最後に動画演出について整理しておく。先に説明した通り、本実施例では、変動演出の殆どは、静止画でなく、動画を使用して実現される。また、変動演出中は、暗転予告など特別な場合を除いて、複数の動画が並列的に動作している。
＜初期処理＞
動画演出を実行するため、本実施例では、電源投入後の初期処理において、ＡＡＣ領域やページ領域が確保され（図２１のＳＳ１）、ページ領域内に、インデックス番号で特定される一又は複数のインデックス空間が確保される。
具体的には、単位空間４０９６ビット×１２８ラインの基本サイズの整数Ｎ倍のページ領域が一又は複数個確保され、各々に、一意のインデックス番号が付与される（図２１のＳＳ２）。本実施例では、１ピクセルを３２ビット（ＡＲＧＢ８８８８）で表現するので、ページ領域の単位空間は、１２８ピクセル×１２８ラインとなる。
なお、先に説明した通り、ページ領域内のインデックス空間は、必要に応じて開放することも、追加することもできるので、変動演出の必要時に、ページ領域内に新規のインデックス空間を生成しても良い。
ところで、本実施例では、初期処理で確保されるＡＡＣ領域は、静止画やＩストリーム動画のデコード領域として使用される。この場合、画像素材（テクスチャ）のメモリリードを指定するロードコマンドTXLOADで、テクスチャ（動画一フレームや静止画）の展開後のサイズを規定すると、デコード領域の先頭アドレスと、水平サイズが自動的にＡＡＣ領域に確保される。
＜定常動作時のＩＰストリーム動画の再生＞
上記の初期処理の後、適宜なタイミングで一又は複数の動画演出が実行される。ここで、ＩＰストリーム動画の再生を指示するディスプレイリストＤＬには、以下のコマンドＣＭ１～ＣＭ５が、描画回路への指示コマンドとして必要となる。
図４３（ａ）は、ディスプレイリストＤＬの要部を図示したものであり、図２３の指示コマンド列Ｌ１６を再掲したものである。以下、デコード領域として、ページ領域を使用する実施例を説明するが、任意領域を使用することもでき、この場合は、ページ領域を任意領域と読み替えれば良い。但し、ページ領域のインデックス空間は、任意の水平サイズ×垂直サイズが２０４８ラインであり垂直方向に無駄が生じる。
（１）テクスチャコマンドSETINDEX（ＣＭ１）
先ず、テクスチャコマンドSETINDEX（ＣＭ１）によって、デコード領域として、任意領域を使用するか、ページ領域を使用するかを指定するが、ＩＰストリーム動画の場合、実施例では、ページ領域のインデックス空間ｉを使用する。より具体的には、必要な動作パラメータを付加したテクスチャコマンドSETINDEXをディスプレイリストＤＬに記載して、「ページ領域」と、「テクスチャ」と、を選択し、使用するインデックス空間を特定するインデックス番号ｉを規定する。
なお、任意領域を使用する場合には、テクスチャコマンドSETINDEXで、「任意領域」と、「テクスチャ」と、を選択し、任意領域のインデックス空間を特定するインデックス番号ｉを規定する。
（２）ロードコマンドTXLOAD（ＣＭ２）
次に、素材のメモリリードを指定するロードコマンドTXLOAD（ＣＭ２）によって、必要なテクスチャ（動画を構成する単位フレーム）をＣＧＲＯＭからロードすることを指定する。具体的には、必要な動作パラメータを付加したロードコマンドTXLOADを、ディスプレイリストＤＬに記載する。すると、ＶＤＰ回路５２では、指定されたテクスチャを、ＣＧＲＯＭの所定領域からロードし、これをデコードしたデコードデータを、ページ領域のインデックス空間ｉに展開することになる。
ロードコマンドTXLOADに付加される動作パラメータには、(1) テクスチャ（動画を構成する単位フレーム）を、先頭フレームとしてデコードするか、継続フレームとしてデコードするかの区別、(2) テクスチャの展開後の水平サイズ、(3) テクスチャの展開後の垂直サイズ、(4) テクスチャのソースアドレス（テクスチャが記憶されているＣＧＲＯＭの先頭アドレス）、が含まれている。
（３）基本情報セットコマンドSETTXATR（ＣＭ３）
次に、ディスプレイリストＤＬに、必要な動作パラメータを付加した基本情報セットコマンドSETTXATR（ＣＭ３）を記載して、テクスチャのカラーモードが、ＡＲＧＢ８８８８モード（１ピクセルが３２ビット長）であるなど、このテクスチャの基本情報を設定する。
また、ピクセル間のブレンド処理についても必要な情報を設定する。ブレンド処理とは、各ピクセルの色を規定するＲＧＢ値や、透過度などを規定するα値について、フレームバッファなどへの描画済のピクセルとの混合演算を意味する。本実施例では、変動演出時、常に、複数の動画が並列動作しているので、透過度などに関するαブレンド演算が必要となる。
（４）画素間ブレンド演算系のコマンド（ＣＭ４）
そのため、ディスプレイリストＤＬには、必要な動作パラメータを付加した画素間ブレンド演算系のコマンド（ＣＭ４）が記載され、必要な動作パラメータによって、αブレンド演算式、その他が特定される。
（５）スプライトコマンドＳＰＲＩＴＥ（ＣＭ５）
続いて、インデックス空間ｉに展開されたテクスチャを、仮想描画空間（図１２（ｃ）参照）の適所に貼り付けるべく、必要な動作パラメータを付加したスプライトコマンドSPRITE（ＣＭ５）を、ディスプレイリストＤＬに記載する。このスプライトコマンドSPRITEでは、テクスチャの貼り付け先を特定する仮想描画空間の左上頂点（Ｘ０、Ｙ０）と、右下頂点（Ｘ１、Ｙ１）と、が指定される。
また、この左上頂点（Ｘ０、Ｙ０）と右下頂点（Ｘ１、Ｙ１）で特定される矩形領域に貼り付けるべきテクスチャについて、テクスチャＵＶ座標空間でのＵＶ値、つまり、（Ｕ０，Ｖ０）と（Ｕ１，Ｖ１）が指定される。なお、貼り付けるべきテクスチャは、既に、テクスチャコマンドSETINDEXで特定されているので、改めて、テクスチャそのものを特定する必要はない。
また、スプライトコマンドSPRITEに代えて、三角ポリゴンコマンドTRIANGLEを使用して、テクスチャを傾斜して描画することもできる。但し、三角ポリゴンコマンドTRIANGLEについては、傾斜／回転予告演出に関して、後述する。
＜定常動作時のＩストリーム動画の再生＞
Ｉストリーム動画の場合は、静止画の再生の場合と同様、ＡＡＣ領域にデコード対象のテクスチャ（Ｉストリーム動画を構成する単位フレーム）をロードすれば足りる。すなわち、テクスチャコマンドSETINDEX（ＣＭ１）は、不要であり、ディスプレイリストＤＬの構成は、以下の通りである。なお、通常、コマンドＣＭ３やコマンドＣＭ４も必要となるが、説明の冗長さを回避するため記載を省略している。
（１）ロードコマンドTXLOAD（ＣＭ２）
ディスプレイリストＤＬに、動作パラメータを付加したロードコマンドTXLOADを記載して、テクスチャ（Ｉストリーム動画を構成する単位フレーム）を、ＣＧＲＯＭの所定領域からＡＡＣ領域にロードすると指定する。すると、ＶＤＰ回路５２は、ロードしたテクスチャを自動的にデコードして、デコードデータをＡＡＣ領域の自動確保空間に展開する。（２）スプライトコマンドSPRITE（ＣＭ５）
続いて、ＡＡＣ領域の自動確保空間に展開されたテクスチャを、仮想描画空間の適所に貼り付けるべく、必要な動作パラメータを付加したスプライトコマンドSPRITEを、ディスプレイリストＤＬに記載する。先に説明した通り、スプライトコマンドSPRITEでは、テクスチャの貼り付け先を特定する仮想描画空間の左上頂点と、右下頂点と、が指定される。
なお、スプライトコマンドSPRITEに代えて、三角ポリゴンコマンドTRIANGLEを使用して、テクスチャを、傾斜姿勢で描画することもできる。
また、テクスチャを拡大縮小したい場合には、スプライトコマンドSPRITEに先行して、補完コマンドSETTXSMPLNG を記載すれば良い。補完コマンドSETTXSMPLNG によって、テクスチャのサンプリング方法（ポイントサンプリング／バイリニアフィルタリング）を特定すれば、テクスチャを拡大／縮小時の補完処理が特定される。
拡大処理や縮小処理は、スプライトコマンドSPRITEが指定する仮想描画空間の左上頂点と、右下頂点に基づいて自動的に実行される。すなわち、左上頂点と右下頂点で規定される矩形空間の大きさに基づいて、自動的に拡大又は縮小される。そして、ポイントサンプリングを選択した場合、拡大処理は、単純に、モザイク状に実行され、縮小処理は、画素の間引きによって実行される。一方、バイリニアフィルタリングを選択した場合には、不特定のピクセルの情報は、特定済みの周囲のピクセスの情報の加重平均値となる。
＜保留画像の微少変動演出や拡大／縮小演出＞
ところで、本実施例の遊技機では、図柄始動口への入賞球が４個を超えると、変動演出が保留状態となり、保留個数を示す保留画像（静止画スプライトやＩストリーム又はＩＰストリーム動画）が表示装置に表示される。
この場合、大当りか否かの抽選結果を示唆するように、保留画像を上下左右に微妙に変動させたり、回転させたり、拡大／縮小することが演出上好ましい。このような構成を採ると、一の静止画や動画を用意するだけで、多彩な演出が可能となり、ＣＧデータ量を抑制することができる。
保留画像（静止画スプライトやストリーム動画）の回転は、三角ポリゴンコマンドTRIANGLEによって実行される。一方、微少変動や拡大／縮小演出は、保留画像（静止画スプライトやストリーム動画）を、スプライトコマンドSPRITEによる貼り付け位置の指定や、貼り付け領域の指定によって実現される。そして、拡大／縮小時のディスプレイリストには、スプライトコマンドSPRITEに先行して、補完コマンドSETTXSMPLNG を記載される必要がある。
＜セリフ予告＞
セリフ予告演出とは、セリフ文字の表示を開始した後、所定時間遅れてセリフ音の音声演出を開始する予告演出を意味する。音声演出をあえて遅らせることで、先行して表示される文字表示のインパクトを高めることができる。
このセリフ動画演出において、一群のセリフ文字は、１文字ずつ、又は、一単位ずつ、順番に表示される。なお、一群のセリフ文字の表示開始に先行して、キャラクタ画像が表示される場合もある。また、セリフ文字の表示開始後、所定時間の無音期間を設けた上で、セリフ音の出力を開始するのも好適である。
また、セリフ文字の表示後にキャラクタ画像を表示するようにしてもよく、その場合にはセリフ文字の表示を開始した後、所定時間遅れてセリフ音の音声演出を開始し、その後キャラクタ画像が表示されるという流れとなる。この場合、先行して行われるセリフ文字に対応する音声演出は、その後表示されるキャラクタ画像に対応したものとすることが好適である。また、音声演出の実行後、所定時間の無音期間を設けた上で、キャラクタ画像を表示するようにしてもよい。
セリフ予告演出が、ＩＰストリーム動画で実行される場合、音声演出に先行して発行されるディスプレイリストＤＬには、少なくとも、以下のコマンドが記載されている。
先ず、テクスチャコマンドSETINDEX（ＣＭ１）で、テクスチャ（例えば、ＩＰストリーム動画の構成フレーム）のロード先を、例えば、ページ領域に設定する。
次に、TXLOADコマンド（ＣＭ２）で、テクスチャ（動画を構成する単位フレーム）をＣＧＲＯＭからページ領域にロードし、αブレンド演算に関する必要な情報をセットし（ＣＭ３，ＣＭ４）、最後に、ページ領域にロードしたテクスチャを、スプライトコマンドSPRITE（ＣＭ５）で、仮想描画空間の所定矩形領域に貼り付ける。ここで、貼り付け先の矩形領域を適宜に移動させることで、動画再生位置を変化させるもの好適である。
なお、セリフ予告演出が、ＩＰストリーム動画で実行される場合は、ロードコマンドTXLOADと、補完コマンドSETTXSMPLNG と、スプライトコマンドSPRITEが使用される。なお、拡大／縮小の処理がない場合には、補完コマンドSETTXSMPLNG が省略される。
＜暗転予告＞
暗転予告とは、一連の変動演出中に、表示画面全体が、突然それまでの表示態様から変化して、画面全体又はほぼ全体が真っ暗になる暗転画像が出現する演出を意味する。この予告演出には、先行する動画演出を終了させた後、所定時間、暗転画像を表示するディスプレイリストＤＬが発行された後、先行動画の発展予告として、後続する発展動画演出が開始される第１態様と、暗転画像を表示するディスプレイリストＤＬを使用することなく、発展動画演出の開始時に、その動画の一部として暗転画像が出現する第２態様とが含まれる。
また、暗転画像の表示中に当選期待度を示唆する所定演出を実行するように構成してもよい。更にまた、暗転画像は表示画面のほぼ全体が真っ暗になるものに限らず、それまでの表示画面の視認性を低下させる視認性低下画像であってもよい。具体的には透過性を有する黒色画像である。
図４３（ｂ）は、第１態様の暗転画像を実現するディスプレイリストＤＬの構成を図示したものである。先ず、任意領域に確保したフレームバッファＦＢａについて、インデックス空間上の端点アドレスを特定する（Ｌ１１）。表示装置ＤＳ１の描画領域を仮想描画空間に定義する（Ｌ１２）。具体的には、仮想描画空間の左上基点と、右下基点の座標を所定レジスタに設定する。
次に、今サイクルで使用するフレームバッファＦＢａのインデックス番号をトグル的に切換えて特定する（Ｌ１３）。また、SETFCOLOR コマンドにより黒色を設定し（Ｌ１４）、矩形描画コマンド（RECTANGLE ）を使用して、表示装置ＤＳ１の描画領域全体を黒色で塗りつぶすべく指定する（Ｌ１５）。
これは、図２３に示すＬ１１～Ｌ１５までの指示コマンドと全く同じであり、通常なら、その後、図４３（ａ）のコマンドが列記されるが、暗転画像の場合には、その後、必要な個数のNOP コマンドを記載した後、EODLコマンドを記載して、EODLコマンドを含んだ全データ量を４×６４バイトの整数倍に調整する。
なお、暗転画像に重ねて一又は複数の動画演出をするのも好適であり、この場合には、図４３（ａ）に記載した指示コマンドＣＭ１～ＣＭ５が追加的に記載される。
なお、第２態様の暗転予告の場合には、先行する動画演出も、これに継続する発展動画演出も、各演出を実現する動画フレームは、図４３（ａ）に記載した指示コマンドＣＭ１～ＣＭ５によって特定される。
＜ズームUP/DOWN 予告＞
ズーム予告とは、適当なキャラクタが、ズームアップ又はズームダウンされつつ、表示画面上を適宜に移動する演出を意味する（図４４（ａ）参照）。このようなズーム予告は、キャラクタを描いた静止画でも実現できるが、本実施例では、顔の表情を変え、且つ、体全体に動きのあるキャラクタを使用するので、動画演出としている。
なお、図４４（ａ）では、ズーム予告に登場するキャラクタを、便宜上、静止画の如き「Ａ」で表現しているが、実際には「Ａ」の部分には、表情や手足に動きのある人物／動物キャラクタが描かれる。
以上を踏まえて説明を続けると、例えば、３０ｆｐｓ（frames per second ）の３秒動画は、ズーム予告キャラクタが、ズームアップされ、その後、ズームダウンされる３０×３＝９０枚の動画フレームＦＲ１～ＦＲ２ｎ－１で構成される。
そして、９０枚の各動画フレームＦＲｉを描画するディスプレイリストＤＬは、図２３や図４３（ａ）のように構成されるので、ロードされたテクスチャ（ズーム予告キャラクタを描いた動画フレーム）は、スプライトコマンドSPRITEよって、仮想描画空間の適所に貼り付けられる。そのため、貼り付け位置の指定を適宜に移動させるだけで、ズーム予告キャラクタを、表示画面で移動させることができる。なお、ズームアップ／ダウンの動作は、動画として実現されているので、拡大／縮小の制御は、ディスプレイリストにおいて不要である。
一方、ズーム予告キャラクタを一枚の静止画で実現する場合には、スプライトコマンドSPRITEよって、仮想描画空間の左上頂点と右下頂点で規定される矩形空間を、適宜に拡大又は縮小すれば良い。
＜傾斜／回転予告＞
傾斜／回転予告とは、例えば、図４４（ａ）に示すような直立状態の元画像ＦＲ１～ＦＲ２ｎ－１を、適宜に傾斜ないし回転させる演出を意味する。図４４（ｂ）では、例えば、ズームアップされるＮ枚の動画フレームＦＲ１～ＦＲｎを、順次、時計方向に回転させている。
このような傾斜／回転予告を実現するには、矩形状の画像（静止画や動画フレームＦＲｉを構成するテクスチャ）を三角形ポリゴンに分割し、各三角形ポリゴンを、三角ポリゴンコマンドTRIANGLE（ＣＭ５）で、仮想描画空間の適所に、直立状態又は傾斜状態で、貼り付ける必要がある。
なお、以下の説明では、矩形画像（静止画や動画フレームＦＲｉ）について、便宜上、拡大／縮小を実行しない場合を説明するが、座標位置を適宜に設定することで、拡大や縮小も可能である。この場合には、ＣＧデータ量を増加させることなく、更に多様な演出が可能となる。
さて、図４５（ｃ）には、４頂点を有する水平Ｗ×垂直Ｈピクセルで構成された矩形画像（静止画や動画フレームＦＲｉ）が、第１ポリゴンと第２ポリゴンに分割された状態が示されている。そして、この実施例では、単一の三角ポリゴンコマンドTRIANGLEの実行によって、４頂点をまとめて直立状態又は傾斜状態で描画する。
但し、そのような動作を実現するため、三角ポリゴンコマンドTRIANGLEに付加すべき動作パラメータには、一の三角ポリゴンコマンドで描画すべき多角形の頂点数（情報１）、形状だけかテクスチャを含むかの設定（情報２）、三角ポリゴンのポリゴン描画方法（情報３）、仮想描画空間上での各頂点のＸＹ座標（情報４）、情報４に対応するテクスチャのＵＶ座標空間でのＵＶ値（情報５）、が含まれている。
本実施例では、一の三角ポリゴンコマンドで、矩形状の４頂点を描画し、これにテクスチャ（動画フレーム）を貼り付けるので、頂点数＝４と特定する情報１と、テクスチャを含むことを特定する情報２と、４頂点についてのＸＹ座標値である情報４と、ＵＶ値である情報５とが規定されることになる。
なお、描画方法には、（１）全ての三角ポリゴンに共通の頂点を設定する三角形ファン描画と、（２）最終描画辺と、これに続いて指定された頂点で囲まれた三角形を描画する三角形ストリップ描画と、（３）三角ポリゴンを独立的に描画する三角リスト描画とが選択可能である。
図４５（ｃ）に示す通り、三角形ストリップ描画手法では、頂点０→頂点１→頂点３の順番で描画され、これに続いて、頂点３→頂点１→頂点２の順番で描画される。一方、三角形ファン描画手法では、共通頂点の頂点１が選択され、頂点１→頂点３→頂点０の順番で描画され、これに続いて、頂点１→頂点２→頂点３の順番で描画される。
但し、ここで問題にする矩形画像は、立体的な３Ｄ画像でなく、二次元の２Ｄ画像であるので、不要部分を消去するカリング（culling ）処理が問題にならず、何れを選択しても大差はないが、本実施例では、三角形ストリップ描画を選択している。なお、本明細書では、矩形画像との用語を使用するが、透明部分を含んで矩形であって、必ずしも、画像輪郭が矩形状となるとは限らないのは言うまでもない。
以上を踏まえて、三角ポリゴンコマンドTRIANGLEの動作パラメータを算出する演出制御ＣＰＵ６３の動作を図４５（ａ）に基づいて説明する。先ず、水平Ｗ×垂直Ｈピクセルで構成された矩形画像の中心を、仮想描画空間の原点に配置した場合の４頂点を特定する（ＳＴ６１）。
図１２（ｃ）に示す通り、仮想描画空間において、Ｘ座標は原点から右方向が正であり、Ｙ座標は、原点から下方向が正であるので、４頂点の座標（ｘ，ｙ）は、頂点０（－Ｗ／２，－Ｈ／２）と、頂点１（Ｗ／２，－Ｈ／２）と、頂点２（Ｗ／２，Ｈ／２）と、頂点３（－Ｗ／２，Ｈ／２）となる。
次に、図４５（ｂ）の回転行列を使用する行列演算によって、原点位置にある矩形画像を時計方向に回転角度θだけ回転した後の４頂点を算出する（ＳＴ６２）。なお、回転行列における時計方向は、仮想描画空間では、半時計方向になるので、回転角度は、実際には－θである。この回転角度は、動画進行に拘わらず、常に直立状態のテクスチャからの回転角度となる。すなわち、例え、テクスチャを回転角度θ１で定速回転させる場合でも、回転角度は、一定値θ１ではなく、例えば、θ１→２＊θ１→３＊θ１→４＊θ１→５＊θ１・・・のように順次増加させる必要がある。
次に、ステップＳＴ６２の処理で算出した４頂点（Ｘ，Ｙ）を、任意の移動先に移動させる（ＳＴ６３）。具体的には、矩形画像の中心点の移動先の座標値が（Ｘ０，Ｙ０）であれば、４頂点について、各々、Ｘ＝Ｘ＋Ｘ０、Ｙ＝Ｙ＋Ｙ０の演算を実行して、回転後の４頂点の座標を確定する。
そして、最後に、三角ポリゴンコマンドTRIANGLEの動作パラメータ（４）を付加し、これに対応して、直立状態の矩形画像（テクスチャ）について、４頂点のＵＶ座標系の座標値である動作パラメータ（５）を付加する。情報（１）～（４）についても同様である。
なお、仮想描画空間上での各頂点のＸＹ座標である動作パラメータ（４）は、動画進行に応じて適宜に変化し、矩形画像（テクスチャ）の表示内容も変化するが、本実施例では、直立状態のテクスチャの縦横寸法が、変わらないので、動作パラメータ（４）は、常に同じである。
本実施例では、以上の演算が、傾斜／回転予告演出のディスプレイの発行毎に毎回実行される。この点は、演出制御ＣＰＵ６３にとって、やや煩雑であり、テクスチャの回転角度と配置位置だけをＶＤＰ回路５２に指定することも考えられる。
しかし、そのような構成を採ると、ＶＤＰ回路５２において、回転行列演算をする必要が生じ、計算負荷が増加する。そこで、他にも複雑な算術演算が必要であるＶＤＰ回路５２の計算負担を軽減化するべく、本実施例では、演出制御ＣＰＵ６３が、座標位置を計算している。
但し、演出制御ＣＰＵ６３が行列計算を実行するには、三角関数の演算ルーチン（三角関数用のライブラリ）をメモリ５３に配置しておく必要があるだけでなく、それなりの処理時間を要するので、計算処理を高速化する工夫を設けるのが好ましい。
図４５（ｄ）は、計算負荷を軽減した実施例であり、矩形画像の中心点から各頂点までの距離（半径ｒ）と、原点位置に配置した場合のテクスチャ４頂点の基準角度α（図４５（ｅ）参照）と、に基づいて必要な計算を実行する実施例を示している。
先ず、水平Ｗ×垂直Ｈピクセルで構成された矩形画像の中心を、仮想描画空間の原点に配置した場合のテクスチャ４頂点の半径ｒと、基準角度αを特定する（ＳＴ７１）。
次に、４頂点について、回転角度θだけ半時計方向に回転させた場合の座標値を図４５（ｆ）の変換式に基づいて算出する（ＳＴ７２）。なお、図４５（ｆ）の変換式の算出過程は、図４６に示されている。
次に、ステップＳＴ７２の処理で算出した４頂点（Ｘ，Ｙ）の移動先の座標値が（Ｘ０，Ｙ０）であれば、４頂点について、各々、Ｘ＝Ｘ＋Ｘ０、Ｙ＝Ｙ＋Ｙ０の演算を実行して、回転後の４頂点の座標を確定する（ＳＴ７３）。
そして、最後に、動作パラメータ（１）～（５）を付加して、三角ポリゴンコマンドTRIANGLEを完成し、ディスプレイリストＤＬに追加記載する（ＳＴ７４）。
ところで、図４５～図４６では、直立状態で縦長の矩形画像（テクスチャ）を例示しているが、テクスチャを正方形に形成すれば、ルート記号ＳＱＲを使用して、Ｈ＝Ｗ＝ｒ＊ＳＱＲ（２）となり、図４５（ｆ）の変換式が簡素化される。また、Ｃｏｓ（θ）＝Ｓｉｎ（９０＋θ）の関係があるので、図４５（ｆ）の変換式を半径ｒと回転角θと、Ｓｉｎ関数値だけで表現することができる。
そこで、回転角度－１８０度～０度～１８０度について、各々のＳｉｎ関数値を記憶するＳＩＮテーブルAngle Table （図４６（ｃ）参照）を用意しておくのが好適であり、この場合には、三角関数の演算ルーチンをメモリ５３に配置しておく必要がなくなり、且つ、三角関数計算の処理速度を高速化することができる。
なお、本発明は、具体的な記載内容に限定されないが、好適には、前記データ生成処理（ＳＳ４ａ）、及び前記データ出力処理（ＳＳ４ｂ）に先行して、前記表示回路の動作を規定する表示クロックの周波数（Ｆｄｏｔ）が規定されるべきである。また、前記データ出力処理（ＳＳ４ｂ）に先行して、前記ＬＶＤＳ回路についての設定処理が実行されるのも好適である。また、前記ＬＶＤＳ信号は、単一のＬＶＤＳ伝送路、又は、一対のＬＶＤＳ伝送路を経由して、前記表示回路に伝送されるのが好適である。
何れの構成でも、前記表示装置は、前記ＬＶＤＳ信号に基づいて、前記表示画面を構成する一群の表示素子を駆動する表示駆動回路（ＭＯＮＩ）と、前記表示画面を照明する照明回路（ＢＬ）と、を有して構成され、前記データ生成処理（ＳＳ４ａ）と前記データ出力処理（ＳＳ４ｂ）は、前記照明回路（ＢＬ）が照明動作を開始する以前に実行されるのが好適である。ここで、前記画像制御手段は、前記照明回路（ＢＬ）の動作を複数の制御信号で制御するのが好適である。
また、前記画像制御手段は、前記照明動作の開始に先行して、前記表示駆動回路（ＭＯＮＩ）が一ラインの表示素子の描画に要する水平周期（ＴＨ）を、前記表示回路の動作を規定する表示クロックの水平サイクル数（ＴＨｃ）に基づいて規定するのが好適である。前記水平周期（ＴＨ）は、画像データが伝送されるタイミングと、画像データが伝送されないタイミングとに区分されるのが好適であり、前記照明動作の開始に先行して、前記画像制御手段は、前記表示駆動回路（ＭＯＮＩ）の動作に関する所定のライン数（ＴＶｌ）を規定しており、前記ライン数（ＴＶｌ）は、前記水平周期（ＴＨ）と、前記表示駆動回路（ＭＯＮＩ）が一フレーム分の画像を更新するに要する更新周期（ＦＲ）と、前記表示回路の動作を規定する表示クロックの周波数（Ｆｄｏｔ）とに基づいて、ＦＲ＝ＴＨｃ×ＴＶｌ／Ｆｄｏｔと規定されるのが好適である。
次に、図４９は、モータ演出を実現する更に別の実施例を説明する図面であり、ここでは、ＳＭＣ回路７８や、入出力回路６４ｓを使用することなくモータ演出を実行している。そして、このモータ演出は、４個のステッピングモータＭＯ１～ＭＯ４を駆動する４個のモータドライバＤＶ１～ＤＶ４と、原点センサなどのセンサ信号ＳＥＮをＣＰＵ回路５１にシリアル伝送するセンサ基板８６などによって実現される。
モータドライバＤＶ１～ＤＶ４の動作内容は、演出制御プログラムを実行するＣＰＵ回路５１の演出制御ＣＰＵ６３によって統括制御されるが、モータドライバＤＶ３～ＤＶ４については、演出制御ＣＰＵ６３の指示に基づいて動作するモータコントローラ（Motor Controller）８５によって駆動制御される。なお、本明細書において駆動制御とは、回転位置を進める回転駆動と、停止位置を維持する停止駆動を含む概念である。
先に説明した通り、複合チップ５０のＶＤＰ回路５２には、ＳＭＣ回路７８（Serial Motor Controller ）が内蔵されており、このＳＭＣ回路７８を活用してモータドライバＤＶ１～ＤＶ４を駆動するのも好適であるが、本実施例では、より高性能なモータコントローラ８５を使用することで、演出制御ＣＰＵ６３の制御負担を大幅に軽減するだけでなく、高速で高度なモータ演出を実現している。
すなわち、本実施例では、ステッピングモータＭＯ３～ＭＯ４を、適宜に回転駆動して、役物を急発進又は急停止させる予告演出や、自然落下を超えるスピードで役物を移動させる予告演出を実行するが、これらの斬新なモータ演出を実行しても、脱調などのトラブルが生じない駆動制御を実現している。ここで、脱調とは、モータドライバＤＶが出力する歩進パルス（ステッピングモータが受ける入力パルス信号）に対応して、モータが正常に回転しない現象を意味し、過負荷や速度変化の急変時に生じることがある。
以下、上記の効果を実現する図４９の回路構成について、詳細に説明する。先ず、ステッピングモータＭＯ１～ＭＯ４は、全てバイポーラ型のステッピングモータを採用しており、Ａ相及びＢ相のモータ巻線に双方向の駆動電流を流している（バイポーラ駆動）。引用文献５や引用文献６では、専ら、駆動回路を簡素化することを目的として、ユニポーラ型のモータを使用しているが、本実施例では、同じ消費電力でもユニポーラ型より高い出力トルクが得られるバイポーラ型のモータを採用している。
上記の構成に対応して、各モータを駆動するモータドライバＤＶ１～ＤＶ４は、全て、バイポーラ駆動が可能な駆動回路を内蔵している。また、１００％駆動モードにおいて、最大電流ＭＡＸと最小電流ＭＡＸ－δとの間で、定電流制御を実行可能な内部回路を有している。そして、モータドライバＤＶ１～ＤＶ２は、ＣＰＵ回路５１に内蔵されたＳＩＯポート６１（シリアルポート）と、ＰＩＯポート６２（パラレルポート）によって制御され、モータドライバＤＶ３～ＤＶ４は、モータコントローラ８５によって制御されている。なお、モータコントローラ８５は、ＣＰＵ回路５１に内蔵されたＳＩＯポート６１と、ＰＩＯポート６２と、コンペアマッチタイマＣＭＴとによって制御されている。
図５０（ａ）は、ＣＰＵ回路５１に内蔵されたＳＩＯポート６１の内部構成を図示したものである。ここで、ＳＩＯポート６１は、ＳＰＩ（Serial Peripheral Interface ）方式、つまり、シフトクロックＳＣＫに同期した三線式のシリアル送受信動作が実行可能に構成されている。そして、このＳＩＯポート（シリアルポート）６１は、合計６個の同一回路（ＣＨ０～ＣＨ５）で構成されており、ＣＨ０のシリアルポートSIO_0 と、モータドライバＤＶ１～ＤＶ２及びセンサ基板８６とは、第１のＳＰＩ通信路で接続されている。一方、ＣＨ１のシリアルポートSIO_1 と、モータコントローラ８５とは、第２のＳＰＩ通信路で接続されている。
先ず、ＳＩＯポート６１の内部構成について説明すると、図５０（ａ）に示す通り、ＳＩＯポート６１は、ＣＨ０～ＣＨ５とも、シリアルデータＴＸＤを送信する８ビット長の送信シフトレジスタSCTSR と、シリアルデータＲＸＤを受信する８ビット長の受信シフトレジスタSCRSR と、送信データを最高１６バイト蓄積可能な１６段のＦＩＦＯデータレジスタSCFTDRと、受信データを最高１６バイト蓄積可能な１６段のＦＩＦＯデータレジスタSCFRDRと、任意の周波数のシフトクロックＳＣＫを生成可能なボーレートジェネレータBGN と、演出制御ＣＰＵ６３が設定した各種の制御パラメータに基づいて、ＳＩＯポート６１の内部回路を動作させる送受信コントローラCTL と、演出制御ＣＰＵ６３が送受信コントローラCTL をアクセスするとき、各種データを中継するインタフェイス回路BUSIF と、を有して構成されている。
本実施例では、演出制御ＣＰＵ６３が、ＦＩＦＯデータレジスタSCFTDRに格納したＮ＊８ビットの送信データは、８ビット長のシリアル送信処理が終わるごとに、自動的に、送信シフトレジスタSCTSR に転送され、ＦＩＦＯデータレジスタSCFTDRが空になるまでシリアル送信処理が継続されるよう初期的に動作設定されている。また、受信シフトレジスタSCRSR にシリアル受信される受信データは、８ビットに達する毎に、ＦＩＦＯデータレジスタSCFRDRに蓄積されるよう初期的に動作設定されている。
なお、送受信コントローラＣＴＬは、オーバランエラーＢＲＩ、フレーミングエラーやパリティエラーを示す受信エラーＥＲＩ、受信ＦＩＦＯデータフルＲＸＩ、送信ＦＩＦＯデータエンプティＴＸｌなどを示す各種の割込み信号が、演出制御ＣＰＵ６３に対して出力可能に構成されている。
以下、ＣＨ０のシリアルポート６１を、SIO_0 と表記し、ＣＨ１のシリアルポートをSIO_1 と表記して説明を続ける。図５０（ｂ）は、シリアルポートSIO_0 と、モータドライバＤＶ１～ＤＶ２及びセンサ基板８６と、の接続関係を図示したものである。
シリアルポートSIO_0 は、演出制御ＣＰＵ６３が送受信コントローラCTL に設定した動作パラメータに基づいて動作する。具体的には、送信シフトレジスタSCTSR は、演出制御ＣＰＵ６３がＦＩＦＯデータレジスタSCFTDRに格納した最高２×８ビット長の駆動データＳＤＡＴＡを、８ビット毎にシフトクロックＳＣＫに同期してシリアル送信する。この実施例では、シリアルポートSIO_0 のボーレートは、例えば、２５０ｋｂｐｓに設定されており、１６ビット長の駆動データＳＤＡＴＡの送信時間は、１６／（２５０＊１０３）＝０．０６４ｍＳとなる。
モータＭＯ１，ＭＯ２は、本実施例では、二相励磁されているが、各８ビットの駆動データＳＤＡＴＡは、各モータＭＯ１，ＭＯ２の一ステップ分の歩進動作を指示する４ビットの励磁データ（ＰＨＡＳＥ指示）と、モータ巻線Ａ／Ｂに流す駆動電流を規定する４ビットの設定値（電流指示値）と、で構成されている。
そして、各モータドライバＤＶ１，ＤＶ２は、シリアルポートSIO_0 から受けた駆動データＳＤＡＴＡ（８ビット）に含まれる励磁データ（４ビット）に対応する駆動信号を、ＰＩＯポート６２から受ける歩進クロックＬＡＴＣＨに同期して、各モータＭＯ１，ＭＯ２に出力して、駆動データＳＤＡＴＡで指示された電流指示値（４ビット）に対応する駆動電流で駆動する。電流指示値（４ビット長）によって、０％を含む１６通りの電流指示が可能であり、電流指示値に基づく駆動電流に比例して出力トルクが増加する。この意味では、電流指示値は、トルク設定を意味する。
本実施例では、駆動データＳＤＡＴＡと、歩進クロックＬＡＴＣＨとは、１ｍＳ毎に出力されるので、モータＭＯ１，ＭＯ２は、最速で１ｍＳ毎にステップ回転することになる。そして、駆動データＳＤＡＴＡは、１ｍＳ毎に更新可能であるので、モータＭＯ１，ＭＯ２は、最速で１秒間に１０００ステップ歩進動作することになる。
一方、各モータＭＯ１，ＭＯ２をゆっくり回転させたい場合には、未更新の同一駆動データＳＤＡＴＡを複数回連続して出力するか、或いは、駆動データＳＤＡＴＡやシフトクロックＳＣＫを出力しない待機期間を設ける。なお、同一の駆動データを複数Ｎ回連続して出力する場合には、２回目からＮ－１回目までの停止駆動時の電流指示値を、１回目の電流指示値より減少させるのが好適である。それは、駆動電流に比例して出力トルクが増加する一方で、駆動電流に対応して、消費電力も大きく増加するので、停止駆動時の無駄な消費電力を抑制するためである。
ところで、本実施例では、１ｍＳ毎に１６個のシフトクロックＳＣＫが出力されるが、１６個のシフトクロックＳＣＫは、図４９や図５０（ｂ）に示す通り、モータドライバＤＶ１と、モータドライバＤＶ２と、センサ基板８６に共通的に供給される。
図５１（ａ）に示すように、センサ基板８６には、図５１（ｂ）に内部構成を示すシフトレジスタ９０が搭載されており、ラッチ信号ＬＯＡＤを受けた後、シフトレジスタ９０は、シフトクロックＳＣＫに同期して合計８ビットのセンサ信号ＳＥＮをシリアル送信する。したがって、本実施例では、シリアルポートSIO_0 が１ｍＳ毎に出力する合計１６個のシフトクロックＳＣＫのうち、先頭８個のシフトクロックＳＣＫに基づいて、８ビット長のセンサ信号ＳＥＮが、シリアルポートSIO_0 に取得されることになる。センサ信号ＳＥＮには、各モータＭＯ１，ＭＯ２の回転軸上の基準点が、所定の原点位置を通過したことを示す原点センサ信号や、役物が所定位置に達したいことを示すセンサ信号ＣＨＫが含まれている。
次に、図５０（ｃ）は、シリアルポートSIO_1 と、モータコントローラ８５と、の接続関係を図示したものである。この実施例では、モータコントローラ８５が、ドライバＤＶ３とドライバＤＶ４に、各々、歩進クロック（パルス信号）を出力しており、モータＭＯ３，ＭＯ４は、受けた歩進クロックに同期してステップ回転している。また、各モータＭＯ３，ＭＯ４の回転位置や、役物が目的位置に達したことを示すセンサ信号ＣＨＫが、モータドライバ８５に取得されるよう構成されている。
モータコントローラ８５は、シリアルポートSIO_1 から受けるシフトクロックＳＣＫに同期して、各種の制御データＭＯＳＩをシリアルポートSIO_1 から受ける一方で、センサ信号ＭＩＳＯをシリアルポートSIO_1 にシリアル送信している。また、このモータコントローラ８５は、コンペアマッチタイマＣＭＴが生成する動作中信号ＳＳを受けている。この動作中信号ＳＳは、モータコントローラ８５とシリアルポートSIO_1 とがシリアル送受信動作を実行中であることを示している。
図４９の左上部に記載の通り、コンペアマッチタイマＣＭＴは、演出制御ＣＰＵ６３の制御に基づいて、基準クロックのカウント動作を開始し、その計数値が、所定の上限値ＭＸに達すると、コンペアマッチ割込み信号を出力するよう構成され、割込み信号を受けた演出制御ＣＰＵ６３は、コンペアマッチタイマＣＭＴのカウント動作を終了させている。
上記の動作は、演出制御ＣＰＵ６３の制御に基づき、１ｍＳ毎に繰り返し実行され、カウント動作中であることを示す動作中信号ＳＳは、論理反転されてモータコントローラ８５に伝送されている。ここで、動作中信号ＳＳのパルス幅は、ＣＨ１のシリアルポートSIO_1 が、シリアル送受信処理に要する時間に対応して、１ｍＳ以内の最適値に決定されている。この意味において、動作中信号ＳＳは、シリアルポートSIO_1 の動作中信号でもあり、そのパルス幅は、基準クロックのパルス周期と、コンペアマッチ動作の上限値ＭＸの積で決まる。
特に限定されないが、シリアルポートSIO_1 についても、シフトクロックＳＣＫのボーレートが、２５０ｋｂｐｓに設定されている。そして、間欠的にシリアル送信される制御データＭＯＳＩは、本実施例では、ＦＩＦＯデータレジスタSCFTDRの蓄積容量に対応して、最高、１６＊８ビットに制限しており、駆動データＭＯＳＩの送信時間は、最大でも、１６＊８／（２５０＊１０３）＝０．５１２ｍｓとなるよう制限されている。なお、原点センサ信号の取得に、３２個のシフトクロックＳＣＫを要するので、シリアル受信の動作時間は、３２／（２５０＊１０３）＝０．１２８ｍＳとなる。なお、本実施例では、動作周期１ｍＳを考慮して、一回のシリアル送信を１６＊８ビット長に制限としているが、ボーレートを高めることで、それ以上に設定することもできる。
制御データＭＯＳＩには、ステッピングモータＭＯ３，ＭＯ４の一連の動作を規定する一連の指示データＩＮＳ１と、駆動巻線に流す駆動電流の最大値ＭＡＸを規定する電流指示データＩＮＳ２とが、含まれている。そして、電流指示データＩＮＳ２に基づいて生成された２値信号ＳＥＴｘ、ＳＥＴｙが設定回路ＬＭＴに供給され、設定回路ＬＭＴが出力する所定レベルのアナログ信号に基づいて、モータドライバＤＶ３，ＤＶ４が、１００％駆動モードにおいて、最小値ＭＡＸ－δと、最大値ＭＡＸの範囲内で定電流制御動作を実行するようになっている。なお、１００％未満の駆動モード（待機動作モード）を採ることもできるが、この点については後述する。
一般に、ステッピングモータを高速回転させると、駆動電流の切り替え時の立ち上がりが遅れることで、出力トルクが低下するが、本実施例では、敢えて、モータの最大定格電圧（２４Ｖ）より１０Ｖ以上も高いモータ駆動電圧（３５Ｖ）を与える一方で、このモータ駆動電流をチョッピングする定電流制御を実行することで、安定した高速回転を実現している。
図５２（ａ）は、モータドライバＤＶ１，ＤＶ２の内部構成を示すブロック図である。図示の通り、モータドライバＤＶ１，ＤＶ２は、シリアルポートSIO_0 からシフトクロックＳＣＫを受けるSCK 端子と、ＰＩＯポート６２から歩進クロックＬＡＴＣＨを受けるRCK 端子と、シリアルポートSIO_0 から制御データＳＤＡＴＡを受けるSI端子と、ＰＩＯポート６２からリセット信号ＲＥＳＥＴを受けるSCLR端子及びSTANDBY 端子と、１００％定電流制御における最大電流ＭＡＸを規定するアナログ信号を受けるVREF_A端子及びVREF_B端子と、定電流制御用の内部クロックの周波数を規定する信号を受けるOSCM端子と、モータ駆動電圧３５Ｖを受けるVM端子と、VM端子から受けた直流電圧３５Ｖを降圧させて生成した定電圧５Ｖを出力するVCC 端子と、定電流制御用の電流検出抵抗RS_A／RS_B（例えば０．３３Ω）が接続されるRS_A端子及びRS_B端子と、ステッピングモータのＡ相巻線に駆動電流を出力するOUT_A ±端子と、ステッピングモータのＢ相巻線に駆動電流を出力するOUT_B ±端子と、Ｌレベルの電圧を受けることで、内部回路が動作可能となるG-端子と、を有して構成されている。
直流電圧３５Ｖを受けるVM端子には、図示の通り、３３μＦの導電性高分子コンデンサが接続されている。先に説明した通り、本明細書において、導電性高分子コンデンサとは、アルミ電解コンデンサの電解液の代わりに、導電性高分子と電解液とを融合させた電解質を配置したハイブリッドコンデンサを意味する。そして、この導電性高分子コンデンサは、定格電圧（Rated Voltage ）５０Ｖであって、直径６．３ｍｍ、高さ７．７ｍｍの円筒形状の表面実装品である。
そして、５Ｖ給電時における静電容量は、公称値の（３３μＦ）の－１０％未満に維持される。また、等価直列抵抗ＥＳＲは、公称値で４０ｍΩである。
一般的な回路構成とは異なり、図５２のドライバＤＶ１，ＤＶ２では、電解コンデンサにセラミックコンデンサを並列接続することなく、モータドライバ（ＤＶ１，ＤＶ２）毎に、単一のコンデンサを配置することで、所望の平滑機能とデカップリング動作を実現しており、他の回路素子の配置スペースを消費しない。すなわち、導電性高分子コンデンサから、少なくとも半径２０ｍｍの範囲内に、追加して平滑コンデンサやデカップリングコンデンサが配置されることはない。
また、表面実装された円筒形の頂面には、静電容量を示す数値「３３」と、定格電圧５０Ｖを示す記号「Ｈ」が記載され、また、マイナス極性の方向が、黒塗り記号で特定されているので、目視確認で、容易に基板上の部品チェックができる。
図示の通り、モータドライバＤＶ１，ＤＶ２は、RS_A端子やRS_B端子の電圧に基づいて出力トルクを制御するトルク制御部（torque control、VREF comp 、Bridge A NF level set ）と、８ビット長のシフトレジスタ（shift register）と、定電圧生成部（VCC_REG ）と、中央制御部（Main control Logic）と、内部クロックなどの発振部（oscillator、Internal oscillator ）と、ブリッジ駆動回路（Motor output stage Bridge A/B ）と、過熱検出回路（TSD ）と、過電流検出回路（ISD ）と、３５Ｖ電源のパワーオンリセット回路（POR ）と、を内蔵して構成されている。
上記の回路構成を有するモータドライバを駆動するため、SI端子に供給される制御データＳＤＡＴＡ（８ビット）は、一ステップ分の歩進動作を指示する励磁データ（４ビットＰＨＡＳＥ指示）と、モータ巻線Ａ／Ｂに流す駆動電流を規定する電流指示値（４ビット）と、で構成されている。
また、SCLR端子とSTANDBY 端子には、電源投入時にＬレベルのリセット信号ＲＥＳＥＴを受けた後は、Ｈレベルに維持されるので、内部回路は定常的に動作可能状態となる。図示の通り、G-端子は、定常的にＬレベルであるので、前記のリセット動作が電源投入後に可能となる。
また、VREF_A端子及びVREF_B端子には、VCC 端子から出力される定電圧５Ｖを分圧した指示電圧が供給されており、本実施例では、１００％駆動モードにおいて、定電流制御における最大電流ＭＡＸが、例えば、５４５ｍＡに規定されている。
先に説明したように、制御データＳＤＡＴＡに含まれる電流指示値は、４ビット長であって、最大電流値は、０％を含んだ１６段階に設定できる。そのため、この設定値に基づいて、実際の最大電流は、ＭＡＸ値の１００％以外にも、ＭＡＸ値の９４％、ＭＡＸ値の８６％、・・・ＭＡＸ値の５％の電流値に設定可能となる。そのため、以下に説明する定電流制御の説明において、任意％駆動モードにおける最大電流を、特に、電流上限値ＮＦと称することにする。例えば、Ｎ％駆動モードにおける電流上限値ＮＦは、最大電流ＭＡＸに対して、ＭＡＸ＊Ｎ／１００の関係となる。
先に説明した通り、本実施例では、１ｍＳの動作周期において、同一の駆動データを複数Ｎ回連続して出力する低速回転時には、１回目とＮ回目の電流指示値を１００％とし、２回目からＮ－１回目までの電流指示値を、例えば、２５％に抑制して消費電力を抑制している。この場合、電流上限値ＮＫが最大電流ＭＡＸに対して、ＮＦ＝０．２５＊ＭＡＸとなるので消費電力が大幅（６．２％程度）に抑制される。
図５２に示す通り、OSCM端子には、定電圧５Ｖを供給する抵抗２．７ＫΩと、グランドラインに連結されたコンデンサ３３０ｐＦと、が接続されることで、定電流制御を管理する内部クロックの周波数が、１５７８ｋＨｚ程度に設定されている。内部クロックの周波数は、駆動電流の検出周期を規定しており、モータ駆動電流を定電流制御するためには、後述する制御手法１では、１３００ｋＨｚ～１８００ｋＨｚに設定するのが好適である。
先に説明した通り、モータ駆動電流は、１００％駆動モードにおける定電流制御として、最大値ＭＡＸと最小値ＭＡＸ－δとの間で増減制御される。ここで、定電流制御周期（チョッピング周期Ｔｃｈｏｐ）は、適宜に設定可能であるが、この種のモータ演出において、モータ駆動電流を定電流制御するためには、後述する制御手法１において、チョッピング周期Ｔｃｈｏｐ＝８～１２μＳとするのが好適であり、本実施例では、定電流制御のチョッピング周期Ｔｃｈｏｐを１０μＳにしている。
図５２（ｂ）～（ｃ）に示す通り、本実施例では、１００％駆動モードでは、チョッピング周期の開始時から、モータ駆動電流が増加を始め、ＭＡＸ値＝５４５ｍＡに至った後は、次のチョッピング周期の開始まで減少を続けることになる。なお、１００％駆動モード未満の駆動モードにすれば、ＭＡＸ値が適宜に低下することで、消費電力が抑制されることは先に説明した通りである。
次に、図５２（ｄ）と図５２（ｅ）は、駆動巻線Ａ／Ｂを駆動するBridgeＡ駆動回路と、BridgeＢ駆動回路を示す回路図であり、ブリッジ駆動回路（Motor output stage Bridge A/B ）の内部構成と、電流検出抵抗RS_A／RS_Bと、モータ駆動電圧３５Ｖと、を示している。図示の通り、何れの駆動回路も、高圧側のＰ型ＭＯＳトランジスタＵ１，Ｕ２と、低圧側のＮ型ＭＯＳトランジスタＬ１，Ｌ２とで、バイポーラ駆動を実現するＨブリッジを構成している。
実施例の場合、バイポーラ型ステッピングモータのＡ相巻線とＢ相巻線は、何れも、一相当たりの巻線インダクタンス値が、例えば４．２ｍＨ、その内部抵抗２１Ωである。そのため、モータ駆動電圧を３５Ｖとした場合、各巻線に流れる定常電流（飽和状態の直流電流）は、３５／２１＝１．７Ａとなり、このモータの定格電流（１Ａ）を大幅に超える。しかし、本実施例では、最大電流を５４５ｍＡに抑制する定電流制御を実行することで、トルク低下を回避して、ステッピングモータの高速回転を実現している。
図５３（ａ）は、ブリッジ駆動回路（Motor output stage Bridge A/B ）の動作を説明する図面であり、一のチョッピング周期Ｔｃｈｏｐにおける、コイル充電動作ＣＨＡＲＧＥと、コイルＳＬＯＷ放電動作と、コイルＦＡＳＴ放電動作と、を示す図面である。図示の通り、ＳＬＯＷ放電は、低電圧側のトランジスタＬ１，Ｌ２を経由してコイル電流を放電させる動作であり、一方、ＦＡＳＴ放電は、ＣＨＲＧＥ動作時にＯＦＦ状態であったトラジスタをＯＮ遷移させる一方、ＯＮ状態であったトランジスタをＯＦＦ遷移させる動作である。
電流リップルが小さく、且つ、平均電流が大きい点では、ＦＡＳＴ放電よりＳＬＯＷ放電の方が優れているが、ＳＬＯＷ放電を採ると、ある速度以上の高速動作では、これに追随した正常動作が担保されない。そこで、本実施例では、ステッピングモータを高速回転させる目的から、平均電流が高いＳＬＯＷ放電と、高速動作に適したＦＡＳＴ放電と、を組み合わせることで、コイル放電電流を最適化している。
なお、本実施例では、ステッピングモータをバイポーラ駆動するので、トランジスタの動作状態は、図５２（ａ）の右向きの駆動電流を実現する図５２（ｂ）のＯＮ／ＯＦＦ状態と、左向きの駆動電流を実現する図５２（ｃ）のＯＮ／ＯＦＦ状態とに、適宜に切り替わることになる。
以上を踏まえて、図５３（ａ）に示す充電動作と放電動作について更に説明すると、ＣＨＡＲＧＥ動作時には、Ｈブリッジの対角位置の高圧側と低圧側のトランジスタＵ１，Ｌ２がＯＮ動作し、逆対角位置のトラジスタＵ２，Ｌ１がＯＦＦ状態となる。仮に、コイル巻線のインダクタンスＬが４．２ｍＨ、内部抵抗Ｒが２１Ωであるとすると、コイルの時定数の逆数Ｒ／Ｌは、５０００となる（時定数は、０．２ｍＳ）。
そのため、ＣＨＡＲＧＥ動作開始時のコイル初期電流をＩ０とし、モータ駆動電圧３５ＶをＥとすると、ＣＨＡＲＧＥ動作開始からの経過時間ｔにおけるコイル電流Ｉは、Ｉ＝Ｅ／Ｒ＋（Ｉ０－Ｅ／Ｒ）＊ＥＸＰ（－５０００＊ｔ）となり、仮にＩ０＝０．５［Ａ］なら、Ｉ≒１．６７－１．１７＊ＥＸＰ（－５０００＋ｔ）［Ａ］となる。なお、電流検出抵抗RS_A／RS_Bは、例えば０．３３Ωであって、内部抵抗Ｒ＝２１Ωより格段に低いので無視できる。
一方、ＳＬＯＷ放電開始時のコイル初期電流をＩ０とすると、ＳＬＯＷ放電動作開始からの経過時間ｔにおけるコイル電流Ｉは、Ｉ＝Ｉ０＊ＥＸＰ（－５０００＊ｔ）となり、仮にＩ０＝０．５［Ａ］なら、Ｉ≒０．５＊ＥＸＰ（－５０００＋ｔ）［Ａ］となる。また、ＦＡＳＴ放電開始時のコイル初期電流をＩ０とすると、ＦＡＳＴ放電動作開始からの経過時間ｔにおけるコイル電流Ｉは、Ｉ＝－Ｅ／Ｒ＋（Ｉ０＋Ｅ／Ｒ）＊ＥＸＰ（－５０００＊ｔ）となり、仮にＩ０＝０．５［Ａ］なら、Ｉ≒－１．６７＋２．１７＊ＥＸＰ（－５０００＋ｔ）［Ａ］となる。
図５３（ｃ）は、ＳＬＯＷ放電とＦＡＳＴ放電について、各々の放電曲線を示しており、初期電流Ｉ０＝０．５［Ａ］から急激に電流が減少するＦＡＳＴ放電と、破線に示すように、ゆっくり電流が減少するＳＬＯＷ放電と、が示されている。因みに、この実施例では、ステッピングモータをバイポーラ駆動するので、ＦＡＳＴ放電動作によって、コイル駆動電流の方向が切り替わるが、ＦＡＳＴ放電では、その放電動作開始後、０．１２ｍＳ程度で、０．５Ａから－０．５Ａにコイル駆動電流が移行することになる。
なお、本実施例では、１００％駆動モードにおける最大電流ＭＡＸを５４５ｍＡに設定しているが、図５３（ｃ）では、大型矢印で示す最大電流の振幅幅を、作図の便宜上、±５００ｍＡとしている。また、５００ｍＡとこれに極めて近い最低電流との間で実行される定電流制御については、その振幅幅を小型矢印で図示している。
図５４（ａ）は、図５３（ａ）で説明したＣＨＡＲＧＥ動作、ＳＬＯＷ動作、及びＦＡＳＴ動作を組み合わせた定電流制御動作を説明するタイムチャートであり、駆動電流Ｉｏｕｔの増減状態を示している。
図５４（ａ）は、図５２のモータドライバＤＶ１，ＤＶ２で採用した制御方法１を図示したものであり、一のチョッピング周期Ｔｃｈｏｐにおいて、ＣＨＡＲＧＥ→ＳＬＯＷ→ＦＡＳＴの順番で制御を推移させている。図示の動作において、チョッピング周期Ｔｃｈｏｐは、図５２（ｂ）の場合と同様、周波数１．６ＭＨｚ程度の内部クロックの１６個分であって１０μＳとしている。先に説明した通り、制御方法１を採る場合には、チョッピング周期Ｔｃｈｏｐを８～１２μＳ程度とするのが好適である。
図示の制御手法１では、ＣＨＡＲＧＥ動作において、駆動電流Ｉｏｕｔが電流上限値ＮＦに達した後、ＳＬＯＷ動作に移行し、この実施例では、残りクロック数が６個に達したタイミングで、ＦＡＳＴ動作に移行させている。この制御方法１は、ＦＡＳＴ動作の動作時間を固定的に確保できるメリットがある。なお、図５７に示すモータドライバＤＶ３，ＤＶ４においても、この制御方法１を採用しても良いのは勿論である。
次に、図５４（ｂ）は、一のチョッピング周期Ｔｃｈｏｐにおいて、ＣＨＡＲＧＥ→ＦＡＳＴ→ＳＬＯＷの順番で制御を推移させる制御方法２を示している。図示の動作において、チョッピング周期Ｔｃｈｏｐは、周波数１．１８ＭＨｚ程度の内部クロックの１６個分であって１３．５６μＳとしている。特に限定されないが、制御手法２を採用する場合、この種のモータ制御では、定電流制御周期（チョッピング周期）を、６～２５μＳ程度とするのが好適である。
そして、ＣＨＡＲＧＥ動作において、駆動電流Ｉｏｕｔが電流上限値ＮＦに達した後、先ず、ＦＡＳＴ動作に移行し、所定の閾値ＴＨまで降下すると、その後は、ＳＬＯＷ動作に移行させている。この制御方法２は、ＳＬＯＷ動作の開始電流を、閾値ＴＨによって固定化することができ、必要な平均電流を確保できるメリットがある。但し、電流上限値や、閾値の検出遅れを避けるため、内部クロックは、６４０ｋＨｚ～２４００ｋＨｚとすべきである。
なお、この制御方法２では、必ずしも、閾値ＴＨを固定的に設定する必要はなく、所定の平均電流が維持されるよう、電流減衰状況などに対応して、適宜に閾値ＴＨを変更させるのが好適である。この制御方法２は、図５７に示すモータドライバＤＶ３，ＤＶ４で採用されているが、図５２に示すモータドライバＤＶ１，ＤＶ２でも、制御方法１に代えて、制御方法２を採用しても良いのは勿論である。
図５５は、モータドライバＤＶ１，ＤＶ２にシリアル送信される制御データＳＤＡＴＡの構成を説明するため、モータドライバの一部を詳細に図示したものである。具体的には、図５５には、図５２のトルク制御部（torque control、VREF comp 、Bridge A NF level set ）と、８ビット長のシフトレジスタ（shift register）と、中央制御部（Main control Logic）と、を注出して図示している。
先に説明した通り、制御データＳＤＡＴＡには、一ステップ分の歩進動作を指示する励磁データ（ＰＨＡＳＥ指示値４ビット）と、モータ巻線Ａ／Ｂに流す駆動電流を規定する電流指示値（４ビット）と、が含まれる。そして、これら８ビットデータは、パラレル変換されて記憶レジスタ（storage register）に保存された後、歩進クロックＬＡＴＣＨに同期して、入力回路（Logic input Gate）にラッチされると共に、中央制御部（Motor Control Logic ）に供給される。
そして、中央制御部（Motor Control Logic ）は、励磁データ（４ビット）に基づいてＰＨＡＳＥ信号を生成すると共に、電流指示値（４ビット）に基づいて、定電流制御における電流上限値ＮＦを規定する。ここで、電流上限値ＮＦは、１００％駆動モードでは、最大電流ＭＡＸに一致するが、１００％未満の駆動モードでは、駆動モードに対応した電流上限値となる。
出力トルクは、コイル巻線に流れる駆動電流に対応するので、駆動電流が高いほど、出力トルクが高まる点で好適であるが、停止状態を維持するためには、それほどの出力トルクを要しない。そこで、本実施例では、先に説明した通り、必要に応じて、電流上限値ＮＦを切り替えて無駄な消費電力を抑制している。
また、制御データＳＤＡＴＡに含まれる４ビット長の励磁データによって、２相励磁、１－２相励など適宜な励磁モードを採ることができるが、本実施例では、ステッピングモータＭＯ１～ＭＯ２を２相励磁している。明らかなように、同一の励磁データが、繰り返しシリアル送信された場合には、ステッピングモータはステップ移動（歩進）せず、その停止状態を維持するべく停止駆動される。そのため、先に説明した通り、この停止駆動時には、電流指示値（４ビット）を低下させて消費電力を抑制している。
なお、停止駆動は、励磁データ（ＰＨＡＳＥ指示値４ビット）のシリアル送信が途絶えた後も、上限値ＮＦに基づく定電流制御として実行される。また、励磁データの送信が途絶えた後、歩進クロックＬＡＴＣＨだけが定期的に供給される場合も、記憶レジスタ（storage register）に保存されている励磁データと電流指示値に基づいた定電流制御によって停止駆動が繰り返される。
図５６は、シリアルポートSIO_0 からモータドライバＤＶ１／ＤＶ２が受ける駆動データＤＡＴＡ、シフトクロックＳＣＫ、及び、歩進クロックＬＡＴＣＨと、モータドライバＤＶ１～ＤＶ２がステッピングモータＭＯ１／ＭＯ２に出力するＡ相とＢ相の駆動電流Ｉｏｕｔとの関係を図示したものである。駆動電流は、図５３で説明した制御方法１によって定電流制御されており、チョッピング周期Ｔｃｈｏｐ＝１０μＳでの定電流制御の動作状態がノコギリ歯状に示されている。
ＰＨＡＳＥ信号は、励磁データ（４ビット）の推移に対応して、Ａ相とＢ相について、図示例では、ＨＨ：電流ベクトルＡ→ＬＨ：電流ベクトルＢ→ＬＬ：電流ベクトルＣ→ＨＬ：電流ベクトルＤと推移しており、時計回転ＣＷを実現している。また、電流指示値（４ビット）は、全て１１１１であり、ステッピングモータＭＯ１／ＭＯ２は、このタイミングでは１００％駆動モードで動作している。
先に説明した通り、シリアルポートSIO_0 は、ボーレート２５０ｋｂｐｓの速度でシフトクロックＳＣＫを出力しているので、励磁データ（４ビット）及び電流指示値（４ビット）のシリアル送信は、３２μＳで完了する。一方、ＰＩＯポート６２は、１ｍＳ毎に、歩進クロックＬＡＴＣＨを出力するので、図５６に電流ベクトルＡ、電流ベクトルＢ、電流ベクトルＣ、電流ベクトルＤの間には、各々、実際には、９６８μＳ程度（＝１０００－３２）の大きな隙間が存在することになる。
図５７は、モータドライバＤＶ３～ＤＶ４の内部構成を示すブロック図である。図示の通り、このモータドライバＤＶ３／ＤＶ４は、励磁方式の設定データ（３ビット）を受けるDMODE0～DMODE2端子と、回転方向の指定を受けるCW/CCW端子と、歩進クロックを受けるCLK 端子と、リセット信号を受けるRESET 端子と、モータ駆動動作の許可／禁止の許否指令を受けるENABLE端子と、モータ駆動電流を検出するための検出抵抗（例えば０．３３Ω）が接続されるRSA 端子及びRSB 端子と、定電流制御における電流上限値ＮＦを規定する設定電圧を受けるVREFA 端子及びVREFB 端子と、モータ駆動電圧３５Ｖを受けるVM端子と、内部で生成した定電圧５Ｖを出力するVCC 端子と、内部クロックを規定するためのOSCM端子と、ＰＨＡＳＥ信号の進行をモニタ可能なMO端子と、内部エラー状態をモニタ可能なLO端子と、駆動電流Ｉｏｕｔを出力するOUTA±端子及びOUTB±端子と、を有して構成されている。
そして、モータドライバＤＶ３／ＤＶ４は、OSCM端子への接続素子に基づいて内部クロックを生成する発振回路（Motor Oscillator，OSC-Clock Converter ）と、VM端子に受ける駆動電圧３５Ｖに基づいて定電圧５Ｖを生成する定電圧回路（VCC Regulator ）と、VREFA 端子やVREFB 端子に受ける電圧に基づいて、定電流制御の上限電流ＮＦを規定する電流制御回路（Current Reference Setting ，Current Level Set ）と、外部から受ける各種の指令に対応した内部信号を生成する信号復元回路（Signal Decode Logic ）と、Ａ相とＢ相のモータ駆動電流Ｉｏｕｔを監視する一対の監視回路（Current Comp）と、駆動巻線Ａ／Ｂを駆動する一対の駆動回路（H-bridge）と、過熱検出回路（TSD ）と、過電流検出回路（ISD ）と、３５Ｖ電源のパワーオンリセット回路（Power-On Reset）と、各部の動作を制御する中央制御部（Motor Control logic ）と、を有して構成されている。
図示の通り、直流電圧３５Ｖを受けるVM端子には、図５２の場合と同じ３３μＦの導電性高分子コンデンサ、すなわち、アルミ電解コンデンサの電解液の代わりに導電性高分子と電解液とを融合させた電解質を配置したハイブリッドコンデンサが接続されている。図５２の場合と同様、この導電性高分子コンデンサも、定格電圧（Rated Voltage ）５０Ｖであって、直径６．３ｍｍ、高さ７．７ｍｍの円筒形状の表面実装品である。そして、モータドライバ（ＤＶ３，ＤＶ４）毎に、単一のコンデンサを配置するだけで、所望のデカップリング動作を実現することができる。静電容量を示す数値「３３」と、定格電圧５０Ｖを示す記号「Ｈ」、マイナス極性を示す黒塗り記号についても、図５２に関して説明した通りである。
一方、OSCM端子には、定電圧５Ｖに接続された抵抗５．１ｋΩと、グランドに接続されたコンデンサ２７０ｐＦが接続されており、定電流制御を管理する内部クロックの周波数が１．１８ＭＨｚに設定されている。そのため、本実施例では、チョッピング周波数が、例えば、１．１８／１６＝７３．７５ｋＨｚとなり、チョッピング周期１３．５６μＳで定電流制御が実行されることになる。
また、VREFA 端子とVREFB 端子には、モータコントローラ８５から受ける電流上限値の設定信号ＳＥＴｘ、ＳＥＴｙ（図４９参照）に対応した電圧が、設定回路ＬＭＴを経由して、共通的に供給されるよう構成されている（図４９参照）。具体的には、設定回路ＬＭＴの電子スイッチＳＷのＯＮ動作時の設定電圧が０．７８Ｖであるのに対して、電子スイッチＳＷのＯＦＦ動作時の設定電圧が０．１６８５Ｖとなるよう分圧回路が設定されている。
モータドライバＤＶ３／ＤＶ４では、この設定電圧０．７８／０．１６Ｖに対応して、定電流制御における電流上限値ＮＦが決まるよう構成されており、この実施例では、電流上限値ＮＦは、Ａ相及びＢ相について、スイッチ回路ＳＷのＯＮ／ＯＦＦに対応して、共通的に４７３ｍＡ／１０２ｍＡ程度となる。
上記の回路構成に対応して、本実施例では、例えば、モータ演出中の定電流制御では、電流上限値ＮＦが４７３ｍＡとなるモータを駆動制御する一方、例えば、モータ演出の開始前の待機動作中は、電流上限値ＮＦが、それまでの１／４以下である１０２ｍＡとなる待機制御することで、無駄な消費電力を抑制している。因みに、待機制御時の消費電力は、原理上、駆動制御時の４．６５％程度となる。
次に、励磁方式を規定するDMODE0～DMODE2端子には、３ビット長の設定データを供給可能に構成されている。そして、このモータドライバＤＶ３／ＤＶ４では、駆動電流Ｉｏｕｔを矩形状に変化させる２相励磁（図５８（ａ）参照）だけでなく、０％駆動状態を挿入してパルス波形をやや緩和する１－２相励磁（図５８（ｂ）参照）や、電流上限値ＮＦを＋１００％駆動と－１００％駆動の間で多段階に変化させることで、駆動電流Ｉｏｕｔを略正弦波状に変化させるマイクロステップ励磁動作を指定することもできるよう構成されている。
ここで、駆動電流Ｉｏｕｔを正弦波に近づけるほど、ステッピングモータが滑らか回転するので、この点では優れている。しかし、精密機械とは異なり、この種の遊技機における役物演出では、精密機械ほどの滑らかな回転は不要と解される。また、ステップ角を小さくして、円滑に回転するより、ステップ角を大きくとって、高速回転を実行した方がモータ演出としては効果的である。
そこで、本実施例では、DMODE0～DMODE2端子に供給する設定データに基づいて、ステッピングモータを２相励磁又は１－２相励磁している。ここで、モータを高速回転するためには、ステップ角が大きい２相励磁の方が、１－２相励磁より有利である。また、設定データは、ソフトウェア処理による制御値としても良いが、本実施例では、ハードウェアによる固定値としており、２相励磁か１－２相励磁かは、遊技機の機種毎に規定している。
但し、以下の説明では、モータドライバＤＶ３／ＤＶ４のDMODE0～DMODE2端子には、所定の設定データ（００１）が固定的に供給されることで、モータコントローラ８５から歩進クロックＣＬＫを受ける毎に、ステッピングモータを２相励磁することにする。すなわち、モータドライバＤＶ３／ＤＶ４は、図５８（ａ）の動作をすることにする。
次に、CW/CCW端子と、CLK 端子と、ENABLE端子には、各々、モータコントローラ８５から、１ビット長の方向指示データと、ステッピングモータを一ステップ歩進させるための歩進クロックＣＬＫと、駆動動作を許可する許可信号ＥＮＡＢＬＥとが、適宜に供給されている。なお、RESET 端子は、定常的にＬレベルであることで、内部のＮＯＴ回路を経由することで常に動作可能状態となっている（図４９参照）。
図５８（ａ）と、図５８（ｂ）は、２相励磁動作と、１－２相励磁動作時における歩進クロックＣＬＫと、Ａ相巻線とＢ相巻線の駆動電流Ｉｏｕｔを図示したものである。なお、時計方向回転ＣＷを指示された場合、ドライバ内部回路は、歩進クロックＣＬＫに対応して、駆動電流Ｉｏｕｔが時間軸の右方向に推移するよう動作する。一方、反時計方向回転ＣＣＷを指示された場合には、ドライバ内部回路は、歩進クロックＣＬＫに対応して、駆動電流Ｉｏｕｔが時間軸の左方向に推移するよう動作する。すなわち、歩進クロックＣＬＫを受ける毎に、駆動電流Ｉｏｕｔ（ａ），Ｉｏｕｔ（ｂ）の電流レベルや電流方向が推移する。図示の通り、２相励磁では、歩進クロックＣＬＫを受ける毎に電流方向が変化し、１－２相励磁や不図示のマイクロステップ励磁では、歩進クロックＣＬＫを受ける毎に電流レベルが変化する。
ここで、歩進クロックＣＬＫは、適宜なタイミングで、モータコントローラ８５から、適宜な速度で供給されるが、歩進クロックＣＬＫは、ステッピングモータのステップ角θに対応しており、歩進クロックＣＬＫを受ける毎に、ステッピングモータは、一ステップ角θ［度Degree］だけ回転する。したがって、Ｎ個の歩進クロックＣＬＫを受けると、Ｎ＊θ［度］だけ回転することになり、ステッピングモータは、歩進クロックＣＬＫの個数に対応する角度だけ回転することになる。
ここで、Ｎ個の歩進クロックＣＬＫが、時間Ｔを要して供給された場合、Ｎ＊θ［度］の回転に、時間Ｔ［秒］を要したことになり、回転角速度は、Ｎ＊θ／Ｔ［Degree per Second ］となる。本実施例で使用するステッピングモータは２相励磁され、ステップ角θは、例えば、７．５度であるので、モータ一回転には、４８個（＝３６０／７．５）の歩進クロックＣＬＫを要することになる。
したがって、歩進クロックＣＬＫのパルス速度がＶ［ＰＰＳ（Pulse Per Second）］の場合、モータ一回転に要する４８個のパルスＣＬＫは、４８／Ｖ［Ｓ］で供給されるので、このモータは、一分間に、６０＊Ｖ／４８回転することになり、モータ回転数ｒｐｍ（rotations per minute）に換算すると、６０＊Ｖ／４８［ｒｐｍ］となる。
ところで、このモータドライバＤＶ３／ＤＶ４においても、電流上限値ＮＦに基づいて定電流制御が実行される。しかし、図５７に関して説明した通り、電流上限値ＮＦは、この実施例では、可動演出中である駆動制御中か、可動演出開始前の待機制御中かに応じて、４７３ｍＡ／１０２ｍＡの何れかとなり、モータコントローラ８５によって適宜に変更されるよう構成されている。
図５８（ｃ）は、例えば、待機制御中から駆動制御に移行する場合の定電流制御の動作を示しており、何れの制御状態でも、図５４（ｂ）に示す制御方法２に基づいて、ＣＨＡＲＧＥ→ＦＡＳＴ→ＳＬＯＷの定電流制御が実行されることが示されている。一方、図５８（ｄ）は、例えば、駆動制御中から待機制御に移行する場合を示しており、この場合も、図５４（ｂ）に示す制御方法２に基づいて、ＣＨＡＲＧＥ→ＦＡＳＴ→ＳＬＯＷの定電流制御が実行される。
なお、歩進クロックＣＬＫが途絶えても、モータドライバＤＶ３／ＤＶ４は、所定の上限電流ＮＦに基づく定電流制御を継続するので、モータＭＯ３，ＭＯ４は、停止状態を維持する停止駆動がされる。
次に、図５９は、モータドライバＤＶ３／ＤＶ４の動作を制御するモータコントローラ８５の内部構成を示すブロック図である。モータコントローラ８５は、４個のモータドライバを制御する同一構成の４個の内部回路（図５９の破線で囲んだ回路）を４個内蔵して構成されている。４個のモータドライバを制御する場合には、各モータドライバは４個のステッピングモータを駆動するが、各モータの回転軸を、本明細書では、便宜上、Ｘ軸、Ｙ軸、Ｚ軸、Ｕ軸と称している。
この表現に対応して、モータコントローラ８５には、図５９において破線で囲んだ、同一構成のＸ軸用回路、Ｙ軸用回路、Ｚ軸用回路、及び、Ｕ軸用回路が含まれるが、この実施例では、Ｘ軸用回路とＹ軸用回路だけを使用している。
ここで、Ｘ軸用回路は、ステッピングモータＭＯ３を駆動するモータドライバＤＶ３を駆動制御し、Ｙ軸用回路は、ステッピングモータＭＯ４を駆動するモータドライバＤＶ４を駆動制御している。そして、Ｘ軸用回路とＹ軸用回路の動作内容は、シリアルポートSIO_1 を経由して、演出制御ＣＰＵ６３によって演出制御される。
以上を踏まえて、図５９の回路構成について確認すると、モータコントローラ８５は、シフトクロックＳＣＫに同期して、シリアルポートSIO_1 から制御データＭＯＳＩをシリアル受信する一方、センサ信号ＭＩＳＯをシリアルポートSIO_1 にシリアル送信している。また、ＰＩＯポート６２からリセット信号ＲＥＳＥＴを受けると共に、コンペアマッチタイマＣＭＴからは、有効期間がＬレベルとなる動作中信号ＳＳを受けている。
また、モータコントローラ８５のＸ軸用回路は、モータドライバＤＶ３に対して、歩進クロックＯＵＴｘ（ＣＬＫ）と、上限電流を規定する設定信号ＳＥＴｘと、回転方向（ＣＷ／ＣＣＷ）を規定する方向指示データＤＩＲｘと、動作許可信号ＥＮＡＢＬＥｘを送信している。一方、モータコントローラ８５のＹ軸用回路は、モータドライバＤＶ４に対して、歩進クロックＯＵＴｙ（ＣＬＫ）と、上限電流を規定する設定信号ＳＥＴｙと、回転方向を規定する方向二値信号ＤＩＲｙと、動作許否指令ＥＮＡＢＬＥｙを送信している。
ここで、動作許可信号ＥＮＡＢＬＥｘ，ＥＮＡＢＬＥｙがＬレベルであると、モータドライバＤＶ３／ＤＶ４に内蔵された駆動回路のＨブリッジを構成する４個のＭＯＳトランジスタの出力が全てＨｉＺ状態になり、モータ駆動が禁止される。したがって、演出制御ＣＰＵ６３は、ステッピングモータＭＯ３／ＭＯ４によるモータ演出開始に先行して、モータコンローラ８５に所定の制御データを送信して、モータコントローラ８５からモータドライバＤＶ３／ＤＶ３に、Ｈレベルの動作許可信号ＥＮＡＢＬＥｘ，ＥＮＡＢＬＥｙが出力されるよう制御する必要がある。もっとも、煩雑さを解消するためには、上記の動作を電源投入時に一回だけ実行すれば足りるので、以下では、そのような実施例について説明する。
さて、図５９に戻ってモータドライバ８５について説明を続けると、モータコントローラ８５は、ＣＰＵ回路５１との間で、ＳＰＩ（Serial Peripheral Interface ）通信も、Ｉ２Ｃ（Inter-Integrated Circuit）通信も可能に構成されているが、本実施例では、最初に説明した通り、ＳＰＩ通信によってシリアル送受信動作を実行している。
そして、モータコントローラ８５は、Ｉ２Ｃ通信時に機能するSCL 端子SDA 端子と、デバイス選択番号を受けるDS0-DS1 端子と、動作中信号ＳＳを受けるSS端子と、シフトクロックＳＣＫを受けるSCK 端子と、制御データＭＯＳＩを受けるMOSI端子と、センサ信号ＭＩＳＯを出力するMISO端子と、複数のモータ（Ｘ／Ｙ／Ｚ／Ｕ軸の全部又は一部）の同時スタートを示すCSTA端子と、割込みが起動したことを示すINT 端子と、リセット信号を受けるRST 端子と、内部動作を規定する基準クロックを受けるCLK 端子と、シリアル通信動作モードがＳＰＩかＩ２Ｃかを規定するIFSEL 端子と、を有して構成されている。
図示の通り、DS0-DS1 端子は、例えば、００に固定されているので、このモータコントローラ８５に付与されたデバイス番号は、０ということになる。実施例のモータコントローラ８５は、一のシリアルポートSIO_1 に、複数個が並列的に接続可能に構成されており、デバイス番号は、何れか一のモータコンローラを特定する用途で使用される。
また、この実施例では、IFSEL 端子がＨレベルに固定されることで、モータコントローラ８５は、ＳＰＩモードで動作する。したがって、この実施例では、SCL 端子と、SDA 端子は機能させない。但し、Ｉ２Ｃモードで動作させても良いのは勿論であり、Ｉ２Ｃモードでも以下の動作は実現可能である。
図示の通り、CLK 端子には、発振回路が生成した周波数９．８ＭＨｚ程度の基準クロックが供給されている。また、ＲＳＴ端子には、ＰＩＯポート６２からリセット信号ＲＥＳＥＴが供給され、SS端子には、コンペアマッチタイマＣＴＭから動作中信号ＳＳが供給されるよう構成されている。なお、SCK 端子とMOSI端子には、シリアルポートSIO_1 の対応回路からシフトクロックＳＣＫと、制御データＭＩＳＯが出力され、MISO端子からシリアルポートSIO_1 の受信シフトレジスタSCRSR に対して、センサデータＭＩＳＯがシリアル伝送される。
続いて、モータコントローラ８５のＸ軸用回路について説明する。図５９に示す通り、Ｘ軸用回路は、モータドライバＤＶ３に歩進クロックＣＬＫを出力するOUTx端子と、方向指示データを出力するDIRx端子と、動作許可信号ＥＮＡＢＬＥｘを出力するP2x 端子と、上限電流の設定信号ＳＥＴｘを出力するP3x 端子とを有して構成されている。
また、Ｘ軸用回路は、モータＭＯ３によって駆動される役物が、原点位置か否かを示す原点センサ信号を受けるP0x 端子と、この役物が目的位置に達したか否かを示す目的位置センサ信号を受けるP1x 端子と、を有している。
なお、Ｙ軸用回路は、上記したＸ軸用回路と同一構成であり、モータドライバが、ＤＶ３からＤＶ４に代わり、ステッピングモータが、ＭＯ３からＭＯ４に代わるだけである。なお、本実施例では、Ｚ軸用回路と、Ｕ軸用回路を使用していないが、これらを使用すれば、４個のステッピングモータを、同期的又は独立的に駆動制御することができる。
上記したP0x 端子、P1x 端子、P2x 端子、P3x 端子に対応して、モータコントローラ８５には、入出力動作が可能な汎用入出力ポートが内蔵されており、また、演出制御ＣＰＵ６３からの指令に基づいて、汎用入出力ポートに必要な入出力動作を実行させる汎用ポート制御回路が内蔵されている。汎用入出力ポートは、入力ポートとしても、出力ポートとしても使用可能であるので、本実施例では、P0x 端子とP1x 端子が、汎用入力ポートＰ０，Ｐ１の入力端子となり、P2x 端子とP3x 端子が、汎用出力ポートＰ２，Ｐ３の出力端子となるよう初期設定している。
また、モータコンローラ８５には、OUTx端子から出力する歩進クロックＣＬＫの出力クロック数や、出力クロック周期（歩進クロックＣＬＫのクロック速度）などを任意に設定可能な複数のレジスタが、含まれている。歩進クロックＣＬＫのクロック速度でモータ回転速度が決まり、歩進クロックＣＬＫの出力パルス数で回転角度が決まるが、モータコントローラ８５は、演出制御ＣＰＵ６３の指示に基づき、任意個数の歩進クロックを、任意のクロック速度で、出力できるよう構成されている。
なお、先に説明した通り、モータドライバＤＶ３／ＤＶ４は、歩進クロックＣＬＫ毎に、一ステップだけモータＭＯ３を回転させるので、出力クロック数によってモータＭＯ３の回転角度が規定され、また、歩進クロックＣＬＫのク出力周期に対応して、モータＭＯ３の回転速度が変わる。
ところで、モータコンローラ８５によれば、加速制御や減速制御も任意であり、加減速制御を伴わない矩形駆動（図６０（ａ））だけでなく、図６０（ｂ）に示す台形駆動も可能である。図６０（ａ）に示す矩形駆動は、モータの回転速度が比較的遅い場合に採用され、回転開始から回転終了まで、歩進クロックＣＬＫのパルス速度（パルス出力周期に対応）が、常に起動パルス速度に一致する。なお、矩形駆動は、その制御が簡単であってＣＰＵによるプログラム処理でも対応可能であるので、モータＭＯ３，ＭＯ４３だけでなく、シリアルポートＳＩＯ＿を経由するモータＭＯ１，ＭＯ２の駆動にも活用されている。
一方、図６０（ｂ）に示す台形駆動は、モータの回転速度が速い場合に採用され、歩進クロックＣＬＫのパルス速度が、起動パルス速度から徐々に直線的に速くなり、目標値である運転パルス速度に達する。その後、運転パルス速度で必要量だけ回転した後、歩進クロックＣＬＫのパルス速度が、運転パルス速度から徐々に直線的に遅くなり、起動パルス速度に至ってモータが停止する。この台形駆動によれば、モータ回転の急発進や急停止が回避されるので、脱調などの不正常動作を未然に回避することができる。
図示の通り、パルス速度は、三以上の複数段階で直線的に増加し、三以上の複数段階で直線的に減少している。このような台形駆動は、図６０（ｂ）に示す通り、歩進クロックＣＬＫのパルス周期を複雑に変化させる必要があり、ＣＰＵのプログラム処理では、実現が容易でない。そこで、本実施例では、モータコントローラ８５を活用することで、ＣＰＵの制御負担を増加させることなく、モータＭＯ３，ＭＯ４の急発進や急停止が回避した状態で、各モータの高速回転を実現している。後述するように、本実施例では、所定の演出時には、所定の役物を、自然落下より高速で降下／上昇させている。
図６０（ｃ）に示す通り、矩形駆動では、出力パルス数だけでなく、開始終了速度ＦＬ、目標速度ＦＨ、加速レート、及び、減速レートなどの動作パラメータを特定する必要があるが、これらの動作パラメータは、演出制御ＣＰＵ６３によって、以下に説明する内蔵レジスタに設定される。
モータコンローラ８５の内蔵レジスタは、図５９に示す通り、第１種レジスタＮ個と、第２種レジスタＭ個と、第１種レジスタへの設定値を事前に設定可能なプリレジスタＮ個とが含まれている。そして、第１種レジスタに基づくモータ動作が完了すると、これに対応するプリレジスタの事前設定値が、第１種レジスタに自動的に転送され、新たなモータ動作が開始可能状態となる。したがって、本実施例では、第１種レジスタに動作パラメータを設定した後、継続するモータ動作についても、プリレジスタに動作パラメータを設定することで、一連のモータ動作を素早く設定することができる。
ここで、第１種レジスタとプリレジスタには、目標速度ＦＨを設定するレジスタＲＦＨ（Ｒ１）、加速レートを規定するレジスタＲＵＲ（Ｒ２）、減速レートを規定するレジスタＲＤＲ（Ｒ３）、スローダウンポイントを規定するレジスタＲＤＰ（Ｒ４）、出力パルス数を規定するレジスタＲＷＶ（Ｒ５）、及び、動作モード（Ｒ６）、を指定可能な６個のレジスタが、各々、含まれている。なお、スローダウンポイントとは減速処理を開始するタイミングを意味するが、レジスタＲＤＰには、減速動作を実行するパルス数を規定することになる。なお、スローダウンポイントを規定するレジスタＲＤＰと、減速レートを規定するレジスタＲＤＲとは択一的に使用され、減速レートを規定した場合には、スローダウンポイントが自動的に決定される。
第１種レジスタとプリレジスタには、上記した動作パラメータを設定できるので、途中停止後の動作モードだけでなく、再回転動作における目標速度、加速レート、減速レート、出力パルス数などを、プリレジスタに予約設定することができる。
次に、第２種レジスタには、モータ回転開始時の初速度ＦＬと停止前の最終速度ＦＬを規定するレジスタＲＦＬや、モータの動作モードを設定可能なレジスタＲＭＤや環境設定レジスタＲＥＮＶが含まれている。ここで、モータの動作モードには、ＣＷ［Clockwise ］方向への連続移動（ＭＤ１）、ＣＣＷ［counterclockwise］方向への連続移動（ＭＤ２）、ＣＷ方向への相対移動（ＭＤ３）、ＣＣＷ方向への相対移動（ＭＤ４）、センサ検出までＣＷ方向に移動するＣＷ位置決め移動（ＭＤ５）、センサ検出までＣＣＷ方向に移動するＣＣＷ位置決め移動（ＭＤ６）、タイマで規定されて時間だけ移動するタイマ移動（ＭＤ７）、が含まれており、モード設定レジスタＲＭＤに所定の動作パラメータを設定することで、（ＭＤ１）～（ＭＤ７）の何れかのモータ動作が規定される。
本実施例において、動作モード（ＭＤ５）や動作モード（ＭＤ６）において検出対象となるセンサには、役物が原点位置に位置するか否かを示す原点センサと、役物が目的位置に位置するか否かを示す目的位置センサとが含まれる。したがって、本実施例によれば、原点位置に向かう復帰動作や、目的位置に向かう進行動作が、一の動作モードとして規定可能となる。なお、動作モード（ＭＤ５）や動作モード（ＭＤ６）では、速度レジスタＲＦＨで設定された運転速度で回転を続け、その後、センサ信号を検出すると、パルス数レジスタＲＷＶに設定された個数だけパルスを出力して停止する。
一方、動作モード（ＭＤ３）や動作モード（ＭＤ４）の相対移動では、その運転速度は、速度レジスタＲＦＨで規定され、パルス数レジスタＲＷＶに設定された個数だけパルスを出力して停止する。この場合、矩形駆動だけでなく、台形駆動も可能であり、台形駆動の場合には、加速レートレジスタＲＵＲで設定された態様で回転を開始し、速度レジスタＲＦＨで規定された運転速度で回転した後、減速レートレジスタＲＤＲで設定された態様で運転を終了する。なお、台形駆動において、加速制御だけを除いた動作（瞬時スタート＋減速停止）や、減速制御だけを除いた動作（加速スタート＋瞬時停止）も可能である。
また、動作モード（ＭＤ１）や動作モード（ＭＤ２）に規定する連続移動では、速度レジスタＲＦＨで規定された運転速度で回転を続け、停止コマンドを受けることで回転を終了する。そして、何れの動作モードでも、スタートコマンドを受けることで、その動作を開始する。すなわち、モータコンローラ８５は、演出制御ＣＰＵ６３から、スタートマンドや、停止コマンドを含んだ各種のコマンドを受けて動作するよう構成されている。
ここで、演出制御ＣＰＵ６３が、モータコンローラ８５に対して出力可能なコマンドには、停止コマンド（ＣＭ０）の他に、スタート態様が異なる複数のスタートコマンド（ＣＭ１）と、スタート態様が異なる複数の残量スタートコマンド（ＣＭ２）と、変更態様が異なる複数の速度変更コマンド（ＣＭ３）と、汎用出力ポートから所定データを出力する出力コマンド（ＣＭ４）、が含まれている。本実施例では、この出力コマンド（ＣＭ４）を使用して、汎用出力ポートＰ２、Ｐ３には、許可信号ＥＮＡＢＬＥｘと、電流上限値の設定信号ＳＥＴｘが出力される。
なお、動作モード（ＭＤ３）や動作モード（ＭＤ４）に規定する相対移動の動作モードでは、内蔵された残パスカウンタＲＥＳＴによって、残りパルス数が管理されている。そして、演出制御ＣＰＵ６３は、残パスカウンタＲＥＳＴから残りパルス数を読み出すことで、適宜なタイミングでモータを途中停止させることもできる。残量スタートコマンドは、この途中停止後の再スタートを規定するものである。
また、第２種レジスタに含まれる環境設定レジスタＲＥＮＶには、図６０（ｄ）に関して後述するカウントダウン制御を実現するカウントアップ時間ＴＣＵＰと、カウントダウン時間ＴＣＤＷとが設定可能に構成されている。カウントアップ時間ＴＣＵＰと、カウントダウン時間ＴＣＤＷは、何れも、４つの選択肢からその一つが選択可能になっている。
以上、演出制御ＣＰＵ６３がWRITE アクセス可能な各種のレジスタについて説明したが、モータコンローラ８５の動作内容を示すステイタスレジスタその他も設けられており、これらのレジスタを、適宜にREADアクセスすることで、演出制御ＣＰＵは、モータコンローラ８５の動作状態を把握することができる。
図６１（ａ）は、演出制御ＣＰＵ６３によって１ｍＳ毎に実行されるタイマ割込みの処理内容を示すものであり、図２２（ｂ）の内容を詳細化したものである。また、図６２は、図６１（ａ）の処理に基づく、モータコントローラ８５へのシリアル伝送手順を説明するタイムチャートである。
１ｍｓタイマ割込み処理では、先ず、パルス状のラッチ信号ＬＯＡＤをセンサ基板８６に出力すると共に、歩進クロックＬＡＴＣＨを、モータドライバＤＶ１，ＤＶ２に出力する（ＲＴ１）。すると、ラッチパルスＬＯＡＤを受けたセンサ基板８６のシフトレジスタ９０は、センサ信号をラッチする。また、歩進クロックＬＡＴＣＨを受けたモータドライバＤＶ１，ＤＶ２は、前回のタイマ割込みで取得した８ビットデータ（電流指示値＋ＰＨＡＳＥ設定）に基づいて、モータＭＯ１，ＭＯ２を回転駆動／停止駆動する。
次に、演出制御ＣＰＵ６３は、シリアルポートSIO_0 のデータレジスタSCFRDRに取得済の前回データを、メモリの所定エリアに格納する（Ｒ２）。このように、本実施例では、前回のタイマ割込みによりシリアル受信したシリアルデータを、次回のタイマ割込み時にメモリ取得するので、電源投入後の最初の取得データ（ＲＴ２）は、当然に無視される。なお、最初に説明した通り、受信シフトレジスタSCRSR にシリアル受信されたシリアルデータは、８ビットに達するごとに、自動的に、ＦＩＦＯ構造のＦＩＦＯデータレジスタSCFRDRに蓄積されるよう初期設定されている。
続いて、モータＭＯ１やＭＯ２によるモータ演出中か否かが判定される（ＲＴ３）。そして、モータＭＯ１及び／又はＭＯ２によるモータ演出中であれば、モータＭＯ１，ＭＯ２をステップ回転させるための駆動データＳＤＡＴＡ（１６ビット）を、シリアルポートSIO_0 のＦＩＦＯデータレジスタSCFTDRに設定する（ＲＴ４）。駆動データＳＤＡＴＡ（１６ビット）は、モータＭＯ１やＭＯ２に対して、各々、ＰＨＡＳＥ設定値（４ビット）と電流指示値（４ビット）の８ビットで構成されるので、全体で１６ビットとなる。
先に説明した通り、駆動データＳＤＡＴＡは、必ずしも、１ｍＳ毎に更新される必要はなく、モータの回転速度が遅い場合には、同一のＰＨＡＳＥ設定値が複数Ｎ回使用される。この場合、Ｎ回のＰＨＡＳＥ設定値は、常に同一であるが、２回目からＮ－１回目までの電流指示値は、例えば２５％駆動の抑制レベルとするのが好適である。この抑制レベルでは、電力消費が原理的に１／１６＝６．２５％となる。
また、後述する図６０（ｄ）の動作を実現するには、一連の回転動作を開始するに先立って、停止状態を維持するＰＨＡＳＥ設定値（最終回転時の送信値）と、上限レベルの電流指示値（１００％駆動）と、で構成された駆動データＳＤＡＴＡを、ＦＩＦＯデータレジスタSCFTDRに設定する。
例えば、モータＭＯ１とＭＯ２が同期して回転を開始する場合には、前記した各８ビットで合計１６ビットの駆動データＳＤＡＴＡが、ＦＩＦＯデータレジスタSCFTDRに用意される。そして、回転開始に先行して、この駆動データＳＤＡＴＡが複数回シリアル送信されることで、上限レベルの停止駆動が実行される。なお、この動作は、役物の慣性を吸収して脱調などのトラブルを未然防止するためであるので、低速でスタートする役物や、軽量の役物には不要である。
一方、モータＭＯ１やＭＯ２によるモータ演出中でなければ、停止状態のモータＭＯ１，ＭＯ２について、停止駆動用の駆動データＳＤＡＴＡを、ＦＩＦＯデータレジスタSCFTDRに設定する（ＲＴ５）。停止駆動用の駆動データＳＤＡＴＡとは、停止状態を維持するＰＨＡＳＥ設定値（前回の送信値）と、抑制レベルの電流指示値（例えば２５％駆動）と、で構成される。
この場合も、図６０（ｄ）の動作を実現するには、いきなり抑制レベルの電流指示値を送信するのではなく、停止状態を維持するＰＨＡＳＥ設定値（前回の送信値）と、上限レベルの電流指示値（１００％駆動）と、で構成された駆動データＳＤＡＴＡを、適当回数だけ先行して送信して、上限レベルの停止駆動が実行される。この動作も、役物の慣性を吸収するためであるので、ゆっくり停止する役物や、軽量の役物には不要となる。
続いて、演出制御ＣＰＵ６３は、シリアルポートSIO_0 のＦＩＦＯデータレジスタSCFTDRに設定した駆動データＳＤＡＴＡ（１６ビット）に関して、シリアルポートSIO_0 のシリアル送受信処理を開始させる（ＲＴ６）。その結果、シリアルポートSIO_0 は、ＦＩＦＯデータレジスタSCFTDRが空になるまで、合計１６個のシフトクロックＳＣＫを出力し、このシフトクロックＳＣＫに同期して、１６ビットの送信データ（駆動データＳＤＡＴＡ）がモータドライバＤＶ１，ＤＶ２に転送される。
なお、図５６において説明した通り、このタイミングで送信した駆動データＳＤＡＴＡは、次回のタイマ割込みで出力される歩進クロックＬＡＴＣＨによって実効化される。
また、シフトクロックＳＣＫは、センサ基板８６にも供給されるので、最初の８個のシフトクロックＳＣＫに同期して、センサ信号ＳＥＮが、シリアルポートSIO_0 の受信シフトレジスタSCRSR にシリアル受信され、受信データは、ＦＩＦＯデータレジスタSCFRDRに蓄積される。合計１６個のシフトクロックＳＣＫが出力されるので、蓄積データは、合計１６ビット長であるが、最初の８ビットだけが有意なセンサ信号ＳＥＮであり、残りの８ビットは、無為な００Ｈである（図５１（ｂ）参照）
この実施例では、ボーレート２５０ｋｂｐｓとしているので、シフトクロックＳＣＫの１６個分は、約１６／２５０ｋ＝０．０６４ｍＳであり、タイマ割込みの動作周期１ｍＳにおいて、極めて短時間で処理を終わることになる（図６３の上段部分参照）。また、演出制御ＣＰＵ６３は、シリアル送信の処理を開始させるだけであって（Ｒ６）、シリアル送信の完了を待たないので、ステップＲ１～Ｒ６の処理は、ごく一瞬で終わることになる。なお、シリアル受信されたデータを、次回のタイマ割込み処理に委ねる点も処理時間の短縮に寄与している。
ところで、ＣＨ０のモータ演出が終了した後は、図６１の破線で示すように、ステップＲＴ５の処理を実行することなく、ステップＲＴ４とＲＴ６の処理をスキップしても良い。この場合には、最終のＰＨＡＳＥ設定値と電流設定値と、に基づいた定電流制御によって、各モータＭＯ１，ＭＯ２が繰り返し停止駆動される。
以上のシリアルポートSIO_0 の処理が終われば、演出制御ＣＰＵ６３は、コンペアマッチタイマＣＭＴを機能させて、パルス幅が、例えば０．８ｍＳ程度の動作中信号ＳＳの出力を開始させる（ＲＴ７）。図４９の左上部に記載の通り、コンペアマッチタイマＣＭＴは、クロック信号のカウント動作の開始に対応して、動作中信号ＳＳをＨレベルに遷移させ、その後、カウント結果が、所定の上限値ＭＸに達するとＣＭＴ割込みを発生させるよう初期設定されている。
そして、ＣＭＴ割込み処理において、演出制御ＣＰＵ６３が、コンペアマッチタイマＣＭＴのカウント動作を停止することで、動作中信号ＳＳがＨレベルからＬレベルに戻る。以上の通り、動作中信号ＳＳについても、演出制御ＣＰＵ６３は、立上りエッジと、立下りエッジにしか関与しないので、他の演出制御処理の処理時間を奪うなどの悪影響を与えるおそれはない。
動作中信号ＳＳをＨレベルに立上げた後、演出制御ＣＰＵ６３は、モータコントローラ８５からセンサ信号ＭＩＳＯを取得する（ＲＴ８）。図６２（ａ）は、この取得手順を示すタイムチャートであり、８個のシフトクロックＳＣＫに同期して、デバイス番号Ｓ７～Ｓ６＝００、動作種別Ｓ５～Ｓ４＝１１、読出し対象UZYX軸Ｓ３～Ｓ０＝００１０、又はＳ３～Ｓ０＝０００１とすることで、デバイス番号００のモータコントローラ８５における、Ｘ軸かＹ軸のセンサ信号を取得する旨を規定する。
次に、その後の８個のシフトクロックＳＣＫに同期して、Ｘ軸であるモータＭＯ３の関するセンサ信号（又は、Ｙ軸であるモータＭＯ４関するセンサ信号）を取得する。すなわち、図６２（ａ）の動作を二回繰り返すことで、Ｘ軸とＹ軸のセンサ信号を取得する。なお、図５９に示す通り、汎用入出力ポートのうち、入力ポートに設定されているのは、ポートＰ０（P0x 端子、P0y 端子）と、ポートＰ１（P1x 端子，P1y 端子）だけであるので、受信データＤ７～Ｄ０のうち有意データは、Ｄ１，Ｄ０だけである。そして、演出制御ＣＰＵは、取得したセンサ信号Ｄ１，Ｄ０を、メモリの適所に保存して、その後のモータ演出に活用する。
但し、先に説明したように、演出制御ＣＰＵ６３がモータコントローラ８５に指定できる動作モードには、センサ検出までＣＷ方向に移動するＣＷ位置決め移動（ＭＤ５）や、センサ検出までＣＣＷ方向に移動するＣＣＷ位置決め移動（ＭＤ６）の動作モードが含まれているので、演出制御ＣＰＵ６３は、特に、センサ信号を把握する必要はなく、したがって、ステップＲＴ８の処理を省略することもできる。
何れにしても、次に、演出制御ＣＰＵ６３は、モータＭＯ３やＭＯ４によるモータ演出中か否かに基づいて、モータＭＯ３，ＭＯ４のモータ動作を規定する最高８×１６ビットの制御データＭＯＳＩを、シリアルポートSIO_1 のＦＩＦＯデータレジスタSCFTDRに設定する（ＲＴ９）。モータ演出中であれば、これを実現する演出回転駆動用の制御データがＦＩＦＯデータレジスタSCFTDRに設定されるが、モータ演出中でなければ、定電流制御における上限値NFを抑制するための待機停止駆動用の制御データが設定される。
以上のようにして、ステップＲＴ８～ＲＴ９の処理が終われば、次に、シリアルポートSIO_1 のシリアル送信処理を開始させる（ＲＴ１０）。図６２（ｂ）と、図６２（ｃ）は、シリアルポートSIO_1 から、モータコントローラ８５に制御データＭＯＳＩをシリアル送信する場合の手順を図示したものである。
先ず、図６２（ｂ）は、許可信号ＥＮＡＢＬＥや設定信号ＳＥＴを、汎用出力ポートＰ２，Ｐ３から出力する場合の出力手順を示すタイムチャートである。図示の通り、８個のシフトクロックＳＣＫに同期して、デバイス番号Ｓ７～Ｓ６＝００、動作種別Ｓ５～Ｓ４＝１０、書込み対象UZYX軸Ｓ３～Ｓ０＝００１０、又はＳ３～Ｓ０＝０００１とすることで、デバイス番号００のモータコントローラ８５における、Ｘ軸用（モータドライバＤＶ３）か、Ｙ軸用（モータドライバＤＶ４）の制御信号を出力する旨を規定する。
次に、その後の８個のシフトクロックＳＣＫに同期して、モータドライバＤＶ３の関する制御信号（又は、モータドライバＤＶ４関する制御信号）を出力する。この場合の、図６２（ｂ）の動作を二回繰り返すことで、Ｘ軸とＹ軸の制御信号の出力が完了する。なお、図５９に示す通り、汎用入出力ポートのうち、出力ポートに設定されているのは、ポートＰ２（P2x 端子、P2y 端子）と、ポートＰ３（P3x 端子，P3y 端子）だけであるので、出力データＤ７～Ｄ０のうち有意データは、Ｄ３（＝ＳＥＴ）と、Ｄ２（＝ＥＮＡＢＬＥ）だけである。
先に説明した通り、本実施例では、設定信号ＳＥＴのＨ／Ｌレベルに応じて、定電流制御の電流上限値ＮＦが、回転駆動用のＨレベルと、停止駆動用のＬレベルの二段階に制御されており、役物演出中はＳＥＴ＝Ｈレベルに制御され、演出待機中はＳＥＴ＝Ｌに制御される。
次に、図６２（ｃ）は、モータコントローラ８５の動作を規定するコマンドの送信処理や、内蔵レジスタへの動作パラメータの設定処理を説明するタイムチャートである。モータコントローラ８５の動作を規定する各種のコマンド（ＣＭ１）～（ＣＭ４）は、何れも８ビット構成であるので、図６２（ｃ）の上段部分の処理で完了する。すなわち、コマンドを送信する場合は、先ず、８個のシフトクロックＳＣＫに同期して、デバイス番号Ｓ７～Ｓ６＝００、動作種別Ｓ５～Ｓ４＝００、コマンド対象UZYX軸Ｓ３～Ｓ０＝００＊＊、をシリアル送信することで、デバイス番号００のモータコントローラ８５における、Ｘ軸（ＭＯ３）及び／又はＹ軸（ＭＯ４）に対するコマンドが送信されることを予告する。
次に、これに続く、８個のシフトクロックＳＣＫに同期して、８ビット長のコマンドデータを送信する。なお、Ｓ３～Ｓ０＝０００１であれば、Ｘ軸（ＭＯ３）に関するコマンドとなり、Ｓ３～Ｓ０＝００１０であれば、Ｙ軸（ＭＯ４）に関するコマンドとなり、Ｓ３～Ｓ０＝００１１であれば、Ｘ軸及びＹ軸（ＭＯ３＋ＭＯ４）に対するコマンドとなる。
以上、コマンド送信について説明したが、各種のレジスタに動作パラメータを設定する場合には、レジスタ番号が８ビット長、動作パラメータが１６ビット長であることに対応して、図６２（ｃ）の上段部分に続いて下段部分の処理が必要となる。具体的に説明すると、レジスタへの動作パラメータの設定時には、先ず、８個のシフトクロックＳＣＫに同期して、デバイス番号Ｓ７～Ｓ６＝００、動作種別Ｓ５～Ｓ４＝００、コマンド対象UZYX軸Ｓ３～Ｓ０＝００＊＊、をシリアル送信することで、デバイス番号００のモータコントローラ８５における、Ｘ軸（ＭＯ３）及び／又はＹ軸（ＭＯ４）に対するレジスタ設定値が送信されることを予告する。
次に、８個のシフトクロックＳＣＫに同期して、８ビット長のレジスタ番号を送信する。そして、その後は、１６個のシフトクロックに同期して、レジスタ番号で特定されたレジスタへの設定値（１６ビット長の動作パラメータ）をシリアル送信することになる。
図６３の下段には、シリアルポートSIO_1 におけるシリアル受信処理と、これに続くシリアル送信処理が記載されている。Ｘ軸とＹ軸のシリアル受信に合計１６＊２個のシフトクロックＳＣＫを要し、８＊１６ビットの制御データＭＯＳＩのシリアル送信にシフトクロックＳＣＫを８＊１６個を要するので、ボーレート２５０ｋｂｐｓで動作させた場合の処理時間は、１０＊１６／２５０ｋ＝０．６４５ｍＳであり、タイマ割込みの一周期１ｍＳの半分ぐらいの時間で全ての処理が終わることになる。
但し、演出制御ＣＰＵ６３は、シリアル送信の処理を開始させるだけで処理を終え（Ｒ１１）、シリアル送信完了を待たないので、ステップＲ７～Ｒ１１の処理は、ごく一瞬で終わることになる。
図６４（ａ）は、モータドライバＤＶ３，ＤＶ４によって駆動されるステッピングモータＭＯ３，ＭＯ４と、モータＭＯ３，ＭＯ４によって回転駆動されるスパイラルシャフトＢＡＲと、スパイラルシャフトＢＡＲのネジ山に対応するネジ溝ＧＶがガイド溝と共に設けられた役物ＡＭＵと、役物ＡＭＵのガイド溝ＧＶを把持して役物ＡＭＵの直線移動を案内する案内部材ＧＤとが、図示されている。
役物ＡＭＵのガイド溝ＧＶは、案内部材ＧＤによって直線移動可能に保持されているので、役物ＡＭＵは、スパイラルシャフトＢＡＲの回転に対応して、直線移動することになる。ここで、スパイラルシャフトＢＡＲ及び案内部材ＧＤは、遊技盤の左右位置において、上下方向に隠蔽状態で配置されており、遊技盤の左右上部には、原点位置の役物ＡＭＵが隠蔽状態で待機している。なお、図示例では２つの役物ＡＭＵ，ＡＭＵが分離状態であり、独立的に移動可能であるが、２つの役物を連結状態にするのも好適である。
先に説明した通り、ステッピングモータＭＯ３，ＭＯ４は、何れも２相励磁されてステップ角θは７．５度である。そして、３６０／７．５＝４８より、各モータＭＯ３，ＭＯ４は、４８個の歩進クロックＣＬＫを受けることで一回転することになる。一方、モータＭＯ３，ＭＯ４の回転に対応して回転するスパイラルシャフトＢＡＲの回転ピッチは、２４ｍｍであり、モータ一回転に対応して、役物ＡＭＵは、Ｌ＝２４ｍｍ移動することになる。
したがって、移動距離ＴＯＴＡＬ［ｍｍ］を実現するには、モータの回転数ＴＯＴＡＬ／Ｌ＝ＴＯＴＡＬ／２４［回］が必要であり、この回転に必要な歩進クロックＣＬＫのステップ数は、ＴＯＴＡＬ／２４＊４８＝ＴＯＴＡＬ＊２となる。ここで、歩進クロックＣＬＫのパルス速度を、ＰＳ［ＰＰＳ：pulse per second］とすると、ステップ数ＴＯＴＡＬ＊２を出力するに要する時間は、ＴＯＴＡＬ＊２／ＰＳ［秒］となる。
本実施例では、歩進クロックＣＬＫのパルス速度ＰＳは、２９００ｐｐｓ程度までは安定して出力可能である。例えば、パルス速度ＰＳ＝２９００ｐｐｓの場合、移動距離ＴＯＴＡＬ［ｍｍ］を実現するに要する時間Ｔ［秒］は、ＴＯＴＡＬ＊２／ＰＳ＝ＴＯＴＡＬ／１４５０［秒］・・・（式１）となる。なお、パルス速度ＰＳ＝２９００ｐｐｓに対応する役物の移動速度は、本実施例では、２９００／４８＊２４＝１４５０ｍｍ／Ｓであって、１ｍ／Ｓ以上である。
ところで、自由落下は物質の重量に関係せず、落下距離＝１／２＊ｇ＊ｔ２の関係が成立する。ここで、ｇ＝重力加速度、ｔ＝落下時間である。したがって、例えば、３０ｃｍの自由落下に要する時間Ｔは、０．３＝１／２＊ｇ＊Ｔ２より、Ｔ＝ＳＱＲ（０．６／９．８）≒０．２４７秒となる。ここで、ＴＯＴＡＬ＝３００［ｍｍ］として、役物ＡＭＵの移動時間を計算すると、上記した式１より、ＴＯＴＡＬ／１４５０≒０．２０７［秒］となり、本実施例によれば、移動距離３０ｃｍ程度であれば、自由落下より高速度で役物ＡＭＵを移動できることが確認される。なお、自由落下において、５１ｃｍ通過時の落下速度が１ｍ／Ｓである。
図６４（ｂ）は、モータＭＯ３及び／又はモータＭＯ４によるモータ演出の一例を説明する図面であり、役物ＡＭＵが、突然、自由落下速度を超える速度で落下して、跳ね返って停止する動作を示している。この動作は、（１）原点復帰動作と、（２）待機動作と、（３）急落下動作と、（４）バウントアップ動作と、（５）バウンドダウン動作とで構成されている。
先ず、原点復帰動作は、センサ検出までＣＣＷ方向に移動する動作モード（ＭＤ６）を使用してもよいが、ここでは、ＣＣＷ方向に位置決め移動する動作モード（ＭＤ４）を使用している。次に、急落下動作は、ＣＷ方向に位置決め移動する動作モード（ＭＤ３）を使用している。なお、センサ検出までＣＷ方向に移動する動作モード（ＭＤ５）を使用しても良いのは勿論である。
何れにしても、急落下動作（３）の運転速度は、２９００ｐｐｓに設定されるので、自由落下より速い速度で役物ＡＭＵが移動する。なお、パルス数レジスタＲＷＶに設定されるパルス数は、６００パルスであり、移動距離ＴＯＴＡＬは、６００／４８＊２４＝３００ｍｍである。また、台形駆動が採用され、所定の加速レートと、減速レートが規定されることで、最適な加速時間と減速時間が確保される。そのため、高速移動しても脱調などのトラブルは生じない。
続く、バウンドアップ動作（４）とバウンドダウン動作（５）には、ＣＣＷ方向に位置決め移動する動作モード（ＭＤ４）と、ＣＷ方向に位置決め移動する動作モード（ＭＤ３）が使用される。これらの運転速度は、５００ｐｐｓ程度で低速であるので、矩形駆動を採用しており、各々のステップ数は、５０パルスであって、２５ｍｍ程度の跳ね返り動作を演出している。
以上の通り、本実施例では、モータコントローラ８５を活用することで、演出制御ＣＰＵ６３の制御負担が軽減されると共に、複雑高度なモータ演出が可能となる。また、役物を高速移動させても、加速時間や減速時間を確保することで、脱調などの事態を未然防止することができる。
但し、実施例で使用するモータドライバＤＶ３，ＤＶ４は、そのVREFA 端子やVREFB 端子について、図５７のような回路構成を採るので、モータドライバＤＶ１，ＤＶ２の場合とは異なり、出力電流Ｉｏｕｔの上限値ＮＦを複数段階に制御することはできない。その一方で、上限電流の設定回路ＬＭＴを設けるので、１ビット長の設定信号ＳＥＴによって電子スイッチＳＷをＯＮ／ＯＦＦ制御することで、任意のタイミングで上限電流ＮＦを制御することができる（図５７参照）。
そこで、本実施例では、モータＭＯ３やモータＭＯ４による役物演出の実行時だけ上限電流ＮＦをＨレベル（４７３ｍＡ）にし、それ以外の待機状態では、電子スイッチＳＷをＯＦＦ設定して、上限電流ＮＦをＬレベル（１０２ｍＡ）に維持している。
また、別の実施例では、役物演出中も適宜に上限電流ＮＦを制御することで、無駄な消費電力を抑制している。具体的には、モータコントローラ８５の環境設定レジスタＲＥＮＶを活用して、図６０（ｄ）に記載のカウントダウン制御を実行している。先に説明した通り、環境設定レジスタＲＥＮＶには、カウントアップ時間ＴＣＵＰと、カウントダウン時間ＴＣＤＷとが設定可能に構成されている。
そこで、本実施例では、スタートコマンドの発行時には、これに合わせて、設定信号ＳＥＴをＨレベルに遷移させて、上限電流ＮＦをＨレベル（４７３ｍＡ）に設定すると共に、カウントアップ時間ＴＣＵＰを設定して、ＴＣＵＰカウントダウン動作を開始させている。このモータコントローラ８５では、カウントダウン動作が完了するまでは、スタートコマンドが実効化されないよう構成されており、所定の待機時間（カウントダウン時間）を経た後に、一連のパルス列を出力し始める。
一方、スタートコマンドの発行に対応して、設定信号ＳＥＴは、直ちにＨレベルに遷移するので、対応するステッピングモータＭＯ３／ＭＯ４は、上限電流ＮＦが低いそれまでの待機モードから、上限電ＮＦが高い駆動モードに移行することになる。但し、このタイミングでは、未だ、新規の歩進クロックＣＬＫが出力されていないので、モータＭＯ３／ＭＯ４は停止状態を維持するが、停止状態における駆動が、低電流駆動から高電流駆動に移行することになる（図５８（ｃ）参照）。
そして、その後、新規の歩進クロックＣＬＫが出力されたタイミングで、モータＭＯ３／ＭＯ４は、安定した高電流駆動状態でステップ回転することになる。回転開始時には、必ず規定レベルの出力トルクが必要であるところ、本実施例では、事前に高電流駆動を開始しているので、出力トルクの不足がなく、慣性の大きい役物であっても円滑に起動させることができる。
その後、モータＭＯ３／ＭＯ４が所定の回転動作を終えた後、停止コマンドが発行されるが、これに合わせて、環境設定レジスタＲＥＮＶのカウントダウン時間ＴＣＤＷを設定して、ＴＣＤＷカウントダウン動作を開始させる。そして、演出制御ＣＰＵ６３は、その後、１ｍＳ毎に環境設定レジスタＲＥＮＶをREADアクセスして、ＴＣＤＷカウントダウン動作が終わったことが確認されれば、設定信号ＳＥＴをＬレベルに遷移させて上限電流ＮＦをＬレベル（１０２ｍＡ）に降下させる。なお、ＴＣＤＷカウントダウン動作の終了に対応して割込み処理を起動させるのも好適であり、この場合には、１ｍＳ毎に環境設定レジスタＲＥＮＶをREADアクセスする必要がない。
何れにしても、上記のカウントダウン制御は、役物の慣性が大きい場合にも、停止状態を確実に安定化させるためであり、所定時間だけ高電流状態でモータを停止駆動することで、役物の停止状態が安定化する。なお、カウントダウン制御は、主として役物ＡＭＵの慣性を吸収する目的で実行されるので、環境設定レジスタＲＥＮＶに設定するカウントアップ時間ＴＣＵＰや、カウントダウン時間ＴＣＤＷは、役物ＡＭＵの重量などに対応して適宜に設定される。また、スタートコマンドに対応して、カウントアップ時間ＴＣＵＰを設定する上記の方法に代えて、スタートコマンドの発行前に、カウントアップ時間ＴＣＵＰを設定することもでき、この場合には、スタートコマンドの発行に対応して、歩進クロックＣＬＫの出力が開始される。
以上、本発明の実施例について説明したが、具体的な記載内容は、特に本発明を限定しない。例えば、ＣＰＵ回路５１は、モータドライバ８５を介することなく、直接、ドライバＤＶ３，ＤＶ４を制御しても良い。また、図６３では、スパイラルシャフトＢＡＲの回転に対応して、役物ＡＭＵが直線移動する例を説明したが、何ら限定されず、円形歯車であるラックと、円形歯車に歯合する平板材であるピニオンと、を利用した伝達機構を利用してもよい。また、役物の移動は、必ずしも直線移動に限定されない。役物を回転移動させても良いし、非直線的な役物の往復移動、例えば、円弧軌道に沿った往復移動も好適である。
また、加速時間及び減速時間を有して、高速運転に好適な台形駆動と、低速運転に好適な即スタート及び即停止の定速運転（矩形駆動）について説明したが、特に限定されない。例えば、加速時間だけゼロの定速スタート運転や、減速時間だけゼロの即停止運転も好適である。また、モータコントローラ８５が介在する台形駆動について説明したが、例えば、図５０（ｂ）の構成において、演出制御ＣＰＵ６３が、矩形駆動だけでなく台形駆動を実行しても良い。定速スタート運転や即停止運転についても同様である。
ＧＭ 遊技機
５１ 演出制御手段（ＣＰＵ回路）
８５ 中間制御手段（モータコントローラ）
ＭＯ３，ＭＯ４ 演出モータ
ＤＶ３，ＤＶ４ ドライバ手段
ＭＯＳＩ シリアル信号
ＭＩＳＯ シリアル信号
ＳＣＫ シリアルクロック
ＩＮＳ１，ＩＮＳ２ 制御信号

Claims (9)

  1. 可動役物が適宜に移動する役物演出を制御する演出制御手段と、シリアル通信路を介して前記演出制御手段に接続された中間制御手段と、前記中間制御手段から受ける制御信号に基づいて、所定のパルス信号を生成して演出モータを駆動するドライバ手段と、を有して構成され、
    前記シリアル通信路には、前記中間制御手段にシリアル信号を伝送する第１ライン、及び／又は、前記演出制御手段にシリアル信号を伝送する第２ラインと、前記中間制御手段にシリアルクロックを送信する第３ラインと、が含まれていることを特徴とする遊技機。
  2. 前記シリアル通信路には、第１ライン又は第２ラインに有意な信号が伝送されていることを規定レベルで示す第３ラインが更に含まれている請求項１に記載の遊技機。
  3. 前記演出モータは、バイポーラ型ステッピングモータである請求項１又は２に記載の遊技機。
  4. 前記演出モータは、前記パルス信号を受ける毎に、所定の基準角度だけ回転するよう構成されている請求項１～３の何れかに記載の遊技機。
  5. 前記中間制御手段は、前記演出制御手段から受ける制御信号に基づいたパルス速度で、前記ドライバ手段に前記パルス信号を出力するよう構成されている請求項４に記載の遊技機。
  6. 前記演出モータの駆動巻線に流れる駆動電流の電流方向、又は、前記駆動電流の電流レベルが、前記パルス信号を受ける毎に変化するよう、前記ドライバ手段が前記演出モータを駆動制御している請求項１～５の何れかに記載の遊技機。
  7. 前記ドライバ手段は、所定のチョッピング周期で、前記駆動電流の電流レベルを定電流制御している請求項６に記載の遊技機。
  8. 前記定電流制御における上限電流値は、前記中間制御手段を経由して、前記演出制御手段によって可変制御されている請求項７に記載の遊技機。
  9. 前記演出制御手段は、役物演出の待機状態では、前記定電流制御における上限電流値を、可動役物の移動時より低ベルに抑制している請求項８に記載の遊技機。


JP2021028449A 2021-02-25 2021-02-25 遊技機 Active JP7325459B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021028449A JP7325459B2 (ja) 2021-02-25 2021-02-25 遊技機
JP2023120699A JP7490120B2 (ja) 2021-02-25 2023-07-25 遊技機

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021028449A JP7325459B2 (ja) 2021-02-25 2021-02-25 遊技機

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023120699A Division JP7490120B2 (ja) 2021-02-25 2023-07-25 遊技機

Publications (2)

Publication Number Publication Date
JP2022129673A true JP2022129673A (ja) 2022-09-06
JP7325459B2 JP7325459B2 (ja) 2023-08-14

Family

ID=83150908

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021028449A Active JP7325459B2 (ja) 2021-02-25 2021-02-25 遊技機
JP2023120699A Active JP7490120B2 (ja) 2021-02-25 2023-07-25 遊技機

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023120699A Active JP7490120B2 (ja) 2021-02-25 2023-07-25 遊技機

Country Status (1)

Country Link
JP (2) JP7325459B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7325460B2 (ja) 2021-02-25 2023-08-14 株式会社藤商事 遊技機

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002204150A (ja) * 2000-12-28 2002-07-19 Toshiba Corp 半導体集積回路およびモータ駆動制御システム
JP2005058666A (ja) * 2003-08-20 2005-03-10 Sankyo Kk 遊技機
JP2013128579A (ja) * 2011-12-20 2013-07-04 Fujishoji Co Ltd 遊技機
JP2013162568A (ja) * 2012-02-02 2013-08-19 Toshiba Corp モータ駆動制御システム
JP2020058682A (ja) * 2018-10-12 2020-04-16 株式会社三共 遊技機
JP2020146278A (ja) * 2019-03-14 2020-09-17 株式会社藤商事 遊技機
JP2021021576A (ja) * 2019-07-24 2021-02-18 三菱電機株式会社 レーダ装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4858901B2 (ja) 2005-08-03 2012-01-18 株式会社大一商会 遊技機
JP4963617B2 (ja) 2007-03-23 2012-06-27 ダイコク電機株式会社 遊技機用表示制御装置
JP5993689B2 (ja) 2012-09-27 2016-09-14 株式会社三共 遊技機
JP2017006756A (ja) 2016-10-18 2017-01-12 株式会社大一商会 パチンコ遊技機
JP2018093892A (ja) 2016-12-07 2018-06-21 株式会社平和 遊技機
JP6903628B2 (ja) 2018-11-28 2021-07-14 株式会社藤商事 遊技機
JP6967542B2 (ja) 2019-03-18 2021-11-17 株式会社藤商事 遊技機
JP7101648B2 (ja) 2019-09-10 2022-07-15 株式会社藤商事 遊技機

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002204150A (ja) * 2000-12-28 2002-07-19 Toshiba Corp 半導体集積回路およびモータ駆動制御システム
JP2005058666A (ja) * 2003-08-20 2005-03-10 Sankyo Kk 遊技機
JP2013128579A (ja) * 2011-12-20 2013-07-04 Fujishoji Co Ltd 遊技機
JP2013162568A (ja) * 2012-02-02 2013-08-19 Toshiba Corp モータ駆動制御システム
JP2020058682A (ja) * 2018-10-12 2020-04-16 株式会社三共 遊技機
JP2020146278A (ja) * 2019-03-14 2020-09-17 株式会社藤商事 遊技機
JP2021021576A (ja) * 2019-07-24 2021-02-18 三菱電機株式会社 レーダ装置

Also Published As

Publication number Publication date
JP2023139200A (ja) 2023-10-03
JP7490120B2 (ja) 2024-05-24
JP7325459B2 (ja) 2023-08-14

Similar Documents

Publication Publication Date Title
JP7490120B2 (ja) 遊技機
JP2023022273A (ja) 遊技機
JP2023022272A (ja) 遊技機
JP7325462B2 (ja) 遊技機
JP7325461B2 (ja) 遊技機
JP7325460B2 (ja) 遊技機
JP7371038B2 (ja) 遊技機
JP7346480B2 (ja) 遊技機
JP7346478B2 (ja) 遊技機
JP7346479B2 (ja) 遊技機
JP2022129677A (ja) 遊技機
JP2022129679A (ja) 遊技機
JP2022129681A (ja) 遊技機
JP2022129680A (ja) 遊技機
JP2022185875A (ja) 遊技機
JP2022185877A (ja) 遊技機
JP2022185876A (ja) 遊技機
JP7229206B2 (ja) 遊技機
JP7229207B2 (ja) 遊技機
JP7191064B2 (ja) 遊技機
JP7262424B2 (ja) 遊技機
JP7511411B2 (ja) 遊技機
JP7557990B2 (ja) 遊技機
JP7557991B2 (ja) 遊技機

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220329

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230324

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230704

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230801

R150 Certificate of patent or registration of utility model

Ref document number: 7325459

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150