JP2022124831A - 電力変換装置および制御方法 - Google Patents

電力変換装置および制御方法 Download PDF

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隆章 石井
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彩 村田
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Abstract

【課題】フランイングキャパシタを用いたマルチレベルの電力変換装置において、部品パラメータのばらつきによる電圧変動を抑制し、安定性を向上させる。【解決手段】電力変換部の制御部は、第１フライングキャパシタの電圧検出値に基づいて、第１キャパシタ回路の第１スイッチ素子から第４スイッチ素子の中の制御対象になる該スイッチ素子のゲート端子に印加される、ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させるとともに、第２フライングキャパシタの電圧検出値に基づいて、第２キャパシタ回路の第５スイッチ素子から第８スイッチ素子の中の制御対象になる該スイッチ素子のゲート端子に印加される、ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させる。【選択図】図８

Description

本発明は、フライングキャパシタを用いたマルチレベルの電力変換装置および制御方法に関する。
近年、太陽光発電装置や蓄電池、燃料電池等を構成に含み、商用の電力系統に連系して運用される分散型電源システムが普及してきている。分散型電源システムのパワーコンディショナ（以下、「電力変換装置」ともいう）は、太陽光発電装置や蓄電池、燃料電池等によって得られた直流電力を交流電力に変換し、負荷や連系する電力系統に供給する。このような電力変換装置として、例えば、特許文献１においては、フライングキャパシタを用いた複数レベルの電圧を出力するマルチレベルの電力変換装置が提案されている。
特開２０１９－５７９６９号公報
ところで、フライングキャパシタを用いたマルチレベルの電力変換装置においては、回路を構成する各種の部品パラメータのばらつきが存在しない理想的な状態では、フライングキャパシタの電圧値は一定の電圧値にバランスされる。しかしながら、回路を構成する各種の部品パラメータがばらついた場合には、フライングキャパシタの電圧値がばらついてしまう虞があった。
本発明は、上記のような事情に鑑みてなされたものであり、その目的は、フランイングキャパシタを用いたマルチレベルの電力変換装置において、部品パラメータのばらつきによる電圧変動を抑制し、安定性を向上させる技術を提供することにある。
上記の課題を解決するための開示の技術の一形態は、
制御部と、前記制御部からの制御指令に基づいて複数のスイッチ素子のドレイン端子とソース端子との間を導通または開放し、第１入力端子および第２入力端子に入力された直流電力を交流電力に変換して第１出力端子および第２出力端子から出力する電力変換部と、を有する電力変換装置であって、
前記電力変換部は、
前記第１入力端子と前記第２入力端子との間に直列に接続された第１直流キャパシタおよび第２直流キャパシタとを有し、前記第１直流キャパシタの一端が前記第１入力端子と接続し、前記第２直流キャパシタの他端が前記第２入力端子と接続される直流キャパシタ回路と、
直列に接続された第１スイッチ素子、第２スイッチ素子、第３スイッチ素子および第４スイッチ素子と、前記第１スイッチ素子のソース端子と前記第２スイッチ素子のドレイン端子との接続点に一端が接続し、他端が前記３スイッチ素子のソース端子と前記第４スイッチ素子のドレイン端子との接続点とに接続された第１フライングキャパシタを有するとともに、前記第２スイッチ素子のソース端子と前記第３スイッチのドレイン端子との接続点に前記第２出力端子が接続される第１キャパシタ回路と、
直列に接続された第５スイッチ素子、第６スイッチ素子、第７スイッチ素子および第８スイッチ素子と、前記第５スイッチ素子のソース端子と前記第６スイッチ素子のドレイ
ン端子との接続点に一端が接続し、他端が前記７スイッチ素子のソース端子と前記第８スイッチ素子のドレイン端子との接続点とに接続された第２フライングキャパシタを有するとともに、前記第６スイッチ素子のソース端子と前記第７スイッチのドレイン端子との接続点に前記第１出力端子が接続される第２キャパシタ回路と、
前記第１入力端と前記第２入力端との間に直列に接続された第９スイッチ素子、第１０スイッチ素子、第１１スイッチ素子および第１２スイッチ素子を有し、前記第９スイッチ素子のドレイン端子が前記第１入力端に接続され、前記第１２スイッチ素子のソース端子が前記第２入力端に接続される第１出力回路と、
前記第１入力端と前記第２入力端との間に直列に接続された第１３スイッチ素子、第１４スイッチ素子、第１５スイッチ素子および第１６スイッチ素子を有し、前記第１３スイッチ素子のドレイン端子が前記第１入力端に接続され、前記第１６スイッチ素子のソース端子が前記第２入力端に接続される第２出力回路と、を備え、
前記第１出力回路の前記第９スイッチ素子のソース端子と前記第１０スイッチ素子のドレイン端子との接続点は、前記第１キャパシタ回路の前記第１スイッチ素子のドレイン端子と接続し、前記第１１スイッチ素子のソース端子と前記第１２スイッチ素子のドレイン端子との接続点は、前記第１キャパシタ回路の前記第４スイッチ素子のソース端子に接続され、前記第１０スイッチ素子のソース端子と前記第１１スイッチ素子のドレイン端子との接続点は、前記直流キャパシタ回路の第１直流キャパシタと第２直流キャパシタとの接続点に接続され、
前記第２出力回路の前記第１３スイッチ素子のソース端子と前記第１４スイッチ素子のドレイン端子との接続点は、前記第２キャパシタ回路の前記第５スイッチ素子のドレイン端子と接続し、前記第１５スイッチ素子のソース端子と前記第１６スイッチ素子のドレイン端子との接続点は、前記第２キャパシタ回路の前記第８スイッチ素子のソース端子と接続し、前記第１４スイッチ素子のソース端子と前記第１５スイッチ素子のドレイン端子との接続点は、前記直流キャパシタ回路の第１直流キャパシタと第２直流キャパシタとの接続点に接続され、
前記制御部は、
前記第１フライングキャパシタの電圧検出値に基づいて、前記第１キャパシタ回路の前記第１スイッチ素子から前記第４スイッチ素子の中の制御対象になる該スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させるとともに、
前記第２フライングキャパシタの電圧検出値に基づいて、前記第２キャパシタ回路の前記第５スイッチ素子から前記第８スイッチ素子の中の制御対象になる該スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させる、
ことを特徴とする。
これにより、電力変換装置は、フライングキャパシタｆｃ１の電圧検出値（ＦＣ１）およびフライングキャパシタｆｃ２の電圧検出値（ＦＣ２）に基づいて、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３の充放電に係る各スイッチ素子のオフ状態からオン状態に移行する際の遷移時間（スルーレート）を相対的に増加減することができる。電力変換装置は、部品パラメータのばらつきに起因する充放電に係るスイッチング時間のズレを、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３の各スイッチ素子のゲート電圧値の制御により調整することが可能になる。この結果、フランイングキャパシタを用いたマルチレベルの電力変換部１０の、部品パラメータのばらつきによる電圧変動が抑制可能になり、安定性が向上できる。
また、開示の技術の一形態においては、前記制御部は、前記第１フライングキャパシタの電圧検出値が第１電圧値を超え、前記交流電力の電流値が所定値を超える場合には、前
記第１キャパシタ回路の前記第２スイッチ素子（Ｓ１）および前記第１スイッチ素子（Ｓ３）のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを増加させるようにしてもよい。これにより、フライングキャパシタｆｃ１の電圧値が一定値（Ｅ）を超え、かつ、電流の流れが電力変換部１０から負荷５０側に向かう電流経路のときには、スイッチ素子Ｓ１およびＳ３のゲート端子に印加されるゲート電圧値が増加できる。あるいは、ゲート電圧値の勾配の度合いが増加できる。この結果、スイッチ素子Ｓ１およびＳ３の、オフ状態からオン状態に移行する際の遷移時間（スルーレート）を相対的に速めることが可能になり、フライングキャパシタｆｃ１の放電期間の長さを調整することが可能になる。
また、開示の技術の一形態においては、前記制御部は、前記第１フライングキャパシタの電圧検出値が第１電圧値を超え、前記交流電力の電流値が所定値以下の場合には、前記第１キャパシタ回路の前記第３スイッチ素子（Ｓ２）および前記第４スイッチ素子（Ｓ４）のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを増加させるようにしてもよい。これにより、フライングキャパシタｆｃ１の電圧値が一定値（Ｅ）を超え、かつ、電流の流れが負荷５０側から電力変換部１０に向かう電流経路のときには、スイッチ素子Ｓ２およびＳ４のゲート端子に印加されるゲート電圧値が増加できる。あるいは、ゲート電圧値の勾配の度合いが増加できる。この結果、スイッチ素子Ｓ２およびＳ４の、オフ状態からオン状態に移行する際の遷移時間を相対的に速めることが可能になり、フライングキャパシタｆｃ１の放電期間の長さを調整することが可能になる。
また、開示の技術の一形態においては、前記制御部は、前記第１フライングキャパシタの電圧検出値が第１電圧値以下であり、前記交流電力の電流値が所定値を超える場合には、前記第１キャパシタ回路の前記第２スイッチ素子（Ｓ１）および前記第１スイッチ素子（Ｓ３）のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを減少させるようにしてもよい。これにより、フライングキャパシタｆｃ１の電圧値が一定値（Ｅ）以下であり、かつ、電流の流れが電力変換部１０から負荷５０側に向かう電流経路のときには、スイッチ素子Ｓ１およびＳ３のゲート端子に印加されるゲート電圧値が減少できる。あるいは、ゲート電圧値の勾配の度合いが減少できる。この結果、スイッチ素子Ｓ１およびＳ３の、オフ状態からオン状態に移行する際の遷移時間を相対的に遅くすることが可能になり、フライングキャパシタｆｃ１の充電期間の長さを調整することが可能になる。
また、開示の技術の一形態においては、前記制御部は、前記第１フライングキャパシタの電圧検出値が第１電圧値以下であり、前記交流電力の電流値が所定値以下の場合には、前記第１キャパシタ回路の前記第３スイッチ素子（Ｓ２）および前記第４スイッチ素子（Ｓ４）のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを減少させるようにしてもよい。これにより、フライングキャパシタｆｃ１の電圧値が一定値（Ｅ）以下であり、かつ、電流の流れが負荷５０側から電力変換部１０に向かう電流経路のときには、スイッチ素子Ｓ２およびＳ４のゲート端子に印加されるゲート電圧値が減少できる。あるいは、ゲート電圧値の勾配の度合いが減少できる。この結果、スイッチ素子Ｓ２およびＳ４の、オフ状態からオン状態に移行する際の遷移時間を相対的に遅くすることが可能になり、フライングキャパシタｆｃ１の放電期間の長さを調整することが可能になる。
また、開示の技術の一形態においては、前記制御部は、前記第２フライングキャパシタの電圧検出値が第１電圧値を超え、前記交流電力の電流値が所定値を超える場合には、前記第２キャパシタ回路の前記第６スイッチ素子（Ｓ９）および前記第５スイッチ素子（Ｓ１１）のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲ
ート電圧値、または該ゲート電圧値の勾配の度合いを増加させるようにしてもよい。これにより、フライングキャパシタｆｃ２の電圧値が一定値（Ｅ）を超え、かつ、電流の流れが電力変換部１０から負荷５０側に向かう電流経路のときには、スイッチ素子Ｓ９およびＳ１１のゲート端子に印加されるゲート電圧値が増加できる。あるいは、ゲート電圧値の勾配の度合いが増加できる。この結果、スイッチ素子Ｓ９およびＳ１１の、オフ状態からオン状態に移行する際の遷移時間を相対的に速めることが可能になり、フライングキャパシタｆｃ２の充電期間の長さを調整することが可能になる。
また、開示の技術の一形態においては、前記制御部は、前記第２フライングキャパシタの電圧検出値が第１電圧値を超え、前記交流電力の電流値が所定値以下の場合には、前記第２キャパシタ回路の前記第７スイッチ素子（Ｓ１０）および前記第８スイッチ素子（Ｓ１２）のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを増加させるようにしてもよい。これにより、フライングキャパシタｆｃ２の電圧値が一定値（Ｅ）を超え、かつ、電流の流れが負荷側５０側から電力変換部１０に向かう電流経路のときには、スイッチ素子Ｓ１０およびＳ１２のゲート端子に印加されるゲート電圧値が増加できる。あるいは、ゲート電圧値の勾配の度合いが増加できる。この結果、スイッチ素子Ｓ１０およびＳ１２の、オフ状態からオン状態に移行する際の遷移時間を相対的に速めることが可能になり、フライングキャパシタｆｃ２の放電期間の長さを調整することが可能になる。
また、開示の技術の一形態においては、前記制御部は、前記第２フライングキャパシタの電圧検出値が第１電圧値以下であり、前記交流電力の電流値が所定値を超える場合には、前記第２キャパシタ回路の前記第６スイッチ素子（Ｓ９）および前記第５スイッチ素子（Ｓ１１）のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを減少させるようにしてもよい。これにより、フライングキャパシタｆｃ２の電圧値が一定値（Ｅ）以下であり、かつ、電流の流れが電力変換部１０から負荷側５０側に向かう電流経路のときには、スイッチ素子Ｓ９およびＳ１１のゲート端子に印加されるゲート電圧値が減少できる。あるいは、ゲート電圧値の勾配の度合いが減少できる。この結果、スイッチ素子Ｓ９およびＳ１１の、オフ状態からオン状態に移行する際の遷移時間を相対的に遅くすることが可能になり、フライングキャパシタｆｃ２の放電期間の長さを調整することが可能になる。
また、開示の技術の一形態においては、前記制御部は、前記第２フライングキャパシタの電圧検出値が第１電圧値以下であり、前記交流電力の電流値が所定値以下の場合には、前記第２キャパシタ回路の前記第７スイッチ素子（Ｓ１１）および前記第８スイッチ素子（Ｓ１２）のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを減少させるようにしてもよい。これにより、フライングキャパシタｆｃ２の電圧値が一定値（Ｅ）以下であり、かつ、電流の流れが負荷５０側から電力変換部１０に向かう電流経路のときには、スイッチ素子Ｓ１０およびＳ１２のゲート端子に印加されるゲート電圧値が減少できる。あるいは、ゲート電圧値の勾配の度合いが減少できる。この結果、スイッチ素子Ｓ１０およびＳ１２の、オフ状態からオン状態に移行する際の遷移時間（スルーレート）を相対的に遅くすることが可能になり、フライングキャパシタｆｃ２の充電期間の長さを調整することが可能になる。
また、開示の技術の他の一形態は、
制御部と、前記制御部からの制御指令に基づいて複数のスイッチ素子のドレイン端子とソース端子との間を導通または開放し、第１入力端子および第２入力端子に入力された直流電力を交流電力に変換して第１出力端子および第２出力端子から出力する電力変換部と、を有する電力変換装置の制御方法であって、
前記電力変換部は、
前記第１入力端子と前記第２入力端子との間に直列に接続された第１直流キャパシタおよび第２直流キャパシタとを有し、前記第１直流キャパシタの一端が前記第１入力端子と接続し、前記第２直流キャパシタの他端が前記第２入力端子と接続される直流キャパシタ回路と、
直列に接続された第１スイッチ素子、第２スイッチ素子、第３スイッチ素子および第４スイッチ素子と、前記第１スイッチ素子のソース端子と前記第２スイッチ素子のドレイン端子との接続点に一端が接続し、他端が前記３スイッチ素子のソース端子と前記第４スイッチ素子のドレイン端子との接続点とに接続された第１フライングキャパシタを有するとともに、前記第２スイッチ素子のソース端子と前記第３スイッチのドレイン端子との接続点に前記第２出力端子が接続される第１キャパシタ回路と、
直列に接続された第５スイッチ素子、第６スイッチ素子、第７スイッチ素子および第８スイッチ素子と、前記第５スイッチ素子のソース端子と前記第６スイッチ素子のドレイン端子との接続点に一端が接続し、他端が前記７スイッチ素子のソース端子と前記第８スイッチ素子のドレイン端子との接続点とに接続された第２フライングキャパシタを有するとともに、前記第６スイッチ素子のソース端子と前記第７スイッチのドレイン端子との接続点に前記第１出力端子が接続される第２キャパシタ回路と、
前記第１入力端と前記第２入力端との間に直列に接続された第９スイッチ素子、第１０スイッチ素子、第１１スイッチ素子および第１２スイッチ素子を有し、前記第９スイッチ素子のドレイン端子が前記第１入力端に接続され、前記第１２スイッチ素子のソース端子が前記第２入力端に接続される第１出力回路と、
前記第１入力端と前記第２入力端との間に直列に接続された第１３スイッチ素子、第１４スイッチ素子、第１５スイッチ素子および第１６スイッチ素子を有し、前記第１３スイッチ素子のドレイン端子が前記第１入力端に接続され、前記第１６スイッチ素子のソース端子が前記第２入力端に接続される第２出力回路と、を備え、
前記第１出力回路の前記第９スイッチ素子のソース端子と前記第１０スイッチ素子のドレイン端子との接続点は、前記第１キャパシタ回路の前記第１スイッチ素子のドレイン端子と接続し、前記第１１スイッチ素子のソース端子と前記第１２スイッチ素子のドレイン端子との接続点は、前記第１キャパシタ回路の前記第４スイッチ素子のソース端子に接続され、前記第１０スイッチ素子のソース端子と前記第１１スイッチ素子のドレイン端子との接続点は、前記直流キャパシタ回路の第１直流キャパシタと第２直流キャパシタとの接続点に接続され、
前記第２出力回路の前記第１３スイッチ素子のソース端子と前記第１４スイッチ素子のドレイン端子との接続点は、前記第２キャパシタ回路の前記第５スイッチ素子のドレイン端子と接続し、前記第１５スイッチ素子のソース端子と前記第１６スイッチ素子のドレイン端子との接続点は、前記第２キャパシタ回路の前記第８スイッチ素子のソース端子と接続し、前記第１４スイッチ素子のソース端子と前記第１５スイッチ素子のドレイン端子との接続点は、前記直流キャパシタ回路の第１直流キャパシタと第２直流キャパシタとの接続点に接続され、
前記制御部は、
前記第１フライングキャパシタの電圧検出値に基づいて、前記第１キャパシタ回路の前記第１スイッチ素子から前記第４スイッチ素子の中の制御対象になる該スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させるとともに、
前記第２フライングキャパシタの電圧検出値に基づいて、前記第２キャパシタ回路の前記第５スイッチ素子から前記第８スイッチ素子の中の制御対象になる該スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させる、
ことを実行する。
このような形態であっても、電力変換装置は、フライングキャパシタｆｃ１の電圧検出値（ＦＣ１）およびフライングキャパシタｆｃ２の電圧検出値（ＦＣ２）に基づいて、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３の充放電に係る各スイッチ素子のオフ状態からオン状態に移行する際の遷移時間（スルーレート）を相対的に増加減することができる。電力変換装置は、部品パラメータのばらつきに起因する充放電に係るスイッチング時間のズレを、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３の各スイッチ素子のゲート電圧値の制御により調整することが可能になる。この結果、フランイングキャパシタを用いたマルチレベルの電力変換部１０の、部品パラメータのばらつきによる電圧変動が抑制可能になり、安定性が向上できる。
本発明によれば、フランイングキャパシタを用いたマルチレベルの電力変換装置において、部品パラメータのばらつきによる電圧変動を抑制し、安定性を向上させる技術が提供できる。
本発明の実施例１に係る電力変換装置の概略構成を示すブロック図である。 本発明の実施例１に係る５レベルの電位により生成される交流電力を説明する図である。 本発明の実施例１に係るフライングキャパシタにおける充放電モードを説明する図である。 本発明の実施例１に係る電力変換部の各キャパシタにおける充放電状態を説明する図である。 本発明の実施例１に係るゲート電圧制御の一形態を説明する図である。 本発明の実施例１に係るゲート電圧制御の他の形態を説明する図である。 本発明の実施例１に係る制御部およびマイコンのハードウェア構成の一例を示す図である。 本発明の実施例１におけるゲート電圧制御処理の一例を示すフローチャートである。 本発明の実施例１に係るゲート電圧制御のシミュレーション結果の一例を示す図である。 本発明の実施例１における電圧Ｖｇｓの推移の一例を示す図である。
〔適用例〕
以下、本発明の適用例について、図面を参照しつつ説明する。
図１は、本発明の適用例に係る電力変換装置１の概略構成を示すブロック図である。図１には、直流電源Ｖ１から供給された直流電力を複数レベル（本実施例では５レベル）の電圧を用いて正弦波の電圧指令値に追従する交流電力に変換する電力変換部１０を備える電力変換装置が例示される。電力変換部１０には、直流キャパシタ回路１１と、第１フライングキャパシタ回路１２と、第２フライングキャパシタ回路１３と、第１出力回路１４と、第２出力回路１５とが含まれる。
本適用例に係る電力変換部１０は、第１フライングキャパシタ回路１２と、第２フライングキャパシタ回路１３と、第１出力回路１４と、第２出力回路１５とによる、アクティブ中性点クランプ形（Advanced Neutral-Point-Clamped、以下「ＡＮＰＣ方式」ともいう）のインバータ回路で構成される。ＡＮＰＣ方式のインバータ回路を採用する電力変換部１０においては、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２を「２Ｅ」
の電圧、フライングキャパシタｆｃ１およびフライングキャパシタｆｃ２を「Ｅ」の電圧に制御することで、５レベルの電位（４Ｅ、２Ｅ、０、－２Ｅ、－４Ｅ）が生成される。生成された５レベルの電位は、第１フライングキャパシタ回路１２、第２フライングキャパシタ回路１３、第１出力回路１４、第２出力回路１５を構成する各スイッチ素子の開閉（オン／オフ）を選択制御することで出力端子Ｔｐ３、Ｔｐ４に出力される。
直流キャパシタ回路１１は、入力端子Ｔｐ１と入力端子Ｔｐ２との間に直列に接続された第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２とを備える。第１直流キャパシタｄｃ１の一端は入力端子Ｔｐ１と接続し、第２直流キャパシタｄｃ２の、第１直流キャパシタｄｃ１との接続点の反対側の端子が入力端子Ｔｐ２に接続される。
第１フライングキャパシタ回路１２は、スイッチ素子Ｓ３、スイッチ素子Ｓ１、スイッチ素子Ｓ２、スイッチ素子Ｓ４の順に直列に接続された４つのスイッチ素子を有する。また、スイッチ素子Ｓ３のソース端子とスイッチ素子Ｓ１のドレイン端子とが接続される接続点に一端が接続され、他端がスイッチ素子Ｓ２のソース端子とスイッチ素子Ｓ４のドレイン端子とが接続される接続点に接続されるフライングキャパシタｆｃ１を備える。スイッチ素子Ｓ１のソース端子とスイッチ素子Ｓ２のドレイン端子とが接続される接続点は、電力変換部１０の出力端子Ｔｐ４に接続される。
第２フライングキャパシタ回路１３は、スイッチ素子Ｓ１１、スイッチ素子Ｓ９、スイッチ素子Ｓ１０、スイッチ素子Ｓ１２の順に直列に接続された４つのスイッチ素子を有する。また、一端がスイッチ素子Ｓ１１のソース端子とスイッチ素子Ｓ９のドレイン端子とが接続される接続点に接続され、他端がスイッチ素子Ｓ１０のソース端子とスイッチ素子Ｓ１２のドレイン端子とが接続される接続点に接続されるフライングキャパシタｆｃ２を備える。スイッチ素子Ｓ９のソース端子とスイッチ素子Ｓ１０のドレイン端子とが接続される接続点は、電力変換部１０の出力端子Ｔｐ３に接続される。
第１出力回路１４は、スイッチ素子Ｓ５、スイッチ素子Ｓ６、スイッチ素子Ｓ７、スイッチ素子Ｓ８が順に直列に接続された４つのスイッチ素子を有し、スイッチ素子Ｓ５のドレイン端子は入力端子Ｔｐ１と接続し、スイッチ素子Ｓ８のソース端子は入力端子Ｔｐ２と接続される。第２出力回路１５は、スイッチ素子Ｓ１３、スイッチ素子Ｓ１４、スイッチ素子Ｓ１５、スイッチ素子Ｓ１６が順に直列に接続された４つのスイッチ素子を有し、スイッチ素子Ｓ１３のドレイン端子は入力端子Ｔｐ１と接続し、スイッチ素子Ｓ１６のソース端子は入力端子Ｔｐ２と接続される。
第１出力回路１４の、スイッチ素子Ｓ６のソース端子とスイッチ素子Ｓ７のドレイン端子とが接続される接続点は、直流キャパシタ回路１１の、第１直流キャパシタｄｃ１と第２直流キャパシタｄｃ２との接続点に接続される。第２出力回路１５の、スイッチ素子Ｓ１４のソース端子とスイッチ素子Ｓ１５のドレイン端子とが接続される接続点は、直流キャパシタ回路１１の、第１直流キャパシタｄｃ１と第２直流キャパシタｄｃ２との接続点に接続される。
そして、第１フライングキャパシタ回路１２のスイッチ素子Ｓ３のドレイン端子は、第１出力回路１４の、スイッチ素子Ｓ５のソース端子とスイッチ素子Ｓ６のドレイン端子とが接続される接続点に接続される。第１フライングキャパシタ回路１２のスイッチ素子Ｓ４のソース端子は、第１出力回路１４の、スイッチ素子Ｓ７のソース端子とスイッチ素子Ｓ８のドレイン端子とが接続される接続点に接続される。また、第２フライングキャパシタ回路１３のスイッチ素子Ｓ１１のドレイン端子は、第２出力回路１５の、スイッチ素子Ｓ１３のソース端子とスイッチ素子Ｓ１４のドレイン端子とが接続される接続点に接続される。第２フライングキャパシタ回路１３のスイッチ素子Ｓ１０のソース端子は、第２出力回路１５の、スイッチ素子Ｓ１５のソース端子とスイッチ素子Ｓ１６のドレイン端子と
が接続される接続点に接続される。
図２から図４に示すように、図３（ａ）から（ｄ）のスイッチングパターンに係る時間が同じであれば、フライングキャパシタｆｃ１およびｆｃ２、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２の電圧は一定になる。例えば、フライングキャパシタｆｃ１およびｆｃ２の電圧は「Ｅ」、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２の電圧は「２Ｅ」となる。しかしながら、第１フライングキャパシタ回路１２、第２フライングキャパシタ回路１３、第１出力回路１４、第２出力回路１５のそれぞれを構成する部品パラメータのばらつきが存在する。例えば、各回路を構成するスイッチ素子の浮遊容量や抵抗がばらつくため、スイッチング時間にずれが生じることになる。スイッチング時間にずれが生じる場合には、電力変換部１０から出力される電圧が変動する虞があった。
図５から図１０に示すように、本適用例に係る電力変換装置１は、フライングキャパシタｆｃ１およびｆｃ２の充放電に係る各スイッチ素子のスイッチングを制御することで、部品パラメータのばらつきによる電圧変動を抑制する。具体的には、電力変換装置１の制御部３０は、フライングキャパシタｆｃ１の充放電に係るスイッチ素子（Ｓ１からＳ４）の開閉（オン／オフ）制御に関するゲート電圧を、フライングキャパシタｆｃ１の電圧値に応じて増加または減少させることで、フライングキャパシタｆｃ１の電圧制御を行う。同様にして、制御部３０は、フライングキャパシタｆｃ２の充放電に係るスイッチ素子（Ｓ９からＳ１２）の開閉制御に関するゲート電圧を、フライングキャパシタｆｃ１の電圧値に応じて増加または減少させることで、フライングキャパシタｆｃ２の電圧制御を行う。この結果、スイッチ素子のゲート端子に印加するゲート電圧を増加させることでオフ状態からオン状態に移行する際の遷移時間（スルーレート）を相対的に速め、ゲート電圧を減少させることでオフ状態からオン状態に移行する遷移時間を相対的に遅らせることが可能になる。本適用例によれば、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３を構成する各スイッチ素子のゲート電圧値の制御により調整することが可能になる。本適用例の電力変換装置１によれば、フランイングキャパシタを用いたマルチレベルの電力変換部１０の、部品パラメータのばらつきによる電圧変動が抑制可能になり、安定性が向上できる。
〔実施例１〕
以下では、本発明の具体的な実施の形態について、図面を用いてより詳細に説明する。
＜装置構成＞
図１は、本発明の実施例に係る電力変換装置１の概略構成を示すブロック図である。電力変換装置１は、太陽光発電装置や蓄電池、燃料電池等を構成に含み、商用の電力系統に連系して運用される分散型電源システムのパワーコンディショナを構成する。分散型電源システムの太陽光発電装置や蓄電池、燃料電池等の分散型電源は、それぞれに各分散型電源の出力を制御可能なＤＣ／ＤＣコンバータに接続され、直流電源Ｖ１を構成する。電力変換装置１は、直流電源Ｖ１から供給される直流電力を交流電力に変換し、変換後の交流電力を負荷５０や連系する電力系統に出力する。以下では、交流電力の出力対象を負荷５０として説明する。電力変換装置１は、入力端子Ｔｐ１およびＴｐ２を介して当該電力変換装置とＤＣ／ＤＣコンバータとの間を接続する直流バスに接続される。図１においては、入力端子Ｔｐ１は直流バスの正側バスに接続され、入力端子Ｔｐ２は直流バスの負側バスに接続されている。
電力変換装置１は、電力変換部１０と、フィルタ部２０と、制御部３０とを構成に含む。電力変換部１０は、直流電源Ｖ１から供給された直流電力を複数レベル（本実施例では５レベル）の電圧を用いて正弦波の電圧指令値に追従する交流電力に変換する。電力変換
部１０によって変換された交流電力は、出力端子Ｔｐ３およびＴｐ４を通じてフィルタ部２０に出力される。電力変換部１０は、直流キャパシタ回路１１と、第１フライングキャパシタ回路１２と、第２フライングキャパシタ回路１３と、第１出力回路１４と、第２出力回路１５と、を含む。本実施例においては、「直流キャパシタ回路１１」は「直流キャパシタ回路」の一例に相当し、「第１フライングキャパシタ回路１２」は「第１キャパシタ回路」、「第２フライングキャパシタ回路１３」は「第２キャパシタ回路」の一例に相当する。
直流キャパシタ回路１１は、入力端子Ｔｐ１と入力端子Ｔｐ２との間に直列に接続された第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２とを備える。第１直流キャパシタｄｃ１の一端は入力端子Ｔｐ１と接続し、第２直流キャパシタｄｃ２の、第１直流キャパシタｄｃ１との接続点の反対側の端子が入力端子Ｔｐ２に接続される。第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２により、入力端子Ｔｐ１とＴｐ２との間に入力される直流電力の電圧（４Ｅ）は等分に分圧され、図１に示すようにそれぞれのキャパシタ電圧が「２Ｅ」となる。また、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２は、電力変換回路１０内で生じるサージ電圧を抑制するスナバ機能を有する。本実施例においては、「第１直流キャパシタｄｃ１」は「第１直流キャパシタ」の一例に相当し、「第２直流キャパシタｄｃ２」は「第２直流キャパシタ」の一例に相当する。
第１フライングキャパシタ回路１２は、スイッチ素子Ｓ１と、スイッチ素子Ｓ２と、スイッチ素子Ｓ３と、スイッチ素子Ｓ４と、キャパシタｆｃ１（以下、「フライングキャパシタｆｃ１」ともいう）とを構成に含む。本実施例においては、「スイッチ素子Ｓ１」は「第２スイッチ素子」の一例に相当し、「スイッチ素子Ｓ２」は「第３スイッチ素子」の一例に相当し、「スイッチ素子Ｓ３」は「第１スイッチ素子」の一例に相当し、「スイッチ素子Ｓ４」は「第４スイッチ素子」の一例に相当する。また、実施例の、「キャパシタｆｃ１」は「第１フライングキャパシタ」の一例に相当する。
第１フライングキャパシタ回路１２を構成するスイッチ素子Ｓ１からＳ４は、例えば、ＮチャンネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）
であり、ドレイン端子－ソース端子間に接続されたダイオードを有する。ダイオードのアノードはＮチャンネルのＭＯＳＦＥＴのソース端子に接続され、カソードはドレイン端子に接続される。第１フライングキャパシタ回路１２を構成するスイッチ素子Ｓ１からＳ４は、図１に示すように、スイッチ素子Ｓ３、スイッチ素子Ｓ１、スイッチ素子Ｓ２、スイッチ素子Ｓ４の順に直列に接続される。そして、フライングキャパシタｆｃ１の一端は、スイッチ素子Ｓ３のソース端子とスイッチ素子Ｓ１のドレイン端子とが接続される接続点に接続され、他端は、スイッチ素子Ｓ２のソース端子とスイッチ素子Ｓ４のドレイン端子とが接続される接続点に接続される。スイッチ素子Ｓ１のソース端子とスイッチ素子Ｓ２のドレイン端子とが接続される接続点は、電力変換部１０の出力端子Ｔｐ４に接続される。本実施例の、「出力端子Ｔｐ４」は「第２出力端子」の一例に相当する。
第２フライングキャパシタ回路１３は、スイッチ素子Ｓ９と、スイッチ素子Ｓ１０と、スイッチ素子Ｓ１１と、スイッチ素子Ｓ１２と、キャパシタｆｃ２（以下、「フライングキャパシタｆｃ２」ともいう）とを構成に含む。本実施例においては、「スイッチ素子Ｓ９」は「第６スイッチ素子」の一例に相当し、「スイッチ素子Ｓ１０」は「第７スイッチ素子」の一例に相当し、「スイッチ素子Ｓ１１」は「第５スイッチ素子」の一例に相当し、「スイッチ素子Ｓ１２」は「第８スイッチ素子」の一例に相当する。また、本実施例の、「キャパシタｆｃ２」は「第２フライングキャパシタ」の一例に相当する。
第２フライングキャパシタ回路１３を構成するスイッチ素子Ｓ９からＳ１２は、第１フライングキャパシタ回路１２を構成するスイッチ素子と同様である。すなわち、ドレイン
端子－ソース端子間にダイオードが接続されたＮチャンネルのＭＯＳＦＥＴで構成される。第２フライングキャパシタ回路１３を構成するスイッチ素子Ｓ９からＳ１２は、図１に示すように、スイッチ素子Ｓ１１、スイッチ素子Ｓ９、スイッチ素子Ｓ１０、スイッチ素子Ｓ１２の順に直列に接続される。そして、フライングキャパシタｆｃ２の一端は、スイッチ素子Ｓ１１のソース端子とスイッチ素子Ｓ９のドレイン端子とが接続される接続点に接続され、他端は、スイッチ素子Ｓ１０のソース端子とスイッチ素子Ｓ１２のドレイン端子とが接続される接続点に接続される。スイッチ素子Ｓ９のソース端子とスイッチ素子Ｓ１０のドレイン端子とが接続される接続点は、電力変換部１０の出力端子Ｔｐ３に接続される。本実施例の、「出力端子Ｔｐ３」は「第１出力端子」の一例に相当する。
第１出力回路１４は、スイッチ素子Ｓ５と、スイッチ素子Ｓ６と、スイッチ素子Ｓ７と、スイッチ素子Ｓ８とを構成に含む。各スイッチ素子Ｓ５からＳ８は、第１フライングキャパシタ回路１２を構成するスイッチ素子と同様であり、ＮチャンネルのＭＯＳＦＥＴのソース端子にアノードが接続し、ドレイン端子にカソードが接続されたダイオードを有する。スイッチ素子Ｓ５からスイッチ素子Ｓ８は、図１に示すように、スイッチ素子Ｓ５、スイッチ素子Ｓ６、スイッチ素子Ｓ７、スイッチ素子Ｓ８の順に直列に接続され、スイッチ素子Ｓ５のドレイン端子は入力端子Ｔｐ１と接続し、スイッチ素子Ｓ８のソース端子は入力端子Ｔｐ２と接続される。本実施例においては、「スイッチ素子Ｓ５」は「第９スイッチ素子」の一例に相当し、「スイッチ素子Ｓ６」は「第１０スイッチ素子」の一例に相当し、「スイッチ素子Ｓ７」は「第１１スイッチ素子」の一例に相当し、「スイッチ素子Ｓ８」は「第１２スイッチ素子」の一例に相当する。
第２出力回路１５は、スイッチ素子Ｓ１３と、スイッチ素子Ｓ１４と、スイッチ素子Ｓ１５と、スイッチ素子Ｓ１６とを構成に含む。各スイッチ素子Ｓ１３からＳ１６は、第１フライングキャパシタ回路１２を構成するスイッチ素子と同様であり、ＮチャンネルのＭＯＳＦＥＴのソース端子にアノードが接続し、ドレイン端子にカソードが接続されたダイオードを有する。スイッチ素子Ｓ１３からスイッチ素子Ｓ１６は、図１に示すように、スイッチ素子Ｓ１３、スイッチ素子Ｓ１４、スイッチ素子Ｓ１５、スイッチ素子Ｓ１６の順に直列に接続され、スイッチ素子Ｓ１３のドレイン端子は入力端子Ｔｐ１と接続し、スイッチ素子Ｓ１６のソース端子は入力端子Ｔｐ２と接続される。本実施例においては、「スイッチ素子Ｓ１３」は「第１３スイッチ素子」の一例に相当し、「スイッチ素子Ｓ１４」は「第１４スイッチ素子」の一例に相当し、「スイッチ素子Ｓ１５」は「第１５スイッチ素子」の一例に相当し、「スイッチ素子Ｓ１６」は「第１６スイッチ素子」の一例に相当する。
第１出力回路１４の、スイッチ素子Ｓ６のソース端子とスイッチ素子Ｓ７のドレイン端子とが接続される接続点は、直流キャパシタ回路１１の、第１直流キャパシタｄｃ１と第２直流キャパシタｄｃ２との接続点に接続される。同様にして、第２出力回路１５の、スイッチ素子Ｓ１４のソース端子とスイッチ素子Ｓ１５のドレイン端子とが接続される接続点は、直流キャパシタ回路１１の、第１直流キャパシタｄｃ１と第２直流キャパシタｄｃ２との接続点に接続される。
第１フライングキャパシタ回路１２のスイッチ素子Ｓ３のドレイン端子は、第１出力回路１４の、スイッチ素子Ｓ５のソース端子とスイッチ素子Ｓ６のドレイン端子とが接続される接続点に接続される。第１フライングキャパシタ回路１２のスイッチ素子Ｓ４のソース端子は、第１出力回路１４の、スイッチ素子Ｓ７のソース端子とスイッチ素子Ｓ８のドレイン端子とが接続される接続点に接続される。
同様にして、第２フライングキャパシタ回路１３のスイッチ素子Ｓ１１のドレイン端子は、第２出力回路１５の、スイッチ素子Ｓ１３のソース端子とスイッチ素子Ｓ１４のドレイン端子とが接続される接続点に接続される。第２フライングキャパシタ回路１３のスイッチ素子Ｓ１２のソース端子は、第２出力回路１５の、スイッチ素子Ｓ１５のソース端子
とスイッチ素子Ｓ１６のドレイン端子とが接続される接続点に接続される。
このように、本実施例に係る電力変換部１０は、第１フライングキャパシタ回路１２と、第２フライングキャパシタ回路１３と、第１出力回路１４と、第２出力回路１５とによる、アクティブ中性点クランプ形（Advanced Neutral-Point-Clamped、以下「ＡＮＰＣ方式」ともいう）のインバータ回路で構成される。ＡＮＰＣ方式のインバータ回路を採用する本実施例の電力変換部１０においては、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２を「２Ｅ」の電圧、フライングキャパシタｆｃ１およびフライングキャパシタｆｃ２を「Ｅ」の電圧に制御することで、５レベルの電位（４Ｅ、２Ｅ、０、－２Ｅ、－４Ｅ）が生成される。生成された５レベルの電位は、第１フライングキャパシタ回路１２、第２フライングキャパシタ回路１３、第１出力回路１４、第２出力回路１５を構成する各スイッチ素子の開閉（オン／オフ）を選択制御することで出力端子Ｔｐ３、Ｔｐ４に出力される。なお、本実施例においては、各スイッチ素子の“開”状態は、ドレイン端子とソース端子との間が開放される“オフ”状態を表し、“閉”状態は、ドレイン端子とソース端子との間が導通される“オン”状態を表す。
また、本実施例に係る電力変換部１０は、第１フライングキャパシタ回路１２のスイッチ素子Ｓ１のソース端子とスイッチ素子Ｓ２のドレイン端子とが接続される接続点と、第２フライングキャパシタ回路１３のスイッチ素子Ｓ９のソース端子とスイッチ素子Ｓ１０のドレイン端子とが接続される接続点とを通じて、生成された５レベルの電位による交流電力を負荷５０や連系する電力系統に出力できる。したがって、本実施例に係る電力変換装置１の出力側に接続される負荷５０等の機器や、直流バスを通じて接続された直流電源Ｖ１を構成する機器との間の、基準電位（ＧＮＤ）を通じて流れ込むコモンモードの抑制が可能になる。つまり、フライングキャパシタｆｃ１の電圧値、フライングキャパシタｆｃ２の電圧値、第１直流キャパシタｄｃ１の電圧値、第２直流キャパシタｄｃ２の電圧値が所望の値から外れるほど、コモンモードノイズは悪化し、所望の値に近付くほど、コモンモードノイズは低減されることになる。
フィルタ部２０は、インダクタ２０ａと、インダクタ２０ｂと、キャパシタ２０ｃとを構成に含む。インダクタ２０ａの一端は出力端子Ｔｐ４と接続し、他端はキャパシタ２０ｃの一端と接続される。また、インダクタ２０ｂの一端は出力端子Ｔｐ３と接続し、他端はキャパシタ２０ｃの他端と接続される。フィルタ部２０は、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３から出力される交流電力の高調波成分を低減させて、当該交流電力を電力変換装置１と接続される負荷５０や連系される電力系統に出力する。フィルタ部２０においては、電力変換部１０で生成されて負荷５０側に出力される交流電力の出力電流値ｉｏ、出力電圧値ｖｏ（キャパシタ２０ｃの印加電圧）がそれぞれ電流センサおよび電圧センサを通じて計測される。
制御部３０は、プロセッサ（ＣＰＵ等）、メモリ、ゲートドライバ回路３１を含むゲートドライバ、通信インタフェース回路等を含んで構成されるユニットである。ゲートドライバ回路３１は、後述するように、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３を構成するスイッチ素子（Ｓ１からＳ４、Ｓ９からＳ１２）のゲート電圧を制御する専用のゲートドライバ回路である。本実施例の電力変換部１０においては、ゲートドライバ回路３１を通じて制御されたゲート電圧により、制御対象の各スイッチ素子の開閉（オン／オフ）が制御される。
制御部３０には、電力変換部１０に設けられた各種のセンサ（電圧センサ、電流センサ）、フィルタ部２０等に設けられた電流センサ、電圧センサの出力が入力される。また、制御部３０から、電力変換部１０を構成する各スイッチ素子の開閉（オン／オフ）を制御する制御信号が出力される。制御部では、上記各種のセンサを通じて検出された情報に基
づいて、スイッチ素子Ｓ１からＳ１６の開閉を制御することで、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２の電圧値が「２Ｅ」、フライングキャパシタｆｃ１およびフライングキャパシタｆｃ２の電圧値が「Ｅ」となるように制御される。同様にして、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２、フライングキャパシタｆｃ１およびフライングキャパシタｆｃ２にクランプされた電圧値を、スイッチ素子Ｓ１からＳ１６の開閉を選択して充放電させることで、５レベルの電位（４Ｅ、２Ｅ、０、－２Ｅ、－４Ｅ）を生成する。生成された５レベルの電位は、例えば、キャリア比較方式によるＰＷＭ（Pulse Width Modulation）変調が行われ、各スイッチ素子の開閉を選択する制御パターンに基づいて正弦波の電圧指令値に追従した加減算が行われ、出力端子Ｔｐ３およびＴｐ４に出力される。
図２は、５レベルの電位により生成される交流電力を説明する図である。図２（１）には、５レベルの電位により生成される交流電力波形を示すグラフが例示され、図２（２）には、生成された電位２Ｅを出力する場合のスイッチングパターンが例示される。図２（１）において、縦軸は電力変換部１０の出力電圧を表し、横軸は時間経過を表す。出力電圧“Ｖｏ”はフィルタ部２０に入力される交流電圧を表し、出力電圧“Ｖｇ”は負荷５０に入力される交流電圧を表す。なお、図２（１）における“Ｖｇ（＝Ｖｇｍ・ｓｉｎθ）”のグラフは、正弦波の電圧指令値の推移を表し、“ｍ”は変調率を表す。図２においては、“Ｖｇｍ＝４Ｅ・ｍ”となる。
図２（１）に示すように、丸囲み２の区間では、電圧値が正弦波の電圧指令値に追従するように電位“０”と“２Ｅ”との間でＰＷＭ変調が行われる。同様にして、丸囲み１の区間では電位“２Ｅ”と“４Ｅ”、丸囲み４の区間では電位“０”と“－２Ｅ”、丸囲み３の区間では電位“－２Ｅ”と“－４Ｅ”との間で、電圧値が正弦波の電圧指令値に追従するようにＰＷＭ変調が行われる。制御部３０は、電圧値が正弦波の電圧指令値に追従するように各区間で生成された交流電力を出力するためのスイッチングパターンに基づいて、出力端子Ｔｐ３およびＴｐ４に出力する。ここで、スイッチングパターンとは、それぞれの区間において変調された電圧値を正弦波の電圧指令値に追従して出力するための、導通または開放するスイッチ素子の組合せである。制御部３０は、それぞれの区間に応じて開閉するスイッチ素子を選択して当該スイッチ素子の導通または開放を制御することで、フライングキャパシタｆｃ１およびｆｃ２の充放電を制御する。なお、フライングキャパシタｆｃ１およびｆｃ２のエネルギーは、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２に充電されたエネルギーを通じて充電される。
図２（２）において、太実線で表された矢印は、２Ｅ出力時の電流が流れる経路を表す。図２（２）に示すように電位２Ｅを出力する場合では、太実線の矢印で表された経路上の各スイッチ素子が導通される。すなわち、第１出力回路１４を構成するスイッチ素子Ｓ７のドレイン端子とソース端子が導通する。そして、第１フライングキャパシタ回路１２を構成するスイッチ素子Ｓ４およびスイッチ素子Ｓ１のドレイン端子とソース端子が導通する。また、第２出力回路１５を構成するスイッチ素子Ｓ１６のドレイン端子とソース端子が導通し、第２フライングキャパシタ回路１３を構成するスイッチ素子Ｓ１２およびスイッチ素子Ｓ９のドレイン端子とソース端子が導通する。制御部３０は、上記各スイッチ素子のゲート端子の動作電圧をオン状態に移行させ、スイッチ素子Ｓ７と、スイッチ素子Ｓ４と、スイッチ素子Ｓ１と、スイッチ素子Ｓ１６と、スイッチ素子Ｓ１２、スイッチ素子Ｓ９のドレイン端子とソース端子間を導通させる。この結果、第１フライングキャパシタ回路１２のフライングキャパシタｆｃ１に充電されたエネルギーが放電され、第２フライングキャパシタ回路１３のフライングキャパシタｆｃ２にエネルギーが充電される。そして、第２直流キャパシタｄｃ２の端子間に係る電位「２Ｅ」が、第１フライングキャパシタ回路１２のスイッチ素子Ｓ１のソース端子に接続された出力端子Ｔｐ４と、第２フライングキャパシタ回路１３のスイッチ素子Ｓ９のソース端子に接続された出力端子Ｔｐ３
とを通じてフィルタ回路２０に出力される。つまり、第２直流キャパシタｄｃ２の電圧値を「ＶＤＣ２」、フライングキャパシタｆｃ１に充電されたエネルギーを「ＶＦＣ１」、フライングキャパシタｆｃ２に充電されたエネルギーを「ＶＦＣ２」、とすると、フィルタ回路２０で検出される出力電圧値「ｖｏ」は、｛ＶＤＣ２＋ＶＦＣ１－ＶＦＣ２｝として表すことができる。
図３は、フライングキャパシタｆｃ１、ｆｃ２における充放電モードを説明する図である。図３においても、太実線で表された矢印は電流の流れる経路を表す。第１フライングキャパシタ回路１２においては、フライングキャパシタｆｃ１を充放電させるための２種類の電流経路が存在する。第２フライングキャパシタ回路１３においても、フライングキャパシタｆｃ２を充放電させるための２種類の電流経路が存在する。このため、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３を構成に含む電力変換部１０においては、図３（ａ）から（ｄ）に示される４種類のスイッチングパターンが存在する。本実施例の電力変換部１０においては、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３と、第１出力回路１４および第２出力回路１５の各回路を構成するスイッチング素子Ｓ１からＳ１６のオン／オフ状態を制御することで、正弦波の電圧指令値に追従する電圧が出力される。なお、図３（ａ）から（ｄ）において、丸囲みされたスイッチ素子は、ドレイン端子－ソース端子間が導通されたオン状態を表す。また、図３（ａ）、（ｂ）では、電流の流れが電力変換部１０側から負荷５０に向かう流れとなり、図３（ｃ）、（ｄ）では、電流の流れが負荷５０側から電力変換部１０へ向かう流れとなる。
図３（ａ）に示すスイッチングパターンでは、第１フライングキャパシタ回路１２のスイッチ素子Ｓ３およびスイッチ素子Ｓ２のドレイン端子－ソース端子間が導通し、オン状態になる。また、第１出力回路１４のスイッチ素子Ｓ５およびスイッチ素子Ｓ７のドレイン端子－ソース端子間が導通し、オン状態になる。第２フライングキャパシタ回路１３においては、スイッチ素子Ｓ１１およびスイッチ素子Ｓ１０のドレイン端子－ソース端子間が導通し、オン状態になる。また、第２出力回路１５では、スイッチ素子Ｓ１４およびスイッチ素子Ｓ１６のドレイン端子－ソース端子間が導通し、オン状態になる。この結果、第１直流キャパシタｄｃ１の高電位側に接続されたスイッチ素子Ｓ５のドレイン端子、および、第１直流キャパシタｄｃ１の低電位側に接続されたスイッチ素子Ｓ１４のソース端子を通じて、負荷５０側に向かう電流経路が形成される。すなわち、スイッチ素子Ｓ５→スイッチ素子Ｓ３→フライングキャパシタｆｃ１→スイッチ素子Ｓ２→負荷５０→スイッチ素子Ｓ１０→フライングキャパシタｆｃ２→スイッチ素子Ｓ１１→スイッチ素子Ｓ１４の経路で、第１直流キャパシタｄｃ１の高電位側から低電位側に向かう電流経路が形成される。当該スイッチングパターンにより、フライングキャパシタｆｃ１が充電され、フライングキャパシタｆｃ２が放電される。
図３（ｂ）に示すスイッチングパターンでは、第１フライングキャパシタ回路１２のスイッチ素子Ｓ１およびスイッチ素子Ｓ４のドレイン端子－ソース端子間が導通し、オン状態になる。また、第１出力回路１４のスイッチ素子Ｓ５およびスイッチ素子Ｓ７のドレイン端子－ソース端子間が導通し、オン状態になる。第２フライングキャパシタ回路１３においては、スイッチ素子Ｓ９およびスイッチ素子Ｓ１２のドレイン端子－ソース端子間が導通し、オン状態になる。また、第２出力回路１５では、スイッチ素子Ｓ１４およびスイッチ素子Ｓ１６のドレイン端子－ソース端子間が導通し、オン状態になる。この結果、第２直流キャパシタｄｃ２の高電位側に接続されたスイッチ素子Ｓ７のドレイン端子、および、第２直流キャパシタｄｃ２の低電位側に接続されたスイッチ素子Ｓ１６のソース端子を通じて、負荷５０側に向かう電流経路が形成される。すなわち、スイッチ素子Ｓ７→スイッチ素子Ｓ４→フライングキャパシタｆｃ１→スイッチ素子Ｓ１→負荷５０→スイッチ素子Ｓ９→フライングキャパシタｆｃ２→スイッチ素子Ｓ１２→スイッチ素子Ｓ１６の経
路で、第２直流キャパシタｄｃ２の高電位側から低電位側に向かう電流経路が形成される。当該スイッチングパターンにより、フライングキャパシタｆｃ１が放電され、フライングキャパシタｆｃ２が充電される。
図３（ｃ）に示すスイッチングパターンでは、第１フライングキャパシタ回路１２のスイッチ素子Ｓ３およびスイッチ素子Ｓ２のドレイン端子－ソース端子間が導通し、オン状態になる。また、第１出力回路１４のスイッチ素子Ｓ６およびスイッチ素子Ｓ８のドレイン端子－ソース端子間が導通し、オン状態になる。第２フライングキャパシタ回路１３においては、スイッチ素子Ｓ１１およびスイッチ素子Ｓ１０のドレイン端子－ソース端子間が導通し、オン状態になる。また、第２出力回路１５では、スイッチ素子Ｓ１３およびスイッチ素子Ｓ１５のドレイン端子－ソース端子間が導通し、オン状態になる。この結果、第１直流キャパシタｄｃ１の高電位側に接続されたスイッチ素子Ｓ１６のドレイン端子、および、第１直流キャパシタｄｃ１の低電位側に接続されたスイッチ素子Ｓ６のソース端子を通じて、負荷５０側から電力変換部１０に向かう電流経路が形成される。すなわち、スイッチ素子Ｓ１３→スイッチ素子Ｓ１１→フライングキャパシタｆｃ２→スイッチ素子Ｓ１０→負荷５０→スイッチ素子Ｓ２→フライングキャパシタｆｃ１→スイッチ素子Ｓ３→スイッチ素子Ｓ６の経路で、第１直流キャパシタｄｃ１の高電位側から低電位側に向かう電流経路が形成される。当該スイッチングパターンにより、フライングキャパシタｆｃ２が充電され、フライングキャパシタｆｃ１が放電される。
図３（ｄ）に示すスイッチングパターンでは、第１フライングキャパシタ回路１２のスイッチ素子Ｓ１およびスイッチ素子Ｓ４のドレイン端子－ソース端子間が導通し、オン状態になる。また、第１出力回路１４のスイッチ素子Ｓ６およびスイッチ素子Ｓ８のドレイン端子－ソース端子間が導通し、オン状態になる。第２フライングキャパシタ回路１３においては、スイッチ素子Ｓ９およびスイッチ素子Ｓ１２のドレイン端子－ソース端子間が導通し、オン状態になる。また、第２出力回路１５では、スイッチ素子Ｓ１３およびスイッチ素子Ｓ１５のドレイン端子－ソース端子間が導通し、オン状態になる。この結果、第２直流キャパシタｄｃ２の高電位側に接続されたスイッチ素子Ｓ１５のドレイン端子、および、第２直流キャパシタｄｃ２の低電位側に接続されたスイッチ素子Ｓ８のソース端子を通じて、負荷５０側から電力変換部１０に向かう電流経路が形成される。すなわち、スイッチ素子Ｓ１５→スイッチ素子Ｓ１２→フライングキャパシタｆｃ２→スイッチ素子Ｓ９→負荷５０→スイッチ素子Ｓ１→フライングキャパシタｆｃ１→スイッチ素子Ｓ４→スイッチ素子Ｓ８の経路で、第２直流キャパシタｄｃ２の高電位側から低電位側に向かう電流経路が形成される。当該スイッチングパターンにより、フライングキャパシタｆｃ２放電され、フライングキャパシタｆｃ１が充電される。
図４は、図３に示す各スイッチングパターンと電力変換部１０に含まれる各キャパシタとの充放電状態を説明する図である。図４のＴｂ１には、図３で説明した（ａ）から（ｄ）のスイッチングパターンと、フライングキャパシタｆｃ１およびｆｃ２、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２の充放電状態を表すテーブルが例示される。図４のＴｂ１に示すように、図３（ａ）のスイッチングパターンでは、フライングキャパシタｆｃ１が充電され、フライングキャパシタｆｃ２が放電される。また、第１直流キャパシタｄｃ１が放電され、第２直流キャパシタｄｃ２が充電される。図３（ｂ）のスイッチングパターンでは、フライングキャパシタｆｃ１が放電され、フライングキャパシタｆｃ２が充電され、第１直流キャパシタｄｃ１が充電され、第２直流キャパシタｄｃ２が放電される。同様にして、図３（ｃ）のスイッチングパターンでは、フライングキャパシタｆｃ１が放電され、フライングキャパシタｆｃ２が充電され、第１直流キャパシタｄｃ１が放電され、第２直流キャパシタｄｃ２が充電される。図３（ｄ）のスイッチングパターンでは、フライングキャパシタｆｃ１が充電され、フライングキャパシタｆｃ２が放電され、第１直流キャパシタｄｃ１が充電され、第２直流キャパシタｄｃ２が放電される。
図４に示すように、図３（ａ）から（ｄ）のスイッチングパターンに係る時間が同じであれば、フライングキャパシタｆｃ１およびｆｃ２、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２の電圧は一定になる。例えば、フライングキャパシタｆｃ１およびｆｃ２の電圧は「Ｅ」、第１直流キャパシタｄｃ１および第２直流キャパシタｄｃ２の電圧は「２Ｅ」となる。しかしながら、第１フライングキャパシタ回路１２、第２フライングキャパシタ回路１３、第１出力回路１４、第２出力回路１５のそれぞれを構成する部品パラメータのばらつきが存在する。例えば、各回路を構成するスイッチ素子の浮遊容量や抵抗がばらつくため、スイッチング時間にずれが生じることになる。第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３を構成する各スイッチ素子にスイッチング時間のずれが生じる場合には、ライングキャパシタｆｃ１およびｆｃ２に関する充放電が相対的に変動することになり、負荷側に出力される電圧の変動を招く虞があった。また、フライングキャパシタｆｃ１の電圧値、フライングキャパシタｆｃ２の電圧値、第１直流キャパシタｄｃ１の電圧値、第２直流キャパシタｄｃ２の電圧値が所望の値から外れるほど、コモンモードノイズは悪化し、所望の値に近付くほど、コモンモードノイズは低減されることになる。
本実施例に係る電力変換装置１は、フライングキャパシタｆｃ１およびｆｃ２の充放電に係る各スイッチ素子のスイッチングを制御することで、部品パラメータのばらつきによる電圧変動を抑制する。具体的には、電力変換装置１の制御部３０は、フライングキャパシタｆｃ１の充放電に係るスイッチ素子（Ｓ１からＳ４）の、開閉（オン／オフ）制御に関するゲート電圧を増加または減少させることで、フライングキャパシタｆｃ１の電圧制御を行う。同様にして、制御部３０は、フライングキャパシタｆｃ２の充放電に係るスイッチ素子（Ｓ９からＳ１２）の、開閉制御に関するゲート電圧を増加または減少させることで、フライングキャパシタｆｃ２の電圧制御を行う。なお、以下では、スイッチ素子の開状態とは当該スイッチ素子のドレイン端子とソース端子との間の接続が開放状態（オフ状態）であることを言い、スイッチ素子の閉状態とは当該スイッチ素子のドレイン端子とソース端子との間の接続が導通状態（オン状態）であることを言う。また、スイッチ素子の開閉制御に関するゲート電圧はアクティブハイ、すなわち、ゲート電圧がローステータスのときにオフ状態（ドレイン端子とソース端子との間の接続が開放状態）に移行し、ゲート電圧がハイステータスのときにオン状態（ドレイン端子とソース端子との間の接続が導通状態）に移行するものとして説明する。
本実施例の制御部３０は、フライングキャパシタｆｃ１の電圧値に応じて、充放電に係るスイッチ素子（Ｓ１からＳ４）の開閉制御に関するゲート電圧、すなわち、ゲート端子に印加するゲート電圧値を増加または減少させる。同様にして、フライングキャパシタｆｃ２の電圧値に応じて、充放電に係るスイッチ素子（Ｓ９からＳ１２）の開閉制御に関するゲート電圧値を増加または減少させる。ゲート電圧値は、制御対象のスイッチングデバイスで規定される電圧範囲内で増加減される。本実施例においては、スイッチ素子のゲート端子に印加するゲート電圧を増加させることでオフ状態からオン状態に移行する際の遷移時間（スルーレート）を相対的に速め、ゲート電圧を減少させることでオフ状態からオン状態に移行する遷移時間を相対的に遅らせる。これにより、電力変換部１０の部品パラメータのばらつきに起因する充放電に係るスイッチング時間のズレを、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３を構成する各スイッチ素子のゲート電圧値の制御により調整することが可能になる。本実施例の電力変換装置１によれば、フランイングキャパシタを用いたマルチレベルの電力変換部１０の、部品パラメータのばらつきによる電圧変動が抑制可能になり、安定性が向上できる。
以下では、制御対象のスイッチングデバイスで規定される電圧範囲内でゲート電圧値を増加減するものとして説明するが、制御対象のスイッチングデバイスのゲート端子に印加
されるゲート電圧波形の立ち上がりおよび立ち下がりの傾きを変更（ゲート電圧値の勾配の度合いの変更）するようにしても同様の効果を奏することができる。例えば、ゲート電圧波形の形状をサイン波形とすることでオフ状態からオン状態に移行する遷移時間を相対的に遅らせることができ、ゲート電圧波形の形状を台形形状や矩形形状にすることで、オフ状態からオン状態に移行する遷移時間を相対的に速めることができる。このような制御形態であっても、電力変換部１０の部品パラメータのばらつきに起因する充放電に係るスイッチング時間のズレを、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３を構成する各スイッチ素子により調整することが可能になり安定性が向上できる。
図５は、フライングキャパシタに関するゲート電圧制御を説明する図である。本実施例においては、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３を構成するスイッチ素子（Ｓ１からＳ４、Ｓ９からＳ１２）のゲート電圧は、ゲートドライバ回路３１により制御される。図５に示すように、ゲートドライバ回路３１は、ゲート電圧を生成するレギュレータ３１ａと、スイッチング素子を駆動する専用のドライバＩＣ３１ｂと、フライングキャパシタ電圧（ＦＣ電圧）の大小に応じてゲート電圧を制御するマイコン３１ｃを備える。ドライバＩＣ３１ｂは、制御対象のスイッチ素子（Ｓ１からＳ４、Ｓ９からＳ１２）のゲート端子に接続される。なお、ゲートドライバ回路３１が備えるマイコン３１ｃは、制御部３０を構成するプロセッサ（ＣＰＵ等）が共用されるとしてもよい。マイコン３１ｃには、電力変換部１０に設けられた各種のセンサを通じて検出されたフライングキャパシタｆｃ１およびｆｃ２の電圧値が入力される。
図５において、レギュレータ３１ａは、一端が当該レギュレータの電圧出力に接続され、他端が当該レギュレータのフィードバック（ＦＢ）端子に接続される抵抗Ｒ１と、一端が当該レギュレータのフィードバック入力に接続され、他端が基準電位に接地された可変抵抗ＶＲ１とを有する。レギュレータ３１ａにおいては、ＦＢ端子に入力される、抵抗Ｒ１と可変抵抗ＶＲ１とによって分圧された電圧値に基づいて、スイッチ素子の仕様で規定される電圧範囲内のゲート電圧が生成される。レギュレータ３１ａで生成されたゲート電圧は、当該レギュレータと接続されたドライバＩＣ３１ｂに出力される。ドライバＩＣ３１ｂには、マイコン３１ｃが接続され、制御対象のスイッチ素子（Ｓ１からＳ４、Ｓ９からＳ１２）のドレイン端子－ソース端子間の接続状態（導通状態／開放状態）を選択する制御指令が入力される。ドライバＩＣ３１ｂは、制御指令に従って、入力されたゲート電圧を制御対象のスイッチ素子のステータスを遷移させる駆動電圧として出力する。制御対象のスイッチ素子のゲート端子には、抵抗Ｒ２を通じて、制御指令の指示するステータスに応じて出力されたハイステータスまたはローステータスの駆動電圧が印加される。
マイコン３１ｃは、入力されたフライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値に応じてレギュレータ３１ａが有する可変抵抗ＶＲ１の抵抗値を増加減させる。例えば、マイコン３１ｃは、フライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値が所定電圧値（Ｅ）を超えるときには、当該抵抗値を減少させる。一方、ライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値が所定電圧値（Ｅ）以下のときには、当該抵抗値を増加させる。このような、マイコン３１ｃの指示に従って抵抗値の増加減可能な可変抵抗として、複数の単位ステップの抵抗値で構成された固定抵抗の直列アレイを有するデジタルポテンショメータが例示できる。デジタルポテンショメータでは、マイコン３１ｃからの指令に従い、当該固定抵抗の直列アレイの配列数を切り換えることで、所望の抵抗値が得られるようになっている。マイコン３１ｃは、フライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値に応じて、デジタルポテンショメータの配列数を切り換えることにより、単位ステップで規定される抵抗値毎の、ゲート電圧値の調整が可能になる。なお、図５に示す形態は、レギュレータ３１ａで生成されるゲート電圧値が可変抵抗ＶＲ１を用いて制御される一例である。制御対象のスイッチ素子へのゲート電圧を可変する他の形態として、図６に示す形態が例示できる
。図６においては、例えば、制御対象のスイッチングデバイスのゲート端子に印加されるゲート電圧波形の立ち上がりおよび立ち下がりの傾きを変更する形態、すなわち、ゲート電圧値に係る勾配の度合いを変更する形態が例示される。
図６は、フライングキャパシタに関するゲート電圧制御の他の形態を説明する図である。図６においては、可変抵抗ＶＲ２が抵抗Ｒ５に並列して接続された形態が例示される。この形態では、ドライバＩＣ３１ｂから出力されたゲート電圧が、制御対象のスイッチ素子（Ｓ１からＳ４、Ｓ９からＳ１２）のゲート端子に接続されるゲート抵抗（ＶＲ２、Ｒ５）を通じて増加減される。図６に示すゲートドライバ回路３１において、レギュレータ３１ａ、ドライバＩＣ３１ｂ、マイコン３１ｃは図５と同様である。マイコン３１ｃには、電力変換部１０に設けられた各種のセンサを通じて検出されたフライングキャパシタｆｃ１およびｆｃ２の電圧値が入力される。
図６の形態では、レギュレータ３１ａは、一端が当該レギュレータの電圧出力に接続され、他端が当該レギュレータのフィードバック（ＦＢ）端子に接続される抵抗Ｒ４と、一端が当該レギュレータのフィードバック入力に接続され、他端が基準電位に接地された抵抗Ｒ３とを有する。レギュレータ３１ａは、ＦＢ端子に入力される、抵抗Ｒ４と抵抗Ｒ３とによって分圧された電圧値に基づいて、スイッチ素子の仕様で規定される電圧範囲内のゲート電圧を生成し、ドライバＩＣ３１ｂに出力する。ドライバＩＣ３１ｂでは、マイコン３１ｃからの制御指令に従って、入力されたゲート電圧を制御対象のスイッチ素子の駆動電圧として出力する。制御対象のスイッチ素子のゲート端子には、ゲート抵抗である抵抗Ｒ５および可変抵抗ＶＲ２を通じて、制御指令の指示するステータスに応じてハイステータスまたはローステータスのゲート電圧が出力される。本形態においても、可変抵抗Ｖｒ２には、マイコン３１ｃの指示に従って抵抗値の増加減可能なデジタルポテンショメータが採用できる。
マイコン３１ｃは、入力されたフライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値に応じて抵抗Ｒ２と並列に接続された可変抵抗ＶＲ２の抵抗値を増加減させる。本形態においても、マイコン３１ｃは、フライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値が所定電圧値（Ｅ）を超えるときには当該抵抗値を増加させ、当該電圧値が所定電圧値（Ｅ）以下のときには当該抵抗値を減少させる。本形態においても、マイコン３１ｃは、フライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値に応じて、デジタルポテンショメータの配列数を切り換えることでゲート抵抗値（Ｒ５、ＶＲ２）を可変させ、単位ステップで規定される抵抗値毎のゲート電圧値の調整が可能になる。
＜制御部およびマイコン構成＞
図７は、本実施例に係る電力変換装置１の制御部３０のハードウェア構成の一例を示す図である。図７に示すように、制御部３０は、接続バス１０６によって相互に接続されたプロセッサ１０１、主記憶装置１０２、補助記憶装置１０３、通信ＩＦ１０４、入出力ＩＦ１０５を構成要素に含むコンピュータである。主記憶装置１０２および補助記憶装置１０３は、制御部３０が読み取り可能な記録媒体である。上記の構成要素はそれぞれ複数に設けられてもよいし、一部の構成要素を設けないようにしてもよい。なお、ゲートドライバ回路３１の備えるマイコン３１ｃについても、制御部３０と同様の構成が採用できる。
プロセッサ１０１は、制御部３０あるいはマイコン３１ｃ全体の制御を行う中央処理演算装置である。プロセッサ１０１は、例えば、ＣＰＵ（Central Processing Unit）やＭ
ＰＵ（Micro-Processing Unit）、ＤＳＰ（Digital Signal Processor）等である。プロ
セッサ１０１は、例えば、補助記憶装置１０３に記憶されたプログラムを主記憶装置１０２の作業領域に実行可能に展開し、当該プログラムの実行を通じて周辺機器の制御を行うことで所定の目的に合致した機能を提供する。但し、プロセッサ１０１が提供する一部ま
たは全部の機能が、ＡＳＩＣ（Application Specific Integrated Circuit）、ＧＰＵ（Graphics Processing Unit）等によって提供されてもよい。同様にして、一部または全部
の機能が、ＦＰＧＡ（Field-Programmable Gate Array）、数値演算プロセッサ等の専用
ＬＳＩ（large scale integration）、その他のハードウェア回路で実現されてもよい。
主記憶装置１０２および補助記憶装置１０３は、制御部３０またはマイコン３１ｃのメモリを構成する。主記憶装置１０２は、プロセッサ１０１が実行するプログラム、当該プロセッサが処理するデータ等を記憶する。主記憶装置１０２は、フラッシュメモリ、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）を含む。補助記憶装置１０３は、プロセッサ１０１等により実行されるプログラムや、動作の設定情報などを記憶する記憶媒体である。補助記憶装置１０３には、例えば、ＨＤＤ（Hard-disk Drive）やＳＳ
Ｄ（Solid State Drive）、ＥＰＲＯＭ（Erasable Programmable ROM）、フラッシュメモリ、ＵＳＢメモリ、ＳＤ（Secure Digital）メモリカード等が含まれる。
通信ＩＦ１０４は通信インタフェースである。通信ＩＦ１０４は、制御部３０と接続される機器との接続方式に応じて適宜の構成を採用できる。制御部３０においては、通信ＩＦ１０４を介して接続された電力変換部１０との間における各種の制御指令が通知される。さらに、制御部３０においては、通信ＩＦ１０４を通じて接続された電力変換装置１の各部に設けられた各種のセンサの出力信号が取得される。入出力ＩＦ１０５は、電力変換装置１の備える入力デバイス、出力デバイスとの間でデータの入出力を行うインタフェースである。マイコン３１ｃにおいては、入出力ＩＦ１０５を通じてフライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値が取得される。また、入出力ＩＦ１０５を通じて、可変抵抗（ＶＲ１、ＶＲ２）に対する指令、ドライバＩＣ３１ｂに対する制御指令が出力される。
＜処理の流れ＞
図８は、本実施例に係る電力変換装置１のゲート電圧制御処理の一例を示すフローチャートである。図８に示す処理フローにより、フライングキャパシタｆｃ１およびｆｃ２の電圧値に応じたゲート電圧制御が行われ、フランイングキャパシタを用いたマルチレベルの電力変換部１０の電圧安定化が図られる。なお、図８に示す処理フローは、フライングキャパシタｆｃ１に対応するゲート電圧制御処理を例示するが、フライングキャパシタｆｃ２においても同様の処理フローが適用できる。すなわち、図８に示す“ＦＣ１”をフライングキャパシタｆｃ２の電圧値である“ＦＣ２”に読み換え、“Ｖｇｓ＿Ｓ１”から“Ｖｇｓ＿Ｓ４”を順に、“Ｖｇｓ＿Ｓ９”から“Ｖｇｓ＿Ｓ１２”に読み換えればよい。また、図８の処理フローはゲートドライバ回路３１のマイコン３１ｃで実行されてもよく、制御部３０によって実行されてもよい。図８の処理フローは、一定の周期間隔で定期的に実行される。
図８のフローにおいて、電圧制御処理の開始後、電力変換部１０のフライングキャパシタｆｃ１の電圧値が一定値（Ｅ）を超えるか否かが判定される（ステップＳ１０１）。電力変換装置１のマイコン３１ｃでは、第１フライングキャパシタ回路１２に設けられた電圧センサを通じて検出されたフライングキャパシタｆｃ１の電圧値（ＦＣ１）が取得される。ステップＳ１０１において、フライングキャパシタｆｃ１の電圧値（ＦＣ１）が一定値（Ｅ）を超える場合には（ステップＳ１０１、“Ｙｅｓ”）、処理はステップＳ１０２に進み、そうでない場合には（ステップＳ１０１、“Ｎｏ”）、処理はステップＳ１０５に進む。
ステップＳ１０２では、電力変換部１０で生成されて負荷５０側に出力される交流電力の出力電流値“Ｉｏｕｔ”に基づいて電流の流れる向きが判定される。すなわち、出力電流値“Ｉｏｕｔ”が“０Ａ”を超えるときには、電力変換部１０から負荷５０側に向かう電流経路であり、そうでない場合には、負荷５０側から電力変換部１０に向かう電流経路
であると判定される。なお、出力電流値“Ｉｏｕｔ”は、フィルタ部２０に設けられた電流センサを通じて検出される。ステップＳ１０２において、出力電流値“Ｉｏｕｔ”が“０Ａ”を超える場合には（ステップＳ１０２、“Ｙｅｓ”）、処理はステップＳ１０３に進み、そうでない場合には（ステップＳ１０２、“Ｎｏ”）、処理はステップＳ１０４に進む。
ステップＳ１０３においては、フライングキャパシタｆｃ１の電圧値（ＦＣ１）が一定値（Ｅ）になるように、スイッチ素子Ｓ１およびＳ３を対象として、ゲート電圧を増加する制御が行われる。例えば、マイコン３１ｃは、可変抵抗ＶＲ１あるいはＶＲ２の抵抗値を可変させて、スイッチ素子Ｓ１およびＳ３のゲート端子に印加されるゲート電圧値を増加させる。スイッチ素子Ｓ１およびＳ３のゲート端子－ソース端子間に係る電圧値を、順に“Ｖｇｓ＿Ｓ１”、“Ｖｇｓ＿Ｓ３”とする。また、可変抵抗ＶＲ１あるいはＶＲ２によるゲート電圧の調整ステップ値を“Ｖａｄ”とする。ステップＳ１０３の処理により、スイッチ素子Ｓ１およびＳ３のゲート電圧値はそれぞれ“Ｖｇｓ＿Ｓ１＋Ｖａｄ”、“Ｖｇｓ＿Ｓ３＋Ｖａｄ”に増加される。当該処理により、スイッチ素子Ｓ１およびＳ３の、オフ状態からオン状態に移行する際の遷移時間（スルーレート）を相対的に速めることが可能になり、フライングキャパシタｆｃ１の放電期間の長さを調整することが可能になる。ステップＳ１０３の処理後、本ルーチンを一旦終了する。
ステップＳ１０４においては、フライングキャパシタｆｃ１の電圧値（ＦＣ１）が一定値（Ｅ）になるように、スイッチ素子Ｓ２およびＳ４を対象として、ゲート電圧を増加する制御が行われる。例えば、マイコン３１ｃは、可変抵抗ＶＲ１あるいはＶＲ２の抵抗値を可変させて、スイッチ素子Ｓ２およびＳ４のゲート端子に印加されるゲート電圧値を増加させる。スイッチ素子Ｓ２およびＳ４のゲート端子－ソース端子間に係る電圧値を、順に“Ｖｇｓ＿Ｓ２”、“Ｖｇｓ＿Ｓ４”とする。また、可変抵抗ＶＲ１あるいはＶＲ２によるゲート電圧の調整ステップ値を“Ｖａｄ”とする。ステップＳ１０４の処理により、スイッチ素子Ｓ２およびＳ４のゲート電圧値はそれぞれ“Ｖｇｓ＿Ｓ２＋Ｖａｄ”、“Ｖｇｓ＿Ｓ４＋Ｖａｄ”に増加される。当該処理により、スイッチ素子Ｓ２およびＳ４の、オフ状態からオン状態に移行する際の遷移時間を相対的に速めることが可能になり、フライングキャパシタｆｃ１の充電期間の長さを調整することが可能になる。ステップＳ１０４の処理後、本ルーチンを一旦終了する。
ステップＳ１０５では、ステップＳ１０２と同様の処理が行われる。すなわち、電力変換部１０で生成されて負荷５０側に出力される交流電力の出力電流値“Ｉｏｕｔ”に基づいて電流の流れる向きが判定される。出力電流値“Ｉｏｕｔ”が“０Ａ”を超えるときには、電力変換部１０から負荷５０側に向かう電流経路であり、そうでない場合には、負荷５０側から電力変換部１０に向かう電流経路であると判定される。ステップＳ１０５において、出力電流値“Ｉｏｕｔ”が“０Ａ”を超える場合には（ステップＳ１０５、“Ｙｅｓ”）、処理はステップＳ１０６に進み、そうでない場合には（ステップＳ１０５、“Ｎｏ”）、処理はステップＳ１０７に進む。
ステップＳ１０６においては、フライングキャパシタｆｃ１の電圧値（ＦＣ１）が一定値（Ｅ）になるように、スイッチ素子Ｓ１およびＳ３を対象として、ゲート電圧を減少する制御が行われる。例えば、マイコン３１ｃは、可変抵抗ＶＲ１あるいはＶＲ２の抵抗値を可変させて、スイッチ素子Ｓ１およびＳ３のゲート端子に印加されるゲート電圧値を減少させる。スイッチ素子Ｓ１およびＳ３のゲート端子－ソース端子間に係る電圧値を、順に“Ｖｇｓ＿Ｓ１”、“Ｖｇｓ＿Ｓ３”とし、可変抵抗ＶＲ１あるいはＶＲ２によるゲート電圧の調整ステップ値を“Ｖａｄ”とする。ステップＳ１０６の処理により、スイッチ素子Ｓ１およびＳ３のゲート電圧値はそれぞれ“Ｖｇｓ＿Ｓ１－Ｖａｄ”、“Ｖｇｓ＿Ｓ３－Ｖａｄ”に減少される。当該処理により、スイッチ素子Ｓ１およびＳ３の、オフ状態
からオン状態に移行する際の遷移時間を相対的に遅くすることが可能になり、フライングキャパシタｆｃ１の充電期間の長さを調整することが可能になる。ステップＳ１０６の処理後、本ルーチンを一旦終了する。
ステップＳ１０７においては、フライングキャパシタｆｃ１の電圧値（ＦＣ１）が一定値（Ｅ）になるように、スイッチ素子Ｓ２およびＳ４を対象として、ゲート電圧を減少する制御が行われる。例えば、マイコン３１ｃは、可変抵抗ＶＲ１あるいはＶＲ２の抵抗値を可変させて、スイッチ素子Ｓ２およびＳ４のゲート端子に印加されるゲート電圧値を減少させる。スイッチ素子Ｓ２およびＳ４のゲート端子－ソース端子間に係る電圧値を、順に“Ｖｇｓ＿Ｓ２”、“Ｖｇｓ＿Ｓ４”とし、可変抵抗ＶＲ１あるいはＶＲ２によるゲート電圧の調整ステップ値を“Ｖａｄ”とする。ステップＳ１０４の処理により、スイッチ素子Ｓ２およびＳ４のゲート電圧値はそれぞれ“Ｖｇｓ＿Ｓ２－Ｖａｄ”、“Ｖｇｓ＿Ｓ４－Ｖａｄ”に減少される。当該処理により、スイッチ素子Ｓ２およびＳ４の、オフ状態からオン状態に移行する際の遷移時間を相対的に遅くすることが可能になり、フライングキャパシタｆｃ１の放電期間の長さを調整することが可能になる。ステップＳ１０７の処理後、本ルーチンを一旦終了する。
以上、説明したように、本実施例に係る電力変換装置１においては、フライングキャパシタｆｃ１の電圧値（ＦＣ１）に応じて、フライングキャパシタｆｃ１の充放電に係るスイッチ素子（Ｓ１からＳ４）のゲート電圧を増加減させることができる。また、本電力変換装置１においては、図８に示す処理フローをフライングキャパシタｆｃ２に適用することで、フライングキャパシタｆｃ２の充放電に係るスイッチ素子（Ｓ９からＳ１２）のゲート電圧を増加減させることができる。本電力変換装置では、スイッチ素子のゲート端子に印加するゲート電圧を増加させることでオフ状態からオン状態に移行する際の遷移時間（スルーレート）を相対的に速め、ゲート電圧を減少させることでオフ状態からオン状態に移行する遷移時間を相対的に遅らせることが可能になる。この結果、部品パラメータのばらつきに起因する充放電に係るスイッチング時間のズレを、第１フライングキャパシタ回路１２および第２フライングキャパシタ回路１３を構成する各スイッチ素子のゲート電圧値の制御により調整することが可能になる。本実施例の電力変換装置１によれば、フランイングキャパシタを用いたマルチレベルの電力変換部１０の、部品パラメータのばらつきによる電圧変動が抑制可能になり、安定性が向上できる。
本電力変換装置１では、フライングキャパシタｆｃ１およびｆｃ２の電圧値が一定値（Ｅ）を超えるか否かを判定し、電力変換部１０で生成されて負荷５０側に出力される交流電力の出力電流の流れる向きが判定できる。フライングキャパシタｆｃ１の電圧値が一定値（Ｅ）を超え、かつ、電流の流れが電力変換部１０から負荷５０側に向かう電流経路のときには、スイッチ素子Ｓ１およびＳ３のゲート端子に印加されるゲート電圧値が増加できる。また、フライングキャパシタｆｃ２の電圧値が一定値（Ｅ）を超え、かつ、電流の流れが電力変換部１０から負荷５０側に向かう電流経路のときには、スイッチ素子Ｓ９およびＳ１１のゲート端子に印加されるゲート電圧値が増加できる。この結果、スイッチ素子Ｓ１およびＳ３の、オフ状態からオン状態に移行する際の遷移時間を相対的に速めることが可能になり、フライングキャパシタｆｃ１の放電期間の長さを調整することが可能になる。また、スイッチ素子Ｓ９およびＳ１１の、オフ状態からオン状態に移行する際の遷移時間を相対的に速めることが可能になり、フライングキャパシタｆｃ２の充電期間の長さを調整することが可能になる。
また、本電力変換装置１では、フライングキャパシタｆｃ１の電圧値が一定値（Ｅ）を超え、かつ、電流の流れが負荷５０側から電力変換部１０に向かう電流経路のときには、スイッチ素子Ｓ２およびＳ４のゲート端子に印加されるゲート電圧値が増加できる。同様にして、フライングキャパシタｆｃ２の電圧値が一定値（Ｅ）を超え、かつ、電流の流れ
が負荷側５０側から電力変換部１０に向かう電流経路のときには、スイッチ素子Ｓ１０およびＳ１２のゲート端子に印加されるゲート電圧値が増加できる。この結果、スイッチ素子Ｓ２およびＳ４の、オフ状態からオン状態に移行する際の遷移時間を相対的に速めることが可能になり、フライングキャパシタｆｃ１の充電期間の長さを調整することが可能になる。また、スイッチ素子Ｓ１０およびＳ１２の、オフ状態からオン状態に移行する際の遷移時間を相対的に速めることが可能になり、フライングキャパシタｆｃ２の放電期間の長さを調整することが可能になる。
また、本電力変換装置１では、フライングキャパシタｆｃ１の電圧値が一定値（Ｅ）以下であり、かつ、電流の流れが電力変換部１０から負荷５０側に向かう電流経路のときには、スイッチ素子Ｓ１およびＳ３のゲート端子に印加されるゲート電圧値が減少できる。同様にして、フライングキャパシタｆｃ２の電圧値が一定値（Ｅ）以下であり、かつ、電流の流れが電力変換部１０から負荷側５０側に向かう電流経路のときには、スイッチ素子Ｓ９およびＳ１１のゲート端子に印加されるゲート電圧値が減少できる。この結果、スイッチ素子Ｓ１およびＳ３の、オフ状態からオン状態に移行する際の遷移時間を相対的に遅くすることが可能になり、フライングキャパシタｆｃ１の充電期間の長さを調整することが可能になる。また、スイッチ素子Ｓ９およびＳ１１の、オフ状態からオン状態に移行する際の遷移時間を相対的に遅くすることが可能になり、フライングキャパシタｆｃ２の放電期間の長さを調整することが可能になる。
また、本電力変換装置１では、フライングキャパシタｆｃ１の電圧値が一定値（Ｅ）以下であり、かつ、電流の流れが負荷５０側から電力変換部１０に向かう電流経路のときには、スイッチ素子Ｓ２およびＳ４のゲート端子に印加されるゲート電圧値が減少できる。同様にして、フライングキャパシタｆｃ２の電圧値が一定値（Ｅ）以下であり、かつ、電流の流れが負荷５０側から電力変換部１０に向かう電流経路のときには、スイッチ素子Ｓ１０およびＳ１２のゲート端子に印加されるゲート電圧値が減少できる。この結果、スイッチ素子Ｓ２およびＳ４の、オフ状態からオン状態に移行する際の遷移時間を相対的に遅くすることが可能になり、フライングキャパシタｆｃ１の放電期間の長さを調整することが可能になる。また、スイッチ素子Ｓ１０およびＳ１２の、オフ状態からオン状態に移行する際の遷移時間を相対的に遅くすることが可能になり、フライングキャパシタｆｃ２の充電期間の長さを調整することが可能になる。
図９は、本実施例に係るゲート電圧制御方式によるシミュレーション結果を示す図である。なお、シミュレーションにおいては、図５を用いて説明した、可変抵抗ＶＲ１を用いてレギュレータ３１ａで生成されるゲート電圧値の増加減を制御する形態を採用した。図９（１）は、本実施例に係るゲート電圧制御の適用前における電力変換部１０の電力出力の推移を表すグラフであり、図９（２）は、本実施例に係るゲート電圧制御が適用された場合における電力変換部１０の電力出力の推移を表すグラフである。それぞれの縦軸はフライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値（ＦＣ１、ＦＣ２）を表し、横軸は時間経過を表す。
図９（１）に示すように、本実施例に係るゲート電圧制御の適用前においては、部品パラメータのばらつきによる電圧変動が存在している。フライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値（ＦＣ１、ＦＣ２）の中心値は、時間の経過とともに直線的に増加し、約８０Ｖから約８４Ｖへ増加している。一方、本実施例に係るゲート電圧制御が適用された場合では、図９（２）に示すように、部品パラメータのばらつきによる電圧変動が抑制され、フライングキャパシタ（ｆｃ１、ｆｃ２）の電圧値（ＦＣ１、ＦＣ２）の中心値が約８０Ｖ近傍で安定していることがわかる。
図１０は、本実施例に係るゲート電圧制御方式によるスイッチ素子のゲート端子－ソー
ス端子間に係る電圧値（Ｖｇｓ）の推移を表すグラフである。図１０の縦軸は、マイコン３１ｃからの制御指令に従ってＰＷＭ変調されたゲート電圧値を表し、横軸は時間経過を表す。図１０の破線で示される矩形電圧は、本ゲート電圧制御方式によって増加されたゲート電圧値を表し、実線で示される矩形電圧は本ゲート電圧制御方式によって減少されたゲート電圧値を表す。図１０に示すように、スイッチ素子のドレイン端子－ソース端子間を導通させるオン状態の電圧値は、約９．５Ｖから約１０Ｖ間で制御されていることがわかる。スイッチ素子のドレイン端子－ソース端子間の電圧値（Ｖｇｓ）の、オフ状態からオン状態に移行する際の遷移時間（スルーレート）は、ゲート電圧値を増加させることで相対的に速められるとともに、ゲート電圧値を減少させることで相対的に遅くなることがわかる。
（その他）
上記の実施形態はあくまでも一例であって、本実施の形態の開示はその要旨を逸脱しない範囲内で適宜変更して実施し得る。本開示において説明した処理や手段は、技術的な矛盾が生じない限りにおいて、自由に組合せて実施することができる。
また、１つの装置が行うものとして説明した処理が、複数の装置によって分担して実行されてもよい。あるいは、異なる装置が行うものとして説明した処理が、１つの装置によって実行されても構わない。コンピュータシステムにおいて、各機能をどのようなハードウェア構成によって実現するかは柔軟に変更可能である。
《コンピュータが読み取り可能な記録媒体》
情報処理装置その他の機械、装置（以下、コンピュータ等）に上記何れかの機能を実現させるプログラムをコンピュータ等が読み取り可能な記録媒体に記録することができる。そして、コンピュータ等に、この記録媒体のプログラムを読み込ませて実行させることにより、その機能を提供させることができる。
ここで、コンピュータ等が読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータ等から読み取ることができる記録媒体をいう。このような記録媒体のうちコンピュータ等から取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ－ＲＯＭ、ＣＤ－Ｒ／Ｗ、ＤＶＤ、ブルーレイディスク、ＤＡＴ、８ｍｍテープ、フラッシュメモリなどのメモリカード等がある。また、コンピュータ等に固定された記録媒体としてハードディスクやＲＯＭ等がある。
なお、以下には本発明の構成要件と実施例の構成とを対比可能とするために、本発明の構成要件を図面の符号付きで記載しておく。
＜発明１＞
制御部（３０）と、前記制御部（３０）からの制御指令に基づいて複数のスイッチ素子のドレイン端子とソース端子との間を導通または開放し、第１入力端子（Ｔｐ１）および第２入力端子（Ｔｐ２）に入力された直流電力を交流電力に変換して第１出力端子（Ｔｐ３）および第２出力端子（Ｔｐ４）から出力する電力変換部（１０）と、を有する電力変換装置（１）であって、
前記電力変換部（１０）は、
前記第１入力端子（Ｔｐ１）と前記第２入力端子（Ｔｐ２）との間に直列に接続された第１直流キャパシタ（ｄｃ１）および第２直流キャパシタ（ｄｃ２）とを有し、前記第１直流キャパシタ（ｄｃ１）の一端が前記第１入力端（Ｔｐ１）と接続し、前記第２直流キャパシタ（ｄｃ２）の他端が前記第２入力端（Ｔｐ２）と接続される直流キャパシタ回路（１１）と、
直列に接続された第１スイッチ素子（Ｓ３）、第２スイッチ素子（Ｓ１）、第３スイ
ッチ素子（Ｓ２）および第４スイッチ素子（Ｓ４）と、前記第１スイッチ素子（Ｓ３）のソース端子と前記第２スイッチ素子（Ｓ１）のドレイン端子との接続点に一端が接続し、他端が前記３スイッチ素子（Ｓ２）のソース端子と前記第４スイッチ素子（Ｓ４）のドレイン端子との接続点とに接続された第１フライングキャパシタ（ｆｃ１）を有するとともに、前記第２スイッチ素子（Ｓ１）のソース端子と前記第３スイッチ（Ｓ２）のドレイン端子との接続点に前記第２出力端子（Ｔｐ４）が接続される第１キャパシタ回路（１２）と、
直列に接続された第５スイッチ素子（Ｓ１１）、第６スイッチ素子（Ｓ９）、第７スイッチ素子（Ｓ１０）および第８スイッチ素子（Ｓ１２）と、前記第５スイッチ素子（Ｓ１１）のソース端子と前記第６スイッチ素子（Ｓ９）のドレイン端子との接続点に一端が接続し、他端が前記７スイッチ素子（Ｓ１０）のソース端子と前記第８スイッチ素子（Ｓ１２）のドレイン端子との接続点とに接続された第２フライングキャパシタ（ｆｃ２）を有するとともに、前記第６スイッチ素子（Ｓ９）のソース端子と前記第７スイッチ（Ｓ１０）のドレイン端子との接続点に前記第１出力端子（Ｔｐ４）が接続される第２キャパシタ回路（１３）と、
前記第１入力端（Ｔｐ１）と前記第２入力端（Ｔｐ２）との間に直列に接続された第９スイッチ素子（Ｓ５）、第１０スイッチ素子（Ｓ６）、第１１スイッチ素子（Ｓ７）および第１２スイッチ素子（Ｓ８）を有し、前記第９スイッチ素子（Ｓ５）のドレイン端子が前記第１入力端（Ｔｐ１）に接続され、前記第１２スイッチ素子（Ｓ８）のソース端子が前記第２入力端（Ｔｐ２）に接続される第１出力回路（１４）と、
前記第１入力端（Ｔｐ１）と前記第２入力端（Ｔｐ２）との間に直列に接続された第１３スイッチ素子（Ｓ１３）、第１４スイッチ素子（Ｓ１４）、第１５スイッチ素子（Ｓ１５）および第１６スイッチ素子（Ｓ１６）を有し、前記第１３スイッチ素子（Ｓ１３）のドレイン端子が前記第１入力端（Ｔｐ１）に接続され、前記第１６スイッチ素子（Ｓ１６）のソース端子が前記第２入力端（Ｔｐ２）に接続される第２出力回路（１５）と、を備え、
前記第１出力回路（１４）の前記第９スイッチ素子（Ｓ５）のソース端子と前記第１０スイッチ素子（Ｓ６）のドレイン端子との接続点は、前記第１キャパシタ回路（１２）の前記第１スイッチ素子（Ｓ３）のドレイン端子と接続し、前記第１１スイッチ素子（Ｓ７）のソース端子と前記第１２スイッチ素子（Ｓ８）のドレイン端子との接続点は、前記第１キャパシタ回路（１２）の前記第４スイッチ素子（Ｓ４）のソース端子に接続され、前記第１０スイッチ素子（Ｓ６）のソース端子と前記第１１スイッチ素子（Ｓ７）のドレイン端子との接続点は、前記直流キャパシタ回路（１１）の第１直流キャパシタ（ｄｃ１）と第２直流キャパシタ（ｄｃ２）との接続点に接続され、
前記第２出力回路（１５）の前記第１３スイッチ素子（Ｓ１３）のソース端子と前記第１４スイッチ素子（Ｓ１４）のドレイン端子との接続点は、前記第２キャパシタ回路（１３）の前記第５スイッチ素子（Ｓ１１）のドレイン端子と接続し、前記第１５スイッチ素子（Ｓ１５）のソース端子と前記第１６スイッチ素子（Ｓ１６）のドレイン端子との接続点は、前記第２キャパシタ回路（１３）の前記第８スイッチ素子（Ｓ１２）のソース端子と接続し、前記第１４スイッチ素子（Ｓ１４）のソース端子と前記第１５スイッチ素子（Ｓ１５）のドレイン端子との接続点は、前記直流キャパシタ回路（１１）の第１直流キャパシタ（ｄｃ１）と第２直流キャパシタ（ｄｃ２）との接続点に接続され、
前記制御部（３０）は、
前記第１フライングキャパシタ（ｆｃ１）の電圧検出値に基づいて、前記第１キャパシタ回路（１２）の前記第１スイッチ素子（Ｓ３）から前記第４スイッチ素子（Ｓ４）の中の制御対象になる該スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させるとともに、
前記第２フライングキャパシタ（ｆｃ２）の電圧検出値に基づいて、前記第２キャパシタ回路（１３）の前記第５スイッチ素子（Ｓ１１）から前記第８スイッチ素子（Ｓ１２）
の中の制御対象になる該スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させる、
ことを特徴とする電力変換装置（１）。
１ 電力変換装置
１０ 電力変換部
１１ 直流キャパシタ回路
１２ 第１フライングキャパシタ回路
１３ 第２フライングキャパシタ回路
１４ 第１出力回路
１５ 第２出力回路
２０ フィルタ部
３０ 制御部
３１ ゲートドライバ回路
３１ａ レギュレータ、３１ｂ ドライバＩＣ、３１ｃ マイコン
５０ 負荷
１０１ プロセッサ
１０２ 主記憶装置
１０３ 補助記憶装置
１０４ 通信ＩＦ
１０５ 入出力ＩＦ
１０６ 接続バス
ｄｃ１ 第１直流キャパシタ
ｄｃ２ 第２直流キャパシタ
ｆｃ１ フライングキャパシタ（第１フライングキャパシタ）
ｆｃ２ フライングキャパシタ（第２フライングキャパシタ）
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６ スイッチ素子
Ｔｐ１、Ｔｐ２ 入力端子、Ｔｐ３、Ｔｐ４ 出力端子
Ｖ１ 直流電源、ＶＲ１，ＶＲ２ 可変抵抗（デジタルポテンショメータ）

Claims (10)

  1. 制御部と、前記制御部からの制御指令に基づいて複数のスイッチ素子のドレイン端子とソース端子との間を導通または開放し、第１入力端子および第２入力端子に入力された直流電力を交流電力に変換して第１出力端子および第２出力端子から出力する電力変換部と、を有する電力変換装置であって、
    前記電力変換部は、
    前記第１入力端子と前記第２入力端子との間に直列に接続された第１直流キャパシタおよび第２直流キャパシタとを有し、前記第１直流キャパシタの一端が前記第１入力端子と接続し、前記第２直流キャパシタの他端が前記第２入力端子と接続される直流キャパシタ回路と、
    直列に接続された第１スイッチ素子、第２スイッチ素子、第３スイッチ素子および第４スイッチ素子と、前記第１スイッチ素子のソース端子と前記第２スイッチ素子のドレイン端子との接続点に一端が接続し、他端が前記３スイッチ素子のソース端子と前記第４スイッチ素子のドレイン端子との接続点とに接続された第１フライングキャパシタを有するとともに、前記第２スイッチ素子のソース端子と前記第３スイッチのドレイン端子との接続点に前記第２出力端子が接続される第１キャパシタ回路と、
    直列に接続された第５スイッチ素子、第６スイッチ素子、第７スイッチ素子および第８スイッチ素子と、前記第５スイッチ素子のソース端子と前記第６スイッチ素子のドレイン端子との接続点に一端が接続し、他端が前記７スイッチ素子のソース端子と前記第８スイッチ素子のドレイン端子との接続点とに接続された第２フライングキャパシタを有するとともに、前記第６スイッチ素子のソース端子と前記第７スイッチのドレイン端子との接続点に前記第１出力端子が接続される第２キャパシタ回路と、
    前記第１入力端と前記第２入力端との間に直列に接続された第９スイッチ素子、第１０スイッチ素子、第１１スイッチ素子および第１２スイッチ素子を有し、前記第９スイッチ素子のドレイン端子が前記第１入力端に接続され、前記第１２スイッチ素子のソース端子が前記第２入力端に接続される第１出力回路と、
    前記第１入力端と前記第２入力端との間に直列に接続された第１３スイッチ素子、第１４スイッチ素子、第１５スイッチ素子および第１６スイッチ素子を有し、前記第１３スイッチ素子のドレイン端子が前記第１入力端に接続され、前記第１６スイッチ素子のソース端子が前記第２入力端に接続される第２出力回路と、を備え、
    前記第１出力回路の前記第９スイッチ素子のソース端子と前記第１０スイッチ素子のドレイン端子との接続点は、前記第１キャパシタ回路の前記第１スイッチ素子のドレイン端子と接続し、前記第１１スイッチ素子のソース端子と前記第１２スイッチ素子のドレイン端子との接続点は、前記第１キャパシタ回路の前記第４スイッチ素子のソース端子に接続され、前記第１０スイッチ素子のソース端子と前記第１１スイッチ素子のドレイン端子との接続点は、前記直流キャパシタ回路の第１直流キャパシタと第２直流キャパシタとの接続点に接続され、
    前記第２出力回路の前記第１３スイッチ素子のソース端子と前記第１４スイッチ素子のドレイン端子との接続点は、前記第２キャパシタ回路の前記第５スイッチ素子のドレイン端子と接続し、前記第１５スイッチ素子のソース端子と前記第１６スイッチ素子のドレイン端子との接続点は、前記第２キャパシタ回路の前記第８スイッチ素子のソース端子と接続し、前記第１４スイッチ素子のソース端子と前記第１５スイッチ素子のドレイン端子との接続点は、前記直流キャパシタ回路の第１直流キャパシタと第２直流キャパシタとの接続点に接続され、
    前記制御部は、
    前記第１フライングキャパシタの電圧検出値に基づいて、前記第１キャパシタ回路の前記第１スイッチ素子から前記第４スイッチ素子の中の制御対象になる該スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させるとともに
    、
    前記第２フライングキャパシタの電圧検出値に基づいて、前記第２キャパシタ回路の前記第５スイッチ素子から前記第８スイッチ素子の中の制御対象になる該スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させる、
    ことを特徴とする電力変換装置。
  2. 前記制御部は、
    前記第１フライングキャパシタの電圧検出値が第１電圧値を超え、前記交流電力の電流値が所定値を超える場合には、前記第１キャパシタ回路の前記第２スイッチ素子および前記第１スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを増加させる、ことを特徴とする請求項１に記載の電力変換装置。
  3. 前記制御部は、
    前記第１フライングキャパシタの電圧検出値が第１電圧値を超え、前記交流電力の電流値が所定値以下の場合には、前記第１キャパシタ回路の前記第３スイッチ素子および前記第４スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを増加させる、ことを特徴とする請求項１に記載の電力変換装置。
  4. 前記制御部は、
    前記第１フライングキャパシタの電圧検出値が第１電圧値以下であり、前記交流電力の電流値が所定値を超える場合には、前記第１キャパシタ回路の前記第２スイッチ素子および前記第１スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを減少させる、ことを特徴とする請求項１に記載の電力変換装置。
  5. 前記制御部は、
    前記第１フライングキャパシタの電圧検出値が第１電圧値以下であり、前記交流電力の電流値が所定値以下の場合には、前記第１キャパシタ回路の前記第３スイッチ素子および前記第４スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを減少させる、ことを特徴とする請求項１に記載の電力変換装置。
  6. 前記制御部は、
    前記第２フライングキャパシタの電圧検出値が第１電圧値を超え、前記交流電力の電流値が所定値を超える場合には、前記第２キャパシタ回路の前記第６スイッチ素子および前記第５スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを増加させる、ことを特徴とする請求項１から請求項５の何れか一項に記載の電力変換装置。
  7. 前記制御部は、
    前記第２フライングキャパシタの電圧検出値が第１電圧値を超え、前記交流電力の電流値が所定値以下の場合には、前記第２キャパシタ回路の前記第７スイッチ素子および前記第８スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを増加させる、ことを特徴とする請求項１から請求項５の何れか一項に記載の電力変換装置。
  8. 前記制御部は、
    前記第２フライングキャパシタの電圧検出値が第１電圧値以下であり、前記交流電力の電流値が所定値を超える場合には、前記第２キャパシタ回路の前記第６スイッチ素子および前記第５スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを減少させる、ことを特徴とする請求項１から請求項５の何れか一項に記載の電力変換装置。
  9. 前記制御部は、
    前記第２フライングキャパシタの電圧検出値が第１電圧値以下であり、前記交流電力の電流値が所定値以下の場合には、前記第２キャパシタ回路の前記第７スイッチ素子および前記第８スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値、または該ゲート電圧値の勾配の度合いを減少させる、ことを特徴とする請求項１から請求項５の何れか一項に記載の電力変換装置。
  10. 制御部と、前記制御部からの制御指令に基づいて複数のスイッチ素子のドレイン端子とソース端子との間を導通または開放し、第１入力端子および第２入力端子に入力された直流電力を交流電力に変換して第１出力端子および第２出力端子から出力する電力変換部と、を有する電力変換装置の制御方法であって、
    前記電力変換部は、
    前記第１入力端子と前記第２入力端子との間に直列に接続された第１直流キャパシタおよび第２直流キャパシタとを有し、前記第１直流キャパシタの一端が前記第１入力端子と接続し、前記第２直流キャパシタの他端が前記第２入力端子と接続される直流キャパシタ回路と、
    直列に接続された第１スイッチ素子、第２スイッチ素子、第３スイッチ素子および第４スイッチ素子と、前記第１スイッチ素子のソース端子と前記第２スイッチ素子のドレイン端子との接続点に一端が接続し、他端が前記３スイッチ素子のソース端子と前記第４スイッチ素子のドレイン端子との接続点とに接続された第１フライングキャパシタを有するとともに、前記第２スイッチ素子のソース端子と前記第３スイッチのドレイン端子との接続点に前記第２出力端子が接続される第１キャパシタ回路と、
    直列に接続された第５スイッチ素子、第６スイッチ素子、第７スイッチ素子および第８スイッチ素子と、前記第５スイッチ素子のソース端子と前記第６スイッチ素子のドレイン端子との接続点に一端が接続し、他端が前記７スイッチ素子のソース端子と前記第８スイッチ素子のドレイン端子との接続点とに接続された第２フライングキャパシタを有するとともに、前記第６スイッチ素子のソース端子と前記第７スイッチのドレイン端子との接続点に前記第１出力端子が接続される第２キャパシタ回路と、
    前記第１入力端と前記第２入力端との間に直列に接続された第９スイッチ素子、第１０スイッチ素子、第１１スイッチ素子および第１２スイッチ素子を有し、前記第９スイッチ素子のドレイン端子が前記第１入力端に接続され、前記第１２スイッチ素子のソース端子が前記第２入力端に接続される第１出力回路と、
    前記第１入力端と前記第２入力端との間に直列に接続された第１３スイッチ素子、第１４スイッチ素子、第１５スイッチ素子および第１６スイッチ素子を有し、前記第１３スイッチ素子のドレイン端子が前記第１入力端に接続され、前記第１６スイッチ素子のソース端子が前記第２入力端に接続される第２出力回路と、を備え、
    前記第１出力回路の前記第９スイッチ素子のソース端子と前記第１０スイッチ素子のドレイン端子との接続点は、前記第１キャパシタ回路の前記第１スイッチ素子のドレイン端子と接続し、前記第１１スイッチ素子のソース端子と前記第１２スイッチ素子のドレイン端子との接続点は、前記第１キャパシタ回路の前記第４スイッチ素子のソース端子に接続され、前記第１０スイッチ素子のソース端子と前記第１１スイッチ素子のドレイン端子との接続点は、前記直流キャパシタ回路の第１直流キャパシタと第２直流キャパシタとの接続点に接続され、
    前記第２出力回路の前記第１３スイッチ素子のソース端子と前記第１４スイッチ素子の
    ドレイン端子との接続点は、前記第２キャパシタ回路の前記第５スイッチ素子のドレイン端子と接続し、前記第１５スイッチ素子のソース端子と前記第１６スイッチ素子のドレイン端子との接続点は、前記第２キャパシタ回路の前記第８スイッチ素子のソース端子と接続し、前記第１４スイッチ素子のソース端子と前記第１５スイッチ素子のドレイン端子との接続点は、前記直流キャパシタ回路の第１直流キャパシタと第２直流キャパシタとの接続点に接続され、
    前記制御部は、
    前記第１フライングキャパシタの電圧検出値に基づいて、前記第１キャパシタ回路の前記第１スイッチ素子から前記第４スイッチ素子の中の制御対象になる該スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させるとともに、
    前記第２フライングキャパシタの電圧検出値に基づいて、前記第２キャパシタ回路の前記第５スイッチ素子から前記第８スイッチ素子の中の制御対象になる該スイッチ素子のゲート端子に印加される、前記ドレイン端子とソース端子との間を導通させるゲート電圧値を増加または減少させ、あるいは、該ゲート電圧値の勾配の度合いを変化させる、
    ことを実行する制御方法。
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