JP2022113497A - Determination method of clock frequency of frequency synthesizer - Google Patents
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Abstract
Description
本発明は、周波数シンセサイザのクロック周波数を決定する方法に関する。 The present invention relates to a method for determining the clock frequency of a frequency synthesizer.
従来、ダイレクトデジタルシンセサイザ(DDS:Direct Digital Synthesizer)から出力される信号をPLL(Phase Locked Loop)回路の入力信号とする周波数シンセサイザが知られている(特許文献1等を参照)。DDSは、その出力周波数を微細なステップで任意に変更可能である。このため、DDSを用いたPLL方式は、PLL回路の構成要素である位相比較器に入力する信号の周波数、すなわち、比較周波数を高くしたままPLL回路から出力される発振信号の周波数を調整することができ、位相雑音やロックアップタイムの面で有利な方式である。
Conventionally, there is known a frequency synthesizer that uses a signal output from a direct digital synthesizer (DDS) as an input signal for a PLL (Phase Locked Loop) circuit (see
DDSの出力信号には、当該信号の周波数の高調波に起因するスプリアスが含まれている。スプリアスは、エイリアシングにより、DDSの出力信号の周波数の近傍に多数現れることがある。特に、スプリアスの周波数が、PLL回路におけるループフィルタの帯域内となる場合、PLL回路からの出力信号にもスプリアスが含まれてしまい、当該出力信号に基づいて動作する機器の性能劣化等を引き起こすおそれがある。 The DDS output signal contains spurious due to harmonics of the signal's frequency. Spurs can appear in large numbers near the frequency of the output signal of the DDS due to aliasing. In particular, if the spurious frequency falls within the loop filter band of the PLL circuit, the output signal from the PLL circuit will also contain the spurious, which may cause performance degradation of equipment that operates based on the output signal. There is
このようなスプリアスを低減させるには、特許文献1のように、PLL回路から出力される出力信号に所定レベル以上のスプリアスが含まれるか否か、スプリアスの大きさが許容レベルであるか否かを判定する周波数シンセサイザが知られている。しかしながら、このような周波数シンセサイザは、スプリアスを低減させた発振信号を出力するための処理が複雑で、動作完了までの時間が長くなってしまうことがあった。
In order to reduce such spurious, it is necessary to determine whether or not the output signal output from the PLL circuit includes spurious of a predetermined level or higher, and whether or not the magnitude of spurious is at an allowable level, as in
そこで、本発明はこれらの点に鑑みてなされたものであり、周波数シンセサイザの出力信号に含まれるスプリアスの信号レベルを簡便に抑制できるようにすることを目的とする。 SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to easily suppress the signal level of spurious signals contained in the output signal of a frequency synthesizer.
本発明の第1の態様においては、クロック信号を出力するクロック信号源と、前記クロック信号源から出力された前記クロック信号に基づいてDDS信号を出力するDDSと、前記DDSから出力された前記DDS信号の周波数を基準として設定された周波数の発振信号を出力するPLL回路とを備える、周波数シンセサイザの前記クロック信号のクロック周波数を決定する方法であって、設定可能な前記クロック周波数に対する、前記発振信号の周波数と前記DDS信号に含まれるN次高調波(Nは2以上の自然数)に起因して前記発振信号に発生するN次スプリアスの周波数との周波数差の関係を特定してプロットした第1スプリアス特性を生成するステップと、前記第1スプリアス特性において、前記クロック周波数ごとに最も小さい前記周波数差のデータを抽出して、第2スプリアス特性を生成するステップと、前記第2スプリアス特性が示す前記周波数差の値に基づき、前記周波数シンセサイザの前記クロック信号の前記クロック周波数を決定するステップとを有する方法を提供する。 In a first aspect of the present invention, a clock signal source that outputs a clock signal, a DDS that outputs a DDS signal based on the clock signal output from the clock signal source, and the DDS that is output from the DDS. and a PLL circuit that outputs an oscillation signal having a frequency set with reference to the frequency of the signal. and the frequency of the N-order spurious generated in the oscillation signal due to the N-order harmonic (N is a natural number of 2 or more) contained in the DDS signal. generating a spurious characteristic; extracting data of the smallest frequency difference for each clock frequency in the first spurious characteristic to generate a second spurious characteristic; determining the clock frequency of the clock signal of the frequency synthesizer based on the frequency difference value.
前記クロック周波数を決定するステップにおいて、前記第2スプリアス特性のうち前記周波数差が極大値を示すデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定してもよい。 In the step of determining the clock frequency, the clock frequency of data showing the maximum value of the frequency difference among the second spurious characteristics may be determined as the clock frequency of the clock signal.
前記クロック周波数を決定するステップにおいて、前記第2スプリアス特性のうち前記周波数差が最大値を示すデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定してもよい。 In the step of determining the clock frequency, the clock frequency of data showing the maximum value of the frequency difference among the second spurious characteristics may be determined as the clock frequency of the clock signal.
前記PLL回路において、前記発振信号の周波数から離れた周波数に対するスプリアスのゲインの周波数特性を示す離調周波数特性を特定するステップと、前記離調周波数特性において予め定められたゲイン以下となる第1離調周波数を特定するステップとを更に備え、前記クロック周波数を決定するステップにおいて、前記第2スプリアス特性のうち特定された前記第1離調周波数を超える前記周波数差のデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定してもよい。 In the PLL circuit, specifying a detuning frequency characteristic indicating a frequency characteristic of a spurious gain with respect to a frequency distant from the frequency of the oscillation signal; In the step of determining the clock frequency, the clock frequency of the data of the frequency difference exceeding the specified first detuning frequency of the second spurious characteristic is specified as the It may be determined as the clock frequency of the clock signal.
前記第1スプリアス特性を生成するステップと前記第2スプリアス特性を生成するステップとを繰り返して、前記DDSが出力すべき前記DDS信号の周波数のそれぞれについて、前記第2スプリアス特性を生成し、生成した前記第2スプリアス特性の全てをプロットしてから、前記クロック周波数ごとに最も小さい前記周波数差のデータを抽出して、出力すべき前記DDS信号の周波数に共通する前記第2スプリアス特性を生成するステップを更に備えてもよい。 The step of generating the first spurious characteristic and the step of generating the second spurious characteristic are repeated to generate and generate the second spurious characteristic for each frequency of the DDS signal to be output by the DDS. plotting all of the second spurious characteristics and then extracting data of the smallest frequency difference for each of the clock frequencies to generate the second spurious characteristics common to the frequencies of the DDS signals to be output; may be further provided.
本発明によれば、周波数シンセサイザの出力信号に含まれるスプリアスの信号レベルを簡便に抑制できるという効果を奏する。 ADVANTAGE OF THE INVENTION According to this invention, it is effective in the ability to suppress the spurious signal level contained in the output signal of a frequency synthesizer simply.
<周波数シンセサイザ10の構成例>
図1は、本実施形態に係る周波数シンセサイザ10の構成例を示す。周波数シンセサイザ10は、スプリアスの信号レベルを低減させつつ、設定された周波数の発振信号を出力する。周波数シンセサイザ10は、クロック信号源110と、ダイレクトデジタルシンセサイザ(DDS)120と、PLL回路130と、制御部140とを備える。
<Configuration Example of
FIG. 1 shows a configuration example of a
クロック信号源110は、クロック信号を出力する。クロック信号源110は、例えば、制御部140から指定された周波数のクロック信号を出力可能なクロック信号源である。クロック信号源110は、一例として、1500MHzから2000MHzの間のクロック周波数のクロック信号を出力する。クロック信号源110が出力するクロック信号は、DDS120の基準クロック信号となる。
A
DDS120は、クロック信号源110から出力されたクロック信号に基づいてDDS信号を出力する。DDS120は、制御部140から受け取った設定データが示す周波数のDDS信号を出力する。DDS信号の周波数は、一例として、600MHzから700MHzの間の周波数である。DDS120がDDS信号を出力する動作は既知なので、ここでは説明を省略する。
DDS120が出力するDDS信号には、DDS信号のN次高調波(Nは2以上の自然数)に起因するスプリアスが含まれることがある。このような高次のスプリアスは、N次高調波がクロック周波数で折り返されて発生する。したがって、スプリアスが発生する周波数は、DDS信号の周波数、高調波の次数、及びクロック周波数に応じて変化する。なお、本実施形態において、DDS信号のN次高調波に起因するスプリアスをN次スプリアス、又はスプリアスと呼ぶ。
The DDS signal output by the
PLL回路130は、DDS120から出力されたDDS信号の周波数を基準として設定された周波数の発振信号を出力する。PLL回路130は、例えば、DDS信号の逓倍の周波数を有する発振信号を出力する。PLL回路130が出力する周波数は、一例として、6000MHzから7000MHzの間の周波数である。PLL回路130は、電圧制御発振器132と、分周器134と、位相比較器136と、ループフィルタ138とを有する。
The
電圧制御発振器132は、入力した電圧に応じた周波数の発振信号を出力する。電圧制御発振器132は、例えば、水晶振動子及び可変容量ダイオードを含み、入力した電圧に基づいて当該可変容量ダイオードの容量値を変化させることにより発振信号の周波数を調節する。電圧制御発振器132は、DDS120から出力されるDDS信号と、分周器134の分周比とに基づいて設定される周波数の発振信号を生成する。電圧制御発振器132は、生成した発振信号を外部に出力するとともに分周器134に供給する。発振信号には、DDS信号に含まれるスプリアスに起因するスプリアスが含まれている。
The voltage controlled
分周器134は、電圧制御発振器132から出力された発振信号の周波数を分周する。分周器134の分周比は、一例として、10である。なお、分周器134は、分周比が可変の分周器であってもよい。この場合、分周器134は、例えば、制御部140によって設定された分周比によって発振信号の周波数を分周する。分周器134は、発振信号を分周した分周信号を位相比較器136に供給する。
位相比較器136は、DDS120から出力されたDDS信号の位相と、分周器134から出力された分周信号の位相との位相差に応じた電圧をループフィルタ138に出力する。ループフィルタ138は、位相比較器136から出力された電圧を、電圧制御発振器132を制御するための制御電圧に変換して出力する。ループフィルタ138は、例えば、ローパスフィルタである。以上のようなPLL回路130の動作は既知なので、より詳細な説明は省略する。
制御部140は、以上のクロック信号源110、DDS120、PLL回路130を制御して、設定された周波数の発振信号を電圧制御発振器132から出力させる。制御部140は、取得部142と、記憶部144と、設定部146とを有する。
The
取得部142は、周波数シンセサイザ10が出力する発振信号の周波数の設定データを取得する。取得部142は、例えば、ユーザ等が入力デバイス等に入力した設定データを取得する。また、取得部142は、外部の回路等から供給される設定データを取得してもよい。
The
記憶部144は、クロック信号源110、DDS120、及びPLL回路130の設定可能な設定値の情報を記憶する。記憶部144は、例えば、出力すべき発振信号の周波数に関連付けて、対応するクロック信号のクロック周波数、DDS信号の周波数、及びPLL回路130の分周比等の設定値の組み合わせを記憶する。当該組み合わせについては後述する。また、記憶部144は、制御部140が制御動作に用いる設定値、閾値、及びパラメータ等を記憶してよい。
The
設定部146は、クロック信号源110、DDS120、及びPLL回路130のそれぞれに設定値を設定する。設定部146は、例えば、取得部142が取得した設定データが示す発振信号の周波数に対応する各部の設定値の組み合わせを記憶部144から読み出し、読み出した設定値を各部に設定する。
The
以上の制御部140は、集積回路等で構成されていることが望ましい。例えば、制御部140は、FPGA(Field Programmable Gate Array)、DSP(Digital Signal Processor)、及び/又はCPU(Central Processing Unit)を含む。
The
制御部140の少なくとも一部をコンピュータ等で構成する場合、記憶部144は、一例として、制御部140を実現するコンピュータ等のBIOS(Basic Input Output System)等を格納するROM(Read Only Memory)、及び作業領域となるRAM(Random Access Memory)を含む。また、記憶部144は、OS(Operating System)、アプリケーションプログラム、及び/又は当該アプリケーションプログラムの実行時に参照されるデータベースを含む種々の情報を格納してよい。記憶部144は、HDD(Hard Disk Drive)及び/又はSSD(Solid State Drive)等の大容量記憶装置を含んでよい。CPU等のプロセッサは、記憶部に記憶されたプログラムを実行することによって制御部140として機能する。
When at least part of the
以上の周波数シンセサイザ10は、記憶部144に記憶されているクロック信号のクロック周波数、DDS信号の周波数、及びPLL回路130の分周比の組み合わせを用いることで、取得した設定データに対応する発振信号を出力する。ここで、DDS信号の周波数、及びPLL回路130の分周比の設定値は、出力すべき発振信号の周波数に対応して決定される。例えば、設定データが示す出力すべき発振信号の周波数が6000MHzの場合、DDS信号の周波数の設定値は600MHz、PLL回路130の分周比の設定値は10である。
The
このような周波数シンセサイザ10のDDS120の出力信号には、当該信号の周波数の高調波に起因するスプリアスが含まれている。スプリアスは、エイリアシングにより、DDSの出力信号の周波数の近傍に多数現れることがある。特に、スプリアスの周波数が、PLL回路130におけるループフィルタの帯域内となる場合、PLL回路からの出力信号にもスプリアスが含まれてしまう。
The output signal of the
図2は、本実施形態に係るPLL回路130に発生するスプリアスのゲインの離調周波数特性の一例を示す。図2の横軸は発振信号の周波数から離れた周波数を離調周波数Δfとして示し、縦軸は離調周波数Δfにスプリアスが発生した場合のゲインを示す。スプリアスのゲインの周波数特性は、PLL回路130において、発振信号の周波数から離れた周波数の信号に対するゲインの周波数特性を示す離調周波数特性である。
FIG. 2 shows an example of detuning frequency characteristics of spurious gain generated in the
図2に示すように、スプリアスのゲインは、離調周波数Δfが大きくなると、PLL回路130のループフィルタ138の減衰特性により、より小さい値になることがわかる。したがって、スプリアスが発生しても、発生した周波数の位置が発振信号の周波数よりもより離れた周波数であれば、当該スプリアスの信号レベルが低減することがわかる。したがって、例えば、スプリアスが発生する周波数は、発振信号の周波数よりもループフィルタ138のカットオフ周波数以上離れた周波数となることが望ましい。
As shown in FIG. 2, the spurious gain becomes a smaller value as the detuning frequency Δf increases due to the attenuation characteristic of the
スプリアスが発生する周波数は、DDS信号の周波数、高調波の次数、及びクロック周波数に応じて変化する。したがって、例えば、DDS信号の周波数ごとにクロック周波数を適切に設定することで、スプリアスの信号レベルを低減できる。そこで、このような周波数シンセサイザ10のスプリアスの信号レベルをより低減させるクロック信号のクロック周波数を決定する方法について次に説明する。
The frequency at which the spurious occurs varies depending on the frequency of the DDS signal, the order of harmonics, and the clock frequency. Therefore, for example, by appropriately setting the clock frequency for each frequency of the DDS signal, the spurious signal level can be reduced. Therefore, a method of determining the clock frequency of the clock signal that further reduces the spurious signal level of the
<DDS信号の周波数ごとにクロック周波数を決定する例>
図3は、本実施形態に係る周波数シンセサイザ10のクロック周波数を決定するための動作フローの第1例を示す。図3に示す動作フローは、例えば、周波数シンセサイザ10の製造工程において実行される。当該動作フローは、周波数シンセサイザ10の制御部140が実行してもよく、これに代えて、周波数シンセサイザ10とは別個のサーバ等のコンピュータが実行してもよい。本実施形態において、設定可能なクロック周波数は1500MHzから2000MHz、DDS120が出力するDDS信号の周波数は600MHz、650MHz、700MHz、PLL回路130が出力する発振信号の周波数は6000MHz、6500MHz、7000MHzとする。
<Example of determining the clock frequency for each frequency of the DDS signal>
FIG. 3 shows a first example of the operational flow for determining the clock frequency of the
まず、コンピュータは、第1スプリアス特性を生成する(S210)。第1スプリアス特性は、設定可能なクロック周波数に対する、発振信号の周波数とDDS信号に含まれるN次スプリアスの周波数との周波数差の関係を特定してプロットしたクロック周波数特性である。ここで、発振信号の周波数とN次スプリアスの周波数との周波数差をスプリアス離調周波数、又は単に周波数差とする。 First, the computer generates a first spurious characteristic (S210). The first spurious characteristic is a clock frequency characteristic obtained by specifying and plotting the relationship between the frequency difference between the frequency of the oscillation signal and the frequency of the N-order spurious contained in the DDS signal with respect to the settable clock frequency. Here, the frequency difference between the frequency of the oscillation signal and the frequency of the N-order spurious is defined as the spurious detuning frequency, or simply the frequency difference.
図4は、本実施形態に係るPLL回路130の第1スプリアス特性の一例を示す。図4の横軸はクロック周波数を示し、縦軸はスプリアス離調周波数を示す。ここで、DDS120のDDS信号を600MHzとし、PLL回路130が出力する発振信号の周波数を6000MHzとした。図4は、クロック周波数に対して、2次から10次のスプリアスが発生する周波数の位置を発振信号の周波数を基準としてプロットした結果の例を示す。
FIG. 4 shows an example of first spurious characteristics of the
コンピュータは、自身に接続された測定装置等を用いて第1スプリアス特性を生成してもよく、これに代えて、シミュレーションを用いてこのような第1スプリアス特性を生成してもよい。例えば、DDS信号の周波数をFDDS、DDS信号の周波数とN次スプリアスの周波数との差分をFdelta,Np,Fsn(FDDS)とすると、当該差分は、次式のように算出される。ここで、Npはスプリアスの次数、Fsnはクロック信号のクロック周波数、floor()は、小数点以下を切り捨てる関数、mod(x,y)は、xをyで除算した際の余りを求める関数とする。 The computer may generate the first spurious characteristic using a measuring device or the like connected to itself, or alternatively may generate such a first spurious characteristic using simulation. For example, assuming that the frequency of the DDS signal is F DDS and the difference between the frequency of the DDS signal and the frequency of the N-order spurious is F delta, Np, Fsn (F DDS ), the difference is calculated as follows. Here, Np is the spurious order, Fsn is the clock frequency of the clock signal, floor() is a function for rounding off decimal places, and mod(x, y) is a function for obtaining the remainder when x is divided by y. do.
(数1)
Fdelta,Np,Fsn(FDDS)=
-FDDS+mod{floor(FDDS*Np/(Fsn/2)),2}*{(Fsn/2)-mod(FDDS*Np,Fsn/2)}
+[1-mod{floor(FDDS*Np/(Fsn/2)),2}]*mod(FDDS*Np,Fsn/2)
(Number 1)
F delta, Np, Fsn (F DDS )=
−F DDS +mod {floor(F DDS *Np/(F sn /2)), 2}*{(F sn /2)−mod(F DDS *Np,F sn /2)}
+[1-mod{floor( FDDS *Np/( Fsn /2)),2}]*mod( FDDS *Np, Fsn /2)
ここで、発振信号の周波数は、DDS信号の周波数FDDSと分周比Mmとを乗算した結果に等しくなる。そこで、コンピュータは、(数1)式で算出された差分Fdelta,Np,Fsn(FDDS)に分周比Mmを乗算することにより、PLL回路130が出力する発振信号の周波数と、当該発振信号に含まれるN次スプリアスの周波数との差分を示すスプリアス離調周波数を算出することができる。図4は、分周比Mmを10とした場合のクロック周波数と、スプリアス離調周波数との関係を示す図である。図4より、設定したクロック周波数に対して、各スプリアスの周波数が発振信号の周波数からどのくらい離れているかを特定することができる。
Here, the frequency of the oscillation signal is equal to the result of multiplying the frequency FDDS of the DDS signal by the division ratio Mm. Therefore, the computer multiplies the difference F delta, Np, Fsn (F DDS ) calculated by the equation (1) by the frequency division ratio Mm to obtain the frequency of the oscillation signal output from the
次に、コンピュータは、第1スプリアス特性において、クロック周波数ごとに最も小さい周波数差のデータを抽出して、第2スプリアス特性を生成する(S220)。図5は、本実施形態に係るPLL回路130の第2スプリアス特性の一例を示す。図5は、図4に示す第1スプリアス特性において、スプリアス離調周波数が最も小さいデータをクロック周波数ごとに抽出した結果を示す。図5より、設定したクロック周波数に対して、発振信号の周波数に最も近いスプリアスの周波数を特定することができる。
Next, the computer extracts data of the smallest frequency difference for each clock frequency in the first spurious characteristic to generate the second spurious characteristic (S220). FIG. 5 shows an example of the second spurious characteristic of the
次に、コンピュータは、第2スプリアス特性が示す周波数差の値に基づき、周波数シンセサイザ10のクロック信号のクロック周波数を決定する(S230)。例えば、コンピュータは、第2スプリアス特性のうち周波数差が最大値を示すデータのクロック周波数を、クロック信号のクロック周波数として決定する。
Next, the computer determines the clock frequency of the clock signal for the
図5の例の場合、例えば、スプリアス離調周波数が最大値となるクロック周波数F1が、PLL回路130の発振周波数6000MHz(DDS信号の周波数600MHz)に対応するクロック周波数として決定される。これにより、PLL回路130が出力する発振信号の周波数に最も近いスプリアスのスプリアス離調周波数を最も大きくすることができ、当該スプリアスの信号レベルを最も抑制することができる。
In the example of FIG. 5, for example, the clock frequency F1 at which the spurious detuning frequency becomes the maximum value is determined as the clock frequency corresponding to the oscillation frequency of 6000 MHz of the PLL circuit 130 (the frequency of the DDS signal is 600 MHz). Thereby, the spurious detuning frequency closest to the frequency of the oscillation signal output from the
また、コンピュータは、第2スプリアス特性のうち周波数差が極大値を示すデータのクロック周波数を、クロック信号のクロック周波数として決定してもよい。図5の例の場合、スプリアス離調周波数が極大値となるクロック周波数F2、F3、・・・等が、PLL回路130の発振周波数6000MHz(DDS信号の周波数600MHz)に対応するクロック周波数として決定されてよい。これにより、PLL回路130が出力する発振信号の周波数に最も近いスプリアスのスプリアス離調周波数をより大きくすることができ、当該スプリアスの信号レベルをより抑制することができる。
Further, the computer may determine the clock frequency of the data showing the maximum value of the frequency difference among the second spurious characteristics as the clock frequency of the clock signal. In the example of FIG. 5, the clock frequencies F 2 , F 3 , . may be determined. As a result, the spurious detuning frequency closest to the frequency of the oscillation signal output from the
コンピュータは、DDS120が出力すべきDDS信号の周波数が他にある場合(S240:Yes)、S210に戻り、他の周波数に対応するクロック周波数を決定する。コンピュータは、例えば、650MHz、700MHzのDDS信号に対応するクロック信号をそれぞれ決定するためにS210からS230の動作を繰り返す。 If there is another frequency of the DDS signal to be output by the DDS 120 (S240: Yes), the computer returns to S210 to determine the clock frequency corresponding to the other frequency. The computer repeats the operations of S210 to S230 to determine clock signals corresponding to, for example, 650 MHz and 700 MHz DDS signals, respectively.
コンピュータは、DDS120が出力すべきDDS信号の周波数に対応するクロック信号を決定した場合(S240:No)、決定したクロック周波数の情報を発振信号の周波数に対応付けて、周波数シンセサイザ10の記憶部144に記憶させる(S250)。以上により、周波数シンセサイザ10の記憶部144には、スプリアスの信号レベルを低減させる適切なクロック信号の情報が格納されることになる。
When the computer determines the clock signal corresponding to the frequency of the DDS signal to be output by the DDS 120 (S240: No), the computer associates the determined clock frequency information with the frequency of the oscillation signal, and stores the information in the
したがって、このような周波数シンセサイザ10を動作させると、制御部140は、発振信号の周波数に対応するクロック周波数を示すデータを記憶部144から読み出して、クロック信号源110に適切なクロック周波数を設定できる。このように、周波数シンセサイザ10は、複雑な制御動作をすることなく、周波数シンセサイザの出力信号に含まれるスプリアスの信号レベルを簡便に抑制できる。
Therefore, when the
そして、周波数シンセサイザ10は、例えば、6000MHz、6500MHz、7000MHzのうちの何れかの周波数を示す設定データを取得しても、対応するクロック周波数を示すデータを記憶部144から読み出して、適切なクロック周波数に切り替えて設定できる。これにより、周波数シンセサイザ10は、出力すべき発振信号の周波数が複数設定可能であっても、複数の設定に応じてスプリアスの信号レベルを簡便に抑制できる。
Then, for example, even if the
<共通のクロック周波数を決定する例>
以上の本実施形態に係る周波数シンセサイザ10において、DDS信号の周波数ごとにクロック周波数を決定する例を説明したが、これに限定されることはない。コンピュータは、出力すべき複数の周波数の発振信号に対して、スプリアスの信号レベルを抑制する共通のクロック周波数を決定してもよい。
<Example of determining a common clock frequency>
In the
図6は、本実施形態に係る周波数シンセサイザ10のクロック周波数を決定するための動作フローの第2例を示す。第2例の動作フローにおいて、図3に示された本実施形態に係る第1例の動作フローの動作と略同一のものには同一の符号を付け、説明を省略する。
FIG. 6 shows a second example of the operational flow for determining the clock frequency of the
第2例の動作フローの場合、コンピュータは、DDS120が出力すべきDDS信号の周波数のそれぞれについて、第2スプリアス特性を生成する。コンピュータは、例えば、第1スプリアス特性を生成するステップ(S210)と第2スプリアス特性を生成するステップ(S220)とを繰り返して、DDS120が出力すべき600MHz、650MHz、及び700MHzの周波数のDDS信号に対応する3つの第2スプリアス特性を生成する。
In the case of the operation flow of the second example, the computer generates a second spurious characteristic for each frequency of the DDS signal that the
コンピュータは、DDS120が出力すべきDDS信号の周波数が他にある場合(S310:Yes)、S210及びS220の動作を繰り返す。そして、コンピュータは、DDS120が出力すべきDDS信号の周波数に対応する第2スプリアス特性を生成した場合(S310:No)、次のS320の動作を実行する。
The computer repeats the operations of S210 and S220 when there is another frequency of the DDS signal to be output by the DDS 120 (S310: Yes). Then, when the
コンピュータは、生成した第2スプリアス特性の全てをプロットしてから、クロック周波数ごとに最も小さい周波数差のデータを抽出して、出力すべきDDS信号の周波数に共通する第2スプリアス特性を生成する(S320)。図7は、本実施形態に係る複数の第2スプリアス特性をプロットした結果の一例を示す。図7の横軸はクロック周波数を示し、縦軸はスプリアス離調周波数を示す。 After plotting all of the generated second spurious characteristics, the computer extracts the data with the smallest frequency difference for each clock frequency to generate the second spurious characteristics common to the frequencies of the DDS signals to be output ( S320). FIG. 7 shows an example of plotted results of a plurality of second spurious characteristics according to this embodiment. The horizontal axis of FIG. 7 indicates the clock frequency, and the vertical axis indicates the spurious detuning frequency.
図7は、図5に示す第2スプリアス特性に、DDS信号の周波数を650MHz、700MHzとした場合の2つの第2スプリアス特性を更にプロットした結果を示す。図7より、設定したクロック周波数に対して、複数の周波数の発振信号に発生する各スプリアスの周波数が発振信号の周波数からどのくらい離れているかを特定することができる。 FIG. 7 shows the result of plotting two second spurious characteristics when the frequencies of the DDS signal are 650 MHz and 700 MHz in addition to the second spurious characteristics shown in FIG. From FIG. 7, it is possible to specify how far the frequency of each spurious generated in the oscillation signal of a plurality of frequencies is apart from the frequency of the oscillation signal with respect to the set clock frequency.
そして、コンピュータは、図7に示す複数の第2スプリアス特性において、クロック周波数ごとに最も小さい周波数差のデータを抽出して、複数のDDS信号に共通の第2スプリアス特性を生成する。図8は、本実施形態に係る複数のDDS信号に共通の第2スプリアス特性の一例を示す。図8の横軸はクロック周波数を示し、縦軸はスプリアス離調周波数を示す。図8より、設定したクロック周波数に対して、複数の周波数の発振信号に発生するスプリアスのうち最も発振信号の周波数に近いスプリアスの周波数を特定することができる。 Then, the computer extracts the data with the smallest frequency difference for each clock frequency among the plurality of second spurious characteristics shown in FIG. 7 to generate the second spurious characteristics common to the plurality of DDS signals. FIG. 8 shows an example of second spurious characteristics common to a plurality of DDS signals according to this embodiment. The horizontal axis of FIG. 8 indicates the clock frequency, and the vertical axis indicates the spurious detuning frequency. From FIG. 8, it is possible to specify the frequency of the spurious that is closest to the frequency of the oscillation signal among the spurious that occur in the oscillation signals of a plurality of frequencies with respect to the set clock frequency.
そして、コンピュータは、共通の第2スプリアス特性が示す周波数差の値に基づき、周波数シンセサイザ10のクロック信号のクロック周波数を決定する(S330)。図8の例の場合、例えば、スプリアス離調周波数が最大値となるクロック周波数FMAX(1683MHz)が、複数の発振周波数に対応する共通のクロック周波数として決定される。
Then, the computer determines the clock frequency of the clock signal for the
これにより、周波数シンセサイザ10は、例えば、クロック信号源110のクロック周波数を共通のクロック周波数FMAXにするだけで、複数の周波数の発振信号に含まれるスプリアスの信号レベルを簡便に抑制できる。なお、クロック周波数FMAXに代えて、スプリアス離調周波数が極大値となるクロック周波数を共通のクロック周波数として決定してもよい。
As a result, the
なお、クロック信号源110は、共通のクロック周波数のクロック信号だけをDDS120に供給する信号源として構成されていてもよい。これにより、制御部140は、クロック信号源110に出力すべきクロック周波数を設定する必要がなくなる。したがって、周波数シンセサイザ10は、より簡便な制御動作により、複数の周波数の発振信号に発生するスプリアスの信号レベルを抑制できる。
Note that the
以上の本実施形態に係る周波数シンセサイザ10において、発振信号に発生する2次から10次のスプリアスの信号レベルを抑制する例を説明したが、これに限定されることはない。11次以上のスプリアスをプロットした第1スプリアス特性を生成することにより、より高次のスプリアスの信号レベルを抑制してもよく、これに代えて、10次未満のスプリアスをプロットした第1スプリアス特性を生成して、10次未満のスプリアスの信号レベルを抑制してもよい。また、偶数次又は奇数次のスプリアスの信号レベルを抑制してもよい。
In the
以上の本実施形態に係る周波数シンセサイザ10において、第2スプリアス特性のスプリアス離調周波数の最大値又は極大値に基づいてクロック信号のクロック周波数を決定する例を説明したが、これに限定されることはない。スプリアスが発生する周波数が発振信号の周波数よりもより離れた位置にあれば、スプリアスの信号レベルを低減できるので、スプリアス離調周波数が最大値又は極大値でない値に基づいてクロック周波数を決定してもよい。例えば、スプリアス離調周波数が最大値又は極大値の近傍の値となるように、クロック周波数を決定してもよい。
In the
また、スプリアス離調周波数の値が要求される仕様等に合致する範囲において、クロック周波数を決定してもよい。例えば、コンピュータは、スプリアス離調周波数の値が所定の離調周波数を超える範囲で、クロック周波数を決定する。ここで、所定の離調周波数は、図2に示すスプリアスのゲインの周波数特性から特定してもよい。 Also, the clock frequency may be determined within a range in which the value of the spurious detuning frequency matches the required specifications. For example, the computer determines the clock frequency over which spurious detuning frequency values exceed a predetermined detuning frequency. Here, the predetermined detuning frequency may be specified from the frequency characteristics of the spurious gain shown in FIG.
この場合、例えば、コンピュータは、上述のS230又はS330の動作の前に、図2に示すような、発振信号の周波数から離れた周波数に対するスプリアスのゲインの周波数特性を示す離調周波数特性を特定する。コンピュータは、例えば、自身に接続された測定装置等を用いてPLL回路130の周波数特性を測定することによってこのような離調周波数特性を特定する。これに代えて、コンピュータは、シミュレーションを用いてこのような離調周波数特性を特定してもよい。
In this case, for example, the computer, prior to the operation of S230 or S330 described above, identifies the detuning frequency characteristic that indicates the frequency characteristic of the spurious gain with respect to the frequency that is distant from the frequency of the oscillation signal, as shown in FIG. . The computer identifies such a detuning frequency characteristic by measuring the frequency characteristic of the
次に、コンピュータは、離調周波数特性において予め定められたゲイン以下となる第1離調周波数を特定する。例えば、スプリアスのゲインを-70dB以下にする場合、コンピュータは、図2に示す離調周波数特性を用いて、第1離調周波数として10MHzの値を特定する。予め定められたゲインは、例えば、コンピュータの操作者、ユーザ等によってコンピュータに入力される。また、予め定められたゲインは、記憶部144に記憶されていてもよい。
Next, the computer identifies a first detuning frequency that is equal to or less than a predetermined gain in the detuning frequency characteristics. For example, when the spurious gain is -70 dB or less, the computer uses the detuning frequency characteristic shown in FIG. 2 to specify a value of 10 MHz as the first detuning frequency. The predetermined gain is input into the computer by, for example, a computer operator, user, or the like. Also, the predetermined gain may be stored in the
そして、コンピュータは、上述のS230又はS330の動作において、第2スプリアス特性のうち特定された第1離調周波数を超える周波数差のデータのクロック周波数を、クロック信号のクロック周波数として決定する。例えば、コンピュータは、スプリアス離調周波数が第1離調周波数である10MHzを超える範囲において、クロック周波数を決定する。この場合、コンピュータは、図5又は図8の第2スプリアス特性において、10MHzを超えるデータを用いて、クロック周波数を決定する。これにより、発振信号に発生するスプリアスの周波数におけるゲインを、PLL回路130のゲイン特性の予め定められたゲイン以下にすることができるので、当該スプリアスを簡便に抑制することができる。
Then, in the operation of S230 or S330 described above, the computer determines, as the clock frequency of the clock signal, the clock frequency of the data whose frequency difference exceeds the specified first detuning frequency among the second spurious characteristics. For example, the computer determines the clock frequency in the range where the spurious detuning frequency exceeds the first detuning frequency of 10 MHz. In this case, the computer uses data over 10 MHz in the second spurious characteristic of FIG. 5 or FIG. 8 to determine the clock frequency. As a result, the gain at the frequency of the spurious generated in the oscillation signal can be made equal to or less than the predetermined gain of the gain characteristics of the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、装置の全部又は一部は、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の実施の形態の任意の組み合わせによって生じる新たな実施の形態も、本発明の実施の形態に含まれる。組み合わせによって生じる新たな実施の形態の効果は、もとの実施の形態の効果を併せ持つ。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments, and various modifications and changes are possible within the scope of the gist thereof. be. For example, all or part of the device can be functionally or physically distributed and integrated in arbitrary units. In addition, new embodiments resulting from arbitrary combinations of multiple embodiments are also included in the embodiments of the present invention. The effect of the new embodiment caused by the combination has the effect of the original embodiment.
10 周波数シンセサイザ
110 クロック信号源
120 DDS
130 PLL回路
132 電圧制御発振器
134 分周器
136 位相比較器
138 ループフィルタ
140 制御部
142 取得部
144 記憶部
146 設定部
10
130
Claims (5)
設定可能な前記クロック周波数に対する、前記発振信号の周波数と前記DDS信号に含まれるN次高調波(Nは2以上の自然数)に起因して前記発振信号に発生するN次スプリアスの周波数との周波数差の関係を特定してプロットした第1スプリアス特性を生成するステップと、
前記第1スプリアス特性において、前記クロック周波数ごとに最も小さい前記周波数差のデータを抽出して、第2スプリアス特性を生成するステップと、
前記第2スプリアス特性が示す前記周波数差の値に基づき、前記周波数シンセサイザの前記クロック信号の前記クロック周波数を決定するステップと
を有する方法。 A clock signal source that outputs a clock signal, a DDS that outputs a DDS signal based on the clock signal output from the clock signal source, and a frequency that is set based on the frequency of the DDS signal output from the DDS A method for determining the clock frequency of the clock signal of a frequency synthesizer, comprising:
The frequency of the oscillation signal and the frequency of the Nth order spurious generated in the oscillation signal due to the Nth harmonic (N is a natural number of 2 or more) included in the DDS signal, relative to the settable clock frequency generating a plotted first spurious characteristic identifying the difference relationship;
extracting data of the smallest frequency difference for each clock frequency in the first spurious characteristic to generate a second spurious characteristic;
determining the clock frequency of the clock signal of the frequency synthesizer based on the value of the frequency difference indicated by the second spurious characteristic.
前記離調周波数特性において予め定められたゲイン以下となる第1離調周波数を特定するステップと
を更に備え、
前記クロック周波数を決定するステップにおいて、前記第2スプリアス特性のうち特定された前記第1離調周波数を超える前記周波数差のデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定する、請求項1から3のいずれか一項に記載の方法。 identifying, in the PLL circuit, a detuning frequency characteristic indicating a frequency characteristic of a spurious gain with respect to a frequency distant from the frequency of the oscillation signal;
identifying a first detuning frequency that is equal to or less than a predetermined gain in the detuning frequency characteristic;
In the step of determining the clock frequency, the clock frequency of the data of the frequency difference exceeding the specified first detuning frequency among the second spurious characteristics is determined as the clock frequency of the clock signal. Item 4. The method according to any one of Items 1 to 3.
生成した前記第2スプリアス特性の全てをプロットしてから、前記クロック周波数ごとに最も小さい前記周波数差のデータを抽出して、出力すべき前記DDS信号の周波数に共通する前記第2スプリアス特性を生成するステップを更に備える、
請求項1から4のいずれか一項に記載の方法。 repeating the step of generating the first spurious characteristic and the step of generating the second spurious characteristic to generate the second spurious characteristic for each frequency of the DDS signal to be output by the DDS;
After all of the generated second spurious characteristics are plotted, data of the smallest frequency difference is extracted for each of the clock frequencies to generate the second spurious characteristics common to the frequencies of the DDS signals to be output. further comprising the step of
5. A method according to any one of claims 1-4.
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