JP2022113105A - 信号処理装置 - Google Patents

Abstract

【課題】配線の面積を低減し得る信号処理装置を提供する。【解決手段】第１方向及び第２方向に並ぶように配され、各々が、対応するアバランシェフォトダイオードからの出力に基づいて複数のビットを有するデジタル信号を取得する複数の画素信号処理部と、前記第１方向に並ぶ複数の画素信号処理部に対応して配され、前記第１方向に並ぶ複数の画素信号処理部の各々に保持されている前記デジタル信号のうちの異なる桁の複数のビットにそれぞれ対応する複数の信号が共通に出力される信号線を含む信号線群と、を備える。【選択図】図４

Description

本発明は、信号処理装置に関する。

特許文献１には、光子の入射に応じて生成されたパルス信号の数をカウントするカウンタを備える情報処理装置が開示されている。特許文献１に開示されているカウンタは、複数のビットを含むデジタル信号を取得することができるバイナリカウンタである。

特開２０２０－１５０３７７号公報

デジタル信号を出力するための配線を配置するための面積の低減が要求される場合がある。しかしながら、特許文献１においては、カウンタよりも後段の回路へのデジタル信号の出力に着目した検討はなされていない。

本発明は、配線の面積を低減し得る信号処理装置を提供することを目的とする。

本発明の一観点によれば、第１方向及び第２方向に並ぶように配され、各々が、対応するアバランシェフォトダイオードからの出力に基づいて複数のビットを有するデジタル信号を取得する複数の画素信号処理部と、前記第１方向に並ぶ複数の画素信号処理部に対応して配され、前記第１方向に並ぶ複数の画素信号処理部の各々に保持されている前記デジタル信号のうちの異なる桁の複数のビットにそれぞれ対応する複数の信号が共通に出力される信号線を含む信号線群と、を備えることを特徴とする信号処理装置が提供される。

本発明によれば、配線の面積を低減し得る信号処理装置が提供される。

第１実施形態に係る光電変換装置の全体構成を示す概略図である。 第１実施形態に係るセンサ基板の構成例を示す概略ブロック図である。 第１実施形態に係る回路基板の構成例を示す概略ブロック図である。 第１実施形態に係る回路基板の他の構成例を示す概略ブロック図である。 第１実施形態に係る光電変換部及び画素信号処理部の１画素分の構成例を示す概略ブロック図である。 第１実施形態に係るアバランシェフォトダイオードの動作を説明する図である。 第１実施形態に係る画素信号処理部の動作を示すタイミング図である。 第２実施形態に係る光電変換部及び画素信号処理部の１画素分の構成例を示す概略ブロック図である。 第２実施形態に係るカウンタ回路と画素出力回路の接続関係を示す模式図である。 第２実施形態に係る画素信号処理部のレイアウトを模式的に示す平面図である。 第２実施形態に係る画素信号処理部の動作を示すタイミング図である。 第３実施形態に係る光電変換部及び画素信号処理部の１画素分の構成例を示す概略ブロック図である。 第３実施形態に係る画素信号処理部のレイアウトを模式的に示す平面図である。 第３実施形態に係る画素信号処理部の動作を示すタイミング図である。 第４実施形態に係る光電変換部及び画素信号処理部の１画素分の構成例を示す概略ブロック図である。 第４実施形態に係るオープンドレインバッファ回路の構成例を示す回路図である。 第４実施形態に係るオープンドレインバッファ回路のレイアウトを模式的に示す平面図である。 第５実施形態に係る光電変換部及び画素信号処理部の２画素分の構成例を示す概略ブロック図である。 第６実施形態に係る光電変換部及び画素信号処理部の２画素分の構成例を示す概略ブロック図である。 第７実施形態に係る光電変換部及び画素信号処理部の１画素分の構成例を示す概略ブロック図である。 第７実施形態に係る画素信号処理部の動作を示すタイミング図である。 第８実施形態に係る光検出システムのブロック図である。 第９実施形態に係る光検出システムのブロック図である。 第１０実施形態に係る内視鏡手術システムの概略図である。 第１１実施形態に係る光検出システムの概略図である。 第１１実施形態に係る移動体の概略図である。 第１１実施形態に係る光検出システムの動作を表すフローチャートである。 第１２実施形態に係る電子機器の具体例を示す図である。

以下、図面を参照しつつ本発明の実施形態を説明する。各図面が示す部材の大きさ及び位置関係は、説明を明確にするために誇張されていることがある。複数の図面にわたって同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある。

［第１実施形態］
図１は、本実施形態に係る光電変換装置１００の全体構成を示す概略図である。光電変換装置１００は、例えば、固体撮像装置、焦点検出装置、測距装置、ＴＯＦ（Ｔｉｍｅ－Ｏｆ－Ｆｌｉｇｈｔ）カメラ等であり得る。光電変換装置１００は、互いに積層されたセンサ基板１１（第１基板）と回路基板２１（第２基板）とを有する。センサ基板１１と回路基板２１とは、電気的に相互に接続されている。センサ基板１１は、複数の行及び複数の列をなすように配された複数の画素１０１が配された画素領域１２を有している。回路基板２１は、複数の行及び複数の列をなすように配された複数の画素信号処理部１０３が配された第１回路領域２２と、第１回路領域２２の外周に配された第２回路領域２３とを有している。第２回路領域２３は、複数の画素信号処理部１０３を制御する回路等を含み得る。センサ基板１１は、入射光を受ける光入射面（第１面）と、光入射面に対向する接続面（第２面）とを有している。センサ基板１１は、接続面側において回路基板２１と接続されている。すなわち、光電変換装置１００は、いわゆる裏面照射型である。

本明細書において、「平面視」とは、光入射面に対して垂直な方向から視ることを指す。また、断面とは、センサ基板１１の光入射面と垂直な方向における面を指す。なお、微視的に見て光入射面が粗面である場合もあり得るが、その場合には巨視的に見たときの光入射面を基準として平面視を定義する。また、本明細書において、深さ方向は、光入射面から接続面に向かう方向である。

以下では、センサ基板１１と回路基板２１とは、ダイシング済みのチップであるものとして説明するが、センサ基板１１と回路基板２１とは、チップに限定されるものではない。例えば、センサ基板１１と回路基板２１とは、ウエハであってもよい。また、センサ基板１１と回路基板２１とがダイシング済みのチップである場合には、光電変換装置１００は、ウエハ状態で積層した後にダイシングされることにより製造されてもよく、ダイシングされた後に積層されることにより製造されてもよい。

図２は、センサ基板１１の構成例を示す概略ブロック図である。画素領域１２には、複数の行及び複数の列をなすように配された複数の画素１０１が配されている。複数の画素１０１の各々は、光電変換素子としてアバランシェフォトダイオード（以下、ＡＰＤと呼ぶ）を含む光電変換部１０２を有している。光電変換装置１００が撮像装置である場合には、複数の画素１０１は、光電変換により画像用の信号を生成する素子であり得る。しかしながら、光電変換装置１００がＴＯＦ等の技術を用いた測距装置である場合には、画素１０１は、光が到達した時刻と光量を測定するための素子であり得る。すなわち、複数の画素１０１の用途は画像の取得に限定されない。

ＡＰＤで生じる電荷対のうち信号電荷として用いられる電荷の導電型を第１導電型と呼ぶ。第１導電型とは、信号電荷と同じ極性の電荷を多数キャリアとする導電型を指す。また、第１導電型と反対の導電型を第２導電型と呼ぶ。以下では、信号電荷が電子であり、第１導電型がＮ型であり、第２導電型がＰ型である例を説明するが、信号電荷が正孔であり、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。

図３Ａは、回路基板２１の構成例を示す概略ブロック図である。回路基板２１は、複数の行及び複数の列をなすように配された複数の画素信号処理部１０３が配された第１回路領域２２を有している。なお、以下の説明では、複数の画素信号処理部１０３は０行目からｍ行目までのｍ＋１行と、０列目からｎ列目までのｎ＋１列をなしているものとするが、行及び列の数は特に限定されない。なお、本明細書において、同一の行に配された複数の画素信号処理部１０３が並ぶ方向（図３Ａにおける横方向）を第１方向と呼び、同一の列に配された複数の画素信号処理部１０３が並ぶ方向（図３Ａにおける縦方向）を第２方向と呼ぶことがある。

また、回路基板２１には、垂直走査回路１１０、水平走査回路１１１、読み出し回路１１２、画素出力信号線１１３、出力回路１１４、制御信号生成部１１５及び駆動線２１４、２１５が配されている。図２に示されている複数の光電変換部１０２と図３Ａに示されている複数の画素信号処理部１０３は、それぞれ、画素１０１ごとに設けられた接続配線を介して電気的に接続されている。

制御信号生成部１１５は、垂直走査回路１１０、水平走査回路１１１及び読み出し回路１１２を駆動する制御信号を生成し、これらの各部に供給する制御回路である。これにより、制御信号生成部１１５は、各部の駆動タイミング等の制御を行う。

垂直走査回路１１０は、制御信号生成部１１５から供給された制御信号に基づいて、複数の画素信号処理部１０３の各々に制御信号を供給する。図３Ａに示されているように、垂直走査回路１１０は、第１回路領域２２の行ごとに設けられている２つの駆動線２１４を介して各画素信号処理部１０３に対して行ごとに制御信号ｐＲＥＳ、ｐＶＳＥＬを供給する。なお、図３Ａ等において、制御信号の名称の後に引数が付されている場合があるが、この引数は対応する行又は列の番号を示している。垂直走査回路１１０にはシフトレジスタ、アドレスデコーダ等の論理回路が用いられ得る。これにより、垂直走査回路１１０は、画素信号処理部１０３から信号を出力させる行の選択を行う。

画素１０１の光電変換部１０２から出力された信号は、画素信号処理部１０３において処理される。画素信号処理部１０３は、光電変換部１０２に含まれるＡＰＤから出力されるパルスの数をカウントすることにより複数のビットを有するデジタル信号を取得して保持する。

水平走査回路１１１は、制御信号生成部１１５から供給された制御信号に基づいて、複数の画素信号処理部１０３の各々に制御信号を供給する。図３Ａに示されているように、水平走査回路１１１は、第１回路領域２２の列ごとに設けられている駆動線２１５を介して各画素信号処理部１０３に対して列ごとに制御信号ｐＨＳＥＬを供給する。これにより、水平走査回路１１１は、画素信号処理部１０３から信号を出力させる列の選択を行う。なお、駆動線２１５は、各列について複数本であり得る。本実施形態では、後述するように、列ごとに２本の駆動線２１５が設けられている。

画素出力信号線１１３は、複数の画素信号処理部１０３の各行に対応するように配されている。すなわち、１つの行の画素出力信号線１１３は、対応する行の複数の画素信号処理部１０３に共有されている。水平走査回路１１１によって選択された列の複数の画素信号処理部１０３は、対応する画素出力信号線１１３に信号ＰＯＵＴを出力する。画素出力信号線１１３に出力された信号ＰＯＵＴは、読み出し回路１１２に読み出される。読み出し回路１１２は、制御信号生成部１１５から供給された制御信号に基づいて、出力回路１１４を介して光電変換装置１００の外部の記憶部又は信号処理部に信号ＰＯＵＴを出力する。１つの行に対応する画素出力信号線１１３は、複数の信号線を含む信号線群であり得る。

画素信号処理部１０３は、必ずしもすべての画素１０１に１つずつ設けられていなくてもよい。例えば、複数の画素１０１によって１つの画素信号処理部１０３が共有されていてもよい。この場合、画素信号処理部１０３は、各光電変換部１０２から出力された信号を順次処理することにより、各画素１０１に対して信号処理の機能を提供する。

図２及び図３Ａに示すように、平面視において画素領域１２に重なる領域に、複数の画素信号処理部１０３が配された第１回路領域２２が配される。そして、平面視において、センサ基板１１の端と画素領域１２の端との間に重なるように、垂直走査回路１１０、水平走査回路１１１、読み出し回路１１２、出力回路１１４及び制御信号生成部１１５が配される。言い換えると、センサ基板１１は、画素領域１２と画素領域１２の外周に配された非画素領域とを有する。そして、回路基板２１において、平面視において非画素領域に重なる領域に、垂直走査回路１１０、水平走査回路１１１、読み出し回路１１２、出力回路１１４及び制御信号生成部１１５が配された第２回路領域２３が配されている。

図３Ｂは、回路基板２１の他の構成例を示す概略ブロック図である。図３Ｂの構成は、図３Ａの構成の一部を変形したものである。以下、図３Ａと図３Ｂの相違点について説明する。図３Ａにおいては、画素出力信号線１１３が複数の画素信号処理部１０３の各行に対応するように配されている。これに対し、図３Ｂにおいては、信号線１１６が複数の画素信号処理部１０３の各列に対応するように配されている。信号線１１６は、複数の配線を含んでおり、少なくとも、信号ＰＯＵＴを読み出し回路１１２に出力する機能と、制御信号ｐＨＳＥＬを画素信号処理部１０３に供給する機能を有している。言い換えると、信号線１１６は、図３Ａにおける画素出力信号線１１３の機能と駆動線２１５の機能を兼ね備えている。図３Ｂにおいて、その他の部分の構成は図３Ａと同様であるため説明を省略する。

図３Ｂの構成においても、信号読み出しの方向が異なる点を除き、図３Ａの構成と同様の動作が可能である。以下の説明では、回路基板２１の構成は図３Ａに示すものであるものとするが、適宜説明を読み替えることにより、図３Ｂの構成にも適用可能である。

図４は、本実施形態に係る光電変換部１０２及び画素信号処理部１０３の１画素分の構成例を示す概略ブロック図である。図４には、センサ基板１１に配された光電変換部１０２と回路基板２１に配された画素信号処理部１０３との接続関係を含むより具体的な構成例が模式的に示されている。なお、図４においては図３Ａにおける２つの駆動線２１４を駆動線２１４ａ、２１４ｂとして示しており、２つの駆動線２１５を駆動線２１５ａ、２１５ｂとして示している。

光電変換部１０２は、ＡＰＤ２０１を有している。画素信号処理部１０３は、クエンチ素子２０２、波形整形部２１０、カウンタ回路２１１及び画素出力回路２１２を有している。カウンタ回路２１１は、第１メモリ２１１ａと、第２メモリ２１１ｂとを有している。画素出力回路２１２は、第１出力回路２１２ａと、第２出力回路２１２ｂとを有している。なお、画素信号処理部１０３は、波形整形部２１０、カウンタ回路２１１及び画素出力回路２１２の少なくとも１つを有していればよい。

ＡＰＤ２０１は、光電変換により入射光に応じた電荷対を生成する。ＡＰＤ２０１のアノードには、電圧ＶＬ（第１電圧）が供給される。また、ＡＰＤ２０１のカソードは、クエンチ素子２０２の第１端子及び波形整形部２１０の入力端子に接続されている。クエンチ素子２０２の第２端子には、アノードに供給される電圧ＶＬよりも高い電圧ＶＨ（第２電圧）が供給される。これにより、ＡＰＤ２０１のアノードとカソードには、ＡＰＤ２０１がアバランシェ増倍動作をするような逆バイアス電圧が供給される。逆バイアス電圧が供給されているＡＰＤ２０１において、入射光により電荷が生じると、この電荷がアバランシェ増倍を起こし、アバランシェ電流が発生する。

なお、ＡＰＤ２０１に逆バイアスの電圧が供給される場合の動作モードには、ガイガーモードとリニアモードとがある。ガイガーモードはアノード及びカソードの電位差が降伏電圧より大きい電位差で動作させるモードであり、リニアモードはアノード及びカソードの電位差が降伏電圧近傍又はそれ以下で動作させるモードである。

ガイガーモードで動作させるＡＰＤをＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）と呼ぶ。このときの電圧は、例えば、電圧ＶＬ（第１電圧）が－３０Ｖであり、電圧ＶＨ（第２電圧）が１Ｖである。ＡＰＤ２０１は、リニアモードで動作させてもよく、ガイガーモードで動作させてもよい。ＳＰＡＤの場合はリニアモードのＡＰＤに比べて電位差が大きくなりアバランシェ増倍の効果が顕著となるため、ＳＰＡＤであることが好ましい。

クエンチ素子２０２は、アバランシェ増倍による信号増倍時に負荷回路（クエンチ回路）として機能する。クエンチ素子２０２は、ＡＰＤ２０１に供給する電圧を抑制して、アバランシェ増倍を抑制する（クエンチ動作）。また、クエンチ素子２０２は、クエンチ動作による電圧降下に応じた電流を流すことにより、ＡＰＤ２０１に供給する電圧を電圧ＶＨへと戻す（リチャージ動作）。クエンチ素子２０２は、例えば、抵抗素子であり得る。

波形整形部２１０は、光子検出時に得られるＡＰＤ２０１のカソードの電位変化を整形して、パルスを出力する回路である。波形整形部２１０には、例えば、インバータ回路が用いられる。図４には、波形整形部２１０としてインバータを１つ用いた例を示されているが、波形整形部２１０は、複数のインバータを直列接続した回路であってもよく、波形整形効果を有するその他の回路であってもよい。

カウンタ回路２１１は、波形整形部２１０から出力されたパルスの数をカウントし、カウント値を示すデジタル信号を保持する。カウンタ回路２１１の第１メモリ２１１ａ及び第２メモリ２１１ｂは、それぞれ、デジタル信号の第１ビット及び第２ビットを保持する。カウンタ回路２１１は、駆動線２１４ａを介して制御信号ｐＲＥＳが供給されたときに、第１メモリ２１１ａ及び第２メモリ２１１ｂに保持された値をリセットする。

画素出力回路２１２には、図３Ａに示されている垂直走査回路１１０から図４に示されている駆動線２１４ｂを介して制御信号ｐＶＳＥＬが供給される。また、画素出力回路２１２には、図３Ａに示されている水平走査回路１１１から図４に示されている複数の駆動線２１５ａ、２１５ｂを介して制御信号ｐＨＳＥＬ０、ｐＨＳＥＬ１がそれぞれ供給される。なお、図３Ａにおける制御信号ｐＨＳＥＬは、制御信号ｐＨＳＥＬ０、ｐＨＳＥＬ１の両者を含むものである。図４におけるこれらの制御信号は、カウンタ回路２１１と画素出力信号線１１３との電気的な接続、非接続を切り替える。画素出力回路２１２は、例えば、第１メモリ２１１ａ及び第２メモリ２１１ｂに保持されている値を読み出して、保持されている値に応じた信号を出力するためのバッファ回路等を含む。

画素出力回路２１２の第１出力回路２１２ａは、制御信号ｐＨＳＥＬ０に基づいて第１メモリ２１１ａに保持されている第１ビットの値を読み出して画素出力信号線１１３に出力するように構成されている。画素出力回路２１２の第２出力回路２１２ｂは、制御信号ｐＨＳＥＬ１に基づいて第２メモリ２１１ｂに保持されている第２ビットの値を読み出して画素出力信号線１１３に出力するように構成されている。すなわち、画素出力信号線１１３は、第１ビット及び第２ビットの信号を伝送する共通の信号線である。

なお、図４の例では、画素出力回路２１２においてカウンタ回路２１１と画素出力信号線１１３との電気的な接続、非接続の切り替えが行われているが、画素出力信号線１１３への信号出力を制御する手法はこれに限定されない。例えば、クエンチ素子２０２とＡＰＤ２０１との間、光電変換部１０２と画素信号処理部１０３との間等のノードにトランジスタ等のスイッチを配し、電気的な接続、非接続を切り替えることにより、画素出力信号線１１３への信号出力を制御してもよい。また、光電変換部１０２に供給される電圧ＶＨ又は電圧ＶＬの値をトランジスタ等のスイッチを用いて変えることにより、画素出力信号線１１３への信号出力を制御してもよい。

図４では、カウンタ回路２１１を用いる構成例を示している。しかしながら、カウンタ回路２１１の代わりに、時間・デジタル変換回路（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、ＴＤＣ）、メモリを用いて、パルスを検出するタイミングを取得してもよい。このとき、波形整形部２１０から出力されたパルスの発生タイミングは、ＴＤＣによってデジタル信号に変換される。この場合、図３Ａの垂直走査回路１１０から駆動線を介して、ＴＤＣに制御信号ｐＲＥＦ（参照信号）が供給され得る。ＴＤＣは、制御信号ｐＲＥＦを基準とするパルスの入力タイミングの相対時間を示す信号をデジタル信号として取得する。

図５（ａ）、図５（ｂ）及び図５（ｃ）は、本実施形態に係るＡＰＤ２０１の動作を説明する図である。図５（ａ）は、図４におけるＡＰＤ２０１、クエンチ素子２０２、波形整形部２１０を抜き出して示した図である。図５（ａ）に示されるように、ＡＰＤ２０１、クエンチ素子２０２及び波形整形部２１０の入力端子の接続ノードをｎｏｄｅＡとする。また、図５（ａ）に示されるように、波形整形部２１０の出力端子のノードをｎｏｄｅＢとする。

図５（ｂ）は、図５（ａ）におけるｎｏｄｅＡの電位の時間変化を示すグラフである。図５（ｃ）は、図５（ａ）におけるｎｏｄｅＢの電位の時間変化を示すグラフである。時刻ｔ０から時刻ｔ１の期間において、ＡＰＤ２０１には、ＶＨ－ＶＬの電圧が印加されている。時刻ｔ１において光子がＡＰＤ２０１に入射すると、ＡＰＤ２０１においてアバランシェ増倍が生じる。これにより、クエンチ素子２０２にアバランシェ電流が流れ、ｎｏｄｅＡの電位は降下する。その後、電圧降下量が更に大きくなり、ＡＰＤ２０１に印加される電圧が徐々に小さくなる。そして、時刻ｔ２においてＡＰＤ２０１におけるアバランシェ増倍が停止する。これにより、ｎｏｄｅＡの電位はある一定値よりも降下しなくなる。その後、時刻ｔ２から時刻ｔ３の期間において、ｎｏｄｅＡには電圧ＶＨのノードから電圧降下分を補う電流が流れ、時刻ｔ３においてｎｏｄｅＡは元の電位に整定する。

上述の過程において、ｎｏｄｅＡの電位がある閾値よりも低い期間においてｎｏｄｅＢの電位はハイレベルになる。このようにして、光子の入射によって生じたｎｏｄｅＡの電位の降下の波形は、波形整形部２１０によって整形され、ｎｏｄｅＢにパルスとして出力される。

図６は、本実施形態に係る画素信号処理部１０３の動作を示すタイミング図である。図６には、制御信号ｐＶＳＥＬ、ｐＨＳＥＬ０、ｐＨＳＥＬ１のレベルと画素出力信号線１１３における信号ＰＯＵＴの関係が示されている。図６において、制御信号ｐＶＥＳＬと信号ＰＯＵＴについては、ｋ行目とｋ＋１行目のみが示されており、制御信号ｐＨＳＥＬ０、ｐＨＳＥＬ１については、０列目とｎ列目のみが示されているが、これら以外の行及び列についても同様である。なお、ｋ行目は、０行目からｍ－１行目までの任意の行であり得る。

時刻ｔ１において、制御信号ｐＶＳＥＬ［ｋ］がハイレベルになり、ｋ行目の画素出力回路２１２が有効化される。これにより、ｋ行目の画素信号処理部１０３が選択される。

時刻ｔ２から時刻ｔ３において、制御信号ｐＨＳＥＬ０［０］がハイレベルになる。これにより、ｋ行目かつ０列目の第１出力回路２１２ａは、第１メモリ２１１ａに保持されている第１ビットの値Ｐ０１を読み出してｋ行目の画素出力信号線１１３に出力する。

時刻ｔ４から時刻ｔ５において、制御信号ｐＨＳＥＬ１［０］がハイレベルになる。これにより、ｋ行目かつ０列目の第２出力回路２１２ｂは、第２メモリ２１１ｂに保持されている第２ビットの値Ｐ０２を読み出してｋ行目の画素出力信号線１１３に出力する。

なお、時刻ｔ１から時刻ｔ２の間の期間、及び時刻ｔ３から時刻ｔ４の間の期間に、画素出力信号線１１３の電位のリセット動作が行われる画素出力信号線リセット期間が含まれていてもよい。このリセット動作は、各ビットの値が読み出される前に、外部の電位供給線から画素出力信号線１１３に所定の電位が与えられることにより、画素出力信号線１１３の電位をリセットする動作である。画素出力回路２１２から画素出力信号線１１３への信号の出力が行われる前に画素出力信号線１１３が所定の電位にリセットされることにより、外部からのノイズ又は直前に画素出力信号線１１３に出力された信号のレベルの影響が低減される。これにより、画素出力回路２１２から画素出力信号線１１３への信号の出力が安定化し得る。

また、時刻ｔ１から時刻ｔ２の間の期間における画素出力信号線リセット期間の長さと、時刻ｔ３から時刻ｔ４の間の期間における画素出力信号線リセット期間の長さとが互いに異なっていてもよい。例えば、第１ビットの値Ｐ０１が第２ビットの値Ｐ０２よりも安定した状態で出力されることが要求されているものとする。この場合には、時刻ｔ１から時刻ｔ２の間の期間に含まれる画素出力信号線リセット期間が、時刻ｔ３から時刻ｔ４の間の期間に含まれる画素出力信号線リセット期間よりも長く設定されていることが望ましい。これにより、第１出力回路２１２ａから画素出力信号線１１３への第１ビットの値Ｐ０１の出力がより安定化し得る。

以上のようにしてｋ行目かつ０列目の画素信号処理部１０３から画素出力信号線１１３への信号の出力が行われる。このとき、第１ビットの値Ｐ０１と、第２ビットの値Ｐ０２は選択的に読み出されるため、１つの画素出力信号線１１３に同時にこれらが読み出されることはない。また、互いに異なるタイミングで第１ビットの値Ｐ０１と第２ビットの値Ｐ０２を１つの画素出力信号線１１３に出力することで、複数のビットで画素出力信号線１１３を共有することができる。第１ビットの値Ｐ０１と第２ビットの値Ｐ０２を組み合わせることで、ｋ行目かつ０列目の画素信号処理部１０３に対応するデジタル信号の値を得ることができる。１列目からｎ－１列目についても順次同様の読み出しが行われる。

時刻ｔ６から時刻ｔ７において、制御信号ｐＨＳＥＬ０［ｎ］がハイレベルになる。これにより、ｋ行目かつｎ列目の第１出力回路２１２ａは、第１メモリ２１１ａに保持されている第１ビットの値Ｐｎ１を読み出してｋ行目の画素出力信号線１１３に出力する。

時刻ｔ８から時刻ｔ９において、制御信号ｐＨＳＥＬ１［ｎ］がハイレベルになる。これにより、ｋ行目かつｎ列目の第２出力回路２１２ｂは、第２メモリ２１１ｂに保持されている第２ビットの値Ｐｎ２を読み出してｋ行目の画素出力信号線１１３に出力する。

なお、上述の画素出力信号線リセット期間が、時刻ｔ６の前の期間及び時刻ｔ７から時刻ｔ８の間の期間に含まれていてもよい。また、これらの画素出力信号線リセット期間の長さが互いに異なっていてもよい。

以上のようにしてｋ行目かつｎ列目の画素信号処理部１０３から画素出力信号線１１３への信号の出力が行われる。時刻ｔ１０において、制御信号ｐＶＳＥＬ［ｋ］がローレベルになり、ｋ行目の画素出力回路２１２が無効化される。これにより、ｋ行目の画素信号処理部１０３の選択が解除される。以上の時刻ｔ１から時刻ｔ１０のようにして、ｋ行目の画素信号処理部１０３からの読み出しが行われる。

次に、時刻ｔ１１から時刻ｔ２０において、ｋ＋１行目の画素信号処理部１０３からの読み出しが行われる。この動作は時刻ｔ１から時刻ｔ１０のｋ行目の動作と概ね同様であるため説明を省略する。

以上のように、本実施形態においては画素信号処理部１０３に保持されているデジタル信号のうちの第１ビットの信号と第２ビットの信号が１つの画素出力信号線１１３に共通に出力される。これにより、ビットごとに個別の画素出力信号線を設ける場合と比較して、画素出力信号線１１３の本数を削減することができ、画素出力信号線１１３の配線に要する面積が削減される。したがって、本実施形態によれば、配線の面積を低減し得る信号処理装置が提供される。

また、画素出力信号線１１３の配線の本数の削減により得られた面積を配線の幅及び配線間のスペースの拡大に活用することにより、配線抵抗及び配線間容量を調整して画素出力信号線１１３の時定数を低減することができる。したがって、本実施形態の構成を適用しつつ画素出力信号線１１３のラインアンドスペースの設計を適正化することにより、出力遅延を低減することができる場合もある。

［第２実施形態］
本実施形態の光電変換装置１００においては、カウンタ回路２１１及び画素出力回路２１２が４ビットのデジタル信号に対応している。第１実施形態と共通する要素については説明を省略又は簡略化する場合がある。

図７は、本実施形態に係る光電変換部１０２及び画素信号処理部１０３の１画素分の構成例を示す概略ブロック図である。本実施形態のカウンタ回路２１１は、図４に示す構成に加えて、第３メモリ２１１ｃと、第４メモリ２１１ｄとを更に有している。第１メモリ２１１ａから第４メモリ２１１ｄにそれぞれ保持される第１ビットから第４ビットは、この順に連続する４桁のビットである。また、本実施形態の画素信号処理部１０３は、図４に示す構成に加えて、第３出力回路２１２ｃと、第４出力回路２１２ｄとを更に有している。また、本実施形態においては、第１出力回路２１２ａ及び第４出力回路２１２ｄに接続された画素出力信号線１１３ａ（第１信号線）と、第２出力回路２１２ｂ及び第３出力回路２１２ｃに接続された画素出力信号線１１３ｂ（第２信号線）とが配されている。

第１出力回路２１２ａは、制御信号ｐＨＳＥＬ０に基づいて第１メモリ２１１ａに保持されている第１ビットの値を読み出して画素出力信号線１１３ａに出力するように構成されている。第４出力回路２１２ｄは、制御信号ｐＨＳＥＬ１に基づいて第４メモリ２１１ｄに保持されている第４ビットの値を読み出して画素出力信号線１１３ａに出力するように構成されている。すなわち、画素出力信号線１１３ａは、第１ビット及び第４ビットの信号を伝送する共通の信号線である。

第２出力回路２１２ｂは、制御信号ｐＨＳＥＬ０に基づいて第２メモリ２１１ｂに保持されている第２ビットの値を読み出して画素出力信号線１１３ｂに出力するように構成されている。第３出力回路２１２ｃは、制御信号ｐＨＳＥＬ１に基づいて第３メモリ２１１ｃに保持されている第３ビットの値を読み出して画素出力信号線１１３ｂに出力するように構成されている。すなわち、画素出力信号線１１３ｂは、第２ビット及び第３ビットの信号を伝送する共通の信号線である。

図８は、本実施形態に係るカウンタ回路２１１と画素出力回路２１２の接続関係を示す模式図である。図８には、各メモリ及び各入力回路の配置と、それらを相互に接続する第１配線層及び第２配線層の配線の接続関係が模式的に示されている。カウンタ回路２１１において、第１乃至第４ビットに対応する各メモリは、入力端子ＣＫと出力端子Ｑを有する。画素出力回路２１２において、第１乃至第４ビットに対応する各出力回路は、入力端子ＩＮと出力端子ＯＵＴを有する。図８において、入力端子ＣＫ、出力端子Ｑ、入力端子ＩＮ及び出力端子ＯＵＴの符号には、例えば、「ＣＫ１」のように、対応するビットを示す番号が付されている。

図８に示されるように、第１メモリ２１１ａと第２メモリ２１１ｂは、第２方向（縦方向）に隣接して配されており、第２メモリ２１１ｂと第３メモリ２１１ｃは、第１方向（横方向）に隣接して配されている。第３メモリ２１１ｃと第４メモリ２１１ｄは、第２方向に隣接して配されており、第４メモリ２１１ｄと第１メモリ２１１ａは、第１方向に隣接して配されている。このように、ビットの順序に従って複数のメモリを一筆書き状に折り返して配置することにより、ビット間の繰り上げ等のための配線を最小限の長さとすることができ、配線効率が向上する。

また、図８に示されるように、第１出力回路２１２ａと第２出力回路２１２ｂは、第２方向に隣接して配されており、第２出力回路２１２ｂと第３出力回路２１２ｃは、第１方向に隣接して配されている。第３出力回路２１２ｃと第４出力回路２１２ｄは、第２方向に隣接して配されており、第４出力回路２１２ｄと第１出力回路２１２ａは、第１方向に隣接して配されている。このように、各メモリと各出力回路の配置順序は、平行移動の関係にある。すなわち、各メモリの平面視における位置関係が各出力回路の平面視における位置関係と同一である。このように配置することにより、メモリの出力と出力回路の入力の間の配線が交差しないようなレイアウトが実現されるため、配線効率が向上する。

波形整形部２１０の出力端子は、第１配線層の配線によって第１メモリ２１１ａの入力端子ＣＫ１と接続されている。第１メモリ２１１ａの出力端子Ｑ１は、第１配線層の配線によって第２メモリ２１１ｂの入力端子ＣＫ２と接続され、かつ、第２配線層の配線によって第１出力回路２１２ａの入力端子ＩＮ１と接続されている。第２メモリ２１１ｂの出力端子Ｑ２は、第２配線層の配線によって第３メモリ２１１ｃの入力端子ＣＫ３と接続され、かつ、第２配線層の配線によって第２出力回路２１２ｂの入力端子ＩＮ２と接続されている。第３メモリ２１１ｃの出力端子Ｑ３は、第１配線層の配線によって第４メモリ２１１ｄの入力端子ＣＫ４と接続され、かつ、第２配線層の配線によって第３出力回路２１２ｃの入力端子ＩＮ３と接続されている。第４メモリ２１１ｄの出力端子Ｑ４は、第２配線層の配線によって第４出力回路２１２ｄの入力端子ＩＮ４と接続されている。

第１出力回路２１２ａの出力端子ＯＵＴ１と、第４出力回路２１２ｄの出力端子ＯＵＴ４は、第２配線層の配線によって相互に接続されている。第２出力回路２１２ｂの出力端子ＯＵＴ２と、第３出力回路２１２ｃの出力端子ＯＵＴ３は、第２配線層の配線によって相互に接続されている。

図９は、本実施形態に係る画素信号処理部１０３のレイアウトを模式的に示す平面図である。図９には、各メモリ及び各入力回路の配置、それらを相互に接続する第１配線層及び第２配線層の配線の接続関係、プラグの位置等が模式的に示されている。図８と同様の接続関係である箇所については説明を省略又は簡略化する。

図９には、図８で示したカウンタ回路２１１及び画素出力回路２１２に加え、クエンチ素子２０２及び波形整形部２１０が模式的に示されている。クエンチ素子２０２の第２端子３０１には、電圧ＶＨが供給される。クエンチ素子２０２の第１端子３０２は、第１配線層の配線によって波形整形部２１０の入力端子３０３と接続されている。波形整形部２１０の出力端子３０４は、第１配線層の配線によって第１メモリ２１１ａの入力端子ＣＫ１と接続されている。

第１メモリ２１１ａのリセット端子３０５は、第１配線層を介して第２配線層に設けられた駆動線２１４ａに接続されている。他のメモリも同様にして駆動線２１４ａに接続されている。

第１出力回路２１２ａの垂直選択端子３０６は、第１配線層を介して第２配線層に設けられた駆動線２１４ｂに接続されている。他の出力回路も同様にして駆動線２１４ｂに接続されている。

第１出力回路２１２ａ及び第２出力回路２１２ｂの水平選択端子３０７は、第１配線層に設けられた駆動線２１５ａに接続されている。第３出力回路２１２ｃ及び第４出力回路２１２ｄの水平選択端子３０７は、第１配線層に設けられた駆動線２１５ｂに接続されている。

第１出力回路２１２ａの出力端子ＯＵＴ１と、第４出力回路２１２ｄの出力端子ＯＵＴ４は、第３配線層に設けられた画素出力信号線１１３ａに共通に接続されている。第２出力回路２１２ｂの出力端子ＯＵＴ２と、第３出力回路２１２ｃの出力端子ＯＵＴ３は、第３配線層に設けられた画素出力信号線１１３ｂに共通に接続されている。

図１０は、本実施形態に係る画素信号処理部１０３の動作を示すタイミング図である。図１０には、制御信号ｐＶＳＥＬ、ｐＨＳＥＬ０、ｐＨＳＥＬ１のレベルと、画素出力信号線１１３ａにおける信号ＰＯＵＴ０と、画素出力信号線１１３ｂにおける信号ＰＯＵＴ１との関係が示されている。

時刻ｔ１において、制御信号ｐＶＳＥＬ［ｋ］がハイレベルになり、ｋ行目の画素出力回路２１２が有効化される。これにより、ｋ行目の画素信号処理部１０３が選択される。

時刻ｔ２から時刻ｔ３において、制御信号ｐＨＳＥＬ０［０］がハイレベルになる。これにより、ｋ行目かつ０列目の第１出力回路２１２ａは、第１メモリ２１１ａに保持されている第１ビットの値Ｐ０１を読み出してｋ行目の画素出力信号線１１３ａに出力する。また、ｋ行目かつ０列目の第２出力回路２１２ｂは、第２メモリ２１１ｂに保持されている第２ビットの値Ｐ０２を読み出してｋ行目の画素出力信号線１１３ｂに出力する。

時刻ｔ４から時刻ｔ５において、制御信号ｐＨＳＥＬ１［０］がハイレベルになる。これにより、ｋ行目かつ０列目の第３出力回路２１２ｃは、第３メモリ２１１ｃに保持されている第３ビットの値Ｐ０３を読み出してｋ行目の画素出力信号線１１３ｂに出力する。また、ｋ行目かつ０列目の第４出力回路２１２ｄは、第４メモリ２１１ｄに保持されている第４ビットの値Ｐ０４を読み出してｋ行目の画素出力信号線１１３ａに出力する。

以上のようにしてｋ行目かつ０列目の画素信号処理部１０３から画素出力信号線１１３ａ、１１３ｂへの信号の出力が行われる。互いに異なるタイミングで第１ビットの値Ｐ０１と第４ビットの値Ｐ０４を１つの画素出力信号線１１３ａに出力することで、複数のビットで画素出力信号線１１３ａを共有することができる。また、互いに異なるタイミングで第２ビットの値Ｐ０２と第３ビットの値Ｐ０３を１つの画素出力信号線１１３ｂに出力することで、複数のビットで画素出力信号線１１３ｂを共有することができる。なお、これ以降の期間における処理は、これまでに述べたものと概ね同様であるため、説明を省略する。

以上のように、本実施形態においては画素信号処理部１０３に保持されているデジタル信号のうちの第１ビットの信号と第４ビットの信号が１つの画素出力信号線１１３ａに共通に出力される。また、第２ビットの信号と第３ビットの信号が１つの画素出力信号線１１３ｂに共通に出力される。これにより、ビットごとに個別の画素出力信号線を設ける場合と比較して、画素出力信号線１１３ａ、１１３ｂの本数を削減することができ、画素出力信号線１１３の配線に要する面積が削減される。また、本実施形態においては、複数のメモリ及び複数の出力回路を一筆書き状に折り返して配置することができるため、配線効率が向上する。したがって、本実施形態によれば、配線の面積を低減し得る信号処理装置が提供される。

［第３実施形態］
本実施形態の光電変換装置１００においては、カウンタ回路２１１が３ビットのデジタル信号に対応しており、画素出力回路２１２がダミー回路を有している。第１実施形態又は第２実施形態と共通する要素については説明を省略又は簡略化する場合がある。

図１１は、本実施形態に係る光電変換部１０２及び画素信号処理部１０３の１画素分の構成例を示す概略ブロック図である。本実施形態のカウンタ回路２１１は、図４に示す構成に加えて、第３メモリ２１１ｃを更に有している。また、本実施形態の画素信号処理部１０３は、図４に示す構成に加えて、第３出力回路２１２ｃと、ダミー回路２１２ｅとを更に有している。ダミー回路２１２ｅは、固定値を有するダミー信号を出力する回路である。また、本実施形態においては、第１出力回路２１２ａ及びダミー回路２１２ｅに接続されている画素出力信号線１１３ａと、第２出力回路２１２ｂ及び第３出力回路２１２ｃに接続されている画素出力信号線１１３ｂとが配されている。

第１出力回路２１２ａは、制御信号ｐＨＳＥＬ０に基づいて第１メモリ２１１ａに保持されている第１ビットの値を読み出して画素出力信号線１１３ａに出力するように構成されている。ダミー回路２１２ｅは、制御信号ｐＨＳＥＬ１に基づいてダミー信号を画素出力信号線１１３ａに出力するように構成されている。すなわち、画素出力信号線１１３ａは、第１ビット及びダミー信号を伝送する共通の信号線である。

図１２は、本実施形態に係る画素信号処理部１０３のレイアウトを模式的に示す平面図である。図９と同様の箇所については説明を省略又は簡略化する。

図１２が図９と相違する点は、第４メモリ２１１ｄとこれに接続される配線が設けられていない点と、第４出力回路２１２ｄに代えてダミー回路２１２ｅが設けられている点である。ダミー回路２１２ｅには、第４出力回路２１２ｄの入力端子ＩＮ４に相当する入力端子がなく、ダミー回路２１２ｅは、固定値を有するダミー信号を出力端子ＯＵＴ４から出力する。第１出力回路２１２ａの出力端子ＯＵＴ１と、ダミー回路２１２ｅの出力端子ＯＵＴ４は、第３配線層に設けられた画素出力信号線１１３ａに共通に接続されている。

図１３は、本実施形態に係る画素信号処理部１０３の動作を示すタイミング図である。図１０と同様の動作については説明を省略又は簡略化する。

図１３が図１０と相違する点は、時刻ｔ４から時刻ｔ５等の期間にダミー信号が出力される点である。時刻ｔ４から時刻ｔ５において、制御信号ｐＨＳＥＬ１［０］がハイレベルになる。これにより、ｋ行目かつ０列目の第３出力回路２１２ｃは、第３メモリ２１１ｃに保持されている第３ビットの値Ｐ０３を読み出してｋ行目の画素出力信号線１１３ｂに出力する。また、ｋ行目かつ０列目のダミー回路２１２ｅは、ダミー信号Ｄ０をｋ行目の画素出力信号線１１３ａに出力する。互いに異なるタイミングで第１ビットの値Ｐ０１とダミー信号Ｄ０を１つの画素出力信号線１１３ａに出力することで、第１ビットの値Ｐ０１とダミー信号Ｄ０とで画素出力信号線１１３ａを共有することができる。なお、これ以外の期間における処理は、これまでに述べたものと概ね同様であるため、説明を省略する。

ダミー回路２１２ｅが出力するダミー信号の固定値は、ローレベル又はハイレベルであり得る。しかしながら、この固定値は、ダミー信号の次に出力されるビットの値を保持するメモリが制御信号ｐＲＥＳによってリセットされる際に、当該メモリに与えられるレベルと同一のレベルであってもよい。例えば、本実施形態においてｋ行目に着目すると、ダミー信号Ｄ０の次に出力されるビットの値はＰ１１であり、これはｋ行目かつ１列目の画素信号処理部１０３内部の第１メモリ２１１ａに保持されるビットの値である。例えば、第１メモリ２１１ａに制御信号ｐＲＥＳが入力されてリセットされたときに第１メモリ２１１ａに保持されるビットの値がローレベルである場合には、ダミー信号Ｄ０の値はローレベルである。

ダミー回路２１２ｅが出力する固定値がこのように設定されることによる効果を説明する。同じ画素出力信号線１１３ａを介して信号が順次出力される際に、１つ前に出力された信号のレベルの影響によっては、画素出力信号線１１３ａに誤ったレベルの信号が出力されることがあり得る。例えば、画素出力信号線１１３ａに出力されるダミー信号Ｄ０がハイレベルであり、ｋ行目かつ１列目の画素信号処理部１０３内部の第１メモリ２１１ａに保持されるビット値がローレベルであるものとする。この場合において、図１３においてダミー信号Ｄ０の次に出力されるビット値Ｐ１１は、本来ローレベルであるべきである。しかしながら、ビット値Ｐ１１が１つ前に出力されたハイレベルのダミー信号Ｄ０の影響によりハイレベルになるということもあり得る。このようなビット値の誤りは、Ｓ／Ｎ比が小さい条件、特に入射光が無いような条件において、画質に大きな影響を与える。この入射光が無い条件とは、ＡＰＤ２０１からパルスが出力されない条件と言い換えることもできる。そこで、ダミー信号Ｄ０とその次に出力されるビット値のＰ１１とが入射光が無い条件において同じレベルとなるようにダミー信号Ｄ０のレベルが設定されていれば、入射光が無い条件におけるビット値の誤りが発生しにくくなる。例えば、入射光が無い条件では、ビット値Ｐ１１は、ｋ行目かつ１列目の画素信号処理部１０３内部の第１メモリ２１１ａが制御信号ｐＲＥＳによってリセットされる際に与えられるレベルと同一である。上述のような効果が得られるため、ダミー信号Ｄ０の固定値がその次に出力されるビット値のＰ１１同じレベルであることが望ましい。

以上のように、本実施形態においては画素信号処理部１０３に保持されているデジタル信号のうちの第１ビットの信号とダミー信号が１つの画素出力信号線１１３ａに共通に出力される。ダミー信号を出力するダミー回路２１２ｅを設ける理由を説明する。デジタル信号のビット数が３個等の奇数である場合、複数の画素出力信号線のうちの１つにおいては、他の画素出力信号線と比べて流れる信号の個数が少なくなるため、信号が流れない空白期間が生じ得る。空白期間においては、電位が不定になるため、後段の信号処理の段階で不定のビットを含むデジタル値を処理する必要が生じ、信号処理が複雑化し得る。これに対し、本実施形態においては、この空白期間に固定値を有するダミー信号が出力され、空白期間のビット値が一定となるため、信号処理が容易になる。これにより、本実施形態によれば、第１実施形態又は第２実施形態の効果に加え、デジタル信号のビット値が奇数の場合において、信号処理を容易にする効果が得られる光電変換装置１００が提供される。

［第４実施形態］
本実施形態の光電変換装置１００においては、第２実施形態と同様にカウンタ回路２１１及び画素出力回路２１２が４ビットのデジタル信号に対応しており、画素出力回路２１２にオープンドレインバッファ回路が用いられている。第１実施形態乃至第３実施形態のいずれかと共通する要素については説明を省略又は簡略化する場合がある。

図１４は、本実施形態に係る光電変換部１０２及び画素信号処理部１０３の１画素分の構成例を示す概略ブロック図である。本実施形態の第１メモリ２１１ａは、第１出力信号Ｑ１と、第１出力信号Ｑ１の反転信号である第２出力信号ＱＢ１とを第１出力回路２１２ａに出力する。第２メモリ２１１ｂ、第３メモリ２１１ｃ、第４メモリ２１１ｄも同様に、第１出力信号Ｑ２、Ｑ３、Ｑ４とそれらの反転信号である第２出力信号ＱＢ２、ＱＢ３、ＱＢ４とをそれぞれ出力するように構成されている。

また、本実施形態の画素信号処理部１０３は、選択回路２１２ｆを更に有している。選択回路２１２ｆには、駆動線２１５ａから制御信号ｐＨＳＥＬ０が入力され、駆動線２１５ｂから制御信号ｐＨＳＥＬ１が入力され、駆動線２１４ｂから制御信号ｐＶＳＥＬが入力される。選択回路２１２ｆはこれらの制御信号ｐＨＳＥＬ０、ｐＨＳＥＬ１、ｐＶＳＥＬに基づいて、制御信号ＳＥＬ０、ＳＥＬ１を生成する。制御信号ＳＥＬ０は、第１出力回路２１２ａ及び第２出力回路２１２ｂに入力され、これらの回路の有効又は無効を制御する。制御信号ＳＥＬ１は、第３出力回路２１２ｃ及び第４出力回路２１２ｄに入力され、これらの回路の有効又は無効を制御する。

本実施形態においては、画素出力信号線１１３ｃ、１１３ｄ、１１３ｅ、１１３ｆが配されている。第１出力回路２１２ａ及び第４出力回路２１２ｄは、第１出力信号Ｑ１、Ｑ４を画素出力信号線１１３ｃに出力し、第２出力信号ＱＢ１、ＱＢ４を画素出力信号線１１３ｄに出力する。第２出力回路２１２ｂ及び第３出力回路２１２ｃは、第１出力信号Ｑ２、Ｑ３を画素出力信号線１１３ｅに出力し、第２出力信号ＱＢ２、ＱＢ３を画素出力信号線１１３ｆに出力する。画素出力信号線１１３ｃ、１１３ｄ、１１３ｅ、１１３ｆに出力されている信号をそれぞれ、信号ＰＯＵＴＰ０、ＰＯＵＴＮ０、ＰＯＵＴＰ１、ＰＯＵＴＮ１とする。

本実施形態の第１出力回路２１２ａ、第２出力回路２１２ｂ、第３出力回路２１２ｃ及び第４出力回路２１２ｄは、オープンドレインバッファ回路により構成されている。図１５は、本実施形態に係るオープンドレインバッファ回路の構成例を示す回路図である。図１５には、第１出力回路２１２ａと第４出力回路２１２ｄを構成するオープンドレインバッファ回路の例が示されている。

図１５に示されているオープンドレインバッファ回路は、第１出力回路２１２ａを構成するトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４と、第４出力回路２１２ｄを構成するＭ５、Ｍ６、Ｍ７、Ｍ８とを有している。これらのトランジスタはｎ型ＭＯＳトランジスタである。

トランジスタＭ１のドレインとトランジスタＭ７のドレインは、互いに共通接続されており、画素出力信号線１１３ｄに接続されている。トランジスタＭ３のドレインとトランジスタＭ５のドレインは、互いに共通接続されており、画素出力信号線１１３ｃに接続されている。トランジスタＭ１のソースは、トランジスタＭ２のドレインと接続されている。トランジスタＭ３のソースは、トランジスタＭ４のドレインと接続されている。トランジスタＭ５のソースは、トランジスタＭ６のドレインと接続されている。トランジスタＭ７のソースは、トランジスタＭ８のドレインと接続されている。トランジスタＭ２、Ｍ４、Ｍ６、Ｍ８のソースは互いに共通接続されており、グラウンド配線に接続されている。

トランジスタＭ１、Ｍ３のゲートには、信号線２１５ｃを介して制御信号ＳＥＬ０が入力される。トランジスタＭ５、Ｍ７のゲートには、信号線２１５ｄを介して制御信号ＳＥＬ１が入力される。トランジスタＭ４のゲートには、信号線２１７を介して第１出力信号Ｑ１が入力される。トランジスタＭ２のゲートには、信号線２１８を介して第２出力信号ＱＢ１が入力される。トランジスタＭ６のゲートには、信号線２１９を介して第１出力信号Ｑ４が入力される。トランジスタＭ８のゲートには、信号線２２０を介して第２出力信号ＱＢ４が入力される。

図１６は、本実施形態に係るオープンドレインバッファ回路のレイアウトを模式的に示す平面図である。図１６には、トランジスタＭ１～Ｍ８が形成されるアクティブ領域３１０の配置と、ゲート配線である信号線２１５ｃ、２１５ｄ、２１７～２２０の配置と、画素出力信号線１１３ｃ、１１３ｄの配置と、グラウンド配線３１１の配置とが示されている。グラウンド配線３１１は、第１配線層に配されており、画素出力信号線１１３ｃ、１１３ｄは第２配線層に配されている。

図１６に示されているように、アクティブ領域３１０は、トランジスタＭ１～Ｍ８に共有されている。また、グラウンド配線３１１は、トランジスタＭ２、Ｍ４、Ｍ６、Ｍ８に共有されている。なお、図１５及び図１６においては、第１出力回路２１２ａと第４出力回路２１２ｄのみが示されているが、第２出力回路２１２ｂと第３出力回路２１２ｃについても同様の回路構成及びレイアウトが適用され得る。

本実施形態においては、オープンドレインバッファ回路を用いていることにより、少ない電圧差の信号を増幅して高速に読み出すことができる。本実施形態の構成は、画素数が多く、読み出しの高速化が求められる場合に特に有効である。また、本実施形態においては、アクティブ領域３１０の共通化及びグラウンド配線３１１の共通化がなされており、レイアウトの面積効率が向上されている。

本実施形態においては、第１実施形態又は第２実施形態と同様に配線の面積を低減し得る信号処理装置が提供される。また、本実施形態によれば、読み出しの高速化及びレイアウトの面積効率向上の効果の少なくとも１つの効果が実現され得る。

［第５実施形態］
本実施形態の光電変換装置１００は、隣接する２つの行の信号処理部に共有された画素出力信号線１１３を有している。第１実施形態と共通する要素については説明を省略又は簡略化する場合がある。

図１７は、本実施形態に係る光電変換部１０２及び画素信号処理部１０３ａ、１０３ｂの２画素分の構成例を示す概略ブロック図である。図１７には、ｋ行目に配された画素信号処理部１０３ａと、ｋ＋１行目に配された画素信号処理部１０３ｂとが示されている。図１７に示されるように、画素信号処理部１０３ａと画素信号処理部１０３ｂは、いずれもｋ行目の画素出力信号線１１３に信号を出力するように構成されている。これにより、画素出力信号線１１３の数が低減され得る。したがって、本実施形態によれば、第１実施形態の構成に比べて、配線の面積を更に低減し得る信号処理装置が提供される。

［第６実施形態］
本実施形態の光電変換装置１００は、隣接する２つの行の画素信号処理部に共有された画素出力回路２１２及び画素出力信号線１１３を有している。第１実施形態又は第５実施形態と共通する要素については説明を省略又は簡略化する場合がある。

図１８は、本実施形態に係る光電変換部１０２及び画素信号処理部１０３ａ、１０３ｂの２画素分の構成例を示す概略ブロック図である。図１８には、ｋ行目に配された画素信号処理部１０３ａと、ｋ＋１行目に配された画素信号処理部１０３ｂとが示されている。本実施形態においては、画素出力回路２１２が、画素信号処理部１０３ａ、１０３ｂの外に配されており、画素信号処理部１０３ａと画素信号処理部１０３ｂに共有されている。画素出力回路２１２は、ｋ行目の画素出力信号線１１３に接続されている。したがって、図１８に示されるように、画素信号処理部１０３ａと画素信号処理部１０３ｂは、いずれもｋ行目の画素出力信号線１１３に信号を出力するように構成されている。これにより、画素出力信号線１１３の数が低減され得る。また、画素出力回路２１２に要する面積も低減され得る。したがって、本実施形態によれば、第１実施形態の構成に比べて、配線又は素子の面積を更に低減し得る信号処理装置が提供される。

なお、本実施形態においては、２つの行にわたって並ぶ２つの画素信号処理部１０３ａ、１０３ｂに画素出力回路２１２が共有されている例を説明しているが、２つの列にわたって並ぶ２つの画素信号処理部に画素出力回路２１２が共有されてもよい。この場合も画素出力回路２１２に要する面積を低減する効果が得られる。

［第７実施形態］
本実施形態の光電変換装置１００においては、カウンタ回路２１１が３ビットのデジタル信号に対応しており、画素出力回路２１２がダミー回路を有している。第１実施形態乃至第６実施形態と共通する要素については説明を省略又は簡略化する場合がある。

図１９は、本実施形態に係る光電変換部１０２及び画素信号処理部１０３の１画素分の構成例を示す概略ブロック図である。本実施形態の画素信号処理部１０３は、第３出力回路２１２ｃ及びダミー回路２１２ｅが画素出力信号線１１３ａに接続されており、第１出力回路２１２ａ及び第２出力回路２１２ｂが画素出力信号線１１３ｂに接続されている点が図１１の構成と異なる。

ダミー回路２１２ｅは、制御信号ｐＨＳＥＬ０に基づいてダミー信号を画素出力信号線１１３ａに出力するように構成されている。第３出力回路２１２ｃは、制御信号ｐＨＳＥＬ１に基づいて第３メモリ２１１ｃに保持されている第３ビットの値を読み出して画素出力信号線１１３ａに出力するように構成されている。すなわち、画素出力信号線１１３ａは、第３ビット及びダミー信号を伝送する共通の信号線である。

第２出力回路２１２ｂは、制御信号ｐＨＳＥＬ０に基づいて第２メモリ２１１ｂに保持されている第２ビットの値を読み出して画素出力信号線１１３ｂに出力するように構成されている。第１出力回路２１２ａは、制御信号ｐＨＳＥＬ１に基づいて第１メモリ２１１ａに保持されている第１ビットの値を読み出して画素出力信号線１１３ｂに出力するように構成されている。すなわち、画素出力信号線１１３ｂは、第２ビット及び第１ビットを伝送する共通の信号線である。

図２０は、本実施形態に係る画素信号処理部１０３の動作を示すタイミング図である。図１３と同様の動作については説明を省略又は簡略化する。

図２０が図１３と相違する点は、第３ビット及びダミー信号が画素出力信号線１１３ａに共通に出力され、第１ビット及び第２ビットが画素出力信号線１１３ｂに共通に出力される点である。すなわち、時刻ｔ２から時刻ｔ３において、制御信号ｐＨＳＥＬ０［０］がハイレベルになる。これにより、ｋ行目かつ０列目のダミー回路２１２ｅは、ダミー信号Ｄ０をｋ行目の画素出力信号線１１３ａに出力する。また、ｋ行目かつ０列目の第２出力回路２１２ｂは、第２メモリ２１１ｂに保持されている第２ビットの値Ｐ０２を読み出してｋ行目の画素出力信号線１１３ｂに出力する。その後、時刻ｔ４から時刻ｔ５において、制御信号ｐＨＳＥＬ１［０］がハイレベルになる。これにより、ｋ行目かつ０列目の第３出力回路２１２ｃは、第３メモリ２１１ｃに保持されている第３ビットの値Ｐ０３を読み出してｋ行目の画素出力信号線１１３ａに出力する。また、ｋ行目かつ０列目の第１出力回路２１２ａは、第１メモリ２１１ａに保持されている第１ビットの値Ｐ０１を読み出してｋ行目の画素出力信号線１１３ｂに出力する。互いに異なるタイミングで第３ビットの値Ｐ０３とダミー信号Ｄ０を１つの画素出力信号線１１３ａに出力することで、第３ビットの値Ｐ０３とダミー信号Ｄ０とで画素出力信号線１１３ａを共有することができる。

以上のように、本実施形態においては画素信号処理部１０３に保持されているデジタル信号のうちの第３ビットの信号とダミー信号が１つの画素出力信号線１１３ａに共通に出力される。第３ビットの信号とダミー信号が１つの画素出力信号線に共通に出力されることによる効果を説明する。画素出力信号線１１３ａを介して信号が出力される際に、画素出力信号線１１３ａが受ける外部からのノイズ等によって、ビットの値が本来出力されるべきレベルから反転することがあり得る。このようなビットの値の反転は、Ｓ／Ｎ比が小さい条件、特に入射光が少ない条件において、画質に大きな影響を与える。また、同じ画素出力信号線１１３ａを介して信号が順次出力される際には、あるビットの値の出力が１つ前に出力されたビットの値の影響を受けることがある。

そこで、第３実施形態において述べたように、ノイズ等による反転を防ぐことが望まれるビットの値が読み出される前にダミー信号を読み出すという手法が考えられる。例えば、カウンタ回路２１１が２進カウンタである場合、入射光が無いときは、波形整形部２１０の出力端子からはパルスが出力されない。そのため、第３ビットの信号、第２ビットの信号及び第１ビットの信号は、いずれも、第３メモリ２１１ｃ、第２メモリ２１１ｂ及び第１メモリ２１１ａを制御信号ｐＲＥＳでリセットしたときの状態、例えばローレベルとなる。

この状態において、第１ビット乃至第３ビットのいずれか１つのビットが、ノイズの影響によりローレベルからハイレベルへと誤って反転するというケースについて考える。最下位ビットである第１ビットが反転した場合、カウンタ回路２１１がもともと保持していた値（第１デジタル信号）は十進数において０であるのに対し、出力される値（第２デジタル信号）は十進数において１という誤った値となる。同様に、第２ビットが反転した場合には出力される値（第２デジタル信号）は十進数において２であり、最上位ビットである第３ビットが反転した場合には出力される値（第２デジタル信号）は十進数において４である。このように、いずれか１つのビットの値が反転するケースでは、最上位ビットである第３ビットが反転する場合の影響が最も大きい。

そこで、本実施形態では最上位ビットである第３ビットの信号と、ローレベルのダミー信号とが１つの画素出力信号線１１３ａに共通に出力されるように構成されている。第３ビットの信号の読み出しの前にローレベルのダミー信号の読み出しが行われるため、画素出力信号線１１３ａが外部からのノイズ等を受けたとしても、第３ビットはローレベルからハイレベルへと反転しにくい。これにより、本実施形態によれば、第１実施形態乃至第３実施形態の効果に加え、入射光が少ないときにおけるノイズの影響を低減し得る光電変換装置１００が提供される。

［第８実施形態］
本発明の第８実施形態に係る光検出システムについて、図２１を用いて説明する。図２１は、本実施形態に係る光検出システムのブロック図である。本実施形態の光検出システムは、入射光に基づく画像を取得する撮像システムである。

上述の実施形態における光電変換装置は種々の撮像システムに適用可能である。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラ等があげられる。図２１に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。

図２１に示す撮像システム７は、バリア７０６、レンズ７０２、絞り７０４、撮像装置７０、信号処理部７０８、タイミング発生部７２０、全体制御・演算部７１８、メモリ部７１０、記録媒体制御Ｉ／Ｆ部７１６、記録媒体７１４、外部Ｉ／Ｆ部７１２を含む。バリア７０６はレンズを保護し、レンズ７０２は被写体の光学像を撮像装置７０に結像させる。絞り７０４はレンズ７０２を通った光量を可変にする。撮像装置７０は上述の実施形態の光電変換装置のように構成され、レンズ７０２により結像された光学像を画像データに変換する。信号処理部７０８は撮像装置７０より出力された撮像データに各種の補正、データ圧縮等の処理を行う。

タイミング発生部７２０は、撮像装置７０及び信号処理部７０８に、各種タイミング信号を出力する。全体制御・演算部７１８はデジタルスチルカメラ全体を制御し、メモリ部７１０は画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部７１６は記録媒体７１４に画像データの記録又は読み出しを行うためのインターフェースであり、記録媒体７１４は画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。外部Ｉ／Ｆ部７１２は外部コンピュータ等と通信するためのインターフェースである。タイミング信号等は撮像システム７の外部から入力されてもよく、撮像システム７は、少なくとも撮像装置７０と、撮像装置７０から出力された画像信号を処理する信号処理部７０８とを有すればよい。

本実施形態では、撮像装置７０と信号処理部７０８とが同一の半導体基板に形成されていてもよい。また、撮像装置７０と信号処理部７０８とが別の半導体基板に形成されていてもよい。

また、撮像装置７０のそれぞれの画素が第１光電変換部と、第２光電変換部を含んでもよい。信号処理部７０８は、第１光電変換部で生じた電荷に基づく画素信号と、第２光電変換部で生じた電荷に基づく画素信号とを処理し、撮像装置７０から被写体までの距離情報を取得し得る。

［第９実施形態］
図２２は、本実施形態に係る光検出システムのブロック図である。より具体的には、図２２は、上述の実施形態に記載の光電変換装置を用いた距離画像センサのブロック図である。

図２２に示すように、距離画像センサ４０１は、光学系４０２、光電変換装置４０３、画像処理回路４０４、モニタ４０５及びメモリ４０６を備える。距離画像センサ４０１は、光源装置４１１から被写体に向かって発光され、被写体の表面で反射された光（変調光、パルス光）を受光する。距離画像センサ４０１は、発光から受光までの時間に基づき、被写体までの距離に応じた距離画像を取得することができる。

光学系４０２は、１枚又は複数枚のレンズを含み、被写体からの像光（入射光）を光電変換装置４０３に導き、光電変換装置４０３の受光面（センサ部）に結像させる。

光電変換装置４０３としては、上述した各実施形態の光電変換装置が適用され得る。光電変換装置４０３は、受光信号から求められる距離を示す距離信号を画像処理回路４０４に供給する。

画像処理回路４０４は、光電変換装置４０３から供給された距離信号に基づいて距離画像を構築する画像処理を行う。画像処理により得られた距離画像（画像データ）は、モニタ４０５に表示され、メモリ４０６に記憶（記録）され得る。

このように構成されている距離画像センサ４０１は、上述した光電変換装置を適用することで、正確な距離画像を取得することができる。

［第１０実施形態］
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、光検出システムの一例である内視鏡手術システムに適用されてもよい。

図２３は、本実施形態における内視鏡手術システムの概略図である。図２３は、術者（医師）１１３１が、内視鏡手術システム１１０３を用いて、患者ベッド１１３３上の患者１１３２に手術を行っている様子を示している。図示するように、内視鏡手術システム１００３は、内視鏡１１００、術具１１１０、アーム１１２１、内視鏡下手術のための各種の装置が搭載されたカート１１３４を備える。

内視鏡１１００は、先端から所定の長さの領域が患者１１３２の体腔内に挿入される鏡筒１１０１と、鏡筒１１０１の基端に接続されるカメラヘッド１１０２とを備える。図２３は、硬性の鏡筒１１０１を有するいわゆる硬性鏡として構成される内視鏡１１００を示しているが、内視鏡１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。

鏡筒１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１００には光源装置１２０３が接続されている。光源装置１２０３によって生成された光は、鏡筒１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１００は、直視鏡であってもよく、斜視鏡又は側視鏡であってもよい。

カメラヘッド１１０２の内部には光学系及び光電変換装置が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該光電変換装置に集光される。光電変換装置によって観察光は光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。光電変換装置としては、上述の各実施形態に記載の光電変換装置が用いられ得る。画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１３５に送信される。

ＣＣＵ１１３５は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１００及び表示装置１１３６の動作を統括的に制御する。更に、ＣＣＵ１１３５は、カメラヘッド１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等、画像信号に基づく画像を表示するための各種の画像処理を施す。

表示装置１１３６は、ＣＣＵ１１３５からの制御により、当該ＣＣＵ１１３５によって画像処理が施された画像信号に基づく画像を表示する。

光源装置１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源を備え、術部等を撮影する際の照射光を内視鏡１１００に供給する。

入力装置１１３７は、内視鏡手術システム１１０３に対する入力インターフェースである。ユーザは、入力装置１１３７を介して、内視鏡手術システム１００３に対して各種の情報の入力及び指示入力を行うことができる。

処置具制御装置１１３８は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１２の駆動を制御する。

光源装置１２０３は、内視鏡１１００に術部を撮影する際の照射光を供給可能であって、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによる白色光源であり得る。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができる。このため、光源装置１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１０２の撮像素子の駆動を制御してもよい。これにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。このような方法によれば、撮像素子にカラーフィルタが設けられることなく、カラー画像を得ることができる。

また、光源装置１２０３から出力される光の強度が所定の時間ごとに変更されるように、光源装置１２０３の駆動が制御されてもよい。光の強度の変更のタイミングに同期してカメラヘッド１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。

更に、光源装置１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用することができる。具体的には、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。

［第１１実施形態］
本実施形態の光検出システム及び移動体について、図２４、図２５及び図２６を用いて説明する。本実施形態では、光検出システムとして、車載カメラの一例を示す。

図２４は、本実施形態における光検出システムの概略図であって、車両システム及び車両システムに搭載される光検出システムの一例を示している。光検出システム１３０１は、光電変換装置１３０２、画像前処理部１３１５、集積回路１３０３、光学系１３１４を含む。光学系１３１４は、光電変換装置１３０２に被写体の光学像を結像する。光電変換装置１３０２は、光学系１３１４により結像された被写体の光学像を電気信号に変換する。光電変換装置１３０２は、上述の各実施形態のいずれかの光電変換装置である。画像前処理部１３１５は、光電変換装置１３０２から出力された信号に対して所定の信号処理を行う。画像前処理部１３１５の機能は、光電変換装置１３０２内に組み込まれていてもよい。光検出システム１３０１には、光学系１３１４、光電変換装置１３０２及び画像前処理部１３１５が、少なくとも２組設けられており、各組の画像前処理部１３１５からの出力が集積回路１３０３に入力される。

集積回路１３０３は、撮像システム用途向けの集積回路であり、記憶媒体１３０５を含む画像処理部１３０４、光学測距部１３０６、視差演算部１３０７、物体認知部１３０８、異常検出部１３０９を含む。画像処理部１３０４は、画像前処理部１３１５の出力信号に対して、現像処理、欠陥補正等の画像処理を行う。記憶媒体１３０５は、撮像画像の一次記憶を行い、撮像画素の欠陥位置を格納する。光学測距部１３０６は、被写体の合焦又は測距を行う。視差演算部１３０７は、複数の光電変換装置１３０２により取得された複数の画像データから測距情報の算出を行う。物体認知部１３０８は、車、道、標識、人等の被写体の認知を行う。異常検出部１３０９は、光電変換装置１３０２の異常を検出すると、主制御部１３１３に異常を発報する。

集積回路１３０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

主制御部１３１３は、光検出システム１３０１、車両センサ１３１０、制御ユニット１３２０等の動作を統括・制御する。主制御部１３１３を持たず、光検出システム１３０１、車両センサ１３１０、制御ユニット１３２０が個別に通信インターフェースを有し、それぞれが通信ネットワークを介して制御信号の送受を例えばＣＡＮ規格によって行ってもよい。

集積回路１３０３は、主制御部１３１３からの制御信号を受け、あるいは自身の制御部によって、光電変換装置１３０２へ制御信号や設定値を送信する機能を有する。

光検出システム１３０１は、車両センサ１３１０に接続されており、車速、ヨーレート、舵角等の自車両走行状態、自車外環境及び他車・障害物の状態を検出することができる。車両センサ１３１０は、対象物までの距離情報を取得する距離情報取得部でもある。また、光検出システム１３０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部１３１１に接続されている。特に、衝突判定機能に関しては、光検出システム１３０１、車両センサ１３１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。

また、光検出システム１３０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置１３１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部１３１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制する等の車両制御を行い、衝突の回避又は被害の軽減を実現する。警報装置１３１２は、音等の警報の発報、カーナビゲーションシステム及びメーターパネル等の表示部画面における警報情報の表示、シートベルト及びステアリングへの振動付与等の手段を用いて、ユーザに警告を発する。

本実施形態における光検出システム１３０１は、車両の周囲、例えば前方又は後方を撮影可能である。図２５（ａ）、図２５（ｂ）及び図２５（ｃ）は、本実施形態における移動体の概略図であって、車両前方を光検出システム１３０１で撮像する構成を示している。

２つの光電変換装置１３０２は、車両１３００の前方に配される。具体的には、車両１３００の進退方位又は外形（例えば車幅）に対する中心線を対称軸とみなし、対称軸に対して２つの光電変換装置１３０２が線対称に配されることが好ましい。これにより、車両１３００と被写対象物との間の距離情報の取得及び衝突可能性の判定を効果的に行うことが可能となる。また、光電変換装置１３０２は、運転者が運転席から車両１３００の外の状況を視認する際に運転者の視野を妨げない位置に配されることが好ましい。警報装置１３１２は、運転者の視野に入りやすい位置に配されることが好ましい。

次に、光検出システム１３０１における光電変換装置１３０２の故障検出動作について、図２６を用いて説明する。図２６は、本実施形態における光検出システムの動作を表すフローチャートである。光電変換装置１３０２の故障検出動作は、図２６に示すステップＳ１４１０～Ｓ１４８０に従って実行され得る。

ステップＳ１４１０において、光電変換装置１３０２のスタートアップ時の設定が行われる。すなわち、光検出システム１３０１の外部（例えば主制御部１３１３）又は光検出システム１３０１の内部から、光電変換装置１３０２の動作のための設定情報が送信され、光電変換装置１３０２は撮像動作及び故障検出動作を開始する。

次いで、ステップＳ１４２０において、光電変換装置１３０２は、有効画素から画素信号を取得する。また、ステップＳ１４３０において、光電変換装置１３０２は、故障検出用に設けた故障検出画素からの出力値を取得する。この故障検出画素は、有効画素と同じく光電変換素子を備える。この光電変換素子には、所定の電圧が書き込まれる。故障検出用画素は、この光電変換素子に書き込まれた電圧に対応する信号を出力する。なお、ステップＳ１４２０とステップＳ１４３０とは逆の順に実行されてもよい。

次いで、ステップＳ１４４０において、光検出システム１３０１は、故障検出画素の出力期待値と、実際の故障検出画素からの出力値との該非判定を行う。ステップＳ１４４０における該非判定の結果、出力期待値と実際の出力値とが一致している場合は、光検出システム１３０１は、ステップＳ１４５０の処理に移行し、撮像動作が正常に行われていると判定し、ステップＳ１４６０の処理へと移行する。ステップＳ１４６０において、光検出システム１３０１は、走査行の画素信号を記憶媒体１３０５に送信して一次保存する。その後、光検出システム１３０１は、ステップＳ１４２０の処理に戻り、故障検出動作を継続する。一方、ステップＳ１４４０における該非判定の結果、出力期待値と実際の出力値とが一致していない場合は、光検出システム１３０１はステップＳ１４７０の処理に移行する。ステップＳ１４７０において、光検出システム１３０１は、撮像動作に異常があると判定し、主制御部１３１３又は警報装置１３１２に警報を発報する。警報装置１３１２は、表示部に異常が検出されたことを表示させる。その後、ステップＳ１４８０において、光検出システム１３０１は、光電変換装置１３０２を停止し、光検出システム１３０１の動作を終了する。

なお、本実施形態では、１行毎にフローチャートをループさせる例を例示したが、複数行毎にフローチャートをループさせてもよいし、１フレーム毎に故障検出動作を行ってもよい。ステップＳ１４７０の警報の発報は、無線ネットワークを介して、車両の外部に通知するようにしてもよい。

また、本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光検出システム１３０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

本発明の光電変換装置は、更に、距離情報など各種情報を取得可能な構成であってもよい。

［第１２実施形態］
図２７（ａ）は、本実施形態における電子機器の具体例を示す図であって、眼鏡１６００（スマートグラス）を示している。眼鏡１６００には、上述の各実施形態に記載の光電変換装置１６０２が設けられている。すなわち、眼鏡１６００は、上述の各実施形態に記載の光電変換装置１６０２が適用され得る光検出システムの一例である。上述のレンズ１６０１の裏面側には、ＯＬＥＤ、ＬＥＤ等の発光装置を含む表示装置が設けられていてもよい。光電変換装置１６０２は１つでもよいし、複数でもよい。また、複数種類の光電変換装置が組み合わされてもよい。光電変換装置１６０２の配置位置は図２７（ａ）に限定されない。

眼鏡１６００は更に制御装置１６０３を備える。制御装置１６０３は、光電変換装置１６０２と上述の表示装置に電力を供給する電源として機能する。また、制御装置１６０３は、光電変換装置１６０２と表示装置の動作を制御する。レンズ１６０１には、光電変換装置１６０２に光を集光するための光学系が形成されている。

図２７（ｂ）は、１つの適用例に係る眼鏡１６１０（スマートグラス）を示している。眼鏡１６１０は、制御装置１６１２を有しており、制御装置１６１２に、光電変換装置１６０２に相当する光電変換装置と、表示装置とが搭載される。レンズ１６１１には、制御装置１６１２内の光電変換装置と、表示装置からの発光を投影するための光学系とが形成されており、レンズ１６１１には画像が投影される。制御装置１６１２は、光電変換装置及び表示装置に電力を供給する電源として機能するとともに、光電変換装置及び表示装置の動作を制御する。制御装置１６１２は、装着者の視線を検知する視線検知部を有してもよい。視線の検知は赤外線を用いてよい。赤外発光部は、表示画像を注視しているユーザの眼球に対して、赤外光を発する。発せられた赤外光の眼球からの反射光を、受光素子を有する撮像部が検出することで眼球の撮像画像が得られる。平面視における赤外発光部から表示部への光を低減する低減手段を有することで、画像品位の低下が低減される。

制御装置１６１２は、赤外光の撮像により得られた眼球の撮像画像から表示画像に対するユーザの視線を検出する。眼球の撮像画像を用いた視線検出には任意の公知の手法が適用できる。一例として、角膜での照射光の反射によるプルキニエ像に基づく視線検出方法を用いることができる。

より具体的には、瞳孔角膜反射法に基づく視線検出処理が行われる。瞳孔角膜反射法を用いて、眼球の撮像画像に含まれる瞳孔の像とプルキニエ像とに基づいて、眼球の向き（回転角度）を表す視線ベクトルが算出されることにより、ユーザの視線が検出される。

本実施形態の表示装置は、受光素子を有する光電変換装置を有し、光電変換装置からのユーザの視線情報に基づいて表示装置の表示画像を制御してよい。

具体的には、表示装置は、視線情報に基づいて、ユーザが注視する第１視界領域と、第１視界領域以外の第２視界領域とを決定する。第１の視界領域、第２視界領域は、表示装置の制御装置によって決定されてもよく、外部の制御装置によって決定されてもよい。表示装置の表示領域において、第１視界領域の表示解像度を第２視界領域の表示解像度よりも高く制御してよい。つまり、第２視界領域の解像度を第１視界領域よりも低くしてよい。

また、表示領域は、第１表示領域と、第１表示領域とは異なる第２表示領域とを含み得る。視線情報に基づいて、第１表示領域及び第２表示領域から優先度の高い領域が決定されてもよい。第１視界領域、第２視界領域は、表示装置の制御装置によって決定されもよく、外部の制御装置によって決定されてもよい。優先度の高い領域の解像度は、優先度の高い領域以外の領域の解像度よりも高くなるように制御されてよい。つまり優先度が相対的に低い領域の解像度は低くされ得る。

なお、第１視界領域、優先度が高い領域の決定において、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）が用いられてもよい。ＡＩは、眼球の画像と当該画像の眼球が実際に視ていた方向とを教師データとして、眼球の画像から視線の角度、視線の先の目的物までの距離を推定するよう構成されたモデルであってよい。ＡＩプログラムは、表示装置、光電変換装置のいずれに設けられてもよく、外部装置に設けられてもよい。外部装置がＡＩプログラムを有する場合は、通信を介して、サーバなどから表示装置に送信され得る。

視認検知に基づいて表示制御する場合、本実施形態は、外部を撮像する光電変換装置を更に有するスマートグラスに好ましく適用され得る。スマートグラスは、撮像した外部情報をリアルタイムで表示することができる。

［その他の実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１００ 光電変換装置
１０２ 光電変換部
１０３ 画素信号処理部
１１３ 画素出力信号線
２０１ アバランシェフォトダイオード
２１１ カウンタ回路
２１１ａ 第１メモリ
２１１ｂ 第２メモリ
２１２ 画素出力回路
２１２ａ 第１出力回路
２１２ｂ 第２出力回路

Claims (23)

1. 第１方向及び第２方向に並ぶように配され、各々が、対応するアバランシェフォトダイオードからの出力に基づいて複数のビットを有するデジタル信号を取得する複数の画素信号処理部と、
   前記第１方向に並ぶ複数の画素信号処理部に対応して配され、前記第１方向に並ぶ複数の画素信号処理部の各々に保持されている前記デジタル信号のうちの異なる桁の複数のビットにそれぞれ対応する複数の信号が共通に出力される信号線を含む信号線群と、
   を備えることを特徴とする信号処理装置。
2. 前記複数の画素信号処理部の各々は、対応するアバランシェフォトダイオードから出力されるパルスの数をカウントすることにより前記デジタル信号を取得するカウンタ回路を含む、
   ことを特徴とする請求項１に記載の信号処理装置。
3. 前記複数の画素信号処理部の各々は、前記カウンタ回路から前記複数のビットの各々の値を読み出して前記信号線に出力する出力回路を更に含む、
   ことを特徴とする請求項２に記載の信号処理装置。
4. 前記出力回路は、前記複数のビットの値のいずれかを選択的に読み出して前記信号線に出力する、
   ことを特徴とする請求項３に記載の信号処理装置。
5. 前記出力回路は、前記複数のビットに対応する前記複数の信号の各々を、互いに異なるタイミングで前記信号線に出力する、
   ことを特徴とする請求項３又は４に記載の信号処理装置。
6. 前記複数のビットに対応する前記複数の信号の各々が前記出力回路から前記信号線に出力される期間において、前記複数のビットのうちの１つのビットに対応する信号が出力される時刻と前記複数のビットのうちの他の１つのビットに対応する信号が出力される時刻との間に、前記信号線に所定の電位が与えられることによりリセット動作が行われる、
   ことを特徴とする請求項５に記載の信号処理装置。
7. 前記出力回路は、複数のトランジスタを含むオープンドレインバッファ回路である、
   ことを特徴とする請求項３乃至６のいずれか１項に記載の信号処理装置。
8. 前記複数のトランジスタは、共通のアクティブ領域に形成されている、
   ことを特徴とする請求項７に記載の信号処理装置。
9. 前記複数のトランジスタは、共通のグラウンド配線に接続されている、
   ことを特徴とする請求項７又は８に記載の信号処理装置。
10. 前記デジタル信号は、この順に連続する４桁のビットである、第１ビット、第２ビット、第３ビット及び第４ビットを含み、
    前記信号線群は、前記第１ビットに対応する信号と前記第４ビットに対応する信号とが共通に出力される第１信号線と、前記第２ビットに対応する信号と前記第３ビットに対応する信号とが共通に出力される第２信号線とを含む、
    ことを特徴とする請求項１乃至９のいずれか１項に記載の信号処理装置。
11. 前記複数の画素信号処理部の各々は、対応するアバランシェフォトダイオードから出力されるパルスの数をカウントすることにより前記デジタル信号を取得するカウンタ回路を含み、
    前記カウンタ回路は、前記第１ビットを保持する第１メモリと、前記第２ビットを保持する第２メモリと、前記第３ビットを保持する第３メモリと、前記第４ビットを保持する第４メモリと、を含み、
    前記第１メモリと前記第２メモリは、前記第２方向に隣接して配されており、
    前記第２メモリと前記第３メモリは、前記第１方向に隣接して配されており、
    前記第３メモリと前記第４メモリは、前記第２方向に隣接して配されており、
    前記第４メモリと前記第１メモリは、前記第１方向に隣接して配されている、
    ことを特徴とする請求項１０に記載の信号処理装置。
12. 前記カウンタ回路から、前記第１ビットを読み出す第１出力回路と、前記第２ビットを読み出す第２出力回路と、前記第３ビットを読み出す第３出力回路と、前記第４ビットを読み出す第４出力回路と、を更に備え、
    前記第１出力回路と前記第２出力回路は、前記第２方向に隣接して配されており、
    前記第２出力回路と前記第３出力回路は、前記第１方向に隣接して配されており、
    前記第３出力回路と前記第４出力回路は、前記第２方向に隣接して配されており、
    前記第４出力回路と前記第１出力回路は、前記第１方向に隣接して配されている、
    ことを特徴とする請求項１１に記載の信号処理装置。
13. 前記第１メモリ、前記第２メモリ、前記第３メモリ及び前記第４メモリの平面視における位置関係が、前記第１出力回路、前記第２出力回路、前記第３出力回路及び前記第４出力回路の前記平面視における位置関係と同一である、
    ことを特徴とする請求項１２に記載の信号処理装置。
14. ダミー信号を前記信号線群のうちの１つの信号線に出力するダミー回路を更に備える、
    ことを特徴とする請求項１乃至１３のいずれか１項に記載の信号処理装置。
15. 前記デジタル信号に含まれるビットの数は奇数であり、
    前記信号線群は、前記デジタル信号のうちの１つのビットに対応する信号と前記ダミー信号とが共通に出力される信号線を含む、
    ことを特徴とする請求項１４に記載の信号処理装置。
16. 前記ダミー信号の値は、前記アバランシェフォトダイオードからパルスが出力されない場合において前記ダミー信号の次に出力されるビットの値と同一である、
    ことを特徴とする請求項１４又は１５に記載の信号処理装置。
17. 前記デジタル信号のうちの１つのビットに対応する信号と前記ダミー信号とが共通に出力される信号線に前記ダミー信号の次に出力されるビットは、前記アバランシェフォトダイオードからパルスが出力されない場合にカウンタ回路が保持する第１デジタル信号と、前記第１デジタル信号のうちのいずれか１つのビットが反転された第２デジタル信号との差が最も大きくなるようなビットである、
    ことを特徴とする請求項１４乃至１６のいずれか１項に記載の信号処理装置。
18. 前記信号線群は、前記第２方向に隣接する２つの画素信号処理部に基づく複数の信号が共通に出力される信号線を含む、
    ことを特徴とする請求項１乃至１７のいずれか１項に記載の信号処理装置。
19. 前記複数の画素信号処理部の各々は、対応するアバランシェフォトダイオードから出力されるパルスの数をカウントすることにより前記デジタル信号を取得するカウンタ回路を含み、
    前記第１方向又は前記第２方向に隣接する前記２つの画素信号処理部の各々の前記カウンタ回路から前記複数のビットの各々の値を読み出して出力する共通の出力回路を更に備える、
    ことを特徴とする請求項１乃至１８のいずれか１項に記載の信号処理装置。
20. 複数のアバランシェフォトダイオードと、
    前記複数のアバランシェフォトダイオードの各々から出力される信号を処理する請求項１乃至１９のいずれか１項に記載の信号処理装置と、
    を備えることを特徴とする光電変換装置。
21. 前記複数のアバランシェフォトダイオードは、第１基板に配されており、
    前記信号処理装置は、前記第１基板と積層された第２基板に配されている、
    ことを特徴とする請求項２０に記載の光電変換装置。
22. 請求項２０又は２１に記載の光電変換装置と、
    前記光電変換装置から出力された信号を処理する信号処理部と、
    を備えることを特徴とする光検出システム。
23. 移動体であって、
    請求項２０又は２１に記載の光電変換装置と、
    前記光電変換装置から出力される信号から、対象物までの距離情報を取得する距離情報取得部と、
    前記距離情報に基づいて前記移動体を制御する制御部と、
    を備えることを特徴とする移動体。

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