JP2022100379A

JP2022100379A - Semiconductor device and method for manufacturing the same

Info

Publication number: JP2022100379A
Application number: JP2022073728A
Authority: JP
Inventors: 峰司大川; Mineji Okawa
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2017-09-01
Filing date: 2022-04-27
Publication date: 2022-07-05
Anticipated expiration: 2037-09-01
Also published as: JP2019046977A; JP7371724B2

Abstract

PROBLEM TO BE SOLVED: To provide a technology that is applicable to a semiconductor device that uses wide-gap semiconductor substrates and that can improve the breakdown voltage of the outer perimeter region.

SOLUTION: A semiconductor device with a wide-gap semiconductor substrate, comprises a device region in which semiconductor elements are formed and an outer periphery region disposed around the device region. The semiconductor device has an outer electrode that makes Schottky contact with the wide-gap semiconductor substrate within the outer perimeter region.

SELECTED DRAWING: Figure 1

Description

本明細書に開示の技術は、半導体装置に関する。 The techniques disclosed herein relate to semiconductor devices.

特許文献１には、素子領域と外周領域を備える半導体装置が知られている。素子領域には、スイッチング素子やダイオード等の半導体素子が形成されている。外周領域は、素子領域の周囲に配置されている。外周領域には、素子領域と半導体基板の外周端の間に印加される電圧を保持するための耐圧構造が設けられる。特許文献１には、耐圧構造の一種として、ＦＬＲ（Field Limiting Ring）が開示されている。ＦＬＲは、ｐ型の半導体領域であり、素子領域を囲むように設けられている。ＦＬＲからその周囲に空乏層が伸びることで、外周領域の耐圧が確保される。 In Patent Document 1, a semiconductor device including an element region and an outer peripheral region is known. A semiconductor element such as a switching element or a diode is formed in the element region. The outer peripheral region is arranged around the element region. The outer peripheral region is provided with a withstand voltage structure for holding the voltage applied between the element region and the outer peripheral end of the semiconductor substrate. Patent Document 1 discloses FLR (Field Limiting Ring) as a kind of pressure-resistant structure. The FLR is a p-type semiconductor region, and is provided so as to surround the element region. By extending the depletion layer from the FLR to the periphery thereof, the pressure resistance of the outer peripheral region is secured.

特開２０１３－１６８５４９号公報Japanese Unexamined Patent Publication No. 2013-168549

近年では、半導体基板として、ＧａＮ等によって構成されたワイドギャップ半導体基板が用いられる場合がある。ワイドギャップ半導体基板では、イオン注入によってｐ型領域を形成することが困難な場合があり、上述したＦＬＲを形成できない場合がある。したがって、本明細書では、ワイドギャップ半導体基板を用いる半導体装置に適用可能であって、外周領域の耐圧を向上させることが可能な技術を提供する。 In recent years, a wide-gap semiconductor substrate composed of GaN or the like may be used as the semiconductor substrate. In a wide-gap semiconductor substrate, it may be difficult to form a p-type region by ion implantation, and the above-mentioned FLR may not be formed. Therefore, the present specification provides a technique that can be applied to a semiconductor device using a wide-gap semiconductor substrate and can improve the withstand voltage of the outer peripheral region.

本明細書が開示する半導体装置は、ワイドギャップ半導体基板を備える。前記ワイドギャップ半導体基板が、半導体素子が形成されている素子領域と、前記素子領域の周囲に配置されている外周領域を備えている。前記半導体装置は、前記外周領域内で前記ワイドギャップ半導体基板にショットキー接触する外周電極を備えている。 The semiconductor device disclosed herein includes a wide-gap semiconductor substrate. The wide-gap semiconductor substrate includes an element region in which a semiconductor element is formed and an outer peripheral region arranged around the element region. The semiconductor device includes an outer peripheral electrode that makes Schottky contact with the wide-gap semiconductor substrate within the outer peripheral region.

この半導体装置では、素子領域と半導体基板の外周端の間に電圧が印加されると、外周電極とワイドギャップ半導体基板の界面（すなわち、ショットキー界面）からワイドギャップ半導体基板の内部（すなわち、外周電極の周囲の半導体層）に空乏層が伸びる。これによって、外周領域の耐圧が確保される。この構造では、ＦＬＲのようなｐ型領域ではなく外周電極によって外周領域の耐圧を向上させることができる。したがって、この構造は、ワイドギャップ半導体基板を備える半導体装置の耐圧を向上させることができる。 In this semiconductor device, when a voltage is applied between the element region and the outer peripheral edge of the semiconductor substrate, the interface between the outer peripheral electrode and the wide-gap semiconductor substrate (that is, the Schottky interface) is changed to the inside of the wide-gap semiconductor substrate (that is, the outer periphery). A depletion layer extends to the semiconductor layer around the electrode). As a result, the withstand voltage of the outer peripheral region is ensured. In this structure, the withstand voltage of the outer peripheral region can be improved by the outer peripheral electrode instead of the p-shaped region such as FLR. Therefore, this structure can improve the withstand voltage of the semiconductor device including the wide-gap semiconductor substrate.

実施形態の半導体装置の断面図。Sectional drawing of the semiconductor device of embodiment. 外周領域における電界分布を示すグラフ。A graph showing the electric field distribution in the outer peripheral region. 実施形態の半導体装置の製造工程を示す断面図。The cross-sectional view which shows the manufacturing process of the semiconductor device of an embodiment. 実施形態の半導体装置の製造工程を示す断面図。The cross-sectional view which shows the manufacturing process of the semiconductor device of an embodiment. 実施形態の半導体装置の製造工程を示す断面図。The cross-sectional view which shows the manufacturing process of the semiconductor device of an embodiment. 実施形態の半導体装置の製造工程を示す断面図。The cross-sectional view which shows the manufacturing process of the semiconductor device of an embodiment. 実施形態の半導体装置の製造工程を示す断面図。The cross-sectional view which shows the manufacturing process of the semiconductor device of an embodiment. 実施形態の半導体装置の製造工程を示す断面図。The cross-sectional view which shows the manufacturing process of the semiconductor device of an embodiment.

図１に示す実施形態の半導体装置１０は、半導体基板１２を有している。半導体基板１２は、窒化物半導体（例えば、ＧａＮ等）によって構成されている。半導体基板１２は、素子領域１４と外周領域１６を備えている。素子領域１４には、ＭＯＳＦＥＴが形成されている。素子領域１４は、半導体基板１２をその厚み方向に沿って平面視したときに、半導体基板１２の中央に位置する。外周領域１６は、素子領域１４と半導体基板１２の外周端１２ｃの間に配置されている。外周領域１６は、素子領域１４の周囲に配置されている。外周領域１６は、素子領域１４の周囲全体を囲むように配置されている。 The semiconductor device 10 of the embodiment shown in FIG. 1 has a semiconductor substrate 12. The semiconductor substrate 12 is made of a nitride semiconductor (for example, GaN or the like). The semiconductor substrate 12 includes an element region 14 and an outer peripheral region 16. A MOSFET is formed in the element region 14. The element region 14 is located at the center of the semiconductor substrate 12 when the semiconductor substrate 12 is viewed in a plan view along the thickness direction thereof. The outer peripheral region 16 is arranged between the element region 14 and the outer peripheral end 12c of the semiconductor substrate 12. The outer peripheral region 16 is arranged around the element region 14. The outer peripheral region 16 is arranged so as to surround the entire periphery of the element region 14.

素子領域１４の内部には、ドレイン層２０、ドリフト層２２、高濃度ボディ層２４、低濃度ボディ層２６、ソース層２８及びピラー層２３が設けられている。 Inside the element region 14, a drain layer 20, a drift layer 22, a high-concentration body layer 24, a low-concentration body layer 26, a source layer 28, and a pillar layer 23 are provided.

ドレイン層２０は、ｎ型領域であり、半導体基板１２の下面１２ｂの略全域に露出している。ドリフト層２２は、ドレイン層２０よりもｎ型不純物濃度が低いｎ型領域である。ドリフト層２２は、ドレイン層２０上に配置されている。 The drain layer 20 is an n-type region and is exposed to substantially the entire lower surface 12b of the semiconductor substrate 12. The drift layer 22 is an n-type region having a lower n-type impurity concentration than the drain layer 20. The drift layer 22 is arranged on the drain layer 20.

高濃度ボディ層２４は、ｐ型領域であり、ドリフト層２２上に配置されている。低濃度ボディ層２６は、高濃度ボディ層２４よりもｐ型不純物濃度が低いｐ型領域である。低濃度ボディ層２６は、高濃度ボディ層２４上に配置されている。 The high-concentration body layer 24 is a p-type region and is arranged on the drift layer 22. The low-concentration body layer 26 is a p-type region having a lower p-type impurity concentration than the high-concentration body layer 24. The low-concentration body layer 26 is arranged on the high-concentration body layer 24.

低濃度ボディ層２６に囲まれた範囲に、複数のソース層２８が設けられている。各ソース層２８は、ドリフト層２２よりもｎ型不純物濃度が高いｎ型領域である。各ソース層２８は、低濃度ボディ層２６に囲まれるとともに半導体基板１２の上面１２ａに露出する範囲に配置されている。各ソース層２８は、低濃度ボディ層２６及び高濃度ボディ層２４によってドリフト層２２から分離されている。 A plurality of source layers 28 are provided in a range surrounded by the low-concentration body layer 26. Each source layer 28 is an n-type region having a higher n-type impurity concentration than the drift layer 22. Each source layer 28 is surrounded by the low-concentration body layer 26 and is arranged in a range exposed on the upper surface 12a of the semiconductor substrate 12. Each source layer 28 is separated from the drift layer 22 by a low concentration body layer 26 and a high concentration body layer 24.

ピラー層２３は、ドリフト層２２と同程度のｎ型不純物濃度を有するｎ型領域である。ピラー層２３は、半導体基板１２の上面１２ａから下方向に伸びている。ピラー層２３は、低濃度ボディ層２６と高濃度ボディ層２４を貫通してドリフト層２２に達するように伸びている。 The pillar layer 23 is an n-type region having an n-type impurity concentration similar to that of the drift layer 22. The pillar layer 23 extends downward from the upper surface 12a of the semiconductor substrate 12. The pillar layer 23 penetrates the low-concentration body layer 26 and the high-concentration body layer 24 and extends to reach the drift layer 22.

外周領域１６内には、ドレイン層２０とドリフト層２２が設けられている。ドレイン層２０とドリフト層２２は、素子領域１４内から外周領域１６内まで連続して分布している。ドレイン層２０とドリフト層２２は、半導体基板１２の外周端１２ｃに達する位置まで分布している。外周領域１６内でも、ドレイン層２０が下面１２ｂに露出しており、ドリフト層２２はドレイン層２０上に配置されている。外周領域１６内には、高濃度ボディ層２４、低濃度ボディ層２６及びソース層２８が設けられていない。外周領域１６内では、ドリフト層２２が半導体基板１２の上面１２ａに露出している。 A drain layer 20 and a drift layer 22 are provided in the outer peripheral region 16. The drain layer 20 and the drift layer 22 are continuously distributed from the inside of the element region 14 to the inside of the outer peripheral region 16. The drain layer 20 and the drift layer 22 are distributed up to a position reaching the outer peripheral end 12c of the semiconductor substrate 12. Even within the outer peripheral region 16, the drain layer 20 is exposed on the lower surface 12b, and the drift layer 22 is arranged on the drain layer 20. The high-concentration body layer 24, the low-concentration body layer 26, and the source layer 28 are not provided in the outer peripheral region 16. In the outer peripheral region 16, the drift layer 22 is exposed on the upper surface 12a of the semiconductor substrate 12.

半導体基板１２の上面１２ａ側には、層間絶縁膜６０、６２、ソースコンタクト電極４６、ボディコンタクト電極４８、ゲート電極４４、外周電極５０及びソース電極４２が配置されている。 An interlayer insulating film 60, 62, a source contact electrode 46, a body contact electrode 48, a gate electrode 44, an outer peripheral electrode 50, and a source electrode 42 are arranged on the upper surface 12a side of the semiconductor substrate 12.

層間絶縁膜６０は、半導体基板１２の上面１２ａを覆っている。層間絶縁膜６０には多数の開口部が設けられている。 The interlayer insulating film 60 covers the upper surface 12a of the semiconductor substrate 12. The interlayer insulating film 60 is provided with a large number of openings.

ソースコンタクト電極４６は、金属により構成されており、ソース層２８の上部で層間絶縁膜６０に設けられた開口部内に設けられている。各ソースコンタクト電極４６は、対応するソース層２８にオーミック接触している。 The source contact electrode 46 is made of metal and is provided in the opening provided in the interlayer insulating film 60 at the upper part of the source layer 28. Each source contact electrode 46 is in ohmic contact with the corresponding source layer 28.

２つのソースコンタクト電極４６の間に挟まれた範囲の層間絶縁膜６０は、ソース層２８の表面と、低濃度ボディ層２６の表面と、ピラー層２３の表面を覆っている。以下では、この部分の層間絶縁膜６０を、ゲート絶縁膜６０ａという。ゲート絶縁膜６０ａ上に、ゲート電極４４が配置されている。ゲート電極４４は、ゲート絶縁膜６０ａを介して、その下部のソース層２８、低濃度ボディ層２６及びピラー層２３に対向している。ゲート電極４４は、ゲート絶縁膜６０ａによって半導体基板１２から絶縁されている。 The interlayer insulating film 60 in the range sandwiched between the two source contact electrodes 46 covers the surface of the source layer 28, the surface of the low-concentration body layer 26, and the surface of the pillar layer 23. In the following, the interlayer insulating film 60 in this portion will be referred to as a gate insulating film 60a. The gate electrode 44 is arranged on the gate insulating film 60a. The gate electrode 44 faces the source layer 28, the low-concentration body layer 26, and the pillar layer 23 below the gate insulating film 60a. The gate electrode 44 is insulated from the semiconductor substrate 12 by the gate insulating film 60a.

素子領域１４内の上面１２ａには、低濃度ボディ層２６が露出する範囲に複数のトレンチ４８ａが設けられている。各トレンチ４８ａは、低濃度ボディ層２６の上部で層間絶縁膜６０に設けられた開口部内に設けられている。各トレンチ４８ａは、低濃度ボディ層２６を貫通して高濃度ボディ層２４に達するように伸びている。各トレンチ４８ａ内に、ボディコンタクト電極４８が配置されている。各ボディコンタクト電極４８は、ニッケル、金、パラジウムまたは白金等のような仕事関数の高い金属によって構成されている。各ボディコンタクト電極４８は、トレンチ４８ａ内で、低濃度ボディ層２６と高濃度ボディ層２４にオーミック接触している。 A plurality of trenches 48a are provided on the upper surface 12a in the element region 14 in a range where the low-concentration body layer 26 is exposed. Each trench 48a is provided in the opening provided in the interlayer insulating film 60 at the upper part of the low-concentration body layer 26. Each trench 48a extends through the low concentration body layer 26 to reach the high concentration body layer 24. A body contact electrode 48 is arranged in each trench 48a. Each body contact electrode 48 is made of a metal with a high work function such as nickel, gold, palladium or platinum. Each body contact electrode 48 is in ohmic contact with the low concentration body layer 26 and the high concentration body layer 24 in the trench 48a.

外周領域１６内の上面１２ａには、複数のトレンチ５０ａが設けられている。各トレンチ４８ａは、外周領域１６内で層間絶縁膜６０に設けられた開口部内に設けられている。各トレンチ５０ａは、素子領域１４内のトレンチ４８ａと略同じ深さを有している。半導体基板１２の厚み方向に沿って上面１２ａを平面視したときに、各トレンチ５０ａは、素子領域１４を囲むように環状に伸びている。各トレンチ５０ａ内に、外周電極５０が配置されている。各外周電極５０は、ニッケル、金、パラジウムまたは白金等のような仕事関数の高い金属によって構成されている。各外周電極５０は、ボディコンタクト電極４８と同種の金属によって構成されている。各外周電極５０は、トレンチ５０ａに沿って設けられている。したがって、各外周電極５０は、素子領域１４を囲むように環状に伸びている。各外周電極５０は、トレンチ５０ａ内で、ドリフト層２２にショットキー接触している。各外周電極５０は、他の外周電極５０から分離されている。 A plurality of trenches 50a are provided on the upper surface 12a in the outer peripheral region 16. Each trench 48a is provided in the opening provided in the interlayer insulating film 60 in the outer peripheral region 16. Each trench 50a has substantially the same depth as the trench 48a in the element region 14. When the upper surface 12a is viewed in a plan view along the thickness direction of the semiconductor substrate 12, each trench 50a extends in an annular shape so as to surround the element region 14. An outer peripheral electrode 50 is arranged in each trench 50a. Each outer peripheral electrode 50 is made of a metal having a high work function such as nickel, gold, palladium or platinum. Each outer peripheral electrode 50 is made of the same metal as the body contact electrode 48. Each outer peripheral electrode 50 is provided along the trench 50a. Therefore, each outer peripheral electrode 50 extends in an annular shape so as to surround the element region 14. Each outer peripheral electrode 50 is in Schottky contact with the drift layer 22 in the trench 50a. Each outer peripheral electrode 50 is separated from the other outer peripheral electrodes 50.

層間絶縁膜６２は、層間絶縁膜６０、ゲート電極４４、ボディコンタクト電極４８及び外周電極５０を覆っている。層間絶縁膜６２には、ソースコンタクト電極４６の上部とボディコンタクト電極４８の上部に開口部が設けられている。 The interlayer insulating film 62 covers the interlayer insulating film 60, the gate electrode 44, the body contact electrode 48, and the outer peripheral electrode 50. The interlayer insulating film 62 is provided with openings in the upper part of the source contact electrode 46 and the upper part of the body contact electrode 48.

ソース電極４２は、層間絶縁膜６２を覆っている。ソース電極４２は、層間絶縁膜６２に設けられた開口部を介して、ソースコンタクト電極４６及びボディコンタクト電極４８に接続されている。ソース電極４２は、層間絶縁膜６２によって、ゲート電極４４及び外周電極５０から絶縁されている。 The source electrode 42 covers the interlayer insulating film 62. The source electrode 42 is connected to the source contact electrode 46 and the body contact electrode 48 via an opening provided in the interlayer insulating film 62. The source electrode 42 is insulated from the gate electrode 44 and the outer peripheral electrode 50 by an interlayer insulating film 62.

半導体基板１２の下面１２ｂは、ドレイン電極４０に覆われている。ドレイン電極４０は、ドレイン層２０にオーミック接触している。 The lower surface 12b of the semiconductor substrate 12 is covered with the drain electrode 40. The drain electrode 40 is in ohmic contact with the drain layer 20.

素子領域１４内には、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）が形成されている。ボディコンタクト電極４８によって低濃度ボディ層２６及び高濃度ボディ層２４がソース電極４２に接続されているので、低濃度ボディ層２６及び高濃度ボディ層２４の電位はソース電極４２と略同電位となる。ゲート電極４４の電位をゲート閾値以上に引き上げると、ゲート絶縁膜６０ａに接する範囲の低濃度ボディ層２６にチャネルが形成される。チャネルによって、ソース層２８がピラー層２３に接続される。その結果、ソース電極４２から、ソースコンタクト電極４６、ソース層２８、チャネル、ピラー層２３、ドリフト層２２及びドレイン層２０を介してドレイン電極４０へ電子が流れる。すなわち、ＭＯＳＦＥＴがオンする。ゲート電極４４の電位をゲート閾値未満に引き下げると、チャネルが消失する。これによって、電子の流れが停止し、ＭＯＳＦＥＴがオフする。 A MOSFET (metal oxide semiconductor field effect transistor) is formed in the element region 14. Since the low-concentration body layer 26 and the high-concentration body layer 24 are connected to the source electrode 42 by the body contact electrode 48, the potentials of the low-concentration body layer 26 and the high-concentration body layer 24 are substantially the same as those of the source electrode 42. .. When the potential of the gate electrode 44 is raised above the gate threshold value, a channel is formed in the low-concentration body layer 26 in the range in contact with the gate insulating film 60a. The channel 28 connects the source layer 28 to the pillar layer 23. As a result, electrons flow from the source electrode 42 to the drain electrode 40 via the source contact electrode 46, the source layer 28, the channel, the pillar layer 23, the drift layer 22, and the drain layer 20. That is, the MOSFET is turned on. When the potential of the gate electrode 44 is lowered below the gate threshold, the channel disappears. This stops the flow of electrons and turns off the MOSFET.

ＭＯＳＦＥＴがオフすると、素子領域１４内では、高濃度ボディ層２４とドリフト層２２の界面のｐｎ接合に逆電圧が印加される。このため、このｐｎ接合からドリフト層２２に空乏層が広がる。素子領域１４内では、ｐｎ接合からドリフト層２２に広がった空乏層によって電圧が保持される。 When the MOSFET is turned off, a reverse voltage is applied to the pn junction at the interface between the high-concentration body layer 24 and the drift layer 22 in the element region 14. Therefore, the depletion layer spreads from this pn junction to the drift layer 22. In the element region 14, the voltage is held by the depletion layer extending from the pn junction to the drift layer 22.

また、ＭＯＳＦＥＴがオフすると、半導体基板１２の外周端１２ｃがドレイン電極４０と略同電位となる。このため、外周領域１６内では、内周側（素子領域１４側）が低電位であり、外周側（外周端１２ｃ側）が高電位となるように電位が分布する。この電位差によって、複数の外周電極５０の間では、内周側の外周電極５０ほど電位が低く、外周側の外周電極５０ほど電位が高くなるように、電位が分布する。このように外周領域１６内で電位差が生じることで、各外周電極５０とその周辺のドリフト層２２の間に電位差が生じる。その結果、各外周電極５０からその周辺のドリフト層２２に空乏層が広がる。外周領域１６内では、各外周電極５０からドリフト層２２に広がった空乏層によって電圧が保持される。 Further, when the MOSFET is turned off, the outer peripheral end 12c of the semiconductor substrate 12 becomes substantially the same potential as the drain electrode 40. Therefore, in the outer peripheral region 16, the potential is distributed so that the inner peripheral side (element region 14 side) has a low potential and the outer peripheral side (outer peripheral end 12c side) has a high potential. Due to this potential difference, the potential is distributed among the plurality of outer peripheral electrodes 50 so that the outer peripheral electrode 50 on the inner peripheral side has a lower potential and the outer peripheral electrode 50 on the outer peripheral side has a higher potential. As a result of the potential difference occurring in the outer peripheral region 16 in this way, a potential difference is generated between each outer peripheral electrode 50 and the drift layer 22 around it. As a result, the depletion layer spreads from each outer peripheral electrode 50 to the drift layer 22 around it. In the outer peripheral region 16, the voltage is held by the depletion layer extending from each outer peripheral electrode 50 to the drift layer 22.

以上に説明したように、実施形態の半導体装置１０では、ＭＯＳＦＥＴがオフしたときに、各外周電極５０からドリフト層２２に空乏層が広がることで、外周領域１６の耐圧が確保される。図２は、図１のＡ－Ａ線（すなわち、外周電極５０の下端近傍のドリフト層２２内）に相当する位置おける電界分布のシミュレーション結果を示している。なお、図２は、図１よりも外周電極５０の数が多い場合（より詳細には、外周電極５０を１０個設けた場合）のシミュレーション結果を示している。図２では、破線の位置が、各外周電極５０の外周端の位置を示している。図２から、外周電極５０の間の範囲で電位差が生じており、外周電極５０から広がる空乏層によって電圧が保持されていることが分かる。図２に示す電界分布は、一般的なＦＬＲで得られる電界分布に類似した分布である。図２から、外周電極５０によってＦＬＲと同様の耐圧向上効果が得られることを確認することができる。 As described above, in the semiconductor device 10 of the embodiment, when the MOSFET is turned off, the depletion layer spreads from each outer peripheral electrode 50 to the drift layer 22, so that the withstand voltage of the outer peripheral region 16 is ensured. FIG. 2 shows the simulation result of the electric field distribution at the position corresponding to the line AA of FIG. 1 (that is, in the drift layer 22 near the lower end of the outer peripheral electrode 50). Note that FIG. 2 shows a simulation result when the number of outer peripheral electrodes 50 is larger than that in FIG. 1 (more specifically, when 10 outer peripheral electrodes 50 are provided). In FIG. 2, the position of the broken line indicates the position of the outer peripheral end of each outer peripheral electrode 50. From FIG. 2, it can be seen that a potential difference occurs in the range between the outer peripheral electrodes 50, and the voltage is held by the depletion layer spreading from the outer peripheral electrode 50. The electric field distribution shown in FIG. 2 is similar to the electric field distribution obtained by a general FLR. From FIG. 2, it can be confirmed that the outer peripheral electrode 50 can obtain the same pressure resistance improving effect as FLR.

次に、半導体装置１０の製造方法について説明する。まず、図３に示すようにドレイン層２０、ドリフト層２２、高濃度ボディ層２４及び低濃度ボディ層２６が積層された半導体基板１２を準備する。図３に示す半導体基板１２は、以下のように形成される。まず、窒化物半導体によって構成されているドレイン層２０上に、窒化物半導体によって構成されているドリフト層２２をエピタキシャル成長させる。次に、ドリフト層２２上に、窒化物半導体によって構成されている高濃度ボディ層２４をエピタキシャル成長させる。次に、高濃度ボディ層２４上に、窒化物半導体によって構成されている低濃度ボディ層２６をエピタキシャル成長させる。これによって、図３に示す半導体基板１２が得られる。 Next, a method for manufacturing the semiconductor device 10 will be described. First, as shown in FIG. 3, a semiconductor substrate 12 in which a drain layer 20, a drift layer 22, a high-concentration body layer 24, and a low-concentration body layer 26 are laminated is prepared. The semiconductor substrate 12 shown in FIG. 3 is formed as follows. First, the drift layer 22 made of a nitride semiconductor is epitaxially grown on the drain layer 20 made of a nitride semiconductor. Next, the high-concentration body layer 24 made of a nitride semiconductor is epitaxially grown on the drift layer 22. Next, the low-concentration body layer 26 composed of the nitride semiconductor is epitaxially grown on the high-concentration body layer 24. As a result, the semiconductor substrate 12 shown in FIG. 3 is obtained.

次に、図４に示すように、半導体基板１２の上面１２ａを部分的にエッチングすることで、半導体基板１２の上面１２ａにトレンチ２３ａとメサ部１６ａを形成する。トレンチ２３ａとメサ部１６ａは、ドリフト層２２に達する深さで形成される。トレンチ２３ａとメサ部１６ａは、略同じ深さに形成される。 Next, as shown in FIG. 4, the trench 23a and the mesa portion 16a are formed on the upper surface 12a of the semiconductor substrate 12 by partially etching the upper surface 12a of the semiconductor substrate 12. The trench 23a and the mesa portion 16a are formed at a depth reaching the drift layer 22. The trench 23a and the mesa portion 16a are formed at substantially the same depth.

次に、図５に示すように、トレンチ２３ａとメサ部１６ａ内にドリフト層２２と略同じｎ型不純物濃度のｎ型の窒化物半導体層をエピタキシャル成長させ、その後、上面１２ａを平坦化する。トレンチ２３ａ内に成長したｎ型層はピラー層２３となる。また、メサ部１６ａ内に成長したｎ型層は、外周領域１６内のドリフト層２２（上面１２ａに露出する部分のドリフト層２２）となる。 Next, as shown in FIG. 5, an n-type nitride semiconductor layer having substantially the same n-type impurity concentration as the drift layer 22 is epitaxially grown in the trench 23a and the mesa portion 16a, and then the upper surface 12a is flattened. The n-type layer grown in the trench 23a becomes the pillar layer 23. Further, the n-type layer grown in the mesa portion 16a becomes the drift layer 22 in the outer peripheral region 16 (the drift layer 22 in the portion exposed on the upper surface 12a).

次に、半導体基板１２の上面１２ａに層間絶縁膜６０を形成する。次に、層間絶縁膜６０に部分的に開口部を設け、その開口部内で半導体基板１２の上面１２ａをエッチングすることで、トレンチ４８ａ及びトレンチ５０ａを形成する。 Next, the interlayer insulating film 60 is formed on the upper surface 12a of the semiconductor substrate 12. Next, a trench 48a and a trench 50a are formed by partially providing an opening in the interlayer insulating film 60 and etching the upper surface 12a of the semiconductor substrate 12 in the opening.

次に、トレンチ４８ａ内及びトレンチ５０ａ内に、金属層５２を形成する。金属層５２は、層間絶縁膜６０上にも形成される。金属層５２は、ニッケル、金、パラジウムまたは白金等のような仕事関数の高い金属によって構成されている。仕事関数が高い金属層５２は、低濃度のｎ型であるドリフト層２２に対してショットキー接触するとともに、ｐ型である高濃度ボディ層２４及び低濃度ボディ層２６に対してオーミック接触する。このため、金属層５２は、トレンチ５０ａ内でドリフト層２２に対してショットキー接触する一方で、トレンチ４８ａ内では高濃度ボディ層２４及び低濃度ボディ層２６に対してオーミック接触する。 Next, the metal layer 52 is formed in the trench 48a and the trench 50a. The metal layer 52 is also formed on the interlayer insulating film 60. The metal layer 52 is composed of a metal having a high work function such as nickel, gold, palladium or platinum. The metal layer 52 having a high work function makes a shotkey contact with the low-concentration n-type drift layer 22, and also makes ohmic contact with the p-type high-concentration body layer 24 and the low-concentration body layer 26. Therefore, the metal layer 52 makes Ohmic contact with the high-concentration body layer 24 and the low-concentration body layer 26 in the trench 48a while Schottky contact is made with the drift layer 22 in the trench 50a.

次に、図８に示すように、層間絶縁膜６０上の金属層５２を選択的にエッチングすることで、各トレンチ４８ａ、５０ａ内の金属層５２を互いから分離させる。これによって、各ボディコンタクト電極４８及び各外周電極５０が完成する。 Next, as shown in FIG. 8, the metal layer 52 on the interlayer insulating film 60 is selectively etched to separate the metal layers 52 in the trenches 48a and 50a from each other. As a result, each body contact electrode 48 and each outer peripheral electrode 50 are completed.

その後、ソース層２８、ソースコンタクト電極４６、ゲート電極４４、層間絶縁膜６２、ソース電極４２及びドレイン電極４０を従来公知の方法で形成する。次に、半導体基板１２をダイシングして複数のチップに分割することで、図１に示す半導体装置１０が完成する。 After that, the source layer 28, the source contact electrode 46, the gate electrode 44, the interlayer insulating film 62, the source electrode 42, and the drain electrode 40 are formed by a conventionally known method. Next, the semiconductor device 10 shown in FIG. 1 is completed by dicing the semiconductor substrate 12 and dividing it into a plurality of chips.

このように、半導体装置１０ではＦＬＲではなく外周電極５０によって外周領域１６の耐圧を向上させるので、半導体装置１０の製造工程においてｐ型不純物のイオン注入を行う必要がない。このため、ワイドギャップ半導体基板を備える半導体装置１０を容易に製造することができる。 As described above, in the semiconductor device 10, the withstand voltage of the outer peripheral region 16 is improved by the outer peripheral electrode 50 instead of the FLR, so that it is not necessary to implant the p-type impurities in the manufacturing process of the semiconductor device 10. Therefore, the semiconductor device 10 including the wide-gap semiconductor substrate can be easily manufactured.

また、上述した製造方法では、金属層５２を成長させることによって、ｐ型のボディ層２４、２６にオーミック接触するボディコンタクト電極４８と、ｎ型のドリフト層２２にショットキー接触する外周電極５０を、同時に形成することができる。したがって、この方法によれば、効率的に半導体装置１０を製造することができる。 Further, in the above-mentioned manufacturing method, the body contact electrode 48 that makes ohmic contact with the p-type body layers 24 and 26 and the outer peripheral electrode 50 that makes shotkey contact with the n-type drift layer 22 are formed by growing the metal layer 52. , Can be formed at the same time. Therefore, according to this method, the semiconductor device 10 can be efficiently manufactured.

本明細書が開示する一例の製造方法について、以下に説明する。一例においては、半導体装置の製造方法は、基板準備工程とトレンチ形成工程と金属電極形成工程を備えていてもよい。前記基板準備工程では、素子領域内にｐ型領域が設けられており、前記素子領域の周囲に配置されている外周領域内にｎ型領域が設けられおり、表面に前記ｐ型領域と前記ｎ型領域が露出しているワイドギャップ半導体基板を準備してもよい。前記トレンチ形成工程では、前記ｐ型領域が露出する範囲の前記表面に第１トレンチを形成するとともに、前記ｎ型領域が露出する範囲の前記表面に第２トレンチを形成してもよい。前記金属電極形成工程では、前記第１トレンチ内と前記第２トレンチ内に金属電極を形成してもよい。前記金属電極が、前記第１トレンチ内で前記ｐ型領域にオーミック接触するとともに前記第２トレンチ内で前記ｎ型領域にショットキー接触してもよい。 An example manufacturing method disclosed herein will be described below. In one example, the method for manufacturing a semiconductor device may include a substrate preparation step, a trench forming step, and a metal electrode forming step. In the substrate preparation step, a p-type region is provided in the element region, an n-type region is provided in the outer peripheral region arranged around the element region, and the p-type region and the n-type region are provided on the surface. A wide-gap semiconductor substrate with an exposed mold region may be prepared. In the trench forming step, the first trench may be formed on the surface in the range where the p-type region is exposed, and the second trench may be formed on the surface in the range where the n-type region is exposed. In the metal electrode forming step, metal electrodes may be formed in the first trench and in the second trench. The metal electrode may make ohmic contact with the p-type region in the first trench and Schottky contact with the n-type region in the second trench.

この製造方法によれば、共通の金属電極によって、ｐ型領域にオーミック接触する電極と、ｎ型領域にショットキー接触する電極を形成することができる。したがって、効率的に半導体装置を製造することができる。ｐ型領域にオーミック接触する電極は、ｐ型領域の電位を制御する電極として用いることができる。ｎ型領域にショットキー接触する電極は、外周領域の耐圧を向上させる電極として用いることができる。 According to this manufacturing method, it is possible to form an electrode that makes ohmic contact with the p-type region and an electrode that makes Schottky contact with the n-type region by using a common metal electrode. Therefore, the semiconductor device can be efficiently manufactured. An electrode that makes ohmic contact with the p-type region can be used as an electrode that controls the potential of the p-type region. The electrode that makes Schottky contact with the n-type region can be used as an electrode that improves the withstand voltage of the outer peripheral region.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples exemplified above. The technical elements described herein or in the drawings exhibit their technical usefulness, either alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in the present specification or the drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１０：半導体装置
１２：半導体基板
１４：素子領域
１６：外周領域
２０：ドレイン層
２２：ドリフト層
２３：ピラー層
２４：高濃度ボディ層
２６：低濃度ボディ層
２８：ソース層
４０：ドレイン電極
４２：ソース電極
４４：ゲート電極
４６：ソースコンタクト電極
４８：ボディコンタクト電極
５０：外周電極
６０：層間絶縁膜
６２：層間絶縁膜 10: Semiconductor device 12: Semiconductor substrate 14: Element region 16: Outer peripheral region 20: Drain layer 22: Drift layer 23: Pillar layer 24: High concentration body layer 26: Low concentration body layer 28: Source layer 40: Drain electrode 42: Source electrode 44: Gate electrode 46: Source contact electrode 48: Body contact electrode 50: Outer peripheral electrode 60: interlayer insulating film 62: interlayer insulating film

Claims

A semiconductor device equipped with a wide-gap semiconductor substrate.
The wide-gap semiconductor substrate
The element region where the semiconductor element is formed and
An outer peripheral region arranged around the element region,
Equipped with
A semiconductor device including an outer peripheral electrode that makes Schottky contact with the wide-gap semiconductor substrate in the outer peripheral region.