JP2022093070A - 発光装置 - Google Patents

Abstract

【課題】矩形のパルス状の光を高輝度且つ高周波数で出射可能な発光装置を提供する。【解決手段】発光装置１は、アノード配線パターン、カソード配線パターン、接地配線パターン及び制御配線パターンが配置された実装面を有する実装基板と、アノード配線パターンにアノードが接続され、且つ、カソード配線パターンにカソードが接続された発光素子と、制御配線パターンに制御端子が接続され、接地配線パターンに第１端子が接続され、カソード配線パターンに第２端子が接続され、制御端子に入力される制御信号に応じて第１端子と第２端子との間をオンオフするスイッチング素子と、制御配線パターンと制御端子を接続する第１金バンプと、接地配線パターンと第１端子を接続する第２金バンプと、カソード配線パターンと第２端子を接続する第３金バンプと、有する。【選択図】図４

Description

本発明は、発光装置に関する。

制御信号に従ってオンオフするスイッチ回路と、スイッチ回路がオンオフすることに応じて点滅する発光素子とを有する発光装置が知られている（例えば、特許文献１を参照）。特許文献１に記載される発光装置では、スイッチ回路は、バイポーラトランジスタ又はFＥＴ（field Effect Transistor、電界効果トランジスタ）によって形成される。また、特許文献１に記載される発光装置では、発光素子としてＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser、垂直共振器面発光レーザ）が使用される。

特許文献１に記載される発光装置のスイッチ回路は、電源ラインにエミッタを接続したエミッタフォロア回路とベース接地回路とを直列接続し、ベース接地回路の出力信号を駆動信号として発光素子に出力する。特許文献１に記載される発光装置は、エミッタフォロア回路とベース接地回路とを直列接続することで、電源ラインに接続された電源の電圧変動に対する耐性を向上させることができる。

特開２０１９－２１６１８６号公報

近年、ＶＣＳＥＬ等の発光素子の高輝度化に伴い駆動電流が増加すると共に、ＴＯＦ（Time Of Flight）センサの光源等の使用されるときに、矩形のパルス状の光を高輝度且つ高周波数で出射可能な発光装置が望まれている。特許文献１に記載される発光装置は、電源の電圧変動に対して高い耐性を有するが、矩形のパルス状の光を高輝度且つ高周波数で出射することは容易ではない。

本発明は、このような課題を解決するものであり、矩形のパルス状の光を高輝度且つ高周波数で出射可能な発光装置を提供することを目的とする。

本発明に係る発光装置は、アノード配線パターン、カソード配線パターン、接地配線パターン及び制御配線パターンが配置された実装面を有する実装基板と、アノード配線パターンにアノードが接続され、且つ、カソード配線パターンにカソードが接続された発光素子と、制御配線パターンに制御端子が接続され、接地配線パターンに第１端子が接続され、カソード配線パターンに第２端子が接続され、制御端子に入力される制御信号に応じて第１端子と第２端子との間をオンオフするスイッチング素子と、制御配線パターン上の第１パッド領域に配置され、制御配線パターンと制御端子を接続する第１金バンプと、接地配線パターン上の第２パッド領域に配置され、接地配線パターンと第１端子を接続する第２金バンプと、カソード配線パターン上の第３パッド領域に配置され、カソード配線パターンと第２端子を接続する第３金バンプとを有する。

さらに、本発明に係る発光装置では、発光素子に６Ａ以上の電流が供給され、制御信号は、パルス幅が１０ｎｍ以下のパルス信号であることが好ましい。

さらに、本発明に係る発光装置では、第２金バンプ及び第３金バンプのそれぞれの直径は、０．０３ｍｍ以上であり且つ０．２５ｍｍ以下であり、第２金バンプ及び第３金バンプの円周の総和は、それぞれ０．７８５ｍｍ以上であることが好ましい。

さらに、本発明に係る発光装置では、第２パッド領域に配置される第２金バンプの円周の総和は第２パッド領域の円周よりも長く、第３パッド領域に配置される第３金バンプの円周の総和は第２パッド領域の円周よりも長いことが好ましい。

さらに、本発明に係る発光装置では、第２金バンプ及び第３金バンプのそれぞれは、第２パッド領域及び第３パッド領域のそれぞれに少なくとも３個配置されることが好ましい。

さらに、本発明に係る発光装置では、第１金バンプの直径は、０．０３ｍｍ以上であり且つ０．２５ｍｍ以下であり、第１金バンプの円周の総和は、０．７８５ｍｍ以上であることが好ましい。

さらに、本発明に係る発光装置では、第１金バンプは、前記第１パッド領域に少なくとも３個配置されることが好ましい。

さらに、本発明に係る発光装置では、第１パッド領域に配置される第１金バンプの配置は、第２パッド領域に配置される第２金バンプの配置及び第３パッド領域に配置される第３金バンプの配置と相違することが好ましい。

さらに、本発明に係る発光装置では、第１パッド領域に配置される第１金バンプの数は、第２パッド領域に配置される第２金バンプの数、及び第３パッド領域に配置される第３金バンプの数よりも少ないことが好ましい。

さらに、本発明に係る発光装置では、アノード配線パターンに一端が接続され、且つ、接地配線パターンに他端が接続されたコンデンサを更に有することが好ましい。

本発明に係る発光装置は、矩形のパルス状の光を高輝度且つ高周波数で出射することができる。

（ａ）は実施形態に係る発光装置の平面図であり、（ｂ）は（ａ）に示す発光装置の正面図であり、（ｃ）は（ａ）に示す発光装置の側面図であり、（ｄ）は（ａ）に示す発光装置の底面図である。 図１（ａ）に示す発光装置の分解斜視図である。 図１（ａ）に示す発光装置の回路図である。 図１（ａ）に示す発光装置の平面透視図である。 図１（ａ）に示す発光装置及び比較例に係る発光装置に周波数が１．０×１０⁹Ｈｚであるとき、すなわちパルス幅が１ｎｍであるパルス信号が制御信号として、制御電極に供給されたときの発光素子に流れる電流のシミュレーション波形を示す図である。 （ａ）は制御信号のパルス幅とＦＥＴを配線パターンに接続する接続部材の抵抗値との関係を示す図であり、（ｂ）は制御信号のパルス幅と発光素子及びＦＥＴを流れる電流値との関係を示す図である。 パッド径、バンプの直径及び個数、バンプの円周の総和、並びにワイヤ径の例を示す図である。

以下、図面を参照して、本発明に係る発光装置について説明する。ただし、本発明の技術的範囲はそれらの実施の形態には限定されず、特許請求の範囲に記載された発明とその均等物に及ぶ点に留意されたい。

（実施形態に係る発光装置の構成および機能）
図１（ａ）は実施形態に係る発光装置の平面図であり、図１（ｂ）は図１（ａ）に示す発光装置の正面図であり、図１（ｃ）は図１（ａ）に示す発光装置の側面図であり、図１（ｄ）は図１（ａ）に示す発光装置の底面図である。図２は、図１（ａ）に示す発光装置の分解斜視図である。

発光装置１は、基板１０と、発光素子１１と、ＦＥＴ１２と、コンデンサ１３と、樹脂枠１４と、拡散板１５とを有し、発光素子１１から出射された光を拡散板１５から出射する。

基板１０は、実装基板２０と、枠材２１と、アノード電極３０と、カソード電極３１と、接地電極３２と、制御電極３３と、アノード配線パターン３４と、カソード配線パターン３５と、接地配線パターン３６と、制御配線パターン３７とをする。

実装基板２０は、窒化アルミ（ＡｌＮ）等の熱伝導性が高い絶縁材料で形成され、矩形の平面形状を有する。実装基板２０の裏面には、アノード電極３０、カソード電極３１、接地電極３２及び制御電極３３が配置される。実装基板２０の表面である実装面２２には、アノード配線パターン３４、カソード配線パターン３５、接地配線パターン３６及び制御配線パターン３７が配置される。

枠材２１は、アルミナ（Ａｌ₂Ｏ₃）等の熱伝導性が高く且つ反射率が高い絶縁性材料で形成され、外縁が実装面２２の外縁に一致する枠状の平面形状を有する。実装基板２０の実装面２２及び枠材２１は、発光素子１１、ＦＥＴ１２及びコンデンサ１３を収容する収容部２３を形成する。

アノード電極３０、カソード電極３１、接地電極３２及び制御電極３３は、銀及び銅等の導電性薄膜で形成され、実装基板２０の裏面に配置される。アノード電極３０及び接地電極３２は、発光素子１１を駆動するための電力が不図示の外部電源から供給される。カソード電極３１は、出荷テストにおいて発光素子１１及びＦＥＴ１２の特性を評価するときに使用されるテスト電極である。制御電極３３は、上位制御装置から供給されるパルス信号である制御信号をＦＥＴのゲートに入力する。

アノード電極３０は、ビアとも称される貫通孔に配置される導電性の４個の貫通電極３８を介してアノード配線パターン３４に接続される。カソード電極３１は２個の貫通電極３８を介してカソード配線パターン３５に接続され、接地電極３２は４個の貫通電極３８を介して接地配線パターン３６に接続され、制御電極３３は２個の貫通電極３８を介して制御配線パターン３７に接続される。

アノード配線パターン３４、カソード配線パターン３５、接地配線パターン３６及び制御配線パターン３７は、銀及び銅等の導電性薄膜で形成され、実装基板２０の表面に配置される。アノード配線パターン３４、カソード配線パターン３５及び制御配線パターン３７の表面の少なくとも一部には、ソルダーレジストとも称される絶縁層３９が配置される。

発光素子１１は、ＶＣＳＥＬとも称され、レーザ光を出射する複数のエミッタが表面に等間隔にアレイ状に配置される。発光素子１１は、例えば３６４（２６×１４）個のエミッタを有し、３６４個のエミッタは、０．０３８５ｍｍのピッチで配列される。発光素子１１は、アノード電極３０と接地電極３２との間に１２Ｖ等の所定の電圧が印加されることに応じて、コヒーレントなレーザ光をエミッタから拡散板１５に向けて出射する。

発光素子１１の順方向電流は３．５Ａ～４Ａであり、発光素子１１の発光出力は２Ｗ～３Ｗであり、順方向電圧は２Ｖ～２．５Ｖであり、ピーク波長は８５０ｎｍ～９５０ｎｍであり、視野角は６５度～９０度である。

発光素子１１のアノードは、金等の導電性線材である複数のボンディングワイヤ１６を介してアノード配線パターン３４に接続される。発光素子１１のカソードは、焼結銀ペースト等の導電性接着部材を介してカソード配線パターン３５に接続される。

ＦＥＴ１２は、ｎＭＯＳＦＥＴであり、制御電極３３に供給される制御信号に応じて発光素子１１に流れる電流をオンオフするスイッチング素子である。ＦＥＴ１２のゲートは、制御配線パターン３７にフリップチップ接続され、制御信号が入力される制御端子である。ＦＥＴ１２のソースは、接地配線パターン３６にフリップチップ接続される第１端子である。ＦＥＴ１２のドレインは、カソード配線パターン３５にフリップチップ接続される第２端子である。ＦＥＴ１２は、制御端子であるゲートに入力される制御信号に応じて第１端子であるソースと第２端子であるドレインとの間をオンオフするスイッチング素子である。

コンデンサ１３は、例えばセラミックコンデンサであり、不図示の外部電源から供給される電力を充電して、発光素子１１が発光するときに発光素子１１に放電する充電コンデンサである。コンデンサ１３の一端はアノード配線パターン３４に半田接続され、コンデンサ１３の他端は接地配線パターン３６に半田接続される。

図３は、発光装置１の回路図である。

発光素子１１及びＦＥＴ１２は、発光素子１１のカソードとＦＥＴ１２のドレインとが接続されることで、アノード電極３０と接地電極３２との間に直列接続される。コンデンサ１３は、一端が発光素子１１のアノードに接続され且つ他端がＦＥＴ１２のソースに接続されることで、発光素子１１及びＦＥＴ１２に並列接続される。

図４は、発光装置１の平面透視図である。図４において、ＦＥＴ１２及び絶縁層３９は、透視される。

発光装置１は、３個の第１金バンプ４１と、６個の第２金バンプ４２と、３個の第３金バンプ４３とを更に有する。３個の第１金バンプ４１は、制御配線パターン３７上の第１パッド領域４４に１２０度ずつシフトして配置され、ＦＥＴ１２のゲートと制御配線パターン３７とをスタッドバンプ接続する金製のバンプである。６個の第２金バンプ４２は、接地配線パターン３６上の２つの第２パッド領域４５にそれぞれ１２０度ずつシフトして配置され、ＦＥＴ１２のソースと接地配線パターン３６とをスタッドバンプ接続する金製のバンプである。３個の第３金バンプ４３は、カソード配線パターン３５上の第３パッド領域４６に１２０度ずつシフトして３個ずつ配置され、ＦＥＴ１２のドレインとカソード配線パターン３５とをスタッドバンプ接続する金製のバンプである。

３個の第１金バンプ４１の直径は０．１０ｍｍであり、直径が０．２５ｍｍである円形の平面形状を有する第１パッド領域４４に１２０度ずつシフトして配置される。３個の第１金バンプ４１の円周長の総和は、０．９４２ｍｍであり、第１パッド領域４４の円周長である０．７８５ｍｍよりも長い。

６個の第２金バンプ４２の直径は０．１０ｍｍであり、直径が０．２５ｍｍである円形の平面形状を有する２つの第２パッド領域４５のそれぞれに１２０度ずつシフトして３個ずつ配置される。３個の第２金バンプ４２の円周長の総和は、０．９４２ｍｍであり、第２パッド領域４５の円周長である０．７８５ｍｍよりも長い。

３個の第３金バンプ４３の直径は０．１０ｍｍであり、直径が０．２５ｍｍである円形の平面形状を有する第３パッド領域４６に１２０度ずつシフトして配置される。３個の第３金バンプ４３の円周長の総和は、０．９４２ｍｍであり、第３パッド領域４６の円周長である０．７８５ｍｍよりも長い。

カソード配線パターン３５、接地配線パターン３６及び制御配線パターン３７は、第１パッド領域４４、第２パッド領域４５及び第３パッド領域４６のそれぞれに近接する二辺に凹部が形成される。第１パッド領域４４、第２パッド領域４５及び第３パッド領域４６のそれぞれに近接して形成される凹部は、第１パッド領域４４、第２パッド領域４５及び第３パッド領域４６の位置ずれを検出する位置ずれ検出パターンである。凹部は、第１～３金バンプ４１～４３を配置するときの認識マークとしても使用される。第１～３金バンプ４１～４３は、第１～３パッド領域４４～４６のそれぞれに、複数配置するから、第１～３パッド領域４４～４６近傍に認識マークがあると、第１～３金バンプ４１～４３を配置するときの位置ズレを抑制できる。

樹脂枠１４は、微細なフィラーを含有する合成樹脂で形成された枠状の部材であり、基板１０と拡散板１５との間の位置決めをする位置決め部材として機能すると共に、拡散板１５を保護する保護部材として機能する。拡散板１５を樹脂枠１４を介して基板１０に配置することで、発光素子１１と拡散板１５との間の離隔距離が大きくなり、発光素子１１から照射される熱による拡散板１５の劣化及び剥離の発生は、防止される。

拡散板１５は、例えばポリアリレート樹脂等の熱可塑性樹脂、シリコーン樹脂等の熱硬化性樹脂、及びエポキシ樹脂等の紫外線硬化樹脂で形成された光透過性部材である。拡散板１５の表面及び裏面の少なくとも一方には、発光素子１１から出射された光を拡散するシボ加工等された拡散面が形成される。

（実施形態に係る発光装置の作用効果）
発光装置１は、半田よりも導電率が高い金バンプを介してＦＥＴ１２のゲート、ソース及びドレインを配線パターンに接続されるので、入力された信号に対し高速な応答となり、矩形のパルス状の光を高輝度且つ高周波数で出射することができる。応答速度が遅い発光装置は、制御信号として入力される電流の電流値が大きく且つパルス幅が短いとき、所望の振幅及びパルス幅を有するパルス状の光を出射することができない。一方、応答速度が速い実施形態に係る発光装置１は、制御信号として入力される電流の電流値が大きく且つパルス幅が短いときでも、所望の振幅及びパルス幅を有するパルス状の光を出射することができる。発光装置１は、例えば発光素子１１に５Ａ以上の大電流が供給されるときに、パルス幅が５０ｎｍ以下の光を出射することができる。

図５は、発光装置１及び比較例に係る発光装置に周波数が１．０×１０⁹Ｈｚであるとき、すなわちパルス幅が１ｎｍであるパルス信号が制御信号として、制御電極３３に供給されたときの発光素子１１に流れる電流のシミュレーション波形を示す図である。図５において横軸は時間を示し、縦軸は電流値を示す。また、図５において、波形５０１は発光装置１において発光素子１１に流れる電流のシミュレーション波形を示し、波形５０２は比較例に係る発光装置において発光素子１１に流れる電流のシミュレーション波形を示す。比較例に係る発光装置は、ＦＥＴ１２が半田を介して配線パターンに接続されることが発光装置１と相違する。

波形５０２で示す比較例に係る発光装置において発光素子１１に流れる電流の振幅は、表皮効果などの影響により、波形５０１で示す発光装置１において発光素子１１に流れる電流の振幅の８８％となる。発光装置１は、発光素子１１に流れる電流の振幅の減少量が比較例に係る発光装置よりも小さいので、矩形のパルス状の光を比較例に係る発光装置より高輝度且つ高周波数で出射することができる。

なお、比較例に係る発光装置において、パルス幅が１０ｎｍであるパルス信号が制御信号として制御電極３３に供給されたときに発光素子１１に流れる電流は、発光装置１において発光素子１１に流れる電流の振幅の９５．５％となる。また、比較例に係る発光装置において、パルス幅が１００ｎｍであるパルス信号が制御信号として制御電極３３に供給されたときに発光素子１１に流れる電流は、発光装置１において発光素子１１に流れる電流の振幅の９８．５％となる。

図６（ａ）は制御信号のパルス幅とＦＥＴ１２を配線パターンに接続する接続部材の抵抗値との関係を示す図であり、図６（ｂ）は制御信号のパルス幅と発光素子１１及びＦＥＴ１２を流れる電流値との関係を示す図である。図６（ａ）及び６（ｂ）において、横軸はＦＥＴ１２のゲートに入力される制御信号のパルス幅の逆数を周波数として示す。また、図６（ａ）において、縦軸は、ＦＥＴ１２のドレインとカソード配線パターン３５の間の接続部材、及びＦＥＴ１２のソースと接地配線パターン３６の間の接続部材の合計の抵抗値を示す。図６（ｂ）において、縦軸は、発光素子１１のアノード―カソード間、及びＦＥＴ１２のソース―ドレイン間を流れる電流値を示す。図６（ａ）において、波形６０１は発光装置１の抵抗値を示し、波形６０２においてＦＥＴ１２が半田を介して配線パターンに接続された比較例に係る発光装置の抵抗値を示す。図６（ｂ）において、波形６０３は発光装置１の電流値を示し、波形６０４において比較例に係る発光装置の電流値を示す。

図６（ａ）及び６（ｂ）において、ＦＥＴ１２のオン抵抗値は５００ｍΩであり、金の抵抗率ρは２４μΩ・ｍｍであり、比較例に係る発光装置において接続部材として使用される半田の抵抗率ρは１４０μΩ・ｍｍである。なお、平面視したときのバンプサイズは、何れもφ０．２５ｍｍを一つとした。

発光装置１及び比較例に係る発光装置１において、周波数が１．０×１０⁷Ｈｚ以下であるとき、すなわちパルス幅が１００ｎｍ以上であるとき、接続部材の抵抗値及び発光素子１１及びＦＥＴ１２に流れる電流は略同一である。しかしながら、周波数が５．０×１０⁸Ｈｚ以上であるとき、すなわちパルス幅が５０ｎｍであるとき、発光装置１及び比較例に係る発光装置における接続部材の抵抗値及び発光素子１１及びＦＥＴ１２に流れる電流は、表皮効果などの影響により相違し始める。そして、周波数が１．０×１０⁸Ｈｚであるとき、すなわちパルス幅が１０ｎｍであるとき、発光装置１における接続部材の抵抗値及び発光素子１１及びＦＥＴ１２に流れる電流は、比較例に係る発光装置よりも特性が約３％向上する。

実施形態に係る発光装置において、ＦＥＴ１２のゲートに入力される制御信号のパルス幅は、５０ｎｍ以下であり且つ０．１ｎｍ以上であることが好ましく、１０ｎｍ以下であることが更に好ましい。

また、実施形態に係る発光装置において、発光素子１１及びＦＥＴ１２に流れる電流は５Ａ以上であり且つ２０Ａ以下であることが好ましく、１０Ａ以上であることが更に好ましい。

（実施形態に係る発光装置の変形例）
発光装置１では、第１パッド領域４４、第２パッド領域４５及び第３パッド領域４６のそれぞれに、３個の第１金バンプ４１、第２金バンプ４２及び第３金バンプ４３が配置される。しかしながら、実施形態に係る発光装置では、パッド領域に配置される金バンプの数は、１個、２個又は４個以上であってもよい。

図７は、パッド径、金バンプの直径及び個数、金バンプの円周の総和、並びに金ワイヤ径の例を示す図である。パッド径はパッド領域のことである。ここでは説明を容易にするためにパッド領域を円形としたが、矩形など他の形状であってもよい。

図７に示す例では、パッド径は何れも０．２５ｍｍである。バンプの直径は、バンプ数が４８個であるとき０．０３ｍｍであり、バンプ数が１２個であるとき０．０６ｍｍである。また、バンプの直径は、バンプ数が３個であるとき０．１０ｍｍであり、バンプ数が２個であるとき０．１２５ｍｍであり、バンプ数が１個であるとき０．２５ｍｍである。

バンプの円周の総和は、バンプ数が４８個であるとき４．５２２ｍｍであり、バンプ数が１２個であるとき２．２６２ｍｍである。また、バンプの円周の総和は、バンプ数が３個であるとき０．９４２ｍｍであり、バンプ数が２個及び１個であるとき０．７８５ｍｍである。

ワイヤ径は、バンプ数が４８個及び１２個であるとき１５μｍであり、バンプ数が３個であるとき２５μｍであり、バンプ数が２個であるとき３１．２５μｍであり、バンプ数が１個であるとき６２．５μｍである。ワイヤ径が１５μｍより細くなると取り扱いするときにワイヤが切れやすいから１５μｍ以上が好ましい。バンプの直径は、ワイヤ径の２倍以上であり且つ４倍以下である。

バンプ数が３個以上であり、バンプの円周の総和が０．９４２ｍｍ以上であるとき、表皮効果の影響を低減できるので、パルス波形の歪みを最小限としながら大電流のパルス信号を発光素子１１に供給することができる。また、バンプ数が２個であるときと比べて、バンプ数が３個以上であるとき、バンプ上に配置するＦＥＴの傾きも抑制しやすい。

また、発光装置１では、第１金バンプ４１、第２金バンプ４２及び第３金バンプ４３の配置は、同一である。しかしながら、実施形態に係る発光装置では、ＦＥＴのゲートに接続される第１金バンプの配置は、ＦＥＴのソース及びドレインに接続される第２金バンプ４２及び第３金バンプ４３の配置と相違してもよい。ＦＥＴのゲートには、大きな電流が加わらず、バンプの効果が小さいからである。

例えば、実施形態に係る発光装置では、第１金バンプ４１、第２金バンプ４２及び第３金バンプ４３の配置は、電流が流れる方向に応じて、円周方向にシフトして配置されてもよい。一実施例として、第３パッド領域４６に第３金バンプ４３を３個配置するとき、発光素子１１に対し、三角形の底辺になるように２個のバンプを対向させると電流が印加する側の金バンプの体積が多く、抵抗が低めになるので好ましい。また、第１金バンプは、第２金バンプ４２及び第３金バンプ４３の少なくとも１つは、非対称となるように第１パッド領域４４、第２パッド領域４５及び第３パッド領域４６に配置されてもよい。また、第１金バンプは、第２金バンプ４２及び第３金バンプ４３の少なくとも１つは、複数の配線パターンを跨ぐように形成されてもよい。

また、第１パッド領域に配置される第１金バンプの数は、第２金バンプ４２及び第３金バンプ４３が第２パッド領域及び第３パッド領域に配置される数よりも少なくてもよい。

また、発光装置１では、コンデンサ１３が発光素子１１及びＦＥＴ１２に並列接続されるが、実施形態に係る発光装置では、コンデンサ１３は省略されてもよい。

また、発光装置１では、発光素子１１のカソード―アノード間を流れる電流をオンオフするスイッチング素子としてＦＥＴ１２が使用されるが、実施形態に係る発光装置では、バイポーラトランジスタ等の他のスイッチング素子が使用されてもよい。

バイポーラトランジスタがスイッチング素子として使用されるとき、制御信号が入力される制御端子はベースであり、接地パターンに接続される第１端子はエミッタであり、カソード配線パターンに接続される第２端子はコレクタである。

１ 発光装置
１０ 基板
１１ 発光素子
１２ ＦＥＴ
１３ コンデンサ
３０ アノード電極
３１ カソード電極
３２ 接地電極
３３ 制御電極
３４ アノード配線パターン
３５ カソード配線パターン
３６ 接地配線パターン
３７ 制御配線パターン
４１ 第１金バンプ
４２ 第２金バンプ
４３ 第３金バンプ
４４ 第１パッド領域
４５ 第２パッド領域
４６ 第３パッド領域

Claims (10)

1. アノード配線パターン、カソード配線パターン、接地配線パターン及び制御配線パターンが配置された実装面を有する実装基板と、
   前記アノード配線パターンにアノードが接続され、且つ、前記カソード配線パターンにカソードが接続された発光素子と、
   前記制御配線パターンに制御端子が接続され、前記接地配線パターンに第１端子が接続され、前記カソード配線パターンに第２端子が接続され、前記制御端子に入力される制御信号に応じて前記第１端子と前記第２端子との間をオンオフするスイッチング素子と、
   前記制御配線パターン上の第１パッド領域に配置され、前記制御配線パターンと前記制御端子を接続する第１金バンプと、
   前記接地配線パターン上の第２パッド領域に配置され、前記接地配線パターンと前記第１端子を接続する第２金バンプと、
   前記カソード配線パターン上の第３パッド領域に配置され、前記カソード配線パターンと前記第２端子を接続する第３金バンプと、
   を有することを特徴とする発光装置。
2. 前記発光素子に６Ａ以上の電流が供給され、
   前記制御信号は、パルス幅が１０ｎｍ以下のパルス信号である、
   請求項１に記載の発光装置。
3. 前記第２金バンプ及び前記第３金バンプのそれぞれの直径は、０．０３ｍｍ以上であり且つ０．２５ｍｍ以下であり、
   前記第２金バンプ及び前記第３金バンプの円周の総和は、それぞれ０．７８５ｍｍ以上である、請求項１又は２に記載の発光装置。
4. 前記第２パッド領域に配置される前記第２金バンプの円周の総和は、前記第２パッド領域の円周よりも長く、
   前記第３パッド領域に配置される前記第３金バンプの円周の総和は、前記第３パッド領域の円周よりも長い、請求項１～３の何れか一項に記載の発光装置。
5. 前記第２金バンプ及び前記第３金バンプのそれぞれは、前記第２パッド領域及び前記第３パッド領域のそれぞれに少なくとも３個配置される、請求項１～４の何れか一項に記載の発光装置。
6. 前記第１金バンプの直径は、０．０３ｍｍ以上であり且つ０．２５ｍｍ以下であり、
   前記第１金バンプの円周の総和は、０．７８５ｍｍ以上である、請求項１～５の何れか一項に記載の発光装置。
7. 前記第１金バンプは、前記第１パッド領域に少なくとも３個配置される、請求項６に記載の発光装置。
8. 前記第１パッド領域に配置される前記第１金バンプの配置は、前記第２パッド領域に配置される前記第２金バンプの配置及び前記第３パッド領域に配置される前記第３金バンプの配置と相違する、請求項１～７の何れか一項に記載の発光装置。
9. 前記第１パッド領域に配置される前記第１金バンプの数は、前記第２パッド領域に配置される前記第２金バンプの数、及び前記第３パッド領域に配置される前記第３金バンプの数よりも少ない、請求項８に記載の発光装置。
10. 前記アノード配線パターンに一端が接続され、且つ、前記接地配線パターンに他端が接続されたコンデンサを更に有する、請求項１～９の何れか一項に記載の発光装置。

Images