JP2022092345A - 光電変換装置、撮像システム、移動体 - Google Patents

光電変換装置、撮像システム、移動体 Download PDF

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Abstract

【課題】光電変換装置の回路面積とフォトンカウントの消費電力を低減させる。【解決手段】複数の画素を有し、前記複数の画素のそれぞれが、受光面の面積が互いに異なる第一のアバランシェフォトダイオードと第二のアバランシェフォトダイオードとを含む光電変換装置であって、前記第一のアバランシェフォトダイオードは第一の波形整形回路と第一のスイッチとの間に接続され、前記第二のアバランシェフォトダイオードは第二の波形整形回路と第二のスイッチとの間に接続され、前記第一のスイッチの制御ノードと前記第二のスイッチの制御ノードとの間にインバータ回路を有することを特徴とする光電変換装置。【選択図】図２

Description

本発明は、光電変換装置及び撮像システム、移動体に関するものである。
近年、単一光子レベルの微弱光を検出可能な半導体装置について、幅広い分野での応用が期待されている。特に、従来は連続値として扱ってきた入力光の輝度を光子数という離散値として計数する、いわゆるフォトンカウントが注目されている。
半導体装置においてフォトンカウントを実現する光検出素子の一例として、アバランシェフォトダイオード（以下、「ＡＰＤ」とも表記する）が挙げられる。ＡＰＤは、半導体のｐｎ接合部に誘起された強電界により発生するアバランシェ増倍現象を用いることで、光子により励起された信号電荷量を数倍～百万倍程度に増幅することができる。このアバランシェ増倍現象の高ゲイン性を利用することで、ＡＰＤは微弱光の信号を大きく増幅し、読み出し回路で生じる読み出しノイズに対するＳＮ比を向上させることができ、単一光子レベルの輝度分解能を実現することができる。
特許文献１には、半導体装置の一例として複数の画素を有し、複数の画素のそれぞれが複数の単一光子アバランシェダイオード（ＳＰＡＤ）を有する撮像装置が記載されている。特許文献１には、被写体の明るさに応じて、各画素が有するアバランシェダイオードのうちアクティブ状態に設定されるアバランシェダイオードの数を変更することで光電変換ゲインの設定の自由度を向上させる方法が記載されている。
特開２０１８－１５７３８７号公報
しかしながら、特許文献１において各画素のアバランシェダイオードのそれぞれを独立制御する必要があり、必要な信号線によって回路面積が大きくなるという課題があった。また、信号線の数やカウンタのカウント総数が増えるためフォトンカウントに要する消費電力が大きくなるという課題があった。
本発明は上記課題を鑑みてなされたものであり、アバランシェダイオードを用いた光電変換装置の回路面積を低減させること及び消費電力を低減することを目的とする。
本発明の一つの側面は、複数の画素を有し、前記複数の画素のそれぞれが、受光面の面積が互いに異なる第一のアバランシェフォトダイオードと第二のアバランシェフォトダイオードとを含む光電変換装置であって、前記第一のアバランシェフォトダイオードは第一の波形整形回路と第一のスイッチとの間に接続され、前記第二のアバランシェフォトダイオードは第二の波形整形回路と第二のスイッチとの間に接続され、前記第一のスイッチの制御ノードと前記第二のスイッチの制御ノードとの間にインバータ回路を有することを特徴とする。
本発明のその他の側面は、複数の画素を有し、前記複数の画素のそれぞれが、受光面の面積が互いに異なる第一のアバランシェフォトダイオードと第二のアバランシェフォトダイオードとを含む光電変換装置であって、前記第一のアバランシェフォトダイオードと前記第二のアバランシェフォトダイオードとの一方に降伏電圧以上の逆バイアス電圧を印加している場合、他方には降伏電圧以上の逆バイアス電圧を印加しない制御部を有し、
前記複数の画素のうち一部の画素では前記第一のアバランシェフォトダイオードに降伏電圧以上の逆バイアス電圧を印加し、他の一部の画素では前記第二のアバランシェフォトダイオードに降伏電圧以上の逆バイアス電圧を印加することを特徴とする。
本発明によれば、アバランシェフォトダイオードを用いた光電変換装置の回路面積及びフォトンカウントの消費電力を低減させることができる。
第１の実施形態にかかる光電変換装置の概略図である。 第１の実施形態にかかる光電変換装置の画素回路の構成例である。 第１の実施形態にかかる光電変換装置の画素のＡＰＤの構成例を示す平面模式図及び断面模式図である。 ＡＰＤの電流－電圧特性の一例を示すグラフである。 入射フォトン数とカウントされるフォトン数との関係を示すグラフである。 第１の実施形態にかかる光電変換装置の画素のＡＰＤの構成例を示す平面図である。 第２の実施形態にかかる光電変換装置の画素回路の構成例である。 第３の実施形態にかかる光電変換装置の概略図である。 第３の実施形態にかかる光電変換装置の画素回路の構成例である。 第３の実施形態にかかる光電変換装置の画素回路の構成例である。 実施形態にかかる撮像システムの概略構成を示すブロック図である。 実施形態にかかる撮像システム及び移動体の構成例を示す図である。
［第１の実施形態］
本発明の第１実施形態による光電変換装置及びその駆動方法について、図１から図６を用いて説明する。
図１は、実施形態にかかる光電変換装置の概略図であり、図２は、実施形態にかかる光電変換装置の画素回路の構成例である。図３は、実施形態にかかる光電変換装置の画素のＡＰＤの構成例を模式的に示す平面図及び断面図である。図４はＡＰＤの電流－電圧特性の一例を示すグラフであり、図５は実施形態にかかる入射フォトン数とカウントされるフォトン数との関係を示すグラフである。図６は実施形態にかかる光電変換装置の画素回路の構成例である。
（光電変換装置の全体構成）
本実施形態による光電変換装置１０００は、図１に示すように、画素領域１００と、垂直走査回路２０と、列読み出し回路３０と、水平走査回路４０と、制御回路５０と、信号処理回路６０とを有している。
画素領域１００には、複数行及び複数列に渡ってマトリクス状に配された複数の画素１２が設けられている。画素領域１００の画素アレイの各行には、行方向（図１において横方向）に延在して、制御信号線１４が配されている。制御信号線１４は、行方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。また、画素領域１００の画素アレイの各列には、列方向（図１において縦方向）に延在して、垂直出力線１６が配されている。垂直出力線１６は、列方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。図１においては１本の垂直出力線が描かれているが、出力される信号のｂｉｔ数に応じ複数本の垂直出力線が接続されていてもよい。
画素領域１００を構成する画素１２の数は、特に限定されるものではない。例えば、一般的なデジタルカメラのように数千行×数千列の画素１２で画素領域１００を構成してもよく、１行又は１列に並べた複数の画素１２で画素領域１００を構成してもよい。或いは、１つの画素１２で画素領域１００を構成してもよい。
各行の制御信号線１４は、垂直走査回路２０に接続されている。垂直走査回路２０は、画素１２から画素信号を読み出す際に画素１２内の読み出し回路を駆動するための制御信号を、制御信号線１４を介して画素１２に供給する回路部である。
各列の垂直出力線１６の一端は、列読み出し回路３０に接続されている。画素１２から読み出された画素信号は、垂直出力線１６を介して列読み出し回路３０に入力される。列読み出し回路３０は、画素１２から読み出された画素信号を保持するメモリ等を含み得る。
水平走査回路４０は、列読み出し回路３０において保持された画素信号を列毎に順次、信号処理回路６０に転送するための制御信号を、列読み出し回路３０に供給する回路部である。制御回路５０は、垂直走査回路２０、列読み出し回路３０及び水平走査回路４０の動作やそのタイミングを制御する制御信号を供給するための回路部である。信号処理回路６０は画素信号の処理を行う。
（画素の構成）
本実施形態による画素１２の構成と接続関係について説明する。図２は、画素１２の概略構成を示すブロック図ないし等価回路図である。それぞれの画素１２は、図２に示すように、光電変換部１４０と、カウンタ回路１２０と、カウンタ回路１２１と、選択回路１３０と、インバータ回路１５４と、インバータ回路１５５とを含む。
光電変換部１４０はアバランシェフォトダイオード１４３（以下、「ＡＰＤ」とも表記する）と、ＡＰＤ１４４とを含む。ＡＰＤ１４３、ＡＰＤ１４４のアノードは、電圧ＶＬを供給する電源に接続されている。ＡＰＤ１４３のカソードは、Ｐ型ＭＯＳトランジスタ１４１及びインバータ回路１４５の入力端子に接続され、ＡＰＤ１４４のカソードはＰ型ＭＯＳトランジスタ１４２及びインバータ回路１４６の入力端子に接続されている。Ｐ型ＭＯＳトランジスタ１４１、Ｐ型ＭＯＳトランジスタ１４２は、電圧ＶＬよりも電位の高い電圧ＶＨを供給する電源に接続されている。ＮＭＯＳトランジスタ１５２のゲートはインバータ回路１５４の出力に接続されている。ＮＭＯＳトランジスタ１５２はさらに基準電圧源である接地電位とＡＰＤ１４３のカソードに接続されている。ＮＭＯＳトランジスタ１５３のゲートはインバータ回路１５５の出力に接続されている。ＮＭＯＳトランジスタ１５３はさらに接地電位とＡＰＤ１４４のカソードに接続されている。
インバータ回路１４５、インバータ回路１４６の出力端子は、光電変換部１４０の出力ノードである。インバータ回路１４５、インバータ回路１４６の出力端子は、それぞれ、カウンタ回路１２０、カウンタ回路１２１に接続されている。カウンタ回路１２０の出力の一部は配線１５６を介してインバータ回路１５５に入力され、インバータ回路１５５の出力はインバータ回路１５４に入力される。カウンタ回路１２０、カウンタ回路１２１の出力は選択回路１３０を介して垂直出力線１６に接続されている。
なお、「接続」とは、各素子が直接接続されている場合に限られない。本明細書で「接続」と示した場合には、特段の説明が無い限り、当該「接続」の対象である各素子を結ぶ電気的経路の間に抵抗、容量など、他の素子や部材が設けられていても良い。つまり、各素子の電気的経路が繋がっていれば「接続」の範疇に含まれる。
（画素の各要素の機能）
画素の各要素の機能について説明する。
光電変換部１４０はＡＰＤ１４３、ＡＰＤ１４４に入射した光を光電変換し、発生した電荷はアバランシェ増倍を発生させる。そのために、ＡＰＤ１４３、ＡＰＤ１４４のそれぞれには、逆方向降伏電圧を超える電圧が印加される。後述するクエンチング抵抗がＡＰＤ１４３、ＡＰＤ１４４のそれぞれに接続されているため、アバランシェ増倍の発生に起因してＡＰＤ１４３、ＡＰＤ１４４のカソードの電圧が変化する。
図２の構成例において、ＡＰＤ１４３はＡＰＤ１４４よりも光電変換部の受光面の面積が大きく、光に対する感度が高い。なお、光電変換部上に入射光を受光部に導くためのマイクロレンズが設けられる場合、１つのマイクロレンズがＡＰＤ１４３、ＡＰＤ１４４の双方を覆うように配される。したがって、１つのマイクロレンズを受光面に射影した際に、当該マイクロレンズの射影がＡＰＤ１４３、ＡＰＤ１４４のそれぞれの受光面と少なくとも部分的に重なる。
Ｐ型ＭＯＳトランジスタ１４１、１４２はＡＰＤをガイガーモードで動作させる際のクエンチング抵抗として機能する。この抵抗が存在することによって、アバランシェ増倍の発生により、ＡＰＤ１４３、ＡＰＤ１４４のカソードの電圧が一時的に変化し、その後、元の電圧（典型的には、電圧ＶＨ）に戻る。電源ノードとカソードとの間に適当なインピーダンスが生じるためである。このように、クエンチング抵抗を接続することによって、入射した光子の数に対応した回数の電圧の変化が生じうる。
インバータ回路１４５、インバータ回路１４６はＡＰＤ１４３、ＡＰＤ１４４から出力される信号が閾値を超えるか否かを判定し、入力される信号の閾値に対する大小関係を反転した信号を出力する。インバータ回路１４５の入力端子はＡＰＤ１４３のカソードに接続され、インバータ回路１４６の入力端子はＡＰＤ１４４のカソードに接続されるので、インバータ回路１４５、１４６の出力はそれぞれ各ＡＰＤのカソードの電圧変化が整形されたパルス波となる。すなわち、インバータ回路はＡＰＤから出力される連続的な信号をパルス状に整形して出力する、波形整形回路としての機能を担っている。
上述のように、光子の入射のたびにＡＰＤのカソードで電圧変化が生じる。そのため、入射した光子の数に対応した数のパルス波が、各インバータ回路から出力される。結果として、フォトンカウントが可能になる。
カウンタ回路１２０、１２１はインバータ回路から出力されるパルスの数をカウントすることで、ＡＰＤに入射したフォトンの数をカウントする。たとえば３ｂｉｔのカウンタ回路であれば、１０進数で２の３乗まで、例えば、０から７までのカウント値を得ることができる。カウント値がカウンタ回路の最大値に到達すると、カウンタがオーバーフローを起こし、カウンタ回路の最大値以上のカウント値を得ることができない。カウンタ回路は初期値から、あるいは不定値からカウントを再開するため、得られるカウント値と実際の入力フォトン数が一致しなくなる。また、カウンタ回路はリセットされると再び初期値からカウントが始まる。
選択回路１３０は、制御信号線１４を介して垂直走査回路２０に接続され、制御回路５０から供給される制御信号を受けてカウンタ回路１２０あるいはカウンタ回路１２１のカウント値の垂直出力線１６への読み出しを選択する。選択された信号は画素領域１００内の複数の画素１２の中で信号を読みだされる画素の信号として垂直出力線１６へと出力される。
インバータ回路１５５は配線１５６を介してカウンタ回路１２０と接続され、インバータ回路１５５にはカウンタ回路１２０のカウント値の一部が入力される。インバータ回路１５５の出力端子はさらにインバータ回路１５４の入力端子に接続される。インバータ回路は入力される信号を反転した信号を出力するため、インバータ回路１５４の出力とインバータ回路１５５の出力とは排他的な信号関係を有する。インバータ回路１５４の出力はＮＭＯＳトランジスタ１５２のゲートに、インバータ回路１５５の出力はＮＭＯＳトランジスタ１５３のゲートに入力される。
ＮＭＯＳトランジスタ１５２はインバータ回路１５４の出力に基づきＡＰＤ１４３に逆バイアス電圧が印加されるか否かを決めるスイッチとして機能する。同様に、ＮＭＯＳトランジスタ１５３はインバータ回路１５５の出力に基づきＡＰＤ１４４に逆バイアスが印加されるか否かを決めるスイッチとして機能する。インバータ回路１５４の出力とインバータ回路１５５の出力とは排他的な信号関係を有するため、ＮＭＯＳトランジスタ１５２のオン・オフとＮＭＯＳトランジスタ１５３のオン・オフもまた排他的な関係を有する。
制御信号線１４は、リセット信号線ＲＥＳと、選択信号線ＳＥＬとを含む。リセット信号線ＲＥＳは、対応する行に属する画素１２のカウンタ回路１２０、カウンタ回路１２１にそれぞれ接続され、カウンタ回路のカウントをリセットするリセット信号を供給している。選択信号線ＳＥＬは、対応する行に属する画素１２の選択回路１３０に接続され、各画素から垂直出力線への信号の読み出しを制御する信号を選択回路１３０に供給する。
（アバランシェフォトダイオードの構成）
図３を用いて、ＡＰＤ１４３およびＡＰＤ１４４の構造について説明する。本実施形態による光電変換装置は、一例では、ＡＰＤ１４３およびＡＰＤ１４４が設けられた第１基板と、他の構成要素が設けられた第２基板とを貼り合わせることにより構成することができる。他の構成要素は、ＡＰＤ１４３およびＡＰＤ１４４以外の画素１２の構成要素のほか、垂直走査回路２０、列読み出し回路３０、水平走査回路４０、制御回路５０、信号処理回路６０等の周辺回路も含み得る。図３（ｂ）は、これら２つの基板のうち、ＡＰＤが設けられた基板の図３（ａ）Ｔ－Ｔ‘断面での模式的な断面図を示したものである。なお、本実施形態による光電変換装置は図３（ｂ）に示す構成に限られず、例えば画素１２の一部を第１基板に設け、他の一部を第２基板に設けた積層構造の画素でも良い。
各画素１２のＡＰＤ１４３、ＡＰＤ１４４は、いずれも半導体基板２１０に形成される。半導体基板２１０は、例えばｎ型のシリコン基板である。半導体基板２１０は、第１面２１２と、第１面２１２に対向する第２面２１４とを含む。例えば、第１面２１２は半導体基板２１０の表面であり、第２面２１４は半導体基板２１０の裏面である。
半導体基板２１０には、ｎ型半導体領域２２４が設けられている。ｎ型半導体領域２２４は、ｐ型半導体領域２２０からなる分離部によって、１つの画素１２に対応する領域毎に分けられている。ｐ型半導体領域２２０は、平面視においてそれぞれのｎ型半導体領域２２４を囲うように配されている。ｐ型半導体領域２２０の第２面２１４側は、半導体基板２１０の第２面２１４に接して設けられたｐ型半導体領域２２２に接している。
１つの画素１２に含まれるＡＰＤ１４３、ＡＰＤ１４４を構成するｐ型半導体領域とｎ型半導体領域とのうち、ｎ型半導体領域はｐ型半導体領域２２０及びｐ型半導体領域２２２に囲まれて構成される。ｎ型半導体領域はｐ型半導体領域２２０によって分けられたｎ型半導体領域２２４の１つ、及び、当該ｎ型半導体領域２２４に配されたｎ型半導体領域２２６、２２８を含む。
なお、ここでは各画素１２の複数のＡＰＤが配されるｎ型半導体領域２２４を、ｐｎ接合分離によって分離する例を示しているが、他の素子分離方法によって分離するようにしてもよい。他の素子分離方法としては、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等が挙げられる。
ｐ型半導体領域２２０を分離部として画定されたそれぞれのｎ型半導体領域２２４は、一の画素１２に含まれる複数のＡＰＤ１４３、ＡＰＤ１４４を構成している。図３（ａ）に示す、ｎ型半導体領域２２４に配されたＡＰＤ１４３、ＡＰＤ１４４を分離する白抜き部は、図３（ｂ）のｐ型半導体領域２３０に対応している。
ＡＰＤ１４３は、ｎ型半導体領域２２４のうちｐ型半導体領域２２０、２２２に近接する領域をカソードとし、ｎ型半導体領域２２４に接するｐ型半導体領域２２０、２２２をアノードとしている。また、ｎ型半導体領域２２６はＡＰＤ１４３のカソードの一部である。ＡＰＤ１４４は、ｎ型半導体領域２２４の中心部をカソード、ｐ型半導体領域２２０、２２２をアノードとしている。ｎ型半導体領域２２８はＡＰＤ１４４のカソードの一部である。ｎ型半導体領域２２６、ｎ型半導体領域２２８は、半導体基板２１０の第１面２１２に接して配されている。ＡＰＤ１４３、ＡＰＤ１４４はｐ型半導体領域２２０によって画素１２の外の素子からは分離される。ＡＰＤ１４３、ＡＰＤ１４４は、共通のアノードとして、ｐ型半導体領域２２０、２２２を含む。これに対して、ＡＰＤ１４３のカソードとＡＰＤ１４４のカソードとは、ｐ型半導体領域２３０によって電気的に分離されている。ｐ型半導体領域２３０は隣接するＡＰＤのｎ型半導体領域２２８とｎ型半導体領域２２６の間に、半導体基板２１０の第１面２１２に接して配されている。
ＡＰＤが設けられた半導体基板２１０の第１面２１２の上には、絶縁膜２３４が設けられている。絶縁膜２３４の上には、コンタクトプラグ２３６を介してｐ型半導体領域２２０に接続された配線２３８が設けられている。さらに、コンタクトプラグ２４０を介してｎ型半導体領域２２６に接続された配線２４２と、コンタクトプラグ２４１を介してｎ型半導体領域２２８に接続された配線２４３とが設けられている。
アノードであるｐ型半導体領域２２０には、配線２３８及びコンタクトプラグ２３６を介して、電圧ＶＬが供給される。カソードであるｎ型半導体領域２２６は、コンタクトプラグ２４０及び配線２４２を介して、図２に示すインバータ回路１４５に接続される。ｎ型半導体領域２２８はコンタクトプラグ２４１及び配線２４３を介して、インバータ回路１４６に接続される。
ＡＰＤ１４３を例に挙げると、ｐ型半導体領域２２０とｎ型半導体領域２２６の間に逆バイアスが印加されているため、ｐ型半導体領域２２０及び２２２とｎ型半導体領域２２４とのＰＮ接合面には空乏層が形成される。ｐ型半導体領域２２２の第２面２１４から光が入射すると、入射部の半導体領域中で電子・正孔対が形成される。生成された電子はｐ型半導体領域２２２からｎ型半導体領域２２６へ向かう電界によって加速され、アバランシェ増倍が発生する。
ここでｎ型半導体領域２２６の不純物濃度は、ｎ型半導体領域２２４の不純物濃度よりも高い。さらにｐ型半導体領域２３０によるポテンシャル障壁がｎ型半導体領域２２６周辺に形成されることにより、アバランシェ増倍によって発生した電荷はその生成位置に対応するｎ型半導体領域２２６に集められる。
ＡＰＤ１４４についても同様にアバランシェ増倍が起こり、生成された電荷はｎ型半導体領域２２８に集められる。ｎ型半導体領域２２６、２２８の濃度を十分に高くすることでアバランシェ増倍の発生するＰＮ接合部から段階的にポテンシャルの谷を形成し、ｎ型半導体領域２２６、２２８に電荷を集めることができる。
また、ｐ型半導体領域２２０、２２２の不純物濃度は、ｐ型半導体領域２３０の不純物濃度よりも高く、ｎ型半導体領域２２４との間でアバランシェ増倍を起こすに十分な電界を形成している。なお、半導体基板２１０をｐ型のシリコン基板とし、図３のｎ型半導体領域２２４部をｐ型半導体領域２２０、２２２よりも不純物濃度の薄いｐ型半導体領域２２４ａとすることも可能である。この場合、ｐ型半導体領域２２４ａとｎ型半導体領域２２６の間に形成される電界によってアバランシェ増倍が発生する構成となる。このように、半導体領域２２４を、ｐ型半導体領域２２０より低濃度のｐ型半導体領域２２４ａに置換することによって、電界強度を高めることができ、結果として、より低電圧でのアバランシェ増倍を可能とする。このような構成では、ｎ型半導体領域２２６端部にアバランシェ増倍の発生が集中することを防ぐガード領域を設けることがノイズの削減に有効である。
図３に示す画素の構成例では、一の画素１２に含まれるＡＰＤのうち中央部に小面積で低感度のＡＰＤ１４３、外周部に大面積で高感度のＡＰＤ１４４を配置しているが、画素の構成例はこれに限られない。
その他の構成例として、画素上に配置されるマイクロレンズの集光効率を利用することが考えられる。例えば一の画素１２に含まれるＡＰＤの面積が同一の時、マイクロレンズ中央部の下に配置されるＡＰＤを高感度用、マイクロレンズ外周部の下に配置されるＡＰＤを低感度用としても同様の効果が得られる。
（ＡＰＤの動作）
次に、ガイガーモードでのＡＰＤの動作について説明する。
電圧ＶＨ及び電圧ＶＬは、ＡＰＤ１４３、ＡＰＤ１４４に、ガイガーモードで動作する例として、ＡＰＤが、図４に示すような電流－電圧特性を有している場合を想定する。図４に示すＡＰＤの逆方向降伏電圧（以下、単に降伏電圧とも呼ぶ）は、－５０Ｖから－５３．３Ｖの間の値である。すなわち、このＡＰＤに、－５０Ｖ程度までの逆バイアスが印加されてもアバランシェ増倍は起きないが、それより大きな、降伏電圧以上の逆バイアスが印加されるとアバランシェ増倍が起きる。また、－５３．３Ｖ程度以上の逆バイアスが印加されると、アバランシェ増倍のゲインが非常に高い、いわゆるガイガーモードで動作する。
本実施形態ではＡＰＤをガイガーモードで動作する単一光子アバランシェダイオード（ＳＰＡＤ）として使用する。そのため、ＡＰＤのアノードには電圧ＶＬとして例えば－５０Ｖを印加し、Ｐ型ＭＯＳトランジスタには電圧ＶＨとして例えば＋３．３Ｖを印加する。その結果、ＡＰＤ１４３、ＡＰＤ１４４には、それぞれ約５３．３Ｖの逆バイアスが印加されている。
クエンチング抵抗としてのＰ型ＭＯＳトランジスタ１４１、Ｐ型ＭＯＳトランジスタ１４２のゲートには、通常、ソースに印加する電圧と同じ電圧を印加する。これによって、Ｐ型ＭＯＳトランジスタ１４１、Ｐ型ＭＯＳトランジスタ１４２は、トランジスタの寸法で抵抗値が決まる抵抗素子として動作する。Ｐ型ＭＯＳトランジスタ１４１、Ｐ型ＭＯＳトランジスタ１４２のゲートに印加する電圧をソースに印加する電圧よりも低く設定し、より抵抗値の大きな抵抗素子として利用することも可能である。Ｐ型ＭＯＳトランジスタ１４１、Ｐ型ＭＯＳトランジスタ１４２のゲート電圧は、所望のクエンチング抵抗が得られるように適宜設定することができる。
ＡＰＤには、電圧ＶＨと電圧ＶＬとの間の電位差である５３．３Ｖの逆バイアス電圧が印加されている。この逆バイアス電圧は降伏電圧よりも高い電圧でありアバランシェ増倍を起こすに十分である。しかし、種となるキャリアが存在しない状態ではアバランシェ増倍は起こらず、ＡＰＤに電流は流れない。
この状態で半導体基板２１０の第２面２１４側からフォトンが入射すると、ｎ型半導体領域２２４でフォトンが吸収され、電子・ホール対が生成される。これらのうちホールは、ｐ型半導体領域２２０、２２２、２３０を介して排出される。一方電子はｎ型半導体領域２２６、あるいはｎ型半導体領域２２８の電界で加速されてアバランシェ増倍を引き起こし、ＡＰＤはガイガーモードで動作する。
キャリアの動作に着目すると、アバランシェ増倍が起きてＡＰＤに大電流が流れることで、ＡＰＤのカソード側のノードの電位が降下し、アバランシェ増倍は停止する。カソード側のノードのキャリアは負荷として接続されたＰ型ＭＯＳトランジスタ１４１、１４２を介して排出され、カソード側のノードは再び初期電圧に戻る（クエンチング動作）。
このように、ＡＰＤのカソードの電位は、フォトンの入射に伴い、キャリア待機状態から、ガイガーモードで大電流が流れて電圧が降下した状態となり、その後再びキャリア待機状態に戻る。この電圧波形をインバータ回路１４５、インバータ回路１４６により成形することで、１フォトンの到来時刻を開始点とする信号パルスが生成される。この信号パルスの数を数えることで、いわゆるフォトンカウントを行うことができる。
（パイルアップ現象）
このようなフォトンカウントにおいて、入射するフォトンの数が少ない場合には、ＡＰＤ１４３、ＡＰＤ１４４の入射フォトン数と、カウンタ回路１２０、カウンタ回路１２１のカウント数との間で、高い線形性が得られる。
しかし、入射するフォトン数が多い場合には、まず、カウンタ回路１２０によるフォトンカウント数が実際に入射したフォトン数よりも少なくなることがある。極端に光が強く、入射するフォトンの数が著しく多い場合には、カウンタ回路１２０によるフォトンカウントができず、フォトンカウント数がほぼゼロになってしまうことがあるためである。
一方で前述の通りＡＰＤ１４４はＡＰＤ１４３と比べ感度が低いため、カウンタ回路１２０によるフォトンカウントができなくなるような強い光が入射する場合も、カウンタ回路１２１では正確なフォトンカウントが可能である。
このような現象が生じる原因について説明する。入射するフォトン数が比較的少ない場合、ＡＰＤ１４３、ＡＰＤ１４４共に、ＡＰＤ内でフォトンを検出するタイミングが時間的に重なる確率は非常に低い。インバータ回路１４５、１４６において信号パルスが立ち上がった後、次のフォトンが来るまでにパルスが立ち下がるので、ＡＰＤに入射したフォトンの数に相当する数の信号パルスを出力することができる。
一方、入射するフォトン数が多い場合、インバータ回路１４５において信号パルスが立ち上がった後、それが立ち下がる前に、ＡＰＤ１４３に再びフォトンが入射する確率が高くなる。新たなフォトンが入射することでアバランシェ電流が増加し、結果として、ＡＰＤ１４３のカソード、つまりインバータ回路１４５の入力ノードの電圧が戻りにくくなる。そのため、複数の信号パルスが繋がるパイルアップ現象が起こり、新しく入射したフォトンはカウントされない可能性がある。さらに、入射するフォトンの数が著しく多い場合には、インバータ回路の出力がハイレベルのまま変化しなくなる。この結果、カウンタ回路１２０において信号パルスをカウントすることができず、フォトンカウントの精度が下がる。
このように、フォトンカウントでは、１つのフォトンを検出してから次のフォトンを検出できるようになるまでの期間（「デッドタイム」と呼ばれる）によって検出可能なフォトン到来頻度（＝光の強さ）が決定される。デッドタイムの長さは、クエンチング抵抗（Ｐ型ＭＯＳトランジスタ１４１、１４２）のインピーダンスや、ＡＰＤ１４３、１４４のカソードの寄生容量に応じて変化する。
月明かりや星明かりといった非常に暗い状況でもフォトンを検出できるような超高感度の光電変換装置を実現するためには、ある程度大きなサイズの画素１２を設けることが考えられる。しかしながら、このように構成した光電変換装置では、日中の光の下のような明るい状況ではたとえ絞り機構で光量を落としたとしてもフォトン検出頻度が高くなりすぎ、フォトンカウント精度が低下する。
（ダイナミックレンジの拡大）
本実施形態において、ＡＰＤ１４４はＡＰＤ１４３に対して面積が小さく感度が小さい。したがって比較的弱い光が入射する状況においてはＡＰＤ１４３のカウント数４４３に対して小さいカウント数を示す。比較的強い光が入射しＡＰＤ１４３に対応するカウント数の低下が起きている状態でも、ＡＰＤ１４４に入射するフォトンの頻度がデッドタイムに重ならない程度であればＡＰＤ１４４でのフォトンカウント数は入射フォトン数に対して線形に増加を続ける。
したがって、入射するフォトンの数が少なくＡＰＤ１４４とＡＰＤ１４３との両方の出力が線形性を維持できる場合は、ＡＰＤ１４３により高感度での光検出を行う。一方、入射するフォトンの数が多くＡＰＤ１４３の出力の線形性が低下しうる場合は、出力の線形性を維持することができるＡＰＤ１４４による光検出を行うことができる。このように光の強さによって光検出に用いるＡＰＤを使い分けることで、画素全体のダイナミックレンジの拡大が可能である。
しかし、このように光の強さによって光検出に用いるＡＰＤを使い分けるために画素内の複数のＡＰＤの各々でフォトンカウントを行うには、ＡＰＤの各々の動作を制御する回路が必要となり、回路面積が増大する。また、消費電力も大きくなる。
（動作例）
以下に本実施形態による課題解決の方法を説明する。
本実施形態において、例えばＡＰＤ１４３とＡＰＤ１４４の感度比がｎ倍であるとする。領域Ａ内の同一光量においてＡＰＤ１４３に対応するカウント数はＡＰＤ１４４に対応するカウント数のｎ倍とする。
図５は実施形態にかかる入射フォトン数とカウントされるフォトンカウント数との関係を示すグラフである。横軸に単位時間・単位面積あたりに入射するフォトン数、縦軸にカウンタ回路におけるフォトンカウント数を示している。図５におけるプロット４４３は図２におけるＡＰＤ１４３に対応するフォトンカウント数、図５におけるプロット４４４はＡＰＤ１４４に対応するフォトンカウント数を示している。図５に示すように、入射するフォトンの数が少ないとき（領域Ａ）には、ＡＰＤ１４３はその数をカウンタ回路１２０で正確にカウントすることができる。ＡＰＤ１４４は領域Ａではカウントを停止しているため、フォトンカウント数であるプロット４４４は領域Ａでは増加しない。
プロット４４５は図２におけるＡＰＤ１４４に対応するフォトンカウント数にｎを乗じ、閾値ａを加算した値を示している。本実施形態における画像処理後の単位時間・単位面積当たりの入射フォトン数と演算処理後のフォトンカウント数の関係をプロットしたものとなる。
ＡＰＤ１４３、ＡＰＤ１４４に光が入射すると、各ＡＰＤでアバランシェ増倍が発生し、ＡＰＤ１４３の出力はインバータ回路１４５で、ＡＰＤ１４４の出力はインバータ回路１４６で、それぞれパルス波に整形される。インバータ回路１４５から出力されたパルス波はカウンタ回路１２０に、インバータ回路１４６から出力されたパルス波はカウンタ回路１２１に入力される。これにより、カウンタ回路１２０ではＡＰＤ１４３で検出されたフォトンの総数がカウントされ、カウンタ回路１２１ではＡＰＤ１４４で検出されたフォトンの総数がカウントされることになる。
カウンタ回路１２０の出力の一部は配線１５６に入力され、配線１５６はインバータ回路１５５の入力端子に接続されている。インバータ回路１５５の出力端子はさらにインバータ回路１５４の入力端子に接続される。
インバータ回路１５５、インバータ回路１５４によって、ＮＭＯＳトランジスタ１５２のゲートに入力される信号と、ＮＭＯＳトランジスタ１５３のゲートに入力される信号とは互いに排他的な信号値を有する。
例えば、本実施形態において、入射されるフォトン数が小さくカウンタ回路１２０の出力がＬｏレベルである場合、インバータ回路１５５の入力レベルもＬｏである。したがってインバータ回路１５５の出力及びＮＭＯＳトランジスタ１５３のゲート電圧はＨｉレベルとなり、ＮＭＯＳトランジスタ１５３はオン状態となる。一方インバータ回路１５４の出力及びＮＭＯＳトランジスタ１５２のゲート電圧はＬｏレベルとなり、ＮＭＯＳトランジスタ１５２はオフ状態となる。
ＮＭＯＳトランジスタ１５３は接地電位に接続されているので、ＮＭＯＳトランジスタ１５３がオン状態になるとＡＰＤ１４４のカソード（ノードＮ）の電位は０Ｖとなり、ＡＰＤ１４４に印加される逆バイアス電圧は、降伏電圧以下の電圧となる。この状態では、たとえフォトンの入射により電子が発生したとしても、その電子はアバランシェ増倍を引き起こすことなく、Ｐ型ＭＯＳトランジスタ１４２を介して排出される。素電荷による電流は非常に小さく、Ｐ型ＭＯＳトランジスタ１４２による電圧の降下は非常に小さいため、インバータ回路１４６のスレッショルドを超えて信号パルスが出力されることはない。つまりＮＭＯＳトランジスタ１５３はＡＰＤ１４４のアバランシェ増倍を停止するスイッチとして機能する。
一方でＮＭＯＳトランジスタ１５２のゲートレベルはＬｏであるため、ＮＭＯＳトランジスタ１５２はオフ状態となる。ＡＰＤ１４３は先に述べたようにガイガーモードで動作し、フォトンカウントを行う。
カウンタ回路１２０の出力が所定の値ａに達すると、配線１５６のレベルがＬｏからＨｉになる。インバータ回路１５５の出力と接続されているＮＭＯＳトランジスタ１５３のゲート電圧はＬｏレベルとなり、ＮＭＯＳトランジスタ１５３はオフ状態となる。一方、インバータ回路１５４の出力と接続されているＮＭＯＳトランジスタ１５２のゲート電圧はＨｉレベルとなり、ＮＭＯＳトランジスタ１５２はオン状態となる。
つまり、カウンタ回路１２０の出力が所定の値ａに達すると、ＡＰＤ１４３のアバランシェ増倍は停止し、カウント数４４３はフォトンカウント数がａに達した時点で一定となる。一方ＡＰＤ１４４はガイガーモードでの動作をはじめ、カウント数４４４のカウントが始まる。
カウント数４４３が閾値ａを超えない場合（入射光量が領域Ａの範囲の場合）ではＡＰＤ１４３だけがアバランシェ増倍する。この間ＡＰＤ１４４はアバランシェ増倍をおこさず、フォトンカウントもなされない。一方カウント数４４３が閾値ａを超える場合（入射光量が領域Ｂの範囲の場合）ではＡＰＤ１４３のアバランシェ増倍は停止し、フォトンカウントもなされない。ＡＰＤ１４４だけがアバランシェ増倍し、フォトンカウントがなされる。このように、インバータ回路を用いる場合、少ない信号線で複数のＡＰＤを排他的に動作させることができ、回路面積の増大を防ぐことができる。また、各画素でＡＰＤの数に応じたカウンタを並行して動作させる場合と比べ一度に動作するカウンタの数が減少し、消費電力の削減が可能となる。
本実施形態では、領域Ａ、領域Ｂのそれぞれで選択回路１３０に入力されるパルス信号はＡＰＤ１４３、ＡＰＤ１４４のいずれか一方に対応する信号のみとなる。
カウンタ回路１２０及びカウンタ回路１２１の出力は選択回路１３０に入力され、選択回路１３０の出力はＳＥＬから供給される制御信号によって垂直出力線１６へ読み出される。読み出されたカウント数４４３、カウント数４４４は信号処理回路６０によって演算処理される。具体的にはカウント数４４３が閾値ａ以下の場合（入射光量が領域Ａの範囲の場合）はカウント数４４３をフォトン数として使用する。カウント数４４３がａ以上の場合（入射光量が領域Ｂの範囲の場合）は、カウント数４４４をｘとしたときｎｘ＋ａをフォトン数として用い、この演算処理によってフォトンカウント数の線形性を保っている。
ここで閾値ａは、例えばカウンタ回路１２０がカウント可能な最大の値である。しかし、閾値ａには、カウンタ回路１２０のカウント可能な範囲で、任意の値を用いることができる。また、カウント数４４４に乗じる値は、ＡＰＤ１４３とＡＰＤ１４４との感度比に応じた値であることが好ましい。しかし、正確な感度比を用いなくてもよいし、乗算に代えて定数を加算するなどの演算をしてもよい。
本動作例ではＡＰＤ１４３が先にガイガーモードで動作するよう接続されていたが、先にＡＰＤ１４４が動作するよう接続してもかまわない。先にＡＰＤ１４４を動作させ、一定時間経過後にＡＰＤ１４４のフォトンカウント数の多寡に応じて動作するＡＰＤをＡＰＤ１４３に切り替えることでもダイナミックレンジは拡大可能である。その場合も、一時に動作するＡＰＤはＡＰＤ１４３、ＡＰＤ１４４のいずれか一方であり、動作するカウンタ回路も１つであることが望ましい。
図６は実施形態にかかる光電変換装置の画素のＡＰＤの構成例を模式的に示す平面図である。図６の６１０はＡＰＤであり、各ＡＰＤ６１０のカソードであるｎ型半導体領域は半導体基板上で互いに分離されている。図６では配線６４２を用いて８つのＡＰＤのカソードを電気的に接続し、ＡＰＤ６１０を８つ繋いだものを図３のＡＰＤ１４３に相当する１つのＡＰＤとしている。
つまり、図３においてＡＰＤ１４４を囲む輪のように形成されたｎ型半導体領域２２６が８つに分割され、８つのｎ型半導体領域２２６がｐ型半導体領域からなる分離部あるいはその他の素子分離方法によって互いに分離された構成が図６に示す構成例である。
このように複数のＡＰＤを接続して相対的に高感度なフォトダイオードを形成してもよい。
また、図３、図６に示したＡＰＤはいずれも一例であり、本発明に適用可能なＡＰＤの構造は平面、断面ともに、図３、図６のいずれかに示すものに限定されるものではない。
［第２の実施形態］
本実施形態について図７を用いて説明する。本実施形態においては各画素におけるカウンタ回路の数をＡＰＤの数よりも少なくすることで、画素を小型化したうえでフォトンカウントに係る消費電力を軽減させることができる。
図７は、実施形態にかかる光電変換装置の画素回路の構成例である。
図７における各番号は図２と同一のものには同一符号を付してあるため説明を省略し、主として第一の実施形態と異なる部分を説明する。
図７の画素１２は、図７に示すように、光電変換部１４０と、カウンタ回路１２０と、選択回路１３０と、選択回路１５０と、飽和検知回路１５１と、インバータ回路１５４と、インバータ回路１５５を含む。
選択回路１５０は、端子ＳのレベルがＬｏの時は０端子の入力をＯＵＴ端子から出力し、端子ＳがＨｉレベルの時は１端子の入力をＯＵＴ端子から出力する。
選択回路１５０の０端子には高感度のＡＰＤ１４３の出力がインバータ回路１４５を介して接続され、選択回路１５０の１端子には低感度のＡＰＤ１４４の出力がインバータ回路１４６を介して接続されている。選択回路１５０の出力はカウンタ回路１２０に入力されている。また、選択回路のＳ端子には飽和検知回路１５１が接続されており、飽和検知回路１５１の出力は飽和検知回路１５１に入力されるカウンタ回路１２０のカウント値が一定の閾値を超えるとＬｏからＨｉに切り替わる。
飽和検知回路１５１はカウンタ回路１２０の出力の一部のＬｏ信号、Ｈｉ信号のレベルを保持する。飽和検知回路１５１は選択回路１３０に接続されていて、保持された信号のレベルはカウント結果とともに垂直出力線１６へと読み出される。
上述の通り、光に対する感度が異なるＡＰＤを用いてダイナミックレンジの拡大が図られている。しかし、複数のＡＰＤでフォトンカウントを行うために各ＡＰＤに対応する数のカウンタ回路を配置すると、画素の面積や構成の自由度が制限される。
以下に本実施形態による課題解決の方法を説明する。
本実施形態における単位時間・単位面積あたりの入射フォトン数とカウントされるフォトンカウント数との関係を示すグラフは図５と同様である。図５は横軸に単位時間・単位面積あたりに入射するフォトン数、縦軸にカウンタ回路でのフォトンカウント数を示している。図５におけるプロット４４３は図７におけるＡＰＤ１４３に対応するフォトンカウント数を示している。プロット４４４は図７におけるＡＰＤ１４４対応するフォトンカウント数を示している。プロット４４５は本実施形態における画像処理後の単位時間・単位面積当たりの入射フォトン数と演算処理後のフォトンカウント数の関係をプロットしたものである。
本実施形態においても、例えばＡＰＤ１４３とＡＰＤ１４４の感度比がｎ倍であるとし、同一光量が入射する状況においてＡＰＤ１４３に対応するカウント数はＡＰＤ１４４に対応するカウント数のｎ倍とする。
まず、入射されるフォトン数が小さい場合（領域Ａ）を考える。カウンタ回路１２０に選択回路１５０の０端子の出力が入力され、カウンタ回路１２０の出力の一部がＬｏレベルとしてインバータ回路１５５に入力される。インバータ回路１５５の出力及びＮＭＯＳトランジスタ１５３のゲート電圧はＨｉレベルとなり、ＮＭＯＳトランジスタ１５３はオン状態となる。一方インバータ回路１５４の出力及びＮＭＯＳトランジスタ１５２のゲート電圧はＬｏレベルとなり、ＮＭＯＳトランジスタ１５２はオフ状態となる。
ＮＭＯＳトランジスタ１５３のソースは接地電位に接続されているので、ＮＭＯＳトランジスタ１５３がオン状態になるとＡＰＤ１４４のカソード（ノードＮ）の電位は０Ｖとなり、ＡＰＤ１４４に印加される逆バイアス電圧は、降伏電圧以下の電圧となる。この状態では、たとえフォトンの入射により電子が発生したとしても、その電子はアバランシェ増倍を引き起こすことなく、Ｐ型ＭＯＳトランジスタ１４２を介して排出される。素電荷による電流は非常に小さく、Ｐ型ＭＯＳトランジスタ１４２による電圧の降下は非常に小さいため、インバータ回路１４６のスレッショルドを超えて信号パルスが出力されることはない。つまりＮＭＯＳトランジスタ１５３はＡＰＤ１４４のアバランシェ増倍を停止するスイッチとして機能する。
一方でＮＭＯＳトランジスタ１５２のゲートレベルはＬｏであるため、ＮＭＯＳトランジスタ１５２はオフ状態となる。ＡＰＤ１４３は先に述べたようにガイガーモードで動作し、フォトンカウントを行う。
カウンタ回路１２０の出力が所定の値ａに達すると、配線１５６のレベルがＬｏからＨｉになる。インバータ回路１５５の出力と接続されているＮＭＯＳトランジスタ１５３のゲート電圧はＬｏレベルとなり、ＮＭＯＳトランジスタ１５３はオフ状態となる。一方、インバータ回路１５４の出力と接続されているＮＭＯＳトランジスタ１５２のゲート電圧はＨｉレベルとなり、ＮＭＯＳトランジスタ１５２はオン状態となる。
つまり、カウンタ回路１２０の出力が所定の値ａに達すると、ＡＰＤ１４３のアバランシェ増倍は停止し、カウント数４４３はフォトンカウント数がａに達した時点で一定となる。一方ＡＰＤ１４４はガイガーモードでの動作をはじめ、カウント数４４４の増加が始まる。
また、選択回路１５０のＳ端子への入力がＨｉになり、選択回路１５０からは１端子の入力が出力される。
このように、入射するフォトンの数が少なく、光に対する感度の高いＡＰＤ１４３で線形性を保ったフォトンカウントが可能である場合（領域Ａ）はＡＰＤ１４３のみがガイガーモードで動作する。入射するフォトンの量が多く、ＡＰＤ１４３でパイルアップが発生する場合（領域Ｂ）はＡＰＤ１４４のみをガイガーモードで動作させる。
カウンタ回路に入力される信号はＡＰＤ１４３、ＡＰＤ１４４のいずれか一方に対応したものとなるため、２つのＡＰＤに対して１つのカウンタ回路でフォトンカウントが可能である。
このように飽和検知回路１５１で検知した閾値とカウント値との大小関係を用いてカウント処理を変えることで、図４に示すような演算処理後の切れ目の無い直線的な信号を得ることができる。
本実施例では、各画素のカウンタ回路をＡＰＤよりも少なくすることができるため、第一の実施例に示す光電変換装置以上に画素の小型化や狭ピッチ化を行うことが可能となる。また第一実施形態と同様にカウンタ回路のカウンタ数を削減することもできるため、消費電力を低減することも可能となる。
以下にカウンタ数の削減に関して詳細に説明する。
まずＡＰＤ１４３のみでフォトンカウントを行う場合を考える。例えば１６ｂｉｔのカウンタを用いて１０進数で２の１６乗のカウント値を得たい場合、６５５３６回のカウントをする必要があり、カウント数分の電力が消費される。
これに対し、本実施形態において、ＡＰＤ１４３とＡＰＤ１４４を切り替えてフォトンカウントを行う場合を考える。例えばＡＰＤ１４３とＡＰＤ１４４の感度比ｎを１６、閾値ａを４０９６とする。フォトンカウント数が閾値に到達するまではＡＰＤ１４３の信号のカウントを行い、フォトンカウント数が閾値を超えた場合はＡＰＤ１４４のカウント数を１６倍して４０９６を足した値をフォトンカウント数とする。この場合、フォトンカウント数が６５５３６に達するまでに、ＡＰＤ１４４の信号に対応じたカウントの回数は６５３３６／１６＝４０９６回でよく、カウント数が６５５３６に達するまでの総カウント回数は４０９６＋４０９６＝８１９２回となる。つまりカウントの総回数を削減することができ、消費電力の低減が可能となる。
なお、この時ＡＰＤ１４４の信号を使用する範囲においてはＡＰＤ１４３の信号を使用した場合と比べ分解能が１／ｎに低下することになるが、この範囲では十分に光量があるため光ショットノイズの影響が大きく、分解能の低下が与える影響はわずかである。
さらに、本実施形態ではＡＰＤ１４３、ＡＰＤ１４４双方の信号を光電変換部１４０から出力する必要がなく、信号処理回路６０に読み出しが必要な信号はカウンタ回路１２０のカウント結果と飽和信号のみとなるため、読み出しの高速化が可能となる。
本動作例では選択回路１５０は先にＡＰＤ１４３の出力を選択してカウンタ回路１２０に接続されていたが、先にＡＰＤ１４４を接続してもかまわない。先にＡＰＤ１４４を接続し、一定時間経過後にＡＰＤ１４４のフォトンカウント数の多寡に応じて出力を切り替えることでもダイナミックレンジは拡大可能である。その場合も、一時に動作するＡＰＤはＡＰＤ１４３、ＡＰＤ１４４のいずれか一方であり、動作するカウンタ回路も１つである。
［第３実施形態］
本実施形態について図８、図９を用いて説明する。本実施形態においては、画素毎に光検出に使用する光電変換部を設定することでフォトンカウントに係る消費電力を軽減させることができる。
図８は実施形態に係る光電変換装置の概略図であり、図９は、実施形態にかかる光電変換装置の画素回路の構成例である。第一及び第二の実施形態と重複する部分については説明を省略し、主として第一及び第二の実施形態と異なる部分を説明する。
（光電変換装置の全体構成）
本実施形態による光電変換装置１０００は、図８に示すように、画素領域１００と、ダイナミックレンジ制御回路１０と、垂直走査回路２０と、列読み出し回路３０と、水平走査回路４０と、制御回路５０と、信号処理回路６０とを有している。
画素領域１００には、複数行及び複数列に渡ってマトリクス状に配された複数の画素１２と、ダイナミックレンジ制御部２０１とが設けられている。画素領域１００の画素アレイの各行には、行方向（図１において横方向）に延在して、制御信号線１４が配されている。制御信号線１４は、行方向に並ぶ画素１２とダイナミックレンジ制御部２０１とにそれぞれ接続され、これら画素１２とダイナミックレンジ制御部２０１に共通の信号線をなしている。また、画素領域１００の画素アレイの各列には、列方向（図１において縦方向）に延在して、垂直出力線１６が配されている。垂直出力線１６は、列方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。さらに、画素領域１００の画素アレイの各列には、列方向（図１において縦方向）に延在して、制御信号線１７が配されている。
各行の制御信号線１４は、垂直走査回路２０に接続されている。垂直走査回路２０は、画素１２から画素信号を読み出す際に画素１２内の読み出し回路を駆動するための制御信号を、制御信号線１４を介して画素１２に供給する回路部である。
各行の制御信号線１５は、垂直走査回路２０に接続されている。垂直走査回路２０は制御信号線１５を介してダイナミックレンジ制御部２０１に制御信号を供給する。
各列の垂直出力線１６の一端は、列読み出し回路３０に接続されている。画素１２から読み出された画素信号は、垂直出力線１６を介して列読み出し回路３０に入力される。列読み出し回路３０は、画素１２から読み出された画素信号を保持するメモリ等を含み得る。
各列の制御信号線１７の一端は、ダイナミックレンジ制御回路１０に接続されている。ダイナミックレンジ制御回路１０は、ダイナミックレンジ制御信号を、制御信号線１７を介してダイナミックレンジ制御部２０１に供給する回路部である。
水平走査回路４０は、列読み出し回路３０において保持された画素信号を列毎に順次、信号処理回路６０に転送するための制御信号を、列読み出し回路３０に供給する回路部である。制御回路５０は、垂直走査回路２０、列読み出し回路３０及び水平走査回路４０の動作やそのタイミングを制御する制御信号を供給するための回路部である。信号処理回路６０は画素信号の処理を行う。
（画素の構成）
本実施形態による画素１２とダイナミックレンジ制御部２０１との構成と接続関係について説明する。図９は、画素１２とダイナミックレンジ制御部２０１との概略構成を示すブロック図ないし等価回路図である。それぞれの画素１２は、図２に示すように、光電変換部１４０と、カウンタ回路１２０と、選択回路１３０と、選択回路１５０と、インバータ回路１５４と、インバータ回路１５５とを含む。
光電変換部１４０はＡＰＤ１４３と、ＡＰＤ１４４とを含む。ＡＰＤ１４３、ＡＰＤ１４４のアノードは、電圧ＶＬを供給する電源に接続されている。ＡＰＤ１４３のカソードは、Ｐ型ＭＯＳトランジスタ１４１及びインバータ回路１４５の入力端子に直列に接続され、ＡＰＤ１４４のカソードはＰ型ＭＯＳトランジスタ１４２及びインバータ回路１４６の入力端子に直列に接続されている。Ｐ型ＭＯＳトランジスタ１４１、Ｐ型ＭＯＳトランジスタ１４２は、電圧ＶＬよりも電位の高い電圧ＶＨを供給する電源に接続されている。ＮＭＯＳトランジスタ１５２のゲートはインバータ回路１５４の出力に接続されている。ＮＭＯＳトランジスタ１５２はさらに接地電位とＡＰＤ１４３のアノードに直列に接続されている。ＮＭＯＳトランジスタ１５３のゲートはインバータ回路１５５の出力に接続されている。つまり光電変換部１４０はＮＭＯＳトランジスタ１５２の制御ノードとＮＭＯＳトランジスタ１５３の制御ノードとの間にインバータ回路１５４を有する。ＮＭＯＳトランジスタ１５３はさらに接地電位とＡＰＤ１４４のアノードに直列に接続されている。
インバータ回路１５５の出力はＮＭＯＳトランジスタ１５３のゲートとインバータ回路１５４の入力に接続され、インバータ回路１５４の出力はＮＭＯＳトランジスタ１５２のゲートに接続される。インバータ回路１５５の入力端子にはＰＤ選択線ＰＤＳＥＬを介してダイナミックレンジ制御部２０１が接続されている。
インバータ回路１４５、インバータ回路１４６の出力端子は、光電変換部１４０の出力ノードである。インバータ回路１４５、インバータ回路１４６の出力端子は、選択回路１５０に接続されている。
選択回路１５０の出力はカウンタ回路１２０に入力され、カウンタ回路１２０の出力は選択回路１３０を介して垂直出力線１６に接続されている。
選択回路１５０は、端子ＳのレベルがＬｏの時は０端子の入力をＯＵＴ端子から出力し、端子ＳがＨｉレベルの時は１端子の入力をＯＵＴ端子から出力する。選択回路１５０の０端子には高感度のＡＰＤ１４３の出力がインバータ回路１４５を介して接続され、選択回路１５０の１端子には低感度のＡＰＤ１４４の出力がインバータ回路１４６を介して接続されている。選択回路１５０の出力はカウンタ回路１２０に入力されている。また、選択回路のＳ端子にはインバータ回路１５４の出力が接続されており、インバータ回路１５４の出力はインバータ回路１５５に入力されるダイナミックレンジ制御部２０１の出力信号に応じてＬｏとＨｉが切り替わる。
ダイナミックレンジ制御部２０１には制御信号線１５（ＤｒａｎｇｅＳＥＬ＿Ｖ）を介して制御信号が入力され、制御信号線１７（ＤｒａｎｇｅＳＥＬ＿Ｈ）を介してダイナミックレンジ制御回路１０の出力が入力される。
上述の通り、光に対する感度が異なるＡＰＤを用いてダイナミックレンジの拡大が図られている。しかし、光の強さによって光検出に用いるＡＰＤを使い分けるために画素内の複数のＡＰＤの各々でフォトンカウントを行うには、ＡＰＤの各々の動作を制御する回路が必要となり、回路面積が増大する。また、消費電力も大きくなる。
（動作例）
以下に本実施形態による課題解決の方法を説明する。
本実施例では、ダイナミックレンジ制御回路１０から出力されるダイナミックレンジ制御信号によって各画素で光検出に用いられるＡＰＤが決まっている。
まず、ＡＰＤ１４３を光検出に用いる場合を考える。このとき、ダイナミックレンジ制御部２０１の出力はＬｏである。インバータ回路１５５の出力及びＮＭＯＳトランジスタ１５３の入力はＨｉである。一方インバータ回路１５４の出力及びＮＭＯＳトランジスタ１５２の入力はＬｏである。インバータ回路１５４の出力Ｌｏは選択回路１５０のＳ端子にも入力される。選択回路１５０は、端子ＳのレベルがＬｏの時は０端子の入力、すなわちインバータ回路１５４の出力をＯＵＴ端子から出力する。
ＮＭＯＳトランジスタ１５３のゲート電圧がＨｉレベルになると、ＮＭＯＳトランジスタ１５３はオン状態となる。一方インバータ回路１５４の出力及びＮＭＯＳトランジスタ１５２のゲート電圧はＬｏレベルとなり、ＮＭＯＳトランジスタ１５２はオフ状態となる。
ＮＭＯＳトランジスタ１５３は接地電位に接続されているので、ＮＭＯＳトランジスタ１５３がオン状態になるとＡＰＤ１４４のカソードの電位は０Ｖとなり、ＡＰＤ１４４に印加される逆バイアス電圧は、降伏電圧以下の電圧となる。この状態では、たとえフォトンの入射により電子が発生したとしても、その電子はアバランシェ増倍を引き起こすことなく、Ｐ型ＭＯＳトランジスタ１４２を介して排出される。素電荷による電流は非常に小さく、Ｐ型ＭＯＳトランジスタ１４２による電圧の降下は非常に小さいため、インバータ回路１４６のスレッショルドを超えて信号パルスが出力されることはない。つまりＮＭＯＳトランジスタ１５３はＡＰＤ１４４のアバランシェ増倍を停止するスイッチとして機能する。
一方でＮＭＯＳトランジスタ１５２のゲートレベルはＬｏであるため、ＮＭＯＳトランジスタ１５２はオフ状態となる。ＡＰＤ１４３は先に述べたようにガイガーモードで動作し、フォトンカウントを行う。ＡＰＤ１４３の出力はインバータ回路１４５でパルス波に整形され、インバータ回路１４５から出力されたパルス波は選択回路１５０の０端子を介してカウンタ回路１２０に入力される。カウンタ回路１２０ではＡＰＤ１４３で検出されたフォトンの総数がカウントされる。
このように、ＡＰＤ１４３を光検出に用いる場合にはＡＰＤ１４３だけがアバランシェ増倍する。この間ＡＰＤ１４４はアバランシェ増倍をおこさず、フォトンカウントもなされない。一方ＡＰＤ１４４を光検出に用いる場合はＡＰＤ１４３のアバランシェ増倍は停止し、フォトンカウントもなされない。ＡＰＤ１４４だけがアバランシェ増倍し、フォトンカウントがなされる。このように、インバータ回路を用いることで回路面積を著しく増大させることなく一方のＡＰＤが動作する時他方のＡＰＤは動作しない構成をとることができる。また、各画素で大小のＡＰＤとＡＰＤに対応するカウンタを動作させる場合と比べて一度に動作するＡＰＤが減少し、消費電力の削減が可能となる。
なお、本実施形態では画素領域１００上の画素のすべてが画素１２の構造を有する場合を示したが、一部の画素のみが画素１２の構造を有する構成としてもかまわない。この場合も画素１２の構造を有する画素の割合に応じて回路面積の縮小及び消費電力の効果が得られる。
また、本実施形態ではＮＭＯＳトランジスタ１５２、１５３をアバランシェ増倍を停止するスイッチとして使用したが、例えば図１０に示すようにＰ型ＭＯＳトランジスタ１４１、１４２を同様のスイッチとして使用してもかまわない。このような構成ではＮＭＯＳトランジスタ１５２、１５３がなくとも複数のＡＰＤを排他的に動作させられるため、回路面積の更なる縮小が可能である。
ここまでの説明では、画素のそれぞれがインバータ回路１５４、１５５を有していた。このような構成では画素１つ１つについて使用するＡＰＤを選択することが可能である。しかし、例えば複数の画素でインバータ回路を共有する構成をとる場合にも本発明を適用することが可能である。このとき、選択されるＡＰＤはインバータ回路を共有する画素間で素子の接続状態に応じて固定されるが、必要な回路の総数を減らすことができ、回路面積及び消費電力の更なる低減が可能である。
本実施例の実施に際し、画素アレイの中心部と外縁部で使用するＡＰＤを異ならせるなど場所によってＡＰＤを使い分けてもよいし、画素アレイ全体でＡＰＤ１４３、ＡＰＤ１４４のどちらか片方だけを使って光検出を行ってもかまわない。
前者のように画素アレイ内で場所によって使用するＡＰＤを異ならせることで、ダイナミックレンジの拡大やシェーディングの軽減が期待される。より具体的には、画素アレイ外縁部ではシェーディングが起こりやすいため画素面積が大きいＡＰＤ１４３を使用し、高角光の少ない画素アレイ中心部ではＡＰＤ１４４を用いる、あるいはＡＰＤ１４３とＡＰＤ１４４とを選択的に使用することが考えられる。
また、後者のように画素アレイ全体で一方のＡＰＤだけを使用する場合、感度の面内均一性を向上させることができる。
なお、各画素でどのＡＰＤを使用するかは例えばユーザによるモード選択で決定してもよいし、輝度情報を入手するためのＡＥセンサを配し、ＡＥセンサからの出力信号に応じて決定してもよい。あるフレームで撮像した画素信号に応じて次のフレームで各画素が使用するＡＰＤを選択する構成をとってもよい。
［第４実施形態］
本実施形態による光電変換システムについて、図１１を用いて説明する。図１１は、本実施形態による光電変換システムの概略構成を示すブロック図である。
上記第１～第３実施形態で述べた光電変換装置は、種々の光電変換システムに適用可能である。適用可能な光電変換システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、光電変換システムに含まれる。図１１には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
図１１に例示した光電変換システムは、光電変換装置の一例である撮像装置１００４、被写体の光学像を撮像装置１００４に結像させるレンズ１００２を有する。さらに、レンズ１００２を通過する光量を可変にするための絞り１００３、レンズ１００２の保護のためのバリア１００１を有する。レンズ１００２及び絞り１００３は、撮像装置１００４に光を集光する光学系である。撮像装置１００４は、上記のいずれかの実施形態の光電変換装置であって、レンズ１００２により結像された光学像を電気信号に変換する。
光電変換システムは、また、撮像装置１００４より出力される出力信号の処理を行うことで画像を生成する画像生成部である信号処理部１００７を有する。信号処理部１００７は、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１００７は、撮像装置１００４が設けられた半導体基板に形成されていてもよいし、撮像装置１００４とは別の半導体基板に形成されていてもよい。
光電変換システムは、更に、画像データを一時的に記憶するためのメモリ部１０１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１０１３を有する。更に光電変換システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１０１２、記録媒体１０１２に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１０１１を有する。なお、記録媒体１０１２は、光電変換システムに内蔵されていてもよく、着脱可能であってもよい。
更に光電変換システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１００９、撮像装置１００４と信号処理部１００７に各種タイミング信号を出力するタイミング発生部１００８を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された出力信号を処理する信号処理部１００７とを有すればよい。
撮像装置１００４は、撮像信号を信号処理部１００７に出力する。信号処理部１００７は、撮像装置１００４から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部１００７は、撮像信号を用いて、画像を生成する。
このように、本実施形態によれば、上記のいずれかの実施形態の光電変換装置（撮像装置）を適用した光電変換システムを実現することができる。
［第５実施形態］
本実施形態の光電変換システム及び移動体について、図１２を用いて説明する。図１２は、本実施形態の光電変換システム及び移動体の構成を示す図である。
図１２（ａ）は、車載カメラに関する光電変換システムの一例を示したものである。光電変換システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記のいずれかの実施形態に記載の光電変換装置（撮像装置）である。光電変換システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、光電変換システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、光電変換システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
光電変換システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム３００で撮像する。図１２（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の光電変換システムを示した。車両情報取得装置３２０が、光電変換システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
本実施形態ではＡＰＤを高感度用と低感度用の２種類としたが例えば３種類以上のＡＰＤを用い、そのうち１つのＡＰＤがガイガーモードで動作する構成としてもよい。ＡＰＤの種類を増やすことによって、より広範なダイナミックレンジの実現が可能である。
また、上記実施形態では、１つの画素の複数のＡＰＤを、１つのｎ型半導体領域２２４内に配置しているが、ＡＰＤ毎に別々のｎ型半導体領域２２４内に配置してもよい。ＡＰＤ毎に別々のｎ型半導体領域２２４内に配置することにより基板上での配置の自由度の向上が見込まれる。
また、上記第４実施形態、第５実施形態に示した光電変換システムは、光電変換装置を適用しうる光電変換システム例を示したものであって、本発明の光電変換装置を適用可能な光電変換システムは図１１及び図１２に示した構成に限定されるものではない。
なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１００ 光電変換装置
１４３、１４４ アバランシェフォトダイオード
１２０、１２１ カウンタ回路

Claims (19)

  1. 複数の画素を有し、前記複数の画素のそれぞれが、受光面の面積が互いに異なる第一のアバランシェフォトダイオードと第二のアバランシェフォトダイオードとを含む光電変換装置であって、
    前記第一のアバランシェフォトダイオードは第一の波形整形回路と第一のスイッチとの間に接続され、前記第二のアバランシェフォトダイオードは第二の波形整形回路と第二のスイッチとの間に接続され、
    前記第一のスイッチの制御ノードと前記第二のスイッチの制御ノードとの間にインバータ回路が接続されることを特徴とする光電変換装置。
  2. 前記第一のスイッチと前記第二のスイッチとが、オン状態又はオフ状態のいずれか一方の状態をとるよう制御する制御部を有する請求項１記載の光電変換装置。
  3. 前記インバータ回路は前記第一のスイッチと前記制御部との間に接続されることを特徴とする請求項２記載の光電変換装置。
  4. 前記第一のスイッチがオフ状態にあるとき前記第一のアバランシェフォトダイオードには降伏電圧以上の逆バイアス電圧が印加され、
    前記第一のスイッチがオン状態にあるとき前記第一のアバランシェフォトダイオードには降伏電圧以上の逆バイアス電圧が印加されないことを特徴とする請求項１乃至請求項３のいずれか一項に記載の光電変換装置。
  5. 前記第一のスイッチは前記第一のアバランシェフォトダイオードと基準電圧源との間に直列に接続されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の光電変換装置。
  6. 前記第一のスイッチと前記第二のスイッチとはオン状態又はオフ状態のいずれか一方の状態をとり、
    前記第一のスイッチのとる状態と前記第二のスイッチのとる状態とが互いに異なることを特徴とする請求項１乃至請求項５のいずれか一項に記載の光電変換装置。
  7. 前記複数の画素のそれぞれが前記インバータ回路を有することを特徴とする請求項１乃至請求項６のいずれか一項に記載の光電変換装置。
  8. 前記複数の画素に含まれる画素のいくつかが共通の前記インバータ回路に接続されることを特徴とする請求項１乃至請求項６のいずれか一項に記載の光電変換装置。
  9. 前記第一のアバランシェフォトダイオードで生じた電荷に基づく第一の信号と、前記第二のアバランシェフォトダイオードで生じた電荷に基づく第二の信号とをカウントするカウンタ回路を有することを特徴とする、請求項１乃至請求項８のいずれか一項に記載の光電変換装置。
  10. 前記第一の信号及び前記第二の信号は、それぞれ、アバランシェ増倍が生じることによる電圧の変化に応じたパルス信号であって、
    前記第一の信号の変化及び前記第二の信号の変化の少なくとも一方に応じて、前記カウンタ回路から出力されるカウント数が変化することを特徴とする、請求項９に記載の光電変換装置。
  11. 前記第一の信号又は前記第二の信号のいずれかを含むカウント数が閾値よりも大きい場合と、前記カウント数が前記閾値よりも小さい場合とで、降伏電圧以上の逆バイアス電圧を印加されている前記第一又は第二のアバランシェフォトダイオードが異なることを特徴とする、請求項９又は請求項１０に記載の光電変換装置。
  12. 前記カウント数が前記閾値に達すると、前記第一のアバランシェフォトダイオードへの降伏電圧以上の逆バイアス電圧の印加を停止する制御回路を有することを特徴とする請求項１１記載の光電変換装置。
  13. 前記カウント数が前記閾値に達すると、前記第二のアバランシェフォトダイオードへの降伏電圧以上の逆バイアス電圧の印加を開始する制御回路を有することを特徴とする請求項１１又は請求項１２に記載の光電変換装置。
  14. 輝度情報を得るためのセンサを有し、
    前記センサによって得られた輝度情報に応じて、前記第一のアバランシェフォトダイオード又は前記第二のアバランシェフォトダイオードの一方に降伏電圧以上の逆バイアス電圧を印加することを特徴とする請求項１乃至請求項１３のいずれか１項に記載の光電変換装置。
  15. マイクロレンズを有し、前記画素において前記第一のアバランシェフォトダイオードと前記第二のアバランシェフォトダイオードとは同一のマイクロレンズの下に配置されることを特徴とする請求項１乃至請求項１４のいずれか一項に記載の光電変換装置。
  16. 前記第一のアバランシェフォトダイオードは、前記マイクロレンズの中心部の下に配置されたアバランシェフォトダイオードであって、前記第二のアバランシェフォトダイオードは、前記マイクロレンズの外周部の下に配置されたアバランシェフォトダイオードであることを特徴とする請求項１５に記載の光電変換装置。
  17. 複数の画素を有し、前記複数の画素のそれぞれが、受光面の面積が互いに異なる第一のアバランシェフォトダイオードと第二のアバランシェフォトダイオードとを含む光電変換装置であって、
    前記第一のアバランシェフォトダイオードと前記第二のアバランシェフォトダイオードとの一方に降伏電圧以上の逆バイアス電圧を印加している場合、他方には降伏電圧以上の逆バイアス電圧を印加しない制御部を有し、
    前記複数の画素のうち一部の画素では前記第一のアバランシェフォトダイオードに降伏電圧以上の逆バイアス電圧を印加し、他の一部の画素では前記第二のアバランシェフォトダイオードに降伏電圧以上の逆バイアス電圧を印加することを特徴とする光電変換装置。
  18. 請求項１乃至請求項１７のいずれか一項に記載の光電変換装置と、
    前記光電変換装置から出力された信号に対して処理を行う処理装置と、
    を有することを特徴とする光電変換システム。
  19. 請求項１乃至請求項１７のいずれか１項に記載の光電変換装置を備える移動体であって、
    前記光電変換装置が出力する信号を用いて前記移動体の移動を制御する制御部を有することを特徴とする移動体。

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