JP2022054923A - 入力信号補正装置 - Google Patents

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Abstract

【課題】消費電力を低減可能で多様な表示パネルに対応可能な入力信号補正装置を提供する。【解決手段】入力信号補正装置１０は、動作周波数ｆで動作する入力回路１２、拡張／縮退回路１３Ｒ，Ｇ，Ｂ、分離／復元回路１５Ｒ，Ｇ，Ｂ及び遅延調整回路１６と、動作周波数ｆ／２で動作するデムラ回路１４と、加算回路１７とを備え、拡張／縮退回路は制御信号に基づいて入力信号の周期を２倍にして前処理信号を出力するか、入力信号を１／２に縮退させて前処理信号を出力し、デムラ回路１４は拡張／縮退回路からの前処理信号を補正して補正信号を出力し、分離／復元回路は制御信号に基づいて補正信号の周期を１／２にして差分信号を出力するか、補正信号の周期を１／２にするとともに２周期にわたって同一の差分信号を出力し、遅延調整回路１６は入力信号を遅延させて遅延信号を出力し、加算回路１７は遅延信号に差分信号を加算して出力信号を出力する。【選択図】図１

Description

本発明は、Ｒ、Ｇ、Ｂのサブピクセルを有する表示パネルについて、入力信号を補正する入力信号補正装置に関する。
従来から、特許文献１に記載のように、Ｒ、Ｇ、Ｂのサブピクセルの数が不均等なペンタイル構造（「ＰＥＮＴＩＬＥ」（ペンタイル）は登録商標）とも呼ばれるＬＣＤ、ＯＬＥＤ、マイクロＬＥＤ等の表示パネルが知られている。このような構造の表示パネルでは、少ないサブピクセルで解像度を確保することができ、最近ではスマートフォンのディスプレイ等に多く採用されている。
図９に示すように、ＲＧＢＧのピクセル構造を有する表示パネル１において、第１のピクセルＰ１がＲのサブピクセルＰ１ＲとＧのサブピクセルＰ１Ｇとを含み、第２のピクセルＰ２がＢのサブピクセルＰ２ＢとＧのサブピクセルＰ２Ｇとを含み、第（２ｋ＋１）（ｋは１以上の整数）のピクセルＰ（２ｋ＋１）がＲのサブピクセルＰ（２ｋ＋１）ＲとＧのサブピクセルＰ（２ｋ＋１）Ｇとを含み、第（２ｋ＋２）のピクセルＰ（２ｋ＋２）がＢのサブピクセルＰ（２ｋ＋２）ＢとＧのサブピクセルＰ（２ｋ＋２）Ｇとを含み、この表示パネル１が、そのパネル本体がハードウェアとしてムラを生じるものであっても、入力された画像信号をソフトウェアでムラ消し（デムラ）をする（ムラを減殺する）ように補正してパネル本体に出力するために、図１０に示すような入力信号補正装置２を有することがある。
入力信号補正装置２は、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの入力信号（画像信号）が入力される入力回路３と、動作周波数ｆで動作し、入力回路３に入力されたＲ、Ｇ、Ｂの入力信号のうちＲのサブピクセルに関する入力信号Ｒｉ、Ｂのサブピクセルに関する入力信号Ｂｉの周期を２倍に拡張して前処理信号ＲｉＡ，ＢｉＡを出力する拡張回路４と、動作周波数ｆで動作し、入力回路３に入力されたＲ、Ｇ、Ｂの入力信号のうちＧのサブピクセルに関する入力信号Ｇｉを遅延させ、拡張回路４からの前処理信号ＲｉＡ，ＢｉＡの出力と略同時に前処理信号ＧｉＡを出力する遅延回路５と、動作周波数ｆで動作し、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡを補正して補正信号ΔＲｏ，ΔＢｏ，ΔＧｏを出力するデムラ回路６と、動作周波数ｆで動作し、入力信号Ｒｉ，Ｂｉ，Ｇｉを遅延させて遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤを出力する遅延調整回路７と、遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤに補正信号ΔＲｏ，ΔＢｏ，ΔＧｏを加算して出力信号Ｒｏ，Ｂｏ，Ｇｏ（Ｒｏ＝ＲｉＤ＋ΔＲｏ、Ｂｏ＝ＢｉＤ＋ΔＢｏ、Ｇｏ＝ＧｉＤ＋ΔＧｏ）を出力する加算回路８と、入力回路３、拡張回路４、遅延回路５、デムラ回路６及び遅延調整回路７に入力される動作周波数ｆのクロック信号を生成するクロック回路９とを備え、特許文献２に記載のように、パネル本体に入力信号Ｒｉ，Ｂｉ，Ｇｉがそのまま入力されるのではなく出力信号Ｒｏ，Ｂｏ，Ｇｏが入力されることによって、パネル本体のムラ補正が行われる。
特許第４６４７２１３号公報
特許第６２２０６７４号公報
ところで、嘗ては、入力信号補正装置によるムラ補正性能が技術競争力上重要であったが、表示パネルの性能向上が著しい近年においては、消費電力の低減が差別化のポイントになってきている。特に、スマートフォン等のモバイル機器ではディスプレイサイズが大型化してプロセッサも高速化しているので、バッテリーを消耗しやすく、表示パネルに関する消費電力の低減が課題となっている。
そこで、本願の発明者らは、消費電力を低減可能な入力信号補正装置を発明したが（特願２０２０－０５２４１０）、この入力信号補正装置は、Ｒ、Ｇ、Ｂのサブピクセルの数が不均等な表示パネルについてのもので、しかも、それを適用した半導体回路は特定のパネルモデル（例えば、Ｇが非均等なＲＧＢＧの表示パネル）にしか対応せず、他のパネルモデル（例えば、Ｂが非均等なＲＢＧＢの表示パネルやＲが非均等なＧＲＢＲの表示パネル、ＲＧＢが均等な表示パネル）には対応しないので、表示パネルごとに半導体回路を開発・製造しなければならず、コストがかかるという問題がある。
本発明は、上記の事情に鑑みてなされたもので、消費電力を低減可能で多様な表示パネルに対応可能な入力信号補正装置を提供することを課題としている。
上記課題を解決するために、本発明は、Ｒ、Ｇ、Ｂのサブピクセルの数が、少数のサブピクセルの数：多数のサブピクセルの数＝１：Ｎ（Ｎは２以上の整数）で不均等又は均等な表示パネルについて、入力信号を補正する入力信号補正装置であって、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、入力信号が入力される入力回路と、動作周波数ｆで動作するとともに第１の制御信号が入力され、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記第１の制御信号に基づいて、前記入力信号の周期をＮ倍にして前処理信号を出力し、又は、前記入力信号を１／Ｎに縮退させて前処理信号を出力する拡張／縮退回路と、動作周波数ｆ／Ｎで動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記前処理信号を補正して補正信号を出力する補正回路と、動作周波数ｆで動作するとともに第２の制御信号が入力され、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記第２の制御信号に基づいて、前記補正信号の周期を１／Ｎにして差分信号を出力し、又は、前記補正信号の周期を１／ＮにするとともにＮ周期にわたって同一の差分信号を出力する分離／復元回路と、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記入力信号を遅延させて遅延信号を出力する遅延調整回路と、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記遅延信号に前記差分信号を加算する加算回路とを備えることを特徴とする。
この入力信号補正装置は、前記入力回路、前記拡張／縮退回路、前記分離／復元回路及び前記遅延調整回路に入力される動作周波数ｆのクロック信号を生成するクロック回路と、前記補正回路に入力される動作周波数ｆ／Ｎのクロック信号を前記動作周波数ｆのクロック信号を分周して生成する分周回路とを備えていてもよい。
あるいは、本発明は、Ｒ、Ｇ、Ｂのサブピクセルの数が、少数のサブピクセルの数：多数のサブピクセルの数＝１：Ｎ（Ｎは２以上の整数）で不均等又は均等な表示パネルについて、入力信号を補正する入力信号補正装置であって、周波数ｆのクロック信号で動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、入力信号が入力される入力回路と、前記クロック信号で動作するとともに第１の制御信号が入力され、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記第１の制御信号に基づいて、前記入力信号の周期をＮ倍にして前処理信号を出力し、又は、前記入力信号を１／Ｎに縮退させて前処理信号を出力する拡張／縮退回路と、前記クロック信号で動作するとともに前記クロック信号の有効・無効を周波数ｆ／Ｎで切り替えるクロックイネーブル信号が入力され、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記前処理信号を補正して補正信号を出力する補正回路と、前記クロック信号で動作するとともに第２の制御信号が入力され、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記第２の制御信号に基づいて、前記補正信号の周期を１／Ｎにして差分信号を出力し、又は、前記補正信号の周期を１／ＮにするとともにＮ周期にわたって同一の差分信号を出力する分離／復元回路と、前記クロック信号で動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記入力信号を遅延させて遅延信号を出力する遅延調整回路と、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記遅延信号に前記差分信号を加算する加算回路とを備えることを特徴とする。
この入力信号補正装置は、前記クロック信号を生成するクロック回路と、前記クロックイネーブル信号を前記クロック信号に基づいて生成するクイックイネーブル回路とを備えていてもよい。
さらに、前記補正回路は、前記前処理信号を前記表示パネルのムラを低減させるように補正して前記補正信号を出力してもよい。
本発明に係る入力信号補正装置によれば、消費電力を低減することができ、多様な表示パネルに対応することもできる。
発明を実施するための形態に係る入力信号補正装置を示すブロック図である。 図１の入力信号補正装置が適用される表示パネルのパネル本体の例を示す説明図である。 （ａ）は、図１の入力信号補正装置のＲのサブピクセルについての拡張／縮退回路の構成を示すブロック図、（ｂ）は、Ｂのサブピクセルについての拡張／縮退回路の構成を示すブロック図、（ｃ）は、Ｇのサブピクセルについての拡張／縮退回路の構成を示すブロック図である。 表示パネルのＲ、Ｇ、Ｂのサブピクセルの数の比ごとに制御信号を規定するテーブルを示す説明図である。 図１の入力信号補正装置の入力回路、拡張／縮退回路、デムラ回路、分離／復元回路及び加算回路における出力を示す説明図である。 （ａ）は、図１の入力信号補正装置のＲのサブピクセルについての分離／復元回路の構成を示すブロック図、（ｂ）は、Ｂのサブピクセルについての分離／復元回路の構成を示すブロック図、（ｃ）は、Ｇのサブピクセルについての分離／復元回路の構成を示すブロック図である。 発明を実施するための形態に係る他の入力信号補正装置を示すブロック図である。 図７の入力信号補正装置の入力回路、拡張／縮退回路、デムラ回路、分離／復元回路及び加算回路における出力を示す説明図である。 ＲＧＢＧのピクセル構造を有する表示パネルのパネル本体を示す説明図である。 従来の入力信号補正装置を示すブロック図である。
本発明を実施するための形態について、図面を用いて説明する。
図１は、本形態に係る入力信号補正装置を示す。この入力信号補正装置１０は、表示パネル１と同様にＲＧＢＧのピクセル構造を有する図２に示す表示パネル１１や、他の表示パネルにおいて、入力された画像信号にあらかじめ取得したムラ信号の極性と反転した信号を重畳し、パネル本体のムラをキャンセリングする。
表示パネル１１のパネル本体は、Ｒのサブピクセル及びＧのサブピクセルからなるピクセルと、Ｂのサブピクセル及びＧのサブピクセルからなるピクセルとが横方向及び縦方向に交互に配列されてなり、詳しくは、第１のピクセルＰ１がＲのサブピクセルＰ１ＲとＧのサブピクセルＰ１Ｇとを含み、第２のピクセルＰ２がＢのサブピクセルＰ２ＢとＧのサブピクセルＰ２Ｇとを含み、第（２ｋ＋１）のピクセルＰ（２ｋ＋１）がＲのサブピクセルＰ（２ｋ＋１）ＲとＧのサブピクセルＰ（２ｋ＋１）Ｇとを含み、第（２ｋ＋２）のピクセルＰ（２ｋ＋２）がＢのサブピクセルＰ（２ｋ＋２）ＢとＧのサブピクセルＰ（２ｋ＋２）Ｇとを含む。
また、入力信号補正装置１０は、入力回路１２と、拡張／縮退回路１３Ｒ，１３Ｂ，１３Ｇと、デムラ回路１４と、分離／復元回路１５Ｒ，１５Ｂ，１５Ｇと、遅延調整回路１６と、加算回路１７と、クロック回路１８と、分周回路１９とを備える。
入力回路１２は、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの各サブピクセルについての入力信号（画像信号）が入力されると、これらを拡張／縮退回路１３Ｒ，１３Ｂ，１３Ｇに出力する。
拡張／縮退回路１３Ｒは、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｒが入力され、制御信号ＳＥＬ_Ｒに基づいて、入力回路１２に入力されたＲのサブピクセルに関する入力信号Ｒｉの周期を２倍に拡張して前処理信号ＲｉＡを出力し、又は、入力信号Ｒｉを１／２に縮退させて前処理信号ＲｉＡを出力する（「縮退」とは、Ｘ画素のデータを加算平均値、加重平均値、中心値等を求めることによりＹ画素（Ｙ＜Ｘ）のデータに変換することである。）。
拡張／縮退回路１３Ｒは、図３（ａ）に示すように、入力信号Ｒｉの周期を２倍に拡張して前処理信号ＲｉＡを出力する拡張回路２０Ｒと、入力信号Ｒｉを１／２に縮退させて前処理信号ＲｉＡを出力する縮退回路２１Ｒとがセレクタ２２Ｒに接続されてなり、セレクタ２２Ｒに入力された制御信号ＳＥＬ_Ｒが「０」であれば拡張回路２０Ｒが選択され、制御信号ＳＥＬ_Ｒが「１」であれば縮退回路２１Ｒが選択される。
制御信号ＳＥＬ_Ｒは、入力信号補正装置１０が適用される表示パネルのＲ、Ｇ、Ｂのサブピクセルの数の比に基づいてセレクタ２２Ｒを制御するもので、ここでは、図４に示すように、Ｒ、Ｇ、Ｂのサブピクセルの数の比によって「０」（拡張）か「１」（縮退）かが定まる。
拡張／縮退回路１３Ｂは、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｂが入力され、制御信号ＳＥＬ_Ｂに基づいて、入力回路１２に入力されたＢのサブピクセルに関する入力信号Ｂｉの周期を２倍に拡張して前処理信号ＢｉＡを出力し、又は、入力信号Ｂｉを１／２に縮退させて前処理信号ＢｉＡを出力する。
拡張／縮退回路１３Ｂは、図３（ｂ）に示すように、入力信号Ｂｉの周期を２倍に拡張して前処理信号ＢｉＡを出力する拡張回路２０Ｂと、入力信号Ｂｉを１／２に縮退させて前処理信号ＢｉＡを出力する縮退回路２１Ｂとがセレクタ２２Ｂに接続されてなり、セレクタ２２Ｂに入力された制御信号ＳＥＬ_Ｂが「０」であれば拡張回路２０Ｂが選択され、制御信号ＳＥＬ_Ｂが「１」であれば縮退回路２１Ｂが選択される。
制御信号ＳＥＬ_Ｂは、入力信号補正装置１０が適用される表示パネルのＲ、Ｇ、Ｂのサブピクセルの数の比に基づいてセレクタ２２Ｂを制御するもので、Ｒ、Ｇ、Ｂのサブピクセルの数の比によって「０」（拡張）か「１」（縮退）かが定まる（図４参照）。
拡張／縮退回路１３Ｇは、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｇが入力され、制御信号ＳＥＬ_Ｇに基づいて、入力回路１２に入力されたＧのサブピクセルに関する入力信号Ｇｉの周期を２倍に拡張して前処理信号ＧｉＡを出力し、又は、入力信号Ｇｉを１／２に縮退させて前処理信号ＧｉＡを出力する。
拡張／縮退回路１３Ｇは、図３（ｃ）に示すように、入力信号Ｇｉの周期を２倍に拡張して前処理信号ＧｉＡを出力する拡張回路２０Ｇと、入力信号Ｇｉを１／２に縮退させて前処理信号ＧｉＡを出力する縮退回路２１Ｇとがセレクタ２２Ｇに接続されてなり、セレクタ２２Ｇに入力された制御信号ＳＥＬ_Ｇが「０」であれば拡張回路２０Ｇが選択され、制御信号ＳＥＬ_Ｇが「１」であれば縮退回路２１Ｇが選択される。
制御信号ＳＥＬ_Ｇは、入力信号補正装置１０が適用される表示パネルのＲ、Ｇ、Ｂのサブピクセルの数の比に基づいてセレクタ２２Ｇを制御するもので、Ｒ、Ｇ、Ｂのサブピクセルの数の比によって「０」（拡張）か「１」（縮退）かが定まる。
ＲＧＢＧのピクセル構造を有する表示パネル１１であれば、制御信号ＳＥＬ_Ｒは「０」でセレクタ２２Ｒにより拡張回路２０Ｒが選択され、制御信号ＳＥＬ_Ｂは「０」でセレクタ２２Ｂにより拡張回路２０Ｂが選択され、制御信号ＳＥＬ_Ｇは「１」でセレクタ２２Ｇにより縮退回路２１Ｇが選択される。
そして、図５に示すように、拡張／縮退回路１３Ｒの拡張回路２０Ｒに、第１のピクセルＰ１のＲのサブピクセルＰ１Ｒに関する信号Ｒ１が１周期目で入力され、２周期目では第２のピクセルＰ２のＲのサブピクセルに関する信号が存在しないので入力されないと、拡張回路２０Ｒでは、１周期目の信号Ｒ１を２周期に拡張した前処理信号ＲｉＡが生成され、これが拡張／縮退回路１３Ｒから出力される。
拡張／縮退回路１３Ｂの拡張回路２０Ｂには、２周期目で第２のピクセルＰ２のＢのサブピクセルＰ２Ｂに関する信号Ｂ２が入力され、拡張回路２０Ｂでは、その信号Ｂ２に対して１周期目にデータのないダミー信号を付加した前処理信号ＢｉＡが生成され、これが拡張／縮退回路１３Ｂから出力される。
拡張／縮退回路１３Ｇの縮退回路２１Ｇには、１周期目で第１のピクセルＰ１のＧのサブピクセルＰ１Ｇに関する信号Ｇ１が入力されるとともに、２周期目で第２のピクセルＰ２のＧのサブピクセルＰ２Ｇに関する信号Ｇ２が入力され、縮退回路２１Ｇでは、信号Ｇ１と信号Ｇ２とを加算平均した信号（Ｇ１＋Ｇ２）／２を２周期目に配して１周期目にダミー信号を付加した前処理信号ＧｉＡが生成され、これが拡張／縮退回路１３Ｇから出力される。
デムラ回路１４は、動作周波数ｆ／２で動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡを補正して補正信号ΔＲｏ，ΔＢｏ，ΔＧｏを出力する。すなわち、デムラ回路１５には、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡの２周期目である信号Ｒ１，Ｂ２，（Ｇ１＋Ｇ２）／２が入力され、デムラ回路１４では、その信号Ｒ１，Ｂ２，（Ｇ１＋Ｇ２）／２がデムラ回路１５に記憶された補正データに基づいて補正されることにより、補正信号ΔＲｏ，ΔＢｏ，ΔＧｏとして信号ΔＲｏ１，ΔＢｏ２，ΔＧｏ１２が生成される。このとき、デムラ回路１５の動作周波数はｆ／２であるので、補正信号ΔＲｏ１，ΔＢｏ２，ΔＧｏ１２の信号長は２倍（２周期分）になる。
分離／復元回路１５Ｒは、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｒが入力され、制御信号ＳＥＬ_Ｒに基づいて、Ｒのサブピクセルに関する補正信号ΔＲｏの周期を１／２にして差分信号ΔＲｏＲを出力し、又は、補正信号ΔＲｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＲｏＲを出力する。
分離／復元回路１５Ｒは、図６（ａ）に示すように、補正信号ΔＲｏの周期を１／２にして差分信号ΔＲｏＲを出力する分離回路２３Ｒと、補正信号ΔＲｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＲｏＲを出力する復元回路２４Ｒとがセレクタ２５Ｒに接続されてなり、セレクタ２５Ｒに入力された制御信号ＳＥＬ_Ｒが「０」であれば分離回路２３Ｒが選択され、制御信号ＳＥＬ_Ｒが「１」であれば復元回路２４Ｒが選択される。
制御信号ＳＥＬ_Ｒは、入力信号補正装置１０が適用される表示パネルのＲ、Ｇ、Ｂのサブピクセルの数の比に基づいてセレクタ２５Ｒを制御するもので、ここでは、拡張／縮退回路１３Ｒに入力される制御信号と同一である。
分離／復元回路１５Ｂは、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｂが入力され、制御信号ＳＥＬ_Ｂに基づいて、Ｂのサブピクセルに関する補正信号ΔＢｏの周期を１／２にして差分信号ΔＢｏＲを出力し、又は、補正信号ΔＢｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＢｏＲを出力する。
分離／復元回路１５Ｂは、図６（ｂ）に示すように、補正信号ΔＢｏの周期を１／２にして差分信号ΔＢｏＲを出力する分離回路２３Ｂと、補正信号ΔＢｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＢｏＲを出力する復元回路２４Ｂとがセレクタ２５Ｂに接続されてなり、セレクタ２５Ｂに入力された制御信号ＳＥＬ_Ｂが「０」であれば分離回路２３Ｂが選択され、制御信号ＳＥＬ_Ｂが「１」であれば復元回路２４Ｂが選択される。
制御信号ＳＥＬ_Ｂは、入力信号補正装置１０が適用される表示パネルのＲ、Ｇ、Ｂのサブピクセルの数の比に基づいてセレクタ２５Ｂを制御するもので、ここでは、拡張／縮退回路１３Ｂに入力される制御信号と同一である。
分離／復元回路１５Ｇは、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｇが入力され、制御信号ＳＥＬ_Ｇに基づいて、Ｇのサブピクセルに関する補正信号ΔＧｏの周期を１／２にして差分信号ΔＧｏＲを出力し、又は、補正信号ΔＧｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＧｏＲを出力する。
分離／復元回路１５Ｇは、図６（ｃ）に示すように、補正信号ΔＧｏの周期を１／２にして差分信号ΔＧｏＲを出力する分離回路２３Ｇと、補正信号ΔＧｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＧｏＲを出力する復元回路２４Ｇとがセレクタ２５Ｇに接続されてなり、セレクタ２５Ｇに入力された制御信号ＳＥＬ_Ｇが「０」であれば分離回路２３Ｇが選択され、制御信号ＳＥＬ_Ｇが「１」であれば復元回路２４Ｇが選択される。
制御信号ＳＥＬ_Ｇは、入力信号補正装置１０が適用される表示パネルのＲ、Ｇ、Ｂのサブピクセルの数の比に基づいてセレクタ２５Ｇを制御するもので、ここでは、拡張／縮退回路１３Ｇに入力される制御信号と同一である。
ＲＧＢＧのピクセル構造を有する表示パネル１１であれば、制御信号ＳＥＬ_Ｒは「０」でセレクタ２５Ｒにより分離回路２３Ｒが選択され、制御信号ＳＥＬ_Ｂは「０」でセレクタ２５Ｂにより分離回路２３Ｂが選択され、制御信号ＳＥＬ_Ｇは「１」でセレクタ２５Ｇにより復元回路２４Ｇが選択される。
そして、分離／復元回路１５Ｒの分離回路２３Ｒに、補正信号ΔＲｏとして信号ΔＲｏ１が１周期目で入力されると、分離回路２３Ｒでは、信号ΔＲｏ１に対して２周期目にダミー信号を付加して信号ΔＲｏ１を１周期目に分離した信号ΔＲｏＲ１が生成され、これが分離／復元回路１５Ｒから出力される（図５参照）。
分離／復元回路１５Ｂの分離回路２３Ｂには、補正信号ΔＢｏとして信号ΔＢｏ２が２周期目で入力され、分離回路２３Ｂでは、信号ΔＢｏ２に対して１周期目にダミー信号を付加して信号ΔＢｏ２を２周期目に分離した信号ΔＢｏＲ２が生成され、これが分離／復元回路１５Ｂから出力される。
分離／復元回路１５Ｇの復元回路２４Ｇには、補正信号ΔＧｏとして信号ΔＧｏ１２が１周期目で入力され、復元回路２４Ｇでは、信号ΔＧｏ１２が２周期目にもコピーされて入力信号Ｇｉと同様に２周期（第１のピクセルＰ１のＧのサブピクセルＰ１Ｇに関する信号及び第２のピクセルＰ２のＧのサブピクセルＰ２Ｇに関する信号）に復元され、信号ΔＧｏＲ１２が生成されて分離／復元回路１５Ｇから出力される。
遅延調整回路１６は、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの各サブピクセルについての入力信号Ｒｉ，Ｂｉ，Ｇｉを遅延させて遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤを出力するもので、図５において、遅延調整回路１６では、信号Ｒ１，Ｂ１，Ｇ１が入力されると、信号Ｒ１，Ｂ１，Ｇ１が遅延した信号ＲｉＤ１，ＢｉＤ１，ＧｉＤ１が生成される。
加算回路１７は、遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤに差分信号ΔＲｏＲ，ΔＢｏＲ，ΔＧｏＲを加算して出力信号Ｒｏ，Ｂｏ，Ｇｏ（Ｒｏ＝ＲｉＤ＋ΔＲｏＲ、Ｂｏ＝ＢｉＤ＋ΔＢｏＲ、Ｇｏ＝ＧｉＤ＋ΔＧｏＲ：なお、差分信号ΔＲｏＲ，ΔＢｏＲ，ΔＧｏＲは正の場合も負の場合もある。）を出力するもので、図５において、加算回路１７では、信号ＲｉＤ１に信号ΔＲｏ１が加算されて信号Ｒｏ１が生成され、信号ＢｉＤ２に信号ΔＢｏ２が加算されて信号Ｂｏ２が生成され、信号ＧｉＤ１に信号ΔＧｏ１２が加算されて信号Ｇｏ１が生成され、信号ＧｉＤ２に信号ΔＧｏ１２が加算されて信号Ｇｏ１が生成される。
クロック回路１８は、入力回路１２、拡張／縮退回路１３Ｒ，１３Ｂ，１３Ｇ、分離／復元回路１５Ｒ，１５Ｂ，１５Ｇ及び遅延調整回路１６に入力される動作周波数ｆのクロック信号を生成し、分周回路１９は、デムラ回路１４に入力される動作周波数ｆ／２のクロック信号を動作周波数ｆのクロック信号を２分周して生成する。
本形態に係る入力信号補正装置１０は、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて入力信号Ｒｉ，Ｂｉ，Ｇｉが入力される入力回路１２と、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｒが入力され、Ｒのサブピクセルについて、制御信号ＳＥＬ_Ｒに基づいて、入力信号Ｒｉの周期を２倍にして前処理信号ＲｉＡを出力し、又は、入力信号Ｒｉを１／２に縮退させて前処理信号ＲｉＡを出力する拡張／縮退回路１３Ｒと、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｂが入力され、Ｂのサブピクセルについて、制御信号ＳＥＬ_Ｂに基づいて、入力信号Ｂｉの周期を２倍にして前処理信号ＢｉＡを出力し、又は、入力信号Ｂｉを１／２に縮退させて前処理信号ＢｉＡを出力する拡張／縮退回路１３Ｂと、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｇが入力され、Ｇのサブピクセルについて、制御信号ＳＥＬ_Ｇに基づいて、入力信号Ｇｉの周期を２倍にして前処理信号ＧｉＡを出力し、又は、入力信号Ｇｉを１／２に縮退させて前処理信号ＧｉＡを出力する拡張／縮退回路１３Ｇと、動作周波数ｆ／２で動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡを補正して補正信号ΔＲｏ，ΔＢｏ，ΔＧｏを出力するデムラ回路１４と、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｒが入力され、Ｒのサブピクセルについて、制御信号ＳＥＬ_Ｒに基づいて、補正信号ΔＲｏの周期を１／２にして差分信号ΔＲｏＲを出力し、又は、補正信号ΔＲｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＲｏＲを出力する分離／復元回路１５Ｒと、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｂが入力され、Ｂのサブピクセルについて、制御信号ＳＥＬ_Ｂに基づいて、補正信号ΔＢｏの周期を１／２にして差分信号ΔＢｏＲを出力し、又は、補正信号ΔＢｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＢｏＲを出力する分離／復元回路１５Ｂと、動作周波数ｆで動作するとともに制御信号ＳＥＬ_Ｇが入力され、Ｇのサブピクセルについて、制御信号ＳＥＬ_Ｇに基づいて、補正信号ΔＧｏの周期を１／２にして差分信号ΔＧｏＲを出力し、又は、補正信号ΔＧｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＧｏＲを出力する分離／復元回路１５Ｇと、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、入力信号Ｒｉ，Ｂｉ，Ｇｉを遅延させて遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤを出力する遅延調整回路１６と、Ｒ、Ｇ、Ｂの各サブピクセルについて、遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤに差分信号ΔＲｏＲ，ΔＢｏＲ，ΔＧｏＲを加算して出力信号Ｒｏ，Ｂｏ，Ｇｏを出力する加算回路１７とを備え、拡張／縮退回路１３Ｒ，１３Ｂ，１３Ｇのいずれか又は全てにより入力信号Ｒｉ，Ｂｉ，Ｇｉを１／２に縮退させることによって、デムラ回路１４の動作周波数を１／２に落とすことができるので、デムラ（ムラ補正）に必要な消費電力をほぼ半減させることができる。
また、拡張／縮退回路１３Ｒ，１３Ｂ，１３Ｇは、拡張回路として機能するか縮退回路として機能するかを制御信号により選択することができ、分離／復元回路１５Ｒ，１５Ｂ，１５Ｇは、分離回路として機能するか復元回路として機能するかを制御信号により選択することができるので、表示パネルごとに制御信号を変えれば（例えば、Ｒ、Ｇ、Ｂのサブピクセルのうち数が少ないサブピクセルについては拡張回路と分離回路を選択し、数が多いサブピクセルについては縮退回路と復元回路を選択すれば）、入力信号補正装置１０は多様な表示パネルに対応可能で、半導体回路の開発コストの大幅な引下げにもつながる。
図７は、本形態に係る他の入力信号補正装置を示す。この入力信号補正装置３０は、表示パネル１１において、入力された画像信号にあらかじめ取得したムラ信号の極性と反転した信号を重畳し、パネル本体のムラをキャンセリングするもので、入力信号補正装置１０に対してデムラ回路１４の動作が異なり、分周回路１９の代わりにクロックイネーブル回路３１を有するほかは、入力信号補正装置１０と同様な構成を有する。
入力信号補正装置３０において、クロックイネーブル回路３１は、クロック回路１８で生成された周波数ｆのクロック信号に基づいて、クロック信号の有効・無効を周波数ｆ／Ｎで切り替えるクロックイネーブル信号を生成し、これをデムラ回路１４に出力する。
デムラ回路１４は、図８に示すように、クロック回路１８で生成された周波数ｆのクロック信号で動作するとともに、クロックイネーブル回路３１で生成されたクロックイネーブル信号が入力され、入力信号補正装置１０における場合と同様に、デムラ回路１４には、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡの２周期目である信号Ｒ１，Ｂ２，（Ｇ１＋Ｇ２）／２が、クロックイネーブル信号がＨｉｇｈのタイミング（このとき、クロック信号が有効（イネーブル）となり、クロックイネーブル信号がＬｏｗのときには、クロック信号が無効（ディスイネーブル）となる。）で入力される。デムラ回路１４では、その信号Ｒ１，Ｂ２，（Ｇ１＋Ｇ２）／２がデムラ回路１４に記憶された補正データに基づいて補正されることにより、補正信号ΔＲｏ，ΔＢｏ，ΔＧｏとして信号ΔＲｏ１，ΔＢｏ２，ΔＧｏ１２が生成される。
この入力信号補正装置３０は、周波数ｆのクロック信号で動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて入力信号Ｒｉ，Ｂｉ，Ｇｉが入力される入力回路１２と、周波数ｆのクロック信号で動作するとともに制御信号ＳＥＬ_Ｒが入力され、Ｒのサブピクセルについて、制御信号ＳＥＬ_Ｒに基づいて、入力信号Ｒｉの周期を２倍にして前処理信号ＲｉＡを出力し、又は、入力信号Ｒｉを１／２に縮退させて前処理信号ＲｉＡを出力する拡張／縮退回路１３Ｒと、周波数ｆのクロック信号で動作するとともに制御信号ＳＥＬ_Ｂが入力され、Ｂのサブピクセルについて、制御信号ＳＥＬ_Ｂに基づいて、入力信号Ｂｉの周期を２倍にして前処理信号ＢｉＡを出力し、又は、入力信号Ｂｉを１／２に縮退させて前処理信号ＢｉＡを出力する拡張／縮退回路１３Ｂと、周波数ｆのクロック信号で動作するとともに制御信号ＳＥＬ_Ｇが入力され、Ｇのサブピクセルについて、制御信号ＳＥＬ_Ｇに基づいて、入力信号Ｇｉの周期を２倍にして前処理信号ＧｉＡを出力し、又は、入力信号Ｇｉを１／２に縮退させて前処理信号ＧｉＡを出力する拡張／縮退回路１３Ｇと、周波数ｆのクロック信号で動作するとともにクロック信号の有効・無効を周波数ｆ／２で切り替えるクロックイネーブル信号が入力され、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡを補正して補正信号ΔＲｏ，ΔＢｏ，ΔＧｏを出力するデムラ回路１４と、周波数ｆのクロック信号で動作するとともに制御信号ＳＥＬ_Ｒが入力され、Ｒのサブピクセルについて、制御信号ＳＥＬ_Ｒに基づいて、補正信号ΔＲｏの周期を１／２にして差分信号ΔＲｏＲを出力し、又は、補正信号ΔＲｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＲｏＲを出力する分離／復元回路１５Ｒと、周波数ｆのクロック信号で動作するとともに制御信号ＳＥＬ_Ｂが入力され、Ｂのサブピクセルについて、制御信号ＳＥＬ_Ｂに基づいて、補正信号ΔＢｏの周期を１／２にして差分信号ΔＢｏＲを出力し、又は、補正信号ΔＢｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＢｏＲを出力する分離／復元回路１５Ｂと、周波数ｆのクロック信号で動作するとともに制御信号ＳＥＬ_Ｇが入力され、Ｇのサブピクセルについて、制御信号ＳＥＬ_Ｇに基づいて、補正信号ΔＧｏの周期を１／２にして差分信号ΔＧｏＲを出力し、又は、補正信号ΔＧｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＧｏＲを出力する分離／復元回路１５Ｇと、周波数ｆのクロック信号で動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、入力信号Ｒｉ，Ｂｉ，Ｇｉを遅延させて遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤを出力する遅延調整回路１６と、Ｒ、Ｇ、Ｂの各サブピクセルについて、遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤに差分信号ΔＲｏＲ，ΔＢｏＲ，ΔＧｏＲを加算して出力信号Ｒｏ，Ｂｏ，Ｇｏを出力する加算回路１７とを備え、拡張／縮退回路１３Ｒ，１３Ｂ，１３Ｇのいずれか又は全てにより入力信号Ｒｉ，Ｂｉ，Ｇｉを１／２に縮退させること、及び、デムラ回路１４にクロックイネーブル信号が入力することによって、デムラ回路１４の動作を周波数を入力信号補正装置１０と等価にすることができ、デムラに必要な消費電力を低減させることができる。
また、入力信号補正装置３０においても、拡張／縮退回路１３Ｒ，１３Ｂ，１３Ｇは、拡張回路として機能するか縮退回路として機能するかを制御信号により選択することができ、分離／復元回路１５Ｒ，１５Ｂ，１５Ｇは、分離回路として機能するか復元回路として機能するかを制御信号により選択することができるので、入力信号補正装置３０も入力信号補正装置１０と同様に多様な表示パネルに対応可能である。
以上、本発明を実施するための形態について例示したが、本発明の実施形態は上述したものに限られず、本発明の趣旨を逸脱しない範囲で適宜変更等してもよい。
例えば、入力信号補正装置が適用される表示パネルのパネル本体は、ＲＧＢＧのピクセル構造を有するものに限られず、ＲのサブピクセルとＢのサブピクセルとを含むピクセル及びＧのサブピクセルとＢのサブピクセルとを含むピクセルが組み合わされてなるＲＢＧＢのピクセル構造を有していても、ＧのサブピクセルとＲのサブピクセルとを含むピクセル及びＧのサブピクセルとＲのサブピクセルとを含むピクセルが組み合わされてなるＲＢＲＧのピクセル構造を有していても、Ｒ、Ｇ、Ｂのサブピクセルの数が均等なピクセル構造を有していても、Ｒ、Ｇ、Ｂ以外の他色のサブピクセルを含むピクセル構造を有していてもよい。
また、Ｒ、Ｇ、Ｂのサブピクセルの数が不均等な場合に、少数のサブピクセルの数：多数のサブピクセルの数＝１：２を充足することも必須ではなく、例えば少数のサブピクセルの数：多数のサブピクセルの数＝１：３として、拡張／縮退回路で多数のサブピクセルについての信号を１／２ではなく１／３に縮退させ、分周回路を２分周回路ではなく３分周回路としてもよい。
さらに、拡張／縮退回路の制御信号と分離／復元回路の制御信号とは異なるものであってもよく、縮退回路では加算平均ではなく加重平均等の他の縮退機能を採用してもよく、入力信号の補正は、ムラ補正を目的とするものに限られず、本発明に係る入力信号補正装置はどのような補正を行うものであってもよい。
１０ 入力信号補正装置
１１ 表示パネル
１２ 入力回路
１３Ｒ 拡張／縮退回路
１３Ｂ 拡張／縮退回路
１３Ｇ 拡張／縮退回路
１４ デムラ回路（補正回路）
１５Ｒ 分離／復元回路
１５Ｂ 分離／復元回路
１５Ｇ 分離／復元回路
１６ 遅延調整回路
１７ 加算回路
１８ クロック回路
１９ 分周回路
２０Ｒ 拡張回路
２０Ｂ 拡張回路
２０Ｇ 拡張回路
２１Ｒ 縮退回路
２１Ｂ 縮退回路
２１Ｇ 縮退回路
２３Ｒ 分離回路
２３Ｂ 分離回路
２３Ｇ 分離回路
２４Ｒ 復元回路
２４Ｂ 復元回路
２４Ｇ 復元回路
３０ 入力信号補正装置
３１ クロックイネーブル回路

Claims (5)

  1. Ｒ、Ｇ、Ｂのサブピクセルの数が、少数のサブピクセルの数：多数のサブピクセルの数＝１：Ｎ（Ｎは２以上の整数）で不均等又は均等な表示パネルについて、入力信号を補正する入力信号補正装置であって、
    動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、入力信号が入力される入力回路と、
    動作周波数ｆで動作するとともに第１の制御信号が入力され、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記第１の制御信号に基づいて、前記入力信号の周期をＮ倍にして前処理信号を出力し、又は、前記入力信号を１／Ｎに縮退させて前処理信号を出力する拡張／縮退回路と、
    動作周波数ｆ／Ｎで動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記前処理信号を補正して補正信号を出力する補正回路と、
    動作周波数ｆで動作するとともに第２の制御信号が入力され、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記第２の制御信号に基づいて、前記補正信号の周期を１／Ｎにして差分信号を出力し、又は、前記補正信号の周期を１／ＮにするとともにＮ周期にわたって同一の差分信号を出力する分離／復元回路と、
    動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記入力信号を遅延させて遅延信号を出力する遅延調整回路と、
    Ｒ、Ｇ、Ｂの各サブピクセルについて、前記遅延信号に前記差分信号を加算する加算回路とを備えることを特徴とする入力信号補正装置。
  2. 前記入力回路、前記拡張／縮退回路、前記分離／復元回路及び前記遅延調整回路に入力される動作周波数ｆのクロック信号を生成するクロック回路と、
    前記補正回路に入力される動作周波数ｆ／Ｎのクロック信号を前記動作周波数ｆのクロック信号を分周して生成する分周回路とを備えることを特徴とする請求項１に記載の入力信号補正装置。
  3. Ｒ、Ｇ、Ｂのサブピクセルの数が、少数のサブピクセルの数：多数のサブピクセルの数＝１：Ｎ（Ｎは２以上の整数）で不均等又は均等な表示パネルについて、入力信号を補正する入力信号補正装置であって、
    周波数ｆのクロック信号で動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、入力信号が入力される入力回路と、
    前記クロック信号で動作するとともに第１の制御信号が入力され、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記第１の制御信号に基づいて、前記入力信号の周期をＮ倍にして前処理信号を出力し、又は、前記入力信号を１／Ｎに縮退させて前処理信号を出力する拡張／縮退回路と、
    前記クロック信号で動作するとともに前記クロック信号の有効・無効を周波数ｆ／Ｎで切り替えるクロックイネーブル信号が入力され、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記前処理信号を補正して補正信号を出力する補正回路と、
    前記クロック信号で動作するとともに第２の制御信号が入力され、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記第２の制御信号に基づいて、前記補正信号の周期を１／Ｎにして差分信号を出力し、又は、前記補正信号の周期を１／ＮにするとともにＮ周期にわたって同一の差分信号を出力する分離／復元回路と、
    前記クロック信号で動作し、Ｒ、Ｇ、Ｂの各サブピクセルについて、前記入力信号を遅延させて遅延信号を出力する遅延調整回路と、
    Ｒ、Ｇ、Ｂの各サブピクセルについて、前記遅延信号に前記差分信号を加算する加算回路とを備えることを特徴とする入力信号補正装置。
  4. 前記クロック信号を生成するクロック回路と、
    前記クロックイネーブル信号を前記クロック信号に基づいて生成するクイックイネーブル回路とを備えることを特徴とする請求項３に記載の入力信号補正装置。
  5. 前記補正回路は、前記前処理信号を前記表示パネルのムラを低減させるように補正して前記補正信号を出力することを特徴とする請求項１乃至請求項４のいずれか１項に記載の入力信号補正装置。

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