JP2022044465A - 固体撮像装置及び電子機器 - Google Patents

Abstract

【課題】歪みの発生を抑制する。【解決手段】固体撮像装置は、複数の受光素子が第1方向に沿った列及び第2方向に沿った行として2次元のアレイ状に配置される受光素子アレイを有する第1基板と、前記第1基板に積層し、第3方向において前記受光素子アレイと重なって配置され前記受光素子から出力された前記アナログ信号を処理するアナログ回路を有する第2基板と、を備える。前記受光素子アレイは、前記第2方向に沿った画素分割部により、前記受光素子を備える第1領域と、第2領域と、に分割され、前記アナログ回路は、前記第3方向において前記受光素子アレイと重ならない領域に配置される第1接続部を介して前記第1領域に属する前記受光素子と接続される第1アナログ回路と、前記第3方向において前記受光素子アレイと重ならない領域に配置される第2接続部を介して前記第2領域に属する前記受光素子と接続される第2アナログ回路と、を備える。【選択図】図１

Description

本開示は、固体撮像装置及び電子機器に関する。

従来のCMOS（Complementary Metal-Oxide Semiconductor）素子等の画素をアレイ状に形成した画素アレイを備えるセンサは、所定の素子から順番に信号を取得するため、フレームレートが低いという問題がある。フレームレートを高めるために様々な技術が開発されている。これらの技術においては、フレームレートを高める一方で、フォーカルプレーン歪みの形状が好ましくない場合がある。

これを回避するために、画素アレイを単純な領域に分割することが考えられる。単純に分割すると、画素アレイにおいては隣接するが異なるアナログ回路により処理される複数の画素、すなわち、領域の境界をまたぐように隣接する画素同士は、信号処理のタイミングが異なる信号線により伝播される。信号処理のタイミングが異なることにより、境界をまたぐように隣接する画素同士は、受光するタイミングが他の隣接画素同士と比較して大きく異なることがある。この結果、領域の境界におけるローリングシャッター歪みの原因となりうる。

しかしながら、画素と論理回路を積層させる撮像素子においては、画素の下、例えば、裏面照射型センサにおいては画素の表面側に積層する他の半導体層への接続導線が必要となり、他の回路との親和性が低く、複雑になりがちである。これらの結果、画素サイズの微細化や多画素化には、不向きな一面がある。

特開2013-243781号公報

本開示は、受光素子のアレイに複数の領域を備え、歪みの発生が抑制された固体撮像装置及び電子機器を提供する。

一実施形態によれば、固体撮像装置は、光を光電変換してアナログ信号を出力する複数の受光素子が、第1方向に沿った列及び前記第1方向と交差する第2方向に沿った行として2次元のアレイ状に配置される、受光素子アレイを有する、第1基板と、前記第1基板に積層する第2基板であって、前記第1方向及び前記第2方向に交差する第3方向において、前記受光素子アレイと重なって配置され、前記受光素子から出力された前記アナログ信号を処理する、アナログ回路、を有する第2基板と、を備え、前記受光素子アレイは、前記第2方向に沿った画素分割部により、それぞれが連続する前記受光素子を備える第1領域と、第2領域と、に分割され、前記アナログ回路は、前記第3方向において前記受光素子アレイと重ならない領域に配置される第1接続部を介して前記第1領域に属する前記受光素子と接続される、第1アナログ回路と、前記第3方向において前記受光素子アレイと重ならない領域に配置される第2接続部を介して前記第2領域に属する前記受光素子と接続される、第2アナログ回路と、を備える。

前記受光素子アレイにおいて、前記第2方向に連続する前記受光素子を備える前記行のうち、前記第1方向における1又は複数の前記行を選択する、前記第1方向に沿って複数配置される、第1信号線と、前記第1方向に連続する前記受光素子を備える前記列のうち、前記第2方向における1又は複数の前記列を選択する、前記第2方向に沿って複数配置される、第2信号線と、を備えてもよく、前記第1信号線により選択された前記受光素子が出力する前記アナログ信号を、前記第2信号線を介して伝送して前記アナログ回路により処理し、前記第2信号線は、前記画素分割部において、電気的に切断されてもよい。

前記画素分割部は、前記第１方向において、前記受光素子アレイの中央付近に配置されてもよい。

前記第1接続部は、前記第1領域に属する前記第2信号線と接続し、前記第1領域に属する前記受光素子と、前記第1アナログ回路と、を接続してもよく、前記第2接続部は、前記第2領域に属する前記第2信号線と接続し、前記第2領域に属する前記受光素子と、前記第2アナログ回路と、を接続してもよい。

前記第1接続部及び前記第2接続部は、それぞれ、前記第2方向に沿って少なくとも前記列の数だけ備えられてもよい。

前記第2基板は、前記受光素子から信号を出力する順番を制御する、制御回路、をさらに備えてもよい。

前記制御回路は、前記受光素子アレイにおいて、外側に備えられる前記行から、前記画素分割部へと向かって読み出しの順番を制御する、第1読出モードと、前記受光素子アレイにおいて、前記画素分割部から、外側に備えられる前記行へと向かって読み出しの順番を制御する、第2読出モードと、前記受光素子アレイにおいて、第1方向の一方の端部にある前記行から、他方の端部にある前記行へと向かって読み出しの順番を制御する、第3読出モードと、を選択して制御してもよい。

前記第3読出モードの場合、前記第1アナログ回路と、前記第2アナログ回路は、排他的に駆動してもよい。

前記第2基板は、前記アナログ回路が出力した信号の信号処理を実行する、信号処理回路と、前記信号処理回路の出力に基づいて、露出及びフォーカスを調整するパラメータを算出する、AE/AF処理回路と、をさらに備えてもよく、前記制御回路は、前記AE/AF処理回路の出力に基づいて、前記受光素子の露出及びフォーカスを制御してもよい。

前記制御回路は、前記AE/AF処理回路の出力に基づいて、前記第1読出モード、前記第2読出モード及び前記第3読出モードを切り替えてもよい。

前記制御回路は、前記AE/AF処理回路の出力に基づいて、露出の制御及びフォーカスの制御が完了するまでは、前記第1読出モード又は前記第2読出モードを選択して制御してもよく、露出の制御及びフォーカスの制御が完了した後に、前記第3読出モードを選択して制御してもよい。

前記第2基板は、前記アナログ回路が出力した信号の信号処理を実行する、信号処理回路と、前記信号処理回路の出力に基づいて、物体認識処理を実行する、認識処理回路、をさらに備えてもよく、前記制御回路は、前記認識処理回路の出力に基づいて、前記第1読出モード、前記第2読出モード及び前記第3読出モードを切り替えてもよい。

前記制御回路は、前記認識処理回路の出力に基づいて、前記物体が検知されるまでは前記第1読出モード又は前記第2読出モードを選択して制御してもよく、前記物体が検知された後に、前記第3読出モードを選択して制御してもよい。

前記第1アナログ回路及び前記第2アナログ回路は、前記第2方向に沿った1又は複数の前記行に属する異なる前記画素の前記アナログ信号を、同じタイミングで処理してもよい。

前記第1アナログ回路及び前記第2アナログ回路は、前記アナログ信号をデジタル信号へと変換してもよく、前記第2基板は、前記デジタル信号を処理するロジック回路であって、前記第1アナログ回路及び前記第2アナログ回路に挟まれて配置される、ロジック回路、を備えてもよい。

前記論理回路は、前記画素分割部と前記第3方向において重なるようにメモリを備えてもよい。

複数の前記画素分割部と、複数の領域に分割された前記受光素子アレイの領域及びそれぞれに対応する前記アナログ回路と、を備えてもよい。

前記第2基板は、前記デジタル信号の信号処理を実行する、信号処理回路と、画像情報である前記デジタル信号の画像処理を実行する、画像処理回路と、前記デジタル信号、前記信号処理回路が出力したデータ、前記画像処理回路が出力したデータ、のうち任意のデータを格納する、メモリと、前記信号処理回路が出力したデータ、前記画像処理回路が出力したデータ、及び、前記記憶部に格納されているデータのうち、少なくとも１つの任意のデータ若しくは任意の信号を外部へと出力し、又は、外部からデータ若しくは信号の入力を受け付ける、インタフェースと、を備えてもよい。

一実施形態によれば、電子機器は、上記のいずれかに記載の固体撮像装置を備える。

電子機器は、スマートフォン、タブレット型端末、デジタルカメラ、又は、デジタルビデオカメラであってもよい。

一実施形態に係る固体撮像装置のブロック図。 一実施形態に係る固体撮像装置の各要素の配置を模式的に示す図。 一実施形態に係る固体撮像装置の基板の積層を模式的に示す図。 一実施形態に係る受光素子の接続を模式的に示す図。 一実施形態に係る受光素子の読み出し順番を示す図。 一実施形態に係る受光素子の読み出し順番を示す図。 一実施形態に係る受光素子の読み出し順番を示す図。 一実施形態に係る受光素子の各読出モードにおけるフォーカルプレーン歪みを模式的に示す図。 一実施懈怠に係る固体撮像装置の処理を示すフローチャート。 一実施形態に係る固体撮像装置のブロック図。 一実施懈怠に係る固体撮像装置の処理を示すフローチャート。 一実施形態に係る固体撮像装置の基板の積層を模式的に示す図。 一実施形態に係る受光素子の接続を模式的に示す図。 一実施形態に係る受光素子の接続を模式的に示す図。 一実施形態に係る積層の様子を模式的に示す図。 一実施形態に係る積層の様子を模式的に示す図。 一実施形態に係る積層の様子を模式的に示す図。 一実施形態に係る積層の様子を模式的に示す図。 一実施形態に係る積層の様子を模式的に示す図。

以下、図面を参照して、いくつかの実施形態に係る固定撮像装置について説明する。なお、図面は、説明のためにわかりやすく示すものであり、図面に示される大きさの比率、大小関係、形状等は、現実の実装とは異なることがあるが、図面に限定されるものではない。

(第1実施形態)
図1は、一実施形態に係る固体撮像装置1の機能を示すブロック図である。固体撮像装置1は、例えば、第1基板10と、第2基板20と、を備えて構成される。第1基板10は、光学系12と、受光素子14と、を備える。第2基板20は、信号処理回路22と、制御回路24と、AE/AF処理回路26と、を備える。この他、第2基板20は、例えば、上記の回路と外部に備えられる回路等との間でデータを入出力するためのインタフェースを備えていてもよい。

光学系12は、受光素子14に光を感知するための光路、収差等を補正する系である。光学系12は、例えば、レンズ(仮想的なレンズ等を含む)を備え、適切に受光素子14において光が受光されるように接地される。

受光素子14は、受光した光を光電変換し、アナログ信号を出力する素子を備える。この受光素子14は、例えば、裏面照射型のフォトダイオードを備える。この構成には限られず、受光素子14は、表面照射型の構成であってもよいし、また、フォトダイオードとは異なる素子を備えて構成されてもよい。受光素子14が光電変換により蓄積した電荷は、接続部30を介して第2基板へと送信される。

それぞれの受光素子14には、カラーフィルタが備えられてもよい。カラーフィルタは、例えば、ベイヤ配列等により配置されてもよいし、他の配置であってもよい。カラーフィルタを用いる場合には、後述する信号処理回路22等により、カラーマトリクスを用いた処理を実行してもよい。また、色再現をするためには、フィルタを備える構成ではなく、受光素子14として有機光電変換膜を用いてもよい。

信号処理回路22は、受光素子14が出力する信号を処理する回路である。信号処理回路22は、例えば、ADC(Analog to Digital Converter)を備え、受光素子14が出力するアナログ信号をデジタル信号に変換する。また、ADCの処理に必要となるデジタル信号を生成するDAC(Digital to Analog Converter)、DACから出力された電圧とアナログ信号の電圧とを比較する比較器、比較器からの出力を計数する計数器、計数器からの出力を増幅する増幅器、を備えていてもよい。

信号処理回路22はさらに、このデジタル信号に適切な信号処理、画像処理を実行する回路を備える。信号処理回路は、例えば、受光素子14の出力する信号の補間処理、色調整処理等の画像データを生成する回路を備えていてもよい。画像処理回路は、信号処理回路により生成された画像データについて、種々のフィルタ処理、変形処理等を実行する回路を備えていてもよい。これらの回路は、例えば、デジタル回路により構成されてもよい。

信号処理回路22は、インタフェースを介して適切に処理された信号を外部へと出力してもよい。信号処理回路22は、制御回路、AE/AF処理回路26へと適切に処理された信号を出力する。また、信号処理回路22は、制御回路24からの要求に基づいて、信号処理に関するパラメータ等が制御されるものであってもよい。

制御回路24は、信号処理回路22からの出力及びAE/AF処理回路26からの出力のうち、少なくとも一方に基づいて、光学系12、受光素子14、信号処理回路22及びAE/AF処理回路26のうち少なくとも1つの構成を制御する信号を生成し、出力する。制御回路24は、例えば、露出タイミング、露出時間、画素の読出順番等の制御をする。制御回路24の詳細な動作については、後述する。

AE/AF処理回路26は、信号処理回路22が出力した画像データに基づいて、AE(Auto Exposure)と、AF(Auto Focus)との処理をする信号を出力する。このAE/AF処理回路26の詳細な処理についても、制御回路24の処理とともに後述する。

接続部30は、第1基板10と、第2基板20とを接続する。この接続部30は、例えば、受光素子14と、信号処理回路22と、を接続し、受光素子14が出力するアナログ信号を信号処理回路22へと伝達する。接続部30は、例えば、第1基板10における受光素子14の出力部であるメタル電極と、第2基板20における信号処理回路22への入力部であるメタル電極と、を直接接続する。このメタル電極は、例えばCu電極である。また、接続部30は、制御回路24と、光学系12、受光素子14とを接続する経路を有していてもよい。

以上は、本実施形態に係るアナログ信号及びデジタル信号の伝播についての経路に関する構成を記載したものである。このため、その他の制御に必要な構成は、省略している。第1基板10には、例えば、どの受光素子14からの出力を受け付けるかといった配線等が適切に備えられる。また、第2基板20には、固体撮像装置1の各構成の制御を担う回路等が適切に備えられる。

このように、固体撮像装置1が適切に動作するための構成要素、配線等は、図示しないものを含めて適切に備えられている。

図2は、本実施形態に係る受光素子14及び信号処理回路22、制御回路24、AE/AF処理回路26等を示すアナログ回路と論理回路の配置の一例を示す図である。

第1基板10において、受光素子14は、2次元にアレイ状に配置される。受光素子14は、例えば、第1方向及び第2方向に沿ってアレイ状に配置され、受光素子アレイ140を形成する。それぞれの受光素子14は、例えば、光学系12としてレンズを介して受光し、受光した光の強度等に基づいてアナログ信号を出力するフォトダイオード（PD：Photo Diode）等を備える。

説明において、第2方向に連続した画素を行と呼び、第1方向に連続した画素を列と呼ぶことがある。すなわち、第2方向に連続した受光素子14の群である行が第1方向に複数備えられることにより受光素子アレイ140を形成する。換言すると、第1方向に連続した受光素子14の群である列が第2方向に複数備えられることにより受光素子アレイ140を形成する。

受光素子アレイ140は、第1領域141と、第2領域142と、を備える。第1領域141と、第2領域142と、は、画素分割部143により分割される。画素分割部143は、例えば、受光素子アレイ140を第2方向に沿って横切るように第1方向において中央付近に備えられる。

中央付近とは、例えば、受光素子アレイ140において、第1方向に沿ってn個の受光素子14が備えられる場合に、[n / 2]個目に該当する画素と、[n / 2] + 1個目に該当する画素と、の間に備えられる。ここで、[・]は、床関数である。

なお、これには限られず、正確に中央では無く、図2において受光素子アレイ140の上下いずれかの辺に有意に、又は、有意にではなく偏っていてもよいが、本明細書においては、これらの状態をまとめて、広義の意味で中央付近と記載する。

受光素子アレイ140に隣接するように、第1基板10には接続部30が接続される。この接続部30を介して、第1基板10と、第2基板20と、が相互に接続される。図2においては、接続部30と、それぞれの受光素子14、及び、第2基板20における各回路との接続は示されていないが、適切に金属といった伝導体による配線が配置される。このように、本実施形態においては、第1基板10と第2基板20との間において、受光素子14の下に接続部30が備えられない構成とすることができる。

接続部30は、図2に示すように、例えば、それぞれの領域(第1領域141、第2領域142)に属する受光素子14において、列ごとに備えられる。また、第2基板20上の回路からの制御信号等を第1基板10上へと伝播するために、行ごとに備えられてもよい。この第2基板20から第1基板10へと接続する接続部30は、図2に示すように、行ごとに備えられる必要はなく、光学系12及び受光素子14に対する処理を適切に実現できるのであれば、さらに多くの個数が備えられてもよいし、より少ない個数が備えられてもよい。

第2基板20は、上述の信号処理回路22、制御回路24、AE/AF処理回路26を構成するアナログ回路200と、ロジック回路210を備える。破線は、第1基板10に受光素子アレイ140が備えられる範囲を積層された状態において第2基板20に投影する領域である。

第2基板20において、アナログ回路200は、例えば、受光素子アレイ140が積層状態において対応する第1基板10上に存在する領域の両端に備えられる。アナログ回路200は、このように、受光素子アレイ140が備えられる範囲の両端付近に備えられる。

アナログ回路200は、第1アナログ回路201と、第2アナログ回路202と、を備える。この第1アナログ回路201と、第2アナログ回路202と、は、それぞれが接続部30と隣接するように備えられ、接続部30を介して受光素子14から出力されたアナログ信号を受信しやすいように配置される。

第1アナログ回路201と、第2アナログ回路202は、それぞれがアナログ回路として動作する。第1アナログ回路201は、接続部30を介して第1領域141に属する受光素子14からのアナログ信号を取得し、第1領域141に属するそれぞれの受光素子14の受光強度に基づいたデジタル信号を生成する。

同様に、第2アナログ回路202は、接続部30を介して第2領域142に属する受光素子14からのアナログ信号を取得し、第2領域142に属するそれぞれの受光素子14の受光強度に基づいたデジタル信号を生成する。このように、アナログ回路200は、例えば、受光素子14が出力するアナログ信号を画素ごとのデジタル信号へと変換して出力する。

第1アナログ回路201と、第2アナログ回路202とは、例えば、排他的に動作する。第1アナログ回路201と、第2アナログ回路202とが変換したデジタル信号は、ロジック回路210へと出力される。

ロジック回路210は、例えば、画素ごとのデジタル信号により構成される画像データに対して、適切な信号処理及び画像処理を実行する。すなわち、図1における信号処理回路22は、例えば、このアナログ回路200とロジック回路210とに亘り構成される種々の回路の集合のことであってもよい。

ロジック回路210は、さらに、画像処理された画像データに基づいて制御信号を生成する制御回路24、及び、画像データと制御信号とに基づいてAE/AF処理を実行する、AE/AF処理回路26とを備えて構成される。

ロジック回路210に備えられる制御回路24から出力された制御信号は、ロジック回路210に隣接して配置される接続部30を介して第1基板10へと伝播される。また、上述したように、図示しない適切な配線、インタフェースが第2基板20に備えられてもよい。

このように、2つに分割して配置されるアナログ回路200に対し、ロジック回路210は、アナログ回路200に挟まれるように、1つの領域として構成することができる。ロジック回路210をアナログ回路200の間に配置することにより、第1基板10のそれぞれの領域に属する受光素子14から出力された信号を処理するタイミングの制御が容易になる。特に、第1領域141と第2領域142に属する受光素子14の出力を同じタイミングで処理する場合に、同期をとりやすい構成とすることができる。また、半導体基板におけるレイアウトの効率を向上させるという効果もある。

ロジック回路210内には、例えば、点線部を挟むようにSRAM(Static Random Access Memory)等のメモリが備えられてもよい。すなわち、SRAMを1領域にまとめて備える構成とすることも可能である。

SRAM等のメモリを1領域にまとめることにより、メモリへの書込、又は、メモリからの読出の処理タイミング等の制御を、この領域が2以上に分割されている場合よりも容易に実行することができる。

図3は、第1基板10と第2基板20とが積層された状態において、受光素子アレイ140とアナログ回路200、ロジック回路210との位置を模式的に示す図である。この図3に示すように、受光素子アレイ140と、アナログ回路200と、は、受光素子アレイ140の第1方向の両端付近において重なるように積層される。

接続部30は、この受光素子アレイ140の周辺部において、受光素子14と、アナログ回路200と、を第3方向に沿って接続するように配置される。また、同様に、受光素子アレイ140の周辺部において、ロジック回路210と、受光素子14と、を第3方向に沿って接続するように配置される。画素分割部１４３の周辺と、回路分割部２２３の周辺とを接続するように配置される。

第1アナログ回路201と第2アナログ回路202は、接続部30により接続された受光素子14からのアナログ信号を受信し、適切な処理を実行する。後述するように、例えば、第1アナログ回路201と第2アナログ回路202の第１方向において挟まれるように、ロジック回路210(デジタル回路)が備えられる。

次に、受光素子14と、アナログ回路200との接続について詳しく説明する。

図4は、本実施形態に係る受光素子アレイ140における配線の一例を示す図である。この図4における配線を介して、第1基板10に備えられる受光素子14が出力するアナログ信号が第2基板20に備えられるアナログ回路200へと伝達される。なお、この図４においては、画素分割部143の上下において他の画素よりも間隔が広く描かれているが、これは、説明のためであり、実際には、他の画素間と同等の間隔を有していていてもよい。

第1基板10において、受光素子アレイ140には、複数の第1信号線16と、複数の第2信号線181、182と、が備えられる。同じ列に係る第2信号線181、182は、画素分割部143の周辺において、電気的に切断される。すなわち、第1領域141に属する受光素子14と接続される第2信号線181と、第2領域142に属する受光素子14に接続される第2信号線182は、第1基板10においては電気的に接続されない。

また、受光素子アレイ140の第1方向における端部の周辺において、接続部30として、複数の第1接続部301と、第2接続部302と、が備えられ、受光素子14は、第2信号線181、182と、これらの接続部を介して第2基板20のアナログ回路200と接続される。より具体的には、第1領域141に属する受光素子14は、第2信号線181と第1接続部301を介して第1アナログ回路201へと接続され、第2領域142に属する受光素子14は、第2信号線182と第2接続部302を介して第2アナログ回路202へと接続される。

第1信号線16は、受光素子アレイ140のうちいずれの行における受光素子14から出力されたアナログ信号を処理するかを選択する配線である。第1信号線16は、例えば、受光素子14と接続される領域外において行選択回路と接続され、この行選択回路からの信号により、アナログ回路200へとアナログ信号を出力する行を選択する。このため、第2方向に沿った第1信号線16は、第2方向において少なくとも行数分だけ配置される。

第1信号線16により選択された行単位の受光素子14は、それぞれに対応する第2信号線181、182を介して第1接続部301又は第2接続部302へと伝達される。第1方向に沿った第2信号線181、182は、それぞれの列に対して少なくとも1つずつ、すなわち、第1方向において少なくとも列数分配置される。同様に、第1接続部301及び第2接続部302は、それぞれ、第2方向に沿って、少なくとも列数分備えられる。そして、第1接続部301、第2接続部302は、受光素子14から出力されたアナログ信号を第1アナログ回路201、第2アナログ回路202へとそれぞれ出力し、アナログ信号の処理が実行される。

受光素子アレイ140において、受光素子14から出力されたアナログ信号の処理、すなわち、受光素子14の読出順番は、例えば、3通りの読出モードを切り替えて実行される。以下、3通りの読出順番について説明する。

[第1読出モード]
図5は、第1読出モードについて示す図である。第1読出モードは、受光素子アレイ140において、受光素子14の第1方向の双方の端部から順番に画素分割部143方向へと向かうように行ごとに読み出しが実行される。これらの上下からの読み出しは、それぞれ並行して実行される。

まず、一番下の行及び一番上の行に属する受光素子14について処理が実行される。これらの処理が終了すると、それぞれ、下から2行目及び上から2行目に属する受光素子14について処理が実行される。この処理は、画素分割部143に到達するまで繰り返される。

この場合、第2基板20において、第1アナログ回路201と、第2アナログ回路202は、それぞれ第1領域141に属する受光素子14、第2領域142に属する受光素子14についてのアナログ信号を並行してデジタル信号へと変換してもよい。すなわち、第1アナログ回路201と第2アナログ回路202は、同じタイミングでそれぞれに対応する領域に属する受光素子14から出力されたアナログ信号をデジタル信号へと変換する。

[第2読出モード]
図6は、第2読出モードについて示す図である。第2読出モードは、受光素子アレイ140において、受光素子14の第1方向において画素分割部143に隣接する画素からそれぞれの端部へと向かう方向に行ごとに読み出しが実行される。これらの中央周辺から上下への読出は、それぞれ並行して実行される。

まず、画素分割部143の第1方向下方にある行及び第1方向情報にある行に属する受光素子14について処理が実行される。これらの処理が終了すると、それぞれ画素分割部143から2行目に属する受光素子14についての処理が実行される。この処理は、受光素子アレイ140の第1方向端部にある受光素子14に到達するまで繰り返される。

この場合、上記と同様に、第2基板20において、第1アナログ回路201と、第2アナログ回路202は、それぞれ第1領域141に属する受光素子14、第2領域142に属する受光素子14についてのアナログ信号を並行してデジタル信号へと変換してもよい。すなわち、第1アナログ回路201と第2アナログ回路202は、同じタイミングでそれぞれに対応する領域に属する受光素子14から出力されたアナログ信号をデジタル信号へと変換する。

[第3読出モード]
図7は、第3読出モードについて示す図である。第3読出モードは、受光素子アレイ140において、受光素子14の第1方向における一方の端部の行に属する受光素子14から他方の行に属する受光素子14へと順番に読み出しが実行される。

例えば、最初に、図7における一番下1行に属する受光素子14について処理が実行される。それぞれの受光素子14から出力されたアナログ信号は、第1アナログ回路201において、並列して信号処理が実行される。次に、1つ上の行、すなわち、下から2行目について、同様に処理が実行される。この処理は、例えば、行方向の同期信号により、行選択回路から下から順番に行が選択されることにより実行される。

画素分割部143をまたぐ2行についても同様であり、図7において画素分割部143のすぐ下にある行の処理が終了すると、画素分割部143のすぐ上にある行の処理が実行される。この場合、第1領域141に属する受光素子14は、第2信号線181及び第1接続部301を介して第1アナログ回路201へと信号が伝達されるのに対し、第2領域142に属する受光素子14は、第2信号線182及び第2接続部302を介して第2アナログ回路202へと信号が伝達される。この後も、行方向の同期信号に基づいて、第2領域142の下側から上側へと走査が逐次的に実行される。

この場合、第2基板20において、第1アナログ回路201と、第2アナログ回路202は、それぞれ第1領域141に属する受光素子14、第2領域142に属する受光素子14についてのアナログ信号をシーケンシャルにデジタル信号へと変換する。すなわち、この場合、第1アナログ回路201と、第2アナログ回路202とは、画素分割部143をまたぐ行の処理の瞬間を除き、排他的に信号の変換を実行する構成とすることができる。

このため、第1アナログ回路201と、第2アナログ回路202は、画素分割部143をまたぐタイミングを除き、排他的に電源供給を停止してもよい。ロジック回路210についても同様であり、第1アナログ回路201からの信号と、第2アナログ回路202からの信号を処理している回路が異なる回路である場合には、使用しない回路については、排他的に電源供給を停止してもよい。このように電源供給を停止することにより、電力消費の削減を実現できる。

上記のいずれの読み出し方法も、画素分割部143の上下の受光素子14からの信号を読み出しのタイミングが略一致する。このため、画像、映像の中央部で歪みの状態が大きく変化することなく、違和感の少ない画像データを生成することが可能となる。また、以上の読み出し方法は、当該読み出し方法により常時読み出してもよいし、ユーザがモードを切り替えてもよいし、又は、自動的に読み出し方法を切り替えてもよい。

行選択は、例えば、行選択回路が選択する行に対応する第1信号線16に同期信号に基づいて選択信号を印加することにより実行される。この選択信号により、選択された行に属する受光素子14の信号出力部と、第2信号線181、182の通電状態を制御することにより、アナログ信号を適切なアナログ回路200へと出力する。通電状態の制御は、例えば、ゲートが第1信号線16に接続され、ドレイン、ソース(或いは、ソース、ドレイン)がそれぞれ受光素子14と第2信号線181、182とに接続されるMOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor)により実行される。これには限られず、他の手法により、第1信号線16を介した信号により駆動されるスイッチ等により通電状態が形成されてもよい。

以上のように、第1基板10に備えられる受光素子アレイ140の領域を中央付近で分割し、積層される第2基板20において重なるように第1方向の両端部にアナログ回路200を配置することにより、第2信号線181、182における受光素子14から出力された信号の伝達経路を短くすることが可能となる。本実施形態による接続部30の配置によれば、従来の接続部30の配置を大きく変えることなく回路をチップ上に容易に実装することが可能である。

伝達経路を短くすることから、第2信号線181、182の負荷容量を下げることが可能となる。この結果、固体撮像装置1として、アナログ信号処理の低電力化及び高フレームレート化を実現することができる。この高速化及び受光素子アレイ140全体にわたって連続的に行を処理することにより、フィールドプレート歪みもまた、抑制することが可能となる。

また、ロジック回路210を第2基板20の一領域にまとめて配置することが可能であるので、集中的な電源、接地配線による電源品質の均一化を図ることができる。同様に、ロジック回路210を一領域に形成できるため、制御信号生成の集中配置を実現でき、これに伴い、制御信号配線の等長化、及び、最短化をも実現できる。これは、制御信号に係る配線だけではなく、読み出し信号の配線についても同様である。

上記に挙げた3つの読み出し方法を自動的に切り替える例について、以下説明する。例えば、デジタルカメラ等においては、撮影する前に撮影対象に関する撮像信号に基づいて露出調整をしたり、オートフォーカスをしたり、また、ディスプレイに表示させて確認することが可能である。このような撮影前の状態においては、フレームレートを高めることが、歪みの発生を高精度に補正することよりも望まれる。

そこで、このような撮影前のAE、AF制御においては、より高フレームレートである第1読出順番又は第2読出順番を用い、高精度な画像の取得が必要となる撮影時等、また、静止物を撮影する場合等には、フレームレートを高く維持しつつもフォーカルプレーン歪みをより抑制する第3読出順番により読み出しを実行する。

図8は、上記に説明したそれぞれのモードにおけるフォーカルプレーン歪みを模式的に示す図である。左図は、第1読出モード、真ん中の図は、第2読出モード、右図は、第3読出モードにそれぞれ対応するフォーカルプレーン歪みを示す。この図8では、例えば、右側に移動している第1方向において受光素子14の全ての領域をカバーする矩形状の物体を撮像した様子を示す。点線は、取得された画像における画素分割部143を示す線分である。

図に示すように、第1読出モードにおいては、矩形の物体は、中央付近である画素分割部143に近づくにしたがって、タイミングが遅れて撮像される。このため、画素分割部143に近づくにつれて物体が右に歪む。

第2読出モードにおいては、第1読出モードとは逆に、矩形の物体は、第1方向の端部に近づくにしたがって、タイミングが遅れて撮像される。このため、画素分割部143から端部(上下)へと近づくにつれて物体が右に歪む。

第3読出モードにおいては、第1読出モード、第2読出モードとは異なり、単調にずれが発生するように画像が歪む。第3読出モードは、第1読出モード及び第2読出モードに比べて撮像時間が2倍、すなわち、フレームレートが1 / 2となるが、一方で、画素分割部143における画像の歪みの方向が変化しない。このため、人間にとって、第3読出モードにより撮像された画像は、他の読出モードと比較して自然な印象を与える。

図9は、固体撮像装置1がこのような方法で撮影する処理を示すフローチャートである。

まず、制御回路24は、読出モードとして、第1読出モード又は第2読出モードを設定する(S100)。この2つのモードは、画素分割部143により分割される2つの領域についての受光素子14からの信号を同じタイミングにおいてそれぞれ処理するので、第3読出モードよりもフレームレートを2倍程度に向上することができる。一方で、図8に示すように画素分割部143で折り返すようなフォーカルプレーン歪みを生じさせる。このため、高速でAE/AFを処理する初期の段階においては、第3読出モードよりも高速に読出が可能である第1読出モード又は第2読出モードを設定する。

次に、制御回路24は、撮影条件を制御する(S102)。この制御は、初期値として設定されている撮影パラメータ等を用いて設定されてもよい。また、照度計等の情報が利用できる場合には、当該情報に基づいて露出、フォーカス等のパラメータを設定してもよい。

次に、制御回路24は、設定された撮影条件に基づいて、撮影し、信号処理回路22により、信号処理を実行する(S104)。信号処理回路22は、制御された撮影条件により受光素子14が受光して出力したアナログ信号の信号処理、画像処理を実行する。ディスプレイ等の表示部が固体撮像装置1に備えられる場合には、当該ディスプレイ等に処理された画像を表示させてもよい。

次に、AE/AF処理回路26は、信号処理回路22が出力した画像データに基づいて、AE/AF処理を実行する(S106)。AF/AE処理は、取得された画像データに基づいて実行される。

AE/AF処理回路26は、例えば、画像中の輝度情報の統計を算出することにより、AEの設定をしてもよい。AE/AF処理回路26は、例えば、白抜け画素が多いと判断した場合には、露出を減少させてもよいし、逆に、黒つぶれ画素が多いと判断した場合には、露出を増加させてもよい。

AE/AF処理回路26は、例えば、画像中のコントラストの検出をし、このコントラストが高くなるようにAFの設定をしてもよい。また、別の例として、AE/AF処理回路26は、空間周波数の高周波成分が高くなるようにAFの設定をしてもよい。

このAE、AFの各処理は、例えば、所定領域内における画素値の統計情報に基づいて実行されてもよい。所定領域は、例えば、画像全体としてもよいし、画像の中央付近の領域としてもよい。また、ユーザが領域を設定できる形態としてもよい。

これらの処理は、撮影前のタイミングにおいて自動で所定間隔のタイミングにおいて行われてもよいし、ユーザのインタフェースを介してのAE/AFロック要求に基づいて、実行されてもよい。例えば、固体撮像装置1が備えられるデジタルカメラ等の電子機器におけるシャッターボタンの半押し等により、ロック要求を受け付けてもよい。

AE/AF処理回路26は、このように算出されたAE、AFに関するパラメータを制御回路24へと出力する。また、適切な露出、フォーカスである場合には、その旨を制御回路24へと出力する。AE/AF処理回路26は、例えば、上記に示した露出、フォーカスに関する統計値に基づいて、適切なAE、AFのパラメータが設定されているか否かを判断し、制御回路24へと出力する。また、AE/AF処理回路26は、単純にパラメータを送信するだけでもよく、この場合、制御回路24が、適切にパラメータが設定されているか否かを判断してもよい。

次に、制御回路24は、AE/AF処理回路26からの出力に基づいて、適切なAE/AF等のパラメータが設定されているか否かを判断する(S108)。

制御が完了していないと判断された場合(S108:NO)には、S102からの処理を繰り返す。この場合、S102の処理において、制御回路24は、AE/AF処理回路26が出力に基づいてパラメータを設定し、光学系12、受光素子14、及び、信号処理回路22、AE/AF処理回路26の制御を実行する。

制御回路24は、光学系12、受光素子14に対しては、例えば、露出時間、ピントの調整の制御信号を送信する。また、制御回路24は、信号処理回路22、AE/AF処理回路26に対しては、次の制御タイミングまでの間に使用するパラメータを送信することにより、受光素子14が出力した信号に対する処理についてのパラメータを制御する。

この後に、撮影と、AE/AF処理が実行される(S104、S106)。

制御が完了していると判断された場合(S108:YES)には、制御回路24は、読出モードを第3読出モードに設定する(S110)。この第3読出モードに設定することにより、上述したように、フレームレートは、第1読出モード、第2読出モードよりも下がるものの、フォーカルプレーン歪みが人間にとって他のモードよりも自然となるような画像を取得するモードへと移行する。

次に、制御回路24からの要求に基づいて、撮影、信号処理が実行される(S112)。光学系12及び受光素子14は、適切に設定された露出、フォーカス等に関するパラメータにより、第3読出モードで撮像する。信号処理回路22は、制御回路24から取得したパラメータに基づいて、信号処理、画像処理等の種々の処理を実行する。

次に、信号処理回路22は、適切な箇所に画像データを出力する(S114)。例えば、信号処理回路22は、固体撮像装置1の内部又は外部にあるメモリに画像データを格納する。また、同じタイミングにおいて、ディスプレイ等の表示部がある場合には、当該画像データを表示してもよい。

次に、制御回路24は、撮像処理が完了下か否かを判断する(S116)。この判断は、ユーザからの指示に基づいて実行されてもよい。処理が完了していない、例えば、ユーザが撮影を継続する場合(S116:NO)には、再度S100からの処理を繰り返す。この場合、初期値としてS112、S114に設定されたパラメータを用いて、S100～S106の処理を実行してもよい。

以上のように、図9に示すフローチャートにしたがって固体撮像装置1が処理をすることにより、高速に適切なAE、AFの設定をするとともに、歪みが自然である高精度な画像を取得することが可能となる。

(第2実施形態)
図10は、第2実施形態に係る固体撮像装置1の構成を示すブロック図である。固体撮像装置1は、第1実施形態における固体撮像装置1のAE/AF処理回路26の代わりに、認識処理回路28を備える。なお、本図は一例として示したものであり、さらにAE/AF処理回路26を備え、上記のAE/AF処理をも実行する構成であってもよい。

認識処理回路28は、例えば、図2におけるロジック回路210の一部として備えられる。この認識処理回路28は、例えば、訓練済の機械学習モデルを用いて種々の認識処理を実行する。

例えば、認識処理回路28は、人間の顔を認識し、当該顔の領域を抽出する。人間の顔に限られず、認識処理回路28は、所定の物体を検出して認識してもよい。AE/AF処理回路26をさらに備える構成として、人物の顔を検出し、当該検出した顔を含む所定の大きさ、形状の領域において、AE、AFの制御をするためのパラメータを算出してもよい。この場合、顔の領域をフレームごとに検出して追跡をしてもよい。

人物の顔を認識するタイミングにおいて、表情を読み取ってもよい。そして、読み取った表情が笑顔であるタイミングで撮像を行う制御を、制御回路24が実行してもよい。また、上記において、人物の顔を被写体としたが、これには限られず、任意のものを被写体として設定することが可能である。

図11は、本実施形態に係る固体撮像装置1の処理を示すフローチャートである。同じ符号が付してある処理については、前述の実施形態と同様であるので詳しい説明は省略する。

AE/AFの制御が完了後(S108:YES)、認識処理回路28は、信号処理回路22が出力した画像データに対して認識処理を実行する(S118)。認識処理は、例えば、訓練済のニューラルネットワークモデルに画像データを入力することにより実行される。なお、ニューラルネットワークモデルを用いずに、ルールベース等の処理により認識処理を実行してもよい。

次に、認識処理回路28は、所定の物体が認識、検知されたか否かを判断する(S120)。検知されていない場合(S120:NO)、S104からの処理を繰り返す。なお、点線の矢印で示すように、認識処理を所定回数、又は、所定時間の間繰り返し実行してもよい。その後、認識がさらにできないようであれば、S104からの処理を繰り返してもよい。

認識処理回路28が物体を検知すると、制御回路24は、固体撮像装置1の処理モードを、第3読出モードに遷移させる(S110)。

次に、制御回路24は、認識処理回路28の検知結果に基づいて、ROI(Region of Interest)の制御を実行する(S122)。このROIの制御により、被写体が移っている領域を追跡してもよい。また、ROI内の統計情報に基づいて、AE、AFの処理を実行してもよい。

その後は、前述の実施形態と同様に、画像を取得、出力して、処理を終了する。

なお、上記においては、認識処理を必須のものとしたが、これには限られない。例えば、固体撮像装置1は、認識処理回路28を備える状態であっても、認識処理を実行しないことを選択してもよい。固体撮像装置1は、物体が検知できない状態であっても、設定されているAE、AFに基づいて、ユーザからの要求により、そのタイミングで設定されているパラメータに基づいて撮像、信号処理等の処理を実行してもよい。

以上のように、本実施形態によれば、第2基板20に備えられるロジック回路210内において認識処理を実行してもよい。この認識処理をすることにより、被写体の画像データをよりよい状態で取得するとともに、ユーザビリティを向上させることも可能となる。固体撮像装置1は、認識処理を実行する間は、高速に被写体を検知するべくフレームレートの高いモードで読出を実行し、認識が完了後にはフォーカルプレーン歪みが不自然とならないように、高精度の画像を取得するモードへと切り替えることが可能となる。

上記においては、認識処理回路28は、所定の物体を検出するものとしたが、これには限られない。例えば、動きを検知するようなイベントドリブンのような動作を実現してもよい。

また、上記においては、AE/AF処理回路26が備えられる場合について説明したが、AE/AF処理回路26は、必須の構成ではない。この場合、認識処理回路28が認識した結果に基づいて、制御回路24が種々の制御、例えば、読出モードの切り替えを実行してもよい。

なお、認識処理回路28は、訓練済のモデルを用いて認識するとしたが、これには限られない。例えば、認識処理回路28は、認識の結果に基づいて、又は、ユーザからの指示に基づいて、認識結果の精度を向上すべく機械学習を実行してもよい。この機械学習は、例えば、固体撮像装置1が撮影をしていないタイミングに実行されるものであってもよい。

(第3実施形態)
前述した実施形態においては、画素分割部143が1つ備えられる構成であったが、これには限られない。すなわち、受光素子アレイ140は、より多くの領域に分割されてもよい。これに伴い、アナログ回路200もより多くの領域に分けて実装されてもよい。

図12は、本実施形態に係る受光素子アレイ140とアナログ回路200との積層状態を示す図である。受光素子アレイ140には、3つの画素分割部143A、143B、143Cが備えられる。

受光素子アレイ140は、画素分割部143Cにより、大きく2つの領域に分割される。これらの領域は、画素分割部143Aにより、第1領域141Aと、第2領域142A、及び、画素分割部143Bにより、第1領域141Bと、第2領域142B、に分割される。このように、受光素子アレイ140は、例えば、4つの領域に分割される。

前述した実施形態と同様に、第2方向に連続する受光素子14、すなわち、同じ行に属する画素に対しては、1つの第1信号線が配置される。これに対して、141A、142A、141B、142Bの各領域に属する第1方向に連続する受光素子14に接続される第2信号線は、それぞれの領域で前述した実施形態と同様に切断され、各接続部を介してアナログ回路200へと出力される。すなわち、図12の例においては、各列において、4本の第2信号線が備えられる。

図13は、本実施形態に係る受光素子アレイ140の概略を示す図である。受光素子アレイ140は、画素分割部143A、143B、143Cにより、領域141A、142A、141B、142Bに分割される。分割されたそれぞれの領域には、同じ行に属する受光素子14からの出力をするか否かを選択する第1信号線16が、受光素子14が存在する行数分備えられる。図4と同様に、画素間の間隔は、画素分割部をまたぐ箇所において広くなっているが、説明のためであり、実際には他の画素間の間隔と同等の間隔を有していてもよい。

一方で第2信号線は、領域ごとに同じ列に属する受光素子14から出力が接続され、異なる領域同士において切断されるように備えられる。例えば、領域141Aに配置される複数の第2信号線181Aは、それぞれの列に属する受光素子14を接続する。一方で、他の領域142A、141B、142Bの第2信号線182A、181B、182Bとは電気的に接続されないように備えられる。

それぞれの信号線は、接続部により第2基板20と接続される。例えば、第1領域141Aにあるそれぞれの第2信号線181Aは、第1接続部301Aを介して第1アナログ回路201に接続される。他も同様であり、第2領域142Aの第2信号線182Aは、第2接続部302Aを介して第2アナログ回路202と接続される。また、図の上側も下側と同じく、の第1領域141Bの第2信号線181Bは、第1接続部301Bを介し、第3アナログ回路203と接続され、第2領域142Bの第2信号線182Bは、第2接続部302Bを介し、第4アナログ回路204と接続される。

受光素子アレイ140は、このように、複数の画素分割部143により、複数の領域に分割されてもよい。図13に示すように、それぞれの領域において第2信号線及び接続部が独立して備えられ、第2基板20のアナログ回路200とそれぞれが接続される。

図12に戻り、第2基板20の説明をする。図12において接続部30が備えられる領域において、それぞれアナログ回路が備えられる。例えば、第2基板20は、第1アナログ回路201と、第2アナログ回路202と、第3アナログ回路203と、第4アナログ回路204と、を備える。

それぞれのアナログ回路200は、前述した実施形態と同様に、積層された状態において、第1アナログ回路201と第4アナログ回路204が第3方向に受光素子アレイ140の第1方向における端部に備えられ、さらに、画素分割部143と重なるように第2アナログ回路202と第3アナログ回路203が配置される。それぞれの回路の構成は、図5と同等のものであるので詳細は、省略する。なお、第2アナログ回路202と、第3アナログ回路203とは、明確には区別される必要はなく、それぞれの領域に属する受光素子14から出力された信号を適切に処理できるのであれば、一体として形成されていてもよい。

これらのアナログ回路は、上述したように、第1読出モード及び第2読出モードにおいては、全てが起動する。一方で、第3読出モードにおいては、アナログ信号を出力する受光素子14似合わせて、不要なアナログ回路は、電源をオフ状態としてもよい。

このような積層においては、前述の実施形態では備えられなかった、受光素子14の下の一部の領域、より具体的には、画素分割部143の周辺において、図13に示すように接続部302A、301Bが備えられる必要がある。

ロジック回路210A、210Bは、例えば、図において第1アナログ回路201と第2アナログ回路202との間、及び、第3アナログ回路203と第4アナログ回路204との間にそれぞれ配置されてもよい。

以上のように、受光素子アレイ140の分割数を増やすことが可能である。このように分割数を増やすことにより、受光素子14の下方に接続部30を備えなくてはならない一方で、第2信号線の負荷をさらに下げることが可能となり、さらなる高速化及び低消費電力化を実現することが可能となる。

(第4実施形態)
前述の各実施形態においては、1列に1つの第2信号線が備えられるものとしたが、これには限られない。例えば、一列に属する受光素子14において、複数の第2信号線が備えられていてもよい。複数の第2信号線には、それぞれに対して接続部が備えられていてもよい。

図14は、本実施形態に係る画素アレイ、第2信号線、接続部の概略を模式的に示す図である。本図においては、画素と配線、接続部等が全て平面上に描かれているがこれには限られない。例えば、画素が上面にあり、その第3方向下方において、配線が備えられ、当該配線と接続部とが第1基板10内で接続する構成であってもよい。

受光素子アレイ140には、受光素子14が複数備えられる。複数の第2信号線181、182は、同じ列に属する受光素子14の出力がそれぞれ接続されるように備えられる。前述の実施形態とは異なり、各列の間には、複数の第2信号線181、182が備えられる。なお、説明のため、第1信号線は、図示していないが図4等と同様に備えられている。

例えば、受光素子14の列と列の間には、それぞれ12本の第2信号線181、182が備えられていてもよい。この場合、第1方向に沿った12個以下の受光素子14から出力されるアナログ信号が並行して第2基板20のアナログ回路200へと出力されてもよい。すなわち、12行以下の行に属する受光素子14について同じタイミングで並行してアナログ信号の処理を実行することができる。言い換えると、複数行に属する受光素子14の信号を同じタイミングでアナログ回路200へと出力することが可能である。

図示しない第1信号線は、この12個以下の行を同じタイミングで指定する。図において、受光素子14から接続される配線と、第2信号線が黒点で示されている箇所は、電気的に接続される箇所であり、黒点がない箇所は、電気的に接続されていない箇所である。例えば、受光素子14からの配線と、第2信号線とが交差する点において、スイッチを備えておき、第1信号線が適切にこれらのスイッチの状態を切り替えることにより、アナログ信号の処理をする受光素子14を選択することが可能となる。

以上のように、複数の行について同じタイミングでアナログ信号を出力することもの可能である。

(接続部の実装例)
図1の固体撮像装置1のチップ構造について説明する。前述のように、固体撮像装置1は、第1基板10と第2基板20とを積層した積層体である。第1基板10、第2基板20は、ダイと呼ばれることもある。例えば、図2においては、第1基板10、第2基板20は、矩形状であるが、具体的な形状及びサイズについては任意である。また、第1基板10と第2基板20は、同じサイズでもよいし、互いに異なるサイズでもよい。

第1基板10には、図4等に示される受光素子アレイ140が配置される。また、第1基板10には、光学系12の少なくとも一部がオンチップで実装されてもよい。

第2基板20には、アナログ回路200と、ロジック回路210と、が少なくとも備えられ、その他必要となる回路、例えば、インタフェース回路等も備えられる。例えば、上記で説明した行選択信号、同期信号等のタイミングを図るクロック信号を出力するクロック生成回路等が備えられてもよい。また、各回路の包括的又は部分的な制御を行う制御回路が備えられてもよい。

第1基板10と第2基板20の貼り合わせの具体的形態として、第1基板10と第2基板20を、例えば、ウエハから切り出して個片化した後に、上下に重ねて張り合わされる、所謂CoC(Chip on Chip)方式を採用してもよい。あるいは、第1基板10と第2基板20の一方(例えば、第1基板10)をウエハから切り出して個片化した後、個片化した第1基板10を個片化前の第2基板20に貼り合わせる、所謂CoW(Chip on Wafer)方式を採用してもよい。あるいは、第1基板10と第2基板20をウエハの状態で貼り合わせる、所謂WoW(Wafer on Wafer)方式を採用してもよい。

第1基板10と第2基板20の接合には種々の接合方法を用いてもよい。例えば、プラズマ接合等を用いることができる。

第1基板10と第2基板20の接合において、第1基板10と第2基板20とを電気的に接続する、接続部には、特に、以下の図で示すような接合を用いてもよい。なお、細かい回路の状態においては示さず、接続部の接続についてのみ示している。このため、図においては、種々の回路の要素等の描画は省略している。また、第2信号線181について記載するが、第2信号線182、・・・、等についても同様である。

図15は、接続部の一例を示す図である。以下の図においては、第2信号線181が存在する領域において、例えば、アナログ回路200と、第2信号線181とが接続される様子を示す。光学系12により集光された光を光電変換する受光素子14は、第2信号線181で接続される。第2信号線181は、例えば、マイクロバンプを備えて形成される接続部30と接続され、アナログ回路200と接続される。例えば、受光素子14側と、アナログ回路200側の双方にマイクロパッドを形成し、これらのマイクロパッド同士をマイクロバンプで接続する。

図16は、接続部の別の例を示す図である。接続部30は、例えば、図に示すように、マイクロパッドにより接続されてもよい。図15におけるマイクロバンプを介さずに、第基1板10と第2基板20とを接続することにより、直接マイクロパッドにより接続してもよい。

図17は、接続部の別の例を示す図である。接続部30は、例えば、ビアホールを形成し、当該ビアホールと、第2信号線181とアナログ回路200とのコンタクトを取ることにより、受光素子14とアナログ回路200とを接続させてもよい。

また、第1基板10と第2基板20とは、受光素子14に関しては接続部30を介して接続されるが、その他の信号を送受信するための接続線を必要に応じてさらに備えていてもよい。

(基板の積層例)
図18は、固体撮像装置１が2層で形成される場合の一例を示す図である。第2基板20は、光学系12と、受光素子14を2次元のアレイ状に有する受光素子アレイ140と、を備える。さらに、第1信号線、第2信号線等、画素の情報を抽出するために必要となる配線等を備える。

第2基板20は、アナログ回路200と、ロジック回路210と、メモリ220と、入出力I/F 230と、を備える。この他、固体撮像装置1を制御するために必要な回路が備えられる。

図19は、固体撮像装置1が3層で形成される場合の一例を示す図である。第1基板10と第2基板20における要素はほぼ図18と同一である。ただし、第2基板20にはメモリが備えられておらず、第3基板40にメモリが備えられる。図19においては、第3基板40が第2基板20の下方にあるが、これには限られない。すなわち、第3基板40が第1基板10と第2基板20との間に備えられていてもよい。

固体撮像装置1が3層である場合にも、層間の接続は、上述の実施形態と同様であり、例えば、図15から図17に示すような接続方法により、各層間が接続される。

全ての実施形態は、CMOSセンサの例について説明したが、これには限られない。有機膜センサやその他の方式の受光装置にも応用できる。

固体撮像装置1は、前述の各実施形態において説明したように、複数のモードを用途、環境等に基づいて切り替えて撮像を実行する。この固体撮像装置1は、例えば、フィーチャーフォン、スマートフォン、タブレット型端末、デジタルカメラ、デジタルビデオカメラ、監視カメラ等の種々の電子機器に実装することが可能である。

固体撮像装置1において、上記の各動作を実行する回路は、それぞれ適切にアナログ回路又はデジタル回路により実装される。この回路は、例えば、その少なくとも一部がASIC(Application Specific Integrated Circuitry)等の回路で構成されてもよいし、少なくとも一部の動作が汎用のCPU(Central Processing Unit)等の回路においてソフトウェアで実装されるものであってもよい。ソフトウェアによる情報処理がハードウェア資源を用いて具体的に実現される場合には、当該ソフトウェア等に関する実行ファイル、プログラム等が記憶部に記憶されていてもよい。また、これらの回路のうち少なくとも一部は、FPGA(Field Programmable Gate Array)のようにプログラマブルな回路として実装されていてもよい。

前述した実施形態は、以下のような形態としてもよい。

(１)
光を光電変換してアナログ信号を出力する複数の受光素子が、第1方向に沿った列及び前記第1方向と交差する第2方向に沿った行として2次元のアレイ状に配置される、受光素子アレイを有する、第1基板と、
前記第1基板に積層する第2基板であって、前記第1方向及び前記第2方向に交差する第3方向において、前記受光素子アレイと重なって配置され、前記受光素子から出力された前記アナログ信号を処理する、アナログ回路、を有する第2基板と、
を備え、
前記受光素子アレイは、
前記第2方向に沿った画素分割部により、それぞれが連続する前記受光素子を備える第1領域と、第2領域と、に分割され、
前記アナログ回路は、
前記第3方向において前記受光素子アレイと重ならない領域に配置される第1接続部を介して前記第1領域に属する前記受光素子と接続される、第1アナログ回路と、
前記第3方向において前記受光素子アレイと重ならない領域に配置される第2接続部を介して前記第2領域に属する前記受光素子と接続される、第2アナログ回路と、
を備える、
固体撮像装置。

(２)
前記受光素子アレイにおいて、
前記第2方向に連続する前記受光素子を備える前記行のうち、前記第1方向における1又は複数の前記行を選択する、前記第1方向に沿って複数配置される、第1信号線と、
前記第1方向に連続する前記受光素子を備える前記列のうち、前記第2方向における1又は複数の前記列を選択する、前記第2方向に沿って複数配置される、第2信号線と、
を備え、
前記第1信号線により選択された前記受光素子が出力する前記アナログ信号を、前記第2信号線を介して伝送して前記アナログ回路により処理し、
前記第2信号線は、前記画素分割部において、電気的に切断される、
(1)に記載の固体撮像装置。

(３)
前記画素分割部は、前記第１方向において、前記受光素子アレイの中央付近に配置される、
(2)に記載の固体撮像装置。

(４)
前記第1接続部は、前記第1領域に属する前記第2信号線と接続し、前記第1領域に属する前記受光素子と、前記第1アナログ回路と、を接続し、
前記第2接続部は、前記第2領域に属する前記第2信号線と接続し、前記第2領域に属する前記受光素子と、前記第2アナログ回路と、を接続する、
(3)に記載の固体撮像装置。

(５)
前記第1接続部及び前記第2接続部は、それぞれ、前記第2方向に沿って少なくとも前記列の数だけ備えられる、
(4)に記載の固体撮像装置。

(６)
前記第2基板は、前記受光素子から信号を出力する順番を制御する、制御回路、
をさらに備える、(4)又は(5)に記載の固体撮像装置。

(７)
前記制御回路は、
前記受光素子アレイにおいて、外側に備えられる前記行から、前記画素分割部へと向かって読み出しの順番を制御する、第1読出モードと、
前記受光素子アレイにおいて、前記画素分割部から、外側に備えられる前記行へと向かって読み出しの順番を制御する、第2読出モードと、
前記受光素子アレイにおいて、第1方向の一方の端部にある前記行から、他方の端部にある前記行へと向かって読み出しの順番を制御する、第3読出モードと、
を選択して制御する、
(6)に記載の固体撮像装置。

(８)
前記第3読出モードの場合、前記第1アナログ回路と、前記第2アナログ回路は、排他的に駆動する、
(7)に記載の固体撮像装置。

(９)
前記第2基板は、
前記アナログ回路が出力した信号の信号処理を実行する、信号処理回路と、
前記信号処理回路の出力に基づいて、露出及びフォーカスを調整するパラメータを算出する、AE/AF処理回路と、
をさらに備え、
前記制御回路は、前記AE/AF処理回路の出力に基づいて、前記受光素子の露出及びフォーカスを制御する、
(7)又は(8)に記載の固体撮像装置。

(１０)
前記制御回路は、
前記AE/AF処理回路の出力に基づいて、前記第1読出モード、前記第2読出モード及び前記第3読出モードを切り替える、
(9)に記載の固体撮像装置。

(１１)
前記制御回路は、
前記AE/AF処理回路の出力に基づいて、露出の制御及びフォーカスの制御が完了するまでは、前記第1読出モード又は前記第2読出モードを選択して制御し、
露出の制御及びフォーカスの制御が完了した後に、前記第3読出モードを選択して制御する、
(10)に記載の固体撮像装置。

(１２)
前記第2基板は、
前記アナログ回路が出力した信号の信号処理を実行する、信号処理回路と、
前記信号処理回路の出力に基づいて、物体認識処理を実行する、認識処理回路、
をさらに備え、
前記制御回路は、前記認識処理回路の出力に基づいて、前記第1読出モード、前記第2読出モード及び前記第3読出モードを切り替える、
(7)又は(8)に記載の固体撮像装置。

(１３)
前記制御回路は、
前記認識処理回路の出力に基づいて、前記物体が検知されるまでは前記第1読出モード又は前記第2読出モードを選択して制御し、
前記物体が検知された後に、前記第3読出モードを選択して制御する、
(12)に記載の固体撮像装置。

(１４)
前記第1アナログ回路及び前記第2アナログ回路は、前記第2方向に沿った1又は複数の前記行に属する異なる前記画素の前記アナログ信号を、同じタイミングで処理する、
(1)から(13)のいずれかに記載の固体撮像装置。

(１５)
前記第1アナログ回路及び前記第2アナログ回路は、前記アナログ信号をデジタル信号へと変換し、
前記第2基板は、前記デジタル信号を処理するロジック回路であって、前記第1アナログ回路及び前記第2アナログ回路に挟まれて配置される、ロジック回路、を備える、
(1)に記載の固体撮像装置。

(１６)
前記論理回路は、前記画素分割部と前記第3方向において重なるようにメモリを備える、
(15)に記載の固体撮像装置。

(１７)
複数の前記画素分割部と、
複数の領域に分割された前記受光素子アレイの領域及びそれぞれに対応する前記アナログ回路と、
を備える、
(1)に記載の固体撮像装置。

(１８)
前記第2基板は、
前記デジタル信号の信号処理を実行する、信号処理回路と、
画像情報である前記デジタル信号の画像処理を実行する、画像処理回路と、
前記デジタル信号、前記信号処理回路が出力したデータ、前記画像処理回路が出力したデータ、のうち任意のデータを格納する、メモリと、
前記信号処理回路が出力したデータ、前記画像処理回路が出力したデータ、及び、前記記憶部に格納されているデータのうち、少なくとも１つの任意のデータ若しくは任意の信号を外部へと出力し、又は、外部からデータ若しくは信号の入力を受け付ける、インタフェースと、
を備える、(1)に記載の固体撮像装置。

(１９)
(1)から(18)のいずれかに記載の固体撮像装置を備える、電子機器。

(２０)
スマートフォン、タブレット型端末、デジタルカメラ、又は、デジタルビデオカメラである、(19)に記載の電子機器。

本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。

1:固体撮像装置、
10:第1基板、
12:光学系、14:受光素子、
140:受光素子アレイ、141:第1領域、142:第2領域、143:画素分割部、
16:第1信号線、181、182:第2信号線、
20:第2基板、
22:信号処理回路、24:制御回路、26:AE/AF処理回路、28:認識処理回路、
200:アナログ回路、201:第1アナログ回路、202:第2アナログ回路、203:第3アナログ回路、204:第4アナログ回路、210:ロジック回路、
220:メモリ、230:入出力I/F
30:接続部、
301:第1接続部、302:第2接続部

Claims (19)

1. 光を光電変換してアナログ信号を出力する複数の受光素子が、第1方向に沿った列及び前記第1方向と交差する第2方向に沿った行として2次元のアレイ状に配置される、受光素子アレイを有する、第1基板と、
   前記第1基板に積層する第2基板であって、前記第1方向及び前記第2方向に交差する第3方向において、前記受光素子アレイと重なって配置され、前記受光素子から出力された前記アナログ信号を処理する、アナログ回路、を有する第2基板と、
   を備え、
   前記受光素子アレイは、
   前記第2方向に沿った画素分割部により、前記受光素子を備える第1領域と、第2領域と、に分割され、
   前記第2方向に沿って備えられる前記受光素子が属する前記行のうち、前記第1方向における1又は複数の前記行を選択する、前記第1方向に沿って複数配置される第1信号線と、
   前記第1方向に沿って備えられる前記受光素子が属する前記列のうち、前記第2方向における1又は複数の前記列を選択する、前記第2方向に沿って複数配置され、前記画素分割部において電気的に切断される、第2信号線と、
   を備え、
   前記アナログ回路は、
   前記第1信号線により選択された前記受光素子が出力し、前記第2信号線を介して伝送された前記アナログ信号を処理する回路であって、
   前記第3方向において前記受光素子アレイと重ならない領域に配置される第1接続部を介して前記第1領域に属する前記受光素子と接続される、第1アナログ回路と、
   前記第3方向において前記受光素子アレイと重ならない領域に配置される第2接続部を介して前記第2領域に属する前記受光素子と接続される、第2アナログ回路と、
   を備える、
   固体撮像装置。
2. 前記画素分割部は、前記第１方向において、前記受光素子アレイの中央付近に配置される、
   請求項1に記載の固体撮像装置。
3. 前記第1接続部は、前記第1領域に属する前記第2信号線と接続し、前記第1領域に属する前記受光素子と、前記第1アナログ回路と、を接続し、
   前記第2接続部は、前記第2領域に属する前記第2信号線と接続し、前記第2領域に属する前記受光素子と、前記第2アナログ回路と、を接続する、
   請求項2に記載の固体撮像装置。
4. 前記第1接続部及び前記第2接続部は、それぞれ、前記第2方向に沿って少なくとも前記列の数だけ備えられる、
   請求項3に記載の固体撮像装置。
5. 前記第2基板は、前記受光素子から信号を出力する順番を制御する、制御回路、
   をさらに備える、請求項3記載の固体撮像装置。
6. 前記制御回路は、
   前記受光素子アレイにおいて、外側に備えられる前記行から、前記画素分割部へと向かって読み出しの順番を制御する、第1読出モードと、
   前記受光素子アレイにおいて、前記画素分割部から、外側に備えられる前記行へと向かって読み出しの順番を制御する、第2読出モードと、
   前記受光素子アレイにおいて、第1方向の一方の端部にある前記行から、他方の端部にある前記行へと向かって読み出しの順番を制御する、第3読出モードと、
   を選択して制御する、
   請求項5に記載の固体撮像装置。
7. 前記第3読出モードの場合、前記第1アナログ回路と、前記第2アナログ回路は、排他的に駆動する、
   請求項6に記載の固体撮像装置。
8. 前記第2基板は、
   前記アナログ回路が出力した信号の信号処理を実行する、信号処理回路と、
   前記信号処理回路の出力に基づいて、露出及びフォーカスを調整するパラメータを算出する、AE/AF処理回路と、
   をさらに備え、
   前記制御回路は、前記AE/AF処理回路の出力に基づいて、前記受光素子の露出及びフォーカスを制御する、
   請求項6に記載の固体撮像装置。
9. 前記制御回路は、
   前記AE/AF処理回路の出力に基づいて、前記第1読出モード、前記第2読出モード及び前記第3読出モードを切り替える、
   請求項8に記載の固体撮像装置。
10. 前記制御回路は、
    前記AE/AF処理回路の出力に基づいて、露出の制御及びフォーカスの制御が完了するまでは、前記第1読出モード又は前記第2読出モードを選択して制御し、
    露出の制御及びフォーカスの制御が完了した後に、前記第3読出モードを選択して制御する、
    請求項9に記載の固体撮像装置。
11. 前記第2基板は、
    前記アナログ回路が出力した信号の信号処理を実行する、信号処理回路と、
    前記信号処理回路の出力に基づいて、物体の認識処理を実行する、認識処理回路、
    をさらに備え、
    前記制御回路は、前記認識処理回路の出力に基づいて、前記第1読出モード、前記第2読出モード及び前記第3読出モードを切り替える、
    請求項6に記載の固体撮像装置。
12. 前記制御回路は、
    前記認識処理回路の出力に基づいて、前記物体が検知されるまでは前記第1読出モード又は前記第2読出モードを選択して制御し、
    前記物体が検知された後に、前記第3読出モードを選択して制御する、
    請求項11に記載の固体撮像装置。
13. 前記第1アナログ回路及び前記第2アナログ回路は、前記第2方向に沿った1又は複数の前記行に属する異なる前記受光素子の前記アナログ信号を、同じタイミングで処理する、
    請求項1に記載の固体撮像装置。
14. 前記第1アナログ回路及び前記第2アナログ回路は、前記アナログ信号をデジタル信号へと変換し、
    前記第2基板は、前記デジタル信号を処理するロジック回路であって、前記第1アナログ回路及び前記第2アナログ回路に挟まれて配置される、ロジック回路、を備える、
    請求項1に記載の固体撮像装置。
15. 前記ロジック回路は、前記画素分割部と前記第3方向において重なるようにメモリを備える、
    請求項14に記載の固体撮像装置。
16. 複数の前記画素分割部と、
    複数の領域に分割された前記受光素子アレイの領域及びそれぞれに対応する前記アナログ回路と、
    を備える、
    請求項1に記載の固体撮像装置。
17. 前記第2基板は、
    処理された前記アナログ信号の信号処理を実行する、信号処理回路と、
    画像情報である処理された前記アナログ信号の画像処理を実行する、画像処理回路と、
    処理された前記アナログ信号、前記信号処理回路が出力したデータ、前記画像処理回路が出力したデータ、のうち任意のデータを格納する、メモリと、
    前記信号処理回路が出力したデータ、前記画像処理回路が出力したデータ、及び、前記メモリに格納されているデータのうち、少なくとも１つの任意のデータ若しくは任意の信号を外部へと出力し、又は、外部からデータ若しくは信号の入力を受け付ける、インタフェースと、
    を備える、請求項1に記載の固体撮像装置。
18. 請求項1に記載の固体撮像装置を備える、電子機器。
19. スマートフォン、タブレット型端末、デジタルカメラ、又は、デジタルビデオカメラである、請求項18に記載の電子機器。

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