JP2022037647A - 高速シリアル伝送回路 - Google Patents

Abstract

【課題】外乱を受けて元の信号が正しく復元できないと判定した場合に適切な対応をとる。【解決手段】クロックエンベデッド方式の高速シリアル伝送信号に埋め込まれている元のフレームクロック、元の同期信号および元の画素信号を、クロック生成回路により周波数と位相が決定されるサンプリングクロックでサンプリングしてそれぞれ復元する信号復元回路と、ノイズで乱された各画素信号を検出するノイズ検出回路と、前の走査ラインの対応する位置の画素信号を参照データとして格納する参照データメモリと、ノイズで乱された画素信号を参照データと比較し、両者の差が予め定められた閾値以内か否かを判定する比較回路とを備え、その差が閾値を超えると判定された場合、信号復元回路は対象の画素信号に代えて参照データから元の画素信号を復元する高速シリアル伝送回路。【選択図】図２

Description

この発明は、並列信号をクロックエンベデッド方式の高速シリアル伝送信号に変換した高速シリアル伝送信号を受信して元の並列信号を復元する、クロックデータリカバリ（ＣＤＲ、あるいはクロックリカバリ回路ともいう）およびデシリアライザを有する高速シリアル伝送回路に関する。

近年は、高速データ伝送のためにシリアライザ（Serializer）とデシリアライザ（De-serializer）を用いたSerDesと呼ばれる方式の高速シリアル伝送回路が知られている。SerDesは、大容量のデータ（信号）を送受するコンピュータ、表示装置あるいは画像処理装置などで多用されている。高速データ伝送におけるクロックとデータのスキューの問題を解決するために、シリアライザは単にデータをパラレル（並列）－シリアル（直列）変換するのではなく、データとクロックとを一体化してシリアル伝送する。

デシリアライザは、シリアル伝送されたデータ（信号）から並列データ（信号）とクロックを復元（リカバリ）する。以下、この明細書において、高速シリアル伝送回路は、データとシリアルクロックとを一体化してシリアル伝送するクロックエンベデッド方式のSerDesの回路を意味するものとする。また、その高速シリアル伝送回路を介して送られる信号を高速シリアル伝送信号と呼ぶ。

SerDesが実行する並列／直列変換には種々の方式があり、代表的な方式として8B10B SerDesと呼ばれるシリアルコーディング方式が知られている。8B10B SerDesは、８ビット単位で伝送すべきデータ（信号）に対して、１０ビットの２種類のコード（RD-およびRD+）を割り当て、それらのコード（Ｄコード、あるいはデータコード）を直列データ（信号）に変換して伝送する方式である。１０ビットコードは、伝送時のＤＣバランス、即ち、１の送信数と０の送信数を同数に近づけることを考慮して定められている。

各Ｄコードは、１の送信数と０の送信数が等しいかまたは何れか一方が４つで他方が６つとなるように予め定められている。また、各Ｄコードは受信側がそのデータ・ストリームに同期できるように複数のエッジ（０から１または１から０へのレベル遷移）が存在するように定められている。しかも、０または１の連続（ランレングス）が最大でも５つ以下となるように定められている。8B10B SerDesでは、Ｄコードの他に通常のデータ伝送に出現しない特殊なパターンとしてＫコードが定められている。Ｋコードは、Ｄコードと同様にＤＣバランスおよびランレングスを考慮して定められており、受信側のコード位置合わせに用いるマーカー等に使用される。
SerDesの並列／直列変換の方式としては、上述の8B10B SerDesの他にも、9B10B、18B20B、256B257Bや01クロック埋め込み型等、種々の方式が知られている。

高速シリアル伝送信号では、高いノイズ耐性を有するＬＶＤＳ（Low Voltage Differential Signaling、低電圧差動信号）方式の回路構成が採用されるが、より高いノイズ耐性を実現するために種々の手法が提案されている。
提案されている種々の手法は、高速差動信号にノイズが混入している際、内部クロック信号の発振周波数を固定することでクロックデータリカバリ回路の同期外れを抑制する技術を含む（例えば、特許文献１参照）。
また、クロックリカバリ回路において、ロックが外れた場合に、短時間でリカバリする技術を含む（例えば、特許文献２参照）。
さらに、シリアルの高速転送でエラーを検知した場合、送信側へエラーを通知し、データを再送することでエラーをリカバリする技術を含む（例えば、特許文献３参照）。
また、識別符号を周期的に検出可能な間、送信データが有効であると判断し、周期的に検出不可能になった場合、データは無効であると判断し、その時のデータを破棄し、欠落したデータの前後のデータを用いて当該欠落したデータを補間する技術を含む（例えば、特許文献４参照）。

特開２０１５－２２０６１２号公報 特開２０１３－１８３２７１号公報 特開２０１０－１２４１５７号公報 特開２００９－０８９２６２号公報

静電気等に起因してクロックリカバリ回路の入力信号に過剰なノイズが混入する場合や、静電気等に起因した電源電圧の変動によって、入力信号のジッタが増加した場合に、受信側のクロックリカバリ回路が生成するサンプリングクロックが、送信側のシリアルクロックに対して同期外れとなる可能性がある。即ち、受信された高速シリアル伝送信号の乱れがあると、受信側でシリアルクロックおよびデータ（信号）を正しく復元できない場合がある。
ここで、シリアルクロックは、送信側が高速シリアル伝送信号を伝送する際にタイミングの基準として用いるクロックである。クロックリカバリ回路は、高速シリアル伝送信号に埋め込まれたシリアルクロックをサンプリングクロックとして復元する。
デシリアライザは復元されたサンプリングクロックを用いて高速シリアル伝送信号をサンプリングして元の並列デジタル信号を復元する。

外乱ノイズの混入やジッタの増加は予測することが難しい。しかし、それらの影響による同期外れの発生を検出することは不可能でない。同期外れを検出して適切に対応をとることができれば外乱ノイズ等の影響を最小限に抑えることができるので、そのような機能を備える高速シリアル伝送回路が望まれている。
この発明は、以上のような事情を考慮してなされたものであって、外乱を受けて元の信号が正しく復元できないと判定した場合に適切な対応をとることで、外乱ノイズ等の影響を最小限に抑えることができる高速シリアル伝送回路を提供するものである。

この発明は、クロックエンベデッド方式の高速シリアル伝送信号としてそれぞれ受信する走査ラインの同期信号および各走査ラインの画素信号をサンプリングするサンプリングクロックの周波数を事前のトレーニングにより決定し位相を前記同期信号および画素信号のレベルの遷移により決定するクロック生成回路と、生成されたサンプリングクロックで前記同期信号および前記画素信号をサンプリングして元のフレームクロック、元の同期信号および元の画素信号をそれぞれ復元する信号復元回路と、ノイズで乱された画素信号を検出するノイズ検出回路と、復元すべき各画素信号につきそれより前の走査ラインの対応する位置の画素信号を参照データとして格納する参照データメモリと、ノイズで乱された画素信号を参照データと比較し、両者の差が予め定められた閾値以内か否かを判定する比較回路とを備え、その差が前記閾値を超えると判定された場合、前記信号復元回路は、対象の画素信号を用いる復元に代えて前記参照データを用いて元の画素信号を復元する高速シリアル伝送回路を提供する。

この発明による高速シリアル伝送回路は、ノイズで乱された各画素信号を検出するノイズ検出回路と、前の走査ラインの対応する位置の画素信号を参照データとして格納する参照データメモリと、ノイズで乱された画素信号を参照データと比較し、両者の差が予め定められた閾値以内か否かを判定する比較回路とを備え、その差が閾値を超えると判定された場合、信号復元回路は対象の画素信号に代えて参照データから元の画素信号を復元するので、外乱を受けて元の信号が正しく復元できないと判定した場合に、信号復元回路が対象の画素信号に代えて参照データから元の画素信号を復元することによって外乱ノイズ等の影響を最小限に抑えることができる。
高速シリアル伝送回路、即ち、クロックエンベデッド方式のSerDesの回路は、例えばＤＣバランスやランレングス等を考慮した所定の変換規則を適用して、並列信号を符号化された直列並列信号に変換（並列－直列変換）する。ノイズ検出回路は、その変換規則では通常の伝送に用いられないビット列が受信された場合、変換された直列信号が外乱ノイズ等の影響を受けて乱れたと判定することが可能である。

この実施形態において高速シリアル伝送回路が適用されるスキャナの構成を示すブロック図である。 この実施形態においてシリアライザの入力およびデシリアライザの出力である画像信号の波形例を示す説明図である。 図１のトランスミッタおよびレシーバの詳細な構成を示すブロック図である。 図３Ａに対応する信号の態様を示す説明図である。 この実施形態においてシリアライザが高速シリアル伝送信号への変換に適用する8B10B SerDesの変換規則の一部を示す説明図である。 図３Ａに示すクロックリカバリ回路の詳細を示すブロック図である。 この実施形態において、ノイズ検出回路がＤＡＴＡＩＮのレベル遷移に基づきＮＯＩＳＥ＿ＤＴ信号をアサートする例を示す説明図である。 この実施形態において、周波数検出回路の指示に基づいて位相調整回路が停止している位相選択を再開する様子を示す説明図である。 図３Ａに示すデシリアライザの詳細を示すブロック図である。 この実施形態において、比較回路が行う信号処理を波形として示す説明図である。 図７の変形例として閾値ＩＭＧ＿ＲＡＮＧＥを外部から設定可能とする構成を示すブロック図である。 図８の変形例として、前の走査ラインの対応する位置およびそれに隣接する左右の画素を参照データとする構成を示す説明図である。 実施の形態２におけるクロックリカバリ回路の構成を示すブロック図である。 実施の形態２におけるデシリアライザの構成を示すブロック図である。 実施の形態２において、ＣＬＫ１とＣＬＫ２の位相の違いを示す説明図である。 実施の形態２におけるデシリアライザの変形例を示すブロック図である。 実施の形態３におけるデシリアライザの構成を示すブロック図である。 実施の形態３におけるデシリアライザの変形例を示すブロック図である。

以下、図面を用いてこの発明をさらに詳述する。なお、以下の説明は、すべての点で例示であって、この発明を限定するものと解されるべきではない。
（実施の形態１）
図１は、この実施形態において高速シリアル伝送回路が適用されるスキャナの構成を示すブロック図である。スキャナは複合機の一部を構成してもよい。図１に示すように、スキャナ１００は、スキャン制御ユニット１１および画像制御ユニット２１を含む。

スキャン制御ユニット１１は、原稿の画像を読み取るイメージセンサ１３、アナログフロントエンド１５およびトランスミッタ１７を含む。イメージセンサ１３は、例えばＣＣＤやＣＭＯＳイメージング素子等を用いたラインセンサである。アナログフロントエンド１５は、イメージセンサ１３が出力するアナログ信号をデジタル信号に変換する。トランスミッタ１７は、アナログフロントエンド１５が出力する並列デジタル信号を高速シリアル伝送信号に変換して送信する。トランスミッタ１７は、並列デジタル信号を高速シリアル伝送信号に変換するシリアライザ１９を含む。

画像制御ユニット２１は、レシーバ２３、画像処理回路２９および画像メモリ３１を含む。レシーバ２３は、スキャン制御ユニット１１が送信する高速シリアル伝送信号を受信して、元の並列デジタル信号を復元する。元の並列デジタル信号とは、トランスミッタ１７に入力されたものと同じ信号である。クロックリカバリ回路２５は、シリアライザ１９が高速シリアル伝送信号に埋め込んだ送信側のシリアルクロックに対応するサンプリングクロックを復元する。さらに、元の並列デジタル信号のタイミング情報を提供するフレームクロックを復元する。デシリアライザ２７は、クロックリカバリ回路２５が復元したサンプリングクロックを用いて高速シリアル伝送信号をサンプリングし、復元されたフレームクロックに同期した元の並列デジタル信号を復元する。

画像処理回路２９は、復元された画像信号（画像データ）に対する処理を行う。例えば、シェーディング補正、色変換、読取領域の切り出し、領域分離、エッジ強調等の処理である。
画像メモリ３１は、画像処理回路２９が出力する画像データを格納する。
この実施形態における高速シリアル伝送信号は、イメージセンサ１３が原稿画像を走査して読み取る画像信号である。

図２は、この実施形態においてシリアライザ１９の入力およびデシリアライザ２７の出力である画像信号の波形例を示す説明図である。図２に示すように、シリアライザ１９の入力信号は、各走査ラインの開始の基準を示す同期信号（ＳＹＮＣ）と、その走査ライン上の複数の画像データ（ＤＡＴＡ）、各画像データのタイミングに同期するフレームクロック（ＴＸＣＬＫ）を含む。なお、図２において、個々の画像データは図示を省略し、走査ラインの識別子のみを記している。
デシリアライザ２７の出力信号は、復元されたフレームクロック（ＲＸＣＬＫ）、復元された同期信号（ＳＹＮＣ＿Ｒ）および復元された画像データ（ＤＡＴＡ＿Ｒ）を含む。

図２において、ｔ１からｔ２の期間を鎖線で示しているが、それは、ｔ１からｔ２の期間に伝送される高速シリアル伝送信号がノイズで乱されたことを模式的に示している。ＴＸＣＬＫ、ＳＹＮＣ、ＤＡＴＡはいずれもシリアライザ１９の入力波形としているところ、シリアライザ１９の入力波形がノイズで乱れる訳ではない。シリアライザ１９で変換され伝送される高速シリアル伝送信号がノイズで乱されることを示している。
それに対応する期間ｔ１’からｔ２’の期間、デシリアライザ２７の出力信号ＲＸＣＬＫ、ＳＹＮＣ＿ＲおよびＤＡＴＡ＿Ｒは、１つ前の走査ラインの信号に基づいて復元されることを示している。そのように波形を復元する構成について、以下に詳しく述べる。なお、タイミングとしては、時刻ｔ１’は時刻ｔ１に対して遅延があり、時刻ｔ２’も時刻ｔ２に対して同様の遅延がある。

図３Ａは、図１のトランスミッタ１７およびレシーバ２３のより詳細な構成を示すブロック図である。図３Ｂは、図３Ａに対応する信号の態様を示す説明図である。
図３Ａおよび図３Ｂに示すように、トランスミッタ１７は、シリアライザ１９に入力される並列デジタル信号（ＳＹＮＣ、ＤＡＴＡを構成するＢｉｔＡ～Ｈ）に送信側の高速シリアル伝送信号生成に係るタイミング情報を提供するシリアルクロックを重畳し、一対のＬＶＤＳデータ線上に載せて伝送する。

図４は、この実施形態においてシリアライザが高速シリアル伝送信号への変換に適用する8B10B SerDesの変換規則の一部を示す説明図である。図４に示すように、8B10B SerDesでは、並列デジタル信号を８ビット単位で、１０ビットの２種類のコード（RD-およびRD+）の何れかに変換する。RD-とRD+とは、互いに相補（０と１が反対）のコードであって、それぞれがＤＣバランスを考慮して定められている。RD-とRD+とをほぼ均等に送信することでよりＤＣバランスのとれた送信が実現される。また、各１０ビットコードは欄レングスが５以下となるように定められているので、コード中に少なくとも１つの遷移を有する。
図４に示す8B10B SerDesの変換規則によれば、例えば、並列信号の00hは、1001110100または0110001011の何れかのシリアルビット列に変換されて伝送される。また、例えば並列信号の0Fhは、0101110100または1010001011の何れかのシリアルビット列に変換されて伝送される。
シリアライザ１９は、並列デジタル信号として入力される画素信号を8B10B SerDesの変換規則に従ってシリアルビット列に変換し伝送する。また、シリアライザ１９は、同期信号を特定のＫコードに変換して伝送する。

レシーバ２３のクロックリカバリ回路２５は、最初に行なわれるトレーニングの手順において、トレーニングパターンを受信して送信側のシリアルクロックとほぼ同じ周波数のサンプリングクロックを生成する。また、その後に受信する高速シリアル伝送信号のデータ遷移のタイミングを基準にサンプリングクロックの位相を調整する。
クロックリカバリ回路２５が生成したサンプリングクロック（ＣＬＫ１）およびフレームクロック（ＲＸＣＬＫ）は、デシリアライザ２７へ入力される。デシリアライザ２７は、サンプリングクロック（ＣＬＫ１）を用いて高速シリアル伝送信号をサンプリングして直列－並列変換し、復元されたフレームクロック（ＲＸＣＬＫ）のタイミングを基準に並列デジタル信号を復元する。

図５は、図３Ａに示すクロックリカバリ回路の詳細を示すブロック図である。クロックリカバリ回路２５の周波数検出回路４１は、最初に行なわれるトレーニングの手順で送信側のシリアルクロックの周波数を検出し、ほぼ同じ周波数のクロックを生成してクロック生成回路４３の多相ＰＬＬ回路４５および位相調整回路４９に提供する。クロック生成回路４３の多相ＰＬＬ回路４５は、提供されたクロックに位相ロックし、同一周波数で異なる位相の複数のクロック（多相クロック）を生成して位相調整回路４９へ提供する。
エッジ検出回路４７は、受信された高速シリアル伝送信号（ＤＡＴＡＩＮ）のエッジ（０から１または１から０へのレベル遷移）を検出して、位相調整回路４９へ提供する。

位相調整回路４９は、エッジ検出回路４７から提供される情報に基づいて、多相クロックのうち最適な位相のクロックを選択し、サンプリングクロック（ＣＬＫ１）およびフレームクロック（ＲＸＣＬＫ）を復元されたクロックとして出力する。また、後述するノイズ検出回路５１から、受信された高速シリアル伝送信号がノイズで乱されたとの情報を受けると、ＣＬＫ１の位相選択を停止する。位相調整回路４９は、位相選択を停止した状態で周波数検出回路４１から解除の指示を受けると、位相選択を再開する。

周波数検出回路４１は、図６Ｂについて後述するように、受信可能性のあるビット列のパターンが所定の数だけ続いた場合に、位相選択の停止を解除すべき指示を位相調整回路４９に提供する。
なお、位相選択を停止している間も、ＣＬＫ１は停止前の位相を維持して出力する。即ち、受信された高速シリアル伝送信号（ＤＡＴＡＩＮ）のレベル遷移に基づく位相選択は行わないが、ＣＬＫ１の出力は停止させずに継続する。

ノイズ検出回路５１は、受信された高速シリアル伝送信号（ＤＡＴＡＩＮ）がノイズで乱された状態か否かを検出し、ノイズで乱された状態であると判定したらＮＯＩＳＥ＿ＤＴ信号をアサートする。
図６Ａは、ノイズ検出回路５１がＤＡＴＡＩＮのレベル遷移に基づきＮＯＩＳＥ＿ＤＴ信号をアサートする例を示す説明図である。

この実施形態で、ノイズ検出回路５１は、8B10B SerDesの変換規則に基づいて受信された高速シリアル伝送信号（ＤＡＴＡＩＮ）がノイズで乱された状態か否かを判定する。8B10B SerDesは、データにシリアルクロックを埋め込むために８ビットデータを冗長な１０ビットコードに変換している。１０ビットコードのすべてのパターンがデータ伝送に用いられる訳でない。そこで、ノイズ検出回路５１は、通常の伝送であり得ないビット列が受信された場合、受信された高速シリアル伝送信号はノイズで乱されたものであると判定する。具体的には、ランレングスが５以下という規則に基づいて、同じレベルのビット列が５つを超えて続いたら、その期間に受信されたビット列の期間、ＮＯＩＳＥ＿ＤＴ信号をアサートする。
ＮＯＩＳＥ＿ＤＴ信号のアサートに応答して、位相調整回路４９はＣＬＫ１の位相選択を停止する。

図６Ｂは、周波数検出回路４１の指示に基づいて位相調整回路４９が停止している位相選択を再開する様子を示す説明図である。図６Ｂは、図４に示すように受信可能性のある１０ビットコードが所定の個数（図６Ｂの場合は２個）続いて受信された場合、周波数検出回路４１は、停止している位相選択を解除すべき指示を位相調整回路４９に提供する。周波数検出回路４１からの指示に応答して、位相調整回路４９は停止している位相選択を再開する。
図７は、図３Ａに示すデシリアライザ２７の詳細を示すブロック図である。図７に示すように、デシリアライザ２７は、直並列変換回路６１、入力データ制御回路６３および出力データ制御回路６７を含む。

直並列変換回路６１は、クロックリカバリ回路２５からのＣＬＫ１を用いて、受信した高速シリアル伝送信号（ＤＡＴＡＩＮ）をサンプリングし、走査ラインの転送開始を示すＳＹＮＣ＿ＣＫ１と並列デジタル信号としての画素信号ＤＡＴＡ＿ＣＫ１を生成する。さらに、クロックリカバリ回路２５からのＮＯＩＳＥ＿ＤＴ信号を、並列デジタル信号の各ＤＡＴＡ＿ＣＫ１についてノイズ検出有無を示すＮＦＬＧ＿ＣＫ１に変換して出力する。

直並列変換回路６１の後に配置される入力データ制御回路６３は、バッファメモリ６５を含む。入力データ制御回路６３は、直並列変換回路６１からのＳＹＮＣ＿ＣＫ１をトリガに、ＣＬＫ１を用いて並列デジタル信号に変換された各画素信号ＤＡＴＡ＿ＣＫ１およびＮＦＬＧ＿ＣＫ１をサンプリングし、バッファメモリ６５へ格納する。バッファメモリ６５へある程度のデータが書き込まれると、入力データ制御回路６３は、バッファメモリ６５に格納された同期信号ＳＹＮＣ＿ＲＣＫ、並列画素信号ＤＡＴＡ＿ＲＣＫおよびＮＦＬＧ＿ＲＣＫの信号（データ）を後段の出力データ制御回路６７へ転送する。

ここで、直並列変換回路６１の動作および入力データ制御回路６３への転送はサンプリングクロックであるＣＬＫ１をタイミングの基準としている。一方、入力データ制御回路６３から出力データ制御回路６７への並列デジタル信号の転送および出力データ制御回路６７の動作は、復元されたフレームクロック（ＲＸＣＬＫ）をタイミングの基準としている。

出力データ制御回路６７の比較回路６９は、ＮＦＬＧ＿ＲＣＫ信号がネゲート状態（ゼロ）の並列画素信号ＤＡＴＡ＿ＲＣＫは正常なデータと判断し、ＤＡＴＡ＿ＲＣＫを画素信号（ＤＡＴＡ）として外部へ出力する。一方、ＮＦＬＧ＿ＲＣＫがアサートされた状態（１）のＤＡＴＡ＿ＲＣＫはノイズで乱されたデータの可能性があると判断する。その場合、比較回路６９は、対象の画素信号ＤＡＴＡ＿ＲＣＫと参照データメモリ７１に格納されている前の走査ラインの対応する位置の画素信号である参照データ（ＲＥＦ＿ＤＡＴＡ）と比較する。画素値の差が予め定めた閾値の範囲内であれば、正常と判断し、ＤＡＴＡ＿ＲＣＫを画素信号（ＤＡＴＡ）として外部へ出力する。一方、画素値の差が閾値の範囲を超える場合は、対象の画素信号ＤＡＴＡ＿ＲＣＫがノイズで乱されたデータと判断し、ＤＡＴＡ＿ＲＣＫに代えてＲＥＦ＿ＤＡＴＡを外部へ出力する。

図８は、この実施形態において比較回路６９が行う信号処理を波形として示す説明図である。ある画素信号のＤＡＴＡ＿ＲＣＫを比較対象画素として示している。比較対象画素は、順次移動していく。比較対象画素に対応するＮＦＬＧ＿ＲＣＫ信号がアサートされている場合、比較回路６９は、比較対象画素の画素値（Ｄａｔａ（ｎ））と、前の走査ラインの対応する位置の画素ＲＦＥ＿ＤＡＴＡの画素値（Ｒｅｆ（ｎ））とを比較する。両者の差が閾値以内であれば比較対象画素の画素値（Ｄａｔａ（ｎ））を画素信号（ＤＡＴＡ）として外部へ出力する。一方、画素値の差が閾値の範囲を超える場合は、参照データの画素値（Ｒｅｆ（ｎ））を画素信号（ＤＡＴＡ）として外部へ出力する。

上述の処理は、参照データメモリ７１に前の走査ラインの対応する位置の画素値が格納されていることを前提としている。それは即ち、比較処理に要する走査ラインのサイクルだけ、ＤＡＴＡ＿ＲＣＫに対してＤＡＴＡの出力が遅延することを意味する。そして、その遅延に相当する分、ＳＹＮＣ＿ＲＣＫに対してＳＹＮＣを遅延させる必要がある。遅延同期回路７３は、それを実現する回路である。
図７に示す回路で、比較回路６９は固定の閾値を適用して比較を行うものとしているが、変形例として、閾値を外部から設定できるように構成してもよい。

図９は、図７の変形例として閾値ＩＭＧ＿ＲＡＮＧＥを外部から設定可能とする構成を示すブロック図である。
図９では、閾値の調整を可能にするためにＩＭＧ＿ＲＡＮＧＥ信号を追加している。ＩＭＧ＿ＲＡＮＧＥ信号は、例えば１バイトのデータに対応する信号である。例えば、ＩＭＧ＿ＲＡＮＧＥが５の場合、ＤＡＴＡ＿ＲＣＫとＲＥＦ＿ＤＡＴＡの差が±５以内であれば、比較回路はＤＡＴＡ＿ＲＣＫが正常と判断してＤＡＴＡ＿ＲＣＫの画素値を画素信号（ＤＡＴＡ）として外部へ出力する。例えば、高速シリアル伝送回路が置かれる場所の電磁環境に応じて閾値を設定すればよい。あるいは、伝送される画像の特性に応じて閾値を設定すればよい。

別の変形例として、参照データとして直前の走査ラインの対応する位置の画素値を参照するのではなく、複数の画素の画素値に基づくものであってもよい。例えば、対象の走査ラインより前の複数の走査ラインの対応する位置に基づいてもよい。また、例えば対象の走査ラインの前の走査ラインの対応する位置およびそれに近接する複数の画素に基づいてもよい。図１０は、前の走査ラインの対応する位置およびそれに隣接する左右の画素を参照データとする構成を示す説明図である。
複数の画素データを参照データとする場合は、それらの各参照データから算出される値と対象の画素信号の画素値を比較する。図１０の場合は、直前の走査ラインの対応する位置の画素値Ｒｅｆ（ｎ）および同じ走査ライン上の左右の画素Ｒｅｆ（ｎ－１）およびＲｅｆ（ｎ＋１）の平均値Ａｖｇ（ｎ）を算出し、対象の画素信号Ｄａｔａ（ｎ）と比較する。
参照データの範囲をより広げてもよい。例えば、対象の画素信号より前の複数の走査ラインのそれぞれ対応する位置の画素と、各走査ライン上でそれらの画素に近接する画素を参照データとしてもよい。

（実施の形態２）
この実施の形態では、実施の形態におけるサンプリングクロックのＣＬＫ１に加え、第２のサンプリングクロックであるＣＬＫ２を用いて高速シリアル伝送信号のサンプリングを行う。
ＣＬＫ１は、実施の形態と同様に、同期信号および画素信号のレベルの遷移に基づいてクロックリカバリ回路２５の位相調整回路４９が位相を決定する。
それに対してＣＬＫ２は、画素信号を用いずに同期信号のレベルの遷移のみに基づいて位相調整回路４９が位相を決定する。

図１１は、実施の形態１の図５に対応しこの実施の形態におけるクロックリカバリ回路２５の構成を示すブロック図である。図１２は、実施の形態１の図７に対応しこの実施の形態におけるデシリアライザ２７の構成を示すブロック図である。図１３は、この実施の形態におけるＣＬＫ１とＣＬＫ２の位相の違いを示す説明図である。
図１２に示すように、入力データ制御回路６３は、実施の形態１と同様にクロックリカバリ回路２５が生成したＣＬＫ１で高速シリアル伝送信号をサンプリングして復元した画素信号（ＤＡＴＡ１＿ＲＣＫ）を生成する。入力データ制御回路６３は、そのための直並列変換回路６１ａおよびバッファメモリ６５ａを備える。それと共に、ＣＬＫ２で高速シリアル伝送信号をサンプリングして復元した画素信号（ＤＡＴＡ２＿ＲＣＫ）を生成する。入力データ制御回路６３は、そのための直並列変換回路６１ｂおよびバッファメモリ６５ｂを備える。

出力データ制御回路６７は、ノイズで乱された画素信号でなければ実施の形態１と同様にＣＬＫ１でサンプリングされたＤＡＴＡ１＿ＲＣＫを対象の画素信号（ＤＡＴＡ）として外部へ出力する。一方、ノイズで乱された画素信号の場合、比較回路６９は、ＣＬＫ２でサンプリングされたＤＡＴＡ２＿ＲＣＫを参照データＲＥＦ＿ＤＡＴＡと比較する。両者の差が閾値以内であればＤＡＴＡ２＿ＲＣＫを対象の画素信号（ＤＡＴＡ）として外部へ出力する。なお、両者の画素値の差が閾値の範囲を超える場合は、対象の画素信号ＤＡＴＡ１＿ＲＣＫがノイズで乱されたデータと判断し、実施の形態１と同様にＤＡＴＡ１＿ＲＣＫに代えて前の走査ラインの対応する位置の画素信号であるＲＥＦ＿ＤＡＴＡを外部へ出力する。

これは、ノイズで乱された画素信号のレベル遷移が本来のタイミングからずれている可能性を考慮したものである。図１３に示すように、ＣＬＫ１は、各同期信号および各画素信号のレベルの遷移を用いて位相を決定する。従って、レベルが１のＢｉｔ＿ｃのレベルからレベルが０のＢｉｔ＿ｄへ画素信号のレベルが遷移する画素信号がノイズで乱されたことによりレベル遷移のタイミングが遅れたとエッジ検出回路４７が誤って判定した場合、少なくとも次のレベル遷移まで誤った位相でサンプリングがなされることになる。サンプリングのタイミングがずれると、誤ったデータが復元されてしまう可能性がある。

一方、ＣＬＫ２は、位相の決定に画素信号のレベル遷移を用いないので、図１３に示すようにノイズで乱された画素信号があってもサンプリングの位相がずれることがない。従って、ノイズの影響を受けるとしてもノイズで乱されたビットのみに留まる。
図１３に示すような状況では、ノイズで乱された画素信号をＣＬＫ２でサンプリングすることによって、ＣＬＫ１でサンプリングする場合に比べてノイズの影響をより抑制することができる。

もっとも、同期信号がノイズで乱れる可能性があり、その場合はＣＬＫ２も影響を受ける。しかし、この実施形態においてシリアライザ１９は同期信号に特定のＫコードを割り当てるので、ノイズで同期信号が乱れた場合は位相がずれるだけでなく同期信号として認識されない可能性が高い。同期信号の間隔は決まっているので、例えば所定期間内に同期信号が認識されない場合は走査ラインをすべて前の走査ラインのデータに置き換えるといった図示しないノイズ対策回路を設けることによって対応してもよい。

図１４は、図１２に示すデシリアライザ２７の変形例を示すブロック図である。図１２と異なるのは、比較回路６９の閾値をＩＭＧ＿ＴＨＲＥＳＨ信号により設定可能な構成としていることである。なお、ＩＭＧ＿ＴＨＲＥＳＨ信号を画素値が高い側と低い側で個別に用意することも考えられる。

（実施の形態３）
実施の形態１における比較回路６９に代えて、この実施の形態では、入力データ制御回路６３が各走査ラインの有効期間中（有効な画素信号の期間）にＮＦＬＧ＿ＣＫ１がアサートされる期間をカウントする。そのカウント数が所定の値未満の場合、出力データ制御回路６７は、受信された画素信号から復元された各並列デジタル信号ＤＡＴＡ＿ＲＣＫをその走査ラインの各画素信号（ＤＡＴＡ）として外部へ出力する。一方、前記カウント数が所定の値以上の場合、出力データ制御回路６７は、その走査ラインの各画素信号を前の走査ラインの各画素信号に置き換えて各画素信号（ＤＡＴＡ）として外部へ出力する。
この実施形態によれば、走査ライン単位で各画素信号がノイズで乱されたか否かを判定する。判定は、各走査ラインにおいてＮＦＬＧ＿ＣＫ１がアサートされる期間のカウント数である。

図１５は、この実施形態によるデシリアライザ２７の構成を示すブロック図である。図１５において、入力データ制御回路６３は、１ラインの画素信号をバッファメモリ６５に格納する。また、その走査ラインの有効期間中（有効な画素信号の期間）にＮＦＬＧ＿ＣＫ１がアサートされる期間が前記所定の値未満か否かを判定する。バッファメモリ６５に格納された１ラインの画素信号を出力データ制御回路６７へ転送する際に、入力データ制御回路６３はＮＦＬＧ＿ＣＫ１に係るカウント値が前記所定値以上であればＮＦＬＧ＿ＲＣＫをアサートする。前記カウント値が前記所定値未満であればＮＦＬＧ＿ＲＣＫをネゲートする。

出力データ制御回路６７は、ＮＦＬＧ＿ＲＣＫがネゲートされていればＤＡＴＡ＿ＲＣＫをＤＡＴＡとして出力し、ＮＦＬＧ＿ＲＣＫがアサートされていればＲＥＦ＿ＤＡＴＡをＤＡＴＡとして出力するセレクタを備えている。

図１６は、図１５に示すデシリアライザ２７の変形例を示すブロック図である。図１６に示す変形例は、ＮＦＬＧ＿ＣＫ１に係るカウント値に基づきＮＦＬＧ＿ＲＣＫをアサートするかネゲートするかの基準となる前記所定値が設定可能な構成を示している。図１６において、入力データ制御回路６３に入力されるＮＣＯＵＮＴ信号は、前記所定値を設定する信号である。前記所定値は、ＮＣＯＵＮＴ信号に対応する値に設定される。

以上に述べたように、
（i）この発明による高速シリアル伝送回路は、クロックエンベデッド方式の高速シリアル伝送信号としてそれぞれ受信する走査ラインの同期信号および各走査ラインの画素信号をサンプリングするサンプリングクロックの周波数を事前のトレーニングにより決定し位相を前記同期信号および画素信号のレベルの遷移により決定するクロック生成回路と、生成されたサンプリングクロックで前記同期信号および前記画素信号をサンプリングして元のフレームクロック、元の同期信号および元の画素信号をそれぞれ復元する信号復元回路と、ノイズで乱された画素信号を検出するノイズ検出回路と、復元すべき各画素信号につきそれより前の走査ラインの対応する位置の画素信号を参照データとして格納する参照データメモリと、ノイズで乱された画素信号を参照データと比較し、両者の差が予め定められた閾値以内か否かを判定する比較回路とを備え、その差が前記閾値を超えると判定された場合、前記信号復元回路は、対象の画素信号を用いる復元に代えて前記参照データを用いて元の画素信号を復元することを特徴とする。

この発明において、同期信号および画素信号は、いずれも走査された画像の信号として受信される高速シリアル伝送信号の内容を示している。走査された画像の信号は、複数の走査ラインから構成され、各走査ラインは少なくとも開始を表す同期信号とそれに続く複数の画素信号から構成される。好ましくは、各画素信号は画像を構成する各画素の画素値（濃度）に対応しており、カラー画像の場合はＲＧＢの各画素に対応する画素値を表す。その具体的な態様は、例えば、イメージセンサからのアナログ信号をアナログフロントエンド（ＡＦＥ）でデジタル信号へ変換した後、ＡＦＥから送信される画素信号である。

クロック生成回路は、所定のトレーニングパターンを受信し、受信したトレーニングパターンに基づいてその後にそれぞれ受信する走査ラインの同期信号および各走査ラインの画素信号に適用すべきサンプリングクロックの周波数を決定する。また、各同期信号および各画素信号のレベル遷移を基準に前記サンプリングクロックの位相を決定する。トレーニングパターンは、高速シリアル伝送信号の伝送前に送信側（シリアライザ）の高速シリアル伝送信号のタイミング基準となるシリアルクロックを受信側（デシリアライザ）でサンプリングクロックとして復元できるようにクロック周波数を伝える手順において伝送される。
高速シリアル伝送信号は、トレーニングパターンが表す周波数でデータのビット列が伝送されるシリアル信号であって、各ビットは０および１に対応する２値のレベルで表される。上術の実施形態で、高速シリアル伝送信号は、一対のＬＶＤＳデータ線上で伝送される。

さらにまた、サンプリングクロックは、高速シリアル伝送信号として伝送されるデータの各ビットを受信側でサンプリングするタイミングを決めるクロックであって、クロック生成回路で生成される。送信側のシリアライザが高速シリアル伝送信号を生成する際のタイミング基準に用いたシリアルクロックに対応するクロックである。サンプリングクロックは、高速シリアル伝送信号がパラレル－シリアル変換される前の、元の並列信号のフレームクロックよりも当然ながら高速のクロックである。サンプリングクロックは元の並列信号のフレームクロックと相関があるので、クロック生成回路が元の並列信号のフレームクロックを復元してもよい。

高速シリアル伝送信号を正しくサンプリングするには、サンプリングクロックの周波数だけでなく位相が重要である。クロック生成回路は、高速シリアル伝送信号が０から１のレベルへあるいは１から０のレベルへ遷移するタイミングを基準にしてサンプリングクロックの位相を決定する。
上述の実施形態におけるクロックリカバリ回路は、この発明におけるクロック生成回路に相当する。

また、信号復元回路は、復元されたフレームクロックをタイミングの基準にして元の並列信号を復元する。上述の実施形態におけるデシリアライザは、この発明における信号復元回路に相当する。
ノイズ検出回路は、受信した画素信号が高速シリアル伝送信号として定められたデータビット列以外のビット列が受信された場合に、画素信号がノイズで乱されたものとして検出する。上述の実施形態においては、8B10B SerDesとして送受される１０ビットコードが8B10B SerDesで定められているＤＣバランスやランレングスに係る規則に適合しないビット列を受信した場合に、画素信号がノイズで乱されたものとして検出している。

また、参照データは、対象の画素信号の前の走査ライン上で対応する位置にある画素の画素信号の値（データ）である。前の走査ラインは、直前の走査ラインであってもよいが、直前の走査ラインを含む複数の走査ラインであってもよい。さらに、参照データは、前の走査ライン上で対応する位置の画素だけでなく、前の走査ライン上でその画素に隣接する複数個の画素のデータであってもよい。参照データメモリは、参照データを格納するメモリである。その具体的な態様は、例えば、対象の画素信号を含む走査ラインよりも前の所定数の走査ラインの画素信号を格納するラインバッファである。

さらにまた、比較回路は、対象の画素信号の値と参照データの値の大きさを比較するものである。参照データが複数の画素信号を対象とする場合は、それら複数の画素信号から算出される値、例えば平均値や加重平均の値と比較するものである。
閾値は、対象の画素信号の値が、参照データの値と大きく異なる場合にその画素信号を採用せず参照データを採用して復元を行うかを決める境界値である。これは、画像を構成する画素が十分微細であって、近接した位置の画素とは画素値が大きく変化せず所定の範囲に収まるということを前提に、ノイズで乱れた画素信号を近接した画素値で代替する処理である。

さらに、この発明の好ましい態様について説明する。
（ii）前記比較回路は、前記閾値の設定および変更を受け付けてもよい。
このようにすれば、固定の閾値ではなく状況に応じた閾値を適用できる。例えば、高速シリアル伝送回路が置かれる場所の電磁環境に応じた閾値を設定できる。あるいは、伝送される画像の特性に応じた閾値を設定できる。

（iii）前記参照データメモリは、前の複数の走査ラインの画素信号または前の走査ライン上で隣り合う複数の画素信号の少なくとも何れかである複数の画素信号を対応する参照データとして格納し、前記比較回路は、それらの対応する参照データから算出される値を対象の画素信号と比較してもよい。
このようにすれば、一つの画素信号でなく複数の画素信号に基づいて比較を行うことができるので、周囲の複数の画素に基づいて参照データを決定し、比較および代替を行うことができる。即ち、一つの画素信号を参照データとする態様に比べて領域的により平均化された画素信号を参照データとして採用できる。

（iv）前記画素信号のレベル遷移を位相決定の基準とせず、前記同期信号のレベル遷移のみを位相決定の基準として第２サンプリングクロックを生成する第２クロック生成回路をさらに備え、前記信号復元回路は、前記ノイズ検出回路がノイズで乱されたものとした画素信号から元の画素信号を復元する際に、前記サンプリングクロックに代えて前記第２クロックを用いてサンプリングされた画素信号を用いて前記参照データとの比較を行い、両者の差が前記閾値以内であると前記比較回路が判定した場合、前記第２クロックを用いてサンプリングされた画素信号から元の画素信号を復元であってもよい。
高速シリアル伝送信号にシリアルクロックが埋め込まれているので、高速シリアル伝送信号がノイズで乱されるとシリアルクロックの復元、即ちサンプリングクロックの生成にも影響がおよぶ可能性がある。この態様にすれば、画素信号を除外し同期信号のレベル遷移のみを位相決定の基準とした第２サンプリングクロックを用いて画素信号をサンプリングするので、ノイズで乱された画素信号のサンプリングにおいてサンプリングクロックの乱れの影響を抑制できる。

（v）前記比較回路は、前記閾値の設定および変更を受け付けてもよい。
このようにすれば、固定の閾値ではなく状況に応じた閾値を適用できる。例えば、高速シリアル伝送回路が置かれる場所の電磁環境に応じた閾値を設定できる。あるいは、伝送される画像の特性に応じた閾値を設定できる。画像処理の技術を用いて閾値を適応的に変化させることも可能である。

（vi）同じ走査ライン上の画素信号に対して前記ノイズ検出回路がノイズで乱されたものであると判定した回数を数えるノイズカウンタをさらに備え、前記比較回路によりその差が前記閾値を超えると判定された回数が所定の回数を超える場合に限り、前記信号復元回路は対象の画素信号を用いた復元に代えて前記対応する参照データを用いて元の画素信号を復元してもよい。
この態様によれば、ノイズで乱された画像信号の発生頻度をカウントし、発生頻度が所定回数以下であれば受信した画素信号のデータを用いて復元がなされる。

（vii）前記比較回路は、前記閾値の設定および変更を受け付けてもよい。
このようにすれば、固定の閾値ではなく状況に応じた閾値を適用できる。例えば、高速シリアル伝送回路が置かれる場所の電磁環境に応じた閾値を設定できる。あるいは、伝送される画像の特性に応じた閾値を設定できる。画像処理の技術を用いて閾値を適応的に変化させることも可能である。

この発明の好ましい態様には、上述した複数の態様のうちの何れかを組み合わせたものも含まれる。
前述した実施の形態の他にも、この発明について種々の変形例があり得る。それらの変形例は、この発明の範囲に属さないと解されるべきものではない。この発明には、請求の範囲と均等の意味および前記範囲内でのすべての変形とが含まれるべきである。

１１：スキャン制御ユニット、 １３：イメージセンサ、 １５：アナログフロントエンド、 １７：トランスミッタ、 １９：シリアライザ、 ２１：画像制御ユニット、 ２３：レシーバ、 ２５：クロックリカバリ回路、 ２７：デシリアライザ、 ２９：画像処理回路、 ３１：画像メモリ、 ４１：周波数検出回路、 ４３：クロック生成回路、 ４５：多相ＰＬＬ回路、 ４７：エッジ検出回路、 ４９：位相調整回路、 ５１：ノイズ検出回路、 ６１，６１ａ，６１ｂ：直並列変換回路、 ６３：入力データ制御回路、 ６５，６５ａ，６５ｂ：バッファメモリ、 ６７：出力データ制御回路、 ６９：比較回路、 ７１：参照データメモリ、 ７３：遅延同期回路
１００：スキャナ

Claims (7)

1. クロックエンベデッド方式の高速シリアル伝送信号としてそれぞれ受信する走査ラインの同期信号および各走査ラインの画素信号をサンプリングするサンプリングクロックの周波数を事前のトレーニングにより決定し位相を前記同期信号および画素信号のレベルの遷移により決定するクロック生成回路と、
   生成されたサンプリングクロックで前記同期信号および前記画素信号をサンプリングして元のフレームクロック、元の同期信号および元の画素信号をそれぞれ復元する信号復元回路と、
   ノイズで乱された画素信号を検出するノイズ検出回路と、
   復元すべき各画素信号につきそれより前の走査ラインの対応する位置の画素信号を参照データとして格納する参照データメモリと、
   ノイズで乱された画素信号を参照データと比較し、両者の差が予め定められた閾値以内か否かを判定する比較回路とを備え、
   その差が前記閾値を超えると判定された場合、前記信号復元回路は、対象の画素信号を用いる復元に代えて前記参照データを用いて元の画素信号を復元する高速シリアル伝送回路。
2. 前記比較回路は、前記閾値の設定および変更を受け付ける請求項１に記載の高速シリアル伝送回路。
3. 前記参照データメモリは、前の複数の走査ラインの画素信号または前の走査ライン上で隣り合う複数の画素信号の少なくとも何れかである複数の画素信号を対応する参照データとして格納し、
   前記比較回路は、それらの対応する参照データから算出される値を対象の画素信号と比較する請求項１に記載の高速シリアル伝送回路。
4. 前記画素信号のレベル遷移を位相決定の基準とせず、前記同期信号のレベル遷移のみを位相決定の基準として第２サンプリングクロックを生成する第２クロック生成回路をさらに備え、
   前記信号復元回路は、前記ノイズ検出回路がノイズで乱されたものとした画素信号から元の画素信号を復元する際に、前記サンプリングクロックに代えて前記第２クロックを用いてサンプリングされた画素信号を用いて前記参照データとの比較を行い、両者の差が前記閾値以内であると前記比較回路が判定した場合、前記第２クロックを用いてサンプリングされた画素信号から元の画素信号を復元する請求項１に記載の高速シリアル伝送回路。
5. 前記比較回路は、前記閾値の設定および変更を受け付ける請求項４に記載の高速シリアル伝送回路。
6. 同じ走査ライン上の画素信号に対して前記ノイズ検出回路がノイズで乱されたものであると判定した回数を数えるノイズカウンタをさらに備え、
   前記比較回路によりその差が前記閾値を超えると判定された回数が所定の回数を超える場合に限り、前記信号復元回路は対象の画素信号を用いた復元に代えて前記対応する参照データを用いて元の画素信号を復元する請求項１に記載の高速シリアル伝送回路。
7. 前記比較回路は、前記閾値の設定および変更を受け付ける請求項６に記載の高速シリアル伝送回路。

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