JP2021523579A - 射影測定のための単一磁束量子発生源 - Google Patents

射影測定のための単一磁束量子発生源 Download PDF

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Abstract

量子ビットを射影測定するための、射影源デジタル−アナログ変換器（ＰＳＤＡＣ）に結合される量子ビットを含むデバイス、システム、及び方法。ＰＳＤＡＣの磁束状態を第１の磁束状態から第２の磁束状態に変更することは、量子ビットの射影測定を行うために量子ビットに適用することができるfast-flux step又はfast-step波形を生成する。１組の量子ビットを含む量子プロセッサであって、各量子ビットは個々のＰＳＤＡＣに結合される、量子プロセッサでは、共用トリガラインが各ＰＳＤＡＣを活性化して個々のfast-flux step又はfast-step波形を生成することができる。同期デバイスはfast-flux step又はfast-step波形を同期させ、１組の量子ビットの射影読み出しを可能にすることができる。

Description

分野
本開示は一般に、量子ビットのエネルギ障壁を上げるためにfast-flux stepを適用することによる量子ビットの射影測定のためのデバイス、システム、及び方法に関する。開示する技法は、量子プロセッサの射影読み出しのために量子プロセッサを構成する１組の量子ビットに適用することができる。
背景
量子計算
量子コンピュータは、データに対する演算を実行するために重ね合わせ、トンネリング、及びもつれ等の少なくとも１つの量子力学的現象を直接使用するシステムである。量子コンピュータの要素は量子ビットである。量子コンピュータは、量子物理学をシミュレートする計算問題等の特定の種類の計算問題を加速させることができる。
量子ビット
量子ビットは、量子コンピュータのための基本情報単位として使用することができる。量子ビットは、「０」及び「１」でラベル付けすることもできる２つの個別の物理的状態を含む。物理的に、これらの２つの個別の状態は量子情報記憶デバイスの２つの異なる及び区別可能な物理的状態によって表される。例えばこれらの２つの個別の状態は、磁場の方向によって表すことができる。これらの状態を記憶する物理量が量子力学的に振る舞う場合、デバイスは追加で０及び１の重ね合わせに置くことができる。つまり量子ビットは同時に「０」及び「１」の両方の状態にあることができ、そのため両方の状態に対する計算を同時に実行することができる。
量子計算の間、量子ビットの状態は概して基底状態の重ね合わせであり、そのため量子ビットは｜０〉の基底状態を占める非ゼロの確率及び｜１〉の基底状態を占める同時の非ゼロの確率を有する。量子ビットの量子性は、基底状態のコヒーレントな重ね合わせにある量子ビットの能力に概ね由来する。量子ビットがデコヒーレンス源から十分に隔離されている場合、量子ビットは基底状態のコヒーレントな重ね合わせとして存在するこの能力を保つ。
量子ビットを用いた計算を完了するために、量子ビットの状態を測定する（即ち読み出す）。典型的には、量子ビットの測定を行うとき量子ビットの量子性が一時的に失われ、基底状態の重ね合わせが｜０〉の基底状態又は｜１〉の基底状態に崩壊し、従って従来のビットへのその類似性を取り戻す。崩壊後の量子ビットの実際の状態は、読み出し操作の直前のその量子ビットの｜０〉の基底状態の確率又は｜１〉の基底状態の確率（即ち量子状態の確率）によって決まる。
デジタル−アナログ変換器（ＤＡＣ）
量子プロセッサは、量子効果を用いて計算を行うための複数のプログラム可能デバイスを提供する。プログラム可能デバイスは、量子ビット、（量子ビットをプログラム可能に結合する）カプラ、及びそのコンポーネントを含む。プログラム可能デバイスは、その動作に影響を及ぼすために適用される信号によってプログラムされる（例えばバイアス信号を磁束量子ビットに適用して計算中にその磁束に影響を及ぼすことができる）。
一部の量子プロセッサは、量子ビット等のプログラム可能デバイスに適用する前に、古典的コンピュータから受信されるデジタル信号をアナログ信号に変換することを必要とする。デジタル−アナログ変換器（ＤＡＣ）がこの変換を行うことができる。ＤＡＣは、計算前又は計算中に量子プロセッサによって受信される信号を、後でプログラム可能デバイスに適用するまで記憶することもできる。ＤＡＣは多くの応用を有し、これらの目的（即ち変換及び／又は記憶）及び／又は他の目的のうちの１つ又は複数のために使用することができる。これらの及び他の目的のためにＤＡＣを応用する例は、例えば米国特許第７，８７６，２４８号及び米国特許第８，０９８，１７９号の中でより詳細に説明されている。
超伝導量子プロセッサは磁束を記憶する超伝導ＤＡＣを含み得る複数のＤＡＣをしばしば含み、それらのＤＡＣはストレージインダクタ（例えば超伝導磁気コイル）及び可変インダクタンスを概して含む。例えばＤＡＣは、２つのジョセフソン接合と直列にインダクタンスのループを含むことができる。ＤＡＣの設計の例は、例えばJohnson et al., “A scalable control system for a superconducting adiabatic quantum optimization processor”, arXiv:0907.3757、及びBunyk et al., “Architectural considerations in the design of a superconducting quantum annealing processor”, arXiv:1401.5504の中でより詳細に記載されている。
量子アニーリング
量子アニーリングは、システムの低エネルギ状態、典型的には好ましくはシステムの基底状態を見つけるために使用することができる計算方法である。古典的なシミュレーテッドアニーリングの概念と同様に、この方法は低エネルギ状態の方が安定しているので自然システムはエネルギ状態が低い方に向かう傾向があるという基本原理に依拠する。量子アニーリングは、古典的なアニーリングよりもエネルギ極小に正確に及び／又は素早く到達するために、非局在化の源として量子トンネリング等の量子効果を使用することができる。
断熱量子計算は量子アニーリングの特別な事例と見なすことができる。断熱量子計算では、理想的にはシステムが基底状態で始まり、断熱進化の全体を通してその基底状態のままである。従って、量子アニーリングのシステム及び方法は概して断熱量子コンピュータ上で実装できることを当業者なら理解されよう。本明細書及び添付の特許請求の範囲の全体を通して、量子アニーリングへの如何なる言及も文脈上必要な場合を除き断熱量子計算を包含するものとする。
量子ボルツマンサンプリング
量子コンピュータは、機械学習に使用可能なサンプルを生成するために使用することができる。例えば、量子コンピュータは量子ボルツマンマシンを訓練するためのサンプルを生成することができる。ボルツマンマシンは、頂点間の無向加重エッジを有するグラフを含む確率的グラフィカルモデルの実装である。頂点（ユニットとも呼ぶ）は、「オン」状態にあるのか「オフ」状態にあるのかに関する確率的決定をたどる。確率的決定はボルツマン分布に基づく。量子ボルツマンマシンは量子コンピュータ、例えば量子アニーラを使用して実装することができる。量子ボルツマンマシンを訓練するためのサンプルは量子アニーラからも生成され得る。
量子ボルツマンサンプリングは、量子ハミルトニアンの固有状態から平衡サンプルを返すことを含み得る。サンプルは量子ボルツマン分布から取ることができ、ハミルトニアンの低エネルギ構成に対応し得る。量子アニーラを含む量子コンピュータでは、量子アニーリングスケジュールの始まりと終わりとの間の或る時点で、サンプルを取ることができる。アニールの初期では量子効果が強いが、問題エネルギ尺度が低いので状態は自明でない。しかしアニールの終盤で量子効果は弱くトンネリングがインコヒーレントであり、概ね古典的な状態をもたらす。この時点においてトンネリングレートがデコヒーレンスレートを下回る。量子ボルツマンサンプリングを可能にする（即ち量子効果が強いとき量子ビットが０の状態にある又は１の状態にある確率を測定する）ために、量子ビットの射影測定は理想的には量子効果が強く状態が自明でないコヒーレントレジームにおいてアニールの半ばで行うべきである。
量子ボルツマンサンプリングは、アニールの始まりと終わりとの間の或る時点における量子プロセッサ内の１組の量子ビットの状態を同時に測定することを含み得る。射影測定は、量子ビットがその量子状態の確率に応じて０の状態又は１の状態にあるように測定され、測定を行った後もその状態がそれ以上変化しないとき行われ、スピン状態の量子測定を行うことを可能にする。射影測定を行うための１つの手法はアニールの始まりと終わりとの間の或る時点においてエネルギ障壁を素早く上げ、それによりトンネリングエネルギを減らし、量子ビットをフリーズアウトしてそのスピン状態を測定することである。エネルギ障壁を十分素早く上げた場合、量子ビットの測定は射影的になる。アニールの半ばの射影測定は量子ボルツマンサンプリング（即ち量子ボルツマン分布を表すサンプルを得ること）を可能にすることができる。射影量子ビット測定は、さもなければ困難であるアニールの半ばの測定を可能にすることによって量子プロセッサの較正を改善するために使用することもできる。
典型的には、量子ビットの射影測定を行うためにアナログラインを使用することができる。但し、アニーリングを制御するアナログラインは、エネルギ障壁を上げる速さを制限する可能性がある最大帯域幅を有する場合がある。従って、インコヒーレント又は低コヒーレンスレジームにおいて、量子ビットの射影はアニールの相対的に遅くに生じ得る。インコヒーレント又は低コヒーレンスレジームでは、量子ビットのダイナミクスは遅く量子効果は小さい。量子効果がより強いコヒーレントレジームにおいて射影測定を行い、それにより量子ボルツマンサンプリングを可能にするために、既存のアナログラインが可能にする速度よりもはるかに速くエネルギ障壁を上げる必要がある。エネルギ障壁をより速く上げる１つの手法はアナログ制御ラインの帯域幅を増加することである。例えば量子プロセッサを室温電子機器に通信可能に結合するために、高帯域幅の同軸ラインを実装することができる。しかし、高帯域幅のアナログラインを使用することには２つの主な欠点がある。まず、量子プロセッサの動作を損なう可能性がある、これらのラインによって運ばれるノイズは帯域幅と共に増加する。第２に、必要なアナログラインの数は量子ビットの数が増えるにつれて増加する。量子プロセッサはミリケルビン程度の動作温度を必要とし、このことは極低温冷凍機又は低温保持装置の使用を必要とする。量子ビットの数が増大するとアナログラインの数が管理不能になり、アナログラインは低温保持装置の領域に収まらなくなる。従って、高帯域幅のアナログラインを使用することなしに量子ビットを射影測定するための及び射影読み出しするためのシステム及び方法が広く望まれている。
従来の技術の上記の例及びそれに関係する制限は、排他的ではなく例示的であることを意図する。本明細書を読み図面を検討することで、従来の技術の他の制限が当業者に明らかになる。
簡単な概要
極低温冷凍機の制約によって限定されないスケーラブルな方法及びデバイスを使用して量子ビット及び／又は量子プロセッサの射影測定及び射影読み出しを行えるようにする需要が存在する。オンチップデバイスを使用し高帯域幅のアナログラインの使用を必要としない、量子ビット及び／又は量子プロセッサの射影測定を一部の実装で可能にするシステム、方法、及びデバイスを記載する。
量子プロセッサ内の量子ビットを射影測定するためのシステムは、複数の量子ビットであって、各量子ビットはボディループ及びジョセフソン接合（ＪＪ）ループを有する、複数の量子ビットと、複数の射影源デジタル−アナログ変換器（ＰＳＤＡＣ：projective-source digital-to-analog converter）であって、各ＰＳＤＡＣはボディループ及びＪＪループを有し、各ＰＳＤＡＣの各ボディループは複数の量子ビットの個々の量子ビットのＪＪループに通信可能に結合される、複数の射影源デジタル−アナログ変換器（ＰＳＤＡＣ）と、複数のＰＳＤＡＣの各ＰＳＤＡＣのＪＪループに通信可能に結合されるトリガラインであって、トリガラインは各ＰＳＤＡＣを活性化して第１の磁束状態から第２の磁束状態に変更するように動作可能であり、各ＰＳＤＡＣを活性化して第１の磁束状態から第２の磁束状態に変更することは個々のfast flux stepを生成する、トリガラインと、複数の同期デバイスであって、各同期デバイスは複数のＰＳＤＡＣの個々のＰＳＤＡＣのＪＪループに通信可能に結合され、個々のＰＳＤＡＣのＪＪループにバイアスを印加して個々のＰＳＤＡＣによって生成されるfast flux stepを、複数のＰＳＤＡＣの少なくとも１つの他のＰＳＤＡＣによって生成される少なくとも１つの他のfast flux stepと同期させるように動作可能である、複数の同期デバイスとを含むものとして要約することができる。
複数の同期デバイスは、複数のプログラム可能磁気メモリデジタル−アナログ変換器（ＰＭＭ ＤＡＣ）を含むことができ、各ＰＭＭ ＤＡＣは個々のＰＳＤＡＣのＪＪループに通信可能に結合されるボディループを有し、ＰＭＭ ＤＡＣのボディループは個々のＰＳＤＡＣのＪＪループにバイアスを印加して個々のＰＳＤＡＣによって生成されるfast flux stepを、複数のＰＳＤＡＣの少なくとも１つの他のＰＳＤＡＣによって生成される少なくとも１つの他のfast flux stepと同期させるように動作可能である。複数の同期デバイスは複数のアナログラインを含むことができ、各アナログラインは個々のＰＳＤＡＣのＪＪループに通信可能に結合され、個々のＰＳＤＡＣのＪＪループにバイアスを印加して個々のＰＳＤＡＣによって生成されるfast flux stepを、複数のＰＳＤＡＣの少なくとも１つの他のＰＳＤＡＣによって生成される少なくとも１つの他のfast flux stepと同期させるように動作可能である。
複数のＰＳＤＡＣの第１のＰＳＤＡＣの第１の磁束状態は、複数のＰＳＤＡＣの第２のＰＳＤＡＣの第１の磁束状態と異なることができる。複数のＰＳＤＡＣの第１のＰＳＤＡＣによって生成される第１のfast flux stepは、複数の量子ビットの第１の量子ビットのエネルギ障壁を上げるために複数の量子ビットの第１の量子ビットのＪＪループに適用することができる。各同期デバイスは、複数のＰＳＤＡＣの第１のＰＳＤＡＣによって生成される第１のfast flux stepを複数のＰＳＤＡＣの第２のＰＳＤＡＣによって生成される第２のfast flux stepと同期させることができる。複数のＰＳＤＡＣの第１のＰＳＤＡＣによって生成される第１のfast flux stepを複数のＰＳＤＡＣの第２のＰＳＤＡＣによって生成される第２のfast flux stepと同期させることは、複数の量子ビットの第１の量子ビットのエネルギ障壁及び第２の量子ビットのエネルギ障壁を上げるために複数の量子ビットの第１の量子ビットのＪＪループ及び第２の量子ビットのＪＪループにそれぞれ適用される同期されたfast flux stepをもたらすことができる。各同期デバイスは、複数のＰＳＤＡＣの第１のＰＳＤＡＣによって生成される第１のfast flux stepを複数のＰＳＤＡＣの各ＰＳＤＡＣによって生成される複数のfast flux stepと同期させることができる。複数のＰＳＤＡＣの第１のＰＳＤＡＣによって生成される第１のfast flux stepを複数のＰＳＤＡＣの各ＰＳＤＡＣによって生成される複数のfast flux stepと同期させることは、複数の量子ビットの各量子ビットのエネルギ障壁を上げるために複数の量子ビットの各量子ビットの個々のＪＪループにそれぞれ適用される同期されたfast flux stepをもたらすことができる。
このシステムは複数の磁束バイアス発生源を更に含むことができ、各磁束バイアス発生源は、個々のＰＳＤＡＣのボディループに通信可能に結合することができ、個々のＰＳＤＡＣのボディループに磁束バイアスを印加するように動作可能であり得る。
このシステムは、複数の量子ビットの第１の量子ビットを複数の量子ビットの第２の量子ビットに通信可能に結合するカプラを更に含むことができ、第１の量子ビットは複数のＰＳＤＡＣの第１のＰＳＤＡＣに通信可能に結合することができ、第２の量子ビットは複数のＰＳＤＡＣの第２のＰＳＤＡＣに通信可能に結合することができる。トリガラインは、複数のＰＳＤＡＣの第１のＰＳＤＡＣのＪＪループに通信可能に結合することができ、複数のＰＳＤＡＣの第２のＰＳＤＡＣのＪＪループに更に通信可能に結合することができる。複数のＰＳＤＡＣの第１のＰＳＤＡＣのＪＪループは、複数の同期デバイスの第１の同期デバイスに通信可能に結合することができ、複数のＰＳＤＡＣの第２のＰＳＤＡＣのＪＪループは、複数の同期デバイスの第２の同期デバイスに通信可能に結合することができる。
このシステムは複数のＰＳＤＡＣの第３のＰＳＤＡＣ及び第４のＰＳＤＡＣを更に含むことができ、複数のＰＳＤＡＣの第３のＰＳＤＡＣのボディループは複数の量子ビットの第１の量子ビットのボディループに通信可能に結合することができ、複数のＰＳＤＡＣの第４のＰＳＤＡＣのボディループは複数の量子ビットの第２の量子ビットのボディループに通信可能に結合することができる。複数のＰＳＤＡＣの第３のＰＳＤＡＣのＪＪループは、第２のトリガラインに通信可能に結合することができる。
量子プロセッサ内の量子ビットを射影測定するためのシステムを動作させる方法は、複数の量子ビットであって、各量子ビットはボディループ及びジョセフソン接合（ＪＪ）ループを有する、複数の量子ビットと、複数の射影源デジタル−アナログ変換器（ＰＳＤＡＣ）であって、各ＰＳＤＡＣはボディループ及びＪＪループを有し、各ＰＳＤＡＣの各ボディループは複数の量子ビットの個々の量子ビットのＪＪループに通信可能に結合される、複数の射影源デジタル−アナログ変換器（ＰＳＤＡＣ）と、複数のＰＳＤＡＣの各ＰＳＤＡＣのＪＪループに通信可能に結合されるトリガラインであって、トリガラインは各ＰＳＤＡＣを活性化して第１の磁束状態から第２の磁束状態に変更するように動作可能であり、各ＰＳＤＡＣを活性化して第１の磁束状態から第２の磁束状態に変更することは個々のfast flux stepを生成する、トリガラインと、複数の同期デバイスであって、各同期デバイスは複数のＰＳＤＡＣの個々のＰＳＤＡＣのＪＪループに通信可能に結合され、各同期デバイスは個々のＰＳＤＡＣのＪＪループにバイアスを印加する、複数の同期デバイスを含むものとして要約することができ、この方法は、量子プロセッサによって実行される量子アニーリング進化を開始すること、量子進化中の或る時点において、複数のＰＳＤＡＣのＰＳＤＡＣを活性化するためにトリガラインによって信号を送信すること、複数のＰＳＤＡＣのＰＳＤＡＣの磁束状態を第１の磁束状態から第２の磁束状態に変更してfast flux stepを生成すること、fast flux stepを使用して複数の量子ビットの量子ビットのエネルギ障壁を上げること、及び複数の量子ビットの量子ビットのスピン状態を測定することを含む。
この方法は、複数のＰＳＤＡＣの第１のＰＳＤＡＣによって生成される第１のfast flux stepを、複数のＰＳＤＡＣの個々のＰＳＤＡＣによって生成される複数のfast flux stepと同期させることを更に含み得る。第１のＰＳＤＡＣによって生成される第１のfast flux stepを、複数のＰＳＤＡＣの個々のＰＳＤＡＣによって生成される複数のfast flux stepと同期させることは、複数の量子ビットの各量子ビットの個々のＪＪループにそれぞれ適用される同期されたfast flux stepをもたらすことができる。複数の量子ビットの各量子ビットの個々のＪＪループに同期されたfast flux stepを適用することは、複数の量子ビットの各量子ビットの個々のエネルギ障壁を上げることができる。この方法は、量子進化を完了し、複数の量子ビットの量子ビットのスピン状態を読み出すことを更に含み得る。
図面の幾つかの見方の簡単な説明
図中、同一の参照番号は類似の要素又は動作を識別する。図中の要素のサイズ及び相対位置は必ずしも縮尺通りに描かれていない。例えば様々な要素の形状及び角度は必ずしも縮尺通りに描かれておらず、これらの要素の一部は、図面を分かりやすくするために任意に拡大し位置決めしている場合がある。更に、描かれている要素の特定の形状は、特定の要素の実際の形状に関する如何なる情報を伝えることも意図しておらず、単に図面を認識しやすいように選択している場合がある。
射影源デジタル−アナログ変換器（ＰＳＤＡＣ）の磁束状態の変化を使用する、量子ビットの射影測定用の回路を示す概略図である。 複合ジョセフソン接合（ＪＪ）ループをそれぞれ有する１組の２つのＰＳＤＡＣの磁束状態の変化を使用する、量子ビットの射影測定用の回路を示す概略図である。 １組の４つのＰＳＤＡＣの磁束状態の変化を使用する、２つの通信可能に結合された量子ビットの射影測定用の回路を示す概略図である。 ２つの複合ＪＪループを直列にそれぞれ有する１組の２つのＰＳＤＡＣの磁束状態の変化を使用する、量子ビットの射影測定用の回路を示す概略図である。 １組の３つのＰＳＤＡＣの磁束状態の変化を使用する、量子ビットの射影測定用の回路を示す概略図である。 本開示の少なくとも１つの図示の実施形態による、量子ビットの射影測定用のシステムを動作させるための方法を示す流れ図である。 本開示の少なくとも１つの図示の実施形態による、量子ビットの量子進化を開始しモニタするための方法を示す流れ図である。 本明細書のシステム、デバイス、及び方法による、デジタルコンピュータ及びアナログコンピュータを含む例示的な計算システムの概略図である。
詳細な説明
以下の説明では、開示する様々な実装の完全な理解を与えるために幾つかの具体的詳細を記載する。しかし、これらの具体的詳細の１つ又は複数なしに、又は他の方法、コンポーネント、材料等を用いて実装を実施できることを当業者なら理解されよう。他の例では、実装の説明を不必要に曖昧にするのを避けるために、コンピュータシステム、サーバコンピュータ、及び／又は通信ネットワークに関連する既知の構造は図示し又は説明していない。
文脈上他の意味に解すべき場合を除き、本明細書及び添付の特許請求の範囲の全体を通して、「含む（comprising）」という用語は「含む（including）」と同義であり、包含的又は無制限である（即ち列挙されていない追加の要素又は方法の動作を除外しない）。
本明細書の全体を通して「一実装」又は「或る実装」に言及することは、その実装に関連して記載する特定の特徴、構造、又は特性が少なくとも１つの実装に含まれることを意味する。従って、本明細書の全体を通して様々な箇所で出現する「一実装では」又は「或る実装では」という句は、必ずしも全て同じ実装を指すものではない。更に、１つ又は複数の実装において特定の特徴、構造、又は特性を任意の適切なやり方で組み合わせることができる。
本明細書及び添付の特許請求の範囲で使用するとき、文脈において明白に指示しない限り単数形「a」、「an」、及び「the」は複数の指示対象を含む。文脈において明白に指示しない限り、「又は」という用語は「及び／又は」を含む意味で概して用いることにも留意すべきである。
本明細書に示す見出し及び本開示の要約は便宜上のものに過ぎず、実装の範囲又は意味を説明するものではない。
アニールの始まりと終わりとの間の或る時点において量子ビットの状態をサンプリングすることは、量子ボルツマンサンプリング及び量子プロセッサの較正等の応用に有用であり得る。量子ビットのアニーリングレートをアナログラインが制御する量子プロセッサの設計では、量子ビットの状態を射影できる横磁場又はトンネリングレートがアナログラインの帯域幅によって制限される。本明細書のシステム、方法、及びデバイスは、量子ビットの射影測定用の単一磁束量子発生源としてデジタル−アナログ変換器（ＤＡＣ）を使用する設計を記載する。ＤＡＣが第１の磁束状態から第２の磁束状態に変化するのに必要な時間はスイッチング時間として定義することができ、数十ピコ秒程度であり得る。スイッチング時間が速い結果、ＤＡＣの２つの磁束状態間の遷移が量子ビットの射影読み出しを駆動するために使用することができるfast flux stepを生成することができる。換言すれば、ＤＡＣの磁束状態の変化は、アニールの始まりと終わりとの間の或る時点におけるスピン状態の量子測定を駆動することができる。この目的でfast flux stepを生成するＤＡＣは、射影源ＤＡＣ（ＰＳＤＡＣ）又はfast flux step源として定義することができる。１組のＰＳＤＡＣ内の各ＰＳＤＡＣが量子プロセッサ上の１組の量子ビットの中の量子ビットにそれぞれ通信可能に結合される場合、各ＰＳＤＡＣを同期的に活性化することによって量子プロセッサ内の１組の量子ビットに対して射影測定を行うことができる。全ての量子ビットに対して射影測定を行うために全てのＰＳＤＡＣが同期的に活性化される場合、量子プロセッサ全体の射影読み出しを行うことができる。同期的な活性化は、各ＰＳＤＡＣを共用トリガラインに及びそれぞれの同期デバイスに通信可能に結合することによって実現することができる。同期デバイスは、非同期を引き起こす可能性があるチップ製造のばらつき及び共用トリガラインの位相遅延を補正することができる。同期デバイスの一例は、ＰＳＤＡＣにバイアスを印加する従来のオンチップＤＡＣ又はプログラム可能磁気メモリ（ＰＭＭ）ＤＡＣである。上記の設計はデコヒーレンスを較正し評価するためのツールとして使用することができる。この設計の利点は、高帯域幅の制御ラインが必要ないので、この設計がコヒーレントレジームにおいて量子ビットを制御するためのスケーラブルなシステムであることである。
図１は、ＰＳＤＡＣ１０８の磁束状態の変化を使用する、量子ビット１０２の射影測定用の回路１００を示す概略図である。量子ビット１０２は、ジョセフソン接合（ＪＪ）ループ１０４及びボディループ１０６を有する。ＪＪループ１０４は複合−複合ＪＪループである。他の実装では、ＪＪループ１０４が複合ＪＪループであり得る。ボディループ１０６は磁束バイアス発生源１０８に通信可能に結合される。磁束バイアス発生源１０８は、誘導結合によって量子ビット１０２にバイアスを印加する。一部の実装では、磁束バイアス発生源１０８をアナログラインとすることができる。一部の実装では、磁束バイアス発生源１０８をプログラム可能磁気メモリ（ＰＭＭ）ＤＡＣ等の従来のＤＡＣとすることができる。量子ビット１０２のＪＪループ１０４は、アニーリングライン１１２にも通信可能に結合される。アニーリングライン１１２は量子ビット１０２のアニールスケジュールを少なくとも部分的に制御し、ＪＪループ１０４の主ローブ１２６に磁束バイアスを印加することによって量子ビット１０２のエネルギ障壁を上げる。アニーリングライン１１２は、量子プロセッサ内の量子ビットのサブセットの中の少なくとも１つの他の量子ビットに更に通信可能に結合され得る。量子ビット１０２のＪＪループ１０４は、第１の副ローブライン１１０ａ及び第２の副ローブライン１１０ｂ（まとめて１１０）に更に通信可能に結合される。副ローブライン１１０は量子ビット１０２のＪＪループ１０４にバイアスを印加してＪＪの非対称性を補償し、少なくとも１つの他の量子ビットに対して量子ビット１０２を均質化する。
ＰＳＤＡＣ１１４は、ＪＪループ１１６及びボディループ１１８を有する。量子ビット１０２のＪＪループ１０４はＰＳＤＡＣ１１４のボディループ１１８に通信可能に結合される。結合は誘導又はガルバニックとすることができる。ＰＳＤＡＣ１１４のボディループ１１８は、単一磁束量子（ＳＦＱ）磁束バイアス発生源１２４に更に通信可能に結合される。ＳＦＱ磁束バイアス発生源１２４は、ＰＳＤＡＣ１１４によって生成される信号の方向を強化するためにＰＳＤＡＣ１１４のボディループ１１８にバイアスを印加し、そのため量子ビット１０１のエネルギ障壁が下げられるのではなく上げられる。ＰＳＤＡＣ１１４のボディループ１１８に印加されるバイアスは、プログラム可能な静的磁束バイアスであり得る。ＳＦＱ磁束バイアス発生源１２４は、ＰＭＭ ＤＡＣ等の従来のＤＡＣとすることができる。一部の実装では、ＳＦＱ磁束バイアス発生源１２４はアナログラインであり得る。ＰＳＤＡＣ１１８のＪＪループ１１６は複合ＪＪループである。一部の実装では、ＪＪループ１１６が複合−複合ＪＪループであり得る。ＰＳＤＡＣ１１４のＪＪループ１１６はトリガライン１２０に通信可能に結合される。１組のＰＳＤＡＣが存在する実装では、１組のＰＳＤＡＣの各ＰＳＤＡＣにトリガライン１２０を更に通信可能に結合することができる。トリガライン１２０はＰＳＤＡＣ１１４を活性化して、ＰＳＤＡＣ１１４の状態を第１の磁束状態から第２の磁束状態に変更する。ＰＳＤＡＣ１１４の状態を第１の磁束状態から第２の磁束状態に変更することは、数十ピコ秒のうちに行うことができる。量子ビット１０２のＪＪループ１０４に結合されるＰＳＤＡＣ１１４の磁束状態の変化はfast flux step又はfast-step波形を生成する。fast flux step又はfast-step波形は、量子ビット１０２のエネルギ障壁を上げるためにＪＪループ１０４の主ローブ１２６に適用することができる。アニールの始まりと終わりとの間の或る時点において、トリガライン１２０がＰＳＤＡＣ１１４を活性化することができる。一部の実装では、トリガライン１２０は少なくとも３０ＭＨｚの帯域幅を有するアナログラインとすることができる。ＰＳＤＡＣ１１４のＪＪループ１１６は同期デバイス１２２に更に結合される。同期デバイス１２２は、ＰＭＭ ＤＡＣ等の従来のＤＡＣとすることができる。一部の実装では、同期デバイス１２２をアナログラインとすることができる。同期デバイス１２２は、量子プロセッサ内の他のＰＳＤＡＣとのＰＳＤＡＣ１１４のスイッチング時間を非同期化し得る位相遅延を少なくとも部分的にオフセットするために、ＰＳＤＡＣ１１４のＪＪループ１１６にバイアスを印加する。同期デバイス１１２は、ＰＳＤＡＣ１１４によって生成されるfast flux stepを、量子プロセッサ内の少なくとも１つの他のＰＳＤＡＣによって生成される少なくとも１つの他のfast flux stepと同期させることができる。一部の実装では、同期デバイス１１２は例えばＪＪループにおける量子プロセッサ製造のばらつきを少なくとも部分的に補正することができる。
図２は、第１のＰＳＤＡＣ２１４ａ及び第２のＰＳＤＡＣ２１４ｂ（まとめて２１４）の磁束状態の変化を使用する、量子ビット２０２の射影測定用の回路２００を示す概略図である。回路２００は、図１の回路１００の同じ要素の少なくとも幾つかを含む。量子ビット２０２は、ＪＪループ２０４及びボディループ２０６を有する。ＪＪループ２０４は複合−複合ＪＪループである。一部の実装では、ＪＪループ２０４が複合ＪＪループであり得る。ボディループ２０６は磁束バイアス発生源２０８に通信可能に結合される。磁束バイアス発生源２０８は、誘導結合又はガルバニック結合によって量子ビット２０２にバイアスを印加する。量子ビット２０２のＪＪループ２０４は、アニーリングライン２１２に通信可能に結合される。アニーリングライン２１２は量子ビット２０２のアニールスケジュールを少なくとも部分的に制御し、ＪＪループ２０４の主ローブ２２６に磁束バイアスを印加することによって量子ビット２０２のエネルギ障壁を上げる。アニーリングライン２１２は、量子プロセッサ内の量子ビットのサブセットの中の少なくとも１つの他の量子ビットに更に通信可能に結合され得る。量子ビット２０２のＪＪループ２０４は、第１の副ローブライン２１０ａ及び第２の副ローブライン２１０ｂ（まとめて２１０）に更に通信可能に結合される。副ローブライン２１０は量子ビット２０２のＪＪループ２０４にバイアスを印加してＪＪの非対称性を補償し、少なくとも１つの他の量子ビットに対して量子ビット２０２を均質化する。
第１のＰＳＤＡＣ２１４ａ及び第２のＰＳＤＡＣ２１４ｂは、個々のＪＪループ２１６ａ、２１６ｂ（まとめて２１６）及び個々のボディループ２１８ａ、２１８ｂ（まとめて２１８）をそれぞれ含む。量子ビット２０２のＪＪループ２０４は、第１のＰＳＤＡＣ２１４ａのボディループ２１８ａに通信可能に結合される。結合は誘導又はガルバニックとすることができる。ＰＳＤＡＣ２１４のボディループ２１８は、個々のＳＦＱ磁束バイアス発生源２２４ａ、２２４ｂ（まとめて２２４）にそれぞれ通信可能に結合される。ＳＦＱ磁束バイアス発生源２２４は、ＰＳＤＡＣ２１４によって生成される信号の方向を強化するためにＰＳＤＡＣ２１４の個々のボディループ２１８にバイアスを印加し、そのため量子ビット２０２のエネルギ障壁が下げられるのではなく上げられる。ＰＳＤＡＣ２１４のボディループ２１８に印加されるバイアスは、プログラム可能な静的磁束バイアスであり得る。ＳＦＱ磁束バイアス発生源２２４は、ＰＭＭ ＤＡＣ等の従来のＤＡＣ又はアナログラインとすることができる。一実装では、ＳＦＱ磁束バイアス発生源２２４ａが従来のＤＡＣであり、ＳＦＱ磁束バイアス発生源２２４ｂがアナログラインである。ＰＳＤＡＣ２１４のＪＪループ２１６は複合ＪＪループである。一部の実装では、ＰＳＤＡＣ２１４のＪＪループ２１６は複合−複合ＪＪループであり得る。ＰＳＤＡＣ２１４のＪＪループ２１６は個々のトリガライン２２０ａ、２２０ｂ（まとめて２２０）にそれぞれ通信可能に結合される。１組のＰＳＤＡＣを含む実装では、１組のＰＳＤＡＣの各ＰＳＤＡＣにトリガライン２２０ａを更に通信可能に結合することができる。トリガライン２２０はＰＳＤＡＣ２１４を活性化して、ＰＳＤＡＣ２１４の状態を第１の磁束状態から第２の磁束状態に変更する。一実装では、第１のＰＳＤＡＣ２１４ａの第１の磁束状態が第２のＰＳＤＡＣ２１４ｂの第１の磁束状態と異なる。ＰＳＤＡＣの状態を第１の磁束状態から第２の磁束状態に変更することは、数十ピコ秒の時間枠のうちに行うことができる。ボディループ２１８ａによって量子ビット２０２のＪＪループ２０４に結合される第１のＰＳＤＡＣ２１４ａの磁束状態を変更することはfast flux step又はfast-step波形を生成する。fast flux step又はfast-step波形は、量子ビット２０２のエネルギ障壁を上げるためにＪＪループ２０４の主ローブ２２６に適用することができる。ボディループ２１８ｂによって量子ビット２０２のボディループ２０６に結合される第２のＰＳＤＡＣ２１４ｂの磁束状態を変更することは、量子ビット２０２のスピン状態を準備するために使用することができるfast flux step又はfast-step波形を生成する。第２のＰＳＤＡＣ２１４ｂは、量子ビット２０２のボディループ２０６に印加されるバイアスを増加させる又は減少させることができる。量子ビット２０２の状態を反転させることが量子ビット２０２のエネルギ又は量子プロセッサ内の他の量子ビットのエネルギを変えない場合、量子ビット２０２は縮退にある。アニールの始まりと終わりとの間の或る時点において、トリガライン２２０がＰＳＤＡＣ２１４を活性化することができる。一部の実装では、トリガラインは少なくとも３０ＭＨｚの帯域幅を有するアナログラインとすることができる。第１のＰＳＤＡＣ２１４ａのＪＪループ２１６ａは同期デバイス２２２に更に結合される。同期デバイス２２２は、ＰＭＭ ＤＡＣ等の従来のＤＡＣ又はアナログラインとすることができる。同期デバイス２２２は、量子プロセッサ内の他のＰＳＤＡＣ２１４のスイッチング時間と第１のＰＳＤＡＣ２１４ａのスイッチング時間を非同期化し得る位相遅延を少なくとも部分的にオフセットするために、第１のＰＳＤＡＣ２１４ａのＪＪループ２１６ａにバイアスを印加する。同期デバイス２２２は、ＰＳＤＡＣ２１４ａによって生成されるfast flux stepを、量子プロセッサ内の少なくとも１つの他のＰＳＤＡＣによって生成される少なくとも１つの他のfast flux stepと同期させることができる。同期デバイス２２２は量子プロセッサ製造のばらつきを少なくとも部分的に補正することができる。一部の実装では、第２のＰＳＤＡＣ２１４ｂのＪＪループ２１６ｂに第２の同期デバイスを通信可能に結合することができる。第２の同期デバイスは、同期デバイス２２２と同様のやり方で動作することができる。
一実装では、磁束バイアス発生源２０８が量子ビット２０２のボディループ２０６にバイアスを印加して量子ビット２０２を所与のスピン構成で初期化する。その後、量子ビット２０２がコヒーレントレジームにありエネルギ障壁が低いとき、トリガライン２２０がＰＳＤＡＣ２１４を活性化してバイアスを除去する。次に、量子ビット２０２がコヒーレント量子進化を経るとき、トリガライン２２０がＰＳＤＡＣ２１４を活性化して、fast-step波形又はfast flux stepを生成するために第１の磁束状態から第２の磁束状態に変更する。fast-step波形又はfast flux stepは、量子ビット２０２の射影量子測定を行うために使用することができる。複数の量子ビットを所与のスピン構成で初期化し射影量子測定を行うために、同じ手法を複数の量子ビットに適用することができる。複数の量子ビットを含む事例では、同期デバイス２２２及びトリガライン２２４を上記と同じやり方で使用することができる。この手法は、量子進化の開始及び量子進化のモニタリングを可能にする。この手法は、コヒーレントレジームにおける高速時間尺度に基づく量子プロセッサの動作モードとして使用することができる。
ＰＳＤＡＣボディループ２１８ａ及びアニーリングライン２１２は、量子ビット２０２の主ローブ２２６にそれぞれ結合される。一部の事例では、アニーリングライン２１２は主ローブ２２６を介してＰＳＤＡＣボディループ２１８に間接的に結合することができる。ＰＳＤＡＣボディループ２１８は、アニーリングライン２１２からの磁束の影響を受けやすいものとすることができる。アニーリングライン２１２は、量子ビット２０２のＪＪループ２０４をＰＳＤＡＣボディループ２１８にバイアスさせるＰＳＤＡＣボディループ２１８内の循環電流を生成することができる。かかる循環電流の生成は、アニーリングライン２１２とＪＪループ２０４との間の正味相互インダクタンスの変化をもたらし得る。従って、ＰＳＤＡＣ２１４はアニーリングライン２１２とＪＪループ２０４との間の通信結合に影響を及ぼし、デバイス間の不所望のクロストークを招く可能性がある。ＰＳＤＡＣ２１４がアニーリングライン２１２とＪＪループ２０４との間の通信結合に影響を及ぼし得る程度は、トリガライン２２０ａによって運ばれる信号に比例し得る。トリガライン２２０ａがランプアップされる（即ち波形が生成される）とＪＪループ２０４へのアニーリングライン２１２の結合強度が増加する可能性があり、かかる結合強度の増加はアニーリングライン２１２とＪＪループ２０４との間の正味相互インダクタンスに影響を及ぼす。トリガライン２２０ａによって引き起こされるＪＪループ２０４へのアニーリングライン２１２の結合強度の不所望の増加は量子ビット２０２の不完全アニーリングを招く可能性があるので、これは問題となり得る。
トリガライン２２０ａによって引き起こされるＪＪループ２０４へのアニーリングライン２１２の結合強度の不所望の増加を最小化するための１つの手法は、「プレバイアス」とも呼ばれる、アニーリングの前にＰＳＤＡＣ２１４にバイアスをかけることである。ＰＳＤＡＣ２１４は、グローバルアナログトリガバイアスとすることができるトリガライン２２０ａと同期デバイス２２２との組み合わせを使用してＰＳＤＡＣ２１４のトリガレベルに近い値でプレバイアスすることができる。ＰＳＤＡＣ２１４をプレバイアスすることはＰＳＤＡＣ２１４をトリガするのに必要な波形の高さを最小化することができ、それにより波形によって生じるアニーリングライン２１２とＪＪループ２０４との間の相互インダクタンスの変化を最小化する。ＰＳＤＡＣ２１４に印加されるプレバイアスを含むアニーリングライン２１２とＪＪループ２０４との間の相互インダクタンスの正味値は、量子ビット２０２をアニーリングするために使用することができる。一部の実装では、トリガライン２２０ａはトリガデバイスとすることができる。
アニーリングライン２１２は、ＪＪループ２０４を介してＰＳＤＡＣ２１４に間接的に通信可能に結合することができる。量子ビット２０２がアニーリングされると、ＰＳＤＡＣボディループ２１８ａはＪＪループ２０４に印加されたバイアスに比例する磁束オフセットをもたらすことができる。一部の事例では、アニール中の特定の時点における磁束オフセットはＳＦＱ磁束バイアス発生源２２４ａを使用して補償することができる。一部の事例では、ＳＦＱ磁束バイアス発生源２２４ａが磁束バイアスＤＡＣであり得る。ＳＦＱ磁束バイアス発生源２２４ａによってＰＳＤＡＣボディループ２１８ａ内の磁束オフセットを補償できる程度はアニールスケジュール内の時点に依存し得る。ＰＳＤＡＣボディループの磁束オフセットを補償することは、トリガ波形が生成されるときの量子ビット２０２のエネルギ障壁のばらつきを減らす。アニールスケジュール内の適切な時点において磁束オフセットを補償することによってＰＳＤＡＣ２１４の電流を下げ、それによりＪＪループ２０４に印加される磁束の変化を減らし、不所望の不完全アニーリングを減らすことができる。
図３は、１組のＰＳＤＡＣの磁束状態の変化を使用する、２つの通信可能に結合された量子ビットの射影測定用の回路３００を示す概略図である。回路３００は、カプラ３２６によって第２の量子ビット３０２ｂに通信可能に結合される第１の量子ビット３０２ａ（まとめて３０２）を含む。回路３００は、第１のＰＳＤＡＣ３１４ａ、第２のＰＳＤＡＣ３１４ｂ、第３のＰＳＤＡＣ３１４Ｃ、及び第４のＰＳＤＡＣ３１４ｄ（まとめて３１４）も含む。回路３００は、図１の回路１００又は図２の回路２００の同じ要素の少なくとも幾つかを含む。量子ビット２０２は、個々のＪＪループ３０４ａ、３０４ｂ（まとめて３０４）及び個々のボディループ３０６ａ、３０６ｂ（まとめて３０６）をそれぞれ有する。ＪＪループ３０４は複合−複合ＪＪループだが、一部の実装では複合ＪＪループであり得る。ボディループ３０６は、個々の磁束バイアス発生源３０８ａ、３０８ｂ（まとめて３０８）にそれぞれ通信可能に結合される。磁束バイアス発生源３０８ａは、誘導結合又はガルバニック結合によって量子ビット３０２ａにバイアスを印加する。量子ビット３０２のボディループ３０６は、カプラ３２６に更に通信可能に結合される。量子ビット３０２はカプラ３２６に誘導結合又はガルバニック結合され得る。磁束バイアス発生源３０８ｃはカプラ３２６にバイアスを印加する。磁束バイアス発生源３０８ｃは、量子ビット３０２間の結合強度及び量子ビット３０２が同じスピン状態を取る可能性を少なくとも部分的に決定する。量子ビット３０２のＪＪループ３０４は、個々のアニーリングライン３１２ａ、３１２ｂにそれぞれ通信可能に結合される。アニーリングライン３１２は量子ビット３０２のアニールスケジュールを少なくとも部分的に制御し、ＪＪループ３０４の主ローブ３２８ａ（まとめて３２８とするが、不明瞭にしないために１つだけ表記した）に磁束バイアスを印加することによって量子ビット３０２のエネルギ障壁を上げる。一実装では、第１のアニーリングライン３１２ａがＪＪループ３０４ａに通信可能に結合され、ＪＪループ３０４ｂに更に通信可能に結合される。一部の実装では、第１のアニーリングライン３１２ａが量子プロセッサ内の量子ビットのサブセットの中の少なくとも１つの他の量子ビットに通信可能に結合される。量子ビット３０２のＪＪループ３０４は、２つの個々の副ローブライン（３１０ａ、図面を不明瞭にしないために１つだけ表記した）に更に通信可能に結合される。副ローブライン３１０は量子ビット３０２のＪＪループ３０４にバイアスを印加してＪＪの非対称性を補償し、量子ビット３０２を互いに又は量子プロセッサ内の少なくとも１つの他の量子ビットに対して均質化する。
ＰＳＤＡＣ３１４は、個々のＪＪループ３１６ａ、３１６ｂ、３１６ｃ、３１６ｄ（まとめて３１６）、及び個々のボディループ３１８ａ、３１８ｂ、３１８ｃ、３１８ｄ（まとめて３１８）をそれぞれ含む。ＰＳＤＡＣ３１４のボディループ３１８は、個々のＳＦＱ磁束バイアス発生源３２４ａ、３２４ｂ、３２４ｃ、３２４ｄ（まとめて３２４）にそれぞれ通信可能に結合される。ＳＦＱ磁束バイアス発生源３２４は、ＰＳＤＡＣ３１４によって生成される信号の方向を強化するためにＰＳＤＡＣ３１４の個々のボディループ３１８にバイアスを印加し、そのため量子ビット３０２のエネルギ障壁が下げられるのではなく上げられる。ＰＳＤＡＣ３１４のボディループ３１８に印加されるバイアスは、プログラム可能な静的磁束バイアスであり得る。ＳＦＱ磁束バイアス発生源３２４は、ＰＭＭ ＤＡＣ等の従来のＤＡＣ又はアナログラインとすることができる。ＰＳＤＡＣ３１４のＪＪループ３１６は複合ＪＪループである。一部の実装では、ＪＪループ３１６が複合−複合ＪＪループであり得る。
第１の量子ビット３０２ａのＪＪループ３０４ａは、第１のＰＳＤＡＣ３１４ａのボディループ３１８ａに通信可能に結合される。第２の量子ビット３０２ａのＪＪループ３０４ｂは、第３のＰＳＤＡＣ３１４ｃのボディループ３１８ｃに通信可能に結合される。第１のＰＳＤＡＣ３１４ａのＪＪループ３１６ａ及び第３のＰＳＤＡＣ３１４ｃのＪＪループ３１６ｃはトリガライン２２０ａに通信可能に結合される。１組のＰＳＤＡＣを含む一部の実装では、トリガライン２２０が１組のＰＳＤＡＣの各ＰＳＤＡＣに更に通信可能に結合され得る。トリガライン２２０ａは、第１のＰＳＤＡＣ３１４ａ及び第３のＰＳＤＡＣ３１４ｃを活性化して、ＰＳＤＡＣ３１４ａの状態を第１の磁束状態から第２の磁束状態に変更する共用トリガラインである。ＰＳＤＡＣ３１４ａ、３１４ｃについて第１の磁束状態から第２の磁束状態に変更することは、トリガライン２２０ａを共用する結果として同期的に又はほぼ同期的に行うことができる。一実装では、第１のＰＳＤＡＣ３１４ａの第１の磁束状態が第３のＰＳＤＡＣ３１４ｃの第１の磁束状態と異なる。ＰＳＤＡＣの状態を第１の磁束状態から第２の磁束状態に変更することは、数十ピコ秒の時間枠のうちに行うことができる。ＪＪループ３０４ａによって第１の量子ビット３０２ａに結合される第１のＰＳＤＡＣ３１４ａの磁束状態を変更することは第１のfast flux step又は第１のfast-step波形を生成する。ＪＪループ３０４ｂによって第２の量子ビット３０２ｂに結合される第３のＰＳＤＡＣ３１４ｃの磁束状態を変更することは第２のfast flux step又は第２のfast-step波形を生成する。第１のfast flux step又は第１のfast-step波形は、同期デバイス３２２を使用して第２のfast flux step又は第２のfast-step波形と同期させることができる。量子ビット３０２の射影測定を行うために、同期したfast flux stepをＪＪループ３０４の主ローブ３２８に適用して量子ビット３０２のエネルギ障壁を上げることができる。
第１のＰＳＤＡＣ３１４ａのＪＪループ３１６ａ及び第３のＰＳＤＡＣ３１４ｃのＪＪループ３１６ｃは、個々の同期デバイス３２２ａ、３２２ｂ（まとめて３２２）にそれぞれ通信可能に結合される。同期デバイス３２２は、ＰＭＭ ＤＡＣ等の従来のＤＡＣ又はアナログラインとすることができる。同期デバイス３２２は、第３のＰＳＤＡＣ３１４ｃのスイッチング時間と第１のＰＳＤＡＣ３１４ａのスイッチング時間を非同期化し得る、トリガライン３２０ａによって運ばれる信号の位相遅延を少なくとも部分的にオフセットするために、ＪＪループ３１６ａ、３１６ｃにそれぞれバイアスを印加する。同期デバイス３２２は、第１のＰＳＤＡＣ３１４ａによって生成されるfast flux stepを、第３のＰＳＤＡＣ３１４ｃによって生成されるfast flux stepと同期させることができる。一実装では、同期デバイス３２２は、第１のＰＳＤＡＣ３１４ａによって生成されるfast flux stepを、量子プロセッサ内の少なくとも１つの他のＰＳＤＡＣによって生成される少なくとも１つの他のfast flux stepと同期させることができる。同期デバイス３２２は、量子プロセッサ製造のばらつきを少なくとも部分的に補正することができる。
第１の量子ビット３０２ａのボディループ３０６ａは、第２のＰＳＤＡＣ３１４ｂのボディループ３１８ｂに通信可能に結合される。第２の量子ビット３０２ｂのボディループ３０６ｂは、第４のＰＳＤＡＣ３１４ｄのボディループ３１８ｄに通信可能に結合される。
ＰＳＤＡＣ３１４ｂ、３１４ｄのＪＪループ３１６ｂ、３１６ｄは、個々のトリガライン３２０ｂ、３２０ｄ（まとめて３２０）にそれぞれ通信可能に結合される。一実装では、ＰＳＤＡＣ３１４ｄのＪＪループ３１６ｄは、トリガライン３２０ｄではなくトリガライン３２０ｂに通信可能に結合され得る。トリガライン３２０は、アニールの始まりと終わりとの間の或る時点においてＰＳＤＡＣ３１４を活性化することができる。一部の実装では、トリガラインは少なくとも３０ＭＨｚの帯域幅を有するアナログラインとすることができる。トリガライン３２０ｂ、３２０ｄはＰＳＤＡＣ３１４ｂ、３１４ｄを活性化して、ＰＳＤＡＣ３１４ｂ、３１４ｄの状態を第１の磁束状態から第２の磁束状態に変更する。一実装では、ＰＳＤＡＣ３１４ｂの第１の磁束状態がＰＳＤＡＣ３１４ａ、３１４ｃ、３１４ｄの何れかの第１の磁束状態と異なり得る。ＰＳＤＡＣ３１４の状態を第１の磁束状態から第２の磁束状態に変更することは、数十ピコ秒の時間枠のうちに行うことができる。ボディループ３１８ｂによって第１の量子ビット３０２ａのボディループ３０６ａに結合される第２のＰＳＤＡＣ３１４ｂの磁束状態を変更することは、第１の量子ビット３０２ａのスピン状態を準備するために使用することができるfast flux step又はfast-step波形を生成する。第２のＰＳＤＡＣ３１４ｂは、量子ビット３０２ａのボディループ３０６ａに印加されるバイアスを増加させる又は減少させることができる。ＰＳＤＡＣ３１４ｄの磁束状態を変更することは、ＰＳＤＡＣ３１４ｂの磁束状態を変更することが第１の量子ビット３０２ａに対して有するのと同様の又は同一の作用効果を第２の量子ビット３０２ｂに対して有する。一部の実装では、ＰＳＤＡＣ３１４ｂ、３１４ｄのＪＪループ３１６ｂ、３１６ｄに追加の同期デバイスを通信可能に結合することができる。
一部の事例では、上昇ステップとその後に続く下降ステップを立て続けに含むfast-fluxパルス波形を生成することが有利であり得る。一部の事例では、fast-fluxパルス波形が台形であり得る。fast-fluxパルスは、２つのＪＪループを直列に含むＰＳＤＡＣを含む回路を使って実現することができる。
図４は、第１のＰＳＤＡＣ４１４ａ及び第２のＰＳＤＡＣ４１４ｂ（まとめて４１４）の磁束状態の変化を使用する、量子ビット４０２の射影測定用の回路４００を示す概略図である。回路４００は、図１の回路１００の同じ要素の少なくとも幾つかを含む。量子ビット４０２は、ＪＪループ４０４及びボディループ４０６を有する。ＪＪループ４０４は複合−複合ＪＪループである。一部の実装では、ＪＪループ４０４が複合ＪＪループであり得る。ボディループ４０６は磁束バイアス発生源４０８に通信可能に結合される。磁束バイアス発生源４０８は、誘導結合又はガルバニック結合によって量子ビット４０２にバイアスを印加する。量子ビット４０２のＪＪループ４０４は、アニーリングライン４１２に通信可能に結合される。アニーリングライン４１２は量子ビット４０２のアニールスケジュールを少なくとも部分的に制御し、ＪＪループ４０４の主ローブ４２６に磁束バイアスを印加することによって量子ビット４０２のエネルギ障壁を上げる。アニーリングライン４１２は、量子プロセッサ内の量子ビットのサブセットの中の少なくとも１つの他の量子ビットに更に通信可能に結合され得る。量子ビット４０２のＪＪループ４０４は、第１の副ローブライン４１０ａ及び第２の副ローブライン４１０ｂ（まとめて４１０）に更に通信可能に結合される。副ローブライン４１０は量子ビット４０２のＪＪループ４０４にバイアスを印加してＪＪの非対称性を補償し、少なくとも１つの他の量子ビットに対して量子ビット４０２を均質化する。
第１のＰＳＤＡＣ４１４ａは、直列の２つのＪＪループ４１６ａ、４１６ｂ及びボディループ４１８ａを含む。第２のＰＳＤＡＣ４１４ｂは、直列の２つのＪＪループ４１６ｃ、４１６ｄ（まとめて４１６）及びボディループ４１８ｂ（まとめて４１８）を含む。量子ビット４０２のＪＪループ４０４は、第１のＰＳＤＡＣ４１４ａのボディループ４１８ａに通信可能に結合される。結合は誘導又はガルバニックとすることができる。ＰＳＤＡＣ４１４のボディループ４１８は、個々のＳＦＱ磁束バイアス発生源４２４ａ、４２４ｂ（まとめて４２４）にそれぞれ通信可能に結合される。ＳＦＱ磁束バイアス発生源４２４は、ＰＳＤＡＣ４１４によって生成される信号の選択された方向を強化するためにＰＳＤＡＣ４１４の個々のボディループ４１８にバイアスをそれぞれ印加し、そのため量子ビット４０２のエネルギ障壁がfast fluxパルス中に上げられ又は下げられる。ＰＳＤＡＣ４１４のボディループ４１８に印加されるバイアスは、プログラム可能な静的磁束バイアスであり得る。ＳＦＱ磁束バイアス発生源４２４は、ＰＭＭ ＤＡＣ等の従来のＤＡＣ又はアナログラインとすることができる。一実装では、ＳＦＱ磁束バイアス発生源４２４ａが従来のＤＡＣであり、ＳＦＱ磁束バイアス発生源４２４ｂがアナログラインである。ＰＳＤＡＣ４１４のＪＪループ４１６は複合ＪＪループである。一部の実装では、ＰＳＤＡＣ４１４のＪＪループ４１６は複合−複合ＪＪループであり得る。ＰＳＤＡＣ４１４のＪＪループ４１６は個々の個々のトリガライン４２０ａ、４２０ｂ、４２０ｃ、４２０ｄ（まとめて４２０）にそれぞれ通信可能に結合される。
第１のＰＳＤＡＣ４１４ａのＪＪループ４１６ａ、４１６ｂにトリガライン４２０ａ、４２０ｂを結合することは、第１のＰＳＤＡＣ４１４ａから量子ビット４０２のＪＪループ４０４に結合される磁束の相対的に一定の大きさを維持しながら、第１のＰＳＤＡＣ４１４ａの磁束状態を反対方向に変えることを可能にし得る。第２のＰＳＤＡＣ４１４ｂのＪＪループ４１６ｃ、４１６ｄにトリガライン４２０ｃ、４２０ｄを結合することは、量子ビット４０２のボディループ４０６内のfast fluxパルスの生成を可能にし得る。一実装では、ＰＳＤＡＣ４１４ａのＪＪループ４１６ｂは、トリガライン４２０ｂではなくトリガライン４２０ａに結合される。１組のＰＳＤＡＣを含む実装では、１組のＰＳＤＡＣの各ＰＳＤＡＣにトリガライン４２０ａを更に通信可能に結合することができる。
トリガライン４２０はＰＳＤＡＣ４１４を活性化して、ＰＳＤＡＣ４１４の状態を第１の磁束状態から第２の磁束状態に変更する。一実装では、第１のＰＳＤＡＣ４１４ａの第１の磁束状態が第２のＰＳＤＡＣ４１４ｂの第１の磁束状態と異なる。ＰＳＤＡＣの状態を第１の磁束状態から第２の磁束状態に変更することは、数十ピコ秒の時間枠のうちに行うことができる。ボディループ４１８ａによって量子ビット４０２のＪＪループ４０４に結合される第１のＰＳＤＡＣ４１４ａの磁束状態を変更することはfast flux step、fast fluxパルス、又はfast-step波形を生成する。このfast flux step、fast fluxパルス、又はfast-step波形は、量子ビット４０２のエネルギ障壁を上げるためにＪＪループ４０４の主ローブ４２６に適用することができる。ボディループ４１８ｂによって量子ビット４０２のボディループ４０６に結合される第２のＰＳＤＡＣ４１４ｂの磁束状態を変更することは、量子ビット４０２のスピン状態を準備するために使用することができるfast flux step、fast fluxパルス、又はfast-step波形を生成する。第２のＰＳＤＡＣ４１４ｂは、量子ビット４０２のボディループ４０６に印加されるバイアスを増加させる又は減少させることができる。トリガライン４２０は、アニールの始まりと終わりとの間の或る時点においてＰＳＤＡＣ４１４を活性化することができる。一部の実装では、トリガラインは少なくとも３０ＭＨｚの帯域幅を有するアナログラインとすることができる。
一実装では、第１のＰＳＤＡＣ４１４ａのＪＪループ４１６ａが、トリガライン４２０ａではなく同期デバイスに結合される。同期デバイスは、ＰＭＭ ＤＡＣ等の従来のＤＡＣ又はアナログラインとすることができる。同期デバイスは、量子プロセッサ内の他のＰＳＤＡＣのスイッチング時間と第１のＰＳＤＡＣ４１４ａのスイッチング時間を非同期化し得る位相遅延を少なくとも部分的にオフセットすることができる。同期デバイスは、ＰＳＤＡＣ４１４ａによって生成されるfast flux stepを、量子プロセッサ内の少なくとも１つの他のＰＳＤＡＣによって生成される少なくとも１つの他のfast flux stepと同期させることができる。
一部の事例では、ＳＦＱパルス間の標的タイミング分解能を得るために量子ビットのＪＪループ上に２つのＳＦＱ発生源を有することが有利であり得る。これは量子ビットのＪＪループに結合される２つのＰＳＤＡＣを含む回路を使って実現することができる。
図５は、第１のＰＳＤＡＣ５１４ａ、第２のＰＳＤＡＣ５１４ｂ、及び第３のＰＳＤＡＣ５１４ｃ（まとめて５１４）の磁束状態の変化を使用する、量子ビット５０２の射影測定用の回路５００を示す概略図である。回路５００は、図１の回路１００及び図２の回路２００の同じ要素の少なくとも幾つかを含む。量子ビット５０２は、ＪＪループ５０４及びボディループ５０６を有する。ＪＪループ５０４は複合−複合ＪＪループである。一部の実装では、ＪＪループ５０４が複合ＪＪループであり得る。ボディループ５０６は磁束バイアス発生源５０８に通信可能に結合される。磁束バイアス発生源５０８は、誘導結合又はガルバニック結合によって量子ビット５０２にバイアスを印加する。量子ビット５０２のＪＪループ５０４は、アニーリングライン５１２に通信可能に結合される。アニーリングライン５１２は量子ビット５０２のアニールスケジュールを少なくとも部分的に制御し、ＪＪループ５０４の主ローブ５２６に磁束バイアスを印加することによって量子ビット５０２のエネルギ障壁を上げる。アニーリングライン５１２は、量子プロセッサ内の量子ビットのサブセットの中の少なくとも１つの他の量子ビットに更に通信可能に結合され得る。量子ビット５０２のＪＪループ５０４は、第１の副ローブライン５１０ａ及び第２の副ローブライン５１０ｂ（まとめて５１０）に更に通信可能に結合される。副ローブライン５１０は量子ビット５０２のＪＪループ５０４にバイアスを印加してＪＪの非対称性を補償し、少なくとも１つの他の量子ビットに対して量子ビット５０２を均質化する。
ＰＳＤＡＣ５１４ａ、５１４ｂ、５１４ｃは、個々のＪＪループ５１６ａ、５１６ｂ、５１６ｃ（まとめて５１６）、及び個々のボディループ５１８ａ、５１８ｂ、５１８ｃ（まとめて５１８）をそれぞれ含む。量子ビット５０２のＪＪループ５０４は、第１のＰＳＤＡＣ５１４ａのボディループ５１８ａに通信可能に結合され、第２のＰＳＤＡＣ５１４ｂのボディループ５１８ｂに更に通信可能に結合される。結合は誘導又はガルバニックとすることができる。量子ビット５０２のＪＪループ５０４を第１のＰＳＤＡＣ５１４ａ及び第２のＰＳＤＡＣ５１４ｂに結合することは、ＰＳＤＡＣ１ ５１４ａ、５１４ｂによって生成されるＳＦＱパルス間の標的タイミング分解能を実現することを可能にし得る。一実装では、量子ビット５０２のＪＪループ５０４をＰＳＤＡＣ５１４ａ、５１４ｂに結合することはサブナノ秒タイミングを実現することを可能にし得る。量子ビット５０２のボディループ５０６は、第３のＰＳＤＡＣ５１４ｃのボディループ５１８ｃに通信可能に結合される。ＰＳＤＡＣ５１４のボディループ５１８は、個々のＳＦＱ磁束バイアス発生源５２４ａ、５２４ｂ、５２４ｃ（まとめて５２４）にそれぞれ通信可能に結合される。ＳＦＱ磁束バイアス発生源５２４は、ＰＳＤＡＣ５１４によって生成される信号の選択された方向を強化するためにＰＳＤＡＣ５１４の個々のボディループ５１８にバイアスをそれぞれ印加し、そのため量子ビット５０２のエネルギ障壁がfast fluxパルス中に上げられ又は下げられる。ＰＳＤＡＣ５１４のボディループ５１８に印加されるバイアスは、プログラム可能な静的磁束バイアスであり得る。ＳＦＱ磁束バイアス発生源５２４は、ＰＭＭ ＤＡＣ等の従来のＤＡＣ又はアナログラインとすることができる。一実装では、ＳＦＱ磁束バイアス発生源５２４ａ、５２４ｂが従来のＤＡＣであり、ＳＦＱ磁束バイアス発生源５２４ｃがアナログラインである。ＰＳＤＡＣ５１４のＪＪループ５１６は複合ＪＪループである。一部の実装では、ＰＳＤＡＣ５１４のＪＪループ５１６の少なくとも１つは複合−複合ＪＪループであり得る。
ＰＳＤＡＣ５１４のＪＪループ５１６は個々の個々のトリガライン５２０ａ、５２０ｂ、５２０ｃ（まとめて５２０）にそれぞれ通信可能に結合される。一実装では、トリガライン５２０の１つが量子プロセッサ内の少なくとも１つの他のＰＳＤＡＣに更に通信可能に結合され得る。トリガライン５２０は個々のＰＳＤＡＣ５１４をそれぞれ活性化して、個々のＰＳＤＡＣ５１４の状態を第１の磁束状態から第２の磁束状態に変更する。一実装では、第１のＰＳＤＡＣ５１４ａの第１の磁束状態が第３のＰＳＤＡＣ５１４ｃの第１の磁束状態と異なる。ＰＳＤＡＣの状態を第１の磁束状態から第２の磁束状態に変更することは、数十ピコ秒の時間枠のうちに行うことができる。ボディループ５１８ａ、５１８ｂによって量子ビット５０２のＪＪループ５０４に結合される第１のＰＳＤＡＣ５１４ａ及び第２のＰＳＤＡＣ５１４ｂの磁束状態を変更することはfast flux step、fast fluxパルス、又はfast-step波形を生成する。このfast flux step、fast fluxパルス、又はfast-step波形は、量子ビット５０２のエネルギ障壁を上げるためにＪＪループ５０４の主ローブ５２６に適用することができる。ボディループ５１８ｃによって量子ビット５０２のボディループ５０６に結合される第３のＰＳＤＡＣ５１４ｃの磁束状態を変更することは、量子ビット５０２のスピン状態を準備するために使用することができるfast flux step、fast fluxパルス、又はfast-step波形を生成する。第３のＰＳＤＡＣ５１４ｃは、量子ビット５０２のボディループ５０６に印加されるバイアスを増加させる又は減少させることができる。トリガライン５２０は、アニールの始まりと終わりとの間の或る時点においてＰＳＤＡＣ５１４を活性化することができる。一部の実装では、トリガラインは少なくとも３０ＭＨｚの帯域幅を有するアナログラインとすることができる。
一実装では、第１のＰＳＤＡＣ５１４ａのＪＪループ５１６ａ及び第２のＰＳＤＡＣ５１４ｂのＪＪループ５１６ｂが、従来のＤＡＣ（例えばＰＭＭ ＤＡＣ）又はアナログライン等の少なくとも１つの同期デバイスに結合される。同期デバイスは、量子プロセッサ内の他のＰＳＤＡＣのスイッチング時間とＰＳＤＡＣ５１４ａ、５１４ｂ、５１４ｃの少なくとも１つのスイッチング時間を非同期化し得る位相遅延を少なくとも部分的にオフセットすることができる。同期デバイスは、ＰＳＤＡＣ５１４ａ、５１４ｂ、５１４ｃの少なくとも１つによって生成されるfast flux stepを、量子プロセッサ内の少なくとも１つの他のＰＳＤＡＣによって生成される少なくとも１つの他のfast flux stepと同期させることができる。
射影測定は、量子ビットが量子進化を経ている間に量子ビットを測定する際に有用であり得る。これはとりわけ、エネルギ障壁が低く量子効果が強いコヒーレントレジームに量子ビットがあるとき有用であり得る。
図６は、本開示の少なくとも１つの図示の実施形態による、量子ビットの射影測定用のシステムを動作させるための方法６００を示す流れ図である。方法６００は、例えばハイブリッド計算システム又は古典的計算システムから受信される命令に応答して６０２から始まる。ハイブリッド計算システム又は古典的計算システムは、１組のＰＭＭ ＤＡＣ及び／又は他の制御回路を使用して量子プロセッサ内に実装される量子アニーリングアルゴリズムによって量子アニーリング進化を開始するよう量子プロセッサを促すことができる。ＰＭＭ ＤＡＣ及び他の制御回路は、時間依存ハミルトニアンに従って１組の量子ビットの状態を操作することができる。６０４で、量子アニーリング進化中、ＰＳＤＡＣを活性化するためにトリガラインによって信号を送信する。ＰＳＤＡＣを活性化することは、誘導結合によってＰＳＤＡＣのＪＪループを活性化することを含み得る。６０６で、fast-step波形を生成するためにＰＳＤＡＣの磁束状態を第１の磁束状態から第２の磁束状態に変更する。６０８で、磁束状態の変更によって生じたfast-step波形が第１の量子ビットのエネルギ障壁を上げる。第１の量子ビットのエネルギ障壁を上げることは、トンネリングエネルギを減らして第１の量子ビットの状態をフリーズアウトすることを含み得る。任意選択的に６１０で、このfast-step波形を、少なくとも１つの他のＰＳＤＡＣの磁束状態の変更によって生じた少なくとも１つの他のfast-step波形と同期させる。同期はＰＭＭ ＤＡＣ又はアナログライン等の同期デバイスによって行うことができる。動作６１０は、個々のＰＳＤＡＣに結合する少なくとも１つの追加の量子ビットがあるとき実行することができる。６１２で、少なくとも第１の量子ビットのスピン状態を測定する。動作６１０を実行した場合、動作６１２は第１の量子ビット及び少なくとも１つの追加の量子ビットのスピン状態を同期的に測定することを含むことができる。
一部の実装では、動作６０２を行う前に、トリガライン及び同期デバイスの組み合わせによってＰＳＤＡＣに「プレバイアス」とも呼ばれるバイアスをかけることができる。ＰＳＤＡＣは、動作６４０を行うときに印加されるバイアス以下の値までバイアスをかけることができる。かかる手法は、デバイス間のクロストークを最小化する際に有益であり得る。一部の実装では、動作６０２を実行した後、ＳＦＱ磁束バイアス発生源又は磁束バイアスＤＡＣによってＰＳＤＡＣのボディループにバイアスを印加することにより、ＰＳＤＡＣのボディループ内の磁束オフセットを補償することができる。かかる手法は量子ビットＪＪループに印加される磁束の変化を減らし、意図しない不完全アニーリングを制限することができる。
図７は、本開示の少なくとも１つの図示の実施形態による、量子ビットの量子進化を開始しモニタするための方法７００を示す流れ図である。方法７００は、例えばハイブリッド又は古典的計算システムから受信される命令に応答して７０２で始まる。磁束バイアスライン又はアナログライン等の磁束バイアス発生源を使用し、第１の量子ビットのボディループにバイアスを印加する。７０４で、第１の量子ビットを所与のスピン構成で初期化する。ハイブリッド計算システム又は古典的計算システムは、時間依存ハミルトニアンに従って進化することができる初期スピン構成を含む命令を与えることができる。７０６で、量子アニーリング進化が量子プロセッサによって開始される。ハイブリッド計算システム又は古典的計算システムは、１組のＰＭＭ ＤＡＣ及び／又は他の制御回路を使用して実装される量子アニーリングアルゴリズムによって量子アニーリング進化を開始するよう量子プロセッサを促すことができる。７０８で、第１の量子ビットがコヒーレントレジームにあるとき、第１の量子ビットのボディループに印加されるバイアスを除去するために第１の量子ビットに結合されるＰＳＤＡＣを活性化する。７１０で、第１の量子ビットがコヒーレント量子進化を経る。コヒーレント量子進化の間、量子効果は強くエネルギ障壁は低い。任意選択的に７１２で、ＰＳＤＡＣによって生成されるfast-flux step又はfast-step波形を、少なくとも１つの他のfast-flux step又はfast-step波形と同期させる。この少なくとも１つの他のfast-flux step又はfast-step波形は少なくとも１つの他のＰＳＤＡＣによって生成することができる。動作７１２は、個々のＰＳＤＡＣに結合する少なくとも１つの追加の量子ビットがあるとき実行することができる。７１４で、少なくとも第１の量子ビットのスピン状態を測定する。動作７１２を実行した場合、動作７１４は第１の量子ビット及び少なくとも１つの追加の量子ビットのスピン状態を同期的に測定することを含むことができる。
本開示の一部の要素は、量子コンピュータ等のデジタルコンピュータ及びアナログコンピュータを含む計算システム内で利用することができる。一部の実装では、デジタルコンピュータを介してユーザによって与えられる命令に応答して、図１〜図７の中で示したデバイス及び方法の要素が動作することができる。例えばユーザは、量子プロセッサ上の標的デバイスに印加するバイアスを決定することができる。標的デバイスにバイアスを印加するための命令を含むアルゴリズムがデジタルコンピュータ内に実装され得る。デジタルコンピュータは量子コンピュータと通信して、オンチップのチップＤＡＣ、アナログライン、又は量子プロセッサ上の他の制御回路によって量子プロセッサ上の標的デバイスにバイアスを印加することができる。
図８は、デジタルコンピュータ８０２を含む計算システム８００を示す。このデジタルコンピュータ８０２の例は、古典的なデジタル処理タスクを実行するために使用することができる１つ又は複数のデジタルプロセッサ８０６を含む。デジタルコンピュータ８０２は、少なくとも１つのシステムメモリ８０８、及びシステムメモリ８０８を含む様々なシステムコンポーネントをデジタルプロセッサ８０６に結合する少なくとも１つのシステムバス８１０を更に含むことができる。システムメモリ８０８は、射影測定命令モジュール８１２を記憶することができる。
デジタルプロセッサ８０６は、１つ又は複数の中央処理装置（「ＣＰＵ」）、グラフィックス処理装置（「ＧＰＵ」）、デジタル信号プロセッサ（「ＤＳＰ」）、特定用途向け集積回路（「ＡＳＩＣ」）、プログラマブルゲートアレイ（「ＦＰＧＡ」）、プログラマブル論理コントローラ（「ＰＬＣ」）等の任意の論理処理ユニット若しくは回路（例えば集積回路）、及び／又はそれらのものの組み合わせとすることができる。
一部の実装では、計算システム８００が、１つ又は複数の量子プロセッサ８１４を含むことができるアナログコンピュータ８０４を含む。デジタルコンピュータ８０２は、例えばコントローラ８２６を介してアナログコンピュータ８０４と通信することができる。本明細書でより詳細に説明するように、デジタルコンピュータ８０２の命令においてアナログコンピュータ８０４によって特定の計算を実行することができる。
デジタルコンピュータ８０２は、ユーザ入力／出力サブシステム８１６を含むことができる。一部の実装では、ユーザ入力／出力サブシステムは、ディスプレイ８１８、マウス８２０、及び／又はキーボード８２２等の１つ又は複数のユーザ入力／出力コンポーネントを含む。
システムバス８１０は、メモリコントローラを有するメモリバス、周辺バス、及びローカルバスを含む任意の既知のバス構造又はアーキテクチャを使用することができる。システムメモリ８０８は、読取専用メモリ（「ＲＯＭ」）、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）、フラッシュＮＡＮＤ等の不揮発性メモリ、及びランダムアクセスメモリ（「ＲＡＭ」）（不図示）等の揮発性メモリを含み得る。
デジタルコンピュータ８０２は、他の非一時的コンピュータ又はプロセッサ可読記憶媒体又は不揮発性メモリ８２４も含むことができる。不揮発性メモリ８２４は、ハードディスク（例えば磁気ディスク）との間で読み書きするためのハードディスクドライブ、脱着可能な光ディスクとの間で読み書きするための光ディスクドライブ、及び／又はソリッドステート媒体（例えばＮＡＮＤベースのフラッシュメモリ）との間で読み書きするためのソリッドステートドライブ（ＳＳＤ）を含む様々な形を取り得る。光ディスクはＣＤ−ＲＯＭ又はＤＶＤとすることができるのに対し、磁気ディスクは剛体のスピニング磁気ディスク又は磁気フロッピディスク又はディスケットとすることができる。不揮発性メモリ８２４はシステムバス８１０を介してデジタルプロセッサと通信することができ、システムバス８１０に結合される適切なインタフェース又はコントローラ８２６を含むことができる。不揮発性メモリ８２４は、デジタルコンピュータ８０２のためのプロセッサ若しくはコンピュータ可読命令、データ構造、又は他のデータ（プログラムモジュールと呼ぶこともある）用の長期記憶域の役割を果たすことができる。
デジタルコンピュータ８０２はハードディスク、光ディスク、及び／又はソリッドステート記憶媒体を使用するものとして説明してきたが、他の種類の非一時的及び不揮発性のコンピュータ可読媒体を使用できることを当業者なら理解されよう、かかる磁気カセット、フラッシュメモリカード、フラッシュ、ＲＯＭ、スマートカード等。一部のコンピュータアーキテクチャは、非一時的揮発性メモリ及び非一時的不揮発性メモリを使用することを当業者なら理解されよう。例えば、揮発性メモリ内のデータは不揮発性メモリにキャッシュすることができる。又は不揮発性メモリを提供するために集積回路を使用するソリッドステートディスク。
様々なプロセッサ又はコンピュータ可読命令、データ構造、又は他のデータをシステムメモリ８０８内に記憶することができる。例えばシステムメモリ８０８は、リモートクライアントと通信し、デジタルコンピュータ８０２上の資源及びアナログコンピュータ８０４上の資源を含む資源の使用をスケジューリングするための命令を記憶することができる。更に、例えばシステムメモリ８０８は、少なくとも１つのプロセッサによって実行されるとき、本明細書の他の箇所で記載した射影測定技法を実行するための命令を実行するための様々なアルゴリズムを少なくとも１つのプロセッサに実行させる、プロセッサ実行可能命令又はデータの少なくとも１つを記憶することができる。例えばシステムメモリ８０８は、fast flux step又はfast step波形を生成するためのプロセッサ又はコンピュータ可読命令を含む射影測定命令モジュール８１２を記憶することができる。かかる備えは、例えば本明細書でより詳細に説明するように、量子ビット又はＰＳＤＡＣにバイアスを印加して量子ビットの射影測定を行うためのfast flux stepを生成することを含み得る。
一部の実装では、システムメモリ８０８は、アナログコンピュータ８０４に対する前処理、共処理、及び後処理を実行するためのプロセッサ若しくはコンピュータ可読計算命令及び／又はデータを記憶することができる。システムメモリ８０８は、アナログコンピュータ８０４と対話するための１組のアナログコンピュータインタフェース命令を記憶することができる。実行時に、記憶された命令及び／又はデータは、アナログライン又はオンチップＤＡＣによってバイアスを印加することで少なくとも１つの量子ビットの射影測定をシステムに行わせる。例えば記憶された命令を実行することは、図１の回路１００等の回路内のＰＳＤＡＣを活性化するためにトリガラインによって信号を送信することをもたらし得る。
アナログコンピュータ８０４は、量子プロセッサ８１４等の少なくとも１つのアナログプロセッサを含むことができる。アナログコンピュータ８０４は隔離環境、例えば量子コンピュータの内部要素を熱、磁場、及び他の外部ノイズ（不図示）から遮蔽する隔離環境内に設けることができる。隔離環境はアナログプロセッサを極低温で、例えば約１°ケルビン未満の温度まで冷却するように動作可能な冷凍機、例えば希釈冷凍機を含むことができる。
アナログコンピュータ８０４は、量子ビット、カプラ、及び他のデバイス等のプログラム可能要素を含むことができる。量子ビットは、読み出しシステム８３２によって読み出すことができる。読み出した結果は、デジタルコンピュータ８０２の他のコンピュータ又はプロセッサ可読命令に送信することができる。量子ビットは量子ビット制御システム８２８によって制御することができる。量子ビット制御システム８２８は、標的デバイスにバイアスを印加するように動作可能なオンチップＤＡＣ及びアナログラインを含むことができる。量子ビットを結合するカプラは、カプラ制御システム８３０によって制御することができる。結合制御システム８３０は、オンチップＤＡＣ及びアナログライン等の同調要素を含むことができる。量子ビット制御システム８２８及びカプラ制御システム８３０は、アナログプロセッサ８０４に関して本明細書で説明した量子アニーリングスケジュールを実装するために使用することができる。
上記で説明した方法、プロセス、又は技法は、１つ又は複数の非一時的プロセッサ可読媒体上に記憶される一連のプロセッサ可読命令によって実装することができる。上記で説明した方法、プロセス、又は技法の方法の一部の例は、断熱量子コンピュータ、又は量子アニーラ、又は断熱量子コンピュータ若しくは量子アニーラの動作をプログラムし或いは制御するためのシステム、例えば少なくとも１つのデジタルプロセッサを含むコンピュータ等の専用装置によって部分的に実行される。上記で説明した方法、プロセス、又は技法は様々な動作を含むことができるが、代替例では特定の動作を省略することができ及び／又は追加の動作を加えることができることを当業者なら理解されよう。示した動作の順序は専ら例示目的で示しており、代替例では異なり得ることを当業者なら理解されよう。上記で説明した方法、プロセス、又は技法の例示的な動作又は操作の一部は反復的に実行される。上記で説明した方法、プロセス、又は技法の一部の動作はそれぞれの反復中に、複数の反復の後で、又は全ての反復の終わりに実行することができる。
要約の中で記載した内容を含む例示した実装についての上記の説明は、網羅的であることも実装を開示した厳密な形態に限定することも意図しない。本明細書では特定の実装及び例を例示目的で記載したが、当業者によって理解されるように本開示の趣旨及び範囲から逸脱することなしに様々な等価の修正を加えることができる。様々な実装について本明細書で示した教示は、必ずしも上記で概して説明した量子計算のための例示的方法に限らず量子計算の他の方法に適用することができる。
上記で説明した様々な実装は、更なる実装をもたらすために組み合わせることができる。これだけに限定されないが、米国特許第７，８７６，２４８号、米国特許第８，０９８，１７９号、米国仮特許出願第６２／６７０，５０９号、Johnson et al., “A scalable control system for a superconducting adiabatic quantum optimization processor”, arXiv:0907.3757、及びBunyk et al., “Architectural considerations in the design of a superconducting quantum annealing processor”, arXiv:1401.5504を含む、本明細書で言及し及び／又は出願データシートに列挙した同一出願人による米国特許出願公開、米国特許出願、外国特許、及び外国特許出願の全てを参照によりその全体を本明細書に援用する。
上記で詳述した説明に照らしてこれらの及び他の変更を実装に加えることができる。概して、添付の特許請求の範囲において使用する用語は、本明細書及び特許請求の範囲の中で開示する特定の実装に特許請求の範囲を限定するように解釈すべきでなく、かかる特許請求の範囲の権利が与えられる等価物の全範囲と共に、あり得る全ての実装を含むように解釈すべきである。従って特許請求の範囲が本開示によって限定されることはない。

Claims (20)

  1. 量子プロセッサ内の量子ビットを射影測定するためのシステムであって、
    複数の量子ビットであって、各量子ビットはボディループ及びジョセフソン接合（ＪＪ）ループを有する、複数の量子ビットと、
    複数の射影源デジタル−アナログ変換器（ＰＳＤＡＣ）であって、各ＰＳＤＡＣはボディループ及びＪＪループを有し、各ＰＳＤＡＣの各ボディループは前記複数の量子ビットの個々の量子ビットの前記ＪＪループに通信可能に結合される、複数の射影源デジタル−アナログ変換器（ＰＳＤＡＣ）と、
    前記複数のＰＳＤＡＣの各ＰＳＤＡＣの前記ＪＪループに通信可能に結合されるトリガラインであって、前記トリガラインは、各ＰＳＤＡＣを活性化して第１の磁束状態から第２の磁束状態に変更するように動作可能であり、各ＰＳＤＡＣを活性化して第１の磁束状態から第２の磁束状態に変更することは個々のfast flux stepを生成する、トリガラインと、
    複数の同期デバイスであって、各同期デバイスは前記複数のＰＳＤＡＣの個々のＰＳＤＡＣの前記ＪＪループに通信可能に結合され、前記個々のＰＳＤＡＣの前記ＪＪループにバイアスを印加するように動作可能である、複数の同期デバイスと
    を含む、システム。
  2. 前記複数の同期デバイスは、複数のプログラム可能磁気メモリデジタル−アナログ変換器（ＰＭＭ ＤＡＣ）を含み、各ＰＭＭ ＤＡＣは個々のＰＳＤＡＣの前記ＪＪループに通信可能に結合されるボディループを有し、前記ＰＭＭ ＤＡＣの前記ボディループは個々のＰＳＤＡＣの前記ＪＪループにバイアスを印加するように動作可能である、請求項１に記載のシステム。
  3. 前記複数の同期デバイスは複数のアナログラインを含み、各アナログラインは個々のＰＳＤＡＣの前記ＪＪループに通信可能に結合され、個々のＰＳＤＡＣの前記ＪＪループにバイアスを印加するように動作可能である、請求項１に記載のシステム。
  4. 前記複数のＰＳＤＡＣの第１のＰＳＤＡＣの前記第１の磁束状態は、前記複数のＰＡＳＤＡＣの第２のＰＳＤＡＣの前記第１の磁束状態と異なる、請求項１に記載のシステム。
  5. 前記複数のＰＳＤＡＣの第１のＰＳＤＡＣによって生成される第１のfast flux stepが、前記複数の量子ビットの第１の量子ビットのＪＪループに適用される、請求項１に記載のシステム。
  6. 各同期デバイスが、前記複数のＰＳＤＡＣの前記第１のＰＳＤＡＣによって生成される前記第１のfast flux stepを前記複数のＰＳＤＡＣの第２のＰＳＤＡＣによって生成される第２のfast flux stepと同期させる、請求項５に記載のシステム。
  7. 前記複数のＰＳＤＡＣの前記第１のＰＳＤＡＣによって生成される前記第１のfast flux stepを前記複数のＰＳＤＡＣの第２のＰＳＤＡＣによって生成される第２のfast flux stepと同期させることが、前記複数の量子ビットの前記第１の量子ビットの前記ＪＪループ及び第２の量子ビットのＪＪループにそれぞれ適用される同期されたfast flux stepをもたらす、請求項６に記載のシステム。
  8. 各同期デバイスが、前記複数のＰＳＤＡＣの前記第１のＰＳＤＡＣによって生成される前記第１のfast flux stepを前記複数のＰＳＤＡＣの各ＰＳＤＡＣによって生成される複数のfast flux stepと同期させる、請求項５に記載のシステム。
  9. 前記複数のＰＳＤＡＣの前記第１のＰＳＤＡＣによって生成される前記第１のfast flux stepを前記複数のＰＳＤＡＣの各ＰＳＤＡＣによって生成される複数のfast flux stepと同期させることが、前記複数の量子ビットの各量子ビットの個々のＪＪループにそれぞれ適用される同期されたfast flux stepをもたらす、請求項８に記載のシステム。
  10. 複数の磁束バイアス発生源を更に含み、各磁束バイアス発生源は、個々のＰＳＤＡＣのボディループに通信可能に結合され、前記個々のＰＳＤＡＣの前記ボディループに磁束バイアスを印加するように動作可能である、請求項１に記載のシステム。
  11. 前記複数の量子ビットの第１の量子ビットを前記複数の量子ビットの第２の量子ビットに通信可能に結合するカプラを更に含み、前記第１の量子ビットは前記複数のＰＳＤＡＣの第１のＰＳＤＡＣに通信可能に結合され、前記第２の量子ビットは前記複数のＰＳＤＡＣの第２のＰＳＤＡＣに通信可能に結合される、請求項１に記載のシステム。
  12. 前記トリガラインは、前記複数のＰＳＤＡＣの前記第１のＰＳＤＡＣの前記ＪＪループに通信可能に結合され、前記複数のＰＳＤＡＣの前記第２のＰＳＤＡＣの前記ＪＪループに更に通信可能に結合される、請求項１１に記載のシステム。
  13. 前記複数のＰＳＤＡＣの第１のＰＳＤＡＣの前記ＪＪループは、前記複数の同期デバイスの第１の同期デバイスに通信可能に結合され、前記複数のＰＳＤＡＣの前記第２のＰＳＤＡＣの前記ＪＪループは、前記複数の同期デバイスの第２の同期デバイスに通信可能に結合される、請求項１２に記載のシステム。
  14. 前記複数のＰＳＤＡＣの第３のＰＳＤＡＣ及び第４のＰＳＤＡＣを更に含み、前記複数のＰＳＤＡＣの前記第３のＰＳＤＡＣの前記ボディループは前記複数の量子ビットの前記第１の量子ビットの前記ボディループに通信可能に結合され、前記複数のＰＳＤＡＣの前記第４のＰＳＤＡＣの前記ボディループは前記複数の量子ビットの前記第２の量子ビットの前記ボディループに通信可能に結合される、請求項１３に記載のシステム。
  15. 前記複数のＰＳＤＡＣの前記第３のＰＳＤＡＣの前記ＪＪループは、第２のトリガラインに通信可能に結合される、請求項１４に記載のシステム。
  16. 量子プロセッサ内の量子ビットを射影測定するためのシステムを動作させる方法であって、前記システムは、
    複数の量子ビットであって、各量子ビットはボディループ及びジョセフソン接合（ＪＪ）ループを有する、複数の量子ビットと、
    複数の射影源デジタル−アナログ変換器（ＰＳＤＡＣ）であって、各ＰＳＤＡＣはボディループ及びＪＪループを有し、各ＰＳＤＡＣの各ボディループは前記複数の量子ビットの個々の量子ビットの前記ＪＪループに通信可能に結合される、複数の射影源デジタル−アナログ変換器（ＰＳＤＡＣ）と、
    前記複数のＰＳＤＡＣの各ＰＳＤＡＣの前記ＪＪループに通信可能に結合されるトリガラインであって、前記トリガラインは各ＰＳＤＡＣを活性化して第１の磁束状態から第２の磁束状態に変更するように動作可能であり、各ＰＳＤＡＣを活性化して第１の磁束状態から第２の磁束状態に変更することは個々のfast flux stepを生成する、トリガラインと、
    複数の同期デバイスであって、各同期デバイスは前記複数のＰＳＤＡＣの個々のＰＳＤＡＣの前記ＪＪループに通信可能に結合され、前記個々のＰＳＤＡＣの前記ＪＪループにバイアスを印加する、複数の同期デバイスと
    を含み、前記方法は、
    前記量子プロセッサによって実行される量子アニーリング進化を開始すること、
    前記量子進化中の或る時点において、
    前記複数のＰＳＤＡＣのＰＳＤＡＣを活性化するために前記トリガラインによって信号を送信すること、
    前記複数のＰＳＤＡＣの前記ＰＳＤＡＣの磁束状態を第１の磁束状態から第２の磁束状態に変更してfast flux stepを生成すること、
    前記fast flux stepを使用して前記複数の量子ビットの量子ビットのエネルギ障壁を上げること、及び
    前記複数の量子ビットの前記量子ビットのスピン状態を測定すること
    を含む、方法。
  17. 前記複数のＰＳＤＡＣの前記第１のＰＳＤＡＣによって生成される前記第１のfast flux stepを、前記複数のＰＳＤＡＣの個々のＰＳＤＡＣによって生成される複数のfast flux stepと同期させることを更に含む、請求項１６に記載の方法。
  18. 前記第１のＰＳＤＡＣによって生成される前記第１のfast flux stepを、前記複数のＰＳＤＡＣの個々のＰＳＤＡＣによって生成される複数のfast flux stepと同期させることが、前記複数の量子ビットの各量子ビットの個々のＪＪループにそれぞれ適用される同期されたfast flux stepをもたらす、請求項１７に記載の方法。
  19. 前記複数の量子ビットの各量子ビットの個々のＪＪループに同期されたfast flux stepを適用することが、前記複数の量子ビットの各量子ビットの個々のエネルギ障壁を上げる、請求項１８に記載の方法。
  20. 前記量子進化を完了し、前記複数の量子ビットの前記量子ビットの前記スピン状態を読み出すことを更に含む、請求項１６に記載の方法。
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