JP2021184246A - 命令変換支援プログラム、命令変換支援方法および情報処理装置 - Google Patents

Abstract

【課題】異なる命令セット間で命令を変換するための変換プログラムの実装負担を軽減する。【解決手段】第１のアセンブリ言語で使用される第１の命令に含まれ得るオペランドの種類を示す複数のオペランドパターンと、第２のアセンブリ言語または第２のアセンブリ言語に対応する機械語で使用される複数の第２の命令との間の対応関係を示すテーブルデータであって、各オペランドパターンに対して複数の第２の命令のうちの２以上の第２の命令を対応付けたテーブルデータを受け付ける。第１のアセンブリ言語で記述された第１のコードを第２のアセンブリ言語または機械語で記述された第２のコードに変換するための変換プログラムであって、第１のコードに含まれる命令のオペランドパターンを判定して、判定したオペランドパターンに応じた第２のコードの２以上の命令を出力する処理を規定した変換プログラムを、テーブルデータに基づいて生成する。【選択図】図１０

Description

本発明は命令変換支援プログラム、命令変換支援方法および情報処理装置に関する。

情報処理システムのユーザは、ある命令セットをもつプロセッサ用の既存プログラムを、他の命令セットをもつ他のプロセッサに実行させたいことがある。例えば、ユーザは、小型コンピュータ用に開発された既存プログラムを大型コンピュータに実行させたいことがある。このとき、既存プログラムとして高水準プログラミング言語で記述されたソースコードが入手可能である場合には、ユーザは他のプロセッサ用のコンパイラを用いてソースコードをコンパイルして、他のプロセッサ用の実行ファイルを生成することができる。

しかし、既存プログラムについて、元のプロセッサ用の実行ファイルは入手可能であるものの、ソースコードは入手可能でない場合もある。その場合、元の命令セット用のアセンブリコードを、他の命令セット用のアセンブリコードまたは機械語コードに変換する方法が考えられる。アセンブリコードは、低水準プログラミング言語であるアセンブリ言語で記述される。アセンブリコードの命令は、プロセッサが解釈可能な機械語コードの命令と１対１に対応する。変換元の命令セットと変換先の命令セットとの組み合わせ毎に、アセンブリコードの命令を変換するための変換プログラムが実装される。

なお、Ａプロセッサ用のオブジェクトコードからＢプロセッサ用のソースコードを生成するプログラム変換装置が提案されている。提案のプログラム変換装置は、オブジェクトコードの所定の命令を、Ｂプロセッサ用の組み込み関数に置換する。

また、ネイティブ結合を用いて、実行ファイルにおける対象システムライブラリ関数の呼び出しを、ネイティブシステムライブラリ関数の呼び出しに置換する変換方法が提案されている。また、機械語命令セグメントの末尾の前に、命令再結合ライブラリの先頭にジャンプする転送命令を挿入し、プロセッサコンテキストに含まれるアドレスレジスタの値を書き換える命令再結合方法が提案されている。

特開２００８−２７６７３５号公報 特開２０１１−１２３９１７号公報 国際公開第２０１２／１４５９１７号

変換元の命令セットが、いわゆるＣＩＳＣ（Complex Instruction Set Computer）のように、複雑な演算を表現可能な複合命令を含むことがある。複合命令の命令長は可変であることがある。同じニーモニックをもつ同じ種類の命令であっても、オペランド（引数）の種類が異なることがある。オペランドの種類が異なることには、例えば、オペランドの個数が異なること、オペランドで指定される記憶領域の種類が異なること、オペランドで指定される記憶領域のデータ長が異なることなどが含まれ得る。

一方、変換先の命令セットが、いわゆるＲＩＳＣ（Reduced Instruction Set Computer）のように、単純な演算のみ表現可能な単純命令から形成されていることがある。複雑な命令セットから単純な命令セットへの変換では、変換元の命令セットの１つの命令と同等な演算を、変換先の命令セットの１つの命令で表現することが難しいことがある。そのため、変換前のアセンブリコードにおける１つの命令が、変換後のアセンブリコードまたは機械語コードにおける２以上の命令の組み合わせに対応することがある。

ここで、複雑な命令セットから単純な命令セットへの変換を行う変換プログラムを実装しようとすると、変換プログラムを実装する開発者の負担が大きいという問題がある。変換プログラムは、例えば、変換前の命令のニーモニックに加えてその命令のオペランドも解析し、オペランドの種類に応じて、異なる変換後の命令の組み合わせを出力する。このような変換プログラムを手作業で作成することは、開発者の負担が大きい。また、変換元の命令セットが拡張される毎に、変換プログラムを手作業で修正する作業が発生する。

１つの側面では、本発明は、異なる命令セット間で命令を変換するための変換プログラムの実装負担を軽減する命令変換支援プログラム、命令変換支援方法および情報処理装置を提供することを目的とする。

１つの態様では、コンピュータに以下の処理を実行させる命令変換支援プログラムが提供される。第１のアセンブリ言語で使用される第１の命令に含まれ得るオペランドの種類を示す複数のオペランドパターンと、第２のアセンブリ言語または第２のアセンブリ言語に対応する機械語で使用される複数の第２の命令との間の対応関係を示すテーブルデータであって、各オペランドパターンに対して複数の第２の命令のうちの２以上の第２の命令を対応付けたテーブルデータを受け付ける。第１のアセンブリ言語で記述された第１のコードを第２のアセンブリ言語または機械語で記述された第２のコードに変換するための変換プログラムであって、第１のコードに含まれる命令のオペランドパターンを判定して、判定したオペランドパターンに応じた第２のコードの２以上の命令を出力する処理を規定した変換プログラムを、テーブルデータに基づいて生成する。

また、１つの態様では、コンピュータが実行する命令変換支援方法が提供される。また、１つの態様では、記憶部と処理部とを有する情報処理装置が提供される。

１つの側面では、異なる命令セット間で命令を変換するための変換プログラムの実装負担が軽減される。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

第１の実施の形態の情報処理装置を説明するための図である。 第２の実施の形態の情報処理装置のハードウェア例を示す図である。 プログラム移植のデータフロー例を示す図である。 変換前後のアセンブリコードの例を示す図である。 変換プログラムの例を示す図である。 パターンテーブルの例を示す図である。 パターンテーブルの例を示す図（続き１）である。 パターンテーブルの例を示す図（続き２）である。 パターンテーブルの例を示す図（続き３）である。 変換関数生成のデータフロー例を示す図である。 変換関数プログラムの第１の例を示す図である。 変換関数プログラムのプレビュー例を示す図である。 変換関数プログラムの第２の例を示す図である。 オペランド条件の簡略化例を示す図である。 オペランド条件の簡略化例を示す図（続き）である。 情報処理装置の機能例を示すブロック図である。 変換関数生成の第１の手順例を示すフローチャートである。 変換関数生成の第２の手順例を示すフローチャートである。 変換関数生成の第２の手順例を示すフローチャート（続き１）である。 変換関数生成の第２の手順例を示すフローチャート（続き２）である。 実行ファイル変換の手順例を示すフローチャートである。 ベクトル長の異なる命令セットの例を示す図である。 ＳＩＭＤレジスタの使用例を示す図である。 ベクトル長の異なる命令セットの命令への変換例を示す図である。 パターンテーブルの第１の変形例を示す図である。 パターンテーブルの第１の変形例を示す図（続き）である。 変換関数生成の第３の手順例を示すフローチャートである。 パターンテーブルの第２の変形例を示す図である。 パターンテーブルの第２の変形例を示す図（続き）である。 変換関数プログラムのライブラリ関数の例を示す図である。

以下、本実施の形態を図面を参照して説明する。
［第１の実施の形態］
第１の実施の形態を説明する。

図１は、第１の実施の形態の情報処理装置を説明するための図である。
第１の実施の形態の情報処理装置１０は、あるアセンブリ言語で記述されたコードを、別のアセンブリ言語または別のアセンブリ言語に対応する機械語で記述されたコードに変換するための変換プログラムを、テーブルデータから生成する。生成された変換プログラムは、情報処理装置１０で実行されてもよいし他の情報処理装置で実行されてもよい。情報処理装置１０は、クライアント装置でもよいしサーバ装置でもよい。情報処理装置１０が、コンピュータや命令変換支援装置などと呼ばれてもよい。

情報処理装置１０は、記憶部１１および処理部１２を有する。記憶部１１は、ＲＡＭ（Random Access Memory）などの揮発性半導体メモリでもよい。また、記憶部１１は、ＨＤＤ（Hard Disk Drive）やフラッシュメモリなどの不揮発性ストレージでもよい。処理部１２は、例えば、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、ＤＳＰ（Digital Signal Processor）などのプロセッサである。処理部１２は、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）などの特定用途の電子回路を含んでもよい。プロセッサは、ＲＡＭなどのメモリ（記憶部１１でもよい）に記憶されたプログラムを実行する。複数のプロセッサの集合を「マルチプロセッサ」または単に「プロセッサ」と言うことがある。

記憶部１１は、テーブルデータ１３を記憶する。テーブルデータ１３は、変換元のアセンブリ言語の複数のオペランドパターンと、変換先のアセンブリ言語または機械語の複数の命令との間の対応関係を示す。アセンブリ言語は、プロセッサが解釈可能な機械語命令と１対１に対応するアセンブリ命令を規定した低水準プログラミング言語である。変換元のアセンブリ言語は、いわゆるＣＩＳＣ型プロセッサのように、複雑な命令セットをもつプロセッサに対応する。変換先のアセンブリ言語または機械語は、いわゆるＲＩＳＣ型プロセッサのように、比較的単純な命令セットをもつプロセッサに対応する。

ただし、第１の実施の形態の情報処理装置１０は、ＣＩＳＣ型プロセッサの命令をＲＩＳＣ型プロセッサの命令に変換する処理に限定されるものではない。ＲＩＳＣ型プロセッサのアセンブリコードをＣＩＳＣ型プロセッサのアセンブリコードへ変換したい場合にも、本実施の形態を容易に適用可能である。ＣＩＳＣ型プロセッサの命令セットにおいては、ＲＩＳＣ型プロセッサと同様の単純な処理を行う命令を含むため、ＲＩＳＣ型プロセッサの命令をＣＩＳＣ型プロセッサの命令に変換して実行することは可能である。また、ＲＩＳＣ型プロセッサでも１クロックあたりの処理性能を高めるために、１命令で複雑な処理ができる命令が搭載されている。この場合、ＲＩＳＣ型プロセッサの１命令は、ＣＩＳＣ型プロセッサの複数の命令に変換することができる。

複数のオペランドパターンは、オペランドパターン１３ａ，１３ｂ，１３ｃを含む。オペランドパターン１３ａ，１３ｂ，１３ｃはそれぞれ、変換元のアセンブリ言語で使用される命令Ｘ１に含まれ得るオペランドの種類を示す。命令Ｘ１は複雑な演算を表す複合命令であってもよく、同じ命令Ｘ１であってもオペランドの種類が異なることがある。例えば、命令Ｘ１の命令長が異なることがある。また、例えば、命令Ｘ１のオペランドの個数が異なることがある。また、例えば、レジスタと主記憶の違いやレジスタの種類の違いのように、命令Ｘ１のオペランドが指し示す記憶領域の種類が異なることがある。また、例えば、１２８ビット、２５６ビット、５１２ビットのように、命令Ｘ１のオペランドが指し示すデータのデータ長が異なることがある。命令Ｘ１は、複数の単位データ（ワード）に対して同一種類の演算を並列に実行させるベクトル演算命令であってもよい。

図１の例では、オペランドパターン１３ａは、第２オペランドがレジスタを指しており、データ長が１２８ビットであることを示している。オペランドパターン１３ｂは、第２オペランドがレジスタを指しており、データ長が２５６ビットであることを示している。オペランドパターン１３ｃは、第２オペランドが主記憶の記憶領域を指しており、データ長が１２８ビットであることを示している。

変換先のアセンブリ言語または機械語で使用される複数の命令は、命令Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５を含む。命令Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５は、比較的単純な演算を表す単純命令である。例えば、命令Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５の命令長は同一である。また、例えば、２つのデータの間の演算を表す単純命令は、主記憶を指し示すオペランドを含まない。また、例えば、命令Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５のオペランドのデータ長は同一である。また、例えば、命令Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５はベクトル演算命令を含まない。

ここで、１つの複合命令と同等の演算を１つの単純命令で表現することは難しい。１つの複合命令と２以上の単純命令の組み合わせとが等価であることが多い。そこで、テーブルデータ１３は、オペランドパターン１３ａ，１３ｂ，１３ｃそれぞれに対して、命令Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５のうちの２以上の命令を対応付ける。

テーブルデータ１３は、例えば、オペランドパターン１３ａ，１３ｂ，１３ｃに対応する複数の行と、命令Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５に対応する複数の列とを含むマトリクス型データである。１つの行と１つの列の交点に、例えば、１つのフラグが配置される。フラグは、その行に対応するオペランドパターンをもつ命令Ｘ１の変換に、その列に対応する命令が使用されるか否かを示す。例えば、使用される場合にフラグ＝１が記載される。テーブルデータ１３は、例えば、変換プログラムを開発する開発者によって作成される。テーブルデータ１３は、表計算ソフトウェアを用いて作成されてもよい。

図１の例では、オペランドパターン１３ａに命令Ｙ２，Ｙ５が対応付けられている。また、オペランドパターン１３ｂに命令Ｙ３，Ｙ５が対応付けられている。また、オペランドパターン１３ｃに命令Ｙ１，Ｙ２，Ｙ５が対応付けられている。開発者は、セル（１，２），（１，５），（２，３），（２，５），（３，１），（３，２），（３，５）に「１」を記載することで、上記の対応関係を定義することができる。

処理部１２は、テーブルデータ１３に基づいて変換プログラム１４を生成する。変換プログラム１４は、変換元のアセンブリ言語で記述されたコード１５を、変換先のアセンブリ言語または機械語で記述されたコード１６に変換するためのソフトウェアである。コード１５は、アセンブリコードである。コード１６は、アセンブリコードまたは機械語コードである。処理部１２は、例えば、変換プログラム１４のソースコードを生成する。ソースコードは、Ｃ言語のような高水準プログラミング言語で記述されてもよい。

ここで、処理部１２は、テーブルデータ１３を解析し、テーブルデータ１３に定義された対応関係に従って変換先のアセンブリ言語または機械語の命令が出力されるように、変換プログラム１４を生成する。変換プログラム１４は、コード１５に含まれる命令Ｘ１のオペランドパターンを判定し、判定したオペランドパターンに対応付けられた２以上の命令を出力する処理を規定する。処理部１２は、テーブルデータ１３を横方向にスキャンして、特定の２以上の命令の組み合わせを出力する条件を決定し、決定した条件を満たすか否か判定する判定処理と当該２以上の命令の組み合わせを出力する出力処理とを実装してもよい。また、処理部１２は、テーブルデータ１３を縦方向にスキャンして、特定の１つの命令を出力する条件を決定し、決定した条件を満たすか否か判定する判定処理と当該１つの命令を出力する出力処理とを実装してもよい。

図１の例では、コード１５に命令Ｘ１が含まれ、その命令Ｘ１に含まれるオペランドがオペランドパターン１３ｃを満たす。テーブルデータ１３では、オペランドパターン１３ｃに対して命令Ｙ１，Ｙ２，Ｙ５が対応付けられている。そこで、コード１６に命令Ｙ１，Ｙ２，Ｙ５が挿入される。なお、処理部１２は、１つのオペランドパターンに対応付けられた２以上の命令が、テーブルデータ１３の左側の列から右側の列に向かう順序で出力されるように、変換プログラム１４を生成してもよい。この場合、テーブルデータ１３は、変換後の命令の順序も表現している。

第１の実施の形態の情報処理装置１０によれば、変換元のアセンブリ言語の命令Ｘ１のオペランドパターン１３ａ，１３ｂ，１３ｃと、変換先のアセンブリ言語または機械語の命令Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５との対応関係を示すテーブルデータ１３が作成される。テーブルデータ１３では、１つのオペランドパターンに対して２以上の命令の組み合わせが対応付けられる。そして、テーブルデータ１３に基づいて、テーブルデータ１３が示す対応関係に従って命令Ｘ１を変換する変換プログラム１４が生成される。

これにより、変換プログラム１４の開発者は、テーブルデータ１３を用いて、変換プログラム１４の仕様を効率的に定義することができる。そして、開発者は、テーブルデータ１３を作成すれば、変換プログラム１４のソースコードを手作業で記述しなくても変換プログラム１４を実装することができる。よって、変換プログラム１４の実装負担が軽減される。特に、ＣＩＳＣ型の命令セットからＲＩＳＣ型の命令セットへの変換のように、多様なオペランドをもつ１つの複合命令が、オペランドに応じた単純命令の組み合わせに変換される場合において、変換プログラム１４の実装負担が軽減される。

また、変換元の命令セットが拡張された際、開発者は、テーブルデータ１３を拡張することで、変換プログラム１４を手作業で修正しなくても、拡張された命令セットに対応する変換プログラム１４を実装することができる。

例えば、テーブルデータ１３が対象としているニーモニックが、新しいオペランドパターンと組み合わせることができるように命令セットが拡張されたとする。この場合、テーブルデータ１３では、新しいオペランドパターンに対応する行を追加し、このオペランドパターンに応じた単純命令の組み合わせについて、追加した行にのみフラグを設定していけばよい。また、既存の命令Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５で変換対象の命令の処理に不足がある場合は、変換後命令の列を増やして対応すればよい。この際、既存のオペランドパターン１３ａ，１３ｂ，１３ｃと変換後命令との対応関係は変更されない（オペランドパターン１３ａ，１３ｂ，１３ｃの行は修正不要である）。したがって、もし新しいオペランドパターンに対して変換処理を追加する作業をするときに記述間違いが生じたとしても、新しいオペランドパターンに対してのみ不具合（変換間違い）を生じるに留まり、既存のオペランドパターンの変換処理に対して影響を与えない。すなわち、オペランドパターン毎に変換処理が正しいかを独立して確認でき、この点でも変換プログラム１４の実装負担が軽減される。

［第２の実施の形態］
次に、第２の実施の形態を説明する。
第２の実施の形態の情報処理装置は、ある命令セット（Ｉ命令セット）のアセンブリコードを別の命令セット（Ａ命令セット）のアセンブリコードに変換するための変換プログラムを、テーブル形式データから生成する。また、第２の実施の形態の情報処理装置は、生成した変換プログラムを利用して、Ｉ命令セットの機械語コードをＡ命令セットの機械語コードに変換するプログラム移植を実行する。ただし、変換プログラムの生成と変換プログラムの実行を、異なる情報処理装置が行うことも可能である。第２の実施の形態の情報処理装置は、クライアント装置でもよいしサーバ装置でもよい。

図２は、第２の実施の形態の情報処理装置のハードウェア例を示す図である。
情報処理装置１００は、ＣＰＵ１０１、ＲＡＭ１０２、ＨＤＤ１０３、ＧＰＵ１０４、入力インタフェース１０５、媒体リーダ１０６および通信インタフェース１０７を有する。情報処理装置１００が有するこれらのユニットは、バスに接続されている。なお、情報処理装置１００は、第１の実施の形態の情報処理装置１０に対応する。ＣＰＵ１０１は、第１の実施の形態の処理部１２に対応する。ＲＡＭ１０２またはＨＤＤ１０３は、第１の実施の形態の記憶部１１に対応する。

ＣＰＵ１０１は、プログラムの命令を実行するプロセッサである。ＣＰＵ１０１は、ＨＤＤ１０３に記憶されたプログラムやデータの少なくとも一部をＲＡＭ１０２にロードし、プログラムを実行する。ＣＰＵ１０１は複数のプロセッサコアを備えてもよく、情報処理装置１００は複数のプロセッサを備えてもよい。複数のプロセッサの集合を「マルチプロセッサ」または単に「プロセッサ」と言うことがある。

ＲＡＭ１０２は、ＣＰＵ１０１が実行するプログラムやＣＰＵ１０１が演算に使用するデータを一時的に記憶する揮発性半導体メモリである。情報処理装置１００は、ＲＡＭ以外の種類のメモリを備えてもよく、複数のメモリを備えてもよい。

ＨＤＤ１０３は、ＯＳ（Operating System）やミドルウェアやアプリケーションソフトウェアなどのソフトウェアのプログラム、および、データを記憶する不揮発性ストレージである。情報処理装置１００は、フラッシュメモリやＳＳＤ（Solid State Drive）など他の種類のストレージを備えてもよく、複数のストレージを備えてもよい。

ＧＰＵ１０４は、ＣＰＵ１０１と連携して画像を生成し、情報処理装置１００に接続された表示装置１１１に画像を出力する。表示装置１１１として、ＣＲＴ（Cathode Ray Tube）ディスプレイ、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）、有機ＥＬ（ＯＥＬ：Organic Electro-Luminescence）ディスプレイ、プロジェクタなど、任意の種類の表示装置を使用することができる。情報処理装置１００に、プリンタなど表示装置１１１以外の出力デバイスが接続されてもよい。

入力インタフェース１０５は、情報処理装置１００に接続された入力デバイス１１２から入力信号を受け付ける。入力デバイス１１２として、マウス、タッチパネル、タッチパッド、キーボードなど、任意の種類の入力デバイスを使用することができる。情報処理装置１００に複数種類の入力デバイスが接続されてもよい。

媒体リーダ１０６は、記録媒体１１３に記録されたプログラムやデータを読み取る読み取り装置である。記録媒体１１３として、フレキシブルディスク（ＦＤ：Flexible Disk）やＨＤＤなどの磁気ディスク、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）などの光ディスク、半導体メモリなど、任意の種類の記録媒体を使用することができる。媒体リーダ１０６は、例えば、記録媒体１１３から読み取ったプログラムやデータを、ＲＡＭ１０２やＨＤＤ１０３などの他の記録媒体にコピーする。読み取られたプログラムは、例えば、ＣＰＵ１０１によって実行される。なお、記録媒体１１３は可搬型記録媒体であってもよく、プログラムやデータの配布に用いられることがある。また、記録媒体１１３やＨＤＤ１０３を、コンピュータ読み取り可能な記録媒体と言うことがある。

通信インタフェース１０７は、ネットワーク１１４に接続され、ネットワーク１１４を介して他の情報処理装置と通信する。通信インタフェース１０７は、スイッチやルータなどの有線通信装置に接続される有線通信インタフェースでもよいし、基地局やアクセスポイントなどの無線通信装置に接続される無線通信インタフェースでもよい。

次に、Ｉ命令セットをもつＣＰＵ用に開発されたユーザプログラムを、Ａ命令セットをもつＣＰＵに実行させるプログラム移植の流れを説明する。ユーザプログラムについて、移植元のＣＰＵ用の実行ファイルは存在するものの、高水準プログラミング言語で記述されたソースコードが存在しないことがある。その場合、移植元のＣＰＵ用の実行ファイルが、移植先のＣＰＵ用の実行ファイルに変換される。

図３は、プログラム移植のデータフロー例を示す図である。
情報処理装置１００は、機械語コード１３１を取得する。機械語コード１３１は、Ｉ命令セットをもつＣＰＵが解釈可能な機械語で記述されている。機械語コード１３１は、Ｉ命令セットのＣＰＵ用の実行ファイルに含まれる。また、情報処理装置１００は、逆アセンブラ１３２を取得する。逆アセンブラ１３２は、Ｉ命令セットの機械語コードをＩ命令セットのアセンブリコードに変換するソフトウェアである。逆アセンブラ１３２は、例えば、ＣＰＵメーカーによって提供されている。

情報処理装置１００は、機械語コード１３１を逆アセンブラ１３２に入力して、機械語コード１３１をアセンブリコード１３３に変換する。アセンブリコード１３３は、Ｉ命令セットのアセンブリ言語で記述されている。アセンブリ言語は、機械語命令の種類およびオペランドを文字列で表現して、可読性を向上させた低水準プログラミング言語である。Ｉ命令セットの機械語命令とＩ命令セットのアセンブリ命令とは、１対１に対応する。

情報処理装置１００は、アセンブリコード１３３を変換プログラム１３４に入力して、アセンブリコード１３３をアセンブリコード１３５に変換する。アセンブリコード１３５は、Ａ命令セットのアセンブリ言語で記述されている。Ａ命令セットの機械語命令とＡ命令セットのアセンブリ命令とは、１対１に対応する。Ｉ命令セットはＣＩＳＣに相当し、Ａ命令セットはＲＩＳＣに相当する。そのため、アセンブリコード１３３の１つの命令が、アセンブリコード１３５の２以上の命令に変換されることがある。

後述するように、情報処理装置１００は、変換プログラム１３４を予め生成しておく。変換プログラムは、変換元のアセンブリ言語と変換先のアセンブリ言語との組み合わせ毎に用意される。情報処理装置１００は、アセンブラ１３６を取得する。アセンブラ１３６は、Ａ命令セットのアセンブリコードをＡ命令セットの機械語コードに変換するソフトウェアである。アセンブラ１３６は、例えば、ＣＰＵメーカーによって提供されている。

情報処理装置１００は、アセンブリコード１３５をアセンブラ１３６に入力して、アセンブリコード１３５を機械語コード１３７に変換する。機械語コード１３７は、Ａ命令セットをもつＣＰＵが解釈可能な機械語で記述されている。機械語コード１３７は、Ａ命令セットのＣＰＵ用の実行ファイルに含まれる。これにより、情報処理装置１００は、Ｉ命令セット用の機械語コード１３１をＡ命令セット用の機械語コード１３７に変換できる。変換プログラム１３４の用途として、変換プログラム１３４を、逆アセンブラ１３２およびアセンブラ１３６と組み合わせて使用しなくてもよい。

図４は、変換前後のアセンブリコードの例を示す図である。
アセンブリコード１４１は、Ｉ命令セットのアセンブリ言語で記述されている。アセンブリコード１４１は、前述のアセンブリコード１３３に相当する。アセンブリコード１４２は、Ａ命令セットのアセンブリ言語で記述されている。アセンブリコード１４２は、前述のアセンブリコード１３５に相当する。

Ｉ命令セットはＣＩＳＣに相当する。そのため、アセンブリコード１４１は、複雑な演算を表す複合命令を含む。具体的には、アセンブリコード１４１は、ｍｏｖ，ａｄｄ，ｓｕｂ，ｖｐｍａｘｓｄの４つの命令を含む。アセンブリコード１４１の第１命令は、６４ビットのデータをレジスタに格納する命令である。アセンブリコード１４１の第４命令は、オペランド＃１（ｘｍｍ１４）とオペランド＃２（ｘｍｍ１５）を３２ビット長のワード単位で比較し、大きい方のワードをオペランド＃０（ｘｍｍ０）に格納する命令である。オペランド＃０，＃１，＃２は１２８ビットのデータ長をもつベクトルレジスタを表すオペランドであり、第４命令は４組のワードの比較および４つのワードの格納を実行させる。

これに対して、Ａ命令セットはＲＩＳＣに相当する。そのため、アセンブリコード１４２は、単純な演算を表す単純命令のみを含む。具体的には、アセンブリコード１４２は、アセンブリコード１４１よりも多い２１個の命令を含む。７個の命令を含む命令グループ１４２ａは、アセンブリコード１４１の第１命令に対応する。すなわち、アセンブリコード１４１の第１命令と同等な演算が、Ａ命令セットの７個の命令で表現されている。これは、命令グループ１４２ａでは、６４ビット長をもつワードの格納が１６ビット分ずつ４回に分けて実行されるためである。また、１２個の命令を含む命令グループ１４２ｂは、アセンブリコード１４１の第４命令に対応する。すなわち、アセンブリコード１４１の第４命令と同等な演算が、Ａ命令セットの１２個の命令で表現されている。

アセンブリコード１４１において、ｒＮ（Ｎは０から１５までの自然数）は、レジスタインデックスＮである汎用レジスタを表す。アセンブリコード１４２において、ｘＮ（Ｎは０から３０までの自然数）は、レジスタインデックスＮである汎用レジスタを表す。ＳＰはスタックポインタレジスタを表す。ｐＮ（Ｎは０から１５までの自然数）は、レジスタインデックスＮであるプレディケイトレジスタ（マスクレジスタ）を表す。ｚＮ（Ｎは０から３１までの自然数）は、レジスタインデックスＮであるベクトルレジスタを表す。

また、ｍｏｖはデータをコピーする命令を表す。ａｄｄはデータの加算命令を表す。ｓｕｂはデータの減算命令を表す。ｏｒｒはビット単位の論理和演算命令を表す。ｓｔｒは、データをメモリから読み出してレジスタにセットする命令を表す。ビット単位のｎｏｔは論理否定演算命令を表す。ｃｍｐｇｅは、２つのベクトルレジスタの各ワードを比較し、比較結果をプレディケイトレジスタにセットする命令を表す。ｃｍｐｇｔは、２つのベクトルレジスタの各ワードを比較し、比較結果をプレディケイトレジスタにセットする命令を表す。ｌｄｒは、レジスタに保存されているデータをメモリに書き込む命令を表す。

また、［ｘ２４］は、ｘ２４レジスタをアドレスレジスタとしてｓｔｒ，ｌｄｒ命令を実行することを表す。また、「．ｓ」は、ベクトルレジスタやプレディケイトレジスタを３２ビット長が１ワードであるデータを格納するものとして命令を実行することを表す。プレディケイトレジスタに続く「／ｍ」と「／ｚ」は、プレディケイトレジスタのフラグが有効であるワードのみ命令実行時に処理対象とすることを表す。「／ｍ」は、フラグが無効であるワードについては命令実行前の値が保持されることを表す。「／ｚ」は、フラグが無効であるワードについては命令の実行後、値が０クリアされることを表す。

図５は、変換プログラムの例を示す図である。
情報処理装置１００は、アセンブリコード１４１をアセンブリコード１４２に変換することが可能な変換プログラム１４３を、予め作成しておく。変換プログラム１４３は、前述の変換プログラム１３４に相当する。

変換プログラム１４３が規定する変換処理は、変換元のアセンブリコードから命令を１つ読み出し、読み出した命令に含まれるニーモニックを抽出し、読み出した命令に含まれるオペランドを解析してオペランド情報を生成する。ニーモニックは、命令の中のオペランド以外の部分であり、ａｄｄ，ｓｕｂ，ｖｐｍａｘｓｄといった命令の種類を表す。オペランド情報は、オペランドの解析結果を示しており、オペランドの特徴を表す。オペランド情報は、オペランドの個数、即値やレジスタや主記憶アドレスといった各オペランドの種類、各オペランドのデータ長、オプションの有無などの情報を含む。

変換プログラム１４３が規定する変換処理は、抽出したニーモニックに応じて異なる変換関数を呼び出す。変換プログラム１４３は、ニーモニック毎の変換関数を含む。例えば、変換プログラム１４３は、ニーモニックａｄｄに対応する変換関数ｔｒａｎｓｌａｔｅＡＤＤ、ニーモニックｓｕｂに対応する変換関数ｔｒａｎｓｌａｔｅＳＵＢ、ニーモニックｖｐｍａｘｓｄに対応する変換関数ｔｒａｎｓｌａｔｅＶＰＭＡＸＳＤを含む。変換処理は、変換関数を呼び出す際、上記のオペランド情報を引数に指定する。各変換関数は、引数として与えられたオペランド情報に応じた命令集合を出力する。ニーモニックが同じでも、オペランド情報が異なると異なる命令集合が出力され得る。

ここで、各変換関数の実装方法が問題となる。オペランドの種類と出力される命令との対応関係が複雑であることがあるため、開発者が各変換関数のソースコードを手作業で記述すると開発者の負担が大きい。また、開発者によるソースコードの記述ミスによって、変換関数に誤りが混入するリスクがある。そこで、情報処理装置１００は、変換関数の実装を支援する。開発者は、以下に説明するパターンテーブルを用いて、変換関数の仕様を簡潔に記述する。情報処理装置１００は、開発者が記述したパターンテーブルに基づいて、変換関数のソースコードを自動的に生成する。以下では、複数の変換関数のうち、変換関数ｔｒａｎｓｌａｔｅＶＰＭＡＸＳＤの実装例を説明する。

図６は、パターンテーブルの例を示す図である。
ニーモニック毎にパターンテーブルが用意される。パターンテーブル１４４は、ニーモニックｖｐｍａｘｓｄに対応するパターンテーブルである。パターンテーブル１４４は、変換関数ｔｒａｎｓｌａｔｅＶＰＭＡＸＳＤの仕様を示している。

パターンテーブル１４４は、複数の行と複数の列とを含む。開発者は、表計算ソフトウェアのユーザインタフェースを用いてパターンテーブル１４４を記述することができる。パターンテーブル１４４は、列名を示すタイトル行を含む。また、パターンテーブル１４４は、３１通りのオペランドパターンに対応する３１個の行を含む。

また、パターンテーブル１４４は、パターン番号を示すＢ列を含む。また、パターンテーブル１４４は、Ｉ命令セットの命令のフォーマットを示すＥ列を含む。また、パターンテーブル１４４は、オペランドパターンを規定する７個のオペランド条件を示すＦ，Ｇ，Ｈ，Ｉ，Ｎ，Ｏ，Ｐ列を含む。オペランド条件は、変換関数ｔｒａｎｓｌａｔｅＶＰＭＡＸＳＤの引数であるオペランド情報に含まれる情報である。

また、パターンテーブル１４４は、Ａ命令セットの命令を出力するための３６通りのソースコード記述を示す３６個の列を含む。ソースコード記述を示す１つの列は、通常、Ａ命令セットの１つの命令に対応する。３６個の列のうちの一部の列が示す変換後命令を、パターンテーブル１４４の左側の列から右側の列に向かって出力すれば、適切な命令列になるように、これら３６個の列が配置されている。そのため、３６個の列の中には、同一内容の変換後命令を示す列が含まれている。

図６は、パターンテーブル１４４の全体のうち、一部の行および一部の列によって特定される一部分を表している。一部の行には、タイトル行およびパターン番号＃１〜＃１１の行が含まれる。一部の列には、パターン番号を示すＢ列、命令のフォーマットを示すＥ列、オペランド条件を示すＦ，Ｇ，Ｈ，Ｉ，Ｎ，Ｏ，Ｐ列、および、変換後命令を示す８個の列が含まれる。すなわち、図６は、パターンテーブル１４４の左上部分を表す。

Ｆ列は、オペランド＃０の種類を示す。パターンテーブル１４４では、Ｆ列の値はＲＥＧ０のみである。ＲＥＧ０は、１つ目のレジスタを表す。Ｇ列は、オペランド＃１の種類を示す。パターンテーブル１４４では、Ｇ列の値はＲＥＧ１のみである。ＲＥＧ１は、２つ目のレジスタを表す。Ｈ列は、オペランド＃２の種類を示す。Ｈ列の値は、ＲＥＧ２またはＭＥＭ０である。ＲＥＧ２は、３つ目のレジスタを表す。ＭＥＭ０は、主記憶領域を表す。Ｉ列は、オペランド＃３の種類を示す。Ｉ列の値は、ＩＮＶＡＬＩＤ、ＲＥＧ３またはＭＥＭ０である。ＩＮＶＡＬＩＤは、オペランド＃３が存在しないことを表す。ＲＥＧ３は、４つ目のレジスタを表す。ＭＥＭ０は、主記憶領域を表す。

Ｎ列は、オペランド＃０のデータ長（ビット幅）を示す。パターンテーブル１４４では、Ｎ列の値は１２８ビット、２５６ビットまたは５１２ビットである。Ｏ列は、マスク指定を示す。Ｏ列の値は、空欄、ＮＯ、ＺＥＲＯまたはＭＥＲＧである。空欄およびＮＯは、マスク無しを表す。マスク無しの場合、ベクトルレジスタ中の複数のワードの全てが演算対象に指定される。なお、１２８ビットのデータは４個の３２ビット長のワードを含み、２５６ビットのデータは８個のワードを含み、５１２ビットのデータは１６個のワードを含む。

ＺＥＲＯは、マスク有りかつゼロ埋めを表す。ＭＥＲＧは、マスク有りかつデータ結合を表す。マスク有りの場合、複数のワードのうちの一部のワードのみが演算対象に指定される。ゼロ埋めの場合、指定されなかったワードの演算結果は、全てのビットが０のビット列になる。データ結合の場合、指定されなかったワードの演算結果は、演算結果を格納するレジスタに直前に存在するビット列を引き継ぐ。よって、データ結合は、前回の演算結果と今回の演算結果とを結合することを意味する。

なお、変換前命令は、省略可能オプションｋ，ｚを含むことがある。省略可能オプションｋは、複数のワードのうち演算対象のワードを指定するオプションである。省略可能オプションｋを含まない変換前命令は、マスク無しを意味する。省略可能オプションｚは、ゼロ埋め指定を示すオプションである。マスク有りの場合に省略可能オプションｚを含む変換前命令は、ゼロ埋め指定を意味する。マスク有りの場合に省略可能オプションｚを含まない変換前命令は、データ結合指定を意味する。よって、Ｏ列の値は、変換前命令の省略可能オプションｋ，ｚから判定される。

Ｐ列は、ブロードキャスト指定を示す。Ｐ列の値は、空欄、０（ブロードキャスト無し）または１（ブロードキャスト有り）である。ブロードキャスト無しの場合、オペランド＃２が示す複数のワードとオペランド＃３が示す複数のワードとの間で、１対１の比較演算が行われる。ブロードキャスト有りの場合、オペランド＃２が示す複数のワードとオペランド＃３が示す１つのワードとの間で、多対１の比較演算が行われる。

変換後命令を示す３６個の列の値は、空欄または１である。ただし、空欄に代えて０が記載されてもよい。これら３６個の列の値は、１ビットのフラグであると言える。１つのオペランドパターンを示す行と１つの変換後命令を示す列との交点に位置するセルの値が空欄であることは、そのオペランドパターンをもつ変換前命令の変換に、その変換後命令が使用されないことを意味する。一方、セルの値が１であることは、そのオペランドパターンをもつ変換前命令の変換に、その変換後命令が使用されることを意味する。開発者は、パターンテーブル１４４の中の適切なセルに１を記入することで、変換関数ｔｒａｎｓｌａｔｅＶＰＭＡＸＳＤの仕様を定義することができる。

図７は、パターンテーブルの例を示す図（続き１）である。
図７は、パターンテーブル１４４の全体のうち、一部の行および一部の列によって特定される一部分を表している。一部の行には、図６と同様、タイトル行およびパターン番号＃１〜＃１１の行が含まれる。一部の列には、変換後命令を示す残りの２８個の列が含まれる。すなわち、図７は、パターンテーブル１４４の右上部分を表す。

図８は、パターンテーブルの例を示す図（続き２）である。
図８は、パターンテーブル１４４の全体のうち、一部の行および一部の列によって特定される一部分を表している。一部の行には、パターン番号＃１２〜＃３１の行が含まれる。一部の列には、図６と同様、パターン番号を示すＢ列、命令のフォーマットを示すＥ列、オペランド条件を示すＦ，Ｇ，Ｈ，Ｉ，Ｎ，Ｏ，Ｐ列、および、変換後命令を示す８個の列が含まれる。すなわち、図８は、パターンテーブル１４４の左下部分を表す。

図９は、パターンテーブルの例を示す図（続き３）である。
図９は、パターンテーブル１４４の全体のうち、一部の行および一部の列によって特定される一部分を表している。一部の行には、図８と同様、パターン番号＃１２〜＃３１の行が含まれる。一部の列には、図７と同様、変換後命令を示す残りの２８個の列が含まれる。すなわち、図９は、パターンテーブル１４４の右下部分を表す。

図１０は、変換関数生成のデータフロー例を示す図である。
前述の通り、開発者は、ニーモニック毎にパターンテーブルを作成する。例えば、開発者は、ニーモニックｖｐｍａｘｓｄの仕様を表すパターンテーブル１５１ａと、ニーモニックａｄｄの仕様を表すパターンテーブル１５１ｂと、ニーモニックｓｕｂの仕様を表すパターンテーブル１５１ｃとを作成する。パターンテーブル１５１ａは、前述のパターンテーブル１４４に相当する。情報処理装置１００は、パターンテーブル１５１ａ，１５１ｂ，１５１ｃを受け付け、パターンテーブル１５１ａ，１５１ｂ，１５１ｃを生成ツール１５２に入力することで、ソースコード１５３ａ，１５３ｂ，１５３ｃを生成する。

生成ツール１５２は、１つのパターンテーブルから１つの変換関数のソースコードを生成するソフトウェアである。変換関数のソースコードは、Ｃ言語といった高水準プログラミング言語で記述される。ソースコード１５３ａは、変換関数ｔｒａｎｓｌａｔｅＶＰＭＡＸＳＤのソースコードであり、パターンテーブル１５１ａから生成される。ソースコード１５３ｂは、変換関数ｔｒａｎｓｌａｔｅＡＤＤのソースコードであり、パターンテーブル１５１ｂから生成される。ソースコード１５３ｃは、変換関数ｔｒａｎｓｌａｔｅＳＵＢのソースコードであり、パターンテーブル１５１ｃから生成される。

情報処理装置１００は、変換プログラム本体のソースコードおよびソースコード１５３ａ，１５３ｂ，１５３ｃを、プログラミング言語に応じたコンパイラを用いてコンパイルする。これにより、情報処理装置１００は、変換関数１５４ａ，１５４ｂ，１５４ｃを含む変換プログラム１５４を生成する。変換関数１５４ａは、ニーモニックｖｐｍａｘｓｄに対応し、ソースコード１５３ａから生成される。変換関数１５４ｂは、ニーモニックａｄｄに対応し、ソースコード１５３ｂから生成される。変換関数１５４ｃは、ニーモニックｓｕｂに対応し、ソースコード１５３ｃから生成される。

変換プログラム１５４を生成した後、情報処理装置１００は、Ｉ命令セットのアセンブリ言語で記述されたアセンブリコード１５５を受け付ける。情報処理装置１００は、アセンブリコード１５５を入力データに指定して変換プログラム１５４を起動し、Ａ命令セットのアセンブリ言語で記述されたアセンブリコード１５６を生成する。変換プログラム１５４の実行中、情報処理装置１００は、アセンブリコード１５５から命令を抽出し、抽出した命令のニーモニックに対応する変換関数を呼び出す。呼び出された変換関数は、オペランド情報に基づいて適切な命令列を出力する。

次に、パターンテーブルから変換関数を生成する方法について説明する。
パターンテーブル１４４が示す対応関係を変換関数プログラムで表現する方法として、行優先方法および列優先方法がある。行優先方法では、変換関数プログラムは、３１通りのオペランドパターンに対応する３１個のブロックを含む。行優先方法では、情報処理装置１００は、パターンテーブル１４４を横方向にスキャンして、パターンテーブル１４４の１つの行から変換関数プログラムの１つのブロックを生成する。一方、列優先方法では、変換関数プログラムは、３６個のソースコード記述に対応する３６個のブロックを含む。列優先方法では、情報処理装置１００は、パターンテーブル１４４を縦方向にスキャンして、パターンテーブル１４４の１つの列から変換関数プログラムの１つのブロックを生成する。まず、行優先方法について説明する。

図１１は、変換関数プログラムの第１の例を示す図である。
変換関数プログラム１４５は、変換関数ｔｒａｎｓｌａｔｅＶＰＭＡＸＳＤのソースコードであり、パターンテーブル１４４から行優先方法によって生成される。変換関数プログラム１４５は、ブロック１４５ａ，１４５ｂを含む。ブロック１４５ａは、パターンテーブル１４４のパターン番号＃１の行に対応する。ブロック１４５ｂは、パターンテーブル１４４のパターン番号＃２の行に対応する。変換関数プログラム１４５は、パターン番号＃３〜＃３１の行に対応するブロックも含む。

ブロック１４５ａは、引数であるオペランド情報が特定の実行条件を満たすか否か判定する条件判定文を含む。ブロック１４５ａの実行条件は、パターンテーブル１４４におけるパターン番号＃１の行のＦ，Ｇ，Ｈ，Ｉ，Ｎ列のオペランド条件を満たすことである。すなわち、ブロック１４５ａの実行条件は、オペランド＃０がＲＥＧ０であり、オペランド＃１がＲＥＧ１であり、オペランド＃２がＲＥＧ２であり、オペランド＃３がＩＮＶＡＬＩＤであり、かつ、データ長が１２８ビットであることである。

また、ブロック１４５ａは、Ａ命令セットの命令を出力するための１２個の実行文を含む。パターンテーブル１４４におけるパターン番号＃１の行には、Ｕ，ＡＤ，ＡＧ，ＡＨ，ＡＫ，ＡＮ，ＡＯ，ＡＵ，ＡＹ，ＢＣ，ＢＪ，ＢＫ列にフラグ＝１が配置されている。そこで、ブロック１４５ａは、これら１２個の列の列名に相当する１２個の実行文を含む。１２個の実行文は、左側の列から右側の列の順に並べられる。

ブロック１４５ｂは、引数であるオペランド情報が特定の実行条件を満たすか否か判定する条件判定文を含む。ブロック１４５ｂの実行条件は、パターンテーブル１４４におけるパターン番号＃２の行のＦ，Ｇ，Ｈ，Ｉ，Ｎ列のオペランド条件を満たすことである。すなわち、ブロック１４５ｂの実行条件は、オペランド＃０がＲＥＧ０であり、オペランド＃１がＲＥＧ１であり、オペランド＃２がＭＥＭ０であり、オペランド＃３がＩＮＶＡＬＩＤであり、かつ、データ長が１２８ビットであることである。

また、ブロック１４５ｂは、Ａ命令セットの命令を出力するための１６個の実行文を含む。パターンテーブル１４４におけるパターン番号＃２の行には、Ｔ，Ｕ，Ｗ，ＡＡ，ＡＤ，ＡＧ，ＡＩ，ＡＫ，ＡＮ，ＡＵ，ＡＷ，ＡＺ，ＢＣ，ＢＩ，ＢＪ，ＢＫ列にフラグ＝１が配置されている。そこで、ブロック１４５ｂは、これら１６個の列の列名に相当する１６個の実行文を含む。１６個の実行文は、左側の列から右側の列の順に並べられる。

このように、行優先方法では、パターンテーブル１４４の１行から変換関数プログラム１４５の１つのブロックが生成される。情報処理装置１００は、３１個のオペランドパターンに対応する３１個のブロックを、互いに独立に生成することができる。各ブロックの条件判定文は、Ｆ，Ｇ，Ｈ，Ｉ，Ｎ，Ｏ，Ｐ列が示すオペランド条件から生成される。各ブロックの実行文は、「１」が記入されている列の列名から生成される。情報処理装置１００は、複数の列名を、パターンテーブル１４４の左側の列から優先的に並べればよい。

図１２は、変換関数プログラムのプレビュー例を示す図である。
情報処理装置１００は、パターンテーブル１４４上で、変換関数プログラム１４５の各ブロックのプレビューを表示してもよい。図１２の例では、パターンテーブル１４４のＱ列に、ブロック１４５ａ，１４５ｂのプレビューが表示されている。プレビュー機能は、表計算ソフトウェアのユーザインタフェースを用いて実装することが可能である。その場合、表計算ソフトウェアは、開発者がフラグ＝１を追加または削除したときに、リアルタイムにＱ列のプレビューを更新する。これにより、情報処理装置１００は、開発者によるパターンテーブル１４４の作成を支援することができる。例えば、パターンテーブルのセルＱ１に次のような数式を記述しておけば、プレビュー機能を実現することができる。

=IF(T1<>"", $T0 & CHAR(10), "") & IF(U1<>"", $U0 & CHAR(10), "") & IF(W1<>"", $W0 & CHAR(10), "") & IF(Y1<>"", $Y0 & CHAR(10), "") & IF(Y1<>"", $Y0 & CHAR(10), "") … & IF(BK1<>"", $BK0, "")。

上記の数式は、１行目のＴ列のセルに０以外の値が記入されているとき、セルＱ１にＴ列の先頭行に既述した文字列＋改行文字を出力する。また、上記の数式は、１行目のＵ列のセルに０以外の値が記入されているとき、セルＱ１にＵ列の先頭行に既述した文字列＋改行文字を追加で出力する。また、上記の数式は、１行目のＢＫ列のセルに０以外の値が記入されているとき、セルＱ１にＢＫ列の先頭行に既述した文字列を追加で出力する。

次に、列優先方法について説明する。開発者は、変換関数プログラムを行優先方法で生成するか列優先方法で生成するかを、情報処理装置１００に対して指定してもよい。
図１３は、変換関数プログラムの第２の例を示す図である。

変換関数プログラム１４６は、変換関数ｔｒａｎｓｌａｔｅＶＰＭＡＸＳＤのソースコードであり、パターンテーブル１４４から列優先方法によって生成される。変換関数プログラム１４６は、ブロック１４６ａ，１４６ｂを含む。ブロック１４６ａは、パターンテーブル１４４のＴ列に対応する。ブロック１４６ｂは、パターンテーブル１４４のＵ列に対応する。変換関数プログラム１４６は、残りの３４列に対応するブロックも含む。

ブロック１４６ａは、引数であるオペランド情報が特定の実行条件を満たすか否か判定する条件判定文を含む。ブロック１４６ａの実行条件は、オペランド情報が、パターンテーブル１４４の３１通りのオペランドパターンのうち、Ｔ列が「１」である２６通りのオペランドパターンの何れか１つに該当することである。２６通りのオペランドパターンのオペランド条件が、論理和によって連結される。また、ブロック１４６ａは、Ｔ列に対応する１つの実行文を含む。ブロック１４６ａの実行文は、Ｔ列の列名である。

ブロック１４６ｂは、引数であるオペランド情報が特定の実行条件を満たすか否か判定する条件判定文を含む。ブロック１４６ｂの実行条件は、オペランド情報が、パターンテーブル１４４の３１通りのオペランドパターンのうち、Ｕ列が「１」である２３通りのオペランドパターンの何れか１つに該当することである。２３通りのオペランドパターンのオペランド条件が、論理和によって連結される。また、ブロック１４６ｂは、Ｕ列に対応する１つの実行文を含む。ブロック１４６ｂの実行文は、Ｕ列の列名である。

このように、列優先方法では、パターンテーブル１４４の１列から変換関数プログラム１４６の１つのブロックが生成される。情報処理装置１００は、３６個の列に対応する３６個のブロックを、互いに独立に生成することができる。情報処理装置１００は、変換関数プログラム１４６において、３６個のブロックを、パターンテーブル１４４の左側の列に対応するブロックから優先的に並べる。

ここで、列優先方法では、フラグ＝１のオペランドパターンのオペランド条件を単純に論理和で結合した場合、各ブロックの条件判定文が大規模化してしまう。ただし、各ブロックの条件判定文には冗長な比較式が含まれており、簡略化すれば条件判定文が十分に小さくなる。一方、列優先方法では、各ブロックには１つの実行文のみが含まれており、変換関数プログラム中で同一の実行文が繰り返し出現することが抑制される。このため、列優先方法は行優先方法と比べて、条件判定文が簡略化されれば、変換関数プログラムのプログラム量を削減でき、高速な変換関数プログラムを生成できる。

条件判定文の簡略化は、変換関数プログラム１４６のソースコードをコンパイルする際に、コンパイラが最適化処理の中で自動的に行うことがある。また、情報処理装置１００は、変換関数プログラム１４６のソースコードを生成する際に、数式処理ライブラリを用いて、論理式を簡略化する論理圧縮を条件判定文に対して実行してもよい。また、情報処理装置１００は、以下に説明するような明示的な手順で条件判定文を簡略化してもよい。

図１４は、オペランド条件の簡略化例を示す図である。
まず、情報処理装置１００は、パターンテーブル１４４から、オペランド条件を示す列をカウントして列数Ｃを算出し、オペランドパターンを示す行をカウントして行数Ｒを算出する。情報処理装置１００は、サイズＣ×Ｒの配列１６１（配列ｐａｔｔｅｒｎ）と、サイズＣの配列１６２（配列ｆｌａｇ）を生成する。

次に、情報処理装置１００は、オペランド条件を示すＦ，Ｇ，Ｈ，Ｉ，Ｎ，Ｏ，Ｐ列をそれぞれスキャンし、列毎にユニークな値を列挙して配列１６１に登録する。配列１６１の要素（０，＊）にはＦ列のユニークな値が登録される。よって、要素（０，０）＝ＲＥＧ０である。要素（１，＊）にはＧ列のユニークな値が登録される。よって、要素（１，０）＝ＲＥＧ１である。要素（２，＊）にはＨ列のユニークな値が登録される。よって、要素（２，０）＝ＲＥＧ２、要素（２，１）＝ＭＥＭ０である。

また、配列１６１の要素（３，＊）にはＩ列のユニークな値が登録される。よって、要素（３，０）＝ＩＮＶＡＬＩＤ、要素（３，１）＝ＲＥＧ３、要素（３，２）＝ＭＥＭ０である。要素（４，＊）にはＮ列のユニークな値が登録される。よって、要素（４，０）＝１２８、要素（４，１）＝２５６、要素（４，２）＝５１２である。要素（５，＊）にはＯ列のユニークな値が登録される。よって、要素（５，０）＝ＮＯ、要素（５，１）＝ＺＥＲＯ、要素（５，２）＝ＭＥＲＧである。要素（６，＊）にはＰ列のユニークな値が登録される。よって、要素（６，０）＝０、要素（６，１）＝１である。

次に、情報処理装置１００は、配列１６１に基づいて、オペランド条件を示すＦ，Ｇ，Ｈ，Ｉ，Ｎ，Ｏ，Ｐ列のうち、ユニークな値が１個のみである列を検出する。ユニークな値が１個のみのオペランド条件は、オペランドパターンの選択に影響を与えないため、無視することが可能である。情報処理装置１００は、要素（＊，１）が空である第１次元の要素番号を配列１６１から検索することで、ユニークな値が１個のみの列を検出できる。ここでは、Ｆ，Ｇ，Ｈ，Ｉ，Ｎ，Ｏ，Ｐ列のうちＦ，Ｇ列が、ユニークな値が１個のみの列である。情報処理装置１００は、検出した列に対応する配列１６２の要素をｆａｌｓｅに更新する。なお、配列１６２の要素の初期値はｔｒｕｅである。

次に、情報処理装置１００は、配列１６２から値がｔｒｕｅの要素の要素番号を抽出し、第１次元の要素番号が一致する要素を配列１６１から抽出する。情報処理装置１００は、抽出した配列１６１の要素から、「列記号＝値」という命題を生成して配列１６３（配列ｐｒｏｐｏｓｉｔｉｏｎ）に登録する。

配列１６３の要素（２，０）は、命題「Ｈ列の値がＲＥＧ２」である。要素（２，１）は、命題「Ｈ列の値がＭＥＭ０」である。要素（３，０）は、命題「Ｉ列の値がＩＮＶＡＬＩＤ」である。要素（３，１）は、命題「Ｉ列の値がＲＥＧ３」である。要素（３，２）は、命題「Ｉ列の値がＭＥＭ０」である。要素（４，０）は、命題「Ｎ列の値が１２８」である。要素（４，１）は、命題「Ｎ列の値が２５６」である。要素（４，２）は、命題「Ｎ列の値が５１２」である。要素（５，０）は、命題「Ｏ列の値がＮＯ」である。要素（５，１）は、命題「Ｏ列の値がＺＥＲＯ」である。要素（５，２）は、命題「Ｏ列の値がＭＥＲＧ」である。要素（６，０）は、命題「Ｐ列の値が０」である。要素（６，１）は、命題「Ｐ列の値が１」である。

次に、情報処理装置１００は、パターンテーブル１４４のＦ，Ｇ，Ｈ，Ｉ，Ｎ，Ｏ，Ｐ列のうち、命題が定義されたＨ，Ｉ，Ｎ，Ｏ，Ｐ列の値を、配列１６３の要素を示す命題記号に置換する。図１４では、配列１６３の要素がＰ［＊］［＊］と表記されている。これにより、パターンテーブル１６４が生成される。

パターン番号＃１のＨ列の値はＰ［２］［０］、Ｉ列の値はＰ［３］［０］、Ｎ列の値はＰ［４］［０］と置換されている。パターン番号＃２のＨ列の値はＰ［２］［１］、Ｉ列の値はＰ［３］［０］、Ｎ列の値はＰ［４］［０］と置換されている。パターン番号＃３のＨ列の値はＰ［２］［０］、Ｉ列の値はＰ［３］［０］、Ｎ列の値はＰ［４］［１］と置換されている。パターン番号＃４のＨ列の値はＰ［２］［１］、Ｉ列の値はＰ［３］［０］、Ｎ列の値はＰ［４］［１］と置換されている。

図１５は、オペランド条件の簡略化例を示す図（続き）である。
次に、情報処理装置１００は、変換後命令を示すＴ〜ＢＫ列それぞれについて、パターンテーブル１６４に基づいて結合命題を生成する。このとき、情報処理装置１００は、パターンテーブル１６４の行毎に、Ｈ，Ｉ，Ｎ，Ｏ，Ｐ列の命題記号を論理積で結合した結合命題を生成する。情報処理装置１００は、各列の結合命題として、「１」が記載された行の結合命題を論理和で更に結合した命題を生成する。そして、情報処理装置１００は、論理圧縮アルゴリズムを用いて、命題記号を用いた結合命題を簡略化する。

ここでは説明を簡単にするため、図１５に示すように、パターンテーブル１６４が、パターン番号＃１〜＃４の４つの行と、Ｂ，Ｈ，Ｉ，Ｎ，Ｔ列のみを含むものと仮定する。この場合、情報処理装置１００は、パターン番号＃１について、Ｐ［２］［０］ａｎｄＰ［３］［０］ａｎｄＰ［４］［０］という結合命題を生成する。また、情報処理装置１００は、パターン番号＃２について、Ｐ［２］［１］ａｎｄＰ［３］［０］ａｎｄＰ［４］［０］という結合命題を生成する。情報処理装置１００は、パターン番号＃３について、Ｐ［２］［０］ａｎｄＰ［３］［０］ａｎｄＰ［４］［１］という結合命題を生成する。また、情報処理装置１００は、パターン番号＃４について、Ｐ［２］［１］ａｎｄＰ［３］［０］ａｎｄＰ［４］［１］という結合命題を生成する。

Ｔ列には、パターン番号＃２，＃４の位置にフラグ＝１が記載されている。そこで、情報処理装置１００は、パターン番号＃２，＃４の結合命題を論理和で結合して、Ｔ列の結合命題１６５を生成する。結合命題１６５は、Ｐ［２］［１］ａｎｄＰ［３］［０］ａｎｄＰ［４］［０］ｏｒＰ［２］［１］ａｎｄＰ［３］［０］ａｎｄＰ［４］［１］である。

情報処理装置１００は、結合命題１６５を簡略化して結合命題１６６を生成する。ここで、パターンテーブル１６４のＩ列には、命題Ｐ［３］［０］しか出現しない（変換対象としているニーモニックは、オペランドパターンのうち、Ｉ列で指定されるパターンが必ず命題Ｐ［３］［０］が成立するパターンしか入力されない）。このため、命題Ｐ［３］［０］は結合命題１６５の結論に影響を与えておらず削除できる。また、パターンテーブル１６４のＮ列には命題Ｐ［４］［０］，Ｐ［４］［１］しか出現しない。結合命題１６５に命題Ｐ［４］［０］，Ｐ［４］［１］の両方が出現しているため、命題Ｐ［４］［０］，Ｐ［４］［１］は削除できる。その結果、簡略化された結合命題１６６は、Ｐ［２］［１］となる。

情報処理装置１００は、結合命題１６６に含まれる命題記号を元の命題形式に戻す。これにより、結合命題１６６は「Ｈ列の値がＭＥＭ０」と変換される。情報処理装置１００は、各命題を「列名＝＝値」という形式の条件式に変換する。これにより、ｏｐＮａｍｅ２＝＝ＭＥＭ０という条件判定文が生成される。情報処理装置１００は、この条件判定文とＴ列の列名に相当する実行文とを含むブロック１６７を生成する。このようにして、情報処理装置１００は、列優先方法で変換関数プログラムを生成することができる。

次に、情報処理装置１００の機能および処理手順について説明する。
図１６は、情報処理装置の機能例を示すブロック図である。
情報処理装置１００は、テーブル記憶部１２１、変換関数記憶部１２２および実行ファイル記憶部１２３を有する。これらの記憶部は、例えば、ＲＡＭ１０２またはＨＤＤ１０３の記憶領域を用いて実現される。また、情報処理装置１００は、テーブル編集部１２４、変換関数生成部１２５および実行ファイル変換部１２６を有する。これらの処理部は、例えば、ＣＰＵ１０１が実行するプログラムを用いて実現される。

テーブル記憶部１２１は、Ｉ命令セットに含まれるニーモニックそれぞれに対応するパターンテーブルを記憶する。変換関数記憶部１２２は、Ｉ命令セットに含まれるニーモニックそれぞれに対応する変換関数のソースコードを記憶する。また、変換関数記憶部１２２は、変換プログラムの本体のソースコードを記憶する。

また、変換関数記憶部１２２は、これらソースコードをコンパイルするためのコンパイラを記憶する。また、変換関数記憶部１２２は、コンパイル済みの変換プログラムを記憶する。また、変換関数記憶部１２２は、Ｉ命令セット用の逆アセンブラと、Ａ命令セット用のアセンブラを記憶する。実行ファイル記憶部１２３は、変換前のＩ命令セットの実行ファイルと、変換後のＡ命令セットの実行ファイルを記憶する。

テーブル編集部１２４は、テーブル記憶部１２１に記憶されたパターンテーブルを表示装置１１１に表示する。テーブル編集部１２４は、入力デバイス１１２を用いた入力操作を受け付け、入力操作に応じてパターンテーブルを更新してテーブル記憶部１２１に保存する。テーブル編集部１２４は、表計算ソフトウェアを用いて実装されてもよい。

変換関数生成部１２５は、テーブル記憶部１２１から各ニーモニックに対応するパターンテーブルを読み出し、各ニーモニックに対応する変換関数のソースコードを生成して変換関数記憶部１２２に保存する。変換関数生成部１２５は、前述の行優先方法と列優先方法の何れか一方により、変換関数のソースコードを生成する。変換関数生成部１２５は、行優先方法と列優先方法の選択を示す入力操作を開発者から受け付けてもよい。

また、変換関数生成部１２５は、ニーモニックに応じた変換関数を呼び出す変換プログラム本体のソースコードを生成して、変換関数記憶部１２２に保存する。変換関数生成部１２５は、変換プログラム本体および変換関数のソースコードをコンパイラに入力して、コンパイル済みの変換プログラムを生成し、変換関数記憶部１２２に保存する。

実行ファイル変換部１２６は、変換対象のＩ命令セットの実行ファイルを指定する入力操作を受け付ける。すると、実行ファイル変換部１２６は、実行ファイル記憶部１２３からＩ命令セットの実行ファイルを読み出し、逆アセンブラに入力してＩ命令セットのアセンブリコードを生成する。実行ファイル変換部１２６は、変換関数記憶部１２２からコンパイル済みの変換プログラムを読み出し、Ｉ命令セットのアセンブリコードを入力に指定して変換プログラムを起動し、Ａ命令セットのアセンブリコードを生成する。実行ファイル変換部１２６は、Ａ命令セットのアセンブリコードをアセンブラに入力してＡ命令セットの実行ファイルを生成し、実行ファイル記憶部１２３に保存する。

図１７は、変換関数生成の第１の手順例を示すフローチャートである。
ここでは、行優先方法による変換関数生成を説明する。
（Ｓ１０）変換関数生成部１２５は、パターンテーブルからオペランドパターンを示す１行を選択する。ここで選択する行をｉ行（ｉは１以上の整数）と表現する。また、変換関数生成部１２５は、"if("という文字列を出力する。ただし、２つ目以降の行を選択する場合、変換関数生成部１２５は、"else if("という文字列を出力する。

（Ｓ１１）変換関数生成部１２５は、パターンテーブルからオペランド条件を示す１列を選択する。ここで選択する列をｊ列（ｊは１以上の整数）と表現する。
（Ｓ１２）変換関数生成部１２５は、パターンテーブルのセル（ｉ，ｊ）に値が存在するか判断する。セル（ｉ，ｊ）に値が存在する場合はステップＳ１３に進み、セル（ｉ，ｊ）が空である場合はステップＳ１４に進む。

（Ｓ１３）変換関数生成部１２５は、パターンテーブルから、ｊ列のタイトル行に記載された列名とセル（ｉ，ｊ）の値を抽出する。変換関数生成部１２５は、”［列名］＝＝［セル（ｉ，ｊ）の値］＆＆”という文字列を出力する。

（Ｓ１４）変換関数生成部１２５は、ステップＳ１１において、オペランド条件を示す全ての列を選択したか判断する。オペランド条件を示す全ての列を選択した場合はステップＳ１５に進み、未選択の列がある場合はステップＳ１１に戻る。

（Ｓ１５）変換関数生成部１２５は、"true)｛"という文字列を出力する。
（Ｓ１６）変換関数生成部１２５は、パターンテーブルから変換後命令を示す１列を選択する。ここで選択する列をｋ列（ｋは１以上の整数）と表現する。

（Ｓ１７）変換関数生成部１２５は、パターンテーブルのセル（ｉ，ｋ）の値が１であるか判断する。セル（ｉ，ｋ）の値が１である場合はステップＳ１８に進み、セル（ｉ，ｋ）が空である場合はステップＳ１９に進む。

（Ｓ１８）変換関数生成部１２５は、パターンテーブルからｋ列のタイトル行に記載された列名を抽出する。この列名は、Ａ命令セットの命令を生成するためのソースコード上の実行文に相当する。変換関数生成部１２５は、抽出した列名を出力する。

（Ｓ１９）変換関数生成部１２５は、ステップＳ１６において、変換後命令を示す全ての列を選択したか判断する。変換後命令を示す全ての列を選択した場合はステップＳ２０に進み、未選択の列がある場合はステップＳ１６に戻る。

（Ｓ２０）変換関数生成部１２５は、"｝"という文字列を出力する。
（Ｓ２１）変換関数生成部１２５は、ステップＳ１０において、オペランドパターンを示す全ての行を選択しかた判断する。オペランドパターンを示す全ての行を選択した場合は変換関数生成を終了し、未選択の行がある場合はステップＳ１０に戻る。

図１８は、変換関数生成の第２の手順例を示すフローチャートである。
ここでは、列優先方法による変換関数生成を説明する。
（Ｓ３０）変換関数生成部１２５は、パターンテーブルからオペランドパターンを示す行をカウントして行数Ｒを算出する。また、変換関数生成部１２５は、パターンテーブルからオペランド条件を示す列をカウントして列数Ｃを算出する。

（Ｓ３１）変換関数生成部１２５は、サイズＣの配列ｆｌａｇを生成し、配列ｆｌａｇの各要素をｔｒｕｅに初期化する。また、変換関数生成部１２５は、サイズＣ×Ｒの配列ｐａｔｔｅｒｎを生成し、配列ｐａｔｔｅｒｎの各要素を空に初期化する。なお、配列ｆｌａｇの要素番号は０以上Ｃ−１以下の整数である。配列ｐａｔｔｅｒｎの第１次元の番号は０以上Ｃ−１以下の整数、第２次元の番号は０以上Ｒ−１以下の整数である。

（Ｓ３２）変換関数生成部１２５は、パターンテーブルからオペランド条件を示す１列を選択する。ここで選択する列をｊ列と表現する。
（Ｓ３３）変換関数生成部１２５は、パターンテーブルのｊ列をスキャンし、ｊ列のユニークな値を検出してｐａｔｔｅｒｎ［ｊ］［＊］に格納する。ユニークな値は、ｊ列に出現する値のうち重複を排除した後の値である。ｐａｔｔｅｒｎ［ｊ］［＊］は、配列ｐａｔｔｅｒｎの要素のうち第１次元の番号がｊの要素である。このとき、変換関数生成部１２５は、第２次元の番号が小さい要素から優先的にユニークな値を埋めていく。

（Ｓ３４）変換関数生成部１２５は、ステップＳ３２において、オペランド条件を示す全ての列を選択したか判断する。オペランド条件を示す全ての列を選択した場合はステップＳ３５に進み、未選択の列がある場合はステップＳ３２に戻る。

（Ｓ３５）変換関数生成部１２５は、パターンテーブルからオペランド条件を示す１列を選択する。ここで選択する列をｊ列と表現する。
（Ｓ３６）変換関数生成部１２５は、配列ｐａｔｔｅｒｎに基づいて、ｊ列のユニークな値が１個のみであるか判断する。例えば、変換関数生成部１２５は、ｐａｔｔｅｒｎ［ｊ］［１］が空であるか判断する。ｐａｔｔｅｒｎ［ｊ］［１］が空の場合、ｊ列のユニークな値は１個のみである。ｐａｔｔｅｒｎ［ｊ］［１］が空でない場合、ｊ列のユニークな値は２個以上存在する。ｊ列のユニークな値が１個のみの場合はステップＳ３７に進み、ｊ列のユニークな値が２個以上ある場合はステップＳ３８に進む。

（Ｓ３７）変換関数生成部１２５は、ｆｌａｇ［ｊ］をｆａｌｓｅに更新する。
（Ｓ３８）変換関数生成部１２５は、ステップＳ３５において、オペランド条件を示す全ての列を選択したか判断する。オペランド条件を示す全ての列を選択した場合はステップＳ３９に進み、未選択の列がある場合はステップＳ３５に戻る。

図１９は、変換関数生成の第２の手順例を示すフローチャート（続き１）である。
（Ｓ３９）変換関数生成部１２５は、パターンテーブルからオペランド条件を示す１列を選択する。ここで選択する列をｊ列と表現する。

（Ｓ４０）変換関数生成部１２５は、ｆｌａｇ［ｊ］がｔｒｕｅであるか判断する。ｔｒｕｅの場合はステップＳ４１に進み、ｆａｌｓｅの場合はステップＳ４２に進む。
（Ｓ４１）変換関数生成部１２５は、空でないｐａｔｔｅｒｎ［ｊ］［＊］それぞれについて、ｊ列を示す列記号とｐａｔｔｅｒｎ［ｊ］［＊］に格納された条件値を特定し、「［列記号］の値が［条件値］である」という命題を生成する。変換関数生成部１２５は、生成した命題をｐｒｏｐｏｓｉｔｉｏｎ［ｊ］［＊］に格納する。ｐｒｏｐｏｓｉｔｉｏｎ［ｊ］［＊］の第２次元の番号は、ｐａｔｔｅｒｎ［ｊ］［＊］と同じとする。

（Ｓ４２）変換関数生成部１２５は、ステップＳ３９において、オペランド条件を示す全ての列を選択したか判断する。オペランド条件を示す全ての列を選択した場合はステップＳ４３に進み、未選択の列がある場合はステップＳ３９に戻る。

（Ｓ４３）変換関数生成部１２５は、パターンテーブルからオペランド条件を示す１列を選択する。ここで選択する列をｊ列と表現する。
（Ｓ４４）変換関数生成部１２５は、ｆｌａｇ［ｊ］がｔｒｕｅであるか判断する。ｔｒｕｅの場合はステップＳ４５に進み、ｆａｌｓｅの場合はステップＳ４６に進む。

（Ｓ４５）変換関数生成部１２５は、パターンテーブルのセル（ｉ，ｊ）の値を、ｐｒｏｐｏｓｉｔｉｏｎ［ｊ］［＊］の命題を指し示す命題記号に置換する。
（Ｓ４６）変換関数生成部１２５は、ステップＳ４３において、オペランド条件を示す全ての列を選択したか判断する。オペランド条件を示す全ての列を選択した場合はステップＳ４７に進み、未選択の列がある場合はステップＳ４３に戻る。

図２０は、変換関数生成の第２の手順例を示すフローチャート（続き２）である。
（Ｓ４７）変換関数生成部１２５は、パターンテーブルから変換後命令を示す１列を選択する。ここで選択する列をｋ列と表現する。また、変換関数生成部１２５は、結合命題という文字列変数を定義し、結合命題を空に初期化する。

（Ｓ４８）変換関数生成部１２５は、パターンテーブルからオペランドパターンを示す１行を選択する。ここで選択する行をｉ行と表現する。また、変換関数生成部１２５は、ｔｍｐ結合命題という文字列変数を定義し、ｔｍｐ結合命題を空に初期化する。

（Ｓ４９）変換関数生成部１２５は、パターンテーブルのセル（ｉ，ｋ）の値が１であるか判断する。セル（ｉ，ｋ）の値が１である場合はステップＳ５０に進み、セル（ｉ，ｋ）が空である場合はステップＳ５５に進む。

（Ｓ５０）変換関数生成部１２５は、パターンテーブルからオペランド条件を示す１列を選択する。ここで選択する列をｊ列と表現する。
（Ｓ５１）変換関数生成部１２５は、ｆｌａｇ［ｊ］がｔｒｕｅであるか判断する。ｔｒｕｅの場合はステップＳ５２に進み、ｆａｌｓｅの場合はステップＳ５３に進む。

（Ｓ５２）変換関数生成部１２５は、パターンテーブルからセル（ｉ，ｊ）の値を抽出し、ｔｍｐ結合命題とセル（ｉ，ｊ）の値との論理積を示す新たな命題を生成する。変換関数生成部１２５は、生成した命題をｔｍｐ結合命題に代入する。

（Ｓ５３）変換関数生成部１２５は、ステップＳ５０において、オペランド条件を示す全ての列を選択したか判断する。オペランド条件を示す全ての列を選択した場合はステップＳ５４に進み、未選択の列がある場合はステップＳ５０に戻る。

（Ｓ５４）変換関数生成部１２５は、結合命題とｔｍｐ結合命題との論理和を示す新たな命題を生成する。変換関数生成部１２５は、生成した命題を結合命題に代入する。
（Ｓ５５）変換関数生成部１２５は、ステップＳ４８において、オペランドパターンを示す全ての行を選択したか判断する。オペランドパターンを示す全ての行を選択した場合はステップＳ５６に進み、未選択の行がある場合はステップＳ４８に戻る。

（Ｓ５６）変換関数生成部１２５は、結合命題を簡略化する。変換関数生成部１２５は、論理圧縮アルゴリズムが実装された数式処理ライブラリを利用してもよい。
（Ｓ５７）変換関数生成部１２５は、パターンテーブルからｋ列のタイトル行に記載された列名を抽出する。変換関数生成部１２５は、”ｉｆ（［結合命題］）｛［列名］｝”という文字列を出力する。

（Ｓ５８）変換関数生成部１２５は、ステップＳ４７において、変換後命令を示す全ての列を選択したか判断する。変換後命令を示す全ての列を選択した場合は変換関数生成を終了し、未選択の列がある場合はステップＳ４７に戻る。

図２１は、実行ファイル変換の手順例を示すフローチャートである。
（Ｓ６０）実行ファイル変換部１２６は、変換対象に指定されたＩ命令セットの実行ファイルを実行ファイル記憶部１２３から読み出す。

（Ｓ６１）実行ファイル変換部１２６は、Ｉ命令セット用の逆アセンブラを用いて、Ｉ命令セットの実行ファイルからＩ命令セットのアセンブリコードを生成する。
（Ｓ６２）実行ファイル変換部１２６は、ステップＳ６１で生成したアセンブリコードから１命令を選択する。ここで選択する命令をＩ命令と表現する。

（Ｓ６３）実行ファイル変換部１２６は、Ｉ命令からニーモニックを抽出する。ニーモニックは、ａｄｄやｓｕｂといった命令の種類を示す文字列である。
（Ｓ６４）実行ファイル変換部１２６は、Ｉ命令からオペランドを抽出して解析する。オペランドは、ニーモニックに続く文字列である。実行ファイル変換部１２６は、オペランド数やデータ長といったオペランドの特徴を示すオペランド情報を生成する。

（Ｓ６５）実行ファイル変換部１２６は、ステップＳ６４で生成したオペランド情報を引数に指定して、ステップＳ６３で抽出したニーモニックに対応する変換関数を呼び出す。実行ファイル変換部１２６は、変換関数からの戻り値としてＡ命令セットの命令を取得する。ここで取得する命令をＡ命令と表現する。実行ファイル変換部１２６は、１個のＡ命令のみを取得することもあるし、２個以上のＡ命令を取得することもある。

（Ｓ６６）実行ファイル変換部１２６は、変換後のＡ命令セットのアセンブリコードの末尾に、ステップＳ６５で取得したＡ命令を追加する。
（Ｓ６７）実行ファイル変換部１２６は、ステップＳ６２において、Ｉ命令セットのアセンブリコードに含まれる全ての命令を選択したか判断する。全ての命令を選択した場合はステップＳ６８に進み、未選択の命令がある場合はステップＳ６２に戻る。

（Ｓ６８）実行ファイル変換部１２６は、Ａ命令セット用のアセンブラを用いて、Ａ命令セットのアセンブリコードからＡ命令セットの実行ファイルを生成する。実行ファイル変換部１２６は、Ａ命令セットの実行ファイルを実行ファイル記憶部１２３に保存する。

第２の実施の形態の情報処理装置１００によれば、Ｉ命令セットをもつプロセッサ用の実行ファイルが、Ａ命令セットをもつプロセッサ用の実行ファイルに変換される。よって、既存プログラムのソースコードが存在しない場合でも、既存プログラムを異なる計算環境で再利用することが可能となる。また、開発者が作成したパターンテーブルから、アセンブリコードを変換するための変換プログラムが自動的に生成される。よって、開発者が手作業で変換プログラムを実装する場合と比べて、開発者の実装負担が軽減される。また、作業ミスによって変換プログラムに誤りが混入するリスクが低減される。

特に、ＣＩＳＣ型命令セットからＲＩＳＣ型命令セットへの変換は、変換前の１つの命令が、オペランドの種類に応じて異なる命令集合に変換されるという複雑さをもつ。この点、変換プログラムの自動生成によって開発者の実装負担が軽減される。また、パターンテーブルは、オペランドパターンに対応する行と変換後命令に対応する列とを含み、行と列の交点にフラグを記入するための記入欄を含むユーザインタフェースをもつ。また、複数の変換後命令に対応する複数の列は、実行される順序に従って左から右に並んでいる。よって、開発者は、パターンテーブルに「１」などのフラグを記入するだけで、変換関数の仕様を効率的に定義することができる。

また、変換元の命令セットが拡張された場合、開発者は、新しいオペランドパターンに対応する行をパターンテーブルに追加することで、変換プログラムを修正することができる。よって、開発者が手作業で変換プログラムを修正する場合と比べて、開発者の作業負担が軽減される。また、新しいオペランドパターンに対応する行の記載は、既存のオペランドパターンについての変換関数の仕様に影響を与えない。このため、変換プログラムに修正ミスが生じるリスクを低減できる。また、開発者は、仕様が確定したオペランドパターンから段階的にパターンテーブルを記述していくことができる。

また、パターンテーブルのプレビュー機能を利用することで、開発者は、生成される変換プログラムのソースコードをリアルタイムに確認しながら、パターンテーブルを編集することができる。これにより、開発者の作業効率が向上する。また、列優先方法の採用および条件判定文の簡略化により、サイズの小さい効率的な変換プログラムが生成される。

［第３の実施の形態］
次に、第３の実施の形態を説明する。前述の第２の実施の形態との違いを中心に説明し、第２の実施の形態と同様の内容については説明を省略することがある。

変換先のＡ命令セットは、オペランドに指定されるデータのデータ長がＣＰＵによって異なるＳＩＭＤ（Single Instruction Multiple Data）命令を含むことがある。ＳＩＭＤ命令は、加算などの同種の演算を複数の単位データに対して並列に実行する並列処理命令である。ＳＩＭＤ命令のオペランドのデータ長は、ベクトル長と呼ばれることがある。

ＣＰＵがサポートするベクトル長は、ＳＩＭＤ命令のデータを格納するＳＩＭＤレジスタのサイズによって決まる。一方、Ａ命令セットは、組み込みデバイス用ＣＰＵやサーバ装置用ＣＰＵなど、様々な用途のＣＰＵに使用され得る。そこで、Ａ命令セットは、あるＳＩＭＤ命令について、ＣＰＵ実装者がベクトル長を選択することを許容している。このＳＩＭＤ命令は、ＣＰＵ依存または実装依存のＳＩＭＤ命令であると言える。

例えば、Ａ命令セットは、ＣＰＵ依存のＳＩＭＤ命令をサポートしないことを許容する。また、Ａ命令セットは、ＣＰＵ依存のＳＩＭＤ命令のベクトル長を、１２８，２５６，３８４，５１２，６４０，７６８，８９６，１０２４，１１５２，１２８０，１４０８，１５３６，１６６４，１７９２，１９２０，２０４８ビットの中から選択することを許容する。第３の実施の形態では、サポートなし、１２８ビット、２５６ビット、５１２ビットの４通りのＣＰＵ実装の例を挙げる。

ここで、変換後のアセンブリコードにＣＰＵ依存のＳＩＭＤ命令を利用する場合、情報処理装置は、ベクトル長の異なるＣＰＵが異なる命令セットをもつとみなして、第２の実施の形態の方法を実行することも考えられる。この場合、情報処理装置は、ベクトル長毎にパターンテーブルを作成して変換プログラムを生成する。また、情報処理装置は、変換先のＣＰＵのベクトル長の指定を受け付け、指定されたベクトル長に対応する変換プログラムを用いて、Ａ命令セットのアセンブリコードを生成する。

しかし、ベクトル長のみが異なるＡ命令セットのアセンブリコードは互いに類似し、そのようなアセンブリコードを生成するためのパターンテーブルおよび変換プログラムも互いに類似する。そのため、ベクトル長毎にパターンテーブルを作成することは非効率であり、パターンテーブルの作成負担や保守負担が増大する。そこで、第３の実施の形態では、１つのパターンテーブルが、ベクトル長の異なる複数のＣＰＵをカバーする。また、第３の実施の形態の情報処理装置は、このパターンテーブルから、ベクトル長の異なる複数のＣＰＵをカバーする変換プログラムを生成する。

第３の実施の形態の情報処理装置は、図２，１６に示した第２の実施の形態の情報処理装置１００と同様のモジュール構造によって実現される。そこで、以下では第３の実施の形態を、図２，１６と同じ符号を用いて説明する。

図２２は、ベクトル長の異なる命令セットの例を示す図である。
Ｉ命令セット２１１は、変換元のＣＰＵがもつ命令セットである。Ｉ命令セット２１１は、ＣＰＵ依存のＳＩＭＤ命令を含まない。Ａ命令セット２１２〜２１５は、変換先のＣＰＵの候補がもつ命令セットである。Ａ命令セット２１２〜２１５は、ベクトル長が異なる複数のＣＰＵに対応する。Ａ命令セット２１２は、ＣＰＵ依存のＳＩＭＤ命令を含まない。Ａ命令セット２１３〜２１５は、ＣＰＵ依存のＳＩＭＤ命令を含む。Ａ命令セット２１３は、１２８ビットのベクトル長に対応する。Ａ命令セット２１４は、２５６ビットのベクトル長に対応する。Ａ命令セット２１５は、５１２ビットのベクトル長に対応する。

Ｉ命令セット２１１は、スカラ命令２２１、ＳＩＭＤｉ１命令２２２、ＳＩＭＤｉ２命令２２３およびＳＩＭＤｉ３命令２２４を含む。スカラ命令２２１は、６４ビットの単位データ１個に対する加算、減算、乗算などの演算を示す単純命令である。ＳＩＭＤｉ１命令２２２は、６４ビットの単位データ２個、すなわち、１２８ビットのデータの演算を示す並列処理命令である。ＳＩＭＤｉ２命令２２３は、６４ビットの単位データ４個、すなわち、２５６ビットのデータの演算を示す並列処理命令である。ＳＩＭＤｉ３命令２２４は、６４ビットの単位データ８個、すなわち、５１２ビットのデータの演算を示す並列処理命令である。ＳＩＭＤｉ１命令２２２、ＳＩＭＤｉ２命令２２３およびＳＩＭＤｉ３命令２２４のデータ長は、ＣＰＵによらず固定である。

Ａ命令セット２１２は、スカラ命令２３１およびＳＩＭＤａ１命令２３２を含む。スカラ命令２３１は、６４ビットの単位データ１個の演算を示す単純命令である。ＳＩＭＤａ１命令２３２は、６４ビットの単位データ２個、すなわち、１２８ビットのデータの演算を示す並列処理命令である。ＳＩＭＤａ１命令２３２のデータ長は、ＣＰＵによらず固定である。Ａ命令セット２１２をもつＣＰＵは、１２８ビットのＳＩＭＤレジスタを含む。

Ａ命令セット２１３は、スカラ命令２３１、ＳＩＭＤａ１命令２３２およびＳＩＭＤａ２命令２３３を含む。ＳＩＭＤａ２命令２３３は、６４ビットの単位データ２個、すなわち、１２８ビットのデータの演算を示す並列処理命令である。Ａ命令セット２１３をもつＣＰＵは、１２８ビットのＳＩＭＤレジスタを含む。

Ａ命令セット２１４は、スカラ命令２３１、ＳＩＭＤａ１命令２３２およびＳＩＭＤａ２命令２３４を含む。ＳＩＭＤａ２命令２３４は、６４ビットの単位データ４個、すなわち、２５６ビットのデータの演算を示す並列処理命令である。Ａ命令セット２１４をもつＣＰＵは、２５６ビットのＳＩＭＤレジスタを含む。

Ａ命令セット２１５は、スカラ命令２３１、ＳＩＭＤａ１命令２３２およびＳＩＭＤａ２命令２３５を含む。ＳＩＭＤａ２命令２３５は、６４ビットの単位データ８個、すなわち、５１２ビットのデータの演算を示す並列処理命令である。Ａ命令セット２１５をもつＣＰＵは、５１２ビットのＳＩＭＤレジスタを含む。ＳＩＭＤａ２命令２３３，２３４，２３５は、ベクトル長がＣＰＵによって異なるＣＰＵ依存命令に相当する。

情報処理装置１００は、Ｉ命令セット２１１のアセンブリコードを、Ａ命令セット２１２〜２１５のうちの何れか１つのＡ命令セットのセンブリコードに変換する。Ｉ命令セット２１１からＡ命令セット２１２への変換では、情報処理装置１００は、スカラ命令２２１をスカラ命令２３１に変換し、ＳＩＭＤｉ１命令２２２をＳＩＭＤａ１命令２３２に変換する。ＳＩＭＤｉ２命令２２３およびＳＩＭＤｉ３命令２２４は、ＳＩＭＤレジスタのサイズが不足するため変換対象外である。

同様に、Ｉ命令セット２１１からＡ命令セット２１３への変換では、情報処理装置１００は、スカラ命令２２１をスカラ命令２３１に変換し、ＳＩＭＤｉ１命令２２２をＳＩＭＤａ１命令２３２に変換する。ＳＩＭＤｉ２命令２２３およびＳＩＭＤｉ３命令２２４は、ＳＩＭＤレジスタのサイズが不足するため変換対象外である。

Ｉ命令セット２１１からＡ命令セット２１４への変換では、情報処理装置１００は、スカラ命令２２１をスカラ命令２３１に変換し、ＳＩＭＤｉ１命令２２２をＳＩＭＤａ１命令２３２に変換し、ＳＩＭＤｉ２命令２２３をＳＩＭＤａ２命令２３４に変換する。ＳＩＭＤｉ３命令２２４は、ＳＩＭＤレジスタのサイズが不足するため変換対象外である。

Ｉ命令セット２１１からＡ命令セット２１４への変換では、情報処理装置１００は、スカラ命令２２１をスカラ命令２３１に変換し、ＳＩＭＤｉ１命令２２２をＳＩＭＤａ１命令２３２に変換する。また、情報処理装置１００は、ＳＩＭＤｉ２命令２２３およびＳＩＭＤｉ３命令２２４を、ＳＩＭＤａ２命令２３５に変換する。

Ａ命令セット２１５は２５６ビットのＳＩＭＤ命令を含まないため、２５６ビット演算が、５１２ビットのＳＩＭＤ命令を利用して実行される。このとき、５１２ビットのＳＩＭＤレジスタの中の下位２５６ビットの演算結果のみが意味をもち、上位２５６ビットの演算結果は意味をもたない。そこで、演算の同等性を確保するため、上位２５６ビットの演算結果を破棄する（例えば、ゼロに置換する）という付随的処理が行われる。

図２３は、ＳＩＭＤレジスタの使用例を示す図である。
ＳＩＭＤレジスタ２４１は、Ｉ命令セット２１１をもつＣＰＵに含まれる。ＳＩＭＤレジスタ２４１は５１２ビットのサイズをもち、６４ビットの単位データを８個保持する。ＳＩＭＤレジスタ２４１は、ＳＩＭＤｉ１命令２２２、ＳＩＭＤｉ２命令２２３およびＳＩＭＤｉ３命令２２４から共通に使用される。なお、スカラ命令２２１は、６４ビットの通常レジスタを使用する。

ＳＩＭＤｉ１命令２２２は、ＳＩＭＤレジスタ２４１の下位１２８ビットを使用する。このとき、上位３８４ビットは無効になるように自動的に制御される。ＳＩＭＤｉ２命令２２３は、ＳＩＭＤレジスタ２４１の下位２５６ビットを使用する。このとき、上位２５６ビットは無効になるように自動的に制御される。ＳＩＭＤｉ３命令２２３は、ＳＩＭＤレジスタ２４１の５１２ビット全体を使用する。

ＳＩＭＤレジスタ２４２は、Ａ命令セット２１２をもつＣＰＵに含まれる。ＳＩＭＤレジスタ２４２は１２８ビットのサイズをもち、６４ビットの単位データを２個保持する。ＳＩＭＤａ１命令２３２は、ＳＩＭＤレジスタ２４２の１２８ビット全体を使用する。なお、スカラ命令２３１は、６４ビットの通常レジスタを使用する。

ＳＩＭＤレジスタ２４３は、Ａ命令セット２１３をもつＣＰＵに含まれる。ＳＩＭＤレジスタ２４３は１２８ビットのサイズをもち、６４ビットの単位データを２個保持する。ＳＩＭＤレジスタ２４３は、ＳＩＭＤａ１命令２３２およびＳＩＭＤａ２命令２３３から共通に使用される。ＳＩＭＤａ１命令２３２およびＳＩＭＤａ２命令２３３は、ＳＩＭＤレジスタ２４３の１２８ビット全体を使用する。

ＳＩＭＤレジスタ２４４は、Ａ命令セット２１４をもつＣＰＵに含まれる。ＳＩＭＤレジスタ２４４は２５６ビットのサイズをもち、６４ビットの単位データを４個保持する。ＳＩＭＤレジスタ２４４は、ＳＩＭＤａ１命令２３２およびＳＩＭＤａ２命令２３４から共通に使用される。ＳＩＭＤａ１命令２３２は、ＳＩＭＤレジスタ２４４の下位１２８ビットを使用する。このとき、上位１２８ビットは無効になるように自動的に制御される。ＳＩＭＤａ２命令２３４は、ＳＩＭＤレジスタ２４４の２５６ビット全体を使用する。

ＳＩＭＤレジスタ２４５は、Ａ命令セット２１５をもつＣＰＵに含まれる。ＳＩＭＤレジスタ２４５は５１２ビットのサイズをもち、６４ビットの単位データを８個保持する。ＳＩＭＤレジスタ２４５は、ＳＩＭＤａ１命令２３２およびＳＩＭＤａ２命令２３５から共通に使用される。ＳＩＭＤａ１命令２３２は、ＳＩＭＤレジスタ２４５の下位１２８ビットを使用する。このとき、上位３８４ビットは無効になるように自動的に制御される。ＳＩＭＤａ２命令２３５は、ＳＩＭＤレジスタ２４５の５１２ビット全体を使用する。

ＳＩＭＤｉ２命令２２３をＳＩＭＤａ２命令２３５に変換する場合、ＳＩＭＤレジスタ２４５の上位２５６ビットは自動的には無効にならない。そこで、情報処理装置１００は、ＳＩＭＤレジスタ２４５の上位２５６ビットにゼロを代入するようなアセンブリコードを生成する。なお、図２２で説明した他の変換パターンでは、変換前後の命令のベクトル長が同一であるため、上位ビットへのゼロ代入は不要である。

図２４は、ベクトル長の異なる命令セットの命令への変換例を示す図である。
テーブル２５１は、Ｉ命令セット２１１のｖａｄｄｐｓ命令と同等なＡ命令セット２１２〜２１５のアセンブリコードを示している。ｖａｄｄｐｓ命令は、並列に加算を行うＳＩＭＤ命令である。ｖａｄｄｐｓ命令は、第２オペランドと第３オペランドの和を第１オペランドに格納する。ｖａｄｄｐｓ命令のオペランドパターンは、ベクトル長と、第３オペランドがメモリアドレスか否かに応じて、６通りに分類される。

ベクトル長が１２８ビットであり、第３オペランドが演算対象データである場合、このｖａｄｄｐｓ命令はＳＩＭＤｉ１命令２２２に相当する。Ａ命令セット２１５の同等なアセンブリコードは、ＳＩＭＤａ１命令２３２を用いて１２８ビットの加算を行う。Ａ命令セット２１２〜２１４のアセンブリコードも同様である。

ベクトル長が１２８ビットであり、第３オペランドがメモリアドレスである場合、このｖａｄｄｐｓ命令はＳＩＭＤｉ１命令２２２に相当する。Ａ命令セット２１５の同等なアセンブリコードは、あるＳＩＭＤレジスタの６４バイト（５１２ビット）のデータをスタック領域に退避し、メモリアドレスが示すデータをメモリから上記ＳＩＭＤレジスタにロードする。アセンブリコードは、ＳＩＭＤａ１命令２３２を用いて１２８ビットの加算を行い、退避されたデータをスタック領域から上記ＳＩＭＤレジスタに戻す。

Ａ命令セット２１４の同等なアセンブリコードは、Ａ命令セット２１５の場合と基本的には同様である。ただし、スタック領域に退避するデータが、３２バイト（２５６ビット）である。Ａ命令セット２１２，２１３の同等なアセンブリコードも、Ａ命令セット２１５の場合と基本的には同様である。ただし、スタック領域に退避するＳＩＭＤレジスタのデータが、１６バイト（１２８ビット）である。

ベクトル長が２５６ビットであり、第３オペランドが演算対象データである場合、このｖａｄｄｐｓ命令はＳＩＭＤｉ２命令２２３に相当する。Ａ命令セット２１５の同等なアセンブリコードは、ＳＩＭＤａ２命令２３５を用いて５１２ビットの加算を行い、演算結果を格納するＳＩＭＤレジスタの上位２５６ビットにゼロを代入する。命令セット２１４の同等なアセンブリコードは、ＳＩＭＤａ２命令２３４を用いて２５６ビットの加算を行う。演算結果を格納するＳＩＭＤレジスタへのゼロ代入は不要である。

ベクトル長が２５６ビットであり、第３オペランドがメモリアドレスである場合、このｖａｄｄｐｓ命令はＳＩＭＤｉ２命令２２３に相当する。Ａ命令セット２１５の同等なアセンブリコードは、あるＳＩＭＤレジスタの６４バイトのデータをスタック領域に退避し、メモリアドレスが示すデータをメモリから上記ＳＩＭＤレジスタにロードする。アセンブリコードは、ＳＩＭＤａ２命令２３５を用いて５１２ビットの加算を行い、演算結果を格納するＳＩＭＤレジスタの上位２５６ビットにゼロを代入し、退避されたデータをスタック領域からオペランドのＳＩＭＤレジスタに戻す。Ａ命令セット２１４の同等なアセンブリコードは、スタック領域に退避するデータが３２バイトである点と、ＳＩＭＤレジスタへのゼロ代入が不要である点が、Ａ命令セット２１５の場合と異なる。

ベクトル長が５１２ビットであり、第３オペランドが演算対象データである場合、このｖａｄｄｐｓ命令はＳＩＭＤｉ３命令２２４に相当する。Ａ命令セット２１５の同等なアセンブリコードは、ＳＩＭＤａ２命令２３５を用いて５１２ビットの加算を行う。

ベクトル長が５１２ビットであり、第３オペランドがメモリアドレスである場合、このｖａｄｄｐｓ命令はＳＩＭＤｉ３命令２２４に相当する。Ａ命令セット２１５の同等なアセンブリコードは、あるＳＩＭＤレジスタの６４バイトのデータをスタック領域に退避し、メモリアドレスが示すデータをメモリから上記ＳＩＭＤレジスタにロードする。アセンブリコードは、ＳＩＭＤａ２命令２３５を用いて５１２ビットの加算を行い、退避されたデータをスタック領域から上記ＳＩＭＤレジスタに戻す。

このように、ベクトル長が異なるＣＰＵ用のアセンブリコードは、互いに類似するものの同一でないことがある。そこで、情報処理装置１００は、第２の実施の形態で説明したパターンテーブルを拡張して、ベクトル長の違いの影響を表現する。

図２５は、パターンテーブルの第１の変形例を示す図である。
パターンテーブル２５２は、第２の実施の形態のパターンテーブル１４４と同様に、複数のオペランドパターンに対応する複数の行を含む。また、パターンテーブル２５２は、オペランドパターンを記述する列と、Ａ命令セットの複数の命令に対応する複数の列とを含む。Ａ命令セットの命令に対応する列の列名には、変換関数プログラムにおいてＡ命令セットの命令を出力するためのステートメント（文）が含まれる。

更に、第３の実施の形態のパターンテーブル２５２は、列名を記述する行と複数のオペランドパターンに対応する複数の行との間に、ベクトル長とＡ命令セットの命令との対応関係を示すＣＰＵ依存情報を記述する行を含む。ＣＰＵ依存情報を記述する行として、パターンテーブル２５２は、なし，１２８ビット，２５６ビット，５１２ビットに対応する４つの行を含む。ＣＰＵ依存情報は、各ベクトル長について、Ａ命令セットの複数の命令それぞれが有効か否かを示すフラグを含む。例えば、有効である場合はフラグとして「１」が記述され、無効である場合は何も記述されない。

変換関数プログラムの使用時に、変換先のＣＰＵのベクトル長がユーザから指定される。指定されたベクトル長にとって有効な命令は、オペランドパターンに対応する行に「１」が記述されていれば出力される。一方、指定されたベクトル長にとって無効な命令は、オペランドパターンに対応する行に「１」が記述されていても出力されない。よって、ＣＰＵ依存情報は、Ａ命令セットの命令に対するフィルタとして機能する。これにより、特定のベクトル長をもつＣＰＵのために使用される命令が出力され得る。

図２６は、パターンテーブルの第１の変形例を示す図（続き）である。
パターンテーブル２５２は、第２の実施の形態のパターンテーブル１４４と同様に、変換関数プログラムのソースコードのプレビューを示す列を含む。全てのベクトル長にとって有効な命令を出力するステートメントは、そのままソースコードに挿入される。一方、一部のベクトル長にのみ有効な命令を出力するステートメントは、ベクトル長を判定する条件分岐文が付加された上でソースコードに挿入される。

パターンテーブル２５２の末尾から２番目の列が示す命令は、なし，１２８ビット，２５６ビット，５１２ビットのうち、ベクトル長が５１２ビットのＣＰＵにのみ有効な命令である。また、この命令は、３番目と４番目のオペランドパターンに使用される。そこで、３番目のオペランドパターンに対応するソースコードは、指定のベクトル長が５１２ビットか判定し、５１２ビットの場合に上記命令を出力するステートメントを含む。同様に、４番目のオペランドパターンに対応するソースコードは、指定のベクトル長が５１２ビットか判定し、５１２ビットの場合に上記命令を出力するステートメントを含む。

図２７は、変換関数生成の第３の手順例を示すフローチャートである。
ここでは、行優先方法による変換関数生成の例を説明する。第２の実施の形態で説明した列優先方法によって変換関数を生成することも可能である。

（Ｓ７０）変換関数生成部１２５は、パターンテーブル２５２からオペランドパターンに対応する１行を選択する。ここで選択する行をｉ行（ｉは１以上の整数）と表現する。
（Ｓ７１）変換関数生成部１２５は、図１７のステップＳ１１〜Ｓ１５と同様の方法によって、オペランド条件を判定する条件判定文を出力する。

（Ｓ７２）変換関数生成部１２５は、パターンテーブル２５２から変換後命令に対応する１列を選択する。ここで選択する列をｋ列（ｋは１以上の整数）と表現する。
（Ｓ７３）変換関数生成部１２５は、ｋ列のｉｓＮｏＶｅｃｔｏｒからｉｓＶｅｃｔｏｒ５１２までの間のＴｒｕｅフラグ（値が１のフラグ）の個数をカウントする。カウントの最小値は０であり、カウントの最大値は４である。

（Ｓ７４）変換関数生成部１２５は、パターンテーブル２５２のセル（ｉ，ｋ）の値が１であるか判断する。セル（ｉ，ｋ）の値が１である場合はステップＳ７５に処理が進み、セル（ｉ，ｋ）の値が１でない場合はステップＳ７８に処理が進む。

（Ｓ７５）変換関数生成部１２５は、ステップＳ７３のカウントが４であるか判断する。カウントが４である場合、すなわち、選択された命令が全てのベクトル長にとって有効な場合、ステップＳ７７に処理が進む。カウントが４でない場合、すなわち、選択された命令が一部のベクトル長にとって無効である場合、ステップＳ７６に処理が進む。

（Ｓ７６）変換関数生成部１２５は、Ｔｒｕｅフラグに応じた条件分岐文を出力する。この条件分岐文の判定条件は、ｉｓＮｏＶｅｃｔｏｒ，ｉｓＶｅｃｔｏｒ１２８，ｉｓＶｅｃｔｏｒ２５６，ｉｓＶｅｃｔｏｒ５１２のうち、フラグが１であるものを論理和で結合した論理式である。例えば、ｉｓＮｏＶｅｃｔｏｒとｉｓＶｅｃｔｏｒ１２８のフラグが１の場合、判定条件は、ｉｓＮｏＶｅｃｔｏｒ｜｜ｉｓＶｅｃｔｏｒ１２８である。

（Ｓ７７）変換関数生成部１２５は、パターンテーブル２５２からｋ列の列名を抽出する。変換関数生成部１２５は、抽出した列名を出力する。
（Ｓ７８）変換関数生成部１２５は、ステップＳ７２において変換後命令に対応する全ての列を選択したか判断する。全ての列を選択した場合はステップＳ７９に処理が進み、未選択の列がある場合はステップＳ７２に処理が戻る。

（Ｓ７９）変換関数生成部１２５は、ステップＳ７０においてオペランドパターンに対応する全ての行を選択したか判断する。全ての行を選択した場合は変換関数生成が終了し、未選択の行がある場合はステップＳ７０に処理が戻る。

実行ファイル変換については、図２１に示した第２の実施の形態のフローチャートと同様の手順によって実行できる。ただし、第３の実施の形態の実行ファイル変換では、情報処理装置１００は、ユーザから対象ＣＰＵのベクトル長の指定を受け付ける。情報処理装置１００は、変換関数を呼び出す際にベクトル長を指定する。

第３の実施の形態の情報処理装置１００によれば、第２の実施の形態と同様の効果が得られる。更に、情報処理装置１００は、ＣＰＵによってベクトル長が異なるＳＩＭＤ命令を利用して、Ａ命令セットのアセンブリコードや機械語コードを生成する。よって、情報処理装置１００は、Ａ命令セットをもつ様々なＣＰＵをカバーすることができる。

また、情報処理装置１００は、複数のベクトル長のための変換規則を、単一のパターンテーブルによって定義する。よって、ベクトル長毎にパターンテーブルを作成する場合と比べて、変換プログラムの開発者がパターンテーブルを作成する負担が軽減されると共に、パターンテーブルの保守の負担が軽減される。また、第３の実施の形態のパターンテーブルは、使用する変換後命令をベクトル長に応じてフィルタリングするためのフラグを含む。よって、開発者は、異なるベクトル長の変換規則を簡潔に記述することができる。

［第４の実施の形態］
次に、第４の実施の形態を説明する。前述の第３の実施の形態との違いを中心に説明し、第３の実施の形態と同様の内容については説明を省略することがある。

第４の実施の形態の情報処理装置は、第３の実施の形態と同様に、ＣＰＵによってベクトル長が異なるＡ命令セットのＳＩＭＤ命令をサポートする。ただし、第４の実施の形態は、パターンテーブルの構造が第３の実施の形態と異なる。

第４の実施の形態の情報処理装置は、図２，１６に示した第２の実施の形態の情報処理装置１００と同様のモジュール構造によって実現される。そこで、以下では第４の実施の形態を、図２，１６と同じ符号を用いて説明する。

図２８は、パターンテーブルの第２の変形例を示す図である。
パターンテーブル２５３は、第２の実施の形態のパターンテーブル１４４と同様に、複数のオペランドパターンに対応する複数の行を含む。また、パターンテーブル２５３は、オペランドパターンを記述する列と、Ａ命令セットの複数の命令に対応する複数の列とを含む。Ａ命令セットの命令に対応する列の列名には、変換関数プログラムにおいてＡ命令セットの命令を出力するためのステートメント（文）が含まれる。

ここで、列名に相当するステートメントは、ベクトル長に応じて異なる命令を出力するライブラリ関数を呼び出すことがある。パターンテーブル２５３の１番目、８番目および９番目の変換後命令は、ベクトル長に依存する。そこで、１番目のステートメントに含まれる関数ＸＴ＿ＰＵＳＨ＿ＺＲＥＧ、８番目のステートメントに含まれる関数ＭＯＶ＿ＦＯＲ＿５１２、および、９番目のステートメントに含まれる関数ＸＴ＿ＰＯＰ＿ＺＲＥＧは、ベクトル長に依存するライブラリ関数である。

図２９は、パターンテーブルの第２の変形例を示す図（続き）である。
パターンテーブル２５３は、第２の実施の形態のパターンテーブル１４４と同様に、変換関数プログラムのソースコードのプレビューを示す列を含む。情報処理装置１００は、オペランドパターン毎に、フラグが１である列の列名を左から右に向かって順に列挙することで、変換関数プログラムのソースコードを生成する。ソースコードは、ベクトル長に応じて異なる命令を出力するライブラリ関数の呼び出しを含む。

パターンテーブル２５３の２番目のオペランドパターンは、１番目と９番目の変換後命令を使用する。そこで、２番目のオペランドパターンのソースコードは、関数ＸＴ＿ＰＵＳＨ＿ＺＲＥＧと関数ＸＴ＿ＰＯＰ＿ＺＲＥＧの呼び出しを含む。また、３番目のオペランドパターンは、８番目の変換後命令を使用する。そこで、３番目のオペランドパターンのソースコードは、関数ＭＯＶ＿ＦＯＲ＿５１２の呼び出しを含む。

また、４番目のオペランドパターンは、１番目と８番目と９番目の変換後命令を使用する。そこで、４番目のオペランドパターンのソースコードは、関数ＸＴ＿ＰＵＳＨ＿ＺＲＥＧと関数ＭＯＶ＿ＦＯＲ＿５１２と関数ＸＴ＿ＰＯＰ＿ＺＲＥＧの呼び出しを含む。また、６番目のオペランドパターンは、１番目と９番目の変換後命令を使用する。そこで、６番目のオペランドパターンのソースコードは、関数ＸＴ＿ＰＵＳＨ＿ＺＲＥＧと関数ＸＴ＿ＰＯＰ＿ＺＲＥＧの呼び出しを含む。

図３０は、変換関数プログラムのライブラリ関数の例を示す図である。
変換関数プログラム２５４は、ライブラリ関数として、関数ＸＴ＿ＰＵＳＨ＿ＺＲＥＧ、関数ＸＴ＿ＰＯＰ＿ＺＲＥＧおよび関数ＭＯＶ＿ＦＯＲ＿５１２を含む。関数ＸＴ＿ＰＵＳＨ＿ＺＲＥＧは、使用するＳＩＭＤレジスタのレジスタ番号を取得し、ベクトル長のバイト数を算出する。当該関数は、ベクトル長の指定が「なし」または１２８ビットである場合、１２８ビットのデータを退避するストア命令を生成し、それ以外の場合、ＳＩＭＤレジスタ全体のデータを退避するストア命令を生成する。

関数ＸＴ＿ＰＯＰ＿ＺＲＥＧは、ベクトル長の指定が「なし」または１２８ビットである場合、１２８ビットのデータを読み出すロード命令を生成し、それ以外の場合、ＳＩＭＤレジスタ全体のデータを読み出すロード命令を生成する。関数ＭＯＶ＿ＦＯＲ＿５１２は、ベクトル長の指定が５１２バイトである場合、ＳＩＭＤレジスタの上位２５６ビットにゼロを代入する代入命令を生成し、それ以外の場合、命令を出力しない。

このように、ベクトル長に応じて異なる命令を出力するライブラリ関数が事前に用意され、ベクトル長の違いから直接的に生じる変換後命令の違いは、ライブラリ関数によって吸収される。変換プログラムの開発者は、ライブラリ関数の呼び出しを示す列のフラグを１に設定することで、ベクトル長の影響を意識せずに変換仕様を記述できる。

変換関数生成については、図１７〜２０に示した第２の実施の形態のフローチャートと同様の手順によって実行できる。また、実行ファイル変換については、図２１に示した第２の実施の形態のフローチャートと同様の手順によって実行できる。ただし、第４の実施の形態の実行ファイル変換では、情報処理装置１００は、ユーザから対象ＣＰＵのベクトル長の指定を受け付け、変換関数を呼び出す際にベクトル長を指定する。

第４の実施の形態の情報処理装置１００によれば、第２の実施の形態と同様の効果が得られる。更に、情報処理装置１００は、ＣＰＵによってベクトル長が異なるＳＩＭＤ命令を利用して、Ａ命令セットのアセンブリコードや機械語コードを生成する。よって、情報処理装置１００は、Ａ命令セットをもつ様々なＣＰＵをカバーすることができる。

また、情報処理装置１００は、複数のベクトル長のための変換規則を、単一のパターンテーブルによって定義する。よって、ベクトル長毎にパターンテーブルを作成する場合と比べて、変換プログラムの開発者がパターンテーブルを作成する負担が軽減されると共に、パターンテーブルの保守の負担が軽減される。

また、第４の実施の形態のパターンテーブルは、ベクトル長の違いの影響を、変換後命令を出力するライブラリ関数の中にカプセル化する。よって、変換後命令レベルでのベクトル長の影響を特定してライブラリ関数を一旦定義すれば、開発者は、ライブラリ関数を利用して様々なベクトル長の変換規則を抽象的に記述することができる。その結果、開発者は、異なるベクトル長の変換規則を簡潔に記述することができる。

１０ 情報処理装置
１１ 記憶部
１２ 処理部
１３ テーブルデータ
１３ａ，１３ｂ，１３ｃ オペランドパターン
１４ 変換プログラム
１５，１６ コード

Claims (12)

1. コンピュータに、
   第１のアセンブリ言語で使用される第１の命令に含まれ得るオペランドの種類を示す複数のオペランドパターンと、第２のアセンブリ言語または前記第２のアセンブリ言語に対応する機械語で使用される複数の第２の命令との間の対応関係を示すテーブルデータであって、各オペランドパターンに対して前記複数の第２の命令のうちの２以上の第２の命令を対応付けたテーブルデータを受け付け、
   前記第１のアセンブリ言語で記述された第１のコードを前記第２のアセンブリ言語または前記機械語で記述された第２のコードに変換するための変換プログラムであって、前記第１のコードに含まれる命令のオペランドパターンを判定して、前記判定したオペランドパターンに応じた前記第２のコードの２以上の命令を出力する処理を規定した変換プログラムを、前記テーブルデータに基づいて生成する、
   処理を実行させる命令変換支援プログラム。
2. 前記テーブルデータは、前記複数のオペランドパターンを示す複数の行と前記複数の第２の命令を示す複数の列とを含むマトリクス型データであり、
   前記テーブルデータでは、１つのオペランドパターンに対応する１つの行と１つの第２の命令に対応する１つの列との交点に、前記１つのオペランドパターンをもつ前記第１の命令の変換に前記１つの第２の命令が用いられるか否かを示すフラグが配置される、
   請求項１記載の命令変換支援プログラム。
3. 前記テーブルデータでは、前記１つの行に、前記１つのオペランドパターンをもつ前記第１の命令の変換に用いられることを示す２以上のフラグが配置され、
   前記変換プログラムは、前記２以上のフラグが配置された２以上の列のうち左側の列に対応する第２の命令から優先的に出力されるように生成される、
   請求項２記載の命令変換支援プログラム。
4. 前記変換プログラムは、前記複数のオペランドパターンに対応する複数のプログラムブロックを含み、前記複数のプログラムブロックはそれぞれ、特定の条件が満たされる場合に前記２以上の第２の命令を出力する処理を規定しており、
   前記変換プログラムの生成では、同一の行に配置されたフラグをスキャンすることで、前記複数のプログラムブロックそれぞれの前記特定の条件を決定する、
   請求項２記載の命令変換支援プログラム。
5. 前記変換プログラムは、前記複数の第２の命令に対応する複数のプログラムブロックを含み、前記複数のプログラムブロックはそれぞれ、特定の条件が満たされる場合に当該プログラムブロックに対応する第２の命令を出力する処理を規定しており、
   前記変換プログラムの生成では、同一の列に配置されたフラグをスキャンすることで、前記複数のプログラムブロックそれぞれの前記特定の条件を決定する、
   請求項２記載の命令変換支援プログラム。
6. 前記複数のオペランドパターンは、前記オペランドの個数、前記オペランドで指定される記憶領域の種類および前記オペランドのデータ長の少なくとも１つが異なる、
   請求項１記載の命令変換支援プログラム。
7. 前記テーブルデータの受け付けでは、前記第１のアセンブリ言語で使用される複数の第１の命令に対応する複数のテーブルデータを受け付け、
   前記変換プログラムの生成では、前記複数のテーブルデータに基づいて、前記複数の第１の命令に対応する複数の変換関数を含む前記変換プログラムを生成する、
   請求項１記載の命令変換支援プログラム。
8. 前記コンピュータに更に、
   前記第１のコードを受け付け、生成された前記変換プログラムを起動して、前記第１のコードを前記第２のコードに変換する、
   処理を実行させる請求項１記載の命令変換支援プログラム。
9. 前記複数の第２の命令は、並列に処理されるデータの最大データ長がプロセッサによって異なる並列処理命令を含み、
   前記テーブルデータは、複数の最大データ長と前記複数の第２の命令との間の対応関係を示すプロセッサ依存情報を更に含み、
   前記変換プログラムの生成では、前記プロセッサ依存情報に基づいて、前記判定したオペランドパターンに対応する前記２以上の第２の命令が、前記複数の最大データ長のうちの指定された最大データ長に応じて絞り込まれるように前記変換プログラムを生成する、
   請求項１記載の命令変換支援プログラム。
10. 前記複数の第２の命令は、並列に処理されるデータの最大データ長がプロセッサによって異なる並列処理命令を含み、
    前記変換プログラムは、複数の最大データ長のうちの指定された最大データ長に応じて、出力する命令を変更するライブラリ関数を含み、
    前記テーブルデータは、前記複数のオペランドパターンのうち、前記第２のアセンブリ言語または前記機械語への変換方法が前記指定された最大データ長に依存するオペランドパターンに対して、前記ライブラリ関数を対応付ける、
    請求項１記載の命令変換支援プログラム。
11. コンピュータが、
    第１のアセンブリ言語で使用される第１の命令に含まれ得るオペランドの種類を示す複数のオペランドパターンと、第２のアセンブリ言語または前記第２のアセンブリ言語に対応する機械語で使用される複数の第２の命令との間の対応関係を示すテーブルデータであって、各オペランドパターンに対して前記複数の第２の命令のうちの２以上の第２の命令を対応付けたテーブルデータを受け付け、
    前記第１のアセンブリ言語で記述された第１のコードを前記第２のアセンブリ言語または前記機械語で記述された第２のコードに変換するための変換プログラムであって、前記第１のコードに含まれる命令のオペランドパターンを判定して、前記判定したオペランドパターンに応じた前記第２のコードの２以上の命令を出力する処理を規定した変換プログラムを、前記テーブルデータに基づいて生成する、
    命令変換支援方法。
12. 第１のアセンブリ言語で使用される第１の命令に含まれ得るオペランドの種類を示す複数のオペランドパターンと、第２のアセンブリ言語または前記第２のアセンブリ言語に対応する機械語で使用される複数の第２の命令との間の対応関係を示すテーブルデータであって、各オペランドパターンに対して前記複数の第２の命令のうちの２以上の第２の命令を対応付けたテーブルデータを記憶する記憶部と、
    前記第１のアセンブリ言語で記述された第１のコードを前記第２のアセンブリ言語または前記機械語で記述された第２のコードに変換するための変換プログラムであって、前記第１のコードに含まれる命令のオペランドパターンを判定して、前記判定したオペランドパターンに応じた前記第２のコードの２以上の命令を出力する処理を規定した変換プログラムを、前記テーブルデータに基づいて生成する処理部と、
    を有する情報処理装置。

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