JP2021168036A

JP2021168036A - 演算処理装置

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Publication number: JP2021168036A
Application number: JP2020071046A
Authority: JP
Inventors: 亮平岡崎; Ryohei Okazaki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2020-04-10
Filing date: 2020-04-10
Publication date: 2021-10-21
Anticipated expiration: 2040-04-10
Also published as: JP7409208B2; US20210318854A1; US11720366B2

Abstract

【課題】命令デコーダのレイテンシ増加を抑える。
【解決手段】単一のサイクルで命令を処理する第１のデコーダ１１４と、複数のサイクルで命令を処理する第２のデコーダ１１４と、処理対象の命令が特定の命令であり、且つ、処理中の前方命令が存在しない場合には、第１のデコーダ１１４に処理対象の命令を処理させる一方、処理対象の命令が特定の命令でなく、又は、処理中の前方命令が存在する場合には、第２のデコーダ１１４に処理対象の命令を処理させる判定を行なう判定器１１４ａと、を備える。
【選択図】図３

Description

本発明は、演算処理装置に関する。

命令のデコードを行なう際、どのような命令であっても決まったサイクル数で処理が行なわれることがある。また、Complex Instruction Set Computer（ＣＩＳＣ）のような複雑な命令体系の命令セットアーキテクチャの命令をデコードするには、複数サイクルでのデコード処理が行なわれることがある。

例えば、マイクロオペ分解制御において、複雑な一命令を複数の単純な命令に分解するというデコード処理を行なう場合には、単一サイクルでは処理しきれないため、複数サイクルをかけて命令デコードが行なわれる。

特開昭６４−２５２４０号公報特開平１−３２０５４０号公報

命令デコーダのレイテンシが伸びると、命令フェッチから命令完了（別言すれば、コミット）までの総パイプライン段数が伸びてしまう。これは、分岐予測ミスのペナルティが伸びることを意味している。

分岐予測ミスのペナルティが増えると、プロセッサのInstructions Per Clock（ＩＰＣ）が下がり、性能が下がってしまう。

対処の方式として、低レイテンシで少ない種類の命令をデコード処理可能な命令デコーダと、長レイテンシで全命令をデコード処理可能な命令デコーダとが用意される。通常であれば長レイテンシの命令デコーダのデコード結果が採用される。また、低レイテンシの命令デコーダで処理できる命令しか存在しない命令列であることがわかったら、低レイテンシの命令デコーダを切り替えるという方式も考えられる。

しかしながら、低レイテンシの命令デコーダで処理できる命令と処理できない命令とが入り混じったような命令列については、命令デコーダのパイプライン動作を維持しながら動的に動作を切り替えられないおそれがある。

１つの側面では、命令デコーダのレイテンシ増加を抑えることを目的とする。

１つの側面では、演算処理装置は、単一のサイクルで命令を処理する第１のデコーダと、複数のサイクルで命令を処理する第２のデコーダと、処理対象の命令が特定の命令であり、且つ、処理中の前方命令が存在しない場合には、前記第１のデコーダに前記処理対象の命令を処理させる一方、前記処理対象の命令が前記特定の命令でなく、又は、処理中の前方命令が存在する場合には、前記第２のデコーダに前記処理対象の命令を処理させる判定を行なう判定器と、を備える。

１つの側面では、命令デコーダのレイテンシ増加を抑えることができる。

実施形態の一例における演算処理装置のハードウェア構成例を模式的に示すブロック図である。図１に示した演算処理装置のソフトウェア構成例を模式的に示すブロック図である。図２に示した命令デコーダの構成例を模式的に示すブロック図である。図３に示したsimple enable判定器による対象命令の判定処理を説明する図である。図２に示した命令デコーダのパイプラインを例示するテーブルである。図３に示したsimple enable判定器の論理回路を例示する図である。図１に示した演算処理装置における対象命令の判定処理を説明するフローチャートである。

以下、図面を参照して一実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。

また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。

以下、図中において、同一の各符号は同様の部分を示しているので、その説明は省略する。

〔Ａ〕実施形態の一例
〔Ａ−１〕システム構成例
図１は、実施形態の一例における演算処理装置１のハードウェア構成例を模式的に示すブロック図である。

演算処理装置１は、複数（図示する例では２つ）のCentral Processing Unit（ＣＰＵ）１１，複数（図示する例では２つ）のメモリ１２及びインターコネクト制御部１３を備える。

メモリ１２は、例示的に、Read Only Memory（ＲＯＭ）及びRandom Access Memory（ＲＡＭ）を含む記憶装置である。メモリ１２のＲＯＭには、Basic Input/Output System（ＢＩＯＳ）等のプログラムが書き込まれてよい。メモリ１２のソフトウェアプログラムは、ＣＰＵ１１に適宜に読み込まれて実行されてよい。また、メモリ１２のＲＡＭは、一次記録メモリあるいはワーキングメモリとして利用されてよい。

インターコネクト制御部１３は、外部装置との通信を可能にするためのインタフェースである。

図２は、図１に示した演算処理装置１のソフトウェア構成例を模式的に示すブロック図である。

図２に示すように、ＣＰＵ１１は、命令フェッチアドレス生成器１１１，分岐予測機構１１２，命令バッファ１１３，命令デコーダ１１４及びレジスタリネーミング部１１５として機能する。また、ＣＰＵ１１は、ＲＳＡ１１６ａ，ＲＳＥ１１６ｂ，ＲＳＦ１１６ｃ，ＲＳＢＲ１１６ｄ，ＣＳＥ１１６ｅ，オペランドアドレス生成器１１７，演算器１１８ａ，１１８ｂ及びＰＣ１１９として機能する。更に、ＣＰＵ１１は、一次命令キャッシュ１０１，二次命令キャッシュ１０２，一次データキャッシュ１０３，固定小数点レジスタ１０４，浮動小数点レジスタ１０５，固定小数点更新バッファ１０６及び浮動小数点更新バッファ１０７として機能する。

なお、ＲＳＡはReservation Station for Address generationの略称であり、ＲＳＥはReservation Station for Executionの略称であり、ＲＳＦはReservation Station for Floating pointの略称である。また、ＲＳＢＲはReservation Station for Branchの略称であり、ＣＳＥはCommit Stack Entryの略称であり、ＰＣはProgram Counterの略称である。更に、固定小数点レジスタはGeneral Purpose Register（ＧＰＲ）と表記されてもよく、浮動小数点レジスタはFloating Point Registers（ＦＰＲ）と表記されてもよい。

命令フェッチアドレス生成器１１１は、命令フェッチアドレスを生成して、一次命令キャッシュ１０１，二次命令キャッシュ１０２又はメモリ１２に格納する。

分岐予測機構１１２は、将来実行する命令列の分岐を予測する。

命令バッファ１１３は、プログラムの順番通りに一次命令キャッシュ１０１からフェッチされてきた命令を一旦格納する。

命令デコーダ１１４は、命令バッファ１１３に一旦格納された命令を解読する。

レジスタリネーミング部１１５は、演算結果を書き込む物理レジスタを決める。

ＲＳＡ１１６ａ，ＲＳＥ１１６ｂ，ＲＳＦ１１６ｃ及びＲＳＢＲ１１６ｄは、リザベーションステーションと呼ばれるキュー構造のストレージである。レジスタリネーミング部１１５によって演算結果の書き込み先の物理レジスタが決まると、命令はリザベーションステーションに蓄積される。

ＲＳＡ１１６ａは、ロードストア命令のアドレス計算用のリザベーションステーションであり、オペランドアドレス生成器１１７，一次データキャッシュ１０３及び浮動小数点レジスタ１０５が後段に接続される。

ＲＳＥ１１６ｂは、固定小数点計算用のリザベーションステーションであり、演算器１１８ａ，固定小数点更新バッファ１０６及び固定小数点レジスタ１０４が後段に接続される。

ＲＳＦ１１６ｃは、浮動小数点計算用のリザベーションステーションであり、演算器１１８ｂ，浮動小数点更新バッファ１０７及び浮動小数点レジスタ１０５が後段に接続される。

ＲＳＢＲ１１６ｄは、分岐命令用のリザベーションステーションである。

命令デコーダ１１４で解読された命令はその順番通りに命令識別子（Instruction Identification；ＩＩＤ）が割り振られ、順番通りにＣＳＥ１１６ｅと呼ばれるＣＯＭＭＩＴ処理をする回路に送られる。ＣＳＥ１１６ｅは、デコードされた命令を命令の実行順番通りにためておくキュー構造のストレージと、キューの情報及び各処理パイプからの完了報告をもとにＣＯＭＭＩＴ処理を行なう完了処理回路とに分けられる。デコーダで解読された命令はＣＳＥ１１６ｅのキューに貯められ、命令処理完了の報告を待つ。各々のリザベーションステーションでOut of Orderにより実行された命令は終了報告がＣＳＥ１１６ｅに送られる。そして、ＣＳＥ１１６ｅの完了処理回路でプログラム本来の実行順序に従って順番に、キューに貯められた完了報告待ちの命令の中から終了報告に対応する命令が終了（Commit）され、資源の更新が行なわれる。

ＰＣ１１９は、ＣＳＥ１１６ｅの後段及び命令フェッチアドレス生成器１１１の前段に接続され、ＣＳＥ１１６ｅの演算結果に基づき、次に実行すべき命令が格納されているメモリ１２上のアドレスを命令フェッチアドレス生成器１１１に通知する。

図３は、図２に示した命令デコーダ１１４の構成例を模式的に示すブロック図である。

図示する例では、スーパースカラプロセッサのデコード並列数は４とする。命令デコーダ１１４は命令デコーダcomplexと命令デコーダsimpleとに分けられる。命令デコーダcomplexは、例えばマイクロオペ分解などの複雑な命令デコードを行なうことができる。全ての命令のデコードを行なうことができるが、デコードレイテンシは命令デコーダsimpleよりも長い。図示する例においては、命令デコーダcomplex は、+2サイクルかけてデコードが行なわれるものとする。命令デコーダsimpleは簡単な命令しかデコードできないが、その分1サイクルで命令をデコードすることができる。

命令デコードがスタートすると、命令デコーダsimpleと命令デコーダcomplex 1^stとの両方に命令オペコードが渡され、デコードが始められる。命令デコーダcomplex 1^stは、命令デコーダcomplexが3サイクルかけてデコードを行なう際の1サイクル目の処理を示す。2サイクル目の処理はcomplex 2^ndで表され、3サイクル目の処理はcomplex 3^rdで表される。

命令デコーダsimpleでは、命令デコーダsimpleでデコードできる命令であるかの判定がまず行なわれる。デコードできる命令であるという判定がなされると、simpleというフラグが“1“に設定される。

同一サイクルで、全てのスロットのsimple enable =1で、命令デコーダcomplexに一つもデコード中の命令がいなく（別言すれば、all invalid）、且つ、Decode endのFFに命令を入れることができる際、simple enable判定器１１４ａは、Simple decode enableというフラグを”1”にして出力する。

All invalidを見るのは、命令デコーダcomplexに命令がいるとき、そちらのほうが命令順で先の命令であるため、追い抜かないようにするためである。

Simple decode enable =“1”であるとき、decode startのFFから命令デコーダcomplexの初段のFFへの命令移動は行なわれない。代わりに、decode startのFFからdecode endのFFに直接命令が移動する。

各スロットの各サイクルはvalidというフラグを持ち、これが“1”であると有効な命令であることを示す。命令の移動は、validの移動でもある。

Decode endのFFへ入力される命令は命令デコーダsimpleの出力と命令デコーダcomplexの出力とのいずれかを選択したものであり、Simple decode enable =“1”であれば命令デコーダsimple側が選択される。出力の選択には、例えば、multiplexer（ＭＵＸ）回路が使われてよい。

Simple decode enable=“1”の際、命令デコーダcomplexのcomplex 1^stのサイクルへのvalidの移動を抑止することで、命令の移動が抑止される。

上記のようにすれば、命令デコーダcomplexに命令が存在しないとき、命令デコーダsimpleを通じて、単純な命令は短いレイテンシでデコードすることができる。また、命令デコーダsimpleで処理できない命令と混ざった命令列でも、命令デコーダcomplexとsimple enable判定器１１４ａとによる調停によって、命令の処理順番を正しく維持しながら、命令デコードをパイプライン処理できる。

また、命令デコーダsimpleで処理できる命令のみの命令列であれば、decode endから命令を発行できない状態とならなければ、常に短いレイテンシで命令をデコードできる。

図４は、図３に示したsimple enable判定器１１４ａによる対象命令の判定処理を説明する図である。

命令デコーダsimpleによる処理の対象かどうかの判定は、命令オペコードを入力として一意に判定できる。すなわち、図４に示すように、対象命令の一覧テーブルを予め定義しておき、その一覧テーブルに該当する命令かどうかのチェックを行なえばよい。

一般的には、add等のシンプルな命令はデコードも低レイテンシで行なえるため、命令デコーダsimpleによる処理の対象となる。一方で、複雑な処理を行ない複数フローに分ける必要がある命令は、デコードも長レイテンシで行なうこととなり、命令デコーダsimpleによる処理の対象とならない。

命令デコーダsimpleによる処理の対象である場合、通常レイテンシの命令デコーダ１１４でデコード処理中の命令がいないかどうかが判定される。発行順で前の命令であっても、通常レイテンシの命令デコーダ１１４の方がレイテンシが長いため、デコードが終わっていない可能性がある。

命令デコードはin-orderで行なわれるため、デコード処理中の命令がないことが確認される。これらの判断は、低レイテンシデコード（別言すれば、命令デコーダsimple）と通常レイテンシデコード（別言すれば、命令デコーダcomplex）からの報告に基づき、simple enable判定器１１４ａによって実施される。

デコード処理中の命令がない場合には、並列して実行させていた通常レイテンシの命令デコードをキャンセルさせる。また、低レイテンシの命令デコーダsimpleのデコード結果を用いて、デコードが完了される。

低レイテンシのデコードの対象でないか、又は、通常レイテンシのデコードに前方命令が存在する場合は、低レイテンシのデコード処理によるデコード結果を破棄して、命令デコーダcomplexのデコード結果を待ち、出力結果が得られる。

すなわち、命令デコーダsimpleは、単一のサイクルで命令を処理する第１のデコーダの一例である。また、命令デコーダcomplexは、複数のサイクルで命令を処理する第２のデコーダの一例である。そして、simple enable判定器１１４ａは、処理対象の命令が特定の命令であり、且つ、処理中の前方命令が存在しない場合には、命令デコーダsimpleに処理対象の命令を処理させる判定を行なう。また、simple enable判定器１１４ａは、処理対象の命令が前記特定の命令でなく、又は、処理中の前方命令が存在する場合には、命令デコーダcomplexに処理対象の命令を処理させる判定を行なう。

simple enable判定器１１４ａは、入力された命令オペコードに基づき、特定の命令の判定を行なってよい。

図５は、図２に示した命令デコーダ１１４のパイプラインを例示するテーブルである。

各パイプラインステージの名前をE,PD1,PD2,PD3,Dとする。

Eは命令バッファ１１３から命令をデコーダに渡すサイクルであり、デコーダsimple, complexともに共通である。PD1サイクルで各々がデコードをし、simple側がsimple enable判定器１１４ａに命令デコーダsimpleで処理できる命令かを報告する。また、complex側はPD2,PD3にvalidな命令がいるかどうかを確認し、simple enable判定器１１４ａに報告する。これらの情報から、simple enable判定器１１４ａは、Simple decode enableを判定し、信号をPD1サイクルで出す。

図６は、図３に示したsimple enable判定器１１４ａの論理回路を例示する図である。

simple enable判定器１１４ａは、各スロット（Slot0-3）に対応する命令デコーダsimpleから取得された対象命令か否かを示す情報と、Pd2, Pd3の各サイクルに命令が存在するかの情報とを入力とする。そして、simple enable判定器１１４ａは、Slot0-3のsimpleが全て1であり、かつPd2, Pd3のvalid=offであれば、Simple decode enableを有効にする。

〔Ａ−２〕動作例
図１に示した演算処理装置１における対象命令の判定処理を、図７に示すフローチャート（ステップＳ１〜Ｓ６）に従って説明する。

命令デコーダ１１４は、命令バッファ１１３から命令オペコードを受け取り、命令でコードをスタートさせる（ステップＳ１）。

simple enable判定器１１４ａは、命令が低レイテンシデコードの対象命令であるかを判定する（ステップＳ２）。

命令が低レイテンシデコードの対象命令でない場合には（ステップＳ２のＮＯルート参照）、処理はステップＳ６へ進む。

一方、命令が低レイテンシデコードの対象命令である場合には（ステップＳ２のＹＥＳルート参照）、simple enable判定器１１４ａは、通常レイテンシの命令デコーダcomplexで処理中の前方命令があるかを判定する（ステップＳ３）。

通常レイテンシの命令デコーダcomplexで処理中の前方命令がある場合には（ステップＳ３のＹＥＳルート参照）、処理はステップＳ６へ進む。

通常レイテンシの命令デコーダcomplexで処理中の前方命令がない場合には（ステップＳ３のＮＯルート参照）、命令デコーダ１１４は、低レイテンシの命令デコーダsimpleのデコード結果をアウトプットとすることを決定する。そして、命令デコーダ１１４は、通常レイテンシの命令デコーダcomplexのデコードをキャンセルさせる（ステップＳ４）。

命令デコーダ１１４は、デコード結果をアウトプットして（ステップＳ５）、対象命令の判定処理は終了する。

ステップＳ２において命令が低レイテンシデコードの対象命令でない場合（ステップＳ２のＮＯルート参照）、又は、ステップＳ３において通常レイテンシの命令デコーダcomplexで処理中の前方命令がある場合には（ステップＳ３のＹＥＳルート参照）、上述したように処理はステップＳ６へ進む。命令デコーダ１１４は、通常レイテンシの命令デコーダcomplexのデコード結果をアウトプットとすることを決定する（ステップＳ６）。そして、処理はステップＳ５へ進む。

〔Ａ−３〕効果
上述した実施形態の一例における演算処理装置１によれば、例えば、以下の作用効果を奏することができる。

命令デコーダsimpleは、単一のサイクルで命令を処理する。また、命令デコーダcomplexは、複数のサイクルで命令を処理する。そして、simple enable判定器１１４ａは、処理対象の命令が特定の命令であり、且つ、処理中の前方命令が存在しない場合には、命令デコーダsimpleに処理対象の命令を処理させる判定を行なう。また、simple enable判定器１１４ａは、処理対象の命令が前記特定の命令でなく、又は、処理中の前方命令が存在する場合には、命令デコーダcomplexに処理対象の命令を処理させる判定を行なう。

これにより、簡単な命令をなるべく低レイテンシの命令デコーダ１１４に実行させることで、命令デコーダ１１４のレイテンシ増加を抑えることができる。そして、総パイプライン段数を短くし、実質的な分岐予測ミスペナルティを削減できる。

simple enable判定器１１４ａは、入力された命令オペコードに基づき、特定の命令の判定を行なう。これにより、add等のシンプルな特定の命令を容易に判別でき、命令デコーダsimpleの処理対象候補とすることができる。

〔Ｂ〕その他
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。

１：演算処理装置
１１：ＣＰＵ
１０１：一次命令キャッシュ
１０２：二次命令キャッシュ
１０３：一次データキャッシュ
１０４：固定小数点レジスタ
１０５：浮動小数点レジスタ
１０６：固定小数点更新バッファ
１０７：浮動小数点更新バッファ
１１１：命令フェッチアドレス生成器
１１２：分岐予測機構
１１３：命令バッファ
１１４：命令デコーダ
１１４ａ：simple enable判定器
１１５：レジスタリネーミング部
１１６ａ：ＲＳＡ
１１６ｂ：ＲＳＥ
１１６ｃ：ＲＳＦ
１１６ｄ：ＲＳＢＲ
１１６ｅ：ＣＳＥ
１１７：オペランドアドレス生成器
１１８ａ，１１８ｂ：演算器
１１９：ＰＣ
１２：メモリ
１３：インターコネクト制御部

Claims

単一のサイクルで命令を処理する第１のデコーダと、
複数のサイクルで命令を処理する第２のデコーダと、
処理対象の命令が特定の命令であり、且つ、処理中の前方命令が存在しない場合には、前記第１のデコーダに前記処理対象の命令を処理させる一方、前記処理対象の命令が前記特定の命令でなく、又は、処理中の前方命令が存在する場合には、前記第２のデコーダに前記処理対象の命令を処理させる判定を行なう判定器と、
を備える、演算処理装置。
前記判定器は、入力された命令オペコードに基づき、前記特定の命令の判定を行なう、
請求項１に記載の演算処理装置。