JP2021164215A

JP2021164215A - Power conversion circuit

Info

Publication number: JP2021164215A
Application number: JP2020061896A
Authority: JP
Inventors: 伸一木ノ内; Shinichi Kinouchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2020-03-31
Filing date: 2020-03-31
Publication date: 2021-10-11
Anticipated expiration: 2040-03-31
Also published as: JP6921263B1

Abstract

To provide a power conversion circuit that reduces noise correctly.SOLUTION: A power conversion circuit includes a semiconductor transistor 2a that is driven based on gate voltage, a switching speed control circuit 4a that transmits a signal for delaying the switching speed relative to predetermined speed on the basis of the value of gate mirror voltage detected from the gate voltage when the semiconductor transistor 2a is turned off, and a gate driver 3a that, upon the reception of the signal for delaying the switching speed relative to the predetermined speed from the switching speed control circuit 4a, delays the switching speed of turning on the semiconductor transistor 2a relative to the predetermined speed.SELECTED DRAWING: Figure 1

Description

本願は、電力変換回路に関するものである。 The present application relates to a power conversion circuit.

電力変換回路においてノイズを低減するために、例えば、ターンオン動作終了後に電力変換回路の半導体トランジスタＩＧＢＴに流れる電流を検出し、電流値が設定値以下になったときにゲート抵抗を増大させてターンオン時の電圧変化率を小さくし、ノイズを低減している。この方法によれば、電流が小さいときにスイッチング速度を遅くしているため、損失を大きく増大させることなくノイズを低減できる（例えば、特許文献１参照）。 In order to reduce noise in the power conversion circuit, for example, the current flowing through the semiconductor transistor IGBT of the power conversion circuit is detected after the turn-on operation is completed, and when the current value becomes less than the set value, the gate resistance is increased to turn-on. The voltage change rate of the is reduced to reduce noise. According to this method, since the switching speed is slowed down when the current is small, noise can be reduced without significantly increasing the loss (see, for example, Patent Document 1).

特開平１１−６９７７９号公報Japanese Unexamined Patent Publication No. 11-69779

従来の電力変換回路では、電力変換回路に流れる電流を検出して、電流値が設定値以下になったときにターンオン時の電圧変化率を小さくしている。しかし、電力変換回路に流れる電流の検出は検出遅れと検出精度に問題があり、特に電流がゼロに近いときは信号に対する検出誤差の比率が大きくなることにより電流値が設定値以下になったことの検出が困難になり、ノイズの低減を正確にできないという課題があった。 In the conventional power conversion circuit, the current flowing through the power conversion circuit is detected, and when the current value becomes equal to or less than the set value, the voltage change rate at turn-on is reduced. However, the detection of the current flowing through the power conversion circuit has problems with detection delay and detection accuracy. Especially when the current is close to zero, the ratio of the detection error to the signal becomes large and the current value becomes less than the set value. There is a problem that it becomes difficult to detect the noise and the noise cannot be reduced accurately.

本願は、上述の課題を解決するためになされたもので、ノイズの低減を正確に行う電力変換回路を提供することを目的とする。 The present application has been made to solve the above-mentioned problems, and an object of the present application is to provide a power conversion circuit that accurately reduces noise.

本願に開示される電力変換回路は、ゲート電圧により駆動される半導体トランジスタと、半導体トランジスタのターンオフ時のゲート電圧から検出したゲートミラー電圧の値に基づいてスイッチング速度を予め定められた速度よりも遅くする信号を送信するスイッチング速度制御回路と、半導体トランジスタを駆動するとともにスイッチング速度制御回路からスイッチング速度を予め定められた速度よりも遅くする信号を受信したときに半導体トランジスタのターンオンのスイッチング速度を予め定められた速度よりも遅くするゲートドライバーとを備えている。 The power conversion circuit disclosed in the present application has a switching speed slower than a predetermined speed based on the values of the semiconductor transistor driven by the gate voltage and the gate mirror voltage detected from the gate voltage at the turn-off of the semiconductor transistor. The turn-on switching speed of the semiconductor transistor is predetermined when a signal for driving the semiconductor transistor and slowing the switching speed to a speed lower than a predetermined speed is received from the switching speed control circuit for transmitting the signal to be used and the switching speed control circuit. It is equipped with a gate driver that slows down the speed.

本願に開示される電力変換装置は、半導体トランジスタのターンオフ時のゲート電圧から検出したゲートミラー電圧の値に基づいてスイッチング速度を予め定められた速度よりも遅くする信号を送信するスイッチング速度制御回路と、スイッチング速度制御回路からスイッチング速度を予め定められた速度よりも遅くする信号を受信したときに半導体トランジスタのターンオンのスイッチング速度を予め定められた速度よりも遅くするゲートドライバーとを備えているので、ノイズが増大するゼロ負荷電流の近傍期間を高精度に検出でき、電力変換回路のノイズの低減を正確に行うことができる。 The power conversion device disclosed in the present application includes a switching speed control circuit that transmits a signal that makes the switching speed slower than a predetermined speed based on the value of the gate mirror voltage detected from the gate voltage at the turn-off of the semiconductor transistor. Since it is equipped with a gate driver that slows the turn-on switching speed of the semiconductor transistor to a speed lower than the predetermined speed when receiving a signal from the switching speed control circuit that makes the switching speed slower than the predetermined speed. The period near the zero load current where the noise increases can be detected with high accuracy, and the noise of the power conversion circuit can be accurately reduced.

実施の形態１による電力変換回路の構成を示す図である。It is a figure which shows the structure of the power conversion circuit by Embodiment 1. FIG. 実施の形態１による電力変換回路における半導体ＭＯＳトランジスタのゲートミラー電圧を示す図である。It is a figure which shows the gate mirror voltage of the semiconductor MOS transistor in the power conversion circuit by Embodiment 1. FIG. 実施の形態１による電力変換回路における半導体ＭＯＳトランジスタのゲートミラー電圧を示す図である。It is a figure which shows the gate mirror voltage of the semiconductor MOS transistor in the power conversion circuit by Embodiment 1. FIG. 実施の形態１による電力変換回路における半導体ＭＯＳトランジスタの伝達特性を示す図である。It is a figure which shows the transmission characteristic of the semiconductor MOS transistor in the power conversion circuit by Embodiment 1. FIG. 実施の形態１による電力変換回路における半導体ＭＯＳトランジスタの伝達特性を示す図である。It is a figure which shows the transmission characteristic of the semiconductor MOS transistor in the power conversion circuit by Embodiment 1. FIG. 実施の形態１による電力変換回路における半導体ＭＯＳトランジスタのターンオフ時の波形を示す図である。It is a figure which shows the waveform at the time of turn-off of the semiconductor MOS transistor in the power conversion circuit by Embodiment 1. FIG. 実施の形態１による電力変換回路における半導体ＭＯＳトランジスタの等価回路を示す図である。It is a figure which shows the equivalent circuit of the semiconductor MOS transistor in the power conversion circuit by Embodiment 1. 実施の形態１による電力変換回路における半導体ＭＯＳトランジスタの電流と電圧の変化の様子を示す図である。It is a figure which shows the state of the change of the current and voltage of the semiconductor MOS transistor in the power conversion circuit by Embodiment 1. FIG. 実施の形態１による電力変換回路における半導体ＭＯＳトランジスタのターンオフ時の波形を示す図である。It is a figure which shows the waveform at the time of turn-off of the semiconductor MOS transistor in the power conversion circuit by Embodiment 1. FIG. 実施の形態１による電力変換回路における半導体ＭＯＳトランジスタの電流と電圧の変化の様子を示す図である。It is a figure which shows the state of the change of the current and voltage of the semiconductor MOS transistor in the power conversion circuit by Embodiment 1. FIG. 実施の形態１による電力変換回路におけるゲートミラー電圧を検出する方法を説明するための図である。It is a figure for demonstrating the method of detecting the gate mirror voltage in the power conversion circuit by Embodiment 1. FIG. 実施の形態１による電力変換回路におけるスイッチング速度制御回路の動作を説明するための図である。It is a figure for demonstrating operation of the switching speed control circuit in the power conversion circuit according to Embodiment 1. FIG.

以下、本願を実施するための実施の形態に係る電力変換回路について、図面を参照して詳細に説明する。なお、各図において同一符号は同一もしくは相当部分を示している。 Hereinafter, the power conversion circuit according to the embodiment for carrying out the present application will be described in detail with reference to the drawings. In each figure, the same reference numerals indicate the same or corresponding parts.

実施の形態１．
図１は、実施の形態１による電力変換回路の構成を示す図である。実施の形態１による電力変換回路１はハーフブリッジ回路であり、上アームに、半導体トランジスタである半導体ＭＯＳトランジスタ２ａと、半導体ＭＯＳトランジスタ２ａを駆動しかつスイッチング速度制御回路４ａからの信号をもとに半導体ＭＯＳトランジスタ２ａのターンオンのスイッチング速度を予め定められた速度よりも遅くするゲートドライバー３ａと、半導体ＭＯＳトランジスタ２ａのターンオフ時のゲート電圧に基づいてゲートドライバー３ａにスイッチング速度を予め定められた速度よりも遅くする信号を送信するスイッチング速度制御回路４ａとを備えている。下アームには、上アームと同様の、半導体ＭＯＳトランジスタ２ｂ、ゲートドライバー３ｂおよびスイッチング速度制御回路４ｂを備えている。電力出力部には誘導性負荷５が接続されており、電力入力部には直流電源６および平滑コンデンサ７が接続されている。 Embodiment 1.
FIG. 1 is a diagram showing a configuration of a power conversion circuit according to the first embodiment. The power conversion circuit 1 according to the first embodiment is a half-bridge circuit, and drives a semiconductor MOS transistor 2a, which is a semiconductor transistor, and a semiconductor MOS transistor 2a on an upper arm, and is based on a signal from a switching speed control circuit 4a. The gate driver 3a, which makes the turn-on switching speed of the semiconductor MOS transistor 2a slower than the predetermined speed, and the gate driver 3a, which sets the switching speed to the gate driver 3a based on the gate voltage at the time of turn-off of the semiconductor MOS transistor 2a, from the predetermined speed. It also includes a switching speed control circuit 4a that transmits a signal to slow down. The lower arm is provided with the same semiconductor MOS transistor 2b, gate driver 3b, and switching speed control circuit 4b as the upper arm. An inductive load 5 is connected to the power output unit, and a DC power supply 6 and a smoothing capacitor 7 are connected to the power input unit.

実施の形態１による電力変換回路１では、半導体ＭＯＳトランジスタ２ａ、２ｂのターンオフ時のゲート電圧を検出して、その値に基づいて半導体ＭＯＳトランジスタ２ａ、２ｂのターンオンのスイッチング速度を予め定められた速度よりも遅くする。以下に、その様子を説明する。 In the power conversion circuit 1 according to the first embodiment, the gate voltage at the turn-off of the semiconductor MOS transistors 2a and 2b is detected, and the turn-on switching speed of the semiconductor MOS transistors 2a and 2b is set to a predetermined speed based on the value. Slower than. The situation will be described below.

図２および図３は、半導体ＭＯＳトランジスタ２ａ、２ｂのゲートミラー電圧の様子を示す図である。図２の下段の図は、半導体ＭＯＳトランジスタ２ａのドレインからソースに向かって流れる電流を正として、誘導性負荷５への出力電流を示したものであり、横軸は時間を示している。図２の上段の図は、下段の図のＡからＤの各代表点における半導体ＭＯＳトランジスタ２ａのターンオフ時のゲート電圧であるゲート−ソース間電圧ＶＧＳを示しており、ＶＧＡはゲート−ソース間へ印加する最大電圧である。図３の下段の図は、半導体ＭＯＳトランジスタ２ｂのドレインからソースに向かって流れる電流を正として、誘導性負荷５への出力電流を示したものであり、横軸は時間を示している。図３の上段の図は、下段の図のＦからＩの各代表点における半導体ＭＯＳトランジスタ２ｂのターンオフ時のゲート電圧であるゲート−ソース間電圧ＶＧＳを示しており、ＶＧＡはゲート−ソース間へ印加する最大電圧である。図２および図３では、それぞれの下段に示された誘導性負荷５への出力電流が正弦波として出力されている。半導体ＭＯＳトランジスタ２ａおよび半導体ＭＯＳトランジスタ２ｂのゲート電圧を例えばＰＷＭ制御することにより、このような出力電流を出力することができる。 2 and 3 are views showing the state of the gate mirror voltage of the semiconductor MOS transistors 2a and 2b. The lower part of FIG. 2 shows the output current to the inductive load 5 with the current flowing from the drain of the semiconductor MOS transistor 2a toward the source as positive, and the horizontal axis shows time. The upper part of FIG. 2 shows the gate-source voltage VGS, which is the gate voltage at the turn-off of the semiconductor MOS transistor 2a at each representative point A to D in the lower part, and VGA is from the gate to the source. The maximum voltage to be applied. The lower part of FIG. 3 shows the output current to the inductive load 5 with the current flowing from the drain of the semiconductor MOS transistor 2b toward the source as positive, and the horizontal axis shows time. The upper diagram of FIG. 3 shows the gate-source voltage VGS, which is the gate voltage at the turn-off of the semiconductor MOS transistor 2b at each representative point F to I in the lower diagram, and VGA is from the gate to the source. The maximum voltage to be applied. In FIGS. 2 and 3, the output current to the inductive load 5 shown in the lower part of each is output as a sine wave. Such an output current can be output by, for example, PWM controlling the gate voltage of the semiconductor MOS transistor 2a and the semiconductor MOS transistor 2b.

誘導性負荷５への出力電流の絶対値が、半導体ＭＯＳトランジスタ２ａの特性とスイッチング条件で定まる電流値ＩＣよりも小さい場合、すなわち、図２の代表点ＡおよびＤでは、図２の上段のＡおよびＤの図に示すように、半導体ＭＯＳトランジスタ２ａのターンオフ時のゲートミラー電圧ＶＭはしきい値電圧ＶＴＨと等しくなる。一方、誘導性負荷５への出力電流がＩＣよりも大きい場合、すなわち、図２の代表点ＢおよびＣでは、図２の上段のＢおよびＣの図に示すように、半導体ＭＯＳトランジスタ２ａのターンオフ時のゲートミラー電圧ＶＭ_ＢおよびＶＭ_Ｃは半導体ＭＯＳトランジスタ２ａに流れるそれぞれの電流に対応した値を示す。図４は、半導体ＭＯＳトランジスタ２ａの伝達特性を示す図であり、縦軸は半導体ＭＯＳトランジスタ２ａのチャンネル電流ＩＣＨであり、横軸はゲート電圧であるゲート−ソース間電圧ＶＧＳである。図２のゲートミラー電圧ＶＭ_ＢおよびＶＭ_Ｃは、図４に示す伝達特性によって定まる。 When the absolute value of the output current to the inductive load 5 is smaller than the current value IC determined by the characteristics of the semiconductor MOS transistor 2a and the switching conditions, that is, at the representative points A and D in FIG. 2, A in the upper part of FIG. As shown in the figures of and D, the gate mirror voltage VM at the turn-off of the semiconductor MOS transistor 2a becomes equal to the threshold voltage VTH. On the other hand, when the output current to the inductive load 5 is larger than that of the IC, that is, at the representative points B and C in FIG. 2, the semiconductor MOS transistor 2a is turned off as shown in the figures B and C in the upper part of FIG. gate mirror voltage VM _B and VM _C when indicates a value corresponding to each of the current flowing through the semiconductor MOS transistor 2a. FIG. 4 is a diagram showing the transmission characteristics of the semiconductor MOS transistor 2a, in which the vertical axis represents the channel current ICH of the semiconductor MOS transistor 2a and the horizontal axis represents the gate-source voltage VGS which is the gate voltage. The gate mirror voltages VM _B and VM _{C in} FIG. 2 are determined by the transmission characteristics shown in FIG.

図２の下段の図において負側に電流が流れている場合、例えば代表点Ｅでは、半導体ＭＯＳトランジスタ２ａのソースからドレインに向かって電流が流れる。その時のスイッチング動作ではドレイン−ソース間電圧ＶＤＳが変動しないため、ミラー効果が無く、ミラー電圧は現れない。また、負側に電流が流れている場合はドレイン−ソース間電圧ＶＤＳが変動しないため、半導体ＭＯＳトランジスタ２ａのスイッチングによるノイズは発生しない。 When a current flows on the negative side in the lower diagram of FIG. 2, for example, at the representative point E, a current flows from the source of the semiconductor MOS transistor 2a toward the drain. In the switching operation at that time, since the drain-source voltage VDS does not fluctuate, there is no Miller effect and the mirror voltage does not appear. Further, when the current is flowing on the negative side, the drain-source voltage VDS does not fluctuate, so that noise due to switching of the semiconductor MOS transistor 2a does not occur.

図３の下段に示された図において、誘導性負荷５への出力電流が負の領域では、図１に示す半導体ＭＯＳトランジスタ２ｂのスイッチングによって誘導性負荷５への出力電流の波形が制御される。誘導性負荷５への出力電流の絶対値が半導体ＭＯＳトランジスタ２ｂの特性とスイッチング条件で定まる電流値ＩＣよりも小さい場合、すなわち、図３における代表点ＦおよびＩでは、図３の上段のＦおよびＩの図に示すように、半導体ＭＯＳトランジスタ２ｂのターンオフ時のゲートミラー電圧ＶＭはしきい値電圧ＶＴＨと等しくなる。一方、誘導性負荷５への出力電流が負の領域において誘導性負荷５への出力電流の絶対値がＩＣよりも大きい場合、すなわち図３における代表点ＧおよびＨでは、図３の上段のＧおよびＨの図に示すように、半導体ＭＯＳトランジスタ２ｂのターンオフ時のゲートミラー電圧ＶＭ_ＧおよびＶＭ_Ｈは半導体ＭＯＳトランジスタ２ｂに流れるそれぞれの電流に対応した値を示す。図５は、半導体ＭＯＳトランジスタ２ｂの伝達特性を示す図であり、縦軸は半導体ＭＯＳトランジスタ２ｂのチャンネル電流ＩＣＨであり、横軸はゲート電圧であるゲート−ソース間電圧ＶＧＳである。図３におけるゲートミラー電圧ＶＭ_ＧおよびＶＭ_Ｈは、図５に示す伝達特性によって定まる。 In the lower part of FIG. 3, in the region where the output current to the inductive load 5 is negative, the waveform of the output current to the inductive load 5 is controlled by switching the semiconductor MOS transistor 2b shown in FIG. .. When the absolute value of the output current to the inductive load 5 is smaller than the current value IC determined by the characteristics of the semiconductor MOS transistor 2b and the switching conditions, that is, at the representative points F and I in FIG. As shown in the figure of I, the gate mirror voltage VM at the turn-off of the semiconductor MOS transistor 2b becomes equal to the threshold voltage VTH. On the other hand, when the absolute value of the output current to the inductive load 5 is larger than that of the IC in the region where the output current to the inductive load 5 is negative, that is, at the representative points G and H in FIG. As shown in the figures of and H, the gate mirror voltages VM _G and VM _H at the time of turn-off of the semiconductor MOS transistor 2b show values corresponding to the respective currents flowing through the semiconductor MOS transistor 2b. FIG. 5 is a diagram showing the transmission characteristics of the semiconductor MOS transistor 2b, in which the vertical axis represents the channel current ICH of the semiconductor MOS transistor 2b and the horizontal axis represents the gate-source voltage VGS which is the gate voltage. The gate mirror voltages VM _G and VM _H in FIG. 3 are determined by the transmission characteristics shown in FIG.

図３の下段の図において正側に電流が流れている場合、例えば代表点Ｊでは、半導体ＭＯＳトランジスタ２ｂにおいてはソースからドレインに向かって電流が流れる。その時のスイッチング動作ではドレイン−ソース間電圧ＶＤＳが変動しないため、ミラー効果が無く、ミラー電圧は現れない。また、正側に電流が流れている場合はドレイン−ソース間電圧ＶＤＳが変動しないため、半導体ＭＯＳトランジスタ２ｂのスイッチングによるノイズは発生しない。 When a current flows on the positive side in the lower diagram of FIG. 3, for example, at the representative point J, the current flows from the source to the drain in the semiconductor MOS transistor 2b. In the switching operation at that time, since the drain-source voltage VDS does not fluctuate, there is no Miller effect and the mirror voltage does not appear. Further, when the current is flowing on the positive side, the drain-source voltage VDS does not fluctuate, so that noise due to switching of the semiconductor MOS transistor 2b does not occur.

以上のように、誘導性負荷５への出力電流の絶対値がＩＣよりも小さいときは、半導体ＭＯＳトランジスタ２ａ、２ｂのゲートミラー電圧ＶＭはしきい値電圧ＶＴＨと等しくなる。次に、誘導性負荷５への出力電流の絶対値が半導体ＭＯＳトランジスタ２ａ、２ｂの特性とスイッチング条件で定まる電流値ＩＣよりも小さいときに半導体ＭＯＳトランジスタ２ａ、２ｂのゲートミラー電圧ＶＭがしきい値電圧ＶＴＨと等しくなる理由について、説明する。 As described above, when the absolute value of the output current to the inductive load 5 is smaller than that of the IC, the gate mirror voltage VM of the semiconductor MOS transistors 2a and 2b becomes equal to the threshold voltage VTH. Next, when the absolute value of the output current to the inductive load 5 is smaller than the current value IC determined by the characteristics and switching conditions of the semiconductor MOS transistors 2a and 2b, the gate mirror voltage VM of the semiconductor MOS transistors 2a and 2b is thresholded. The reason why it becomes equal to the value voltage VTH will be described.

初めに、電力変換回路１に流れる電流が電流値ＩＣよりも大きいときの、半導体ＭＯＳトランジスタ２ａ、２ｂのターンオフ時のゲートミラー電圧の挙動について説明する。図１に示す電力変換回路１では半導体ＭＯＳトランジスタ２ａと半導体ＭＯＳトランジスタ２ｂの回路上での機能が対称となっているので、半導体ＭＯＳトランジスタ２ａの動作について説明する。 First, the behavior of the gate mirror voltage at the time of turn-off of the semiconductor MOS transistors 2a and 2b when the current flowing through the power conversion circuit 1 is larger than the current value IC will be described. In the power conversion circuit 1 shown in FIG. 1, since the functions of the semiconductor MOS transistor 2a and the semiconductor MOS transistor 2b on the circuit are symmetrical, the operation of the semiconductor MOS transistor 2a will be described.

図６は、上アームの半導体ＭＯＳトランジスタ２ａがオン状態からオフ状態に遷移するターンオフ過渡時の波形を示す図である。同様の図は、例えば、Ｂ．ＪＡＹＡＮＴＢＡＬＩＧＡ著、「ＰＯＷＥＲＳＥＭＩＣＯＮＤＵＣＴＤＥＶＩＣＥＳ」、３９０ページ、ＰＷＳＰＵＢＬＩＳＨＩＮＧＣＯＭＰＡＮＹ、１９９６年に示されている。図６は、半導体ＭＯＳトランジスタ２ａのドレイン電流が電流値ＩＣよりも大きいときについて示しており、例えば、図２の代表点Ｃにおける波形を示している。図６の上段はゲート電圧であるゲート−ソース間電圧ＶＧＳを示しており、図６の下段はドレイン−ソース間電圧ＶＤＳとドレイン電流ＩＤを示しており、横軸は時間である。図６の下段の図において、破線で示しているＶＰＮは図１の直流電源６の出力電圧である。 FIG. 6 is a diagram showing a waveform at the time of turn-off transient in which the semiconductor MOS transistor 2a of the upper arm transitions from the on state to the off state. Similar figures are shown, for example, in B.I. "POWER SEMICONDUCT DEVICES" by JAYANT BALIGA, p. 390, PWS PUBLISHING COMPANY, 1996. FIG. 6 shows the case where the drain current of the semiconductor MOS transistor 2a is larger than the current value IC, and shows, for example, the waveform at the representative point C in FIG. The upper part of FIG. 6 shows the gate-source voltage VGS which is the gate voltage, the lower part of FIG. 6 shows the drain-source voltage VDS and the drain current ID, and the horizontal axis shows time. In the lower part of FIG. 6, the VPN shown by the broken line is the output voltage of the DC power supply 6 of FIG.

図６において、時刻Ｔ０までは半導体ＭＯＳトランジスタ２ａは定常的なオン状態であり、半導体ＭＯＳトランジスタ２ａのゲート−ソース間にはゲートドライバー３ａによってゲート−ソース間に印加される最大の電圧であるＶＧＡが印加されている。この時、ドレイン電流ＩＤは、誘導性負荷５に流れる電流ＩＬと等しい。 In FIG. 6, the semiconductor MOS transistor 2a is in a stationary on state until time T0, and VGA is the maximum voltage applied between the gate and source of the semiconductor MOS transistor 2a by the gate driver 3a. Has been applied. At this time, the drain current ID is equal to the current IL flowing through the inductive load 5.

図６の時刻Ｔ０においてゲートドライバー３ａがターンオフ動作を開始すると、半導体ＭＯＳトランジスタ２ａのゲート−ソース間電圧ＶＧＳが減少し、時刻Ｔ１においてゲート−ソース間電圧ＶＧＳはゲートミラー電圧ＶＭと等しくなる。時刻Ｔ０から時刻Ｔ１の間では、ゲート−ソース間電圧ＶＧＳが減少するため、半導体ＭＯＳトランジスタ２ａの抵抗が大きくなりドレイン−ソース間電圧ＶＤＳは上昇するが、上昇電圧は数ボルト程度であり、ドレイン−ソース間に印加される直流電源６の出力電圧ＶＰＮが数百ボルトであることと比べると小さいので、図６ではドレイン−ソース間電圧ＶＤＳの上昇は示していない。 When the gate driver 3a starts the turn-off operation at the time T0 in FIG. 6, the gate-source voltage VGS of the semiconductor MOS transistor 2a decreases, and the gate-source voltage VGS becomes equal to the gate mirror voltage VM at the time T1. Between time T0 and time T1, the gate-source voltage VGS decreases, so the resistance of the semiconductor MOS transistor 2a increases and the drain-source voltage VDS rises, but the rising voltage is about several volts, and the drain Since the output voltage VCC of the DC power supply 6 applied between the sources is small compared to the fact that it is several hundred volts, the increase in the drain-source voltage VDS is not shown in FIG.

図６の時刻Ｔ０から時刻Ｔ１の間では、半導体ＭＯＳトランジスタ２ａに流れるドレイン電流ＩＤは誘導性負荷５に流れる電流ＩＬと等しく、さらに、半導体ＭＯＳトランジスタ２ａのチャンネル電流ＩＣＨとも等しい。図７は、半導体ＭＯＳトランジスタ２ａ、２ｂの等価回路を示す図である。図７に示す半導体ＭＯＳトランジスタ２ａ、２ｂの等価回路は、ドレイン８、ソース９およびゲート１０の３つの端子に対して、ドレイン８とソース９との間に寄生容量１１および寄生ダイオード１２を持っており、寄生容量１１は寄生ダイオード１２に並列に接続されている。ドレイン８からソース９へ流れるドレイン電流ＩＤは、チャンネル電流１３と容量電流１４との２つの電流成分からなる。チャンネル電流ＩＣＨはゲート電圧で制御される電流であり、容量電流ＩＤＳＰは主にドレイン−ソース間電圧ＶＤＳの時間変化率ｄＶＤＳ／ｄｔとドレイン−ソース間の寄生容量ＣＤＳの積である（ｄＶＤＳ／ｄｔ）ＣＤＳに等しい電流である。時刻Ｔ０から時刻Ｔ１の間ではドレイン−ソース間電圧ＶＤＳの時間変動はほぼゼロに等しいため、容量電流ＩＤＳＰはほぼゼロとなる。 Between time T0 and time T1 in FIG. 6, the drain current ID flowing through the semiconductor MOS transistor 2a is equal to the current IL flowing through the inductive load 5, and is also equal to the channel current ICH of the semiconductor MOS transistor 2a. FIG. 7 is a diagram showing an equivalent circuit of semiconductor MOS transistors 2a and 2b. The equivalent circuit of the semiconductor MOS transistors 2a and 2b shown in FIG. 7 has a parasitic capacitance 11 and a parasitic diode 12 between the drain 8 and the source 9 for the three terminals of the drain 8, the source 9 and the gate 10. The parasitic capacitance 11 is connected in parallel to the parasitic diode 12. The drain current ID flowing from the drain 8 to the source 9 consists of two current components, a channel current 13 and a capacitance current 14. The channel current ICH is a current controlled by the gate voltage, and the capacitance current IDSP is mainly the product of the time change rate dVDS / dt of the drain-source voltage VDS and the parasitic capacitance CDS between the drain and source (dVDS / dt). ) The current is equal to CDS. Since the time variation of the drain-source voltage VDS is almost zero between the time T0 and the time T1, the capacitance current IDSP is almost zero.

図６において、ドレイン−ソース間電圧ＶＤＳが上昇し始める時刻Ｔ１からドレイン−ソース間電圧ＶＤＳが一定となる時刻Ｔ２までは、ゲート−ソース間電圧ＶＧＳはほぼ一定値となりゲートミラー電圧ＶＭとなる。Ｔ１からＴ２までの期間は、ミラー期間と呼ばれている。誘導性負荷５に接続された電力変換回路１の半導体ＭＯＳトランジスタ２ａでは、ミラー期間におけるドレイン電流ＩＤは誘導性負荷５に流れる電流ＩＬと等しくなる。ミラー期間では、厳密には、ドレイン電流ＩＤはチャンネル電流ＩＣＨと容量電流ＩＤＳＰの２つの電流成分からなるが、ドレイン電流ＩＤがゼロ負荷電流よりも十分に大きいときは、ドレイン電流ＩＤはそのほとんどがチャンネル電流ＩＣＨとなる。 In FIG. 6, from the time T1 when the drain-source voltage VDS starts to rise to the time T2 when the drain-source voltage VDS becomes constant, the gate-source voltage VGS becomes a substantially constant value and becomes the gate mirror voltage VM. The period from T1 to T2 is called the mirror period. In the semiconductor MOS transistor 2a of the power conversion circuit 1 connected to the inductive load 5, the drain current ID in the mirror period is equal to the current IL flowing in the inductive load 5. Strictly speaking, during the mirror period, the drain current ID consists of two current components, the channel current ICH and the capacitive current IDSP, but when the drain current ID is sufficiently larger than the zero load current, most of the drain current ID is The channel current is ICH.

図６において、時刻Ｔ２から時刻Ｔ３では、ゲート−ソース間電圧ＶＧＳが減少し、チャンネル電流ＩＣＨが減少する。時刻Ｔ２から時刻Ｔ３では、ドレイン−ソース間電圧ＶＤＳが一定であり、ｄＶＤＳ／ｄｔがゼロとなるため容量電流ＩＤＳＰがゼロとなりドレイン電流ＩＤはチャンネル電流ＩＣＨと等しくなり、ドレイン電流ＩＤは減少する。時刻Ｔ３では、ゲート−ソース間電圧ＶＧＳがしきい値電圧ＶＴＨとなり、ドレイン電流ＩＤはゼロとなる。この時刻Ｔ２から時刻Ｔ３の期間では、半導体ＭＯＳトランジスタ２ａのドレイン電流ＩＤは減少するが、下アームの半導体ＭＯＳトランジスタ２ｂにはソースからドレインに向かって図７に示される寄生ダイオード１２に電流が流れるため、上アームと下アームの電流の和は誘導性負荷５に流れる電流ＩＬと等しくなっている。 In FIG. 6, from time T2 to time T3, the gate-source voltage VGS decreases and the channel current ICH decreases. From time T2 to time T3, the drain-source voltage VDS is constant, dVDS / dt becomes zero, so that the capacitance current IDSP becomes zero, the drain current ID becomes equal to the channel current ICH, and the drain current ID decreases. At time T3, the gate-source voltage VGS becomes the threshold voltage VTH, and the drain current ID becomes zero. During the period from time T2 to time T3, the drain current ID of the semiconductor MOS transistor 2a decreases, but a current flows through the semiconductor MOS transistor 2b of the lower arm from the source to the drain through the parasitic diode 12 shown in FIG. Therefore, the sum of the currents of the upper arm and the lower arm is equal to the current IL flowing through the inductive load 5.

図８は、図６の時刻Ｔ０から時刻Ｔ３に至る期間の半導体ＭＯＳトランジスタ２ａの電流と電圧の変化を半導体ＭＯＳトランジスタ２ａの出力特性における軌跡として示したものである。図８において、横軸はドレイン−ソース間電圧ＶＤＳ、縦軸はチャンネル電流ＩＣＨであり、ゲート電圧であるゲート−ソース間電圧ＶＧＳをパラメータとして半導体ＭＯＳトランジスタ２ａの出力特性を示している。ただし、縦軸はチャンネル電流ＩＣＨであり、容量電流ＩＤＳＰは含まれていない。半導体ＭＯＳトランジスタ２ａのドレイン−ソース間電圧ＶＤＳに対するチャンネル電流ＩＣＨの特性は、ドレイン−ソース間電圧ＶＤＳの増加とともにチャンネル電流ＩＣＨがほぼ線形に増大する線形領域と、ドレイン−ソース間電圧ＶＤＳの増加に対してチャンネル電流ＩＣＨがほぼ一定となる飽和領域に分かれる。図６に記載の時刻Ｔ０、Ｔ１、Ｔ２およびＴ３におけるドレイン−ソース間電圧ＶＤＳとドレイン電流ＩＤに対応する点を、図８に黒点で示している。図８の点Ｔ０は、ゲート電圧であるゲート−ソース間電圧ＶＧＳがＶＧＡと等しいときの出力特性の線形領域にある。Ｔ０からＴ１への遷移中は、チャンネル電流ＩＣＨは誘導性負荷５に流れる電流ＩＬと同じであり、図８の横軸と平行に移動する。図８では、点Ｔ０と点Ｔ１が判別し易いようにするため、点Ｔ０と点Ｔ１のドレイン−ソース間電圧ＶＤＳの差を点Ｔ２と点Ｔ３のドレイン−ソース間電圧ＶＤＳよりも明確に大きくしているが、実際の点Ｔ０と点Ｔ１のドレイン−ソース間電圧ＶＤＳの差は数ボルト程度である。図６の下段の図では、点Ｔ０と点Ｔ１のドレイン−ソース間電圧ＶＤＳの差は微小であるため、明確に示していない。 FIG. 8 shows changes in the current and voltage of the semiconductor MOS transistor 2a during the period from time T0 to time T3 in FIG. 6 as loci in the output characteristics of the semiconductor MOS transistor 2a. In FIG. 8, the horizontal axis represents the drain-source voltage VDS, the vertical axis represents the channel current ICH, and the output characteristics of the semiconductor MOS transistor 2a are shown with the gate-source voltage VGS, which is the gate voltage, as parameters. However, the vertical axis is the channel current ICH and does not include the capacitance current IDSP. The characteristics of the channel current ICH with respect to the drain-source voltage VDS of the semiconductor MOS transistor 2a are the linear region in which the channel current ICH increases almost linearly with the increase in the drain-source voltage VDS and the increase in the drain-source voltage VDS. On the other hand, it is divided into a saturation region where the channel current ICH is almost constant. The points corresponding to the drain-source voltage VDS and the drain current ID at the times T0, T1, T2 and T3 shown in FIG. 6 are shown by black dots in FIG. Point T0 in FIG. 8 is in the linear region of the output characteristic when the gate-source voltage VGS, which is the gate voltage, is equal to VGA. During the transition from T0 to T1, the channel current ICH is the same as the current IL flowing through the inductive load 5 and moves parallel to the horizontal axis of FIG. In FIG. 8, in order to make it easy to distinguish the points T0 and T1, the difference between the drain-source voltage VDS of the points T0 and T1 is clearly larger than the drain-source voltage VDS of the points T2 and T3. However, the difference between the actual drain-source voltage VDS at the point T0 and the point T1 is about several volts. In the lower part of FIG. 6, the difference between the drain-source voltage VDS at the point T0 and the point T1 is small, so it is not clearly shown.

図８の点Ｔ１は、ゲート電圧であるゲート−ソース間電圧ＶＧＳがゲートミラー電圧ＶＭと等しいときの出力特性の上にあり、線形領域と飽和領域の境界線上にある。Ｔ１からＴ２への遷移では、チャンネル電流ＩＣＨは誘導性負荷５に流れる電流ＩＬと等しく、ゲート−ソース間電圧ＶＧＳはゲートミラー電圧ＶＭと等しい。Ｔ２からＴ３への遷移では、チャンネル電流ＩＣＨはゼロに向かって減少するが、ドレイン−ソース間電圧ＶＤＳは直流電源６の出力電圧ＶＰＮと等しい。 The point T1 in FIG. 8 is on the output characteristic when the gate-source voltage VGS, which is the gate voltage, is equal to the gate mirror voltage VM, and is on the boundary line between the linear region and the saturation region. In the transition from T1 to T2, the channel current ICH is equal to the current IL flowing through the inductive load 5, and the gate-source voltage VGS is equal to the gate mirror voltage VM. In the transition from T2 to T3, the channel current ICH decreases toward zero, but the drain-source voltage VDS is equal to the output voltage VPN of the DC power supply 6.

次に、電力変換回路１から誘導性負荷５への出力電流が半導体ＭＯＳトランジスタ２ａの特性とスイッチング条件で定まる電流値ＩＣよりも小さい場合に、半導体ＭＯＳトランジスタ２ａのターンオフ時のゲートミラー電圧ＶＭがしきい値電圧ＶＴＨと等しくなる理由を説明する。図９は、半導体ＭＯＳトランジスタ２ａのドレイン電流ＩＤがゼロ負荷電流の近傍にあるときの、上アームの半導体ＭＯＳトランジスタ２ａがオン状態からオフ状態に遷移するターンオフ過渡時の波形を示す図である。図９は、例えば、図２の代表点Ａにおける波形を示している。図９は、図６と同様に、上段はゲート電圧であるゲート−ソース間電圧ＶＧＳを示しており、下段はドレイン−ソース間電圧ＶＤＳとドレイン電流ＩＤを示しており、横軸は時間である。図９の下段の図において、破線で示しているＶＰＮは図１の直流電源６の出力電圧である。 Next, when the output current from the power conversion circuit 1 to the inductive load 5 is smaller than the current value IC determined by the characteristics of the semiconductor MOS transistor 2a and the switching conditions, the gate mirror voltage VM at the turn-off of the semiconductor MOS transistor 2a is increased. The reason why it becomes equal to the threshold voltage VTH will be described. FIG. 9 is a diagram showing a waveform at the time of turn-off transient in which the semiconductor MOS transistor 2a of the upper arm transitions from the on state to the off state when the drain current ID of the semiconductor MOS transistor 2a is in the vicinity of the zero load current. FIG. 9 shows, for example, the waveform at the representative point A in FIG. In FIG. 9, as in FIG. 6, the upper row shows the gate-source voltage VGS which is the gate voltage, the lower row shows the drain-source voltage VDS and the drain current ID, and the horizontal axis shows time. .. In the lower part of FIG. 9, the VPN shown by the broken line is the output voltage of the DC power supply 6 of FIG.

図９の時刻Ｔ０までは、半導体ＭＯＳトランジスタ２ａは定常的なオン状態であり、ゲート−ソース間にはゲートドライバー３ａによってゲート−ソース間へ印加する最大電圧であるＶＧＡが印加されている。ドレイン電流ＩＤは、誘導性負荷５に流れる電流ＩＬと等しい電流となる。図９の時刻Ｔ０までと図６の時刻Ｔ０までを比べると、図９のＩＬが図６のＩＬに比べて非常に小さくなっていること以外は、同じである。 Until the time T0 in FIG. 9, the semiconductor MOS transistor 2a is in a steady on state, and VGA, which is the maximum voltage applied between the gate and the source, is applied between the gate and the source by the gate driver 3a. The drain current ID is a current equal to the current IL flowing through the inductive load 5. Comparing the time up to the time T0 in FIG. 9 and the time up to the time T0 in FIG. 6, they are the same except that the IL in FIG. 9 is much smaller than the IL in FIG.

図９の時刻Ｔ０においてゲートドライバー３ａがターンオフ動作を開始すると、半導体ＭＯＳトランジスタ２ａのゲート−ソース間電圧ＶＧＳがゲートミラー電圧ＶＭまで減少し、時刻Ｔ１においてゲート−ソース間電圧ＶＧＳはゲートミラー電圧ＶＭと等しくなる。時刻Ｔ０から時刻Ｔ１の間では、ゲート−ソース間電圧ＶＧＳが減少するため、半導体ＭＯＳトランジスタ２ａの抵抗が大きくなりドレイン−ソース間電圧ＶＤＳは上昇するが、上昇電圧は数ボルト程度であり、ドレイン−ソース間に印加される直流電源６の出力電圧ＶＰＮが数百ボルトであることと比べると小さいので、図９ではＶＤＳの上昇は示していない。図９の時刻Ｔ０から時刻Ｔ１の間では、半導体ＭＯＳトランジスタ２ａに流れるドレイン電流ＩＤは、誘導性負荷５に流れる電流ＩＬと等しく、さらに、半導体ＭＯＳトランジスタ２ａのチャンネル電流ＩＣＨとも等しい。 When the gate driver 3a starts the turn-off operation at the time T0 in FIG. 9, the gate-source voltage VGS of the semiconductor MOS transistor 2a decreases to the gate mirror voltage VM, and the gate-source voltage VGS becomes the gate mirror voltage VM at the time T1. Is equal to. Between time T0 and time T1, the gate-source voltage VGS decreases, so the resistance of the semiconductor MOS transistor 2a increases and the drain-source voltage VDS rises, but the rising voltage is about several volts, and the drain Since the output voltage VCC of the DC power supply 6 applied between the sources is small compared to several hundred volts, the increase in VDS is not shown in FIG. Between time T0 and time T1 in FIG. 9, the drain current ID flowing through the semiconductor MOS transistor 2a is equal to the current IL flowing through the inductive load 5, and is also equal to the channel current ICH of the semiconductor MOS transistor 2a.

図９の時刻Ｔ１から時刻Ｔ２のミラー期間では、誘導性負荷５に流れる電流ＩＬが小さいため、ドレイン電流ＩＤは容量電流ＩＤＳＰと等しくなり、チャンネル電流ＩＣＨが流れない。そのため、ゲートミラー電圧ＶＭはしきい値電圧ＶＴＨと等しくなる。つまり、誘導性負荷５に接続された電力変換回路１の半導体ＭＯＳトランジスタ２ａのドレイン電流ＩＤがゼロ負荷電流の近傍にあるときは、半導体ＭＯＳトランジスタ２ａのターンオフ時のゲートミラー電圧ＶＭはしきい値電圧ＶＴＨと等しくなる。よって、誘導性負荷５に流れる電流ＩＬが小さく、時刻Ｔ１から時刻Ｔ２のミラー期間においてＩＤＳＰ＝（ｄＶＤＳ／ｄｔ）ＣＤＳ＝ＩＬの条件が満たされているときは、チャンネル電流ＩＣＨはゼロであり、半導体ＭＯＳトランジスタ２ａのターンオフ時のゲートミラー電圧ＶＭはしきい値電圧ＶＴＨと等しくなる。このときに誘導性負荷５に流れる電流ＩＬが、図２の下段および図３の下段で示した電流値ＩＣである。 During the mirror period from time T1 to time T2 in FIG. 9, since the current IL flowing through the inductive load 5 is small, the drain current ID becomes equal to the capacitance current IDSP, and the channel current ICH does not flow. Therefore, the gate mirror voltage VM becomes equal to the threshold voltage VTH. That is, when the drain current ID of the semiconductor MOS transistor 2a of the power conversion circuit 1 connected to the inductive load 5 is near the zero load current, the gate mirror voltage VM at the turn-off of the semiconductor MOS transistor 2a is a threshold value. Equal to voltage VTH. Therefore, when the current IL flowing through the inductive load 5 is small and the condition of IDSP = (dVDS / dt) CDS = IL is satisfied in the mirror period from time T1 to time T2, the channel current ICH is zero. The gate mirror voltage VM at turn-off of the semiconductor MOS transistor 2a becomes equal to the threshold voltage VTH. The current IL flowing through the inductive load 5 at this time is the current value IC shown in the lower part of FIG. 2 and the lower part of FIG.

図１０は、図９の時刻Ｔ０から時刻Ｔ３に至る期間の半導体ＭＯＳトランジスタ２ａの電流と電圧の変化を半導体ＭＯＳトランジスタ２ａの出力特性における軌跡として示したものである。図１０では、図８と同様に、横軸はドレイン−ソース間電圧ＶＤＳ、縦軸はチャンネル電流ＩＣＨであり、ゲート電圧であるゲート−ソース間電圧ＶＧＳをパラメータとして半導体ＭＯＳトランジスタ２ａの出力特性を示している。ただし、縦軸はチャンネル電流ＩＣＨであり、容量電流ＩＤＳＰは含まれていない。図１０の点Ｔ１から点Ｔ２のミラー期間では、チャンネル電流ＩＣＨがゼロであり、ＩＤＳＰ＝（ｄＶＤＳ／ｄｔ）ＣＤＳ＝ＩＬ＝ＩＣの条件が満たされており、ゲートミラー電圧ＶＭがしきい値電圧ＶＴＨと等しくなる。 FIG. 10 shows changes in the current and voltage of the semiconductor MOS transistor 2a during the period from time T0 to time T3 in FIG. 9 as loci in the output characteristics of the semiconductor MOS transistor 2a. In FIG. 10, similarly to FIG. 8, the horizontal axis is the drain-source voltage VDS, the vertical axis is the channel current ICH, and the output characteristics of the semiconductor MOS transistor 2a are set with the gate-source voltage VGS, which is the gate voltage, as parameters. Shown. However, the vertical axis is the channel current ICH and does not include the capacitance current IDSP. In the mirror period from point T1 to point T2 in FIG. 10, the channel current ICH is zero, the condition of IDSP = (dVDS / dt) CDS = IL = IC is satisfied, and the gate mirror voltage VM is the threshold voltage. Equal to VTH.

図１に示す電力変換回路１のスイッチング速度制御回路４ａは、半導体ＭＯＳトランジスタ２ａのターンオフ時のゲート電圧であるゲート−ソース間電圧ＶＧＳからゲートミラー電圧ＶＭを検出し、スイッチング速度制御回路４ｂは、半導体ＭＯＳトランジスタ２ｂのターンオフ時のゲート電圧であるゲート−ソース間電圧ＶＧＳからゲートミラー電圧ＶＭを検出する。スイッチング速度制御回路４ａとスイッチング速度制御回路４ｂの動作は同一なので、以下に、スイッチング速度制御回路４ａの動作について説明する。図１１は、スイッチング速度制御回路４ａにおいてゲート−ソース間電圧ＶＧＳからゲートミラー電圧ＶＭを検出する方法を説明するための図である。図１１は、電力変換回路１の上アームの半導体ＭＯＳトランジスタ２ａがオン状態からオフ状態に遷移するターンオフ過渡時のゲート−ソース間電圧ＶＧＳを示す図である。図１１は、半導体ＭＯＳトランジスタ２ａのドレイン電流ＩＤがゼロ負荷電流よりも大きいときについて示しており、例えば、図２の代表点Ｃにおける波形を示している。ゲート−ソース間電圧ＶＧＳの最大値は、ゲートドライバー３ａによってゲート−ソース間に印加される最大の電圧であるＶＧＡである。ゲート−ソース間電圧ＶＧＳの最小値は、ＶＧＯである。 The switching speed control circuit 4a of the power conversion circuit 1 shown in FIG. 1 detects the gate mirror voltage VM from the gate-source voltage VGS, which is the gate voltage at the time of turn-off of the semiconductor MOS transistor 2a, and the switching speed control circuit 4b is a switching speed control circuit 4b. The gate mirror voltage VM is detected from the gate-source voltage VGS, which is the gate voltage at the time of turn-off of the semiconductor MOS transistor 2b. Since the operations of the switching speed control circuit 4a and the switching speed control circuit 4b are the same, the operation of the switching speed control circuit 4a will be described below. FIG. 11 is a diagram for explaining a method of detecting the gate mirror voltage VM from the gate-source voltage VGS in the switching speed control circuit 4a. FIG. 11 is a diagram showing a gate-source voltage VGS at the time of turn-off transient in which the semiconductor MOS transistor 2a of the upper arm of the power conversion circuit 1 transitions from the on state to the off state. FIG. 11 shows the case where the drain current ID of the semiconductor MOS transistor 2a is larger than the zero load current, and shows, for example, the waveform at the representative point C in FIG. The maximum value of the gate-source voltage VGA is VGA, which is the maximum voltage applied between the gate and source by the gate driver 3a. The minimum value of the gate-source voltage VGS is VGO.

スイッチング速度制御回路４ａは、一定の時間間隔で半導体ＭＯＳトランジスタ２ａのゲート−ソース間電圧ＶＧＳを測定する。測定する時間の間隔は、ゲートミラー電圧ＶＭが検出できる十分に短い間隔に設定する。図１１では、時刻ｔ４、ｔ５およびｔ６がミラー期間に含まれている。ミラー期間ではゲート−ソース間電圧ＶＧＳの時間変化が少ないため、図１１に示す例では、時刻ｔ４でのゲート−ソース間電圧ＶＧＳであるＶＧＳ（ｔ４）と時刻ｔ５でのゲート−ソース間電圧ＶＧＳであるＶＧＳ（ｔ５）の差の絶対値と、時刻ｔ５での電圧ＶＧＳ（ｔ５）と時刻ｔ６での電圧ＶＧＳ（ｔ６）の差の絶対値とが、ともに予め設定した基準値ＭＴＨより小さいときは、ｔ４、ｔ５およびｔ６がミラー期間に含まれていると判定され、例えば時間的に中間にある時刻ｔ５におけるＶＧＳ（ｔ５）の値をゲートミラー電圧ＶＭとする。基準値ＭＴＨは、例えば、実際のゲート−ソース間電圧ＶＧＳを測定して、ミラー期間を検出できる値に設定する。図１１では、時刻ｔ２以前および時刻ｔ１０以後においてもゲート−ソース間電圧ＶＧＳの時間変動が基準値ＭＴＨよりも小さくなるが、ゲート−ソース間電圧ＶＧＳがＶＧＡまたはＶＧＯと等しい場合は、ゲートミラー電圧ＶＭとしては検出しない。以上の方法により、半導体ＭＯＳトランジスタ２ａのターンオフ時のゲート電圧であるゲート−ソース間電圧ＶＧＳからゲートミラー電圧ＶＭを検出することができる。 The switching speed control circuit 4a measures the gate-source voltage VGS of the semiconductor MOS transistor 2a at regular time intervals. The measurement time interval is set to a sufficiently short interval that the gate mirror voltage VM can be detected. In FIG. 11, times t4, t5 and t6 are included in the mirror period. Since the time change of the gate-source voltage VGS is small during the mirror period, in the example shown in FIG. 11, the gate-source voltage VGS at time t4 and the gate-source voltage VGS at time t5. When the absolute value of the difference between VGS (t5) and the absolute value of the difference between the voltage VGS (t5) at time t5 and the voltage VGS (t6) at time t6 are both smaller than the preset reference value MTH. Determines that t4, t5, and t6 are included in the mirror period. For example, the value of VGS (t5) at time t5, which is in the middle of time, is defined as the gate mirror voltage VM. The reference value MTH is set to a value at which the mirror period can be detected by measuring the actual gate-source voltage VGS, for example. In FIG. 11, the time variation of the gate-source voltage VGS is smaller than the reference value MTH even before and after time t2, but when the gate-source voltage VGS is equal to VGA or VGO, the gate mirror voltage. Not detected as VM. By the above method, the gate mirror voltage VM can be detected from the gate-source voltage VGS, which is the gate voltage at the time of turn-off of the semiconductor MOS transistor 2a.

上記の方法で検出したゲートミラー電圧ＶＭが半導体ＭＯＳトランジスタ２ａのしきい値電圧ＶＴＨと等しくなったとき、すなわち、図２の上段に示す代表点ＡまたはＤのようなゲートミラー電圧ＶＭが検出されたときは、誘導性負荷５への出力電流ＩＬがＩＣよりも小さいと判断し、図１のスイッチング速度制御回路４ａからゲートドライバー３ａへスイッチング速度を予め定められた速度よりも遅くする信号を送信する。 When the gate mirror voltage VM detected by the above method becomes equal to the threshold voltage VTH of the semiconductor MOS transistor 2a, that is, the gate mirror voltage VM such as the representative points A or D shown in the upper part of FIG. 2 is detected. In this case, it is determined that the output current IL to the inductive load 5 is smaller than that of the IC, and a signal for slowing the switching speed to the gate driver 3a is transmitted from the switching speed control circuit 4a in FIG. 1 to the gate driver 3a. do.

図１２は、スイッチング速度制御回路４ａの出力信号を説明するための図である。図１２の上段は、スイッチング速度制御回路４ａの出力信号を示しており、「ＯＮ」は、ゲートドライバー３ａへスイッチング速度を予め定められた速度よりも遅くする信号を出力していることを示している。「ＯＦＦ」は、ゲートドライバー３ａへスイッチング速度を予め定められた速度よりも遅くする信号を出力していないことを示している。図１２の中段はスイッチング速度制御回路４ａによって検出された半導体ＭＯＳトランジスタ２ａのゲートミラー電圧ＶＭを示しており、図１２の下段は電力変換回路１の出力電流である誘導性負荷５に流れる電流ＩＬを示している。図１２では、誘導性負荷５への出力電流ＩＬがゼロに近い部分のみを示している。図１２に示した黒点は説明のために示した代表点であり、ゲートミラー電圧ＶＭを検出するタイミングあるいはスイッチング速度制御回路４ａから信号を送信するタイミングを示すものではない。ゲートミラー電圧ＶＭの検出およびスイッチング速度制御回路４ａからゲートドライバー３ａへの信号の送信は、電力変換回路１のノイズを低減するために十分に細かい頻度で行われるものとする。 FIG. 12 is a diagram for explaining an output signal of the switching speed control circuit 4a. The upper part of FIG. 12 shows the output signal of the switching speed control circuit 4a, and “ON” indicates that a signal for slowing the switching speed to a predetermined speed is output to the gate driver 3a. There is. “OFF” indicates that no signal is output to the gate driver 3a to make the switching speed slower than a predetermined speed. The middle part of FIG. 12 shows the gate mirror voltage VM of the semiconductor MOS transistor 2a detected by the switching speed control circuit 4a, and the lower part of FIG. 12 shows the current IL flowing through the inductive load 5 which is the output current of the power conversion circuit 1. Is shown. FIG. 12 shows only the portion where the output current IL to the inductive load 5 is close to zero. The black dots shown in FIG. 12 are representative points shown for explanation, and do not indicate the timing of detecting the gate mirror voltage VM or the timing of transmitting a signal from the switching speed control circuit 4a. The detection of the gate mirror voltage VM and the transmission of the signal from the switching speed control circuit 4a to the gate driver 3a shall be performed at a sufficiently fine frequency in order to reduce the noise of the power conversion circuit 1.

以下に、図１２の各代表点における動作について説明する。代表点ＡおよびＪでは、誘導性負荷５への出力電流ＩＬがＩＣよりも大きいため、ゲートミラー電圧ＶＭがしきい値電圧ＶＴＨより大きい。そのため、スイッチング速度制御回路４ａからゲートドライバー３ａへは「ＯＦＦ」が出力され、スイッチング速度は予め定められた速度となる。 The operation at each representative point in FIG. 12 will be described below. At the representative points A and J, the gate mirror voltage VM is larger than the threshold voltage VTH because the output current IL to the inductive load 5 is larger than the IC. Therefore, "OFF" is output from the switching speed control circuit 4a to the gate driver 3a, and the switching speed becomes a predetermined speed.

代表点Ｂでは、誘導性負荷５への出力電流ＩＬがゼロからＩＣまでの間にあるため、ゲートミラー電圧ＶＭがしきい値電圧ＶＴＨと等しくなる。そのため、スイッチング速度制御回路４ａからゲートドライバー３ａへは「ＯＮ」が送信される。ゲートドライバー３ａはスイッチング速度制御回路４ａからの「ＯＮ」の信号を受信し、半導体ＭＯＳトランジスタ２ａのターンオンのスイッチング速度を予め定められた速度よりも遅くする。代表点Ｃ、Ｄ、Ｇ、ＨおよびＩについても同様の動作を行う。これにより、誘導性負荷５への出力電流ＩＬがゼロ近傍にあるときに半導体ＭＯＳトランジスタ２ａのターンオンのスイッチング速度が予め定められた速度よりも遅くなり、電力変換回路１のノイズが低減される。また、誘導性負荷５への出力電流ＩＬがゼロ近傍にあるときだけスイッチング速度を予め定められた速度よりも遅くしているので、スイッチング損失の増大を抑制することができる。さらに、ゼロ近傍にある誘導性負荷５への出力電流ＩＬがしきい値以下にあるかを測定するのではなく、ゲートミラー電圧ＶＭがしきい値電圧ＶＴＨと等しいかどうかを検出しているので、ノイズに強い検出が可能であり、電力変換回路１のノイズの低減を正確に行うことができる。 At the representative point B, since the output current IL to the inductive load 5 is between zero and the IC, the gate mirror voltage VM becomes equal to the threshold voltage VTH. Therefore, "ON" is transmitted from the switching speed control circuit 4a to the gate driver 3a. The gate driver 3a receives the "ON" signal from the switching speed control circuit 4a, and makes the turn-on switching speed of the semiconductor MOS transistor 2a slower than a predetermined speed. The same operation is performed for the representative points C, D, G, H and I. As a result, when the output current IL to the inductive load 5 is near zero, the turn-on switching speed of the semiconductor MOS transistor 2a becomes slower than a predetermined speed, and the noise of the power conversion circuit 1 is reduced. Further, since the switching speed is made slower than the predetermined speed only when the output current IL to the inductive load 5 is near zero, an increase in switching loss can be suppressed. Furthermore, since it is not measuring whether the output current IL to the inductive load 5 near zero is below the threshold value, it is detecting whether the gate mirror voltage VM is equal to the threshold voltage VTH. , Noise-resistant detection is possible, and the noise of the power conversion circuit 1 can be accurately reduced.

代表点ＥおよびＦにおいては、半導体ＭＯＳトランジスタ２ａのソースからドレインへ電流が流れているため、スイッチング時にドレイン−ソース間電圧ＶＤＳの変動がなく、ミラー期間が存在しない。そのため、スイッチング速度制御回路４ａからゲートドライバー３ａへは「ＯＦＦ」が送信され、半導体ＭＯＳトランジスタ２ａのスイッチング速度は予め定められた速度となる。しかし、スイッチング時のドレイン−ソース間電圧ＶＤＳに変動がないので、電力変換回路１のノイズに影響を与えない。 At the representative points E and F, since the current flows from the source to the drain of the semiconductor MOS transistor 2a, there is no fluctuation in the drain-source voltage VDS during switching, and there is no mirror period. Therefore, "OFF" is transmitted from the switching speed control circuit 4a to the gate driver 3a, and the switching speed of the semiconductor MOS transistor 2a becomes a predetermined speed. However, since the drain-source voltage VDS at the time of switching does not fluctuate, it does not affect the noise of the power conversion circuit 1.

なお、実施の形態１においては半導体トランジスタを半導体ＭＯＳトランジスタとしたが、ゲート電圧によって駆動される半導体トランジスタであればどのようなものでも構わない。また、電力変換回路をハーフブリッジ回路としたが、スイッチング動作を行うインバータ回路あるいはコンバータ回路であってもよい。例えば、インバータ回路から誘導性負荷への出力電流はモータ電流となり、コンバータ回路から誘導性負荷への出力電流はリアクトル電流となる。 In the first embodiment, the semiconductor transistor is a semiconductor MOS transistor, but any semiconductor transistor driven by the gate voltage may be used. Further, although the power conversion circuit is a half-bridge circuit, it may be an inverter circuit or a converter circuit that performs a switching operation. For example, the output current from the inverter circuit to the inductive load is the motor current, and the output current from the converter circuit to the inductive load is the reactor current.

以上のように、本実施の形態１による電力変換回路１は、誘導性負荷５に接続され、ゲート電圧ＶＧＳによって駆動される半導体トランジスタである半導体ＭＯＳトランジスタ２ａと、半導体トランジスタである半導体ＭＯＳトランジスタ２ａのターンオフ時のゲート電圧ＶＧＳから検出したゲートミラー電圧ＶＭの値に基づいてスイッチング速度を予め定められた速度よりも遅くする信号を送信するスイッチング速度制御回路４ａと、半導体トランジスタである半導体ＭＯＳトランジスタ２ａを駆動するとともにスイッチング速度制御回路４ａからスイッチング速度を予め定められた速度よりも遅くする信号を受信したときに半導体トランジスタである半導体ＭＯＳトランジスタ２ａのターンオンのスイッチング速度を予め定められた速度よりも遅くするゲートドライバー３ａとを備えているので、電力変換回路１のノイズの低減を正確に行うことができる。 As described above, the power conversion circuit 1 according to the first embodiment is connected to the inductive load 5 and is a semiconductor transistor 2a which is a semiconductor transistor driven by a gate voltage VGS and a semiconductor MOS transistor 2a which is a semiconductor transistor. A switching speed control circuit 4a that transmits a signal that makes the switching speed slower than a predetermined speed based on the value of the gate mirror voltage VM detected from the gate voltage VGS at the time of turn-off, and a semiconductor MOS transistor 2a that is a semiconductor transistor. The turn-on switching speed of the semiconductor MOS transistor 2a, which is a semiconductor transistor, is slower than the predetermined speed when a signal is received from the switching speed control circuit 4a to make the switching speed slower than the predetermined speed. Since the gate driver 3a is provided, the noise of the power conversion circuit 1 can be accurately reduced.

実施の形態２．
実施の形態２による電力変換回路の構成は図１に示した実施の形態１による電力変換回路１と同じであるが、スイッチング速度制御回路４ａ、４ｂの動作が異なる。スイッチング速度制御回路４ａとスイッチング速度制御回路４ｂの機能は同一なので、以下に、スイッチング速度制御回路４ａの動作について説明する。実施の形態１によるスイッチング速度制御回路４ａは、図１２の代表点Ｂ、Ｃ、Ｄ、Ｇ、ＨおよびＩにおいて、「ゲートミラー電圧ＶＭがしきい値電圧ＶＴＨと等しい」ことを検出して、スイッチング速度制御回路４ａからゲートドライバー３ａへスイッチング速度を予め定められた速度よりも遅くする信号が送信されていた。 Embodiment 2.
The configuration of the power conversion circuit according to the second embodiment is the same as that of the power conversion circuit 1 according to the first embodiment shown in FIG. 1, but the operations of the switching speed control circuits 4a and 4b are different. Since the functions of the switching speed control circuit 4a and the switching speed control circuit 4b are the same, the operation of the switching speed control circuit 4a will be described below. The switching speed control circuit 4a according to the first embodiment detects that "the gate mirror voltage VM is equal to the threshold voltage VTH" at the representative points B, C, D, G, H and I of FIG. A signal for slowing the switching speed to a predetermined speed has been transmitted from the switching speed control circuit 4a to the gate driver 3a.

図１２において、誘導性負荷５への出力電流ＩＬがゼロからＩＣまでの間にある代表点ＢからＤの期間と代表点ＧからＩの区間では、ゲートミラー電圧ＶＭが時間的に変動していない。実施の形態２によるスイッチング速度制御回路４ａでは、ゲートミラー電圧ＶＭの時間変動を算出し、ゲートミラー電圧ＶＭの時間変動が無いこと、あるいは、ゲートミラー電圧ＶＭの時間変動が予め設定したしきい値以下であることを検出して、ゲートドライバー３ａへスイッチング速度を予め定められた速度よりも遅くする信号を送信する。しきい値電圧ＶＴＨは一般的に温度により変動するが、この方法によればゲートミラー電圧ＶＭとしきい値電圧ＶＴＨとの比較が不要となるので、温度に依存することなく高精度にスイッチング速度の制御を行うことができる。 In FIG. 12, the gate mirror voltage VM fluctuates with time in the period from the representative points B to D and the section from the representative points G to I where the output current IL to the inductive load 5 is between zero and IC. No. In the switching speed control circuit 4a according to the second embodiment, the time variation of the gate mirror voltage VM is calculated, and there is no time variation of the gate mirror voltage VM, or the time variation of the gate mirror voltage VM is a preset threshold value. When the following is detected, a signal for slowing the switching speed to a predetermined speed is transmitted to the gate driver 3a. The threshold voltage VTH generally fluctuates depending on the temperature, but this method eliminates the need to compare the gate mirror voltage VM with the threshold voltage VTH, so that the switching speed can be accurately adjusted without depending on the temperature. Control can be performed.

以上のように、本実施の形態２による電力変換回路１は、スイッチング速度制御回路４ａ、４ｂがゲートミラー電圧ＶＭの時間変動に基づいてターンオンのスイッチング速度を予め定められた速度よりも遅くする信号を送信するので、実施の形態１による電力変換回路１と同様の効果を得られるとともに、温度に依存することなく高精度にスイッチング速度の制御を行うことができる。 As described above, in the power conversion circuit 1 according to the second embodiment, the signals that the switching speed control circuits 4a and 4b make the turn-on switching speed slower than the predetermined speed based on the time fluctuation of the gate mirror voltage VM. Is transmitted, the same effect as that of the power conversion circuit 1 according to the first embodiment can be obtained, and the switching speed can be controlled with high accuracy without depending on the temperature.

実施の形態３．
実施の形態３による電力変換回路の構成は図１に示した実施の形態１による電力変換回路１と同じであるが、半導体トランジスタである半導体ＭＯＳトランジスタ２ａ、２ｂにワイドギャップ半導体材料を主材料としたものを用いる。ワイドギャップ半導体材料を主材料とした半導体トランジスタは、耐圧を保持する耐圧保持層のドーパント濃度を高くすることができるため、ドレイン−ソース間の寄生容量ＣＤＳが大きくなる。これにより、ゼロ負荷電流の近傍期間においてＩＤＳＰ＝（ｄＶＤＳ／ｄｔ）ＣＤＳ＝ＩＬ＝ＩＣの条件が満たされる電流値ＩＣの大きさが大きくなる。図１２においては、図１２の下段に示された図のＩＣの大きさが大きくなり、結果として図１２の中段に示された図においてゲートミラー電圧ＶＭがしきい値電圧ＶＴＨと等しくなる期間が長くなるため、図１２の上段のスイッチング速度制御回路４ａからの出力信号が「ＯＮ」になる期間を長くすることができる。 Embodiment 3.
The configuration of the power conversion circuit according to the third embodiment is the same as that of the power conversion circuit 1 according to the first embodiment shown in FIG. 1, but the semiconductor MOS transistors 2a and 2b, which are semiconductor transistors, are mainly made of a wide-gap semiconductor material. Use the one that has been used. In a semiconductor transistor whose main material is a wide-gap semiconductor material, the dopant concentration of the withstand voltage holding layer that holds the withstand voltage can be increased, so that the parasitic capacitance CDS between the drain and the source becomes large. As a result, the size of the current value IC that satisfies the condition of IDSP = (dVDS / dt) CDS = IL = IC increases in the vicinity of the zero load current. In FIG. 12, the size of the IC in the figure shown in the lower part of FIG. 12 becomes larger, and as a result, the period during which the gate mirror voltage VM becomes equal to the threshold voltage VTH in the figure shown in the middle part of FIG. 12 is Since the length is long, the period during which the output signal from the switching speed control circuit 4a in the upper part of FIG. 12 is "ON" can be lengthened.

以上のように、本実施の形態３による電力変換回路１は、半導体トランジスタである半導体ＭＯＳトランジスタ２ａ、２ｂはワイドギャップ半導体材料を主材料としているので、実施の形態１による効果が得られるとともに、よりノイズ低減効果が大きな電力変換回路を得ることができる。 As described above, in the power conversion circuit 1 according to the third embodiment, since the semiconductor MOS transistors 2a and 2b, which are semiconductor transistors, are mainly made of a wide-gap semiconductor material, the effects according to the first embodiment can be obtained. A power conversion circuit having a larger noise reduction effect can be obtained.

本願は、様々な例示的な実施の形態が記載されているが、１つまたは複数の実施の形態に記載された様々な特徴、態様、および機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
したがって、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。 Although the present application describes various exemplary embodiments, the various features, embodiments, and functions described in one or more embodiments are limited to the application of the particular embodiment. Rather, it can be applied to embodiments alone or in various combinations.
Therefore, innumerable variations not illustrated are envisioned within the scope of the techniques disclosed in the present application. For example, it is assumed that at least one component is modified, added or omitted, and further, at least one component is extracted and combined with the components of other embodiments.

１電力変換回路、２ａ、２ｂ半導体ＭＯＳトランジスタ、３ａ、３ｂゲートドライバー、４ａ、４ｂスイッチング速度制御回路、５誘導性負荷、６直流電源、７平滑コンデンサ、８ドレイン、９ソース、１０ゲート、１１寄生容量、１２寄生ダイオード、１３チャンネル電流、１４容量電流。 1 Power conversion circuit, 2a, 2b semiconductor MOS transistor, 3a, 3b gate driver, 4a, 4b switching speed control circuit, 5 inductive load, 6 DC power supply, 7 smoothing capacitor, 8 drain, 9 source, 10 gate, 11 parasitic Capacities, 12 parasitic diodes, 13 channel currents, 14 capacitance currents.

本願に開示される電力変換回路は、ゲート電圧により駆動される半導体トランジスタと、半導体トランジスタのターンオフ時のゲート電圧から検出したゲートミラー電圧の値に基づいてスイッチング速度を予め定められた速度よりも遅くする信号を送信するスイッチング速度制御回路と、半導体トランジスタを駆動するとともにスイッチング速度制御回路からスイッチング速度を予め定められた速度よりも遅くする信号を受信したときに半導体トランジスタのターンオンのスイッチング速度を予め定められた速度よりも遅くするゲートドライバーとを備え、スイッチング速度制御回路はゲートミラー電圧が半導体トランジスタのしきい値電圧と等しいときにスイッチング速度を予め定められた速度よりも遅くする信号を送信することを特徴とする。 The power conversion circuit disclosed in the present application has a switching speed slower than a predetermined speed based on the value of the gate mirror voltage detected from the gate voltage at the turn-off of the semiconductor transistor and the semiconductor transistor driven by the gate voltage. The turn-on switching speed of the semiconductor transistor is predetermined when a signal for driving the semiconductor transistor and slowing the switching speed to a speed lower than a predetermined speed is received from the switching speed control circuit that transmits the signal to be used. Equipped with a gate driver that slows down the speed, the switching speed control circuit sends a signal that slows the switching speed slower than the predetermined speed when the gate mirror voltage is equal to the threshold voltage of the semiconductor transistor. It is characterized by.

本願に開示される電力変換装置は、半導体トランジスタのターンオフ時のゲート電圧から検出したゲートミラー電圧の値に基づいてスイッチング速度を予め定められた速度よりも遅くする信号を送信するスイッチング速度制御回路と、スイッチング速度制御回路からスイッチング速度を予め定められた速度よりも遅くする信号を受信したときに半導体トランジスタのターンオンのスイッチング速度を予め定められた速度よりも遅くするゲートドライバーとを備え、スイッチング速度制御回路はゲートミラー電圧が半導体トランジスタのしきい値電圧と等しいときにスイッチング速度を予め定められた速度よりも遅くする信号を送信するので、ノイズが増大するゼロ負荷電流の近傍期間を高精度に検出でき、電力変換回路のノイズの低減を正確に行うことができる。

The power conversion device disclosed in the present application includes a switching speed control circuit that transmits a signal that makes the switching speed slower than a predetermined speed based on the value of the gate mirror voltage detected from the gate voltage at the turn-off of the semiconductor transistor. , A gate driver that slows down the turn-on switching speed of the semiconductor transistor when receiving a signal from the switching speed control circuit that makes the switching speed slower than the predetermined speed, and controls the switching speed. The circuit sends a signal that slows the switching speed below a predetermined speed when the gate mirror voltage is equal to the threshold voltage of the semiconductor transistor, so it can accurately detect the period near zero load current where noise increases. It is possible to accurately reduce the noise of the power conversion circuit.

Claims

A power conversion circuit connected to an inductive load
Semiconductor transistors driven by gate voltage and
A switching speed control circuit that transmits a signal that makes the switching speed slower than a predetermined speed based on the value of the gate mirror voltage detected from the gate voltage at the time of turn-off of the semiconductor transistor.
A gate that drives the semiconductor transistor and slows the turn-on switching speed of the semiconductor transistor to a speed lower than a predetermined speed when a signal is received from the switching speed control circuit to make the switching speed slower than a predetermined speed. A power conversion circuit characterized by having a driver.

The first aspect of claim 1, wherein the switching speed control circuit transmits a signal that makes the switching speed slower than a predetermined speed when the gate mirror voltage is equal to the threshold voltage of the semiconductor transistor. Power conversion circuit.

The power conversion circuit according to claim 1, wherein the switching speed control circuit transmits a signal that makes the switching speed slower than a predetermined speed based on the time fluctuation of the gate mirror voltage.

The power conversion circuit according to claim 3, wherein the switching speed control circuit transmits a signal that makes the switching speed slower than a predetermined speed when the gate mirror voltage does not fluctuate with time.

The power conversion circuit according to claim 1, wherein the semiconductor transistor uses a wide-gap semiconductor material as a main material.