JP2021145165A - Semiconductor device - Google Patents

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Abstract

To drive a switching element at high speed.SOLUTION: First and second variable voltage sources (110H and 110L) are provided beforehand with respect to first and second transistors (TrH and TrL) constituting a half bridge circuit. The first variable voltage source comprises a voltage generation unit (112H) that outputs a rectangle waveform voltage (VPLS_H) for alternately turning on/off the first transistor. The first variable voltage source generates a driving voltage (VO_H) formed by superimposing a voltage component on the rectangle waveform voltage in accordance with the change of the rectangle waveform voltage when switching the first transistor by supplying the rectangle waveform voltage between a gate and a source of the first transistor, and the first variable voltage source supplies the driving voltage to between the gate and the source of the first transistor. The same is applied to the second variable voltage source and the second transistor.SELECTED DRAWING: Figure 11

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

ハーフブリッジ回路などにおいて、スイッチング素子の駆動の高速化が求められることも多い。 In a half-bridge circuit or the like, it is often required to increase the speed of driving a switching element.

特表2007−501544号公報Japanese Patent Application Laid-Open No. 2007-501544

スイッチング素子を高速に駆動するための提案が幾つかなされているが、高速駆動用の技術には改善の余地がある。 Although some proposals have been made for driving switching elements at high speed, there is room for improvement in the technology for high-speed driving.

本発明は、スイッチング素子の高速駆動に寄与する半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device that contributes to high-speed driving of a switching element.

本発明に係る半導体装置は、第1電極、第2電極及び制御電極を有し、前記制御電極及び前記第2電極間の電圧に応じて、前記第1電極及び前記第2電極間がオン状態又はオフ状態に制御されるスイッチング素子と、前記スイッチング素子の前記制御電極及び前記第2電極間に可変の電圧を供給する可変電圧源と、を備え、前記可変電圧源は、前記スイッチング素子を交互にオン状態又はオフ状態とするための矩形波状の電圧を出力する電圧発生部を有し、前記矩形波状の電圧を前記制御電極及び前記第2電極間に供給することで前記スイッチング素子をスイッチングする際、前記矩形波状の電圧の変化に応じた電圧成分を前記矩形波状の電圧に重畳した駆動電圧を生成し、前記駆動電圧を前記制御電極及び前記第2電極間に供給する構成(第1の構成)である。 The semiconductor device according to the present invention has a first electrode, a second electrode, and a control electrode, and the first electrode and the second electrode are turned on according to the voltage between the control electrode and the second electrode. Alternatively, the switching element controlled to the off state and a variable voltage source for supplying a variable voltage between the control electrode and the second electrode of the switching element are provided, and the variable voltage source alternates the switching elements. It has a voltage generating unit that outputs a rectangular wavy voltage for turning it on or off, and switches the switching element by supplying the rectangular wavy voltage between the control electrode and the second electrode. At that time, a configuration (first) in which a drive voltage in which a voltage component corresponding to a change in the rectangular wave voltage is superimposed on the rectangular wave voltage is generated, and the drive voltage is supplied between the control electrode and the second electrode (first). Configuration).

上記第1の構成に係る半導体装置において、前記可変電圧源において、オペアンプを用いた微分回路により前記駆動電圧を生成する構成(第2の構成)であっても良い。 The semiconductor device according to the first configuration may have a configuration (second configuration) in which the drive voltage is generated by a differentiating circuit using an operational amplifier in the variable voltage source.

上記第2の構成に係る半導体装置において、前記オペアンプは、前記スイッチング素子の前記第2電極における電位を基準に前記矩形波状の電圧を受ける第1入力端子と、第2入力端子と、出力端子と、を有し、前記可変電圧源は、前記オペアンプと、前記オペアンプの前記第2入力端子及び前記出力端子間に設けられた帰還抵抗と、前記オペアンプの前記第2入力端子と前記スイッチング素子の前記第2電極との間に設けられたコンデンサと、有し、前記スイッチング素子をスイッチングする際、前記オペアンプの出力端子から前記駆動電圧を出力する構成(第3の構成)であっても良い。 In the semiconductor device according to the second configuration, the operational amplifier includes a first input terminal, a second input terminal, and an output terminal that receive the rectangular wavy voltage with reference to the potential of the second electrode of the switching element. The variable voltage source includes the operational amplifier, a feedback resistor provided between the second input terminal and the output terminal of the operational amplifier, and the second input terminal of the operational amplifier and the switching element. A capacitor provided between the second electrode and a capacitor may be provided, and the drive voltage may be output from the output terminal of the operational amplifier when switching the switching element (third configuration).

上記第3の構成に係る半導体装置において、前記コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、前記スイッチング素子の前記制御電極及び前記第2電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値、又は、前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、前記スイッチング素子の制御電極抵抗は前記スイッチング素子の制御電極における内部抵抗を含む構成(第4の構成)であっても良い。 In the semiconductor device according to the third configuration, the product of the capacitance value of the capacitor and the resistance value of the feedback resistor is the capacitance value of the capacitance between the control electrode and the second electrode of the switching element. It has a value based on the product of the resistance value of the control electrode resistance of the switching element and a value based on the product of the capacitance value of the input capacitance of the switching element and the resistance value of the control electrode resistance of the switching element. However, the control electrode resistance of the switching element may have a configuration (fourth configuration) including the internal resistance of the control electrode of the switching element.

上記第1〜第4の構成の何れかに係る半導体装置において、前記可変電圧源は、前記矩形波状の電圧のレベルを所定レベルに維持することで前記スイッチング素子をオフ状態に制御するオフ制御区間において前記第1電極及び前記第2電極間に電圧変化が応じたとき、前記第1電極及び前記第2電極間の電圧変化に応じた電圧を前記制御電極及び前記第2電極間に供給する構成(第5の構成)であっても良い。 In the semiconductor device according to any one of the first to fourth configurations, the variable voltage source controls the switching element to an off state by maintaining the level of the rectangular wavy voltage at a predetermined level. When a voltage change is applied between the first electrode and the second electrode, a voltage corresponding to the voltage change between the first electrode and the second electrode is supplied between the control electrode and the second electrode. (Fifth configuration) may be used.

上記第3の構成に係る半導体装置において、前記可変電圧源は、前記矩形波状の電圧のレベルを所定レベルに維持することで前記スイッチング素子をオフ状態に制御するオフ制御区間において前記第1電極及び前記第2電極間に電圧変化が応じたとき、前記第1電極及び前記第2電極間の電圧変化に応じた電圧を前記制御電極及び前記第2電極間に供給し、前記可変電圧源は、前記オペアンプ及び前記帰還抵抗と前記コンデンサとしての第1コンデンサに加えて、前記オペアンプの前記第2入力端子と前記スイッチング素子の前記第1電極との間に設けられた第2コンデンサを更に有し、前記オフ制御区間において前記オペアンプの出力端子から前記第1電極及び前記第2電極間の電圧変化に応じた電圧を出力する構成(第6の構成)であっても良い。 In the semiconductor device according to the third configuration, the variable voltage source has the first electrode and the first electrode in an off control section for controlling the switching element to an off state by maintaining the level of the rectangular wavy voltage at a predetermined level. When a voltage change is applied between the second electrodes, a voltage corresponding to the voltage change between the first electrode and the second electrode is supplied between the control electrode and the second electrode, and the variable voltage source is used. In addition to the operational capacitor, the feedback resistor, and the first capacitor as the capacitor, a second capacitor provided between the second input terminal of the operational capacitor and the first electrode of the switching element is further provided. In the off control section, a configuration (sixth configuration) may be used in which a voltage corresponding to a voltage change between the first electrode and the second electrode is output from the output terminal of the operational amplifier.

上記第6の構成に係る半導体装置において、前記第1コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、前記スイッチング素子の前記制御電極及び前記第2電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値、又は、前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、前記第2コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、前記スイッチング素子の帰還容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、前記スイッチング素子の制御電極抵抗は、前記スイッチング素子の制御電極における内部抵抗を含む構成(第7の構成)であっても良い。 In the semiconductor device according to the sixth configuration, the product of the capacitance value of the first capacitor and the resistance value of the feedback resistor is the capacitance of the capacitance between the control electrode and the second electrode of the switching element. A value based on the product of the capacitance value and the resistance value of the control electrode resistance of the switching element, or a value based on the product of the capacitance value of the input capacitance of the switching element and the resistance value of the control electrode resistance of the switching element. The product of the capacitance value of the second capacitor and the resistance value of the feedback resistor is the product of the capacitance value of the feedback capacitance of the switching element and the resistance value of the control electrode resistance of the switching element. The control electrode resistance of the switching element may have a value based on the above, and may have a configuration (seventh configuration) including an internal resistance in the control electrode of the switching element.

上記第6又は第7の構成に係る半導体装置において、ダイオードの寄生容量を用いて前記第2コンデンサを形成した構成(第8の構成)であっても良い。 In the semiconductor device according to the sixth or seventh configuration, the second capacitor may be formed by using the parasitic capacitance of the diode (eighth configuration).

上記第8の構成に係る半導体装置において、前記ダイオードの寄生容量と他の容量との直列回路にて前記第2コンデンサを形成した構成(第9の構成)であっても良い。 In the semiconductor device according to the eighth configuration, the second capacitor may be formed by a series circuit of the parasitic capacitance of the diode and another capacitance (nineth configuration).

上記第3、第4及び第6〜第9の構成の何れかに係る半導体装置において、前記可変電圧源において、前記オペアンプの出力端子と前記スイッチング素子の前記制御電極との間にバッファ回路が設けられ、前記バッファ回路を通じて前記オペアンプの出力電圧が前記スイッチング素子の前記制御電極及び前記第2電極間に供給される構成(第10の構成)であっても良い。 In the semiconductor device according to any one of the third, fourth, and sixth to ninth configurations, a buffer circuit is provided between the output terminal of the operational amplifier and the control electrode of the switching element in the variable voltage source. The output voltage of the operational amplifier may be supplied between the control electrode and the second electrode of the switching element through the buffer circuit (tenth configuration).

上記第1〜第10の構成の何れかに係る半導体装置において、前記スイッチング素子はワイドギャップ半導体から成る構成(第11の構成)であっても良い。 In the semiconductor device according to any one of the first to tenth configurations, the switching element may have a configuration made of a wide-gap semiconductor (11th configuration).

上記第1〜第11の構成の何れかに係る半導体装置において、前記スイッチング素子と前記可変電圧源との組が複数組設けられ、前記複数組は第1組及び第2組を含み、第1組のスイッチング素子である第1スイッチング素子と第2組のスイッチング素子である第2スイッチング素子は互いに直列接続され、前記第1スイッチング素子及び前記第2スイッチング素子の直列回路に対して所定の直流電圧が印加される構成(第12の構成)であっても良い。 In the semiconductor device according to any one of the first to eleventh configurations, a plurality of sets of the switching element and the variable voltage source are provided, and the plurality of sets include the first set and the second set, and the first set is included. The first switching element, which is a set of switching elements, and the second switching element, which is a second set of switching elements, are connected in series with each other, and a predetermined DC voltage is applied to the series circuit of the first switching element and the second switching element. May be applied (12th configuration).

本発明によれば、スイッチング素子の高速駆動に寄与する半導体装置を提供することが可能となる。 According to the present invention, it is possible to provide a semiconductor device that contributes to high-speed driving of a switching element.

本発明の第1実施形態に係るハーブブリッジ回路の構成図である。It is a block diagram of the herb bridge circuit which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係り、ハーブブリッジ回路を構成する各トランジスタの寄生容量及び寄生抵抗を示す図である。It is a figure which shows the parasitic capacitance and parasitic resistance of each transistor which constitutes the herb bridge circuit which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係り、ハーブブリッジ回路で生じうる誤点弧の説明図である。FIG. 5 is an explanatory diagram of an erroneous arc that may occur in an herb bridge circuit according to the first embodiment of the present invention. 本発明の第1実施形態に係り、誤点弧に関わるモデル回路図である。It is a model circuit diagram which concerns on the 1st Embodiment of this invention and concerns on an erroneous arc. 本発明の第1実施形態に係り、誤点弧に関わるモデル回路図である。It is a model circuit diagram which concerns on the 1st Embodiment of this invention and concerns on an erroneous arc. 本発明の第1実施形態に係り、トランジスタの高速駆動の抑制要因を説明するための図である。It is a figure for demonstrating the factor which suppresses the high-speed drive of a transistor which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係り、高速駆動に関わるモデル回路図である。It is a model circuit diagram which concerns on the 1st Embodiment of this invention and is concerned with high-speed drive. 図7の可変電圧源の内部構成図である。It is an internal block diagram of the variable voltage source of FIG. 本発明の第1実施形態に係り、高速駆動に関わるモデル回路図である。It is a model circuit diagram which concerns on the 1st Embodiment of this invention and is concerned with high-speed drive. 本発明の第1実施形態に属する実施例EX1_1に係り、半導体装置の概略全体構成図である。FIG. 6 is a schematic overall configuration diagram of a semiconductor device according to Example EX1_1 belonging to the first embodiment of the present invention. 本発明の第1実施形態に属する実施例EX1_1に係り、半導体装置の回路図である。FIG. 5 is a circuit diagram of a semiconductor device according to Example EX1_1 belonging to the first embodiment of the present invention. 本発明の第1実施形態に属する実施例EX1_1に係り、スイッチング動作に関わる複数の電圧波形及び各トランジスタの状態変化を示す図である。FIG. 5 is a diagram showing a plurality of voltage waveforms related to a switching operation and a state change of each transistor according to the example EX1_1 belonging to the first embodiment of the present invention. 本発明の第1実施形態に属する実施例EX1_1に係り、スイッチング動作に関わる複数の電圧波形及び各トランジスタの状態変化を示す図である。FIG. 5 is a diagram showing a plurality of voltage waveforms related to a switching operation and a state change of each transistor according to the example EX1_1 belonging to the first embodiment of the present invention. 本発明の第1実施形態に属する実施例EX1_1に係り、各トランジスタのゲートに抵抗が外付け接続される様子を示す図である。FIG. 5 is a diagram showing a state in which a resistor is externally connected to the gate of each transistor according to the embodiment EX1_1 belonging to the first embodiment of the present invention. 本発明の第1実施形態に属する実施例EX1_1に係り、複数の抵抗及び複数のコンデンサの各値の関係を示す図である。It is a figure which shows the relationship of each value of a plurality of resistors and a plurality of capacitors, relating to Example EX1_1 which belongs to 1st Embodiment of this invention. 本発明の第1実施形態に属する実施例EX1_2に係り、対象コンデンサの形成方法を示す図である。It is a figure which shows the formation method of the target capacitor which concerns on Example EX1-2 which belongs to 1st Embodiment of this invention. 本発明の第1実施形態に属する実施例EX1_3に係り、可変電圧源の変形構成を示す図である。FIG. 5 is a diagram showing a modified configuration of a variable voltage source according to Example EX1_3 belonging to the first embodiment of the present invention. 本発明の第1実施形態に属する実施例EX1_3に係り、可変電圧源の変形構成を示す図である。FIG. 5 is a diagram showing a modified configuration of a variable voltage source according to Example EX1_3 belonging to the first embodiment of the present invention. 本発明の第1実施形態に属する実施例EX1_4に係り、可変電圧源の変形構成を示す図である。FIG. 5 is a diagram showing a modified configuration of a variable voltage source according to Example EX1_4 belonging to the first embodiment of the present invention. 本発明の第2実施形態に係るパワーモジュールの外観斜視図である。It is external perspective view of the power module which concerns on 2nd Embodiment of this invention. 本発明の第2実施形態に係る半導体装置の分解斜視図である。It is an exploded perspective view of the semiconductor device which concerns on 2nd Embodiment of this invention.

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“TrH”によって参照されるハイサイドトランジスタは(図1参照)、ハイサイドトランジスタTrHと表記されることもあるし、トランジスタTrHと略記されることもあり得るが、それらは全て同じものを指す。 Hereinafter, examples of embodiments of the present invention will be specifically described with reference to the drawings. In each of the referenced figures, the same parts are designated by the same reference numerals, and duplicate explanations regarding the same parts will be omitted in principle. In this specification, for the sake of simplification of description, by describing a symbol or a code that refers to an information, a signal, a physical quantity, an element or a part, etc., the information, a signal, a physical quantity, an element or a part corresponding to the symbol or the code is described. Etc. may be omitted or abbreviated. For example, the high-side transistor referred to by "TrH" described later (see FIG. 1) may be referred to as a high-side transistor TrH or abbreviated as transistor TrH, but they are all the same. Refers to things.

まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ICとは集積回路(Integrated Circuit)の略称である。グランドとは、基準となる0V(ゼロボルト)の電位を有する導電部を指す又は0Vの電位そのものを指す。0Vの電位をグランド電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。 First, some terms used in the description of the embodiments of the present invention will be described. IC is an abbreviation for Integrated Circuit. The ground refers to a conductive portion having a reference potential of 0 V (zero volt) or the potential of 0 V itself. The potential of 0V may be referred to as the ground potential. In the embodiment of the present invention, the voltage shown without any particular reference represents the potential seen from the ground. Level refers to the level of potential, where a high level has a higher potential than a low level for any signal or voltage. For any signal or voltage, a signal or voltage at a high level means that the signal or voltage level is at a high level, and a signal or voltage at a low level means that the signal or voltage level is at a low level. Means that it is in. A level for a signal is sometimes referred to as a signal level, and a level for a voltage is sometimes referred to as a voltage level.

MOSFETを含むFET(電界効果トランジスタ)として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態(遮断状態)となっていることを指す。FETに分類されないトランジスタについても同様である。MOSFETは、特に記述無き限り、エンハンスメント型のMOSFETであると解して良い。MOSFETは“metal-oxide-semiconductor field-effect transistor”の略称である。オン状態又はオフ状態はドレイン−ソース間の状態を表す用語であると解しても良い。つまり、FETとして構成された任意のトランジスタについて、トランジスタのオン状態は当該トランジスタのドレイン及びソース間のオン状態と同義であり、トランジスタのオフ状態は当該トランジスタのドレイン及びソース間のオフ状態と同義である。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。 For any transistor configured as a FET (Field Effect Transistor) including a MOSFET, the on state means that the drain and source of the transistor are in a conductive state, and the off state means the drain of the transistor. And it means that there is a non-conduction state (interruption state) between the sources. The same applies to transistors that are not classified as FETs. Unless otherwise specified, the MOSFET may be understood as an enhancement type MOSFET. MOSFET is an abbreviation for "metal-oxide-semiconductor field-effect transistor". The on state or the off state may be understood as a term for a state between a drain and a source. That is, for any transistor configured as a FET, the on state of the transistor is synonymous with the on state between the drain and source of the transistor, and the off state of the transistor is synonymous with the off state between the drain and source of the transistor. be. Hereinafter, the on state and the off state of any transistor may be simply expressed as on and off. For any transistor, switching from the off state to the on state is expressed as turn-on, and switching from the on state to the off state is expressed as turn-off.

<<第1実施形態>>
本発明の第1実施形態を説明する。図1に本発明の第1実施形態に係るハーブブリッジ回路HBの構成を示す。ハーブブリッジ回路HBは、互いに直列接続された2つのスイッチング素子の例であるトランジスタTrH及びTrLから成る。トランジスタTrH及びTrLの夫々はNチャネル型のMOSFETとして構成されている。トランジスタTrHのソースとトランジスタTrLのドレインは互いに共通接続される。ハーブブリッジ回路HBを含む半導体装置では、トランジスタTrLのソースを低電位側にしてトランジスタTrLのソースとトランジスタTrHのドレインとの間に所定の直流電圧が印加される。このため、トランジスタTrHはハイサイドトランジスタとして機能し、トランジスタTrLはローサイドトランジスタとして機能する。電圧VDS_HはトランジスタTrHのドレイン−ソース間電圧(ソースの電位から見たドレインの電位)を表し、電圧VDS_LはトランジスタTrLのドレイン−ソース間電圧(ソースの電位から見たドレインの電位)を表す。
<< First Embodiment >>
The first embodiment of the present invention will be described. FIG. 1 shows the configuration of the herb bridge circuit HB according to the first embodiment of the present invention. The herb bridge circuit HB consists of transistors TrH and TrL, which are examples of two switching elements connected in series with each other. Each of the transistors TrH and TrL is configured as an N-channel MOSFET. The source of the transistor TrH and the drain of the transistor TrL are commonly connected to each other. In the semiconductor device including the herb bridge circuit HB, a predetermined DC voltage is applied between the source of the transistor TrL and the drain of the transistor TrH with the source of the transistor TrL on the low potential side. Therefore, the transistor TrH functions as a high-side transistor, and the transistor TrL functions as a low-side transistor. The voltage V DS_H represents the drain-source voltage of the transistor TrH (the drain potential seen from the source potential), and the voltage V DS_L represents the drain-source voltage (drain potential seen from the source potential) of the transistor TrL. show.

ハーブブリッジ回路HBにおいて、トランジスタTrHのソースからドレインに向かう方向を順方向とする並列ダイオードがトランジスタTrHに並列接続されていても良く、同様に、トランジスタTrLのソースからドレインに向かう方向を順方向とする並列ダイオードがトランジスタTrLに並列接続されていても良い。 In the herb bridge circuit HB, a parallel diode whose forward direction is from the source of the transistor TrH to the drain may be connected in parallel to the transistor TrH, and similarly, the direction from the source to the drain of the transistor TrL is the forward direction. The parallel diode to be used may be connected in parallel to the transistor TrL.

トランジスタTrH及びTrLはワイドギャップ半導体にて構成される。ワイドギャップ半導体は、例えば、SiC(炭化ケイ素)、GaN(窒化ガリウム)、Ga(酸化ガリウム)、ダイヤモンドである。但し、トランジスタTrH及びTrLは、Si(シリコン)やGaAs(ヒ化ガリウム)にて構成されていても良い。 The transistors TrH and TrL are composed of a wide gap semiconductor. Wide-gap semiconductors are, for example, SiC (silicon carbide), GaN (gallium nitride), Ga 2 O 3 (gallium oxide), and diamond. However, the transistors TrH and TrL may be made of Si (silicon) or GaAs (gallium arsenide).

図2に示す如くトランジスタTrH及びTrLには寄生容量及び内部ゲート抵抗(ゲートにおける内部抵抗)が存在する。図2において、容量CGD_HはトランジスタTrHのゲート−ドレイン間容量であり、容量CGS_HはトランジスタTrHのゲート−ソース間容量であり、容量CDS_HはトランジスタTrHのドレイン−ソース間容量である。容量CGD_H、CGS_H及びCDS_HはトランジスタTrHの内部に存在する寄生容量である。特に、容量CGD_HはトランジスタTrHの帰還容量と称され、容量CGD_H及びCGS_Hの和はトランジスタTrHの入力容量と称される。抵抗RGIN_HはトランジスタTrHの内部に存在する寄生抵抗であって、トランジスタTrHのゲートに対して不可避に付随する内部ゲート抵抗である。内部ゲート抵抗RGIN_Hを介して流れる電流は、容量CGD_H又はCGS_Hを通じて流れる。 As shown in FIG. 2, the transistors TrH and TrL have a parasitic capacitance and an internal gate resistance (internal resistance at the gate). In FIG. 2, the capacitance C GD_H is the gate-drain capacitance of the transistor TrH, the capacitance C GS_H is the gate-source capacitance of the transistor TrH, and the capacitance C DS_H is the drain-source capacitance of the transistor TrH. The capacitances C GD_H , C GS_H and C DS_H are parasitic capacitances existing inside the transistor TrH. In particular, the capacitance C GD_H is referred to as the feedback capacitance of the transistor TrH, and the sum of the capacitances C GD_H and CGS_H is referred to as the input capacitance of the transistor TrH. The resistor R GIN_H is a parasitic resistance existing inside the transistor TrH, and is an internal gate resistance inevitably associated with the gate of the transistor TrH. The current flowing through the internal gate resistor R GIN_H flows through the capacitance C GD_H or C GS_H .

図2において、電圧VGS_HはトランジスタTrHのゲート−ソース間電圧を表す。トランジスタTrHの外部から観測される又は印加される電圧であって、トランジスタTrHのソース電位を基準にトランジスタTrHのゲートに生じる電圧が電圧VGS_Hに相当する。一方、電圧VGSIN_HはトランジスタTrHの内部ゲート−ソース間電圧を表し、容量CGS_Hの両極間に生じる電圧に等しい。過渡状態を含めて考えると、トランジスタTrHは、内部ゲート−ソース間電圧VGSIN_Hが正の所定の閾値電圧VTH_H以上であるときにオン状態となり、内部ゲート−ソース間電圧VGSIN_Hが所定の閾値電圧VTH_H未満であるときにオフ状態となる。過渡状態を除けば(即ち抵抗RGIN_Hに流れる電流がゼロである状態では)、トランジスタTrHは、ゲート−ソース間電圧VGS_Hが正の所定の閾値電圧VTH_H以上であるときにオン状態となり、ゲート−ソース間電圧VGS_Hが所定の閾値電圧VTH_H未満であるときにオフ状態となる。 In FIG. 2, the voltage V GS_H represents the gate-source voltage of the transistor TrH. The voltage observed or applied from the outside of the transistor TrH, and the voltage generated at the gate of the transistor TrH with reference to the source potential of the transistor TrH corresponds to the voltage VGS_H. On the other hand, the voltage V GSIN_H represents the internal gate-source voltage of the transistor TrH and is equal to the voltage generated between the two poles of the capacitance C GS_H. Considering including transient state, transistor TrH the internal gate - source voltage V GSIN_H is turned on when it is positive predetermined threshold voltage V TH_H or more, the internal gate - source voltage V GSIN_H a predetermined threshold value It is turned off when the voltage is less than V TH_H. Except for the transient state (that is, when the current flowing through the resistor R GIN_H is zero), the transistor TrH is turned on when the gate-source voltage V GS_H is equal to or higher than the positive predetermined threshold voltage V TH_H. It is turned off when the gate-source voltage V GS_H is less than the predetermined threshold voltage V TH_H.

同様に、容量CGD_LはトランジスタTrLのゲート−ドレイン間容量であり、容量CGS_LはトランジスタTrLのゲート−ソース間容量であり、容量CDS_LはトランジスタTrLのドレイン−ソース間容量である。容量CGD_L、CGS_L及びCDS_LはトランジスタTrLの内部に存在する寄生容量である。特に、容量CGD_LはトランジスタTrLの帰還容量と称され、容量CGD_L及びCGS_Lの和はトランジスタTrLの入力容量と称される。抵抗RGIN_LはトランジスタTrLの内部に存在する寄生抵抗であって、トランジスタTrLのゲートに対して不可避に付随する内部ゲート抵抗である。内部ゲート抵抗RGIN_Lを介して流れる電流は、容量CGD_L又はCGS_Lを通じて流れる。 Similarly, the capacitance C GD_L is the gate-drain capacitance of the transistor TrL, the capacitance C GS_L is the gate-source capacitance of the transistor TrL, and the capacitance C DS_L is the drain-source capacitance of the transistor TrL. The capacitances C GD_L , C GS_L and C DS_L are parasitic capacitances existing inside the transistor TrL. In particular, the capacitance C GD_L is referred to as the feedback capacitance of the transistor TrL, and the sum of the capacitances C GD_L and CGS_L is referred to as the input capacitance of the transistor TrL. The resistor R GIN_L is a parasitic resistance existing inside the transistor TrL, and is an internal gate resistance inevitably associated with the gate of the transistor TrL. The current flowing through the internal gate resistor R GIN_L flows through the capacitance C GD_L or C GS_L .

図2において、電圧VGS_LはトランジスタTrLのゲート−ソース間電圧を表す。トランジスタTrLの外部から観測される又は印加される電圧であって、トランジスタTrLのソース電位を基準にトランジスタTrLのゲートに生じる電圧が電圧VGS_Lに相当する。一方、電圧VGSIN_LはトランジスタTrLの内部ゲート−ソース間電圧を表し、容量CGS_Lの両極間に生じる電圧に等しい。過渡状態を含めて考えると、トランジスタTrLは、内部ゲート−ソース間電圧VGSIN_Lが正の所定の閾値電圧VTH_L以上であるときにオン状態となり、内部ゲート−ソース間電圧VGSIN_Lが所定の閾値電圧VTH_L未満であるときにオフ状態となる。過渡状態を除けば(即ち抵抗RGIN_Lに流れる電流がゼロである状態では)、トランジスタTrLは、ゲート−ソース間電圧VGS_Lが正の所定の閾値電圧VTH_L以上であるときにオン状態となり、ゲート−ソース間電圧VGS_Lが所定の閾値電圧VTH_L未満であるときにオフ状態となる。尚、閾値電圧VTH_H及びVTH_Lは互いに一致していても良いし、互いに不一致でも良い。 In FIG. 2, the voltage V GS_L represents the gate-source voltage of the transistor TrL. The voltage observed or applied from the outside of the transistor TrL and generated at the gate of the transistor TrL with reference to the source potential of the transistor TrL corresponds to the voltage VGS_L. On the other hand, the voltage V GSIN_L represents the internal gate-source voltage of the transistor TrL and is equal to the voltage generated between the two poles of the capacitance C GS_L. Considering including transient state, the transistor TrL is, the internal gate - source voltage V GSIN_L is turned on when it is positive predetermined threshold voltage V TH_L above, the internal gate - source voltage V GSIN_L a predetermined threshold value It is turned off when the voltage is less than V TH_L. Except for the transient state (that is, when the current flowing through the resistor R GIN_L is zero), the transistor TrL is turned on when the gate-source voltage V GS_L is equal to or higher than the positive predetermined threshold voltage V TH_L. It is turned off when the gate-source voltage V GS_L is less than the predetermined threshold voltage V TH_L. The threshold voltages V TH_H and V TH_L may or may not match each other.

図2には示されていないが、トランジスタTrHのソースとトランジスタTrLのドレインとの接続ノードは、コイル等の負荷に接続される。今、ハーフブリッジ回路HBを含む半導体装置において、トランジスタTrHがオフに維持されるよう制御された状態でトランジスタTrLがターンオンされる状況を考える。このとき、トランジスタTrLのターンオンがトランジスタTrHのドレイン−ソース間電圧VDS_Hに変化を与えることで、図3に示す如く容量CGD_Hを介して容量CGS_Hに電流が流れ、これにより容量CGS_Hの両極間電圧が閾値電圧VTH_H以上となることでトランジスタTrHが誤ってオンとなる現象が発生しうる。この現象は、誤点弧(誤オン)と呼ばれる。 Although not shown in FIG. 2, the connection node between the source of the transistor TrH and the drain of the transistor TrL is connected to a load such as a coil. Now, in a semiconductor device including a half-bridge circuit HB, consider a situation in which the transistor TrL is turned on while the transistor TrH is controlled to be kept off. At this time, the turn-on of the transistor TrL drain of the transistor TrH - to provide a change in the source voltage V DS_H, current flows to the capacitor C GS_H through the capacitor C GD_H as shown in FIG. 3, thereby the capacitance C GS_H When the voltage between both electrodes becomes equal to or higher than the threshold voltage VTH_H, a phenomenon may occur in which the transistor TrH is erroneously turned on. This phenomenon is called false firing (wrong on).

トランジスタTrHの誤点弧は、サージ状の正の電圧VGSIN_H(以下、正のゲートサージと称する)に起因して生じる。正のゲートサージは、トランジスタTrLがターンオンする際にトランジスタTrHのゲートからソースに向かう電流が容量CGS_Hに流れることで生じる。 The false ignition of the transistor TrH is caused by a surge-like positive voltage VGSIN_H (hereinafter referred to as a positive gate surge). Positive gate surge current toward the source from the gate of the transistor TrH when the transistor TrL is turned on is generated by flowing through the capacitance C GS_H.

このような誤点弧(正のゲートサージ)を抑制すべく、トランジスタTrHのゲート−ソース間を短絡可能なミラークランプ回路をトランジスタTrHの外部に設けておき、トランジスタTrLをターンオンさせる際に、トランジスタTrHのゲート−ソース間を短絡するという方法も検討される。しかしながら、内部ゲート抵抗RGIN_Hが大きいとミラークランプ回路の効果が薄れることが懸念される。特に、内部ゲート抵抗RGIN_Hが大きくなりがちなSiCを用いてトランジスタTrHを形成する場合には当該懸念が大きくなる。 In order to suppress such an erroneous arc (positive gate surge), a mirror clamp circuit capable of short-circuiting between the gate and the source of the transistor TrH is provided outside the transistor TrH, and the transistor is turned on when the transistor TrL is turned on. A method of short-circuiting between the gate and the source of the transistor is also considered. However, if the internal gate resistance R GIN_H is large, there is a concern that the effect of the mirror clamp circuit will be diminished. In particular, when the transistor TrH is formed by using SiC in which the internal gate resistance R GIN_H tends to be large, the concern becomes large.

[サージ対策機能]
これを考慮し、本実施形態に係る半導体装置では、トランジスタTrLのターンオンに伴うトランジスタTrHのドレイン−ソース間電圧VDS_Hの変化を検出し、その変化に応じた電圧をトランジスタTrHの外部からトランジスタTrHのゲートに印加する。これにより、内部ゲート−ソース間電圧VGSIN_Hをゼロ又はゼロ付近に保つことでトランジスタTrHの誤点弧(正のゲートサージ)を抑制する。
[Surge countermeasure function]
Considering this, in the semiconductor device according to the present embodiment, the drain of the transistor TrH with the turn-on of the transistor TrL - detecting a change in the source voltage V DS_H, transistor TrH a voltage corresponding to the change from the outside of the transistor TrH Apply to the gate of. As a result, the internal gate-source voltage VGSIN_H is maintained at zero or near zero, thereby suppressing an erroneous ignition (positive gate surge) of the transistor TrH.

トランジスタTrHの誤点弧(正のゲートサージ)を抑制するための構成を検討する。図4は、トランジスタTrLがスイッチングされるときのトランジスタTrHに関わるモデル回路を表している。図4のモデル回路では、矩形波状の電圧をドレイン−ソース間電圧VDS_Hとして印加することで、ハーフブリッジ回路HBにおけるトランジスタTrLのスイッチングを模擬している。図4のモデル回路において、VSは可変電圧源を表している。可変電圧源VSは、トランジスタTrHの外部からトランジスタTrHのソース電位を基準とした可変電圧VOAをトランジスタTrHのゲートに供給する。モデル回路ではトランジスタTrHのソース電位をゼロと仮定している。 A configuration for suppressing an erroneous ignition (positive gate surge) of the transistor TrH will be examined. FIG. 4 shows a model circuit related to the transistor TrH when the transistor TrL is switched. In the model circuit of FIG. 4, the switching of the transistor TrL in the half-bridge circuit HB is simulated by applying a rectangular wave-shaped voltage as the drain-source voltage V DS_H. In the model circuit of FIG. 4, VS A represents a variable voltage source. Variable voltage source VS A supplies a variable voltage V OA relative to the source potential of the transistor TrH external transistor TrH to the gate of the transistor TrH. In the model circuit, the source potential of the transistor TrH is assumed to be zero.

今、ハーフブリッジ回路HBのトランジスタTrLがターンオンすることを模擬し、ドレイン−ソース間電圧VDS_Hが瞬間的に増加する状況を考え、この状況において容量CGD_Hに流れる電流をIにて表す。そうすると、回路方程式より下記式(A1)が成り立つ。
×RGIN_H+VOA−VGSIN_H=0 ・・・(A1)
Now, simulating the transistor TrL of the half-bridge circuit HB is turned on, the drain - Consider the situation where the source voltage V DS_H increases momentarily, represents the current flowing through the capacitor C GD_H at I A in this situation. Then, the following equation (A1) holds from the circuit equation.
I A x R GIN_H + V OA- V GSIN_H = 0 ... (A1)

この状況において容量CGS_Hに電流が流れないと仮定すると、容量CGS_Hの両極間電圧を表す内部ゲート−ソース間電圧VGSIN_Hはゼロとなるので、式(A1)は下記式(A2)と等価である。
OA=−I×RGIN_H ・・・(A2)
Assuming that no current flows through the capacitance C GS_H in this situation, the internal gate-source voltage V GSIN_H, which represents the voltage between the two poles of the capacitance C GS_H , becomes zero, so the equation (A1) is equivalent to the following equation (A2). Is.
V OA = -I A × R GIN_H ··· (A2)

そして、“VGSIN_H=0”であるならば、電流Iは、容量CGD_Hと電圧VDS_Hの時間微分(dVDS_H/dt)との積で表されるため、下記式(A3)が成り立つ。これは、可変電圧VOAが式(A3)の右辺の値をとれば、容量CGS_Hに電流が流れないことを表している。
OA=−RGIN_H×CGD_H×(dVDS_H/dt) ・・・(A3)
Then, if a "V GSIN_H = 0", the current I A, because represented by the product of the time derivative of the capacitance C GD_H and the voltage V DS_H (dV DS_H / dt) , holds the following formula (A3) .. This is because the variable voltage V OA is taken the value of the right side of formula (A3), indicates that the current does not flow through the capacitor C GS_H.
V OA = -R GIN_H x C GD_H x (dV DS_H / dt) ... (A3)

微分回路を用いれば式(A3)に対応する可変電圧VOAを生成可能である。図5に、可変電圧源VSの例となる微分回路DIFを含んだモデル回路を示す。微分回路DIFは、抵抗RDIFA、コンデンサCDIFA及びオペアンプADIFAから成る。オペアンプADIFAの反転入力端子は、コンデンサCDIFAを介してトランジスタTrHのドレインに接続される。オペアンプADIFAの非反転入力端子はトランジスタTrHのソースに接続される。オペアンプADIFAの反転入力端子とオペアンプADIFAの出力端子は抵抗RDIFAを介して接続される。そして、オペアンプADIFAの出力端子がトランジスタTrHのゲートに接続される。オペアンプADIFAの出力端子での電圧が可変電圧VOAに相当する。上述したように、抵抗RGIN_HはトランジスタTrHの内部に存在する内部ゲート抵抗であるため、トランジスタTrHにおける電圧VGSIN_Hが加わるべき部位に内部ゲート抵抗RGIN_Hを介してオペアンプADIFAの出力端子が接続されることになる。 A variable voltage VOA corresponding to the equation (A3) can be generated by using a differentiating circuit. FIG. 5 shows a model circuit including a differentiating circuit DIF A which is an example of the variable voltage source VS A. The differentiating circuit DIF A is composed of a resistor R DIFA , a capacitor C DIFA and an operational amplifier A DIFA . The inverting input terminal of the operational amplifier A DIFA is connected to the drain of the transistor TrH via the capacitor C DIFA. The non-inverting input terminal of the operational amplifier A DIFA is connected to the source of the transistor TrH. Inverting input terminal and output terminal of the operational amplifier A Difa operational amplifier A Difa is connected via a resistor R Difa. Then, the output terminal of the operational amplifier A DIFA is connected to the gate of the transistor TrH. Voltage at the output terminal of the operational amplifier A Difa corresponds to the variable voltage V OA. As described above, since the resistor R GIN_H is an internal gate resistor existing inside the transistor TrH , the output terminal of the operational amplifier A DIFA is connected to the portion of the transistor TrH where the voltage V GSIN_H should be applied via the internal gate resistor R GIN_H. Will be done.

ドレイン−ソース間電圧VDS_Hが瞬間的に増加する状況においてコンデンサCDIFA及び抵抗RDIFAを介して流れる電流を、I’にて表す。オペアンプADIFAは反転入力端子及び非反転入力端子間の電位差をゼロにするように動作する。オペアンプADIFAによる仮想短絡の機能により、VOA=−RDIFA×I’であり、一方で電流I’は、コンデンサCDIFAの静電容量値と電圧VDS_Hの時間微分(dVDS_H/dt)との積で表されるので、下記式(A4)が成り立つ。尚、図5のモデル回路において、オペアンプADIFAの反転入力端子から出力端子に向かう向きの電流I’の極性を正としている。
OA=−RDIFA×I
=−RDIFA×CDIFA×(dVDS_H/dt) ・・・(A4)
Drain - a current flowing through the capacitor C Difa and resistor R Difa in situations where the source voltage V DS_H increases instantaneously, denoted by I A '. The operational amplifier A DIFA operates so as to make the potential difference between the inverting input terminal and the non-inverting input terminal zero. The function of the virtual short circuit due to the operational amplifier A Difa, 'is, while the current I A' V OA = -R DIFA × I A is the time derivative of the capacitance value and the voltage V DS_H capacitor C DIFA (dV DS_H / Since it is represented by the product of dt), the following equation (A4) holds. Note that in the model circuit of FIG. 5, and the polarity of the operational amplifier A inverting input terminal from going to the output terminal direction of the current I A of Difa 'positive.
V OA = -R DIFA × I A '
= -R DIFA x C DIFA x (dV DS_H / dt) ... (A4)

故に、上記式(A3)及び(A4)の比較より、下記式(A5)が満たされるように抵抗RDIFAの抵抗値とコンデンサCDIFAの静電容量値を定めたならば、図5のモデル回路において容量CGS_Hに電流は流れないことになる。
DIFA×CDIFA=RGIN_H×CGD_H ・・・(A5)
Therefore, if the resistance value of the resistor R DIFA and the capacitance value of the capacitor C DIFA are determined so that the following equation (A5) is satisfied from the comparison of the above equations (A3) and (A4), the model of FIG. No current flows through the capacitance C GS_H in the circuit.
R DIFA x C DIFA = R GIN_H x C GD_H ... (A5)

尚、上記式(A1)〜(A5)では、説明の便宜上、電圧を表す記号をその電圧の電圧値を表す記号として用いた。電流及び抵抗等についても同様である。即ち、上記式(A1)〜(A5)において、
記号VOAは、可変電圧源VS及び微分回路DIFの出力電圧VOAの電圧値を表し、
記号VGSIN_Hは、内部ゲート−ソース間電圧VGSIN_Hの電圧値を表し、
記号I、I’は、夫々、電流I、I’の電流値を表し、
記号RGIN_Hは、内部ゲート抵抗RGIN_Hの抵抗値を表し、
記号CGD_Hは、ゲート−ドレイン間容量CGD_Hの静電容量値を表し、
記号RDIFAは、抵抗RDIFAの抵抗値を表し、
記号CDIFAは、コンデンサCDIFAの静電容量値を表し、
記号(dVDS_H/dt)は、電圧VDS_Hの時間微分の値を表している。
In the above equations (A1) to (A5), for convenience of explanation, a symbol representing a voltage is used as a symbol representing the voltage value of the voltage. The same applies to current, resistance, and the like. That is, in the above formulas (A1) to (A5),
The symbol V OA represents the voltage value of the output voltage V OA of the variable voltage source VS A and the differentiating circuit DIF A.
The symbol V GSIN_H represents the voltage value of the internal gate-source voltage V GSIN_H.
Symbol I A, I A ', respectively, the current I A, I A' represents the current value of,
The symbol R GIN_H represents the resistance value of the internal gate resistor R GIN_H.
The symbol C GD_H represents the capacitance value of the gate-drain capacitance C GD_H.
The symbol R DIFA represents the resistance value of the resistor R DIFA.
The symbol C DIFA represents the capacitance value of the capacitor C DIFA.
The symbol (dV DS_H / dt) represents the value of the time derivative of the voltage V DS_H.

ハーフブリッジ回路HBにおいて、式(A5)を満たすように定数設計された微分回路DIFを用いれば、トランジスタTrLがターンオンする際におけるトランジスタTrHの誤点弧(正のゲートサージ)を効果的に抑制できる。 In the half-bridge circuit HB, if a differentiating circuit DIF A designed to satisfy the equation (A5) is used, false firing (positive gate surge) of the transistor TrH when the transistor TrL turns on is effectively suppressed. can.

また、ハーフブリッジ回路HBにおいて、微分回路DIFが用いられない場合、トランジスタTrLがターンオフする際にトランジスタTrHのソースからゲートに向かう電流が容量CGS_Hに流れ、これによってサージ状の負の電圧VGSIN_H(以下、負のゲートサージと称する)が発生する。トランジスタTrHに生じた負のゲートサージはトランジスタTrHの破壊を招きうる。但し、ハーフブリッジ回路HBにおいて、式(A5)を満たすように定数設計された微分回路DIFを用いるようにすれば、トランジスタTrLがターンオフする際に、トランジスタTrHにおいて負のゲートサージは生じなくなる。式(A5)を満たすように定数設計された微分回路DIFを用いれば、電圧VDS_Hの変化発生時において、電圧VDS_Hの変化の極性に関係なく容量CGS_Hに流れる電流がゼロに保たれるからである。 Further, in the half-bridge circuit HB, when the differentiating circuit DIF A is not used, a current from the source of the transistor TrH toward the gate flows through the capacitance C GS_H when the transistor TrL turns off, thereby causing a surge-like negative voltage V. GSIN_H (hereinafter referred to as negative gate surge) occurs. Negative gate surges in the transistor TrH can lead to destruction of the transistor TrH. However, if the differentiating circuit DIF A whose constant is designed to satisfy the equation (A5) is used in the half-bridge circuit HB, a negative gate surge does not occur in the transistor TrH when the transistor TrL turns off. With the differentiation circuit DIF A which is constant designed to satisfy equation (A5), at the time the change occurs in the voltage V DS_H, the current flowing through the no capacitance C GS_H relation to the polarity of the variation of the voltage V DS_H remains zero Because it is done.

トランジスタTrH及びTrLの内、トランジスタTrHで生じうる正及び負のゲートサージについて考えたが、トランジスタTrLで生じうる正及び負のゲートサージについても同様の対策が可能である。 Of the transistors TrH and TrL, the positive and negative gate surges that can occur in the transistor TrH have been considered, but the same measures can be taken for the positive and negative gate surges that can occur in the transistor TrL.

まとめると、本実施形態に係る半導体装置は以下のサージ対策機能を備える。サージ対策機能では、トランジスタTrH及びTrLの夫々に対し微分回路DIFを適用することで、トランジスタTrHでの正及び負のゲートサージの発生、並びに、トランジスタTrLでの正及び負のゲートサージの発生を抑制する。 In summary, the semiconductor device according to this embodiment has the following surge countermeasure functions. In the surge countermeasure function, by applying the differentiating circuit DIF A to each of the transistors TrH and TrL, positive and negative gate surges are generated in the transistor TrH, and positive and negative gate surges are generated in the transistor TrL. Suppress.

[高速駆動機能]
他方、トランジスタTrH又はTrLのスイッチングに注目した場合、スイッチングを高速に行わせることも重要である。説明の具体化のため、トランジスタTrH及びTrLの内、トランジスタTrHに注目してトランジスタTrHのスイッチングについて考える。トランジスタTrHのゲート−ソース間に矩形波状の電圧を供給することでトランジスタTrHを交互にオン、オフすることができる。矩形波状の電圧を遅延なく内部ゲート−ソース間電圧VGSIN_Hに与えることができたならば、高速にスイッチングが行われる。しかしながら(図6参照)、何ら工夫を施さなければ、矩形波状の電圧の供給源とトランジスタTrHのゲートとの間に位置する抵抗成分(内部ゲート抵抗RGIN_Hを含む)で電圧降下が発生する分、スイッチング(オン/オフ間の切り替え)に時間がかかる。
[High-speed drive function]
On the other hand, when paying attention to the switching of the transistor TrH or TrL, it is also important to perform the switching at high speed. For the purpose of embodying the description, the switching of the transistor TrH will be considered by focusing on the transistor TrH among the transistors TrH and TrL. By supplying a rectangular wavy voltage between the gate and the source of the transistor TrH, the transistor TrH can be turned on and off alternately. If a rectangular wavy voltage can be applied to the internal gate-source voltage VGSIN_H without delay, switching will occur at high speed. However (see FIG. 6), if no measures are taken, the voltage drop will occur in the resistance component (including the internal gate resistance R GIN_H ) located between the rectangular wave-shaped voltage supply source and the gate of the transistor TrH. , Switching (switching between on / off) takes time.

トランジスTrHのスイッチングを高速に行うための構成を検討する。図7は、トランジスタTrHをスイッチングさせるときのトランジスタTrHに関わるモデル回路を表している。図7のモデル回路において、VSは可変電圧源を表している。可変電圧源VSは、トランジスタTrHの外部からトランジスタTrHのソース電位を基準とした可変電圧VOBをトランジスタTrHのゲートに供給する。図7のモデル回路では、トランジスタTrHのゲート−ソース間に直流電圧が印加され、トランジスタTrHのソース電位をゼロと仮定している。また、図7のモデル回路では、説明の簡略化上、容量CGD_H及びCDS_Hを無視している。図8に示す如く、可変電圧VOBは矩形波状の電圧VOB1と可変電圧VOB2との和に相当する。矩形波状の電圧VOB1を出力する電圧発生部VSB1と、可変電圧VOB2を出力する電圧源VSB2との直列回路にて、可変電圧源VSを形成することができる。 Consider a configuration for high-speed switching of Transis TrH. FIG. 7 shows a model circuit related to the transistor TrH when switching the transistor TrH. In the model circuit of FIG. 7, VS B represents a variable voltage source. Variable voltage source VS B supplies a variable voltage V OB relative to the source potential of the transistor TrH external transistor TrH to the gate of the transistor TrH. In the model circuit of FIG. 7, a DC voltage is applied between the gate and the source of the transistor TrH, and it is assumed that the source potential of the transistor TrH is zero. Further, in the model circuit of FIG. 7, the capacitances C GD_H and C DS_H are ignored for the sake of simplification of the description. As shown in FIG. 8, the variable voltage V OB corresponds to the sum of the rectangular wavy voltage V OB 1 and the variable voltage V OB 2. A variable voltage source VS B can be formed by a series circuit of a voltage generating unit VS B1 that outputs a rectangular wavy voltage V OB1 and a voltage source VS B2 that outputs a variable voltage V OB2.

今、図7のモデル回路において、可変電圧源VSからトランジスタTrHのゲートに向けて電流Iを供給することによりトランジスタTrHをターンオンさせることを考える。図7のモデル回路において、まず、式(B1)による回路方程式が成り立つ。
GSIN_H=VOB−I×RGIN_H ・・・(B1)
Now, the model circuit of FIG. 7, considering that turning on the transistor TrH by supplying the current I B from the variable voltage source VS B toward the gate of the transistor TrH. In the model circuit of FIG. 7, first, the circuit equation according to the equation (B1) holds.
V GSIN_H = V OB -I B × R GIN_H ··· (B1)

このとき、“VGSIN_H=VOB1”となるためには、“VOB=VOB1+VOB2”なのであるから、下記式(B2)が成立しておれば良い。
OB2=I×RGIN_H ・・・(B2)
At this time, in order to obtain "V GSIN_H = V OB1 ", since "V OB = V OB1 + V OB2 ", the following equation (B2) may be satisfied.
V OB2 = I B × R GIN_H ··· (B2)

図7のモデル回路において、電流Iは、容量CGS_Hと電圧VGSIN_Hの時間微分(dVGSIN_H/dt)との積で表される。故に、可変電圧VOBが下記式(B3)を満たせば、高速スイッチングに最適な“VGSIN_H=VOB1”が達成される。
OB=VOB1+VOB2
=VOB1+I×RGIN_H
=VOB1+RGIN_H×CGS_H×(dVGSIN_H/dt) ・・・(B3)
In the model circuit of FIG. 7, the current I B is represented by the product of the time derivative of the capacitance C GS_H and the voltage V GSIN_H (dV GSIN_H / dt) . Therefore, if the variable voltage V OB satisfies the following equation (B3), the optimum "V GSIN_H = V OB1 " for high-speed switching is achieved.
V OB = V OB1 + V OB2
= V OB1 + I B × R GIN_H
= V OB1 + R GIN_H × C GS_H × (dV GSIN_H / dt) ・ ・ ・ (B3)

微分回路を用いれば式(B3)に対応する可変電圧VOBを生成可能である。図9に、可変電圧源VSの例となる微分回路DIFを含んだモデル回路を示す。微分回路DIFは、抵抗RDIFB、コンデンサCDIFB及びオペアンプADIFBから成る。オペアンプADIFBの反転入力端子は、コンデンサCDIFBを介してトランジスタTrHのソースに接続される。オペアンプADIFBの非反転入力端子は電圧発生部VSB1に接続され、トランジスタTrHのソース電位を基準にして矩形波状の電圧VOB1がオペアンプADIFBの非反転入力端子に入力される。オペアンプADIFBの反転入力端子とオペアンプADIFBの出力端子は抵抗RDIFBを介して接続される。そして、オペアンプADIFBの出力端子がトランジスタTrHのゲートに接続される。オペアンプADIFBの出力端子での電圧が可変電圧VOBに相当する。上述したように、抵抗RGIN_HはトランジスタTrHの内部に存在する内部ゲート抵抗であるため、トランジスタTrHにおける電圧VGSIN_Hが加わるべき部位に内部ゲート抵抗RGIN_Hを介してオペアンプADIFBの出力端子が接続されることになる。 A variable voltage VOB corresponding to Eq. (B3) can be generated by using a differentiating circuit. FIG. 9 shows a model circuit including a differentiating circuit DIF B which is an example of the variable voltage source VS B. The differentiating circuit DIF B includes a resistor R DIFB , a capacitor C DIFB, and an operational amplifier A DIFB . The inverting input terminal of the operational amplifier A DIFB is connected to the source of the transistor TrH via the capacitor C DIFB. The non-inverting input terminal of the operational amplifier A DIFB is connected to the voltage generator VS B1, rectangular waveform voltage V OB1 relative to the source potential of the transistor TrH is input to the non-inverting input terminal of the operational amplifier A DIFB. Inverting input terminal and output terminal of the operational amplifier A DIFB of the operational amplifier A DIFB is connected via a resistor R DIFB. Then, the output terminal of the operational amplifier A DIFB is connected to the gate of the transistor TrH. Voltage at the output terminal of the operational amplifier A DIFB corresponds to the variable voltage V OB. As described above, since the resistor R GIN_H is an internal gate resistor existing inside the transistor TrH , the output terminal of the operational amplifier A DIFB is connected to the portion of the transistor TrH where the voltage V GSIN_H should be applied via the internal gate resistor R GIN_H. Will be done.

図9のモデル回路において抵抗RDIFBに流れる電流をI’にて表す。オペアンプADIFBは反転入力端子及び非反転入力端子間の電位差をゼロにするように動作する。オペアンプADIFBによる仮想短絡の機能により、VOB=VOB1+I’×RDIFB、であり、一方で電流I’はコンデンサCDIFBの静電容量値と電圧VOB1の時間微分(dVOB1/dt)との積で表されるので、下記式(B4)が成り立つ。尚、図9のモデル回路において、オペアンプADIFBの出力端子から反転入力端子に向かう向きの電流I’の極性を正としている。
OB=VOB1+I’×RDIFB
=VOB1+RDIFB×CDIFB×(dVOB1/dt) ・・・(B4)
In the model circuit of FIG. 9 represents a current flowing through the resistor R DIFB at I B '. The operational amplifier A DIFB operates so as to make the potential difference between the inverting input terminal and the non-inverting input terminal zero. The function of the virtual short circuit due to the operational amplifier A DIFB, V OB = V OB1 + I B '× R DIFB, are, on the one hand the current I B' is the time derivative of the capacitance value and the voltage V OB1 of the capacitor C DIFB (dV OB1 Since it is expressed as the product of / dt), the following equation (B4) holds. Note that in the model circuit of FIG. 9, and the polarity of the operational amplifier A direction of the current I B toward the inverting input terminal from the output terminal of DIFB 'positive.
V OB = V OB1 + I B '× R DIFB
= V OB1 + R DIFB × C DIFB × (dV OB1 / dt) ・ ・ ・ (B4)

故に、上記式(B3)及び(B4)の比較より、下記式(B5)が満たされるように抵抗RDIFBの抵抗値とコンデンサCDIFBの静電容量値を定めたならば、図9のモデル回路において、高速スイッチングに最適な“VGSIN_H=VOB1”が達成されることになる。
DIFB×CDIFB=RGIN_H×CGS_H ・・・(B5)
Therefore, if the resistance value of the resistor R DIFB and the capacitance value of the capacitor C DIFB are determined so that the following equation (B5) is satisfied from the comparison of the above equations (B3) and (B4), the model of FIG. 9 In the circuit, the optimum "V GSIN_H = V OB1 " for high-speed switching will be achieved.
R DIFB x C DIFB = R GIN_H x C GS_H ... (B5)

図7及び図9のモデル回路では、トランジスタTrHのゲート−ドレイン間容量CGD_Hの存在を無視しているが、内部ゲート−ソース間電圧VGSIN_Hを実際に変動させるためには、容量CGS_Hだけでなく容量CGD_Hの充放電も必要である。故に、上記式(B5)に代えて下記式(B5’)が満たされるように抵抗RDIFB及びコンデンサCDIFBの各値を定めるようにしても良い。上述したように、“(CGS_H+CGD_H)”はトランジスタTrHの入力容量に相当する。
DIFB×CDIFB=RGIN_H×(CGS_H+CGD_H) ・・・(B5’)
In the model circuits of FIGS. 7 and 9, the existence of the gate-drain capacitance C GD_H of the transistor TrH is ignored, but in order to actually change the internal gate-source voltage V GSIN_H , only the capacitance C GS_H is used. It is also necessary to charge and discharge the capacitance C GD_H. Therefore, instead of the above equation (B5), the values of the resistor R DIFB and the capacitor C DIFB may be determined so that the following equation (B5') is satisfied. As described above, "(C GS_H + C GD_H )" corresponds to the input capacitance of the transistor TrH.
R DIFB x C DIFB = R GIN_H x (C GS_H + C GD_H ) ... (B5')

尚、上記式(B1)〜(B5)及び(B5’)では、説明の便宜上、電圧を表す記号をその電圧の電圧値を表す記号として用いた。電流及び抵抗等についても同様である。即ち、上記式(B1)〜(B5)及び(B5’)において、
記号VOBは、可変電圧源VS及び微分回路DIFの出力電圧VOBの電圧値を表し、
記号VOB1、VOB2は、夫々、電圧VOB1、VOB2の電圧値を表し、
記号VGSIN_Hは、内部ゲート−ソース間電圧VGSIN_Hの電圧値を表し、
記号I、I’は、夫々、電流I、I’の電流値を表し、
記号RGIN_Hは、内部ゲート抵抗RGIN_Hの抵抗値を表し、
記号CGS_Hは、ゲート−ソース間容量CGS_Hの静電容量値を表し、
記号CGD_Hは、ゲート−ドレイン間容量CGD_Hの静電容量値を表し、
記号RDIFBは、抵抗RDIFBの抵抗値を表し、
記号CDIFBは、コンデンサCDIFBの静電容量値を表し、
記号(dVGSIN_H/dt)は、電圧VGSIN_Hの時間微分の値を表し、
記号(dVOB1/dt)は、電圧VOB1の時間微分の値を表している。
In the above equations (B1) to (B5) and (B5'), for convenience of explanation, a symbol representing a voltage is used as a symbol representing the voltage value of the voltage. The same applies to current, resistance, and the like. That is, in the above formulas (B1) to (B5) and (B5'),
The symbol V OB represents the voltage value of the output voltage V OB of the variable voltage source VS B and the differentiating circuit DIF B.
The symbols V OB1 and V OB2 represent the voltage values of the voltages V OB1 and V OB 2, respectively.
The symbol V GSIN_H represents the voltage value of the internal gate-source voltage V GSIN_H.
Symbol I B, I B ', respectively, the current I B, I B' represents the current value of,
The symbol R GIN_H represents the resistance value of the internal gate resistor R GIN_H.
The symbol C GS_H represents the capacitance value of the gate-source capacitance C GS_H.
The symbol C GD_H represents the capacitance value of the gate-drain capacitance C GD_H.
The symbol R DIFB represents the resistance value of the resistor R DIFB.
The symbol C DIFB represents the capacitance value of the capacitor C DIFB.
The symbol (dV GSIN_H / dt) represents the value of the time derivative of the voltage V GSIN_H.
The symbol (dV OB1 / dt) represents the value of the time derivative of the voltage V OB1.

ハーフブリッジ回路HBにおいて、式(B5)又は式(B5’)を満たすように定数設計された微分回路DIFを用いれば、トランジスタTrHを高速駆動する(即ち高速にスイッチングさせる)ことが可能となる。 In the half-bridge circuit HB, by using the differentiating circuit DIF B whose constant is designed to satisfy the equation (B5) or the equation (B5'), the transistor TrH can be driven at high speed (that is, switched at high speed). ..

トランジスタTrH及びTrLの内、トランジスタTrHに注目してトランジスタを高速駆動するための回路構成を説明したが、トランジスタTrLに対しても同様の回路構成を採用できる。 Of the transistors TrH and TrL, the circuit configuration for driving the transistor at high speed has been described by paying attention to the transistor TrH, but the same circuit configuration can be adopted for the transistor TrL.

まとめると、本実施形態に係る半導体装置は以下の高速駆動機能を備える。高速駆動機能では、トランジスタTrH及びTrLの夫々に対し微分回路DIFを適用することで、トランジスタTrH及びTrLを夫々に高速駆動する。 In summary, the semiconductor device according to this embodiment has the following high-speed drive functions. In the high-speed drive function, the differentiating circuit DIF B is applied to each of the transistors TrH and TrL to drive the transistors TrH and TrL at high speed, respectively.

第1実施形態は以下の実施例EX1_1〜EX1_4を含む。実施例EX1_1〜EX1_4の中で第1実施形態に係る半導体装置の詳細回路等を説明する。第1実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例EX1_1〜EX1_4に適用され、各実施例において、第1実施形態にて上述した事項と矛盾する事項については各実施例での記載が優先されて良い。尚、矛盾無き限り、実施例EX1_1〜EX1_4の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる(即ち複数の実施例の内の任意の2以上の実施例を組み合わせることも可能である)。 The first embodiment includes the following Examples EX1-1-1 to EX1_4. The detailed circuit and the like of the semiconductor device according to the first embodiment will be described in Examples EX1_1 to EX1_4. Unless otherwise specified and without contradiction, the above-mentioned matters in the first embodiment are applied to the following Examples EX1_1 to EX1_4, and in each embodiment, the matters inconsistent with the above-mentioned matters in the first embodiment. May give priority to the description in each embodiment. As long as there is no contradiction, the matters described in any of the examples EX1-1 to EX1_4 can be applied to any other embodiment (that is, any two or more of the plurality of examples). It is also possible to combine examples).

[実施例EX1_1]
実施例EX1_1を説明する。図10に実施例EX1_1に係る半導体装置1の全体構成を示す。半導体装置1に対し直流電圧源2及び外部電源3が接続される。半導体装置1は、パワーモジュールPM及び制御モジュールCMを備える。パワーモジュールPMは上述のトランジスタTrH及びTrLの直列回路から成るハーフブリッジ回路HBを備える。
[Example EX1_1]
Example EX1_1 will be described. FIG. 10 shows the overall configuration of the semiconductor device 1 according to the example EX1_1. The DC voltage source 2 and the external power supply 3 are connected to the semiconductor device 1. The semiconductor device 1 includes a power module PM and a control module CM. The power module PM includes a half-bridge circuit HB including a series circuit of the above-mentioned transistors TrH and TrL.

半導体装置1には、端子PTM、O1TM、O2TM、NTM、DHTM、GHTM、SHTM、GLTM及びSLTMが設けられている。端子O1TM及びO2TMはパワーモジュールPMの出力端子に相当する。トランジスタTrHのドレインは端子PTM及びDHTMに接続される。トランジスタTrLのソースは端子NTM及びSLTMに接続される。トランジスタTrHのソース及びトランジスタTrLのドレインは、互いに接続されると共に端子O1TM、O2TM及びSHTMにも共通接続される。トランジスタTrHのゲートは端子GHTMに接続され、トランジスタTrLのゲートは端子GLTMに接続される。 The semiconductor device 1 is provided with terminals P TM , O1 TM , O2 TM , N TM , DH TM , GH TM , SH TM , GL TM, and SL TM . The terminals O1 TM and O2 TM correspond to the output terminals of the power module PM. The drain of the transistor TrH is connected to the terminal P TM and DH TM. The source of the transistor TrL is connected to the terminal N TM and SL TM. The source of the transistor TrH and the drain of the transistor TrL are connected to each other and are also commonly connected to the terminals O1 TM , O2 TM and SH TM. The gate of the transistor TrH is connected to the terminal GH TM, and the gate of the transistor TrL is connected to the terminal GL TM.

直流電圧源2からの所定の直流電圧が、端子NTMを低電位側にして端子NTM及びPTM間に印加される。端子NTMは接地される。パワーモジュールPMは制御モジュールCMによって制御され、例えば直流電圧源2より供給される直流電力を交流電力に変換し、得られた交流電力を出力端子O1TM及びO2TMから出力端子O1TM及びO2TMに接続されたコイル等の負荷に供給する。ここでは、パワーモジュールPMの出力端子の個数が2つとなっているが、パワーモジュールPMの出力端子の個数は1又は3以上でも良い。 A predetermined DC voltage from the DC voltage source 2, and a terminal N TM to the low potential side is applied between the terminals N TM and P TM. Terminal NTM is grounded. The power module PM is controlled by the control module CM, for example, the DC power supplied from the DC voltage source 2 is converted into AC power, and the obtained AC power is converted from the output terminals O1 TM and O2 TM to the output terminals O1 TM and O2 TM. It supplies a load such as a coil connected to. Here, the number of output terminals of the power module PM is two, but the number of output terminals of the power module PM may be one or three or more.

制御モジュールCMは外部電源3から供給される電力に基づき動作する。ここでは、外部電源3から直流電圧VINが制御モジュールCMに供給されているものとする。尚、外部電源3と直流電圧源2は共通の電圧源であり得る。 The control module CM operates based on the electric power supplied from the external power source 3. Here, it is assumed that the DC voltage VIN is supplied to the control module CM from the external power supply 3. The external power supply 3 and the DC voltage source 2 can be a common voltage source.

制御モジュールCMは、ハイサイド駆動制御部である駆動制御部10Hと、ローサイド駆動制御部である駆動制御部10Lと、制御信号生成部20と、電源回路30と、を備える。 The control module CM includes a drive control unit 10H which is a high-side drive control unit, a drive control unit 10L which is a low-side drive control unit, a control signal generation unit 20, and a power supply circuit 30.

駆動制御部10Hは、端子DHTM、GHTM及びSHTMに接続され、制御信号生成部20から供給される制御信号に従ってトランジスタTrHのオン、オフを制御することでトランジスタTrHをスイッチング駆動する。駆動制御部10Lは、端子SHTM、GLTM及びSLTMに接続され、制御信号生成部20から供給される制御信号に従ってトランジスタTrLのオン、オフを制御することでトランジスタTrLをスイッチング駆動する。制御信号生成部20は、半導体装置1の外部装置から供給される信号に基づき、トランジスタTrH及びTrLをスイッチング駆動するための制御信号を生成する。電源回路30は、外部電源3からの直流電圧VINに基づき、駆動制御部10H、駆動制御部10L及び制御信号生成部20の駆動に必要な電源電圧(駆動電圧)を生成して駆動制御部10H、駆動制御部10L及び制御信号生成部20に供給する。尚、電源回路30は絶縁型の電源回路であると良い。 The drive control unit 10H is connected to the terminals DH TM , GH TM and SH TM , and switches and drives the transistor TrH by controlling the on / off of the transistor TrH according to the control signal supplied from the control signal generation unit 20. The drive control unit 10L is connected to the terminals SH TM , GL TM, and SL TM , and switches and drives the transistor TrL by controlling the on / off of the transistor TrL according to the control signal supplied from the control signal generation unit 20. The control signal generation unit 20 generates a control signal for switching and driving the transistors TrH and TrL based on the signal supplied from the external device of the semiconductor device 1. The power supply circuit 30 generates a power supply voltage (drive voltage) necessary for driving the drive control unit 10H, the drive control unit 10L, and the control signal generation unit 20 based on the DC voltage VIN from the external power supply 3, and the drive control unit. It is supplied to 10H, the drive control unit 10L, and the control signal generation unit 20. The power supply circuit 30 is preferably an isolated power supply circuit.

図11に半導体装置1の具体的な回路構成例を示す。図11の半導体装置1において、ハイサイド用の駆動制御部10Hはハイサイド用の可変電圧源110Hを備え、ローサイド用の駆動制御部10Lはローサイド用の可変電圧源110Lを備える。 FIG. 11 shows a specific circuit configuration example of the semiconductor device 1. In the semiconductor device 1 of FIG. 11, the high-side drive control unit 10H includes a high-side variable voltage source 110H, and the low-side drive control unit 10L includes a low-side variable voltage source 110L.

ハイサイド用の可変電圧源110Hは、トランジスタTrHのゲート及びソース間に可変の電圧を供給する電圧源であって、オペアンプ111H、電圧発生部112H、抵抗113H、コンデンサ114H、コンデンサ115H及び出力部116Hを備える。抵抗113Hは帰還抵抗として機能する。オペアンプ111Hは、2つの入力端子である反転入力端子及び非反転入力端子と、出力端子を有する。オペアンプ111Hは、反転入力端子及び非反転入力端子間の電圧(電位差)を増幅した電圧信号を自身の出力端子から出力することにより、帰還抵抗113Hと協働して反転入力端子及び非反転入力端子間の電圧(電位差)をゼロに近づける。オペアンプ111H、抵抗113H及びコンデンサ114Hにより図5の微分回路DIFに相当するハイサイド用の第1微分回路が形成され、オペアンプ111H、抵抗113H及びコンデンサ115Hにより図9の微分回路DIFに相当するハイサイド用の第2微分回路が形成される。 The variable voltage source 110H for the high side is a voltage source that supplies a variable voltage between the gate and the source of the transistor TrH, and is an operational amplifier 111H, a voltage generating unit 112H, a resistor 113H, a capacitor 114H, a capacitor 115H, and an output unit 116H. To be equipped. The resistor 113H functions as a feedback resistor. The operational amplifier 111H has two input terminals, an inverting input terminal, a non-inverting input terminal, and an output terminal. The operational amplifier 111H outputs a voltage signal obtained by amplifying the voltage (potential difference) between the inverting input terminal and the non-inverting input terminal from its own output terminal, so that the operational amplifier 111H cooperates with the feedback resistor 113H to inverting input terminal and non-inverting input terminal. Bring the voltage (potential difference) between them close to zero. The operational amplifier 111H, the resistor 113H, and the capacitor 114H form a first differentiating circuit for the high side corresponding to the differentiating circuit DIF A in FIG. 5, and the operational amplifier 111H, the resistor 113H, and the capacitor 115H correspond to the differentiating circuit DIF B in FIG. A second differentiating circuit for the high side is formed.

オペアンプ111Hの反転入力端子は、抵抗113Hの一端、コンデンサ114Hの一端及びコンデンサ115Hの一端に共通接続される。抵抗113Hの他端はオペアンプ111Hの出力端子に接続される。コンデンサ114Hの他端は端子DHTMに接続される(即ち端子DHTMを介してトランジスタTrHのドレインに接続される)。コンデンサ115Hの他端は端子SHTMに接続される(即ち端子SHTMを介してトランジスタTrHのソースに接続される)。 The inverting input terminal of the operational amplifier 111H is commonly connected to one end of the resistor 113H, one end of the capacitor 114H, and one end of the capacitor 115H. The other end of the resistor 113H is connected to the output terminal of the operational amplifier 111H. The other end of the capacitor 114H is connected to the terminal DH TM (i.e. is connected to the drain of the transistor TrH through the terminal DH TM). The other end of the capacitor 115H is connected to the terminal SH TM (i.e. is connected to the source of the transistor TrH through a terminal SH TM).

オペアンプ111Hの非反転入力端子と端子SHTMとの間に電圧発生部112Hが挿入される。電圧発生部112Hは、制御信号CNT_Hに基づき電圧VPLS_Hを生成し、端子SHTMの電位(即ちトランジスタTrHのソース電位)を基準に電圧VPLS_Hをオペアンプ111Hの非反転入力端子に供給する。 The voltage generating unit 112H is inserted between the non-inverting input terminal and the terminal SH TM of the operational amplifier 111H. Voltage generator 112H generates a voltage V PLS_H based on the control signal CNT_H, it supplies a voltage V PLS_H to the non-inverting input terminal of the operational amplifier 111H based on the potential (i.e. the source potential of the transistor TrH) terminal SH TM.

電圧VPLS_Hは、トランジスタTrHを交互にオン状態又はオフ状態とするための矩形波状の電圧であり、電圧VPLS_Hのレベルは交互に第1所定レベルであるローレベル、第2所定レベルであるハイレベルとなる。ローレベルの電圧VPLS_Hの値はトランジスタTrHのソース電位から見てゼロである。故に、電圧VPLS_Hがローレベルにあるとき、オペアンプ111Hの非反転入力端子での電位はトランジスタTrHのソース電位と一致する。電圧VPLS_Hがハイレベルにあるとき、オペアンプ111Hの非反転入力端子での電位は、電圧VPLS_Hの振幅分だけ、トランジスタTrHのソース電位より高くなる。電圧VPLS_Hの振幅はトランジスタTrHの閾値電圧VTH_Hよりも大きい。故に、トランジスタTrHにおいて、ソース電位から見てゲート電位が電圧VPLS_Hの振幅分高いとき、トランジスタTrHはオン状態となる。例えば、閾値電圧VTH_Hは2.7Vであって、電圧VPLS_Hの振幅は18Vである。尚、トランジスタTrHのソース電位から見て、ローレベルの電圧VPLS_Hが正又は負の微小電圧値を持つことがあり得て良い。 The voltage V PLS_H is a rectangular wavy voltage for alternately turning on or off the transistors TrH, and the levels of the voltage V PLS_H are alternately low level, which is the first predetermined level, and high, which is the second predetermined level. Become a level. The value of the low-level voltage V PLS_H is zero when viewed from the source potential of the transistor TrH. Therefore, when the voltage V PLS_H is at the low level, the potential at the non-inverting input terminal of the operational amplifier 111H coincides with the source potential of the transistor TrH. When the voltage V PLS_H is at a high level, the potential at the non-inverting input terminal of the operational amplifier 111H becomes higher than the source potential of the transistor TrH by the amplitude of the voltage V PLS_H. The amplitude of the voltage V PLS_H is greater than the threshold voltage V TH_H transistor TrH. Therefore, in the transistor TrH, when the gate potential is higher by the amplitude of the voltage V PLS_H when viewed from the source potential, the transistor TrH is turned on. For example, the threshold voltage V TH_H is 2.7 V, and the amplitude of the voltage V PLS_H is 18 V. It is possible that the low-level voltage VPLS_H has a positive or negative minute voltage value when viewed from the source potential of the transistor TrH.

オペアンプ111Hの出力端子における電圧を記号“VO_H”にて表す。また、可変電圧源110Hの出力部を符号“116H”にて表す。図11の構成では、出力部116Hは可変電圧源110Hを構成する微分回路の出力部でもあり、オペアンプ111Hの出力端子に等しい。出力部116Hは端子GHTMに接続される。 The voltage at the output terminal of the operational amplifier 111H is represented by the symbol “VO_H ”. Further, the output unit of the variable voltage source 110H is represented by the reference numeral “116H”. In the configuration of FIG. 11, the output unit 116H is also the output unit of the differentiating circuit constituting the variable voltage source 110H, and is equal to the output terminal of the operational amplifier 111H. The output unit 116H is connected to the terminal GH TM.

ローサイド用の可変電圧源110Lは、トランジスタTrLのゲート及びソース間に可変の電圧を供給する電圧源であって、オペアンプ111L、電圧発生部112L、抵抗113L、コンデンサ114L、コンデンサ115L及び出力部116Lを備える。抵抗113Lは帰還抵抗として機能する。オペアンプ111Lは、2つの入力端子である反転入力端子及び非反転入力端子と、出力端子を有する。オペアンプ111Lは、反転入力端子及び非反転入力端子間の電圧(電位差)を増幅した電圧信号を自身の出力端子から出力することにより、帰還抵抗113Lと協働して反転入力端子及び非反転入力端子間の電圧(電位差)をゼロに近づける。オペアンプ111L、抵抗113L及びコンデンサ114Lにより図5の微分回路DIFに相当するローサイド用の第1微分回路が形成され、オペアンプ111L、抵抗113L及びコンデンサ115Lにより図9の微分回路DIFに相当するローサイド用の第2微分回路が形成される。 The variable voltage source 110L for the low side is a voltage source that supplies a variable voltage between the gate and the source of the transistor TrL, and includes an operational amplifier 111L, a voltage generating unit 112L, a resistor 113L, a capacitor 114L, a capacitor 115L, and an output unit 116L. Be prepared. The resistor 113L functions as a feedback resistor. The operational amplifier 111L has two input terminals, an inverting input terminal, a non-inverting input terminal, and an output terminal. The operational amplifier 111L outputs a voltage signal obtained by amplifying the voltage (potential difference) between the inverting input terminal and the non-inverting input terminal from its own output terminal, so that the operational amplifier 111L cooperates with the feedback resistor 113L to display the inverting input terminal and the non-inverting input terminal. Bring the voltage (potential difference) between them close to zero. The operational amplifier 111L, the resistor 113L and the capacitor 114L form a first differentiating circuit for the low side corresponding to the differentiating circuit DIF A of FIG. 5, and the operational amplifier 111L, the resistor 113L and the capacitor 115L form the low side corresponding to the differentiating circuit DIF B of FIG. Second differentiating circuit is formed.

オペアンプ111Lの反転入力端子は、抵抗113Lの一端、コンデンサ114Lの一端及びコンデンサ115Lの一端に共通接続される。抵抗113Lの他端はオペアンプ111Lの出力端子に接続される。コンデンサ114Lの他端は端子SHTMに接続される(即ち端子SHTMを介してトランジスタTrLのドレインに接続される)。コンデンサ115Lの他端は端子SLTMに接続される(即ち端子SLTMを介してトランジスタTrLのソースに接続される)。 The inverting input terminal of the operational amplifier 111L is commonly connected to one end of the resistor 113L, one end of the capacitor 114L, and one end of the capacitor 115L. The other end of the resistor 113L is connected to the output terminal of the operational amplifier 111L. The other end of the capacitor 114L is connected to the terminal SH TM (i.e. is connected to the drain of the transistor TrL through a terminal SH TM). The other end of the capacitor 115L is connected to the terminal SL TM (i.e. connected to the source of transistor TrL through the terminal SL TM).

オペアンプ111Lの非反転入力端子と端子SLTMとの間に電圧発生部112Lが挿入される。電圧発生部112Lは、制御信号CNT_Lに基づき電圧VPLS_Lを生成し、端子SLTMの電位(即ちトランジスタTrLのソース電位)を基準に電圧VPLS_Lをオペアンプ111Lの非反転入力端子に供給する。 The voltage generating unit 112L is inserted between the non-inverting input terminal and the terminal SL TM of the operational amplifier 111L. Voltage generating unit 112L generates the voltage V PLS_L based on the control signal CNT_L, supplies a voltage V PLS_L to the non-inverting input terminal of the operational amplifier 111L in reference to the potential (i.e. the source potential of the transistor TrL) terminal SL TM.

電圧VPLS_Lは、トランジスタTrLを交互にオン状態又はオフ状態とするための矩形波状の電圧であり、電圧VPLS_Lのレベルは交互に第3所定レベルであるローレベル、第2所定レベルであるハイレベルとなる。ローレベルの電圧VPLS_Lの値はトランジスタTrLのソース電位から見てゼロである。故に、電圧VPLS_Lがローレベルにあるとき、オペアンプ111Lの非反転入力端子での電位はトランジスタTrLのソース電位と一致する。電圧VPLS_Lがハイレベルにあるとき、オペアンプ111Lの非反転入力端子での電位は、電圧VPLS_Lの振幅分だけ、トランジスタTrLのソース電位より高くなる。電圧VPLS_Lの振幅はトランジスタTrLの閾値電圧VTH_Lよりも大きい。故に、トランジスタTrLにおいて、ソース電位から見てゲート電位が電圧VPLS_Lの振幅分高いとき、トランジスタTrLはオン状態となる。例えば、閾値電圧VTH_Lは2.7Vであって、電圧VPLS_Lの振幅は18Vである。尚、トランジスタTrLのソース電位から見て、ローレベルの電圧VPLS_Lが正又は負の微小電圧値を持つことがあり得て良い。 The voltage V PLS_L is a rectangular wavy voltage for alternately turning on or off the transistors TrL, and the levels of the voltage V PLS_L are alternately low level, which is the third predetermined level, and high, which is the second predetermined level. Become a level. The value of the low level voltage V PLS_L is zero when viewed from the source potential of the transistor TrL. Therefore, when the voltage V PLS_L is at the low level, the potential at the non-inverting input terminal of the operational amplifier 111L coincides with the source potential of the transistor TrL. When the voltage V PLS_L is at a high level, the potential at the non-inverting input terminal of the operational amplifier 111L becomes higher than the source potential of the transistor TrL by the amplitude of the voltage V PLS_L. The amplitude of the voltage V PLS_L is greater than the threshold voltage V TH_L of the transistor TrL. Therefore, in the transistor TrL, when the gate potential is higher by the amplitude of the voltage V PLS_L when viewed from the source potential, the transistor TrL is turned on. For example, the threshold voltage V TH_L is 2.7 V, and the amplitude of the voltage V PLS_L is 18 V. It is possible that the low-level voltage VPLS_L has a positive or negative minute voltage value when viewed from the source potential of the transistor TrL.

オペアンプ111Lの出力端子における電圧を記号“VO_L”にて表す。また、可変電圧源110Lの出力部を符号“116L”にて表す。図11の構成では、出力部116Lは可変電圧源110Lを構成する微分回路の出力部でもあり、オペアンプ111Lの出力端子に等しい。出力部116Lは端子GLTMに接続される。 The voltage at the output terminal of the operational amplifier 111L is represented by the symbol “VO_L ”. Further, the output unit of the variable voltage source 110L is represented by the reference numeral “116L”. In the configuration of FIG. 11, the output unit 116L is also the output unit of the differentiating circuit constituting the variable voltage source 110L, and is equal to the output terminal of the operational amplifier 111L. The output unit 116L is connected to the terminal GL TM.

制御信号生成部20は、半導体装置1の外部装置から供給される信号SINに基づき制御信号CNT_H及びCNT_Lを生成し、制御信号CNT_H及びCNT_Lを、夫々、電圧発生部112H及び112Lに出力する。制御信号CNT_H及びCNT_Lの夫々は、ハイレベル又はローレベルの信号レベルをとる二値化信号である。制御信号CNT_Hがハイレベル、ローレベルであるとき、電圧VPLS_Hも、夫々、ハイレベル、ローレベルとなる。制御信号CNT_Lがハイレベル、ローレベルであるとき、電圧VPLS_Lも、夫々、ハイレベル、ローレベルとなる。 The control signal generation unit 20 generates control signals CNT_H and CNT_L based on the signal S IN supplied from the external device of the semiconductor device 1, and outputs the control signals CNT_H and CNT_L to the voltage generation units 112H and 112L, respectively. Each of the control signals CNT_H and CNT_L is a binarized signal that takes a high level or a low level signal level. When the control signal CNT_H is high level and low level, the voltage V PLS_H is also high level and low level, respectively. When the control signal CNT_L is high level and low level, the voltage V PLS_L is also high level and low level, respectively.

電源回路30は、外部電源3から供給される直流電圧VINに基づき、電源電圧VCC1_H、VCC2_H、VCC1_L及びVCC2_Lを生成する。 The power supply circuit 30 generates power supply voltages VCS1_H, VCS2_H, VCS1_L and VCS2_L based on the DC voltage VIN supplied from the external power supply 3.

電源電圧VCC1_H及びVCC2_Hはオペアンプ111Hの正側及び負側の電源電圧であり、オペアンプ111Hは電源電圧VCC1_H及びVCC2_Hに基づいて駆動する(VCC1_H>VCC2_H)。故に、オペアンプ111Hの出力電圧VO_Hは負側の電源電圧VCC2_H以上且つ正側の電源電圧VCC1_H以下の電位を有する。トランジスタTrHに対するサージ対策機能及び高速駆動機能を実現すべく、トランジスタTrHのソース電位から見て電圧VO_Hが正の電位も負の電位も持ちうるように、電源電圧VCC1_H及びVCC2_Hの電圧値が設定される。 The power supply voltages VCS1_H and VCS2_H are the power supply voltages on the positive and negative sides of the operational amplifier 111H, and the operational amplifier 111H is driven based on the power supply voltages VCS1_H and VCS2_H (VCC1_H> VCS2_H). Therefore, the output voltage VO_H of the operational amplifier 111H has a potential of not less than or equal to the negative side power supply voltage VCS2_H and not more than or equal to the positive side power supply voltage VCS1_H. In order to achieve surge capability and high-speed driving function for the transistor TrH, so that the voltage V O_H viewed from the source potential of the transistor TrH can also have a positive even potential negative potential, the voltage value of the power supply voltage VCC1_H and VCC2_H set Will be done.

電源電圧VCC1_L及びVCC2_Lはオペアンプ111Lの正側及び負側の電源電圧であり、オペアンプ111Lは電源電圧VCC1_L及びVCC2_Lに基づいて駆動する(VCC1_L>VCC2_L)。故に、オペアンプ111Lの出力電圧VO_Lは負側の電源電圧VCC2_L以上且つ正側の電源電圧VCC1_L以下の電位を有する。トランジスタTrLに対するサージ対策機能及び高速駆動機能を実現すべく、トランジスタTrLのソース電位から見て電圧VO_Lが正の電位も負の電位も持ちうるように、電源電圧VCC1_L及びVCC2_Lの電圧値が設定される。 The power supply voltages VCS1_L and VCS2_L are the power supply voltages on the positive and negative sides of the operational amplifier 111L, and the operational amplifier 111L is driven based on the power supply voltages VCS1_L and VCS2_L (VCC1_L> VCS2_L). Thus, the output voltage V O_L operational amplifier 111L have a power supply voltage and the positive supply voltage VCC1_L following potential than VCC2_L negative side. In order to achieve surge capability and high-speed driving function for the transistor TrL, so that the voltage V O_L viewed from the source potential of the transistor TrL can be had positive even potential negative potential, the voltage value of the power supply voltage VCC1_L and VCC2_L set Will be done.

尚、特に図示されていないが、電圧発生部112H及び112Lに対する電源電圧も直流電圧VINに基づき電源回路30にて生成される。 Although not particularly shown, the power supply voltage for the voltage generating units 112H and 112L is also generated in the power supply circuit 30 based on the DC voltage VIN.

――ローサイドオフ制御区間(図12)――
図12を参照し、電圧VPLS_Lをローレベルに維持することでトランジスタTrLをオフ状態に維持するローサイドオフ制御区間を考える。ローサイドオフ制御区間において、電圧VPLS_Hをローレベル及びハイレベル間で変動させることでトランジスタTrHがスイッチングされる。
--Low side off control section (Fig. 12) -
With reference to FIG. 12, consider a low-side-off control section in which the transistor TrL is maintained in the off state by maintaining the voltage V PLS_L at a low level. In the low side-off control section, the transistor TrH is switched by varying the voltage V PLS_H between low and high levels.

オペアンプ111H、抵抗113H及びコンデンサ115Hから成る微分回路の機能により、出力電圧VO_Hは、矩形波状の電圧VPLS_Hに対し該電圧VPLS_Hの変化に応じた電圧成分を重畳したものとなる。電圧VPLS_Hの変化に応じた電圧成分は、電圧VPLS_Hの変動直後の過渡状態において正又は負の電圧値を有し、電圧VPLS_Hの変動後、十分に時間が経過した安定状態においては、ゼロとなる。故に、安定状態において出力電圧VO_Hは電圧VPLS_Hと一致する。安定状態において、電圧VPLS_HがローレベルであればトランジスタTrHはオフであり、電圧VPLS_HがハイレベルであればトランジスタTrHはオンである。 Operational amplifier 111H, by the function of the resistor 113H and the differentiating circuit comprising a capacitor 115H, the output voltage V O_H becomes one to rectangular waveform voltage V PLS_H superimposed the voltage component corresponding to the change of the voltage V PLS_H. Voltage component corresponding to the change of the voltage V PLS_H has a positive or negative voltage value in a transient state immediately after the variation of the voltage V PLS_H, after change of the voltage V PLS_H, in a stable state in which sufficient time has elapsed, It becomes zero. Thus, the output voltage V O_H in a stable state corresponds to the voltage V PLS_H. In steady state, the transistor TrH if the voltage V PLS_H at a low level is off, the transistor TrH if the voltage V PLS_H high level is on.

つまり、可変電圧源110Hは、矩形波状の電圧VPLS_HをトランジスタTrHのゲート及びソース間に供給することでトランジスタTrHをスイッチングする際、矩形波状の電圧VPLS_Hに対し該電圧VPLS_Hの変化に応じた電圧成分を重畳した駆動電圧を生成し、該駆動電圧を出力電圧VO_HとしてトランジスタTrHのゲート及びソース間に印加する(換言すればトランジスタTrHのソース電位を基準にトランジスタTrHのゲートに印加する)。重畳された電圧成分により、過渡状態を含めて、内部ゲート−ソース間電圧VGSIN_Hの波形が電圧VPLS_Hの波形と一致又は近似することになり、トランジスタTrHの高速駆動が実現される。 That is, when the variable voltage source 110H switches the transistor TrH by supplying the rectangular wave-shaped voltage V PLS_H between the gate and the source of the transistor TrH , the variable voltage source 110H responds to the change of the voltage V PLS_H with respect to the rectangular wave-shaped voltage V PLS_H. A drive voltage is generated by superimposing the voltage components, and the drive voltage is applied as an output voltage VO_H between the gate and the source of the transistor TrH (in other words, the drive voltage is applied to the gate of the transistor TrH with reference to the source potential of the transistor TrH. ). Due to the superimposed voltage component, the waveform of the internal gate-source voltage V GSIN_H matches or approximates the waveform of the voltage V PLS_H , including the transient state, and high-speed driving of the transistor TrH is realized.

他方、ローサイドオフ制御区間において、トランジスタTrHのスイッチングによりトランジスタTrLのドレイン−ソース間に電圧変化が生じることになる。但し、この際、可変電圧源110Lは、オペアンプ111L、抵抗113L及びコンデンサ114Lから成る微分回路の機能により、トランジスタTrLのドレイン−ソース間の電圧変化に応じた電圧を出力電圧VO_Lとして生成し、該出力電圧VO_LをトランジスタTrLのゲート及びソース間に印加する(換言すればトランジスタTrLのソース電位を基準にトランジスタTrLのゲートに印加する)。これにより、トランジスタTrHのスイッチングに伴う、トランジスタTrLに対する正及び負のゲートサージが抑制される。 On the other hand, in the low-side-off control section, switching of the transistor TrH causes a voltage change between the drain and the source of the transistor TrL. However, this time, the variable voltage source 110L includes an operational amplifier 111L, by the function of the resistor 113L and the differentiating circuit comprising a capacitor 114L, the drain of the transistor TrL - generates a voltage corresponding to the voltage change between the source as the output voltage V O_L, The output voltage VO_L is applied between the gate and the source of the transistor TrL (in other words, it is applied to the gate of the transistor TrL with reference to the source potential of the transistor TrL). As a result, positive and negative gate surges with respect to the transistor TrL due to switching of the transistor TrH are suppressed.

――ハイサイドオフ制御区間(図13)――
図13を参照し、電圧VPLS_Hをローレベルに維持することでトランジスタTrHをオフ状態に維持するハイサイドオフ制御区間を考える。ハイサイドオフ制御区間において、電圧VPLS_Lをローレベル及びハイレベル間で変動させることでトランジスタTrLがスイッチングされる。
--High side off control section (Fig. 13)--
With reference to FIG. 13, consider a high-side-off control section in which the transistor TrH is maintained in the off state by maintaining the voltage V PLS_H at a low level. In the high side-off control section, the transistor TrL is switched by varying the voltage V PLS_L between low and high levels.

オペアンプ111L、抵抗113L及びコンデンサ115Lから成る微分回路の機能により、出力電圧VO_Lは、矩形波状の電圧VPLS_Lに対し該電圧VPLS_Lの変化に応じた電圧成分を重畳したものとなる。電圧VPLS_Lの変化に応じた電圧成分は、電圧VPLS_Lの変動直後の過渡状態において正又は負の電圧値を有し、電圧VPLS_Lの変動後、十分に時間が経過した安定状態においては、ゼロとなる。故に、安定状態において出力電圧VO_Lは電圧VPLS_Lと一致する。安定状態において、電圧VPLS_LがローレベルであればトランジスタTrLはオフであり、電圧VPLS_LがハイレベルであればトランジスタTrLはオンである。 Operational amplifier 111L, by the function of the resistor 113L and the differentiating circuit comprising a capacitor 115L, the output voltage V O_L becomes one to rectangular waveform voltage V PLS_L superimposed the voltage component corresponding to the change of the voltage V PLS_L. Voltage component corresponding to the change of the voltage V PLS_L has a positive or negative voltage value in a transient state immediately after the variation of the voltage V PLS_L, after change of the voltage V PLS_L, in a stable state in which sufficient time has elapsed, It becomes zero. Thus, the output voltage V O_L in a stable state corresponds to the voltage V PLS_L. In steady state, the transistor TrL if the voltage V PLS_L at a low level is off, the transistor TrL if the voltage V PLS_L high level is on.

つまり、可変電圧源110Lは、矩形波状の電圧VPLS_LをトランジスタTrLのゲート及びソース間に供給することでトランジスタTrLをスイッチングする際、矩形波状の電圧VPLS_Lに対し該電圧VPLS_Lの変化に応じた電圧成分を重畳した駆動電圧を生成し、該駆動電圧を出力電圧VO_LとしてトランジスタTrLのゲート及びソース間に印加する(換言すればトランジスタTrLのソース電位を基準にトランジスタTrLのゲートに印加する)。重畳された電圧成分により、過渡状態を含めて、内部ゲート−ソース間電圧VGSIN_Lの波形が電圧VPLS_Lの波形と一致又は近似することになり、トランジスタTrLの高速駆動が実現される。 That is, when the variable voltage source 110L switches the transistor TrL by supplying the rectangular wave-shaped voltage V PLS_L between the gate and the source of the transistor TrL , the variable voltage source 110L responds to the change of the voltage V PLS_L with respect to the rectangular wave-shaped voltage V PLS_L. A drive voltage is generated by superimposing the voltage components, and the drive voltage is applied as an output voltage VO_L between the gate and the source of the transistor TrL (in other words, the drive voltage is applied to the gate of the transistor TrL with reference to the source potential of the transistor TrL. ). Due to the superimposed voltage component, the waveform of the internal gate-source voltage V GSIN_L , including the transient state, matches or approximates the waveform of the voltage V PLS_L , and high-speed driving of the transistor TrL is realized.

他方、ハイサイドオフ制御区間において、トランジスタTrLのスイッチングによりトランジスタTrHのドレイン−ソース間に電圧変化が生じることになる。但し、この際、可変電圧源110Hは、オペアンプ111H、抵抗113H及びコンデンサ114Hから成る微分回路の機能により、トランジスタTrHのドレイン−ソース間の電圧変化に応じた電圧を出力電圧VO_Hとして生成し、該出力電圧VO_HをトランジスタTrHのゲート及びソース間に印加する(換言すればトランジスタTrHのソース電位を基準にトランジスタTrHのゲートに印加する)。これにより、トランジスタTrLのスイッチングに伴う、トランジスタTrHに対する正及び負のゲートサージが抑制される。 On the other hand, in the high side-off control section, the switching of the transistor TrL causes a voltage change between the drain and the source of the transistor TrH. However, at this time, the variable voltage source 110H generates a voltage corresponding to the voltage change between the drain and the source of the transistor TrH as the output voltage VO_H by the function of the differential circuit including the operational capacitor 111H, the resistor 113H and the capacitor 114H. The output voltage VO_H is applied between the gate and the source of the transistor TrH (in other words, it is applied to the gate of the transistor TrH with reference to the source potential of the transistor TrH). As a result, positive and negative gate surges with respect to the transistor TrH due to switching of the transistor TrL are suppressed.

オペアンプ111H及び111Lは、夫々に、スイッチングに伴う過渡的な変化に対し高速に応答する必要がある。このため、オペアンプ111H及び111Lの夫々を、高速動作を実現可能な電流帰還型オペアンプにて構成することが望ましい。但し、オペアンプ111H及び111Lの夫々を、電流帰還型オペアンプに分類されないオペアンプにて構成することも可能である。 The operational amplifiers 111H and 111L, respectively, need to respond to transient changes associated with switching at high speed. Therefore, it is desirable that each of the operational amplifiers 111H and 111L is composed of a current feedback type operational amplifier capable of realizing high-speed operation. However, it is also possible to configure each of the operational amplifiers 111H and 111L with operational amplifiers that are not classified as current feedback type operational amplifiers.

――定数設計――
可変電圧源110Hの定数設計を説明する。コンデンサ114H、115Hの静電容量値を夫々“C114H”、“C115H”で表し、且つ、抵抗113Hの抵抗値を“R113H”で表す。また、トランジスタTrHにおいて、ゲート−ドレイン間容量CGD_H、ゲート−ソース間容量CGS_Hの静電容量値を、夫々、“CGD_H” “CGS_H”で表す(図2参照)。更に、トランジスタTrHのゲート抵抗の抵抗値を“RG_H”で表す。
--Constant design--
The constant design of the variable voltage source 110H will be described. The capacitance values of the capacitors 114H and 115H are represented by "C 114H " and "C 115H ", respectively, and the resistance value of the resistor 113H is represented by "R 113H". In the transistor TrH, gate - drain capacitance C GD_H, gate - represented by the capacitance value of the source capacitance C GS_H, respectively, "C GD_H""C GS_H " ( see FIG. 2). Further, the resistance value of the gate resistance of the transistor TrH is represented by "RG_H".

抵抗値RG_Hを持つトランジスタTrHのゲート抵抗(制御電極抵抗)とは、典型的には、トランジスタTrHの内部ゲート抵抗RGIN_Hそのものを指す(図15参照)。内部ゲート抵抗RGIN_Hは、例えば1Ω程度である。但し、図14に示すように、トランジスタTrHのゲートに対して別途抵抗REX_Hが外付け接続されることもある。この場合においては、トランジスタTrHのゲートに対して外付け接続される抵抗REX_Hと、内部ゲート抵抗RGIN_Hとの直列合成抵抗がトランジスタTrHのゲート抵抗として機能することになり、上記直列合成抵抗の抵抗値が抵抗値RG_Hと解される(図15参照)。尚、図14では、端子GHTMとトランジスタTrHのゲートとの間に抵抗REX_Hが設けられているが、端子GHTMと出力部116Hとの間に抵抗REX_Hが設けられることもある。 The gate resistance (control electrode resistance) of the transistor TrH having a resistance value R G_H typically refers to the internal gate resistance R GIN_H itself of the transistor TrH (see FIG. 15). The internal gate resistance R GIN_H is, for example, about 1Ω. However, as shown in FIG. 14, a resistor R EX_H may be externally connected to the gate of the transistor TrH. In this case, will be the resistance R EX_H to be externally connected to the gate of the transistor TrH, the series combined resistance of the inner gate resistor R GIN_H functions as a gate resistance of a transistor TrH, of the series combined resistance The resistance value is understood as the resistance value RG_H (see FIG. 15). In FIG 14, although the resistance R EX_H between the gate terminal GH TM and transistor TrH provided, sometimes the resistance R EX_H is provided between the terminal GH TM and an output section 116H.

積(C114H×R113H)と積(CGD_H×RG_H)とが一致するように、トランジスタTrHの特性に基づき値C114H及びR113Hを設計すると良い。これにより、トランジスタTrHに関わる正及び負のゲートサージは適正に抑制される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積(C114H×R113H)と積(CGD_H×RG_H)とが完全に一致している必要は必ずしもなく、積(C114H×R113H)は、積(CGD_H×RG_H)に基づく、積(CGD_H×RG_H)に近い値を有していても良い。この場合でも、トランジスタTrHに関わる正及び負のゲートサージの抑制効果が得られる。まとめると例えば、図15に示す如く“(C114H×R113H)=kH1(CGD_H×RG_H)”であると良い。係数kH1は例えば0.5以上1.5以下の範囲内の所定値を持つ。 The values C 114H and R 113H may be designed based on the characteristics of the transistor TrH so that the product (C 114H × R 113H ) and the product (C GD_H × RG_H) match. As a result, the positive and negative gate surges related to the transistor TrH are properly suppressed. The coincidence of their products is understood as a concept having a certain width including an error. Related to this, the product (C 114H x R 113H ) and the product (C GD_H x RG_H ) do not necessarily have to be exactly the same , and the product (C 114H x R 113H ) is the product (C GD_H). It may have a value close to the product (C GD_H × RG_H ) based on × RG_H). Even in this case, the effect of suppressing positive and negative gate surges related to the transistor TrH can be obtained. In summary, for example, as shown in FIG. 15, it is preferable that “(C 114H × R 113H ) = k H1 (C GD_H × RG_H )”. The coefficient k H1 has a predetermined value in the range of 0.5 or more and 1.5 or less, for example.

トランジスタTrHのゲート−ソース間容量CGS_Hの静電容量値、又は、トランジスタTrHの入力容量(即ち容量CGS_H及びCGD_Hの和)の静電容量値を、便宜上、“CG_H”で表す。この場合、積(C115H×R113H)と積(CG_H×RG_H)とが一致するように、トランジスタTrHの特性に基づき値C115H及びR113Hを設計すると良い。これにより、トランジスタTrHのスイッチングの高速駆動が実現される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積(C115H×R113H)と積(CG_H×RG_H)とが完全に一致している必要は必ずしもなく、積(C115H×R113H)は、積(CG_H×RG_H)に基づく、積(CG_H×RG_H)に近い値を有していても良い。この場合でも、トランジスタTrHの高速駆動が実現される。まとめると例えば、図15に示す如く“(C115H×R113H)=kH2(CG_H×RG_H)”であると良い。係数kH2は例えば0.5以上1.5以下の範囲内の所定値を持つ。 The capacitance value of the gate-source capacitance C GS_H of the transistor TrH or the capacitance value of the input capacitance of the transistor TrH (that is, the sum of the capacitances C GS_H and C GD_H ) is represented by "CG_H" for convenience. In this case, the values C 115H and R 113H may be designed based on the characteristics of the transistor TrH so that the product (C 115H × R 113H ) and the product ( CG_H × RG_H) match. As a result, high-speed driving of switching of the transistor TrH is realized. The coincidence of their products is understood as a concept having a certain width including an error. Although in this connection the product (C 115H × R 113H) and product (C G_H × R G_H) and completely is not always necessary to match the product (C 115H × R 113H) is the product (C G_H It may have a value close to the product ( CG_H × RG_H ) based on × RG_H). Even in this case, high-speed driving of the transistor TrH is realized. In summary, for example, as shown in FIG. 15, it is preferable that “(C 115H × R 113H ) = k H2 ( CG_H × R G_H )”. The coefficient k H2 has a predetermined value in the range of 0.5 or more and 1.5 or less, for example.

ローサイドの可変電圧源110Lについても同様の定数設計が施される。コンデンサ114L、115Lの静電容量値を夫々“C114L”、“C115L”で表し、且つ、抵抗113Lの抵抗値を“R113L”で表す。また、トランジスタTrLにおいて、ゲート−ドレイン間容量CGD_L、ゲート−ソース間容量CGS_Lの静電容量値を、夫々、“CGD_L” “CGS_L”で表す(図2参照)。更に、トランジスタTrLのゲート抵抗の抵抗値を“RG_L”で表す。 The same constant design is applied to the low-side variable voltage source 110L. The capacitance values of the capacitors 114L and 115L are represented by "C 114L " and "C 115L ", respectively, and the resistance value of the resistor 113L is represented by "R 113L". In the transistor TrL, the gate - drain capacitance C GD_L, gate - represented by the capacitance value of the source capacitance C GS_L, respectively, "C GD_L""C GS_L " ( see FIG. 2). Further, the resistance value of the gate resistance of the transistor TrL is represented by "RG_L".

抵抗値RG_Lを持つトランジスタTrLのゲート抵抗(制御電極抵抗)とは、典型的には、トランジスタTrLの内部ゲート抵抗RGIN_Lそのものを指す(図15参照)。内部ゲート抵抗RGIN_Lは、例えば1Ω程度である。但し、図14に示すように、トランジスタTrLのゲートに対して別途抵抗REX_Lが外付け接続されることもある。この場合においては、トランジスタTrLのゲートに対して外付け接続される抵抗REX_Lと、内部ゲート抵抗RGIN_Lとの直列合成抵抗がトランジスタTrLのゲート抵抗として機能することになり、上記直列合成抵抗の抵抗値が抵抗値RG_Lと解される(図15参照)。尚、図14では、端子GLTMとトランジスタTrLのゲートとの間に抵抗REX_Lが設けられているが、端子GLTMと出力部116Lとの間に抵抗REX_Lが設けられることもある。 The gate resistance (control electrode resistance) of the transistor TrL having a resistance value R G_L typically refers to the internal gate resistance R GIN_L itself of the transistor TrL (see FIG. 15). The internal gate resistance R GIN_L is, for example, about 1Ω. However, as shown in FIG. 14, a resistor R EX_L may be externally connected to the gate of the transistor TrL. In this case, will be the resistance R EX_L to be externally connected to the gate of the transistor TrL, the series combined resistance of the inner gate resistor R GIN_L functions as a gate resistance of the transistor TrL, the series combined resistance The resistance value is understood as the resistance value RG_L (see FIG. 15). In FIG 14, although the resistance R EX_L between the gate terminal GL TM and transistor TrL is provided, there is also the resistance R EX_L is provided between the terminal GL TM and an output unit 116L.

積(C114L×R113L)と積(CGD_L×RG_L)とが一致するように、トランジスタTrLの特性に基づき値C114L及びR113Lを設計すると良い。これにより、トランジスタTrLに関わる正及び負のゲートサージは適正に抑制される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積(C114L×R113L)と積(CGD_L×RG_L)とが完全に一致している必要は必ずしもなく、積(C114L×R113L)は、積(CGD_L×RG_L)に基づく、積(CGD_L×RG_L)に近い値を有していても良い。この場合でも、トランジスタTrLに関わる正及び負のゲートサージの抑制効果が得られる。まとめると例えば、図15に示す如く“(C114L×R113L)=kL1(CGD_L×RG_L)”であると良い。係数kL1は例えば0.5以上1.5以下の範囲内の所定値を持つ。 The values C 114L and R 113L may be designed based on the characteristics of the transistor TrL so that the product (C 114L × R 113L ) and the product (C GD_L × RG_L) match. As a result, the positive and negative gate surges related to the transistor TrL are properly suppressed. The coincidence of their products is understood as a concept having a certain width including an error. Related to this, the product (C 114L x R 113L ) and the product (C GD_L x RG_L) do not necessarily have to be exactly the same , and the product (C 114L x R 113L ) is the product (C GD_L). It may have a value close to the product (C GD_L × RG_L ) based on × RG_L). Even in this case, the effect of suppressing positive and negative gate surges related to the transistor TrL can be obtained. In summary, for example, as shown in FIG. 15, it is preferable that “(C 114L × R 113L ) = k L1 (C GD_L × RG_L )”. The coefficient k L1 has a predetermined value in the range of 0.5 or more and 1.5 or less, for example.

トランジスタTrLのゲート−ソース間容量CGS_Lの静電容量値、又は、トランジスタTrLの入力容量(即ち容量CGS_L及びCGD_Lの和)の静電容量値を、便宜上、“CG_L”で表す。この場合、積(C115L×R113L)と積(CG_L×RG_L)とが一致するように、トランジスタTrLの特性に基づき値C115L及びR113Lを設計すると良い。これにより、トランジスタTrLのスイッチングの高速駆動が実現される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積(C115L×R113L)と積(CG_L×RG_L)とが完全に一致している必要は必ずしもなく、積(C115L×R113L)は、積(CG_L×RG_L)に基づく、積(CG_L×RG_L)に近い値を有していても良い。この場合でも、トランジスタTrLの高速駆動が実現される。まとめると例えば、図15に示す如く“(C115L×R113L)=kL2(CG_L×RG_L)”であると良い。係数kL2は例えば0.5以上1.5以下の範囲内の所定値を持つ。 The capacitance value of the gate-source capacitance C GS_L of the transistor TrL or the capacitance value of the input capacitance of the transistor TrL (that is, the sum of the capacitances C GS_L and C GD_L ) is represented by "CG_L" for convenience. In this case, the values C 115L and R 113L may be designed based on the characteristics of the transistor TrL so that the product (C 115L × R 113L ) and the product ( CG_L × RG_L) match. As a result, high-speed driving of switching of the transistor TrL is realized. The coincidence of their products is understood as a concept having a certain width including an error. Related to this, the product (C 115L x R 113L ) and the product ( CG_L x RG_L) do not necessarily have to be exactly the same , and the product (C 115L x R 113L ) is the product ( CG_L). It may have a value close to the product ( CG_L × RG_L ) based on × RG_L). Even in this case, high-speed driving of the transistor TrL is realized. In summary, for example, as shown in FIG. 15, it is preferable that “(C 115L × R 113L ) = k L2 ( CG_L × RG_L )”. The coefficient k L2 has a predetermined value in the range of 0.5 or more and 1.5 or less, for example.

[実施例EX1_2]
実施例EX1_2を説明する。半導体装置1に設けられる特定のコンデンサを、便宜上、対象コンデンサと称する。
[Example EX1_2]
Example EX1_2 will be described. A specific capacitor provided in the semiconductor device 1 is referred to as a target capacitor for convenience.

対象コンデンサは、セラミックコンデンサ等にて構成される容量素子であっても良いが、ダイオードの寄生容量を用いて対象コンデンサを形成するようにしても良い。図11の構成においては、コンデンサ114H及び114Lの夫々を対象コンデンサとすることができる。コンデンサ114Hは、トランジスタTrHの寄生容量である容量CGD_Hの挙動を模擬するために設けられるものであり、セラミックコンデンサ等にてコンデンサ114Hを形成するよりも、ダイオードの寄生容量にてコンデンサ114Hを形成した方が、トランジスタTrHのゲートサージをより効果的に抑制できる可能性がある。コンデンサ114Lについても同様である。 The target capacitor may be a capacitive element composed of a ceramic capacitor or the like, but the target capacitor may be formed by using the parasitic capacitance of the diode. In the configuration of FIG. 11, each of the capacitors 114H and 114L can be the target capacitors. The capacitor 114H is provided to simulate the behavior of the capacitance CGD_H , which is the parasitic capacitance of the transistor TrH, and forms the capacitor 114H with the parasitic capacitance of the diode rather than forming the capacitor 114H with a ceramic capacitor or the like. There is a possibility that the gate surge of the transistor TrH can be suppressed more effectively. The same applies to the capacitor 114L.

ダイオードの寄生容量を用いて対象コンデンサを形成する構成例を挙げる。今、図16(a)に示す如く、対象コンデンサCの一端がノードND1に接続されると共に対象コンデンサCの他端がノードND2に接続される場合を考える。コンデンサ114Hが対象コンデンサCである場合においては、ノードND1はオペアンプ111Hの反転入力端子に相当し、ノードND2は端子DHTMに相当する。コンデンサ114Lが対象コンデンサCである場合においては、ノードND1はオペアンプ111Lの反転入力端子に相当し、ノードND2は端子SHTMに相当する。 An example of a configuration in which a target capacitor is formed using the parasitic capacitance of a diode is given. Now, as shown in FIG. 16 (a), consider a case where one end of the target capacitor C X is the other end of the target capacitor C X is connected to the node ND2 together connected to node ND1. When capacitor 114H is the subject capacitor C X, the node ND1 corresponds to the inverting input terminal of the operational amplifier 111H, node ND2 is equivalent to the terminal DH TM. When capacitor 114L is the subject capacitor C X, the node ND1 corresponds to the inverting input terminal of the operational amplifier 111L, node ND2 is equivalent to the terminal SH TM.

例えば、図16(b)に示す如く、ダイオードDを半導体装置1に設け、ダイオードDの寄生容量PCを対象コンデンサCとして用いるようにしても良い。図16(b)において、ダイオードDのアノード、カソードは、夫々、ノードND1、ND2に接続される。図16(c)又は(d)に示す如く、寄生容量PCを対象コンデンサCの例であるコンデンサ114H又は114Lとして用いて良い。 For example, as shown in FIG. 16 (b), provided a diode D X in the semiconductor device 1, may be used parasitic capacitance PC X of diode D X as a target capacitor C X. In FIG. 16 (b), the anode of the diode D X, the cathode, respectively, are connected to the node ND1, ND2. As shown in FIGS. 16 (c) or 16 (d), the parasitic capacitance PC X may be used as the capacitor 114H or 114L, which is an example of the target capacitor C X.

ノードND1からノードND2への直流電流成分の遮断が必要となる場合には、図16(e)に示す如く、ダイオードDとコンデンサCの直列回路をノードND1及びND2間に設け、当該直列回路にて対象コンデンサCを形成しても良い。図16(e)の構成では、ダイオードDのカソードがノードND2に接続され、ダイオードDのアノードがコンデンサCを介してノードND1に接続される。これに代えて、ダイオードDのアノードをノードND1に接続し、ダイオードDのカソードをコンデンサCを介してノードND2に接続するようにしても良い。何れにせよ、ダイオードDの寄生容量PCとコンデンサC(他の容量)との直列合成容量にて対象コンデンサCを形成することができ、図16(f)又は(g)に示す如く、ダイオードDの寄生容量PCとコンデンサC(他の容量)との直列合成容量を、対象コンデンサCの例であるコンデンサ114H又は114Lとして用いるようにしても良い。 If required the interruption of direct current component from the node ND1 to the node ND2, as shown in FIG. 16 (e), provided a series circuit of a diode D X and a capacitor C Y between nodes ND1 and ND2, the series The target capacitor CX may be formed in the circuit. In the arrangement of FIG. 16 (e), the cathode of the diode D X is connected to node ND2, the anode of the diode D X is connected to the node ND1 through the capacitor C Y. Alternatively, connect the anode of the diode D X to the node ND1, the cathode of the diode D X may be connected to the node ND2 through the capacitor C Y. In any case, it is possible to form the subject capacitor C X at serial combined capacitance of the parasitic capacitance of the diode D X PC X and a capacitor C Y (other volume), shown in FIG. 16 (f) or (g) as a series combined capacitance of the parasitic capacitance PC X and a capacitor C Y (other volume) of the diode D X, it may be used as a capacitor 114H or 114L is an example of a target capacitor C X.

コンデンサCはセラミックコンデンサ等にて構成される容量素子であって良く、この場合、コンデンサCの静電容量値は寄生容量PCの静電容量値よりも十分に大きいと良い。これにより、直列合成容量は殆ど寄生容量PCのみに依存して生成されることになり、ダイオードDの寄生容量PCのみにて対象コンデンサCが形成された状態に近づけることができる。但し、コンデンサC自体もダイオードDとは別のダイオードの寄生容量であっても良い(この場合、ダイオードDの順方向と別のダイオードの順方向を逆とする)。 Capacitor C Y may be a capacitor formed in the ceramic capacitor or the like, in this case, may capacitance value of the capacitor C Y is sufficiently larger than the capacitance value of the parasitic capacitance PC X. Thus, the series combined capacitance Most would be produced depending only on the parasitic capacitance PC X, it can be brought closer to a state where the target capacitor C X is formed only by the parasitic capacitance PC X of diode D X. However, may be a parasitic capacitance of the further diode and the capacitor C Y itself diode D X (in this case, the forward of the forward and another diode of the diode D X and reverse).

半導体装置1に設けられる、コンデンサ114H及び114Lとは異なる任意のコンデンサ(例えばコンデンサ115H、115L)が、対象コンデンサCであっても良い。 Any capacitor (for example, capacitors 115H and 115L) different from the capacitors 114H and 114L provided in the semiconductor device 1 may be the target capacitor CX .

[実施例EX1_3]
実施例EX1_3を説明する。
[Example EX1_3]
Example EX1_3 will be described.

オペアンプ111Hは高速動作が必要な観点から電流能力が高くない場合がある。そこで、図11に示した可変電圧源110Hの構成を基準に、可変電圧源110Hに対し、図17(a)に示す如く、可変電圧源110Hの電流能力を高めるためのバッファ回路117Hを追加しても良い。 The operational amplifier 111H may not have a high current capacity from the viewpoint that high-speed operation is required. Therefore, based on the configuration of the variable voltage source 110H shown in FIG. 11, a buffer circuit 117H for increasing the current capacity of the variable voltage source 110H is added to the variable voltage source 110H as shown in FIG. 17A. You may.

図17(a)のバッファ回路117Hは、NPNバイポーラトランジスタとして構成されたトランジスタ117HaとPNPバイポーラトランジスタとして構成されたトランジスタ117Hbとを備え、更に抵抗117Hcを有する。尚、抵抗117Hcを省略することも可能である。トランジスタ117Haのコレクタは電源電圧VCC1_Hが加わる端子に接続され、トランジスタ117Hbのコレクタは電源電圧VCC2_Hが加わる端子に接続される。トランジスタ117Ha及び117Hbの各ベースは抵抗117Hcを介してオペアンプ111Hの出力端子に接続され、トランジスタ117Ha及び117Hbの各エミッタは可変電圧源110Hの出力部116Hに接続される。つまり、図17(a)の可変電圧源110Hを用いる場合、オペアンプ111Hの出力端子からの出力電圧VO_Hが、バッファ回路117Hを通じて、トランジスタTrHのゲート−ソース間に印加されることになる。 The buffer circuit 117H of FIG. 17A includes a transistor 117Ha configured as an NPN bipolar transistor and a transistor 117Hb configured as a PNP bipolar transistor, and further has a resistor 117Hc. It is also possible to omit the resistor 117Hc. The collector of the transistor 117Ha is connected to the terminal to which the power supply voltage VCS1_H is applied, and the collector of the transistor 117Hb is connected to the terminal to which the power supply voltage VCS2_H is applied. Each base of the transistors 117Ha and 117Hb is connected to the output terminal of the operational amplifier 111H via a resistor 117Hc, and each emitter of the transistors 117Ha and 117Hb is connected to the output unit 116H of the variable voltage source 110H. That is, when the variable voltage source 110H of FIG. 17A is used, the output voltage VO_H from the output terminal of the operational amplifier 111H is applied between the gate and the source of the transistor TrH through the buffer circuit 117H.

トランジスタ117Ha及び117HbをMOSFET等にて構成することもできる。尚、負のゲートサージがそれほど問題とならない場合にあっては、バッファ回路117Hをトランジスタ117Hbのみにて構成しても良い。この場合、図17(a)の構成を基準にして単にトランジスタ117Haを削除すれば良い。 Transistors 117Ha and 117Hb can also be configured by MOSFET or the like. If the negative gate surge is not so problematic, the buffer circuit 117H may be configured with only the transistor 117Hb. In this case, the transistor 117Ha may be simply deleted based on the configuration of FIG. 17A.

可変電圧源110Lについても同様であって良い。即ち、図11に示した可変電圧源110Lの構成を基準に、可変電圧源110Lに対し、図17(b)に示す如く、可変電圧源110Lの電流能力を高めるためのバッファ回路117Lを追加しても良い。 The same may apply to the variable voltage source 110L. That is, based on the configuration of the variable voltage source 110L shown in FIG. 11, a buffer circuit 117L for increasing the current capacity of the variable voltage source 110L is added to the variable voltage source 110L as shown in FIG. 17B. You may.

図17(b)のバッファ回路117Lは、NPNバイポーラトランジスタとして構成されたトランジスタ117LaとPNPバイポーラトランジスタとして構成されたトランジスタ117Lbとを備え、更に抵抗117Lcを有する。尚、抵抗117Lcを省略することも可能である。トランジスタ117Laのコレクタは電源電圧VCC1_Lが加わる端子に接続され、トランジスタ117Lbのコレクタは電源電圧VCC2_Lが加わる端子に接続される。トランジスタ117La及び117Lbの各ベースは抵抗117Lcを介してオペアンプ111Lの出力端子に接続され、トランジスタ117La及び117Lbの各エミッタは可変電圧源110Lの出力部116Lに接続される。つまり、図17(b)の可変電圧源110Lを用いる場合、オペアンプ111Lの出力端子からの出力電圧VO_Lが、バッファ回路117Lを通じて、トランジスタTrLのゲート−ソース間に印加されることになる。 The buffer circuit 117L of FIG. 17B includes a transistor 117La configured as an NPN bipolar transistor and a transistor 117Lb configured as a PNP bipolar transistor, and further has a resistor 117Lc. It is also possible to omit the resistor 117Lc. The collector of the transistor 117La is connected to the terminal to which the power supply voltage VCS1_L is applied, and the collector of the transistor 117Lb is connected to the terminal to which the power supply voltage VCS2_L is applied. Each base of the transistors 117La and 117Lb is connected to the output terminal of the operational amplifier 111L via a resistor 117Lc, and each emitter of the transistors 117La and 117Lb is connected to the output unit 116L of the variable voltage source 110L. That is, when the variable voltage source 110L of FIG. 17B is used, the output voltage VO_L from the output terminal of the operational amplifier 111L is applied between the gate and the source of the transistor TrL through the buffer circuit 117L.

トランジスタ117La及び117LbをMOSFET等にて構成することもできる。尚、負のゲートサージがそれほど問題とならない場合にあっては、バッファ回路117Lをトランジスタ117Lbのみにて構成しても良い。この場合、図17(b)の構成を基準にして単にトランジスタ117Laを削除すれば良い。 Transistors 117La and 117Lb can also be configured by MOSFET or the like. If the negative gate surge is not so problematic, the buffer circuit 117L may be configured with only the transistor 117Lb. In this case, the transistor 117La may be simply deleted based on the configuration of FIG. 17B.

また、図17(a)の構成を図18(a)の構成に変形しても良い。即ち、図17(a)の構成を基準として、抵抗113Hの一端をオペアンプ111Hの反転入力端子に接続しつつ、抵抗113Hの他端をオペアンプ111Hの出力端子ではなく可変電圧源110Hの出力部116Hに接続するようにしても良い。
同様に、図17(b)の構成を図18(b)の構成に変形しても良い。即ち、図17(b)の構成を基準として、抵抗113Lの一端をオペアンプ111Lの反転入力端子に接続しつつ、抵抗113Lの他端をオペアンプ111Lの出力端子ではなく可変電圧源110Lの出力部116Lに接続するようにしても良い。
Further, the configuration of FIG. 17A may be modified to the configuration of FIG. 18A. That is, based on the configuration of FIG. 17A, one end of the resistor 113H is connected to the inverting input terminal of the operational amplifier 111H, and the other end of the resistor 113H is not the output terminal of the operational amplifier 111H but the output unit 116H of the variable voltage source 110H. You may try to connect to.
Similarly, the configuration of FIG. 17 (b) may be modified to the configuration of FIG. 18 (b). That is, based on the configuration of FIG. 17B, one end of the resistor 113L is connected to the inverting input terminal of the operational amplifier 111L, and the other end of the resistor 113L is not the output terminal of the operational amplifier 111L but the output unit 116L of the variable voltage source 110L. You may try to connect to.

[実施例EX1_4]
実施例EX1_4を説明する。
[Example EX1_4]
Example EX1_4 will be described.

可変電圧源110Hにおいて、位相補償用素子や、オペアンプ111Hに対する保護回路を追加しても良い。具体的には例えば、実施例EX1_1〜EX1_3の内、任意の何れかの実施例にて示した可変電圧源110Hを基準に、可変電圧源110Hに対し、図19(a)に示す如く、コンデンサ113H_C、抵抗114H_R及び115H_Rを追加すると共に保護回路111H_Dを追加するようにしても良い。図19(a)の可変電圧源110Hにおいて、コンデンサ113H_C及び抵抗114H_Rは、第1微分回路(111H、113H、114H)における信号位相を補償するための第1位相補償用素子として機能し、コンデンサ113H_C及び抵抗115H_Rは、第2微分回路(111H、113H、115H)における信号位相を補償するための第2位相補償用素子として機能する。 In the variable voltage source 110H, a phase compensation element and a protection circuit for the operational amplifier 111H may be added. Specifically, for example, with respect to the variable voltage source 110H shown in any one of the examples EX1-1 to EX1_3, as shown in FIG. 19A, a capacitor is used. 113H_C, resistors 114H_R and 115H_R may be added, and the protection circuit 111H_D may be added. In the variable voltage source 110H of FIG. 19A, the capacitor 113H_C and the resistor 114H_R function as a first phase compensating element for compensating the signal phase in the first differentiating circuit (111H, 113H, 114H), and the capacitor 113H_C. And the resistor 115H_R functions as a second phase compensating element for compensating the signal phase in the second differentiating circuit (111H, 113H, 115H).

コンデンサ113H_Cは抵抗113Hに並列接続される。抵抗114H_Rはコンデンサ114Hに直列接続され、抵抗114H_R及びコンデンサ114Hの直列回路がオペアンプ111Hの反転入力端子と端子DHTMとの間に設けられる。抵抗114H_R及びコンデンサ114Hの内、何れが端子DHTM側に配置されても構わない。抵抗115H_Rはコンデンサ115Hに直列接続され、抵抗115H_R及びコンデンサ115Hの直列回路がオペアンプ111Hの反転入力端子と端子SHTMとの間に設けられる。抵抗115H_R及びコンデンサ115Hの内、何れが端子SHTM側に配置されても構わない。保護回路111H_Dは、オペアンプ111Hの反転入力端子及び非反転入力端子間に接続された2つのダイオードから成り、当該2つのダイオードの順方向は互いに逆とされる。 The capacitor 113H_C is connected in parallel to the resistor 113H. The resistor 114H_R is connected in series with the capacitor 114H, and a series circuit of the resistor 114H_R and the capacitor 114H is provided between the inverting input terminal of the operational amplifier 111H and the terminal DH TM. Which of the resistor 114H_R and the capacitor 114H may be arranged on the terminal DH TM side. Resistance 115H_R are serially connected to the capacitor 115H, a series circuit of a resistor 115H_R and capacitor 115H is provided between the inverting input terminal and the terminal SH TM of the operational amplifier 111H. Resistance 115H_R and of the capacitor 115H, one can may be disposed in the terminal SH TM side. The protection circuit 111H_D is composed of two diodes connected between the inverting input terminal and the non-inverting input terminal of the operational amplifier 111H, and the forward directions of the two diodes are opposite to each other.

同様に、可変電圧源110Lにおいて、位相補償用素子や、オペアンプ111Lに対する保護回路を追加しても良い。具体的には例えば、実施例EX1_1〜EX1_3の内、任意の何れかの実施例にて示した可変電圧源110Lを基準に、可変電圧源110Lに対し、図19(b)に示す如く、コンデンサ113L_C、抵抗114L_R及び115L_Rを追加すると共に保護回路111L_Dを追加するようにしても良い。図19(b)の可変電圧源110Lにおいて、コンデンサ113L_C及び抵抗114L_Rは、第1微分回路(111L、113L、114L)における信号位相を補償するための第1位相補償用素子として機能し、コンデンサ113L_C及び抵抗115L_Rは、第2微分回路(111L、113L、115L)における信号位相を補償するための第2位相補償用素子として機能する。 Similarly, in the variable voltage source 110L, a phase compensation element and a protection circuit for the operational amplifier 111L may be added. Specifically, for example, with respect to the variable voltage source 110L shown in any one of the examples EX1-1 to EX1_3, as shown in FIG. 19B, a capacitor is used. 113L_C, resistors 114L_R and 115L_R may be added, and the protection circuit 111L_D may be added. In the variable voltage source 110L of FIG. 19B, the capacitor 113L_C and the resistor 114L_R function as a first phase compensating element for compensating the signal phase in the first differentiating circuit (111L, 113L, 114L), and the capacitor 113L_C. And the resistor 115L_R functions as a second phase compensating element for compensating the signal phase in the second differentiating circuit (111L, 113L, 115L).

コンデンサ113L_Cは抵抗113Lに並列接続される。抵抗114L_Rはコンデンサ114Lに直列接続され、抵抗114L_R及びコンデンサ114Lの直列回路がオペアンプ111Lの反転入力端子と端子SHTMとの間に設けられる。抵抗114L_R及びコンデンサ114Lの内、何れが端子SHTM側に配置されても構わない。抵抗115L_Rはコンデンサ115Lに直列接続され、抵抗115L_R及びコンデンサ115Lの直列回路がオペアンプ111Lの反転入力端子と端子SLTMとの間に設けられる。抵抗115L_R及びコンデンサ115Lの内、何れが端子SLTM側に配置されても構わない。保護回路111L_Dは、オペアンプ111Lの反転入力端子及び非反転入力端子間に接続された2つのダイオードから成り、当該2つのダイオードの順方向は互いに逆とされる。 The capacitor 113L_C is connected in parallel to the resistor 113L. Resistance 114L_R are serially connected to the capacitor 114L, a series circuit of a resistor 114L_R and capacitor 114L is provided between the inverting input terminal and the terminal SH TM of the operational amplifier 111L. Resistance 114L_R and of the capacitor 114L, either is or may be arranged in the terminal SH TM side. Resistance 115L_R are serially connected to the capacitor 115L, a series circuit of a resistor 115L_R and capacitor 115L is provided between the inverting input terminal and the terminal SL TM of the operational amplifier 111L. Resistance 115L_R and of the capacitor 115L, either is or may be arranged in the terminal SL TM side. The protection circuit 111L_D is composed of two diodes connected between the inverting input terminal and the non-inverting input terminal of the operational amplifier 111L, and the forward directions of the two diodes are opposite to each other.

<<第2実施形態>>
本発明の第2実施形態を説明する。第2実施形態では、第1実施形態で回路構成が示された半導体装置1の構造について説明する。
<< Second Embodiment >>
A second embodiment of the present invention will be described. In the second embodiment, the structure of the semiconductor device 1 whose circuit configuration is shown in the first embodiment will be described.

図20はパワーモジュールPMの斜視図である。説明の便宜上、互いに直交するX軸、Y軸及びZ軸を定義する。X軸、Y軸及びZ軸は原点にて交差し、原点を境に、X軸方向における位置の極性、Y軸方向における位置の極性、Z軸方向における位置の極性が、正負間で変化する。ここでは、概略直方体形状を有するパワーモジュールPMの中心又は重心に原点があると考える。パワーモジュールPMは、電力端子511〜514と、信号端子521〜525と、ケース530及び天板540を備えている。トランジスタTrH及びTrLはケース530及び天板540にて形成される筐体に内蔵される。 FIG. 20 is a perspective view of the power module PM. For convenience of explanation, the X-axis, Y-axis, and Z-axis that are orthogonal to each other are defined. The X-axis, Y-axis and Z-axis intersect at the origin, and the polarity of the position in the X-axis direction, the polarity of the position in the Y-axis direction, and the polarity of the position in the Z-axis direction change between positive and negative with the origin as the boundary. .. Here, it is considered that the origin is at the center or the center of gravity of the power module PM having a substantially rectangular parallelepiped shape. The power module PM includes power terminals 511 to 514, signal terminals 521 to 525, a case 530, and a top plate 540. The transistors TrH and TrL are built in a housing formed by the case 530 and the top plate 540.

電源端子511、512は、夫々、図10の端子PTM、NTMに相当し、直流電圧源2の正側の出力端子、負側の出力端子に接続される。電源端子511及び512はケース530に支持されている。電源端子511及び512は、例えば銅にて構成される金属薄板により形成される。尚、各金属薄板の表面にはニッケルメッキが施されても良い。電源端子511及び512はY軸方向に沿って互いに離間して配置される。電源端子511及び512は互いに同一の形状を有する。電源端子511及び512の夫々は、その一部がパワーモジュールPMの外部に露出している。電源端子511及び512の夫々の露出部分には、Z軸に沿って貫通する接続孔が設けられている。当該接続孔にはボルト等の締結部材が挿入される。電源端子511はパワーモジュールPMの内部においてトランジスタTrHのドレインに接続され、電源端子512はパワーモジュールPMの内部においてトランジスタTrLのソースに接続される。 Power terminals 511 and 512, respectively, terminals P TM in FIG. 10, corresponds to the N TM, positive output terminal of the DC voltage source 2 is connected to the output terminal of the negative side. The power terminals 511 and 512 are supported by the case 530. The power supply terminals 511 and 512 are formed of, for example, a thin metal plate made of copper. The surface of each thin metal plate may be nickel-plated. The power supply terminals 511 and 512 are arranged apart from each other along the Y-axis direction. The power supply terminals 511 and 512 have the same shape as each other. A part of each of the power supply terminals 511 and 512 is exposed to the outside of the power module PM. Each exposed portion of the power supply terminals 511 and 512 is provided with a connection hole penetrating along the Z axis. A fastening member such as a bolt is inserted into the connection hole. The power supply terminal 511 is connected to the drain of the transistor TrH inside the power module PM, and the power supply terminal 512 is connected to the source of the transistor TrL inside the power module PM.

電源端子513、514は、夫々、図10の端子O1TM、O2TMに相当し、半導体装置1の外部に配置されたモータ等の負荷に接続される。電源端子513及び514はケース530に支持されている。電源端子513及び514は、例えば銅にて構成される金属薄板により形成される。尚、各金属薄板の表面にはニッケルメッキが施されても良い。電源端子513及び514はY軸方向に沿って互いに離間して配置される。電源端子513及び514は互いに同一の形状を有する。電源端子513及び514の夫々は、その一部がパワーモジュールPMの外部に露出している。電源端子513及び514の夫々の露出部分には、Z軸に沿って貫通する接続孔が設けられている。当該接続孔にはボルト等の締結部材が挿入される。電源端子513はパワーモジュールPMの内部においてトランジスタTrHのソースに接続され、電源端子514はパワーモジュールPMの内部においてトランジスタTrLのドレインに接続される。尚、電源端子513及び514の代わりに、電源端子513及び514を合成した単一の電源端子を設けておいても良い。 The power supply terminals 513 and 514 correspond to the terminals O1 TM and O2 TM in FIG. 10, respectively, and are connected to a load such as a motor arranged outside the semiconductor device 1. The power terminals 513 and 514 are supported by the case 530. The power supply terminals 513 and 514 are formed of, for example, a thin metal plate made of copper. The surface of each thin metal plate may be nickel-plated. The power supply terminals 513 and 514 are arranged apart from each other along the Y-axis direction. The power supply terminals 513 and 514 have the same shape as each other. A part of each of the power supply terminals 513 and 514 is exposed to the outside of the power module PM. Each exposed portion of the power supply terminals 513 and 514 is provided with a connection hole penetrating along the Z axis. A fastening member such as a bolt is inserted into the connection hole. The power supply terminal 513 is connected to the source of the transistor TrH inside the power module PM, and the power supply terminal 514 is connected to the drain of the transistor TrL inside the power module PM. Instead of the power supply terminals 513 and 514, a single power supply terminal in which the power supply terminals 513 and 514 are combined may be provided.

電源端子511及び512から成る第1電源端子列と、電源端子513及び514から成る第2電源端子列とは、X軸方向において互いに離間して配置される。ここでは、第1電源端子列はX軸の正側に位置し、第2電源端子列はX軸の負側に位置しているものとする。第1電源端子列はケース530におけるX軸の正側端部に配置され、第2電源端子列はケース530におけるX軸の負側端部に配置される。 The first power supply terminal row including the power supply terminals 511 and 512 and the second power supply terminal row including the power supply terminals 513 and 514 are arranged apart from each other in the X-axis direction. Here, it is assumed that the first power supply terminal row is located on the positive side of the X-axis and the second power supply terminal row is located on the negative side of the X-axis. The first power supply terminal row is arranged at the positive end of the X-axis in the case 530, and the second power supply terminal row is arranged at the negative end of the X-axis in the case 530.

信号端子521、522、523、524、525は、夫々、図10の端子GHTM、SHTM、GLTM、SLTM、DHTMに相当し、パワーモジュールPMの内部において、トランジスタTrHのゲート、トランジスタTrHのソース、トランジスタTrLのゲート、トランジスタTrLのソース、トランジスタTrHのドレインに接続される。信号端子521〜525はケース530に支持されている。信号端子521〜525の夫々は、その一部がパワーモジュールPMの外部に露出している。信号端子521〜525の夫々の露出部分は、天板540からZ軸方向に沿って突出している。各信号端子において天板540から突出する向きは、Z軸の負側から正側に向かう向きであるとし、当該向きを上向きと定義する。信号端子521〜525の夫々は例えば銅を構成材料とする金属棒である。各金属棒の表面には錫メッキが施されている。信号端子521〜525は互いに同一の形状を有する。 The signal terminals 521, 522, 523, 524, and 525 correspond to the terminals GH TM , SH TM , GL TM , SL TM , and DH TM in FIG. 10, respectively, and inside the power module PM, the gate and transistor of the transistor TrH. It is connected to the source of TrH, the gate of transistor TrL, the source of transistor TrL, and the drain of transistor TrH. The signal terminals 521 to 525 are supported by the case 530. A part of each of the signal terminals 521 to 525 is exposed to the outside of the power module PM. Each exposed portion of the signal terminals 521 to 525 projects from the top plate 540 along the Z-axis direction. The direction of protrusion from the top plate 540 at each signal terminal is defined as the direction from the negative side to the positive side of the Z axis, and the direction is defined as upward. Each of the signal terminals 521 to 525 is, for example, a metal rod made of copper as a constituent material. The surface of each metal rod is tin-plated. The signal terminals 521 to 525 have the same shape as each other.

信号端子521、522及び525はX軸方向に沿って互いに離間しつつ並べて配置され、第1信号端子列を形成する。信号端子523及び524はX軸方向に沿って互いに離間しつつ並べて配置され、第2信号端子列を形成する。第1信号端子列と第2信号端子列はY軸方向において互いに離間して配置される。ここでは、第1信号端子列はY軸の正側に位置し、第2信号端子列はY軸の負側に位置しているものとする。第1信号端子列はケース530におけるY軸の正側端部に配置され、第2信号端子列はケース530におけるY軸の負側端部に配置される。第1信号端子列において、信号端子521及び525間に信号端子522が位置しており、信号端子522及び525間の距離は信号端子521及び522間の距離よりも大きい。 The signal terminals 521, 522, and 525 are arranged side by side while being separated from each other along the X-axis direction to form a first signal terminal sequence. The signal terminals 523 and 524 are arranged side by side while being separated from each other along the X-axis direction to form a second signal terminal row. The first signal terminal row and the second signal terminal row are arranged so as to be separated from each other in the Y-axis direction. Here, it is assumed that the first signal terminal row is located on the positive side of the Y-axis and the second signal terminal row is located on the negative side of the Y-axis. The first signal terminal row is arranged at the positive end of the Y-axis in the case 530, and the second signal terminal row is arranged at the negative end of the Y-axis in the case 530. In the first signal terminal row, the signal terminal 522 is located between the signal terminals 521 and 525, and the distance between the signal terminals 522 and 525 is larger than the distance between the signal terminals 521 and 522.

パワーモジュールPMを上方から観測したときの平面視において、信号端子521、522及び525は、パワーモジュールPMの中央(中心)から見てX軸の負側に位置し、信号端子523及び524は、パワーモジュールPMの中央(中心)から見てX軸の正側に位置する。 In a plan view when the power module PM is observed from above, the signal terminals 521, 522 and 525 are located on the negative side of the X axis when viewed from the center of the power module PM, and the signal terminals 523 and 524 are located on the negative side of the X axis. It is located on the positive side of the X-axis when viewed from the center of the power module PM.

パワーモジュールPMを上方から観測したときの平面視において、信号端子521及び523はパワーモジュールPMの中心点CNに関して概略点対称の位置に配置されており、信号端子522及び524はパワーモジュールPMの中心点CNに関して概略点対称の位置に配置されている。パワーモジュールPMを内部に収容可能な最小の直方体を仮想直方体と定義したとき、仮想直方体の中心が中心点CNに相当する。中心点CNは、パワーモジュールPMの中心又は重心であると解しても良い。 In a plan view when the power module PM is observed from above, the signal terminals 521 and 523 are arranged at positions approximately symmetrical with respect to the center point CN of the power module PM, and the signal terminals 522 and 524 are the centers of the power module PM. It is arranged at a position approximately symmetrical with respect to the point CN. When the smallest rectangular parallelepiped that can accommodate the power module PM is defined as a virtual rectangular parallelepiped, the center of the virtual rectangular parallelepiped corresponds to the center point CN. The center point CN may be understood as the center or the center of gravity of the power module PM.

トランジスタTrH及びTrLはX軸方向に沿って並んで配置される。トランジスタTrHは中心点CNから見てX軸の負側に位置し、トランジスタTrLは中心点CNから見てX軸の正側に位置する。トランジスタTrH及びTrLは、中心点CNに関して概略点対称の位置に配置され、中心点CNを通り且つY軸に平行な直線に関して概略線対称の位置に配置され、中心点CNを通り且つY軸及びZ軸に平行な面に関して概略面対称の位置に配置される。 The transistors TrH and TrL are arranged side by side along the X-axis direction. The transistor TrH is located on the negative side of the X-axis when viewed from the center point CN, and the transistor TrL is located on the positive side of the X-axis when viewed from the center point CN. The transistors TrH and TrL are arranged at positions approximately symmetrical with respect to the center point CN, passing through the center point CN and approximately line-symmetrical with respect to a straight line parallel to the Y axis, passing through the center point CN, and passing through the center point CN and the Y axis and. It is arranged at a position approximately plane-symmetrical with respect to a plane parallel to the Z-axis.

ケース530は、トランジスタTrH及びTrLを収容する容器であり、蓋のない箱状体形状を有する。ケース530は電気絶縁材料にて形成される。例えば、PPS(ポリフェニレンサルファイド)など、電気絶縁性を有し且つ耐熱性に優れた合成樹脂にてケース530が形成される。 Case 530 is a container for accommodating transistors TrH and TrL, and has a box-like shape without a lid. The case 530 is made of an electrically insulating material. For example, the case 530 is formed of a synthetic resin having electrical insulation and excellent heat resistance, such as PPS (polyphenylene sulfide).

天板540は、ケース530によって形成されたパワーモジュールPMの内部領域を塞ぐ蓋である。天板540は電気絶縁性を有する合成樹脂から構成される。制御モジュールCMは天板540上に配置される。 The top plate 540 is a lid that closes the internal region of the power module PM formed by the case 530. The top plate 540 is made of a synthetic resin having electrical insulation. The control module CM is arranged on the top plate 540.

図21に半導体装置1の分解斜視図を示す。制御モジュールCMを天板540上に配置して、パワーモジュールPM及び制御モジュールCMを結合することで半導体装置1が形成されるが、図21では、それらが結合される前の状態のパワーモジュールPM及び制御モジュールCMが示されている。 FIG. 21 shows an exploded perspective view of the semiconductor device 1. The semiconductor device 1 is formed by arranging the control module CM on the top plate 540 and combining the power module PM and the control module CM. In FIG. 21, the power module PM in the state before they are combined is formed. And the control module CM are shown.

制御モジュールCMは回路基板600を備える。図21には示されていないが、回路基板600上には、第1実施形態にて示した各回路部品が実装され、且つ、第1実施形態にて示した各回路部品及び各端子間の接続を実現する回路パターンが形成されている。回路基板600には、信号端子521〜525の位置に対応した5つの位置に配置される接続孔611〜615が設けられる。回路基板600において、接続孔611〜615の夫々の周辺にはランドが形成される。接続孔611〜615に夫々信号端子521〜525が挿入されるように回路基板600を天板540上に配置した上で回路基板600をケース530に固定し、接続孔611〜615の周辺に形成されたランドを、半田付け工程を経て、夫々、信号端子521〜525に導通させる。これにより、信号端子521〜525が回路基板600上の必要な箇所に電気的に接続されることになる。尚、概略矩形状の回路基板600の四隅の夫々に貫通孔が形成されていると共に、ケース530には、それら4つの貫通孔に対応する位置に、内部にねじ山を有するボルト孔が形成されている。回路基板600の貫通孔と、ケース530のボルト孔と、図示されないボルトとを用いて、回路基板600がケース530に固定される。 The control module CM includes a circuit board 600. Although not shown in FIG. 21, each circuit component shown in the first embodiment is mounted on the circuit board 600, and between each circuit component and each terminal shown in the first embodiment. A circuit pattern that realizes the connection is formed. The circuit board 600 is provided with connection holes 611 to 615 arranged at five positions corresponding to the positions of the signal terminals 521 to 525. In the circuit board 600, lands are formed around each of the connection holes 611 to 615. After arranging the circuit board 600 on the top plate 540 so that the signal terminals 521 to 525 are inserted into the connection holes 611 to 615, the circuit board 600 is fixed to the case 530 and formed around the connection holes 611 to 615. The lands are made conductive to the signal terminals 521 to 525, respectively, through a soldering step. As a result, the signal terminals 521 to 525 are electrically connected to necessary locations on the circuit board 600. Through holes are formed at each of the four corners of the substantially rectangular circuit board 600, and bolt holes having internal threads are formed in the case 530 at positions corresponding to the four through holes. ing. The circuit board 600 is fixed to the case 530 by using a through hole of the circuit board 600, a bolt hole of the case 530, and a bolt (not shown).

回路基板600における2面の内、天板540から相対的に遠い方の面は、部品実装面である。部品実装面上に制御モジュールCMを形成する各回路部品が実装される。部品実装面の中心点を中心点CNaと称する。中心点CNaと上述の中心点CNは、Z軸方向に平行な1つの直線上に位置する。 Of the two surfaces of the circuit board 600, the surface relatively far from the top plate 540 is the component mounting surface. Each circuit component forming the control module CM is mounted on the component mounting surface. The center point of the component mounting surface is referred to as the center point CNa. The center point CNa and the above-mentioned center point CN are located on one straight line parallel to the Z-axis direction.

回路基板600の部品実装面において、領域631に可変電圧源110Hが配置され、領域632に可変電圧源110Lが配置される。領域631は、中心点CNaと信号端子521及び522が挿入される接続孔611及び612との間に位置し、領域632は、中心点CNaと信号端子523及び524が挿入される接続孔613及び614との間に位置する。領域631は中心点CNaから見てX軸の負側且つY軸の正側に位置し、領域632は中心点CNaから見てX軸の正側且つY軸の負側に位置する。領域631及び632は中心点CNaに関して概略点対称の位置に配置されていると考えても良い。 On the component mounting surface of the circuit board 600, the variable voltage source 110H is arranged in the area 631 and the variable voltage source 110L is arranged in the area 632. Region 631 is located between the center point CNa and the connection holes 611 and 612 into which the signal terminals 521 and 522 are inserted, and region 632 is the connection hole 613 and in which the center point CNa and the signal terminals 523 and 524 are inserted. It is located between 614 and 614. The region 631 is located on the negative side of the X-axis and the positive side of the Y-axis when viewed from the center point CNa, and the region 632 is located on the positive side of the X-axis and the negative side of the Y-axis when viewed from the center point CNa. Regions 631 and 632 may be considered to be located approximately symmetrically with respect to the center point CNa.

図21には特に示されていないが、回路基板600の部品実装面において、制御信号生成部20は中心点CNaを包含する領域に配置される。回路基板600の部品実装面において、上述の各領域と重ならない領域(例えば、中心点CNaから見てX軸の負側且つY軸の負側の領域、又は、中心点CNaから見てX軸の正側且つY軸の正側の領域)に電源回路30が配置される。また、半導体装置1の外部装置から供給される信号(上述の信号SINを含む)を受けるコネクタが、回路基板600の部品実装面上に実装されていても良い。 Although not particularly shown in FIG. 21, the control signal generation unit 20 is arranged in a region including the center point CNa on the component mounting surface of the circuit board 600. On the component mounting surface of the circuit board 600, a region that does not overlap with each of the above-mentioned regions (for example, a region on the negative side of the X-axis and the negative side of the Y-axis when viewed from the center point CNA, or a region on the X-axis when viewed from the center point CNa. The power supply circuit 30 is arranged on the positive side and the positive side of the Y-axis). Further, a connector for receiving a signal (including the above-mentioned signal S IN ) supplied from an external device of the semiconductor device 1 may be mounted on a component mounting surface of the circuit board 600.

上述の内容を基準に以下に他の好適な配置例及び各種の変形配置例を示す。 Based on the above contents, other suitable arrangement examples and various modified arrangement examples are shown below.

可変電圧源110Hは信号端子521(故に接続孔611)に対してなるだけ近接して配置すると良く、同様に、可変電圧源110Lは信号端子523(故に接続孔613)に対してなるだけ近接して配置すると良い。 The variable voltage source 110H may be arranged as close as possible to the signal terminal 521 (hence the connection hole 611), and similarly, the variable voltage source 110L should be placed as close as possible to the signal terminal 523 (hence the connection hole 613). It is good to arrange it.

回路基板600の部品実装面において、中心点CNaを包含する領域に、単一の半導体IC(1チップの半導体IC)を配置しても良い。 A single semiconductor IC (one-chip semiconductor IC) may be arranged in a region including the center point CNa on the component mounting surface of the circuit board 600.

この単一の半導体IC内に制御信号生成部20を含めておき、この単一の半導体ICの外側に可変電圧源110H及び110Lをディスクリート部品にて構成するようにしても良い。 The control signal generation unit 20 may be included in the single semiconductor IC, and the variable voltage sources 110H and 110L may be configured by discrete components outside the single semiconductor IC.

或いは、上記単一の半導体IC内に、制御信号生成部20に加えて可変電圧源110H及び110Lを含めておいても良い。 Alternatively, the variable voltage sources 110H and 110L may be included in the single semiconductor IC in addition to the control signal generation unit 20.

また、可変電圧源110H及び110Lを回路基板600上ではなく、天板540の下方に配置された、トランジスタTrH及びTrLが実装される回路基板上に実装するようにしても良い。この場合、可変電圧源110H及び110Lは、制御モジュールCMではなくパワーモジュールPMに内蔵されると解されうる。 Further, the variable voltage sources 110H and 110L may be mounted not on the circuit board 600 but on the circuit board on which the transistors TrH and TrL are mounted, which are arranged below the top plate 540. In this case, it can be understood that the variable voltage sources 110H and 110L are built in the power module PM instead of the control module CM.

<<第3実施形態>>
本発明の第3実施形態を説明する。第3実施形態では第1及び第2実施形態に適用可能な変形技術等を説明する。
<< Third Embodiment >>
A third embodiment of the present invention will be described. In the third embodiment, the deformation techniques and the like applicable to the first and second embodiments will be described.

第1及び第2実施形態では、半導体装置1にハーフブリッジ回路HBが1つだけ含まれていることを想定したが、半導体装置1に複数のハーフブリッジ回路HBを設けることでフルブリッジ回路や三相ブリッジ回路を形成するようにしても良い。この場合、ハーフブリッジ回路HBごとに駆動性制御部10H及び10L並びに制御信号生成部20が設けられると良い。 In the first and second embodiments, it is assumed that the semiconductor device 1 includes only one half-bridge circuit HB, but by providing the semiconductor device 1 with a plurality of half-bridge circuits HB, a full-bridge circuit or three A phase bridge circuit may be formed. In this case, it is preferable that the drive control units 10H and 10L and the control signal generation unit 20 are provided for each half-bridge circuit HB.

第1実施形態に示した構成により、サージ対策機能と高速駆動機能の双方を兼ね備えた半導体装置1を形成できるが、ゲートサージの影響が小さいようなケースでは、サージ対策機能を半導体装置1から削除することも可能である。即ち、図11の半導体装置1からコンデンサ114H及び114Lが削除されることもあり得る。 According to the configuration shown in the first embodiment, the semiconductor device 1 having both the surge countermeasure function and the high-speed drive function can be formed, but in the case where the influence of the gate surge is small, the surge countermeasure function is deleted from the semiconductor device 1. It is also possible to do. That is, the capacitors 114H and 114L may be deleted from the semiconductor device 1 of FIG.

微分回路を用いて可変電圧源110Hを構成する例を上述したが、可変電圧源110Hが実現すべき上述の機能を実現できる限り、可変電圧源110Hの構成は任意である。可変電圧源110Lについても同様である。 An example of configuring the variable voltage source 110H using a differentiating circuit has been described above, but the configuration of the variable voltage source 110H is arbitrary as long as the above-mentioned functions to be realized by the variable voltage source 110H can be realized. The same applies to the variable voltage source 110L.

ハーフブリッジ回路を1つ又は複数必要とする任意の装置に対して、半導体装置1を適用可能である。例えば、モータを駆動するためのインバータ回路や、絶縁型DC/DCコンバータに半導体装置1を適用することができる。 The semiconductor device 1 can be applied to any device that requires one or more half-bridge circuits. For example, the semiconductor device 1 can be applied to an inverter circuit for driving a motor or an isolated DC / DC converter.

各実施形態に示されたFET(電界効果トランジスタ)のチャネルの種類は例示であり、Pチャネル型のFETがNチャネル型のFETに変更されるように、或いは、Nチャネル型のFETがPチャネル型のFETに変更されるように、FETを含む回路の構成は変形され得る。また、任意のFETをHEMT(High Electron Mobility Transistor)にて構成しても良い。 The channel types of FETs (Field Effect Transistors) shown in each embodiment are examples, so that P-channel type FETs are changed to N-channel type FETs, or N-channel type FETs are P-channels. The configuration of the circuit containing the FET can be modified so that it is changed to a type FET. Further, any FET may be configured by HEMT (High Electron Mobility Transistor).

更に、上述の実施形態で例示した各トランジスタは、任意の種類のトランジスタであって良い。例えば、MOSFETとして示されたトランジスタを、接合型FET、IGBT(Insulated Gate Bipolar Transistor)又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第1電極、第2電極及び制御電極を有する。FETにおいては、第1及び第2電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。IGBTにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。IGBTに属さないバイポーラトランジスタにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。 Further, each transistor illustrated in the above-described embodiment may be any kind of transistor. For example, the transistor shown as a MOSFET can be replaced with a junction FET, an IGBT (Insulated Gate Bipolar Transistor) or a bipolar transistor. Any transistor has a first electrode, a second electrode and a control electrode. In the FET, one of the first and second electrodes is a drain, the other is a source, and the control electrode is a gate. In the IGBT, one of the first and second electrodes is a collector, the other is an emitter, and the control electrode is a gate. In a bipolar transistor that does not belong to an IGBT, one of the first and second electrodes is a collector, the other is an emitter, and the control electrode is the base.

但し、上述のトランジスタTrH及びTrLは、MOSFETを含むFET又はIGBTなどの電圧制御型のトランジスタであると良い。電圧制御型トランジスタは、ゲート−ソース間電圧に応じてドレイン−ソース間が導通状態又は非導通状態に制御される(換言すればドレイン−ソース間に流れる電流が制御される)トランジスタである、或いは、ゲート−エミッタ間電圧に応じてコレクタ−エミッタ間が導通状態又は非導通状態に制御される(換言すればコレクタ−エミッタ間に流れる電流が制御される)トランジスタである。 However, the above-mentioned transistors TrH and TrL are preferably voltage-controlled transistors such as FETs or IGBTs including MOSFETs. A voltage-controlled transistor is a transistor in which the drain-source is controlled to be conductive or non-conductive (in other words, the current flowing between the drain and source is controlled) according to the gate-source voltage. , It is a transistor in which the collector-emitter is controlled in a conductive state or a non-conductive state (in other words, the current flowing between the collector and the emitter is controlled) according to the gate-emitter voltage.

<<本発明の考察>>
上述の実施形態にて具体化された本発明について考察する。
<< Consideration of the present invention >>
The present invention embodied in the above-described embodiment will be considered.

本発明の一側面に係る半導体装置(以下、半導体装置Wを称する)は、第1電極、第2電極及び制御電極を有し、前記制御電極及び前記第2電極間の電圧(例えばVGS_H)に応じて、前記第1電極及び前記第2電極間がオン状態又はオフ状態に制御されるスイッチング素子(例えばTrH)と、前記スイッチング素子の前記制御電極及び前記第2電極間に可変の電圧を供給する可変電圧源(例えば110H)と、を備え、前記可変電圧源は、前記スイッチング素子を交互にオン状態又はオフ状態とするための矩形波状の電圧(例えばVPLS_H)を出力する電圧発生部(例えば112H)を有し、前記矩形波状の電圧を前記制御電極及び前記第2電極間に供給することで前記スイッチング素子をスイッチングする際、前記矩形波状の電圧の変化に応じた電圧成分(例えば電圧VPLS_Hの時間微分に対応)を前記矩形波状の電圧に重畳した駆動電圧(例えばVO_H)を生成し、前記駆動電圧を前記制御電極及び前記第2電極間に印加することを特徴とする。 The semiconductor device according to one aspect of the present invention (hereinafter, referred to as semiconductor device W) has a first electrode, a second electrode, and a control electrode, and has a voltage between the control electrode and the second electrode (for example, VGS_H ). A variable voltage is applied between the switching element (for example, TrH) in which the first electrode and the second electrode are controlled to be on or off, and the control electrode and the second electrode of the switching element. A voltage generating unit including a variable voltage source (for example, 110H) to be supplied, and the variable voltage source outputs a rectangular wavy voltage (for example, VPLS_H) for alternately turning on or off the switching elements. (For example, 112H), when the switching element is switched by supplying the rectangular wavy voltage between the control electrode and the second electrode, a voltage component (for example) corresponding to a change in the rectangular wavy voltage is used. It is characterized in that a drive voltage (for example, VO_H ) is generated by superimposing a voltage V PLS_H (corresponding to time differentiation of voltage V PLS_H ) on the rectangular wavy voltage, and the drive voltage is applied between the control electrode and the second electrode. ..

前記半導体装置Wに関し、前記可変電圧源では、オペアンプを用いた微分回路(例えば111H、113H、115H)により前記駆動電圧が生成されて良い。 Regarding the semiconductor device W, in the variable voltage source, the drive voltage may be generated by a differentiating circuit (for example, 111H, 113H, 115H) using an operational amplifier.

より具体的には例えば、前記半導体装置Wにおいて、前記オペアンプ(例えば111H)は、前記スイッチング素子の前記第2電極における電位を基準に前記矩形波状の電圧(例えばVPLS_H)を受ける第1入力端子(+)と、第2入力端子(−)と、出力端子と、を有し、前記可変電圧源は、前記オペアンプ(例えば111H)と、前記オペアンプの前記第2入力端子(−)及び前記出力端子間に設けられた帰還抵抗(例えば113H)と、前記オペアンプの前記第2入力端子と前記スイッチング素子の前記第2電極との間に設けられたコンデンサ(例えば115H)と、有し、前記スイッチング素子をスイッチングする際、前記オペアンプの出力端子から前記駆動電圧(例えばVO_H)を出力すると良い。 More specifically, for example, in the semiconductor device W, the operational amplifier (for example, 111H) receives the rectangular wavy voltage (for example, VPLS_H) with reference to the potential at the second electrode of the switching element. It has (+), a second input terminal (-), and an output terminal, and the variable voltage source includes the operational amplifier (for example, 111H), the second input terminal (-) of the operational amplifier, and the output. It has a feedback resistor (for example, 113H) provided between the terminals and a capacitor (for example, 115H) provided between the second input terminal of the operational amplifier and the second electrode of the switching element, and the switching. When switching the elements, it is preferable to output the drive voltage (for example, VO_H ) from the output terminal of the operational amplifier.

この際、前記半導体装置Wにおいて、例えば(図15参照)、前記コンデンサの静電容量値と前記帰還抵抗の抵抗値との積(例えばC115H×R113H)は、前記スイッチング素子の前記制御電極及び前記第2電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値(例えばkH2(CGS_H×RG_H))、又は、前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値(例えばkH2(CGS_H+CGD_H)×RG_H)を有し、前記スイッチング素子の制御電極抵抗(例えばRG_H)は前記スイッチング素子の制御電極における内部抵抗(例えばRGIN_H)を含むと良い。 At this time, in the semiconductor device W, for example (see FIG. 15), the product of the capacitance value of the capacitor and the resistance value of the feedback resistance (for example, C 115H × R 113H ) is the control electrode of the switching element. and a value based on the product of the resistance value of the control electrode resistance of the electrostatic capacitance value and the switching element of the capacitance between the second electrode (e.g., k H2 (C GS_H × R G_H )), or the input of the switching element has a value based on the product of the resistance value of the control electrode resistance of the switching element and the capacitance value of the capacitance (e.g., k H2 (C GS_H + C GD_H ) × R G_H), the control electrode resistance of the switching element (e.g. RG_H ) may include an internal resistance (for example, RGIN_H ) in the control electrode of the switching element.

本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。 The embodiments of the present invention can be appropriately modified in various ways within the scope of the technical idea shown in the claims. The above embodiments are merely examples of the embodiments of the present invention, and the meanings of the terms of the present invention and the constituent requirements are not limited to those described in the above embodiments. The specific numerical values shown in the above description are merely examples, and as a matter of course, they can be changed to various numerical values.

1 半導体装置
PM パワーモジュール
CM 制御モジュール
HB ハーフブリッジ回路
TrH、TrL トランジスタ(スイッチング素子)
10H ハイサイド駆動制御部
10L ローサイド駆動制御部
20 制御信号生成部
30 電源回路
110H、110L 可変電圧源
111H、111L オペアンプ
112H、112L 電圧発生部
113H、113L 抵抗(帰還抵抗)
114H、114L コンデンサ
115H、115L コンデンサ
116H、116L 出力部
1 Semiconductor device PM power module CM control module HB half bridge circuit TrH, TrL transistor (switching element)
10H High-side drive control unit 10L Low-side drive control unit 20 Control signal generator 30 Power supply circuit 110H, 110L Variable voltage source 111H, 111L Operational amplifier 112H, 112L Voltage generator 113H, 113L Resistance (feedback resistance)
114H, 114L Capacitor 115H, 115L Capacitor 116H, 116L Output

Claims (12)

第1電極、第2電極及び制御電極を有し、前記制御電極及び前記第2電極間の電圧に応じて、前記第1電極及び前記第2電極間がオン状態又はオフ状態に制御されるスイッチング素子と、
前記スイッチング素子の前記制御電極及び前記第2電極間に可変の電圧を供給する可変電圧源と、を備え、
前記可変電圧源は、前記スイッチング素子を交互にオン状態又はオフ状態とするための矩形波状の電圧を出力する電圧発生部を有し、前記矩形波状の電圧を前記制御電極及び前記第2電極間に供給することで前記スイッチング素子をスイッチングする際、前記矩形波状の電圧の変化に応じた電圧成分を前記矩形波状の電圧に重畳した駆動電圧を生成し、前記駆動電圧を前記制御電極及び前記第2電極間に供給する
ことを特徴とする半導体装置。
Switching having a first electrode, a second electrode, and a control electrode, in which the first electrode and the second electrode are controlled to be on or off according to the voltage between the control electrode and the second electrode. With the element
A variable voltage source for supplying a variable voltage between the control electrode and the second electrode of the switching element is provided.
The variable voltage source has a voltage generating unit that outputs a rectangular wavy voltage for alternately turning the switching element on or off, and transfers the rectangular wavy voltage between the control electrode and the second electrode. When switching the switching element, a drive voltage is generated in which a voltage component corresponding to a change in the rectangular wave-shaped voltage is superimposed on the rectangular wave-shaped voltage, and the drive voltage is applied to the control electrode and the first. A semiconductor device characterized by supplying between two electrodes.
前記可変電圧源において、オペアンプを用いた微分回路により前記駆動電圧を生成する
ことを特徴とする請求項1に記載の半導体装置。
The semiconductor device according to claim 1, wherein the drive voltage is generated by a differentiating circuit using an operational amplifier in the variable voltage source.
前記オペアンプは、前記スイッチング素子の前記第2電極における電位を基準に前記矩形波状の電圧を受ける第1入力端子と、第2入力端子と、出力端子と、を有し、
前記可変電圧源は、前記オペアンプと、
前記オペアンプの前記第2入力端子及び前記出力端子間に設けられた帰還抵抗と、
前記オペアンプの前記第2入力端子と前記スイッチング素子の前記第2電極との間に設けられたコンデンサと、有し、前記スイッチング素子をスイッチングする際、前記オペアンプの出力端子から前記駆動電圧を出力する
ことを特徴とする請求項2に記載の半導体装置。
The operational amplifier has a first input terminal, a second input terminal, and an output terminal that receive the rectangular wave-shaped voltage with reference to the potential of the second electrode of the switching element.
The variable voltage source includes the operational amplifier and
A feedback resistor provided between the second input terminal and the output terminal of the operational amplifier,
It has a capacitor provided between the second input terminal of the operational amplifier and the second electrode of the switching element, and outputs the drive voltage from the output terminal of the operational amplifier when switching the switching element. The semiconductor device according to claim 2, wherein the semiconductor device is characterized by the above.
前記コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、
前記スイッチング素子の前記制御電極及び前記第2電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値、又は、
前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、
前記スイッチング素子の制御電極抵抗は前記スイッチング素子の制御電極における内部抵抗を含む
ことを特徴とする請求項3に記載の半導体装置。
The product of the capacitance value of the capacitor and the resistance value of the feedback resistor is
A value based on the product of the capacitance value of the capacitance between the control electrode and the second electrode of the switching element and the resistance value of the control electrode resistance of the switching element, or
It has a value based on the product of the capacitance value of the input capacitance of the switching element and the resistance value of the control electrode resistance of the switching element.
The semiconductor device according to claim 3, wherein the control electrode resistance of the switching element includes an internal resistance in the control electrode of the switching element.
前記可変電圧源は、前記矩形波状の電圧のレベルを所定レベルに維持することで前記スイッチング素子をオフ状態に制御するオフ制御区間において前記第1電極及び前記第2電極間に電圧変化が応じたとき、前記第1電極及び前記第2電極間の電圧変化に応じた電圧を前記制御電極及び前記第2電極間に供給する
ことを特徴とする請求項1〜4の何れかに記載の半導体装置。
The variable voltage source responds to a voltage change between the first electrode and the second electrode in an off control section in which the switching element is controlled to an off state by maintaining the rectangular wavy voltage level at a predetermined level. The semiconductor device according to any one of claims 1 to 4, wherein a voltage corresponding to a voltage change between the first electrode and the second electrode is supplied between the control electrode and the second electrode. ..
前記可変電圧源は、前記矩形波状の電圧のレベルを所定レベルに維持することで前記スイッチング素子をオフ状態に制御するオフ制御区間において前記第1電極及び前記第2電極間に電圧変化が応じたとき、前記第1電極及び前記第2電極間の電圧変化に応じた電圧を前記制御電極及び前記第2電極間に供給し、
前記可変電圧源は、前記オペアンプ及び前記帰還抵抗と前記コンデンサとしての第1コンデンサに加えて、前記オペアンプの前記第2入力端子と前記スイッチング素子の前記第1電極との間に設けられた第2コンデンサを更に有し、前記オフ制御区間において前記オペアンプの出力端子から前記第1電極及び前記第2電極間の電圧変化に応じた電圧を出力する
ことを特徴とする請求項3に記載の半導体装置。
The variable voltage source responds to a voltage change between the first electrode and the second electrode in an off control section in which the switching element is controlled to an off state by maintaining the rectangular wavy voltage level at a predetermined level. At that time, a voltage corresponding to the voltage change between the first electrode and the second electrode is supplied between the control electrode and the second electrode.
In addition to the operational amplifier, the feedback resistor, and the first capacitor as the capacitor, the variable voltage source is provided between the second input terminal of the operational amplifier and the first electrode of the switching element. The semiconductor device according to claim 3, further comprising a capacitor, and outputting a voltage corresponding to a voltage change between the first electrode and the second electrode from the output terminal of the operational amplifier in the off control section. ..
前記第1コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、
前記スイッチング素子の前記制御電極及び前記第2電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値、又は、
前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、
前記第2コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、前記スイッチング素子の帰還容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、
前記スイッチング素子の制御電極抵抗は、前記スイッチング素子の制御電極における内部抵抗を含む
ことを特徴とする請求項6に記載の半導体装置。
The product of the capacitance value of the first capacitor and the resistance value of the feedback resistor is
A value based on the product of the capacitance value of the capacitance between the control electrode and the second electrode of the switching element and the resistance value of the control electrode resistance of the switching element, or
It has a value based on the product of the capacitance value of the input capacitance of the switching element and the resistance value of the control electrode resistance of the switching element.
The product of the capacitance value of the second capacitor and the resistance value of the feedback resistor is a value based on the product of the capacitance value of the feedback capacitance of the switching element and the resistance value of the control electrode resistance of the switching element. Have and
The semiconductor device according to claim 6, wherein the control electrode resistance of the switching element includes an internal resistance in the control electrode of the switching element.
ダイオードの寄生容量を用いて前記第2コンデンサを形成した
ことを特徴とする請求項6又は7に記載の半導体装置。
The semiconductor device according to claim 6 or 7, wherein the second capacitor is formed by using the parasitic capacitance of the diode.
前記ダイオードの寄生容量と他の容量との直列回路にて前記第2コンデンサを形成した
ことを特徴とする請求項8に記載の半導体装置。
The semiconductor device according to claim 8, wherein the second capacitor is formed by a series circuit of the parasitic capacitance of the diode and another capacitance.
前記可変電圧源において、前記オペアンプの出力端子と前記スイッチング素子の前記制御電極との間にバッファ回路が設けられ、
前記バッファ回路を通じて前記オペアンプの出力電圧が前記スイッチング素子の前記制御電極及び前記第2電極間に供給される
ことを特徴とする請求項3、4及び6〜9の何れかに記載の半導体装置。
In the variable voltage source, a buffer circuit is provided between the output terminal of the operational amplifier and the control electrode of the switching element.
The semiconductor device according to any one of claims 3, 4, and 6 to 9, wherein the output voltage of the operational amplifier is supplied between the control electrode and the second electrode of the switching element through the buffer circuit.
前記スイッチング素子はワイドギャップ半導体から成る
ことを特徴とする請求項10に記載の半導体装置。
The semiconductor device according to claim 10, wherein the switching element is made of a wide-gap semiconductor.
前記スイッチング素子と前記可変電圧源との組が複数組設けられ、前記複数組は第1組及び第2組を含み、
第1組のスイッチング素子である第1スイッチング素子と第2組のスイッチング素子である第2スイッチング素子は互いに直列接続され、前記第1スイッチング素子及び前記第2スイッチング素子の直列回路に対して所定の直流電圧が印加される
ことを特徴とする請求項1〜11の何れかに記載の半導体装置。
A plurality of sets of the switching element and the variable voltage source are provided, and the plurality of sets include the first set and the second set.
The first switching element, which is the first set of switching elements, and the second switching element, which is the second set of switching elements, are connected in series with each other, and are predetermined with respect to the series circuit of the first switching element and the second switching element. The semiconductor device according to any one of claims 1 to 11, wherein a DC voltage is applied.
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Citations (5)

* Cited by examiner, † Cited by third party
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JPH02121520A (en) * 1988-10-31 1990-05-09 Ando Electric Co Ltd Pulse amplifier circuit for capacitive load
JP2008199821A (en) * 2007-02-14 2008-08-28 Toyota Motor Corp Semiconductor power converter
JP2012060514A (en) * 2010-09-10 2012-03-22 Asahi Kasei Electronics Co Ltd Gate drive circuit and gate drive method
JP2016092884A (en) * 2014-10-30 2016-05-23 株式会社デンソー Driving circuit for semiconductor device and driving system for semiconductor device
US10461730B1 (en) * 2018-09-07 2019-10-29 Infineon Technologies Austria Ag Adaptive multi-level gate driver

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02121520A (en) * 1988-10-31 1990-05-09 Ando Electric Co Ltd Pulse amplifier circuit for capacitive load
JP2008199821A (en) * 2007-02-14 2008-08-28 Toyota Motor Corp Semiconductor power converter
JP2012060514A (en) * 2010-09-10 2012-03-22 Asahi Kasei Electronics Co Ltd Gate drive circuit and gate drive method
JP2016092884A (en) * 2014-10-30 2016-05-23 株式会社デンソー Driving circuit for semiconductor device and driving system for semiconductor device
US10461730B1 (en) * 2018-09-07 2019-10-29 Infineon Technologies Austria Ag Adaptive multi-level gate driver

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