JP2021137386A

JP2021137386A - Game machine

Info

Publication number: JP2021137386A
Application number: JP2020038737A
Authority: JP
Inventors: 正太郎引地; Shotaro Hikichi; 光一郎谷口; Koichiro Taniguchi
Original assignee: Heiwa Corp
Current assignee: Heiwa Corp
Priority date: 2020-03-06
Filing date: 2020-03-06
Publication date: 2021-09-16
Anticipated expiration: 2040-03-06
Also published as: JP7431064B2

Abstract

To provide a game machine that can prevent the occurrence of malfunction in a control circuit.SOLUTION: A control circuit 51 includes a plurality of terminals AO1 to AO20 capable of outputting a predetermined group of signals (address signals). Each signal constituting the predetermined group of signals is output via wirings A1 to A24 from each of the terminals. The plurality of terminals has specific terminals AO21 to AO24 that are set to be in an output state, and to be in an input state at a predetermined time. The wirings A21 to A24 connected to the specific terminals are pulled up or pulled down.SELECTED DRAWING: Figure 2

Description

本発明は、遊技機に関する。 The present invention relates to a gaming machine.

遊技機として、複数の図柄が配列された複数のリール、スタートレバー、およびストップボタン等を備えたスロットマシンが知られている。スロットマシンでは、遊技媒体（メダル）がベットされた後、スタートレバーが操作されたことを検出すると、複数のリールの回転が開始する。また、各リールに対応して設けられたストップボタンが操作されたことを検出すると、当該ストップボタンに対応するリールの回転が停止する。このとき、払い出しの対象となる有効ライン上に当選役に対応する図柄組み合わせが表示されると、所定枚数のメダルが払い出される等、遊技者に遊技上の利益が付与される。 As a game machine, a slot machine provided with a plurality of reels in which a plurality of symbols are arranged, a start lever, a stop button, and the like is known. In the slot machine, when it is detected that the start lever is operated after the game medium (medal) is bet, the rotation of a plurality of reels starts. Further, when it is detected that the stop button provided corresponding to each reel has been operated, the rotation of the reel corresponding to the stop button is stopped. At this time, when the symbol combination corresponding to the winning combination is displayed on the effective line to be paid out, a predetermined number of medals are paid out, and the player is given a game benefit.

また、遊技機として、遊技盤、および発射装置等を備えたパチンコ遊技機が知られている。パチンコ遊技機では、遊技媒体（遊技球）が遊技盤の前面に設けられた遊技領域に発射され、遊技球が、遊技領域に設けられている入賞口に進入したことに基づき、遊技者に遊技上の利益が付与される。 Further, as a gaming machine, a pachinko gaming machine provided with a gaming board, a launching device, and the like is known. In a pachinko gaming machine, a game medium (game ball) is launched into a game area provided on the front of the game board, and the game ball enters a winning opening provided in the game area, and the player is given a game. The above benefits are given.

このような遊技機では、各種ボタンやスイッチに対する操作、あるいは所定箇所のメダルの通過等に基づいて、各種センサ等から入力信号が発せられ、主制御基板等の制御手段に入力される。制御手段は、これらの入力信号に基づいてボタン（スイッチ）に対する操作や、メダルの通過、あるいは遊技機の状態等を検出して所定の処理を行う。 In such a gaming machine, input signals are emitted from various sensors and the like based on operations on various buttons and switches, passing medals at predetermined positions, and the like, and are input to control means such as a main control board. The control means detects an operation on a button (switch), a medal passage, a state of a gaming machine, or the like based on these input signals, and performs a predetermined process.

遊技機は、主制御基板（メイン基板）および副制御基板（サブ基板）等の基板によって制御されている。特許文献１には、メイン基板およびサブ基板がＣＰＵおよびＲＯＭ等を備え、ＣＰＵがＲＯＭへアドレス信号を送信し、ＲＯＭの所定のアドレスからデータを読み出して制御を行うことが開示されている。 The gaming machine is controlled by substrates such as a main control board (main board) and a sub control board (sub board). Patent Document 1 discloses that a main board and a sub board include a CPU, a ROM, and the like, and the CPU transmits an address signal to the ROM, reads data from a predetermined address of the ROM, and performs control.

特開２０１７−１３１４１２号公報Japanese Unexamined Patent Publication No. 2017-131412

ところで、遊技機においては、制御における誤動作の発生を防ぎ、品質を向上させることが求められている。 By the way, in gaming machines, it is required to prevent the occurrence of malfunction in control and improve the quality.

本発明は、前記事情に鑑みてなされたものであり、制御における誤動作の発生を防ぎ、品質が向上した遊技機を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a gaming machine having improved quality by preventing the occurrence of malfunction in control.

前記目的を達成するために、本発明の遊技機は、
制御回路を有する制御基板を備え、
前記制御回路は、所定の一群の信号を出力可能な複数の端子を備え、
前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線を介して出力され、
前記複数の端子には、出力状態に設定されるとともに、所定時に入力状態に設定される特定の端子があり、
前記特定の端子に接続された配線が、プルアップまたはプルダウンされていることを特徴とする。 In order to achieve the above object, the gaming machine of the present invention
Equipped with a control board with a control circuit
The control circuit includes a plurality of terminals capable of outputting a predetermined group of signals.
Each signal constituting the predetermined group of signals is output from each of the plurality of terminals via wiring.
The plurality of terminals have specific terminals that are set to the output state and are set to the input state at a predetermined time.
The wiring connected to the specific terminal is pulled up or pulled down.

本発明によれば、前記特定の端子に接続された配線が、プルアップまたはプルダウンされているため、電源投入後、制御回路がプログラムを読み出す際に、前記特定の端子の電圧がＨｉｇｈまたはＬｏｗのいずれかとなり、不定とならない。これにより、制御回路が正確なプログラムを読み出すことができ、誤動作の発生を防ぐことができる。 According to the present invention, since the wiring connected to the specific terminal is pulled up or pulled down, the voltage of the specific terminal is set to High or Low when the control circuit reads the program after the power is turned on. It will be either, and it will not be indefinite. As a result, the control circuit can read an accurate program and prevent the occurrence of malfunction.

本発明によれば、遊技機の品質を向上させることができる。 According to the present invention, the quality of the gaming machine can be improved.

本発明の第１の実施の形態に係る遊技機の一例を示すもので、その斜視図である。It is a perspective view which shows an example of the gaming machine which concerns on 1st Embodiment of this invention. 同、ＣＰＵと制御ＲＯＭとの接続状態を説明するための図である。It is a figure for demonstrating the connection state of the CPU and the control ROM. 同、電源が投入されてから、端子の設定が完了するまでを時系列に沿って説明する図である。Similarly, it is a figure explaining in chronological order from the power-on until the terminal setting is completed. 本発明の第２の実施の形態に係る遊技機の、ＣＰＵとＩＣとの接続状態を説明するための図である。It is a figure for demonstrating the connection state of CPU and IC of the gaming machine which concerns on 2nd Embodiment of this invention. 本発明の第３の実施の形態に係る遊技機の、ＣＰＵと制御ＲＯＭとの接続状態を説明するための図である。It is a figure for demonstrating the connection state of the CPU and the control ROM of the gaming machine which concerns on 3rd Embodiment of this invention. 同、（ａ）は電源が投入されてから、ＣＰＵが動作電圧に達するまでを時系列に沿って説明する図であり、（ｂ）は電源がＯＦＦされてから、ＣＰＵがＯＦＦ状態となるまでを時系列に沿って説明する図である。Similarly, (a) is a diagram for explaining the period from when the power is turned on until the CPU reaches the operating voltage in chronological order, and (b) is from when the power is turned off until the CPU is turned off. It is a figure explaining in chronological order. 本発明の第４の実施の形態に係る遊技機の、ＣＰＵとＩＣとの接続状態を説明するための図である。It is a figure for demonstrating the connection state of the CPU and IC of the gaming machine which concerns on 4th Embodiment of this invention.

以下、本発明の実施の形態について図面を参照して説明する。なお、以下では遊技機の一つであるスロットマシンについて説明するが、本発明に係る遊技機は、スロットマシンに限ることなく、パチンコ遊技機等のその他の遊技機であってもよい。また、以下の説明においては、基本的に「前後」とは、スロットマシンの前側に遊技者が居る場合に、遊技者側が「前」で、スロットマシン側が「後」を意味し、「上下」とはスロットマシンの上面側が「上」で、下面側が「下」を意味し、「左右」とはスロットマシンを遊技する遊技者の左手側が「左」を意味し、右手側が「右」を意味する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Although the slot machine, which is one of the gaming machines, will be described below, the gaming machine according to the present invention is not limited to the slot machine, and may be other gaming machines such as pachinko gaming machines. Further, in the following description, "front and back" basically means "front" on the player side and "rear" on the slot machine side when the player is on the front side of the slot machine, and "up and down". Means "upper" on the upper surface side of the slot machine, "lower" on the lower surface side, and "left and right" means "left" on the left hand side of the player playing the slot machine, and "right" on the right hand side. do.

（第１の実施の形態）
図１に示すように、本発明のスロットマシン（遊技機）１０は、遊技者側を向く面である前面側が開口された箱状の筐体１１と、当該筐体１１の前面側開口を開閉する前面扉１２とを備えている。筐体１１には、回転自在な第１リール２０ａ、第２リール２０ｂおよび第３リール２０ｃがユニット化されたリールユニットと、メダルの払い出しを行うホッパー装置等が収納されている。また、前面扉１２は、上扉１２ａと下扉１２ｂとに分割されており、これら上扉１２ａおよび下扉１２ｂはそれぞれ筐体１１に対して開閉自在となっている。 (First Embodiment)
As shown in FIG. 1, the slot machine (game machine) 10 of the present invention opens and closes a box-shaped housing 11 having an opening on the front side, which is a surface facing the player side, and an opening on the front side of the housing 11. It is provided with a front door 12 to be used. The housing 11 houses a reel unit in which a rotatable first reel 20a, a second reel 20b, and a third reel 20c are unitized, a hopper device for paying out medals, and the like. Further, the front door 12 is divided into an upper door 12a and a lower door 12b, and the upper door 12a and the lower door 12b can be opened and closed with respect to the housing 11, respectively.

上扉１２ａには、液晶ディスプレイ（表示手段）１３、スピーカ１４などの演出用の装置、および、表示窓１６が設けられている。液晶ディスプレイ１３は、各種演出用の画像（動画、静止画）を表示する。また、スピーカ１４は、各種演出用の音（音楽、効果音、音声等）を出力する。なお、演出用の装置としては、液晶ディスプレイやスピーカの他にランプ（ＬＥＤ）などの電飾装置、アクチュエータ等で動作可能な可動役物などを設けても良い。 The upper door 12a is provided with a liquid crystal display (display means) 13, a device for producing such as a speaker 14, and a display window 16. The liquid crystal display 13 displays images (moving images, still images) for various effects. Further, the speaker 14 outputs sounds for various effects (music, sound effects, voice, etc.). In addition to the liquid crystal display and the speaker, the device for the effect may be provided with an illumination device such as a lamp (LED), a movable accessory that can be operated by an actuator, or the like.

表示窓１６の奥には、リールユニットが、その一部を表示窓１６の外から視認可能に配置されている。各リール２０ａ〜２０ｃの外周面には、複数種類の図柄が一列に配置されており、各リール２０ａ〜２０ｃが停止すると表示窓１６を通して１リール当たり３個の図柄（上段図柄、中段図柄、下段図柄）が表示される。また、表示窓１６には、各リール２０ａ〜２０ｃの図柄を視認するための表示位置として、上段、中段、下段が設けられており、各リール２０ａ〜２０ｃの表示位置の組合せによって有効ラインが設定されている。なお、本実施形態の遊技機では、第１リール２０ａの中段と、第２リール２０ｂの中段と、第３リール２０ｃの中段とによって有効ラインが構成されている。また、本実施の形態の遊技機では、１回の遊技に関して必要なメダルの数（規定枚数）が、３枚に設定されており、規定枚数のメダルが投入されると、有効ラインが有効化される。 At the back of the display window 16, a reel unit is arranged so that a part thereof can be visually recognized from the outside of the display window 16. A plurality of types of symbols are arranged in a row on the outer peripheral surface of each reel 20a to 20c, and when each reel 20a to 20c is stopped, three symbols per reel (upper symbol, middle symbol, lower row) are arranged through the display window 16. Design) is displayed. Further, the display window 16 is provided with an upper stage, a middle stage, and a lower stage as display positions for visually recognizing the symbols of the reels 20a to 20c, and an effective line is set depending on the combination of the display positions of the reels 20a to 20c. Has been done. In the gaming machine of the present embodiment, the effective line is composed of the middle stage of the first reel 20a, the middle stage of the second reel 20b, and the middle stage of the third reel 20c. Further, in the gaming machine of the present embodiment, the number of medals (specified number of medals) required for one game is set to 3, and when the specified number of medals are inserted, the effective line is activated. Will be done.

スロットマシン１０では、遊技開始に伴って各リール２０ａ〜２０ｃが回転を開始するとともに当選役抽選が実行されて当選役のいずれかの当選またはハズレ（不当選）が決定される。次いで、リール２０ａ〜２０ｃが停止したときに、当選役抽選で当選した当選役に対応する図柄組合せが有効ラインに表示されると、この当選役が入賞となり、入賞した当選役に対応する処理（入賞処理）が実行される。 In the slot machine 10, each of the reels 20a to 20c starts to rotate with the start of the game, and the winning combination lottery is executed to determine the winning or losing (non-winning) of any of the winning combinations. Next, when the reels 20a to 20c are stopped, if the symbol combination corresponding to the winning combination won in the winning combination lottery is displayed on the valid line, this winning combination becomes a prize, and the process corresponding to the winning combination ( Winning process) is executed.

下扉１２ｂには、メダルを投入するメダル投入口２２、クレジットされたメダルをベットするためのベットボタン２３、遊技を開始する際に操作されるスタートレバー（遊技開始操作手段）２４、回転しているリールを停止させるためのストップボタン（停止操作手段）２６ａ，２６ｂ，２６ｃ、ホッパー装置によりメダルを払い出す払い出し口２７、払い出し口２７から払い出されたメダルを受けるメダル受け皿２８が設けられている。また、メダル投入口２２の奥には、メダル投入口２２から投入されたメダルの通過を検知するメダルセンサが設けられている。 The lower door 12b has a medal insertion slot 22 for inserting medals, a bet button 23 for betting a credited medal, a start lever (game start operating means) 24 operated when starting a game, and a rotating Stop buttons (stop operation means) 26a, 26b, 26c for stopping the reels, a payout port 27 for paying out medals by a hopper device, and a medal tray 28 for receiving medals paid out from the payout port 27 are provided. .. Further, behind the medal insertion slot 22, a medal sensor for detecting the passage of medals inserted from the medal insertion slot 22 is provided.

スロットマシン１０では、メダル投入口２２にメダルが投入、または、ベットボタン２３が操作され規定枚数のメダルがベットされることで、スタートレバー２４の操作が有効化される。また、有効化されたスタートレバー２４が操作されると遊技が開始される。遊技が開始されると、各リール２０ａ〜２０ｃが回転を開始し、各リール２０ａ〜２０ｃの回転速度が一定速度に到達して定常回転となるとストップボタン２６ａ〜２６ｃの操作が有効化される。また、有効化されたストップボタン２６ａ〜２６ｃが操作されると、操作されたストップボタン２６ａ〜２６ｃに対応する各リール２０ａ〜２０ｃを停止する。 In the slot machine 10, the operation of the start lever 24 is enabled by inserting medals into the medal insertion slot 22 or operating the bet button 23 to bet a predetermined number of medals. Further, when the activated start lever 24 is operated, the game is started. When the game is started, the reels 20a to 20c start to rotate, and when the rotation speed of the reels 20a to 20c reaches a constant speed and becomes a steady rotation, the operation of the stop buttons 26a to 26c is enabled. Further, when the activated stop buttons 26a to 26c are operated, the reels 20a to 20c corresponding to the operated stop buttons 26a to 26c are stopped.

スロットマシン１０の内部には、メイン制御基板（主制御装置）、およびサブ制御基板（副制御装置）等が設けられている。メイン制御基板は、ベットボタン２３、スタートレバー２４、ストップボタン２６ａ〜２６ｃ、メダルセンサ等の入力手段からの入力信号を受けて、遊技を実行するための各種の演算を行い、演算結果に基づいてリールユニットや、ホッパー装置等の出力手段の制御を行う。また、サブ制御基板は、メイン制御基板から送られてくる信号を受けて、演出を実行するための各種の演算を行い、演算結果に基づいて液晶ディスプレイ１３およびスピーカ１４等の演出用の装置（演出装置）の制御を行う。 Inside the slot machine 10, a main control board (main control device), a sub control board (sub control device), and the like are provided. The main control board receives input signals from input means such as the bet button 23, the start lever 24, the stop buttons 26a to 26c, and the medal sensor, performs various calculations for executing the game, and based on the calculation results. It controls output means such as a reel unit and a hopper device. Further, the sub control board receives signals sent from the main control board, performs various calculations for executing the effect, and based on the calculation results, is a device for the effect such as the liquid crystal display 13 and the speaker 14. Controls the effect device).

また、メイン制御基板とサブ制御基板とは電気的に接続されており、メイン制御基板からサブ制御基板へは遊技状態を示す情報など各種情報（信号）の送信が可能となっているが、サブ制御基板からメイン制御基板へは情報を送信できないようになっている。
また、メイン制御基板やサブ制御基板等の各基板の機能は、各種のプロセッサ（ＣＰＵ、ＤＳＰ等）、ＩＣ、あるいはＲＯＭやＲＡＭ等の情報記憶媒体等のハードウェアや、ＲＯＭ等に予め記憶されている所定のプログラムからなるソフトウェアにより実現される。 In addition, the main control board and the sub control board are electrically connected, and various information (signals) such as information indicating the game state can be transmitted from the main control board to the sub control board. Information cannot be transmitted from the control board to the main control board.
Further, the functions of each board such as the main control board and the sub control board are stored in advance in various processors (CPU, DSP, etc.), ICs, hardware such as information storage media such as ROM and RAM, and ROM and the like. It is realized by software consisting of a predetermined program.

本実施形態および後述する第２の実施形態では、電源が投入され、ＣＰＵの電圧が動作電圧となった後におけるＣＰＵの処理において生じ得る問題と、その問題の発生を防ぐ構成について説明する。
スロットマシン１０の内部には、液晶ディスプレイ１３を介しての演出を制御する液晶制御基板（制御基板）５０が設けられている。図２に示すように、液晶制御基板５０は、ＣＰＵ（制御回路）（マイコン）５１と制御ＲＯＭ５２とを備えている。ＣＰＵ５１は、入出力端子ＡＯ１〜ＡＯ２４を有している。ＣＰＵ５１の入出力端子ＡＯ１〜ＡＯ２４は、配線（配線パターン：基板上の配線）（信号線）Ａ１〜Ａ２４を介して、制御ＲＯＭ５２の入力端子ＡＩ１〜ＡＩ２４に接続されている。この配線Ａ１〜Ａ２４は、ＣＰＵ５１から制御ＲＯＭ５２へ２４ビットのデータ（アドレス情報）を送信可能なアドレスバスとなっている。ＣＰＵ５１は、入出力端子ＡＯ１〜ＡＯ２４を介して、制御ＲＯＭ５２の指定アドレスを示す２４ビットのデータ（２４ビットのアドレス信号）をパラレル通信で送信可能となっている。なお、ＣＰＵ５１および制御ＲＯＭ５２は、これ以外にも複数の端子を有している。 In this embodiment and the second embodiment described later, a problem that may occur in the processing of the CPU after the power is turned on and the voltage of the CPU becomes the operating voltage, and a configuration for preventing the occurrence of the problem will be described.
Inside the slot machine 10, a liquid crystal control board (control board) 50 for controlling the effect via the liquid crystal display 13 is provided. As shown in FIG. 2, the liquid crystal control board 50 includes a CPU (control circuit) (microcomputer) 51 and a control ROM 52. The CPU 51 has input / output terminals AO1 to AO24. The input / output terminals AO1 to AO24 of the CPU 51 are connected to the input terminals AI1 to AI24 of the control ROM 52 via wiring (wiring pattern: wiring on the board) (signal lines) A1 to A24. The wirings A1 to A24 are address buses capable of transmitting 24-bit data (address information) from the CPU 51 to the control ROM 52. The CPU 51 can transmit 24-bit data (24-bit address signal) indicating a designated address of the control ROM 52 via parallel communication via the input / output terminals AO1 to AO24. The CPU 51 and the control ROM 52 also have a plurality of terminals.

また、ＣＰＵ５１は、情報入力端子ＰＩ０〜ＰＩ１５を備えている。また、制御ＲＯＭ５２は、情報出力端子ＰＯ０〜ＰＯ１５を備えている。情報出力端子ＰＯ０〜ＰＯ１５は、データバスＤ０〜Ｄ１５（配線）を介して、情報入力端子ＰＩ０〜ＰＩ１５に接続されている。また、ＣＰＵ５１のＣＳ信号出力端子ＣＯは、配線（ＣＳ信号線）を介して、制御ＲＯＭ５２のＣＳ信号入力端子ＣＩに接続されている。ＣＳ信号出力端子ＣＯからは、通信相手を示す（複数のＲＯＭのうちのいずれのＲＯＭを選択するかを示す）ＣＳ信号（チップセレクト信号）（選択信号）が出力される。なお、図示を省略するが、ＣＳ信号出力端子は、通信相手となるＩＣの数に応じて複数設けられていてもよい。また、ＣＰＵ５１のＲＤ信号出力端子ＲＯは、配線（リード信号線）を介して、制御ＲＯＭ５２のＲＤ信号入力端子ＲＩと接続されている。ＲＤ信号出力端子ＲＯからは、情報の読み出すことを示すＲＤ信号（リード信号）（読出信号）が出力される。 Further, the CPU 51 includes information input terminals PI0 to PI15. Further, the control ROM 52 includes information output terminals PO0 to PO15. The information output terminals PO0 to PO15 are connected to the information input terminals PI0 to PI15 via the data buses D0 to D15 (wiring). Further, the CS signal output terminal CO of the CPU 51 is connected to the CS signal input terminal CI of the control ROM 52 via wiring (CS signal line). From the CS signal output terminal CO, a CS signal (chip select signal) (selection signal) indicating a communication partner (indicating which ROM to select from a plurality of ROMs) is output. Although not shown, a plurality of CS signal output terminals may be provided depending on the number of ICs as communication partners. Further, the RD signal output terminal RO of the CPU 51 is connected to the RD signal input terminal RI of the control ROM 52 via wiring (lead signal line). From the RD signal output terminal RO, an RD signal (read signal) (read signal) indicating that information is read is output.

制御ＲＯＭ５２は、ＣＳ信号入力端子ＣＩにＣＳ信号が入力され、ＲＤ信号入力端子ＲＩにＲＤ信号が入力されると、入力端子ＡＩ１〜ＡＩ２４（アドレス信号入力端子）に入力されるアドレス信号によって示されるアドレス（指定番地）に記憶されているデータを、情報出力端子ＰＯ０〜ＰＯ１５から出力する。そして、情報出力端子ＰＯ０〜ＰＯ１５から出力されたデータは、データバスＤ０〜Ｄ１５を介して、ＣＰＵ５１の情報入力端子ＰＩ０〜ＰＩ１５に入力される。 When a CS signal is input to the CS signal input terminal CI and an RD signal is input to the RD signal input terminal RI, the control ROM 52 is indicated by an address signal input to the input terminals AI1 to AI24 (address signal input terminal). The data stored in the address (designated address) is output from the information output terminals PO0 to PO15. Then, the data output from the information output terminals PO0 to PO15 is input to the information input terminals PI0 to PI15 of the CPU 51 via the data buses D0 to D15.

上記では、ＣＰＵ５１とＲＯＭ５２との関係について説明した。図示および具体的な説明を省略するが、ＣＰＵ５１とＲＷＭ（図示せず）との間の関係である場合には、ＣＰＵ５１がＷＲ信号出力端子をさらに備え、ＲＷＭが上記ＲＯＭ５０２の構成に加えてＷＲ信号入力端子を備える。ＣＰＵのＷＲ信号出力端子は、配線（ライト信号線）を介して、ＲＷＭのＷＲ信号入力端子に接続されている。ＷＲ信号出力端子からは、情報の書き込みであることを示すＷＲ信号（ライト信号）（書込信号）が出力される。なお、ＣＰＵ５１とＲＷＭとの関係においては、データバスＤ０〜Ｄ１５は双方向通信となる。すなわち、入力端子ＰＩ０〜ＰＩ１５および出力端子ＰＯ０〜ＰＯ１５は、入出力端子となる。 In the above, the relationship between the CPU 51 and the ROM 52 has been described. Although illustration and specific description are omitted, when the relationship is between the CPU 51 and the RWM (not shown), the CPU 51 further includes a WR signal output terminal, and the RWM has a WR in addition to the configuration of the ROM 502. It has a signal input terminal. The WR signal output terminal of the CPU is connected to the WR signal input terminal of the RWM via wiring (light signal line). From the WR signal output terminal, a WR signal (write signal) (write signal) indicating that information is being written is output. Regarding the relationship between the CPU 51 and the RWM, the data buses D0 to D15 are bidirectional communication. That is, the input terminals PI0 to PI15 and the output terminals PO0 to PO15 serve as input / output terminals.

なお、本実施形態では、ＣＰＵ５１の情報入力端子ＰＩ０〜ＰＩ１５と、制御ＲＯＭ５２の情報出力端子ＰＯ０〜ＰＯ１５とを繋ぐ配線Ｄ０〜Ｄ１５（データバス）が、プルアップ抵抗を介して電源（ＣＰＵ５１の主動作電位Ｖｄｄ）に繋がれている。 In this embodiment, the wirings D0 to D15 (data bus) connecting the information input terminals PI0 to PI15 of the CPU 51 and the information output terminals PO0 to PO15 of the control ROM 52 are connected to the power supply (main of the CPU 51) via a pull-up resistor. It is connected to the operating potential Vdd).

本実施形態では、入出力端子ＡＯ１〜ＡＯ２４のそれぞれから送信される信号によって２４ビットのデータが構成され、ＣＰＵ５１はこの２４ビットのデータを出力することによって、制御ＲＯＭ５２からプログラムを読み出すことができる。よって、この入出力端子ＡＯ１〜ＡＯ２４から出力される２４ビットのアドレス信号は、所定の一群の信号（関連する一組の信号）といえる。 In the present embodiment, 24-bit data is configured by signals transmitted from each of the input / output terminals AO1 to AO24, and the CPU 51 can read a program from the control ROM 52 by outputting the 24-bit data. Therefore, the 24-bit address signal output from the input / output terminals AO1 to AO24 can be said to be a predetermined group of signals (a related set of signals).

ＣＰＵ５１の入出力端子ＡＯ１〜ＡＯ２４は、複数の機能（複数のモード）のうちの所定の機能（所定のモード）を設定することが可能な端子となっている。当該複数の機能としては、入力ポート状態（ＩＮ）としての機能や出力ポート状態（ＯＵＴ）としての機能等がある。入出力端子ＡＯ１〜ＡＯ２４には初期状態（初期設定）が定められており、電源投入時から後述する所定の処理が行われるまでの間は、初期設定に基づき機能する。本実施形態では、ＣＰＵ５１の入出力端子ＡＯ１〜ＡＯ２０は、初期設定が出力ポートに設定されている。また、ＣＰＵ５１の入出力端子ＡＯ２１〜ＡＯ２４は、初期設定が入力ポートに設定されている。 The input / output terminals AO1 to AO24 of the CPU 51 are terminals capable of setting a predetermined function (predetermined mode) among a plurality of functions (plurality of modes). The plurality of functions include a function as an input port state (IN), a function as an output port state (OUT), and the like. An initial state (initial setting) is defined for the input / output terminals AO1 to AO24, and the input / output terminals AO1 to AO24 function based on the initial setting from the time when the power is turned on until a predetermined process described later is performed. In the present embodiment, the input / output terminals AO1 to AO20 of the CPU 51 are initially set to the output port. Further, the input / output terminals AO21 to AO24 of the CPU 51 are initially set to the input ports.

図３は、電源が投入されてから、所定の処理が完了するまでを時系列に沿って説明する図である。（１）まず電源が投入される。
（２）次にＣＰＵ５１は特定プログラム（スタート用のプログラム）を制御ＲＯＭ５２から読み出す。（３）次にＣＰＵ５１は、所定の処理として、読み出したプログラム（特定プログラム）に基づいて入出力端子ＡＯ１〜ＡＯ２４の設定を行う。具体的には、ＣＰＵ５１は、読み出したプログラムに基づいて入出力端子ＡＯ１〜ＡＯ２４を出力ポートまたは入力ポートのいずれかに設定する。ここで、図３に示すように、電源が投入されてから、ＣＰＵ５１による各端子の設定が完了するまでの間を第１期間（特定期間）とする。既述のとおり、第１期間の間、入出力端子ＡＯ１〜ＡＯ２４は、初期設定に従って出力ポートまたは入力ポートのいずれかに設定されることとなる。 FIG. 3 is a diagram for explaining the period from when the power is turned on until the predetermined process is completed in chronological order. (1) First, the power is turned on.
(2) Next, the CPU 51 reads a specific program (start program) from the control ROM 52. (3) Next, the CPU 51 sets the input / output terminals AO1 to AO24 based on the read program (specific program) as a predetermined process. Specifically, the CPU 51 sets the input / output terminals AO1 to AO24 to either the output port or the input port based on the read program. Here, as shown in FIG. 3, the period from when the power is turned on until the setting of each terminal by the CPU 51 is completed is defined as the first period (specific period). As described above, during the first period, the input / output terminals AO1 to AO24 are set to either the output port or the input port according to the initial settings.

図２に戻り説明する。初期設定が出力ポートである入出力端子ＡＯ１〜ＡＯ２０は、所定の処理が完了した後も出力ポートとして機能する。また、初期設定が入力ポートである入出力端子ＡＯ２１〜ＡＯ２４は、所定の処理が完了した後は、出力ポートとして機能する。 A description will be given by returning to FIG. The input / output terminals AO1 to AO20 whose initial setting is the output port function as the output port even after the predetermined processing is completed. Further, the input / output terminals AO21 to AO24 whose initial settings are input ports function as output ports after the predetermined processing is completed.

なお、入出力端子ＡＯ１〜ＡＯ２０を、常に出力ポートとして機能する端子としてもよい。よって、入出力端子ＡＯ１〜ＡＯ２４のうち、少なくとも入出力端子ＡＯ２１〜ＡＯ２４は、出力ポートに設定されるとともに、所定時（電源が投入されてから、ＣＰＵ５１による各端子の設定が完了するまでの間（少なくとも特定プログラムを読み出す時））に入力ポートに設定される端子（特定の端子）となっている。また、制御ＲＯＭ５２の入力端子ＡＩ１〜ＡＩ２４は、常に入力ポートに設定されている。 The input / output terminals AO1 to AO20 may be used as terminals that always function as output ports. Therefore, of the input / output terminals AO1 to AO24, at least the input / output terminals AO21 to AO24 are set to the output port and at a predetermined time (from the time when the power is turned on until the setting of each terminal by the CPU 51 is completed). It is a terminal (specific terminal) set to the input port (at least when reading a specific program). Further, the input terminals AI1 to AI24 of the control ROM 52 are always set to the input port.

第１期間では、ＣＰＵ５１の入出力端子ＡＯ１〜ＡＯ２０が出力ポートであり、かつ制御ＲＯＭ５２の入力端子ＡＩ１〜ＡＩ２０が入力ポートであるという状態となる。このとき、入出力端子ＡＯ１〜ＡＯ２０が電圧レベルＨｉｇｈ（以下Ｈｉｇｈとする）または電圧レベルＬｏｗ（以下Ｌｏｗとする）を出力するので、入出力端子ＡＯ１〜ＡＯ２０の電圧がＨｉｇｈまたはＬｏｗとなる。よって、第１期間において、入出力端子ＡＯ１〜ＡＯ２０がハイインピーダンスとなることはない。なお、本例では、第１期間において、入出力端子ＡＯ１〜ＡＯ２０がＬｏｗを出力し、端子電圧がＬｏｗになっているものとする。 In the first period, the input / output terminals AO1 to AO20 of the CPU 51 are output ports, and the input terminals AI1 to AI20 of the control ROM 52 are input ports. At this time, since the input / output terminals AO1 to AO20 output the voltage level High (hereinafter referred to as High) or the voltage level Low (hereinafter referred to as Low), the voltage of the input / output terminals AO1 to AO20 becomes High or Low. Therefore, in the first period, the input / output terminals AO1 to AO20 do not have high impedance. In this example, it is assumed that the input / output terminals AO1 to AO20 output Low and the terminal voltage is Low in the first period.

また、第１期間では、ＣＰＵ５１の入出力端子ＡＯ２１〜ＡＯ２４が入力ポートであり、かつ制御ＲＯＭ５２の入力端子ＡＩ２１〜ＡＩ２４が入力ポートであるという状態となる。このとき、入出力端子ＡＯ２１〜ＡＯ２４と入力端子ＡＩ２１〜ＡＩ２４との両方がハイインピーダンスとなり、入出力端子ＡＯ２１〜ＡＯ２４の電圧が不定となる（配線Ａ２１〜Ａ２４が不定となる）。 Further, in the first period, the input / output terminals AO21 to AO24 of the CPU 51 are input ports, and the input terminals AI21 to AI24 of the control ROM 52 are input ports. At this time, both the input / output terminals AO21 to AO24 and the input terminals AI21 to AI24 have high impedance, and the voltage of the input / output terminals AO21 to AO24 becomes indefinite (wiring A21 to A24 becomes indefinite).

第１期間において、ＣＰＵ５１は特定プログラムを制御ＲＯＭ５２から読み出すが、上記のように入出力端子ＡＯ２１〜ＡＯ２４の電圧が不定であると、ＣＰＵ５１が特定プログラムを読み出す際に、ＣＰＵ５１から出力されるアドレス信号が、特定プログラムが記憶されている番地とは異なる番地を示すアドレス（不適切なアドレスとする）を示すものとなってしまうおそれがある。特定プログラムは、制御ＲＯＭ５２の例えば０番地（アドレス［００００００Ｈ］）に記憶されているが、アドレス信号が不適切なアドレスを示すものである場合、ＣＰＵ５１は０番地とは異なる番地にアクセスしてしまうおそれがある。仮にＣＰＵ５１が特定プログラムとは異なるプログラム（最初に読み出すプログラムとして不適切なプログラム）を制御ＲＯＭ５２から読み出した場合、当該不適切なプログラムに基づいて、誤動作してしまうおそれがある。 In the first period, the CPU 51 reads the specific program from the control ROM 52, but if the voltages of the input / output terminals AO21 to AO24 are undefined as described above, the address signal output from the CPU 51 when the CPU 51 reads the specific program. However, there is a risk that the address will indicate an address (inappropriate address) that is different from the address in which the specific program is stored. The specific program is stored in, for example, address 0 (address [000000H]) of the control ROM 52, but if the address signal indicates an inappropriate address, the CPU 51 accesses an address different from address 0. There is a risk. If the CPU 51 reads a program different from the specific program (a program inappropriate as the program to be read first) from the control ROM 52, a malfunction may occur based on the inappropriate program.

このような問題の発生を防ぐために、本実施形態では、図２に示すように、ＣＰＵ５１の入出力端子ＡＯ２１〜ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ２１〜ＡＩ２４とを繋ぐ配線Ａ２１〜Ａ２４を、プルダウン抵抗Ｒ１〜Ｒ４を介してＧＮＤ（グランド、グラウンド）に接続させている（プルダウンさせている）。したがって、第１期間において、ハイインピーダンスとなっている入出力端子ＡＯ２１〜ＡＯ２４の電圧がＬｏｗに固定（論理固定）される。 In order to prevent the occurrence of such a problem, in the present embodiment, as shown in FIG. 2, the wires A21 to A24 connecting the input / output terminals AO21 to AO24 of the CPU 51 and the input terminals AI21 to AI24 of the control ROM 52 are pulled down by a pull-down resistor. It is connected (pulled down) to GND (ground, ground) via R1 to R4. Therefore, in the first period, the voltages of the high impedance input / output terminals AO21 to AO24 are fixed (logically fixed) to Low.

このように第１期間において入出力端子ＡＯ２１〜ＡＯ２４の出力端子電圧がＬｏｗに固定されているため、ＣＰＵ５１が特定プログラムを制御ＲＯＭ５２から読み出す際に、ＣＰＵ５１から出力されるアドレス信号が不適切なアドレスを示すものとはならず、ＣＰＵ５１は適切なプログラム（特定プログラム）を読み出すことができる。すなわち、ＣＰＵ５１は０番地にアクセスすることができる。 In this way, since the output terminal voltages of the input / output terminals AO21 to AO24 are fixed to Low in the first period, when the CPU 51 reads a specific program from the control ROM 52, the address signal output from the CPU 51 is an inappropriate address. The CPU 51 can read an appropriate program (specific program). That is, the CPU 51 can access the address 0.

なお、図２では、ＣＰＵ５１の入出力端子ＡＯ２１〜ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ２１〜ＡＩ２４とを繋ぐ配線Ａ２１〜Ａ２４をプルダウンさせる場合を示したが、当該配線Ａ２１〜Ａ２４をプルアップさせてもよい。すなわち、ＣＰＵ５１の入出力端子ＡＯ２１〜ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ２１〜ＡＩ２４とを繋ぐ配線Ａ２１〜Ａ２４が、プルアップ抵抗を介して電源（ＣＰＵ５１の主動作電位）に繋がれているものとしてもよい。この場合、第１期間において、ハイインピーダンスとなっている入出力端子ＡＯ２１〜ＡＯ２４がＨｉｇｈに固定されることとなる。このような構成とする場合、制御ＲＯＭ５２における例えばｎ番地（アドレス［Ｆ０００００Ｈ］に特定プログラムを記憶させておく。これにより、第１期間においてＣＰＵ５１が特定プログラムを制御ＲＯＭ５２から読み出す際に、ＣＰＵ５１はｎ番地にアクセスし、正確なプログラムを読み出すことができる。 Although FIG. 2 shows a case where the wirings A21 to A24 connecting the input / output terminals AO21 to AO24 of the CPU 51 and the input terminals AI21 to AI24 of the control ROM 52 are pulled down, the wirings A21 to A24 may be pulled up. good. That is, even if the wirings A21 to A24 connecting the input / output terminals AO21 to AO24 of the CPU 51 and the input terminals AI21 to AI24 of the control ROM 52 are connected to the power supply (main operating potential of the CPU 51) via a pull-up resistor. good. In this case, in the first period, the high impedance input / output terminals AO21 to AO24 are fixed to High. In such a configuration, the specific program is stored in, for example, address n (address [F0000H]) in the control ROM 52. Therefore, when the CPU 51 reads the specific program from the control ROM 52 in the first period, the CPU 51 n You can access the street address and read the correct program.

本実施形態によれば、制御回路（５１）は、所定の一群の信号（アドレス信号）を出力可能な複数の端子（ＡＯ１〜ＡＯ２０）を備え、前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線（Ａ１〜Ａ２４）を介して出力され、前記複数の端子には、出力状態（出力ポート）に設定されるとともに、所定時（第１期間：電源が投入されてから、ＣＰＵによる各端子の設定が完了するまでの間（少なくとも特定プログラムを読み出す時））に入力状態（入力ポート）に設定される特定の端子（ＡＯ２１〜ＡＯ２４）があり、前記特定の端子に接続された配線（Ａ２１〜Ａ２４）が、プルアップまたはプルダウンされている。電源投入後、ＣＰＵ５１が特定プログラムを読み出す際に、前記特定の端子の電圧がＨｉｇｈまたはＬｏｗのいずれかに固定されている。このため、ＣＰＵ５１は正確なプログラムを読み出すことができる。これにより、誤動作の発生を防ぐことができる。 According to the present embodiment, the control circuit (51) includes a plurality of terminals (AO1 to AO20) capable of outputting a predetermined group of signals (address signals), and each signal constituting the predetermined group of signals is , It is output from each of the plurality of terminals via wiring (A1 to A24), and the plurality of terminals are set to the output state (output port) and at a predetermined time (first period: power is turned on). There are specific terminals (AO21 to AO24) that are set to the input state (input port) until the setting of each terminal by the CPU is completed (at least when reading a specific program), and the specific terminal The wiring (A21 to A24) connected to is pulled up or pulled down. When the CPU 51 reads out the specific program after the power is turned on, the voltage of the specific terminal is fixed to either High or Low. Therefore, the CPU 51 can read an accurate program. As a result, it is possible to prevent the occurrence of malfunction.

また、所定時に入力ポートに設定される特定の端子に接続された配線（Ａ２１〜Ａ２４）のみにプルダウン抵抗またはプルアップ抵抗を接続している。このため、部品点数の増加を最小限としつつ、上記の誤動作の発生を防ぐことができる。 Further, a pull-down resistor or a pull-up resistor is connected only to the wiring (A21 to A24) connected to a specific terminal set in the input port at a predetermined time. Therefore, it is possible to prevent the above-mentioned malfunction from occurring while minimizing the increase in the number of parts.

本実施形態では、液晶制御基板５０におけるＣＰＵ５１および制御ＲＯＭ５２を用いて説明したが、本内容は他の基板におけるＣＰＵとＲＯＭとの関係にも適用することができる。 In the present embodiment, the CPU 51 and the control ROM 52 in the liquid crystal control board 50 have been described, but the present contents can also be applied to the relationship between the CPU and the ROM in other boards.

なお、配線をプルダウンさせるかプルアップさせるかは、ＣＰＵ、ＲＯＭ、ＲＷＭ等の入出力ピンの仕様や、データ等に依るが、本実施形態では、ＣＰＵ５１とＲＯＭ５２とを接続する複数の配線について、アドレスバス（Ａ２１〜Ａ２４）はプルダウン抵抗を介してＧＮＤに接続されており、データバス（Ｄ１〜Ｄ１５）はプルアップ抵抗を介して電源（ＣＰＵ５１の主動作電位）に接続されているという特徴を有する。 Whether the wiring is pulled down or pulled up depends on the specifications of the input / output pins of the CPU, ROM, RWM, etc., data, etc., but in the present embodiment, the plurality of wirings connecting the CPU 51 and the ROM 52 are determined. The address bus (A21 to A24) is connected to the GND via a pull-down resistor, and the data bus (D1 to D15) is connected to the power supply (main operating potential of the CPU 51) via a pull-up resistor. Have.

（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
第１の実施の形態では、液晶制御基板５０におけるＣＰＵ５１と制御ＲＯＭ５２とを用いて説明したが、本実施形態では、図４に示すサブ制御基板（制御基板）４０におけるＣＰＵ４１とＩＣ４２とを用いて説明する。本実施形態の遊技機は、基本的に第１の実施の形態の遊技機と同様の構成を有するものであるため、第１の実施の形態の遊技機と同様の構成については、その説明を省略ないし簡略化する。 (Second Embodiment)
Next, a second embodiment of the present invention will be described.
In the first embodiment, the CPU 51 and the control ROM 52 in the liquid crystal control board 50 have been described, but in the present embodiment, the CPU 41 and the IC 42 in the sub control board (control board) 40 shown in FIG. 4 are used. explain. Since the gaming machine of the present embodiment basically has the same configuration as the gaming machine of the first embodiment, the same configuration as the gaming machine of the first embodiment will be described. Omit or simplify.

図４に示すように、サブ制御基板４０は、ＣＰＵ（制御回路）（マイコン）４１とＩＣ４２とを有している。ＩＣ４２は信号変換ＩＣであり、デジタルＲＧＢ信号をＬＶＤＳ信号（低電圧作差動信号）へと変換して出力する。 As shown in FIG. 4, the sub-control board 40 includes a CPU (control circuit) (microcomputer) 41 and an IC 42. The IC 42 is a signal conversion IC, which converts a digital RGB signal into an LVDS signal (low-voltage differential signal) and outputs it.

ＣＰＵ４１は、入出力端子Ｄ０（ＤＣＬＫＯ端子）、入出力端子Ｄ１（ＨＳＹＮＣ端子）、入出力端子Ｄ２（ＶＳＹＮＣ端子）、および入出力端子Ｄ３（ＲＧＢＤＥ端子）を有している。入出力端子Ｄ０〜Ｄ３は、複数の機能のうちの所定の機能を設定可能な端子である。本実施形態では、入出力端子Ｄ０，Ｄ１，Ｄ３は常に出力ポートに設定されている。また、入出力端子Ｄ２は、初期設定が入力ポートに設定され、所定の処理（ＣＰＵ４１が特定プログラムを読み出し、特定プログラムに基づき端子を設定する処理）が完了すると出力ポートに設定される。なお、ＣＰＵ４１はこれ以外にも複数の端子を有している。 The CPU 41 has an input / output terminal D0 (DCLKO terminal), an input / output terminal D1 (HSYNC terminal), an input / output terminal D2 (VSYNC terminal), and an input / output terminal D3 (RGBDE terminal). Input / output terminals D0 to D3 are terminals on which a predetermined function among a plurality of functions can be set. In this embodiment, the input / output terminals D0, D1 and D3 are always set to the output port. Further, the input / output terminal D2 is set to the output port when the initial setting is set to the input port and a predetermined process (process in which the CPU 41 reads a specific program and sets the terminal based on the specific program) is completed. The CPU 41 also has a plurality of terminals.

ＩＣ４２は、入力端子Ｐ０（ＤＣＬＫＯ端子）、入力端子Ｐ１（ＨＳＹＮＣ端子）、入力端子Ｐ２（ＶＳＹＮＣ端子）、入力端子Ｐ３（ＲＧＢＤＥ端子）を有している。入力端子Ｐ０〜Ｐ３は、常に入力ポートに設定されている。なお、ＩＣ４２はこれ以外にも複数の端子を有している。 The IC 42 has an input terminal P0 (DCLKO terminal), an input terminal P1 (HSYNC terminal), an input terminal P2 (VSYNC terminal), and an input terminal P3 (RGBDE terminal). Input terminals P0 to P3 are always set as input ports. The IC 42 also has a plurality of terminals.

ＣＰＵ４１の入出力端子Ｄ０は、配線（信号線）Ｂ０を介してＩＣ４２の入力端子Ｐ０に接続されている。入出力端子Ｄ０から入力端子Ｐ０へはＤＣＬＫＯ（ドットクロック）信号が送られる。ＤＣＬＫＯ信号は、液晶上の１ピクセルを処理するためのクロック信号である。 The input / output terminal D0 of the CPU 41 is connected to the input terminal P0 of the IC 42 via the wiring (signal line) B0. A DCLKO (dot clock) signal is sent from the input / output terminal D0 to the input terminal P0. The DCLKO signal is a clock signal for processing one pixel on the liquid crystal display.

ＣＰＵ４１の入出力端子Ｄ１は、配線（信号線）Ｂ１を介してＩＣ４２の入力端子Ｐ１に接続されている。入出力端子Ｄ１から入力端子Ｐ１へはＨＳＹＮＣ信号が送られる。ＨＳＹＮＣ信号は水平同期信号である。 The input / output terminal D1 of the CPU 41 is connected to the input terminal P1 of the IC 42 via the wiring (signal line) B1. An HSYNC signal is sent from the input / output terminal D1 to the input terminal P1. The HSYNC signal is a horizontal sync signal.

ＣＰＵ４１の入出力端子Ｄ２は、配線（信号線）Ｂ２を介してＩＣ４２の入力端子Ｐ２に接続されている。入出力端子Ｄ２から入力端子Ｐ２へはＶＳＹＮＣ信号が送られる。ＶＳＹＮＣ信号は垂直同期信号である。 The input / output terminal D2 of the CPU 41 is connected to the input terminal P2 of the IC 42 via the wiring (signal line) B2. A VSYNC signal is sent from the input / output terminal D2 to the input terminal P2. The VSYNC signal is a vertical sync signal.

ＣＰＵ４１の入出力端子Ｄ３は、配線（信号線）Ｂ３を介してＩＣ４２の入力端子Ｐ３に接続されている。入出力端子Ｄ３から入力端子Ｐ３へはＲＧＢＤＥ信号が送られる。ＲＧＢＤＥ（ＲＧＢデータイネーブル）信号は、信号変換ＩＣ４２の制御のＯＮ／ＯＦＦを切り替える信号である。 The input / output terminal D3 of the CPU 41 is connected to the input terminal P3 of the IC 42 via the wiring (signal line) B3. An RGBDE signal is sent from the input / output terminal D3 to the input terminal P3. The RGBDE (RGB data enable) signal is a signal for switching ON / OFF of the control of the signal conversion IC 42.

ＤＣＬＫＯ信号、ＨＳＹＮＣ信号、ＶＳＹＮＣ信号およびＲＧＢＤＥ信号の４つの信号によって、液晶の表示が制御されている。換言すると、ＤＣＬＫＯ信号、ＨＳＹＮＣ信号、ＶＳＹＮＣ信号およびＲＧＢＤＥ信号の４つの信号は、液晶の表示に関する信号（デジタルＲＧＢ信号の制御用の信号）である。よって、入出力端子Ｄ０〜Ｄ３から出力される信号は、所定の一群の信号（関連する一組の信号）といえる。 The liquid crystal display is controlled by four signals, a DCLKO signal, an HSYNC signal, a VSYNC signal, and an RGBDE signal. In other words, the four signals of the DCLKO signal, the HSYNC signal, the VSYNC signal, and the RGBDE signal are signals related to the liquid crystal display (signals for controlling the digital RGB signal). Therefore, the signals output from the input / output terminals D0 to D3 can be said to be a predetermined group of signals (a related set of signals).

第１の実施形態における図３の説明と同様に、電源が投入されると、ＣＰＵ４１は特定プログラムをＲＯＭから読み出して、読み出したプログラムに基づき各端子の設定を行う。電源投入時から各端子の設定が完了するまでの間（すなわち第１期間）では、ＣＰＵ４１の入出力端子Ｄ０，Ｄ１，Ｄ３が出力ポート設定であり、かつＩＣ４２の入力端子Ｐ０，Ｐ１，Ｐ３が入力ポート設定であるという状態となる。このとき、入出力端子Ｄ０，Ｄ１，Ｄ３がＬｏｗまたはＨｉｇｈを出力するので、端子電圧はＬｏｗまたはＨｉｇｈとなる。よって、第１期間において、入出力端子Ｄ０，Ｄ１，Ｄ３がハイインピーダンスとなることはない。 Similar to the description of FIG. 3 in the first embodiment, when the power is turned on, the CPU 41 reads a specific program from the ROM and sets each terminal based on the read program. From the time the power is turned on until the setting of each terminal is completed (that is, the first period), the input / output terminals D0, D1, D3 of the CPU 41 are the output port settings, and the input terminals P0, P1, P3 of the IC 42 are set. The input port is set. At this time, since the input / output terminals D0, D1, and D3 output Low or High, the terminal voltage becomes Low or High. Therefore, the input / output terminals D0, D1, and D3 do not have high impedance in the first period.

また、第１期間では、ＣＰＵ４１の入出力端子Ｄ２が入力ポート設定であり、かつＩＣ４２の入力端子Ｐ２が入力ポート設定であるという状態となる。このとき、入出力端子Ｄ２と入力端子Ｐ２との両方がハイインピーダンスとなり、入出力端子Ｄ２の電圧が不定となる（配線Ｂ２が不定となる）。 Further, in the first period, the input / output terminal D2 of the CPU 41 is set to the input port, and the input terminal P2 of the IC 42 is set to the input port. At this time, both the input / output terminal D2 and the input terminal P2 have high impedance, and the voltage of the input / output terminal D2 becomes indefinite (wiring B2 becomes indefinite).

また、入出力端子Ｄ２は、Ｈｉｇｈ、Ｌｏｗ、オープン（ハイインピーダンス）を示す３種類の出力状態をとることができるスリーステート（３ステート）端子であり、ＣＰＵ４１にリセット信号が入力されると、リセット中に（リセット状態において）、ＣＰＵ４１の入出力端子Ｄ２がオープンに設定される。よって、第１期間において、ＣＰＵ４１の入出力端子Ｄ２がオープンとなるため、入出力端子Ｄ２がハイインピーダンスとなり、入出力端子Ｄ２の電圧が不定となる（配線Ｂ２が不定となる）。 Further, the input / output terminal D2 is a three-state (3-state) terminal capable of taking three types of output states indicating High, Low, and open (high impedance), and is reset when a reset signal is input to the CPU 41. Inside (in the reset state), the input / output terminal D2 of the CPU 41 is set to open. Therefore, in the first period, the input / output terminal D2 of the CPU 41 is opened, so that the input / output terminal D2 becomes high impedance and the voltage of the input / output terminal D2 becomes indefinite (wiring B2 becomes indefinite).

入出力端子電圧Ｄ２の電圧が不定であると、誤動作の発生や部品（ＣＰＵ４１および／またはＩＣ４２）の破損等のおそれがある。そこで、本実施形態では、図４に示すように、ＣＰＵ４１の入出力端子Ｄ２とＩＣ４２の入力端子Ｐ２とを繋ぐ配線Ｂ２を、プルダウン抵抗Ｒ１を介してＧＮＤ（グランド、グラウンド）に接続させている（すなわちプルダウンさせている）。なお、図示を省略するが、当該配線Ｂ２が、プルアップ抵抗を介して電源（ＣＰＵ４１の主動作電位）に繋がれている（プルアップされている）ものとしてもよい。このように構成することで、第１期間やＣＰＵ４１のリセット中において、ＣＰＵ４１の入出力端子Ｄ２が、ＬｏｗまたはＨｉｇｈのいずれかに固定される。 If the voltage of the input / output terminal voltage D2 is indefinite, there is a risk of malfunction or damage to parts (CPU 41 and / or IC 42). Therefore, in the present embodiment, as shown in FIG. 4, the wiring B2 connecting the input / output terminal D2 of the CPU 41 and the input terminal P2 of the IC 42 is connected to GND (ground, ground) via the pull-down resistor R1. (That is, it is pulled down). Although not shown, the wiring B2 may be connected (pulled up) to a power source (main operating potential of the CPU 41) via a pull-up resistor. With this configuration, the input / output terminal D2 of the CPU 41 is fixed to either Low or High during the first period or during the reset of the CPU 41.

本実施形態によれば、制御回路（４１）は、所定の一群の信号（液晶の表示に関する信号）を出力可能な複数の端子（Ｄ０〜Ｄ３）を備え、前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線（Ｂ０〜Ｂ３）を介して出力され、前記複数の端子には、出力状態（出力ポート）に設定されるとともに、所定時（第１期間：電源が投入されてから、ＣＰＵによる各端子の設定が完了するまでの間（少なくとも特定プログラムを読み出す時））に入力状態（入力ポート）に設定される特定の端子（Ｄ２）があり、前記特定の端子に接続された配線（Ｂ２）が、プルアップまたはプルダウンされている。 According to the present embodiment, the control circuit (41) includes a plurality of terminals (D0 to D3) capable of outputting a predetermined group of signals (signals related to a liquid crystal display), and constitutes the predetermined group of signals. Each signal is output from each of the plurality of terminals via wiring (B0 to B3), and the plurality of terminals are set to an output state (output port) and at a predetermined time (first period: power supply). There is a specific terminal (D2) that is set to the input state (input port) between the time when is input and the time when the setting of each terminal by the CPU is completed (at least when reading a specific program), and the specific terminal (D2) is set. The wiring (B2) connected to the terminal is pulled up or pulled down.

また、制御回路（４１）は、所定の一群の信号（液晶の表示に関する信号）を出力可能な複数の端子（Ｄ０〜Ｄ３）を備え、前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線（Ｂ０〜Ｂ３）を介して出力され、前記複数の端子には、出力状態（出力ポート）に設定されるとともに、所定時（リセット中）にオープンに設定される特定の端子（Ｄ２）があり、前記特定の端子に接続された配線（Ｂ２）が、プルアップまたはプルダウンされている。
よって、第１期間の間やＣＰＵリセット中であっても、前記特定の端子の電圧がＨｉｇｈまたはＬｏｗのいずれかに固定される。このため、誤動作の発生や部品の破損を防ぐことができる。 Further, the control circuit (41) includes a plurality of terminals (D0 to D3) capable of outputting a predetermined group of signals (signals related to a liquid crystal display), and each signal constituting the predetermined group of signals is described above. Output from each of the plurality of terminals via wiring (B0 to B3), and the plurality of terminals are set to the output state (output port) and are set to open at a predetermined time (during reset). There is a terminal (D2), and the wiring (B2) connected to the specific terminal is pulled up or pulled down.
Therefore, the voltage of the specific terminal is fixed to either High or Low even during the first period or during the CPU reset. Therefore, it is possible to prevent the occurrence of malfunction and damage to parts.

なお、第１の実施形態では液晶制御基板５０を用いて説明し、第２の実施形態ではサブ制御基板４０を用いて説明したが、本発明は、ＩＣ（ＣＰＵ、ＲＯＭ等）が実装されている他の基板（例えばメイン制御基板）にも適用可能である。 In the first embodiment, the liquid crystal control board 50 is used, and in the second embodiment, the sub control board 40 is used. However, in the present invention, an IC (CPU, ROM, etc.) is mounted. It can also be applied to other substrates (for example, main control substrate).

（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。
本実施形態では、電源が投入された後、ＣＰＵの電圧が動作電圧に達するまでの間等に生じ得る問題と、その問題の発生を防ぐ構成について説明する。本実施形態では、液晶制御基板５０を用いて説明する。本実施形態の遊技機は基本的に第１の実施の形態の遊技機と同様の構成を有するものであるため、第１の実施の形態の遊技機と同様の構成については、その説明を省略ないし簡略化する。 (Third Embodiment)
Next, a third embodiment of the present invention will be described.
In the present embodiment, a problem that may occur after the power is turned on and before the voltage of the CPU reaches the operating voltage, and a configuration for preventing the occurrence of the problem will be described. In this embodiment, the liquid crystal control substrate 50 will be used for description. Since the gaming machine of the present embodiment basically has the same configuration as the gaming machine of the first embodiment, the description of the same configuration as the gaming machine of the first embodiment is omitted. Or simplify.

図５に示すように、液晶制御基板５０は、ＣＰＵ５１と制御ＲＯＭ５２とを備えている。ＣＰＵ５１の入出力端子ＡＯ１〜ＡＯ２４は、複数の機能のうちの所定の機能を設定可能な端子となっている。ＣＰＵ５１の入出力端子ＡＯ１〜ＡＯ２０は、初期設定が出力ポートに設定されている。また、ＣＰＵ５１の入出力端子ＡＯ２１〜ＡＯ２４は、初期設定が入力ポートに設定されている。また、制御ＲＯＭ５２の入力端子ＡＩ１〜ＡＩ２４は、常に入力ポートに設定されている。 As shown in FIG. 5, the liquid crystal control board 50 includes a CPU 51 and a control ROM 52. The input / output terminals AO1 to AO24 of the CPU 51 are terminals on which a predetermined function among a plurality of functions can be set. The input / output terminals AO1 to AO20 of the CPU 51 are initially set to the output port. Further, the input / output terminals AO21 to AO24 of the CPU 51 are initially set to the input ports. Further, the input terminals AI1 to AI24 of the control ROM 52 are always set to the input port.

図６（ａ）は、電源が投入されてから、ＣＰＵ５１の電圧が動作電圧に達するまでを時系列に沿って説明する図である。（１）まず電源が投入され、電源電圧が上昇し始める。詳細な説明は省略するが、液晶制御基板５０は、電源電圧（１２Ｖ）の供給を受け、１２Ｖの電源電圧から３．３ＶのＣＰＵ電圧を生成する。（２）次にＣＰＵ５１への電源供給が開始され、ＣＰＵ５１の電圧が上昇し始める。（３）次にＣＰＵ５１の電圧が動作電圧に達し、ＣＰＵ５１による制御が実行される状態（制御状態）となる。図６（ａ）に示すように、ＣＰＵ５１は、ＯＦＦ状態から、ＣＰＵ未制御状態（過渡状態）とリセット状態とを経て、制御状態に至る。ＣＰＵ未制御状態は、ＣＰＵ５１に供給される電圧が低く、ＣＰＵ５１が動作不可能な状態である。また、リセット状態は、所定の初期化処理が行われ、ＣＰＵ５１の電圧が所定の電圧となるのを待機している状態である。 FIG. 6A is a diagram illustrating the period from when the power is turned on until the voltage of the CPU 51 reaches the operating voltage in chronological order. (1) First, the power is turned on and the power supply voltage starts to rise. Although detailed description is omitted, the liquid crystal control board 50 receives a power supply voltage (12V) and generates a CPU voltage of 3.3V from the power supply voltage of 12V. (2) Next, the power supply to the CPU 51 is started, and the voltage of the CPU 51 starts to rise. (3) Next, the voltage of the CPU 51 reaches the operating voltage, and the control by the CPU 51 is executed (control state). As shown in FIG. 6A, the CPU 51 reaches a controlled state from an OFF state through a CPU uncontrolled state (transient state) and a reset state. The CPU uncontrolled state is a state in which the voltage supplied to the CPU 51 is low and the CPU 51 cannot operate. Further, the reset state is a state in which a predetermined initialization process is performed and the voltage of the CPU 51 is waiting to reach a predetermined voltage.

図６（ｂ）は、電源がＯＦＦされてから、ＣＰＵ５１へ電源が供給されない状態（すなわちＯＦＦ状態）となるまでを時系列に沿って説明する図である。（１）まず電源がＯＦＦされ、電源電圧が降下し始める。（２）次にＣＰＵ５１の電圧が降下し始める。（３）次にＣＰＵ５１へ電源が供給されない状態となり、ＯＦＦ状態となる。図６（ｂ）に示すように、ＣＰＵ５１は、制御状態から、リセット状態とＣＰＵ未制御状態（過渡状態）とを経て、ＯＦＦ状態に至る。リセット状態は、電断処理（退避処理）が行われ、電圧が降下してＯＦＦ状態となるのを待機している状態である。本実施形態では、ＣＰＵ５１がＣＰＵ未制御状態およびリセット状態である間を第２期間（特定期間）とする。 FIG. 6B is a diagram for explaining the period from when the power is turned off to when the power is not supplied to the CPU 51 (that is, the OFF state) in chronological order. (1) First, the power is turned off and the power supply voltage starts to drop. (2) Next, the voltage of the CPU 51 begins to drop. (3) Next, the power is not supplied to the CPU 51, and the state is turned off. As shown in FIG. 6B, the CPU 51 goes from the control state to the OFF state through a reset state and a CPU uncontrolled state (transient state). The reset state is a state in which the power interruption process (evacuation process) is performed and the voltage drops and waits for the OFF state. In the present embodiment, the period during which the CPU 51 is in the CPU uncontrolled state and the reset state is defined as the second period (specific period).

図５に戻り説明する。入出力端子ＡＯ１〜ＡＯ２４は、入力ポート状態、出力ポート状態、あるいはオープン状態を設定可能となっているが、第２期間（ＣＰＵ未制御状態またはリセット状態）において、入出力端子ＡＯ１〜ＡＯ２４のうちの少なくとも１つの端子（これを第１所定端子とする）に、入力ポート状態が設定される可能性がある。第２期間において、第１所定端子が入力ポート状態に設定されると、第１所定端子と、配線を介して第１所定端子と接続された入力端子（入力端子ＡＩ１〜ＡＩ２４のうちの少なくとも１つの端子）との両方がハイインピーダンスとなり、第１所定端子の電圧が不定となる。
また、第２期間において、入出力端子ＡＯ１〜ＡＯ２４のうちの少なくとも１つの端子（これを第２所定端子とする）に、オープン状態が設定される可能性がある。第２期間において、第２所定端子がオープン状態に設定されると、第２所定端子がハイインピーダンスとなり、第２所定端子の電圧が不定となる。 Returning to FIG. 5, a description will be given. The input / output terminals AO1 to AO24 can be set to the input port state, the output port state, or the open state. However, in the second period (CPU uncontrolled state or reset state), the input / output terminals AO1 to AO24 can be set. There is a possibility that the input port state is set to at least one terminal (this is designated as the first predetermined terminal). In the second period, when the first predetermined terminal is set to the input port state, the first predetermined terminal and the input terminal connected to the first predetermined terminal via wiring (at least one of the input terminals AI1 to AI24). Both of the terminals) have high impedance, and the voltage of the first predetermined terminal is indefinite.
Further, in the second period, at least one of the input / output terminals AO1 to AO24 (referred to as a second predetermined terminal) may be set to an open state. When the second predetermined terminal is set to the open state in the second period, the second predetermined terminal becomes high impedance and the voltage of the second predetermined terminal becomes indefinite.

ここで、ＣＰＵ５１の動作可能電圧よりも制御ＲＯＭ５２の動作可能電圧が低い場合、電源投入後に（電源投入後における第２期間の間に）、ＣＰＵ５１は動作不可能となるが、制御ＲＯＭ５２は動作可能となる所定の期間がある。また、電源ＯＦＦ後に（電源ＯＦＦ後における第２期間の間に）、ＣＰＵ５１は動作不可能となるが、制御ＲＯＭ５２は動作可能となる所定の期間がある。これらの所定の期間において、入出力端子ＡＯ１〜ＡＯ２４のうちの少なくとも一部の端子の端子電圧が不定となると、誤動作の発生や接続先の制御ＲＯＭ５２（ＣＭＯＳＩＣ等）の破損という問題が生じるおそれがある。 Here, when the operable voltage of the control ROM 52 is lower than the operable voltage of the CPU 51, the CPU 51 becomes inoperable after the power is turned on (during the second period after the power is turned on), but the control ROM 52 is operable. There is a predetermined period of time. Further, after the power is turned off (during the second period after the power is turned off), the CPU 51 becomes inoperable, but the control ROM 52 has a predetermined period in which the control ROM 52 becomes operable. If the terminal voltage of at least a part of the input / output terminals AO1 to AO24 becomes undefined during these predetermined periods, there is a risk that a malfunction may occur or the control ROM 52 (CMOSIC, etc.) of the connection destination may be damaged. be.

このような問題の発生を防ぐために、本実施形態では、図５に示すように、ＣＰＵ５１の入出力端子ＡＯ１〜ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ１〜ＡＩ２４とを繋ぐ配線Ａ１〜Ａ２４のすべてを、プルダウン抵抗Ｒ１〜Ｒ２４を介してＧＮＤ（グランド、グラウンド）に接続させている（プルダウンさせている）。したがって、第２期間の間にハイインピーダンスとなる可能性がある入出力端子ＡＯ１〜ＡＯ２４の端子電圧がＬｏｗに固定され、ハイインピーダンスとならない。すなわち、第２期間の間に、入出力端子ＡＯ１〜ＡＯ２４の端子電圧がＬｏｗに固定されるため、入出力端子ＡＯ１〜ＡＯ２４の端子電圧が不定となることがない（第２期間の間における入出力端子ＡＯ１〜ＡＯ２４の端子電圧を安定させることができる）。なお、第２期間は、ＣＰＵ５１および制御ＲＯＭ５２の両方が所定の電圧（動作電圧）となるまでの期間ともいえる。 In order to prevent the occurrence of such a problem, in the present embodiment, as shown in FIG. 5, all of the wirings A1 to A24 connecting the input / output terminals AO1 to AO24 of the CPU 51 and the input terminals AI1 to AI24 of the control ROM 52 are connected. It is connected (pulled down) to GND (ground, ground) via pull-down resistors R1 to R24. Therefore, the terminal voltage of the input / output terminals AO1 to AO24, which may become high impedance during the second period, is fixed to Low and does not become high impedance. That is, since the terminal voltage of the input / output terminals AO1 to AO24 is fixed to Low during the second period, the terminal voltage of the input / output terminals AO1 to AO24 does not become indefinite (the input during the second period). The terminal voltage of the output terminals AO1 to AO24 can be stabilized). The second period can be said to be a period until both the CPU 51 and the control ROM 52 reach a predetermined voltage (operating voltage).

また、図５では、ＣＰＵ５１の入出力端子ＡＯ１〜ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ１〜ＡＩ２４とを繋ぐ配線Ａ１〜Ａ２４すべてをプルダウンさせる場合を示したが、当該配線Ａ１〜Ａ２４すべてをプルアップさせてもよい。すなわち、ＣＰＵ５１の入出力端子ＡＯ１〜ＡＯ２４と制御ＲＯＭ５２の入力端子ＡＩ１〜ＡＩ２４とを繋ぐ配線Ａ１〜Ａ２４が、プルアップ抵抗を介して電源（ＣＰＵ５１の主動作電位）に繋がれているものとしてもよい。この場合、第２期間の間にハイインピーダンスとなる可能性がある入出力端子ＡＯ１〜ＡＯ２４がＨｉｇｈに固定され、ハイインピーダンスとならない。 Further, FIG. 5 shows a case where all the wirings A1 to A24 connecting the input / output terminals AO1 to AO24 of the CPU 51 and the input terminals AI1 to AI24 of the control ROM 52 are pulled down, but all the wirings A1 to A24 are pulled up. You may. That is, even if the wirings A1 to A24 connecting the input / output terminals AO1 to AO24 of the CPU 51 and the input terminals AI1 to AI24 of the control ROM 52 are connected to the power supply (main operating potential of the CPU 51) via a pull-up resistor. good. In this case, the input / output terminals AO1 to AO24, which may have high impedance during the second period, are fixed to High and do not have high impedance.

本実施形態によれば、制御回路（５１）は、所定の一群の信号（アドレス信号）を出力可能な複数の端子（ＡＯ１〜ＡＯ２４）を備え、前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線（Ａ１〜Ａ２４）を介して出力され、前記複数の端子には、出力状態（出力ポート）に設定されるとともに、所定時に入力状態（入力ポート）に設定される特定の端子（例えばＡＯ２１〜ＡＯ２４）があり、前記特定の端子を含む前記複数の端子に接続されたすべての配線（Ａ１〜Ａ２４）が、プルアップまたはプルダウンされている。このように構成することで、第２期間の間に、前記複数の端子の電圧がＨｉｇｈまたはＬｏｗのいずれかに固定されるため、前記複数の端子の端子電圧が不安定となることがない。これにより、誤動作の発生や接続先の部品の破損を防ぐことができる。 According to the present embodiment, the control circuit (51) includes a plurality of terminals (AO1 to AO24) capable of outputting a predetermined group of signals (address signals), and each signal constituting the predetermined group of signals is , Is output from each of the plurality of terminals via wiring (A1 to A24), and the plurality of terminals are set to an output state (output port) and set to an input state (input port) at a predetermined time. There are specific terminals (for example, AO21 to AO24), and all the wirings (A1 to A24) connected to the plurality of terminals including the specific terminal are pulled up or pulled down. With this configuration, the voltages of the plurality of terminals are fixed to either High or Low during the second period, so that the terminal voltages of the plurality of terminals do not become unstable. As a result, it is possible to prevent the occurrence of malfunction and damage to the connected parts.

また、所定時に入力ポートに設定される特定の端子（ＡＯ２１〜ＡＯ２４）に接続された配線（Ａ２１〜Ａ２４）が、プルアップまたはプルダウンされている。このため、本実施形態による上記効果に加えて、第１の実施形態と同様の効果を奏する。 Further, the wirings (A21 to A24) connected to the specific terminals (AO21 to AO24) set in the input port at a predetermined time are pulled up or pulled down. Therefore, in addition to the above-mentioned effects of the present embodiment, the same effects as those of the first embodiment are obtained.

（第４の実施の形態）
次に本発明の第４の実施の形態について説明する。
第３の実施の形態は、液晶制御基板５０におけるＣＰＵ５１と制御ＲＯＭ５２とを用いて説明したが、本実施形態では、サブ制御基板４０のＣＰＵ４１とＩＣ４３とを用いて説明する。本実施形態の遊技機は、基本的に第２の実施の形態および第３の実施の形態の遊技機と同様の構成を有するものであるため、第２の実施の形態および第３の実施の形態の遊技機と同様の構成については、その説明を省略ないし簡略化する。 (Fourth Embodiment)
Next, a fourth embodiment of the present invention will be described.
The third embodiment has been described using the CPU 51 and the control ROM 52 of the liquid crystal control board 50, but in the present embodiment, the CPU 41 and the IC 43 of the sub control board 40 will be used. Since the gaming machine of the present embodiment basically has the same configuration as the gaming machines of the second embodiment and the third embodiment, the second embodiment and the third embodiment The description of the configuration similar to that of the gaming machine of the form will be omitted or simplified.

図７に示すように、サブ制御基板４０はＣＰＵ４１とＩＣ４３とを備えている。本実施形態では、ＣＰＵ４１がＶＤＰ（Video Display Processor）を内蔵しており、所定の信号（デジタルＲＧＢ信号）に基づきＬＶＤＳ信号（低電圧差動信号）を生成し、ＬＶＤＳ信号をＩＣ４３へ出力する。ＩＣ４３は、液晶モジュール用のＩＣであり、ＬＶＤＳ信号に基づいて最終的な画像信号を生成する。 As shown in FIG. 7, the sub control board 40 includes a CPU 41 and an IC 43. In the present embodiment, the CPU 41 has a built-in VDP (Video Display Processor), generates an LVDS signal (low voltage differential signal) based on a predetermined signal (digital RGB signal), and outputs the LVDS signal to the IC 43. The IC 43 is an IC for a liquid crystal module and generates a final image signal based on the LVDS signal.

ＣＰＵ４１は、入出力端子Ｄ０〜Ｄ１９を有している。入出力端子Ｄ０〜Ｄ１９は、複数の機能のうちの所定の機能を設定可能な端子となっている。なお、本実施形態では、入出力端子Ｄ０〜Ｄ１９は、常に出力ポートに設定されているものとする。また、ＣＰＵ４１はこれ以外にも複数の端子を有している。 The CPU 41 has input / output terminals D0 to D19. The input / output terminals D0 to D19 are terminals on which a predetermined function among a plurality of functions can be set. In this embodiment, it is assumed that the input / output terminals D0 to D19 are always set to the output port. In addition, the CPU 41 has a plurality of terminals in addition to this.

ＩＣ４３は、入力端子Ｐ０〜Ｐ１９を有している。入力端子Ｐ０〜Ｐ１９は、常に入力ポートに設定されている。なお、ＩＣ４３はこれ以外にも複数の端子を有している。 The IC 43 has input terminals P0 to P19. Input terminals P0 to P19 are always set as input ports. In addition to this, the IC 43 has a plurality of terminals.

図７に示すように、ＣＰＵ４１の入出力端子Ｄ０は、配線（信号線）Ｃ０を介してＩＣ４３の入力端子Ｐ０に接続されている。入出力端子Ｄ０から入力端子Ｐ０へはＬＶＤＳ信号「ＴＴＡ１＋」が送られる。また、入出力端子Ｄ１は、配線Ｃ１を介して入力端子Ｐ１に接続されている。入出力端子Ｄ１から入力端子Ｐ１へはＬＶＤＳ信号「ＴＴＡ１−」が送られる。ＬＶＤＳ信号「ＴＴＡ１＋」とＬＶＤＳ信号「ＴＴＡ１−」とは、差動で伝送される一対のＬＶＤＳ信号となっている。 As shown in FIG. 7, the input / output terminal D0 of the CPU 41 is connected to the input terminal P0 of the IC 43 via the wiring (signal line) C0. The LVDS signal "TTA1 +" is sent from the input / output terminal D0 to the input terminal P0. Further, the input / output terminal D1 is connected to the input terminal P1 via the wiring C1. The LVDS signal "TTA1-" is sent from the input / output terminal D1 to the input terminal P1. The LVDS signal “TTA1 +” and the LVDS signal “TTA1-” are a pair of LVDS signals transmitted differentially.

入出力端子Ｄ２は、配線Ｃ２を介して入力端子Ｐ２に接続されている。入出力端子Ｄ２から入力端子Ｐ２へはＬＶＤＳ信号「ＴＴＢ１＋」が送られる。また、入出力端子Ｄ３は、配線Ｃ３を介して入力端子Ｐ３に接続されている。入出力端子Ｄ３から入力端子Ｐ３へはＬＶＤＳ信号「ＴＴＢ１−」が送られる。ＬＶＤＳ信号「ＴＴＢ１＋」とＬＶＤＳ信号「ＴＴＢ１−」とは、差動で伝送される一対のＬＶＤＳ信号となっている。 The input / output terminal D2 is connected to the input terminal P2 via the wiring C2. The LVDS signal "TTB1 +" is sent from the input / output terminal D2 to the input terminal P2. Further, the input / output terminal D3 is connected to the input terminal P3 via the wiring C3. The LVDS signal "TTB1-" is sent from the input / output terminal D3 to the input terminal P3. The LVDS signal “TTB1 +” and the LVDS signal “TTB1-” are a pair of LVDS signals transmitted differentially.

入出力端子Ｄ４は、配線Ｃ４を介して入力端子Ｐ４に接続されている。入出力端子Ｄ４から入力端子Ｐ４へはＬＶＤＳ信号「ＴＴＣ１＋」が送られる。また、入出力端子Ｄ５は、配線Ｃ５を介して入力端子Ｐ５に接続されている。入出力端子Ｄ５から入力端子Ｐ５へはＬＶＤＳ信号「ＴＴＣ１−」が送られる。ＬＶＤＳ信号「ＴＴＣ１＋」とＬＶＤＳ信号「ＴＴＣ１−」とは、差動で伝送される一対のＬＶＤＳ信号となっている。 The input / output terminal D4 is connected to the input terminal P4 via the wiring C4. The LVDS signal "TTC1 +" is sent from the input / output terminal D4 to the input terminal P4. Further, the input / output terminal D5 is connected to the input terminal P5 via the wiring C5. The LVDS signal "TTC1-" is sent from the input / output terminal D5 to the input terminal P5. The LVDS signal “TTC1 +” and the LVDS signal “TTC1-” are a pair of LVDS signals transmitted differentially.

入出力端子Ｄ６は、配線Ｃ６を介して入力端子Ｐ６に接続されている。入出力端子Ｄ６から入力端子Ｐ６へはＬＶＤＳ信号「ＴＴＤ１＋」が送られる。また、入出力端子Ｄ７は、配線Ｃ７を介して入力端子Ｐ７に接続されている。入出力端子Ｄ７から入力端子Ｐ７へはＬＶＤＳ信号「ＴＴＤ１−」が送られる。ＬＶＤＳ信号「ＴＴＤ１＋」とＬＶＤＳ信号「ＴＴＤ１−」とは、差動で伝送される一対のＬＶＤＳ信号となっている。 The input / output terminal D6 is connected to the input terminal P6 via the wiring C6. The LVDS signal "TTD1 +" is sent from the input / output terminal D6 to the input terminal P6. Further, the input / output terminal D7 is connected to the input terminal P7 via the wiring C7. The LVDS signal "TTD1-" is sent from the input / output terminal D7 to the input terminal P7. The LVDS signal “TTD1 +” and the LVDS signal “TTD1-” are a pair of LVDS signals transmitted differentially.

入出力端子Ｄ８は、配線Ｃ８を介して入力端子Ｐ８に接続されている。入出力端子Ｄ８から入力端子Ｐ８へはＬＶＤＳ信号「ＴＴＣＬＫ１＋」が送られる。また、入出力端子Ｄ９は、配線Ｃ９を介して入力端子Ｐ９に接続されている。入出力端子Ｄ９から入力端子Ｐ９へはＬＶＤＳ信号「ＴＴＣＬＫ１−」が送られる。ＬＶＤＳ信号「ＴＴＣＬＫ１＋」とＬＶＤＳ信号「ＴＴＣＬＫ１−」とは、差動で伝送される一対のＬＶＤＳ信号となっている。 The input / output terminal D8 is connected to the input terminal P8 via the wiring C8. The LVDS signal "TTCLK1 +" is sent from the input / output terminal D8 to the input terminal P8. Further, the input / output terminal D9 is connected to the input terminal P9 via the wiring C9. The LVDS signal "TTCLK1-" is sent from the input / output terminal D9 to the input terminal P9. The LVDS signal “TTCLK1 +” and the LVDS signal “TTCLK1-” are a pair of LVDS signals transmitted differentially.

なお、重複するため説明を省略するが、入出力端子Ｄ１０〜Ｄ１９、配線Ｃ１０〜Ｃ１９、入力端子Ｐ１０〜Ｐ１９、ＬＶＤＳ信号「ＴＴＡ２＋」〜ＬＶＤＳ信号「ＴＴＣＬＫ２−」も上記と同様である。 Although the description is omitted because of duplication, the input / output terminals D10 to D19, the wirings C10 to C19, the input terminals P10 to P19, and the LVDS signals “TTA2 +” to LVDS signals “TTCLK2-” are also the same as above.

上述の各ＬＶＤＳ信号は、所定のドットのＲＧＢを指示する信号や、同期信号等であり、液晶の表示に関する信号（映像に関する信号）である。よって、入出力端子Ｄ０〜Ｄ１９から出力される上述の各信号は、所定の一群の信号（関連する一組の信号）といえる。 Each of the above-mentioned LVDS signals is a signal instructing RGB of a predetermined dot, a synchronization signal, or the like, and is a signal related to a liquid crystal display (a signal related to an image). Therefore, each of the above-mentioned signals output from the input / output terminals D0 to D19 can be said to be a predetermined group of signals (a related set of signals).

なお、上記ではＤ０〜Ｄ１９から出力される信号を所定の一群の信号としたが、入出力端子Ｄ０〜Ｄ９から出力される各信号が、所定の一群の信号（第１群の信号）を構成し、入出力信号Ｄ１０〜Ｄ１９から出力される各信号が、所定の一群の信号（第２群の信号）を構成しているともいえる。本実施形態では、映像表示の制御に第１群の信号と第２群の信号とを要する液晶（１９インチ）を用いているため、ＣＰＵ４１が第１群の信号および第２群の信号を出力するように構成されている。なお、搭載する液晶の仕様によっては一方（第１群の信号）のみが出力されるようになっていてもよい。また、第１群の信号および第２群の信号の両方が出力されるように構成して、第１群の信号によって１つの液晶の映像表示が制御され、第２群の信号によって１つの液晶の映像表示が制御されるようにしてもよい。 In the above, the signals output from D0 to D19 are designated as a predetermined group of signals, but each signal output from the input / output terminals D0 to D9 constitutes a predetermined group of signals (signals of the first group). However, it can be said that each signal output from the input / output signals D10 to D19 constitutes a predetermined group of signals (second group signal). In the present embodiment, since the liquid crystal display (19 inches) that requires the signal of the first group and the signal of the second group is used for controlling the image display, the CPU 41 outputs the signal of the first group and the signal of the second group. It is configured to do. Depending on the specifications of the mounted liquid crystal display, only one of them (the signal of the first group) may be output. Further, both the signal of the first group and the signal of the second group are configured to be output, the image display of one liquid crystal display is controlled by the signal of the first group, and one liquid crystal display is controlled by the signal of the second group. The video display may be controlled.

ここで、ＣＰＵ４１の動作可能電圧よりもＩＣ４３の動作可能電圧が低い場合、電源投入後に（電源投入後における第２期間の間に）、ＣＰＵ４１は動作不可能となるが、ＩＣ４３は動作可能となる所定の期間がある。また、電源ＯＦＦ後に（電源ＯＦＦ後における第２期間の間に）、ＣＰＵ４１は動作不可能となるが、ＩＣ４３は動作可能となる所定の期間がある。これらの所定の期間において、入出力端子Ｄ１〜Ｄ１９のうちの少なくとも一部の端子電圧が不定となると、誤動作の発生や出力先のＩＣ４３（ＣＭＯＳＩＣ等）の破損という問題が生じるおそれがある。 Here, when the operable voltage of the IC 43 is lower than the operable voltage of the CPU 41, the CPU 41 becomes inoperable after the power is turned on (during the second period after the power is turned on), but the IC 43 becomes operable. There is a predetermined period. Further, after the power is turned off (during the second period after the power is turned off), the CPU 41 becomes inoperable, but the IC 43 has a predetermined period in which it can operate. If the terminal voltage of at least a part of the input / output terminals D1 to D19 is undefined during these predetermined periods, there is a possibility that a malfunction may occur or the output destination IC43 (CMOSIC or the like) may be damaged.

このような問題の発生を防ぐために、本実施形態では、図７に示すように、ＣＰＵ４１の入出力端子Ｄ０〜Ｄ１９とＩＣ４３の入力端子Ｐ０〜Ｐ１９とを繋ぐ配線Ｃ０〜Ｃ１９のすべてを、プルダウン抵抗Ｒ１〜Ｒ２０を介してＧＮＤ（グランド、グラウンド）に接続させている（プルダウンさせている）。したがって、ＣＰＵ４１がＣＰＵ未制御状態およびリセット状態である間（すなわち第２期間の間）にハイインピーダンスとなる可能性がある入出力端子Ｄ０〜Ｄ１９の端子電圧がＬｏｗに固定され、ハイインピーダンスとならない。すなわち第２期間の間に、入出力端子Ｄ０〜Ｄ１９の端子電圧がＬｏｗに固定されるため、入出力端子Ｄ０〜Ｄ１９の端子電圧が不定となることがない（第２期間の間における入出力端子Ｄ０〜Ｄ１９の端子電圧を安定させることができる）。 In order to prevent the occurrence of such a problem, in the present embodiment, as shown in FIG. 7, all the wirings C0 to C19 connecting the input / output terminals D0 to D19 of the CPU 41 and the input terminals P0 to P19 of the IC 43 are pulled down. It is connected (pulled down) to GND (ground, ground) via resistors R1 to R20. Therefore, the terminal voltage of the input / output terminals D0 to D19, which may have high impedance while the CPU 41 is in the CPU uncontrolled state and the reset state (that is, during the second period), is fixed to Low and does not become high impedance. .. That is, since the terminal voltage of the input / output terminals D0 to D19 is fixed to Low during the second period, the terminal voltage of the input / output terminals D0 to D19 does not become indefinite (input / output during the second period). The terminal voltage of terminals D0 to D19 can be stabilized).

なお、図７では、ＣＰＵ４１の入出力端子Ｄ０〜Ｄ１９とＩＣ４３の入力端子Ｐ０〜Ｐ１９とを繋ぐ配線Ｃ０〜Ｃ１９をプルダウンさせる場合を示したが、所定の場合には、当該配線Ｃ０〜Ｃ１９をプルアップさせてもよい。すなわち、Ｈｉｇｈの電圧がサブ制御基板４０上に存在する電圧であり、かつＬｏｗがＧＮＤ電圧である場合には、そのＨｉｇｈ−Ｌｏｗ間で動く信号ライン（配線Ｃ０〜Ｃ１９）を、プルアップ抵抗を介して電源に繋いでもよい。この場合、第２期間の間、ＣＰＵ４１の入出力端子Ｄ０〜Ｄ１９がＨｉｇｈに固定され、ハイインピーダンスとならない。 Note that FIG. 7 shows a case where the wirings C0 to C19 connecting the input / output terminals D0 to D19 of the CPU 41 and the input terminals P0 to P19 of the IC 43 are pulled down, but in a predetermined case, the wirings C0 to C19 are pulled down. You may pull it up. That is, when the High voltage is the voltage existing on the sub-control board 40 and the Low is the GND voltage, the signal line (wiring C0 to C19) moving between the High and Low has a pull-up resistor. It may be connected to the power supply via. In this case, during the second period, the input / output terminals D0 to D19 of the CPU 41 are fixed to High and do not have high impedance.

本実施形態によれば、制御回路（４１）は、所定の一群の信号（液晶の表示に関する信号）を出力可能な複数の端子（Ｄ０〜Ｄ１９）を備え、前記所定の一群の信号を構成する各信号は、前記複数の端子のそれぞれから配線（Ｃ０〜Ｃ１９）を介して出力され、前記複数の端子には、出力状態（出力ポート）に設定されるとともに、所定時に入力状態（入力ポート）に設定される特定の端子があり、前記特定の端子を含む前記複数の端子に接続されたすべての配線（Ｃ０〜Ｃ１９）が、プルアップまたはプルダウンされている。このように構成することで、第２期間の間、前記複数の端子の電圧がＨｉｇｈまたはＬｏｗのいずれかに固定されるため、前記複数の端子の端子電圧が不安定となることがない。これにより、誤動作の発生や接続先の部品の破損を防ぐことができる。 According to the present embodiment, the control circuit (41) includes a plurality of terminals (D0 to D19) capable of outputting a predetermined group of signals (signals related to a liquid crystal display), and constitutes the predetermined group of signals. Each signal is output from each of the plurality of terminals via wiring (C0 to C19), and the plurality of terminals are set to an output state (output port) and input state (input port) at a predetermined time. There is a specific terminal set in, and all the wirings (C0 to C19) connected to the plurality of terminals including the specific terminal are pulled up or pulled down. With this configuration, the voltages of the plurality of terminals are fixed to either High or Low during the second period, so that the terminal voltages of the plurality of terminals do not become unstable. As a result, it is possible to prevent the occurrence of malfunction and damage to the connected parts.

なお、本実施形態では、ＣＰＵ４１とＩＣ４３とを用いて説明したが、ＣＰＵ４１は、信号変換ＩＣであってもよい。また、本実施形態では、ＩＣ４３がＣＰＵ４１と同一基板上（サブ制御基板４０上）に設けられているものとしたが、ＩＣ４３はＣＰＵ４１とは別の基板上（液晶モジュール側の液晶制御基板上）に設けられていてもよい。その場合、サブ制御基板４０と、ＩＣ４３が実装された液晶制御基板とが、コネクタおよびケーブル（例えばＦＰＣ）を介して接続される。また、サブ制御基板４０または液晶制御基板に、プルダウン抵抗またはプルアップ抵抗のいずれかが実装される。 Although the description has been made using the CPU 41 and the IC 43 in the present embodiment, the CPU 41 may be a signal conversion IC. Further, in the present embodiment, the IC 43 is provided on the same board as the CPU 41 (on the sub control board 40), but the IC 43 is on a board different from the CPU 41 (on the liquid crystal control board on the liquid crystal module side). It may be provided in. In that case, the sub control board 40 and the liquid crystal control board on which the IC 43 is mounted are connected via a connector and a cable (for example, FPC). Further, either a pull-down resistor or a pull-up resistor is mounted on the sub-control board 40 or the liquid crystal control board.

なお、本発明は、前述した各実施の形態に限定されず、その要旨を逸脱しない範囲で種々変形して実施できる。例えば、スロットマシンの遊技制御形態および構成等は前述した実施の形態のそれに限定されない。また、前述した制御動作は、スロットマシンに限らず、パチンコ遊技機、メダルレス遊技機等の他の遊技機にも適用できる。本発明は、遊技機に適用でき、遊技機には、スロットマシン、パチンコ遊技機、メダルレス遊技機等が含まれる。 The present invention is not limited to the above-described embodiments, and can be modified in various ways without departing from the gist thereof. For example, the game control mode and configuration of the slot machine are not limited to those of the above-described embodiment. Further, the control operation described above can be applied not only to slot machines but also to other gaming machines such as pachinko gaming machines and medalless gaming machines. The present invention can be applied to gaming machines, and gaming machines include slot machines, pachinko gaming machines, medalless gaming machines, and the like.

なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。 It should be noted that, within the scope of the present invention, it is possible to freely combine each embodiment, modify any component of each embodiment, or omit any component in each embodiment. ..

１０遊技機
４０，５０制御基板
４１，５１制御回路
ＡＯ１〜ＡＯ２４，Ｄ０〜Ｄ３（制御回路の）複数の端子
Ａ１〜Ａ２４，Ｂ０〜Ｂ３（制御回路の複数の端子のそれぞれに接続された）配線
ＡＯ２１〜ＡＯ２４，Ｄ２所定時に入力ポートに設定される特定の端子 10 Gaming machines 40, 50 Control boards 41, 51 Control circuits AO1 to AO24, D0 to D3 Multiple terminals A1 to A24, B0 to B3 (connected to each of the multiple terminals of the control circuit) Wiring AO21-1 to AO24, D2 Specific terminals set to the input port at the specified time

Claims

A gaming machine equipped with a control board having a control circuit.
The control circuit includes a plurality of terminals capable of outputting a predetermined group of signals.
Each signal constituting the predetermined group of signals is output from each of the plurality of terminals via wiring.
The plurality of terminals have specific terminals that are set to the output state and are set to the input state at a predetermined time.
A gaming machine characterized in that the wiring connected to the specific terminal is pulled up or pulled down.