JP2021114013A - バイアスシステム - Google Patents

Abstract

【課題】低雑音のバイアスシステムを実現する。【解決手段】バイアス回路１０５は、入力電圧ＶＤＤＩＮ及び入力電流ＢＩＡＳＩＮを受けて動作して、基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳを生成する。入力電圧切替回路１０６は、バイアス回路１０５の起動時には電源電圧ＤＶＤＤを入力電圧ＶＤＤＩＮとしてバイアス回路１０５に入力する一方で、基準電圧ＡＶＤＤの上昇後には、基準電圧ＡＶＤＤを入力電圧ＶＤＤＩＮとしてバイアス回路１０５に再帰的に入力する。入力電流切替回路１０７は、バイアス回路１０５の起動時には電源電圧ＤＶＤＤから生成されたバイアス電流ＤＢＩＡＳを入力電流ＢＩＡＳＩＮとしてバイアス回路１０５に入力する一方で、基準電流ＡＢＩＡＳの上昇後には、基準電流ＡＢＩＡＳを入力電流ＢＩＡＳＩＮとしてバイアス回路１０５に再帰的に入力する。【選択図】図１

Description

本開示は、バイアスシステムに関する。

近年、ＩｏＴ（Internet of Things）技術などの進展に伴って、高精度なセンサ及びセンサインタフェースの技術ニーズが高まってきている。具体的には、センサデバイスの情報を入力段の演算増幅器（又は、コンパレータ）で正確に受けてアナログ信号処理又はデジタル信号処理を行うことによって、センサで検出した情報を活用して人や物をつなぐシステム技術が必要となる。

センサシステムにおいて、センサインタフェースは、センサから出力される微小信号を増幅することで、センサ信号と雑音を分離し、センサシステムの感度を向上させる役割を持っている。ここで、センサから出力される微小信号を増幅し、センサ信号と雑音を分離するには、センサインタフェース自身が発生する雑音を小さくすることだけでなく、センサインタフェース以外の回路からの雑音の回り込みを抑制することが必要である。

例えば、近年、センサシステムの小型化に貢献するため、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセス上で、デジタル信号処理のためのデジタル回路、及び、アナログ信号処理のためのアナログ回路が混在した構成を有するミクスドシグナルＬＳＩ（Large Scale Integrated-circuit）のニーズが高まっている。このような構成のＬＳＩでは、デジタル回路で発生したスイッチング雑音がアナログ回路へ回り込むことが課題となっている。

特開２００２−１８２７５８号公報（特許文献１）には、基準電圧を発生する電圧レギュレータ回路のＰＳＲＲ（Power Supply Rejection Ratio：電源電圧除去比）を向上させるための構成が記載される。

特許文献１の電圧レギュレータ回路では、誤差増幅器に入力される基準電圧を生成する基準電圧回路の電源を、起動時には電圧レギュレータ回路の入力電圧とする一方で、その後に、電圧レギュレータ回路の出力電圧に切り替える構成が記載されている。この構成によれば、基準電圧回路の電源として、入力電圧（電圧レギュレータ回路の電源電圧）に重畳した雑音を電圧レギュレータ回路によって抑制した出力電圧を用いることができる。この結果、回路全体として、入力電圧の雑音に対するＰＳＲＲを向上することができる。

特開２００２−１８２７５８号公報

しかしながら、特許文献１の構成では、別の回路で発生した雑音が、電源のみならず、当該電源によって動作するバイアス源を経由して電圧レギュレータ回路に回り込むことが十分考慮されていない。具体的には、特許文献１では、誤差増幅器に入力される基準電圧については入力電圧に重畳した雑音の影響を抑制できる一方で、誤差増幅器で通常用いられる、バイアス電圧又はバイアス電流に当該雑音の影響が生じると、電圧レギュレータ回路に対する雑音抑制が不十分となることが懸念される。

本開示はこのような問題点を解決するためになされたものであって、本開示の目的は、低雑音のバイアスシステムを実現することである。

本開示のある局面では、バイアスシステムは、第１のバイアス回路と、第２のバイアス回路と、入力電圧切替回路と、入力電流切替回路と、入力電圧切替回路及び入力電流切替回路を制御する制御部とを備える。第１のバイアス回路は、第１の電圧を受けて第１の電流を生成する。第２のバイアス回路は、入力電圧及び入力電流を受けて動作して、第２の電圧及び第２の電流を生成する。入力電圧切替回路は、第１の電圧及び第２のバイアス回路から出力された第２の電圧の一方を入力電圧として第２のバイアス回路に入力するように構成される。入力電流切替回路は、第１のバイアス回路から出力された第１の電流及び第２のバイアス回路から出力された第２の電流の一方を入力電流として第２のバイアス回路に入力するように構成される。制御部は、第２のバイアス回路の起動時には、第１の電圧及び第１の電流を入力電圧及び入力電流として第２のバイアス回路に入力するように、入力電圧切替回路及び入力電流切替回路を制御する。一方、制御部は、第２の電圧の上昇後には第２の電圧を入力電圧として第２のバイアス回路に入力するとともに、第２の電流の上昇後には第２の電流を入力電流として第２のバイアス回路に入力するように、入力電圧切替回路及び入力電流切替回路を制御する。

本開示のバイアスシステムによれば、第２のバイアス回路の起動後には、第２のバイアス回路によって生成された第２の電圧及び第２の電流の両方を再帰的に第２のバイアス回路の入力電圧及び入力電流とすることにより、第１の電圧及び第１の電流に重畳された雑音が第２の電圧及び第２の電流に回り込むことを抑制して、低雑音の出力を得ることができる。

本実施の形態に係るバイアスシステムの適用例として示されるセンサシステムの全体構成を説明する概略ブロック図である。 図１に示されたセンサシステムの動作状態を説明する概念的な波形図である。 実施の形態に係るバイアスシステムの構成例を説明するブロック図である。 図３に示された基準電圧源及び電圧レギュレータ回路の構成例を説明する回路図である。 図４に示された増幅器の構成例を説明する回路図である。 図４に示された寄生バイポーラ素子の構造を説明するための概念的な断面図である。 図３に示されたＡＶＤＤ起動検出回路の構成例及び動作例を説明する図である。 図３に示されたＡＢＩＡＳ起動検出回路の構成例及び動作例を説明する図である。 図３に示された制御部の構成例を説明する回路図である。 図３に示された入力電圧切替回路の構成例を説明する回路図である。 図１０に示された入力電圧切替回路の動作を説明する概念的な波形図である。 図３に示された簡易バイアス回路及び入力電流切替回路の構成例を説明する回路図である。 図１２に示された入力電流切替回路の動作を説明する概念的な波形図である。

以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

図１は、本実施の形態に係るバイアスシステムの適用例として示されるセンサシステムの全体構成を説明する概略ブロック図である。

図１を参照して、センサシステム１０は、本実施の形態に係るバイアスシステム１００と、センサ１０１と、センサインタフェース１０２と、ＡＤＣ（Analog to Digital Converter）１０３と、デジタル信号処理部１０４とを備える。

センサ１０１は、例えば、温度センサ又は変位センサ等であり、センサ電圧値ＶＩＮを出力する。センサ電圧値ＶＩＮは、測定対象物の温度又は変位等の物理量に応じて変化する。

センサインタフェース１０２は、センサ１０１からのセンサ電圧値ＶＩＮを入力として受けるとともに、センサ電圧値ＶＩＮを増幅した出力電圧ＶＯＵＴを出力する。センサインタフェース１０２は、この増幅作用により、信号及び雑音を分離して、センサシステムの感度を向上させる役割を持っている。センサインタフェース１０２は、バイアスシステム１００からの基準電圧ＡＶＤＤ、及び、基準電流ＡＢＩＡＳを用いて動作する。

ＡＤＣ１０３は、センサインタフェース１０２の出力電圧ＶＯＵＴをサンプリングしてデジタル信号に変換する。デジタル信号処理部１０４は、ＡＤＣ１０３によって得られたデジタル信号に対して予め定められた演算処理を実行する。これにより、図１に示されたセンサシステム１０では、センサ１０１による検出値を用いた、機器等の制御を実行することができる。

近年では、センサ１０１の高精度化の進展により、測定対象物の物理量を高精度に検出することが可能となっている。一方で、センサインタフェース１０２による雑音がボトムネックとなり、センサシステム１０全体における感度が低下することが懸念される。この解決策としては、センサインタフェース１０２自身が発生する雑音を小さくすることに加えて、センサインタフェース１０２以外の回路からの電源及びバイアス源を介した雑音の回り込みを抑制することが必要である。前者に関しては、雑音が小さいデバイスを使用し、雑音の発生を抑える回路方式を検討することで対策が可能である。本実施の形態では、後者を解決するために、センサインタフェース１０２に対する外部からの雑音の回り込みを抑制した回路構成を有するバイアスシステムについて説明する。

バイアスシステム１００は、バイアス回路１０５と、入力電圧切替回路１０６と、入力電流切替回路１０７とを含む。バイアス回路１０５は、入力電圧切替回路１０６からの入力電圧ＶＤＤＩＮと、入力電流切替回路１０７からの入力電流ＢＩＡＳＩＮとを受けて、上述の基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳを生成する。

入力電圧切替回路１０６は、電源電圧ＤＶＤＤと、バイアス回路１０５が出力した基準電圧ＡＶＤＤとの一方を、入力電圧ＶＤＤＩＮとしてバイアス回路１０５へ入力する。電源電圧ＤＶＤＤは、例えば、バイアスシステム１００の他の回路群（図示せず）とも共有される共通電源（図示せず）から供給される。

入力電流切替回路１０７は、バイアス電流ＤＢＩＡＳと、バイアス回路１０５が出力した基準電流ＡＢＩＡＳとの一方を、入力電流ＢＩＡＳＩＮとしてバイアス回路１０５へ入力する。バイアス電流ＤＢＩＡＳは、例えば、バイアスシステム１００と、上記他の回路群でも共用される共通バイアス源（図示せず）から供給される。

図２は、図１に示されたセンサシステムの動作状態を説明する概念的な波形図である。

図２を参照して、時刻ｔ１から時刻ｔ２までの第１の期間Ｔ１では、バイアスシステム１００は、仮起動状態として動作する。当該仮起動状態において、入力電圧切替回路１０６は、電源電圧ＤＶＤＤを入力電圧ＶＤＤＩＮとしてバイアス回路１０５へ入力する。同様に、入力電流切替回路１０７は、バイアス電流ＤＢＩＡＳを入力電流ＢＩＡＳＩＮとしてバイアス回路１０５へ入力する。

電源電圧ＤＶＤＤ及びバイアス電流ＤＢＩＡＳには、上記共通電源又は共通バイアス源を経由して、上記他の回路群で発生したスイッチング雑音が重畳する可能性がある。従って、バイアス回路１０５に電源電圧ＤＶＤＤ及びバイアス電流ＤＢＩＡＳが入力される場合には、バイアス回路１０５によって生成される基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳにも、スイッチング雑音が重畳した状態となる虞がある。

この結果、基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳが入力されて動作するセンサインタフェース１０２の出力電圧ＶＯＵＴにもスイッチング雑音が重畳した状態となることが懸念される。図２の例では、第１の期間において、センサインタフェース１０２は増幅動作を開始しておらず、出力電圧ＶＯＵＴは本来一定値であるのに対して、共通電源及び共通バイアス源を経由した雑音（例えば、スイッチング雑音）の影響による微小振動が発生した波形を示している。

時刻ｔ２から時刻ｔ３までの第２の期間Ｔ２では、バイアスシステム１００は、仮起動状態から本起動状態へ切り替わる。この第２の期間Ｔ２において、入力電圧切替回路１０６は、バイアス回路１０５への入力電圧ＶＤＤＩＮを、電源電圧ＤＶＤＤからバイアス回路１０５が生成する基準電圧ＡＶＤＤへ切り替える。同様に、入力電流切替回路１０７は、バイアス回路１０５への入力電流ＢＩＡＳＩＮを、バイアス電流ＤＢＩＡＳからバイアス回路１０５が生成する基準電流ＡＢＩＡＳへ切り替える。

第２の期間Ｔ２においても、センサインタフェース１０２は増幅動作を開始しておらず、出力電圧ＶＯＵＴは一定値であるが、入力電圧ＶＤＤＩＮ及び入力電流ＢＩＡＳＩＮの切替により、共通電源及び共通バイアス源を経由したスイッチング雑音がバイアス回路１０５に入力されないため、第１の期間Ｔ１の様な電圧振動が発生しなくなる。

尚、入力電圧切替回路１０６及び入力電流切替回路１０７では、第２の期間Ｔ２での入力電圧ＶＤＤＩＮ及び入力電流ＢＩＡＳＩＮの切替をスムーズに行うための回路動作が必要であるが、この詳細な内容は後述する。

時刻ｔ３以降の第３の期間Ｔ３では、バイアスシステム１００は、本起動状態として動作する。本起動状態では、入力電圧切替回路１０６は、バイアス回路１０５が生成した基準電圧ＡＶＤＤを、入力電圧ＶＤＤＩＮとしてバイアス回路１０５へ入力する。同様に、入力電流切替回路１０７は、バイアス回路１０５が生成した基準電流ＡＢＩＡＳを、入力電流ＢＩＡＳＩＮとしてバイアス回路１０５へ入力する。

この様に、本起動状態では、バイアス回路１０５は、基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳが再帰的に入力された状態で動作することにより、電源電圧ＤＶＤＤ又はバイアス電流ＤＢＩＡＳから独立して動作することが可能である。この結果、他の回路群で発生した雑音が電源電圧ＤＶＤＤ又はバイアス電流ＤＢＩＡＳに重畳された場合でも、バイアス回路１０５が出力する基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳは、当該雑音の影響を受けない状態となっている。

この状態において、センサインタフェース１０２が増幅動作を行うと、スイッチング雑音を重畳させることなく、センサ１０１の微小出力信号であるセンサ電圧値ＶＩＮを増幅した出力電圧ＶＯＵＴを生成することができる。この結果、増幅動作における信号及び雑音の分離によって、センサシステム全体の検出感度が向上する。

図３は、本実施の形態に係るバイアスシステムの構成例を説明するブロック図である。

図３を参照して、バイアスシステム１００は、図１に示された、バイアス回路１０５、入力電圧切替回路１０６、及び、入力電流切替回路１０７に加えて、制御部３０１、簡易バイアス回路３０４、ＡＢＩＡＳ起動検出回路３０５、及び、ＡＶＤＤ起動検出回路３０６を更に含む。バイアス回路１０５は、基準電圧源３０２及び電圧レギュレータ回路３０３を有する。

基準電圧源３０２は、入力電圧切替回路１０６からの入力電圧ＶＤＤＩＮ、及び、入力電流切替回路１０７からの入力電流ＢＩＡＳＩＮを受けて、基準電圧ＶＲＥＦ及び基準電流ＡＢＩＡＳを生成する。

電圧レギュレータ回路３０３は、入力電圧切替回路１０６から入力電圧ノードＮｉに出力された入力電圧ＶＤＤＩＮ、基準電圧源３０２からの基準電圧ＶＲＥＦ、及び、レギュレータ入力電圧ＶＲＥＧＩＮを受けて、バイアス回路１０５の出力電圧に相当する、出力電圧ノードＮｏの基準電圧ＡＶＤＤを制御する。電圧レギュレータ回路３０３は、基準電圧源３０２からの基準電圧ＶＲＥＦに、抵抗分圧で決定される一定のゲインを乗算した値と合致するように、基準電圧ＡＶＤＤを発生する。レギュレータ入力電圧ＶＲＥＧＩＮは、電圧レギュレータ回路３０３内部での電力消費を考慮して、基準電圧ＡＶＤＤ（ＶＲＥＦ）よりも数百（ｍＶ）程度高いことが必要である。

まず、バイアス回路１０５の回路構成例を詳細に説明する。

図４は、図３に示された、基準電圧源３０２及び電圧レギュレータ回路３０３の構成例を説明する回路図である。

図４を参照して、基準電圧源３０２は、スタートアップ回路４００と、増幅器４０１と、カレントミラーを構成するトランジスタＭＰ４００〜ＭＰ４０２と、抵抗素子Ｒ４０１〜Ｒ４０４と、ＣＭＯＳプロセス上に形成される寄生バイポーラ素子Ｑ４００，Ｑ４０１を有する。以下では、抵抗素子Ｒ４０１〜Ｒ４０４の各電気抵抗値についても、同一の符号Ｒ４０１〜Ｒ４０４で表記する。

トランジスタＭＰ４００及びＭＰ４０１のトランジスタサイズは１：１であり、トランジスタＭＰ４０２のトランジスタサイズは、トランジスタＭＰ４００及びＭＰ４０１のｍ倍（ｍ：ｍ＞０の実数）である。

トランジスタＭＰ４００及び抵抗素子Ｒ４０１は、入力電圧ＶＤＤＩＮが伝達される入力電圧ノードＮｉと、ノードＮ０との間に直列接続される。トランジスタＭＰ４０１は、入力電圧ノードＮｉと、基準電圧ＶＲＥＦが出力されるノードＮ２との間に接続される。抵抗素子Ｒ４０３及び４０４は、ノードＮ２及びノードＮ１の間に直列接続される。

増幅器４０１が、入力電圧ＶＤＤＩＮ及び接地電圧ＡＧＮＤを供給されるとともに、入力電流切替回路１０７は、ノードＮｃへ供給した入力電流ＢＩＡＳＩＮを受けて動作する。増幅器４０１は、ノードＮ０と接続された入力端子（＋側）、及び、ノードＮ１と接続された入力端子（−側）の間の電圧差（ＶＩＮＰ−ＶＩＮＮ）を増幅した出力電圧をノードＮ４に出力する。ノードＮ４は、トランジスタＭＰ４００，ＭＰ４０１のゲートと接続される。

図５は、増幅器４０１の構成例を説明する回路図である。

図５を参照して、増幅器４０１は、トランジスタＭＰ１２００〜ＭＰ１２１１と、抵抗素子Ｒ１２００〜Ｒ１２０２と、トランジスタＭＮ１２００〜ＭＮ１２０９とを有する。

トランジスタＭＰ１２０６のゲートは、ノードＮ０と接続された入力端子（＋側）に相当する。トランジスタＭＰ１２０７のゲートは、ノードＮ１と接続された入力端子（−側）に相当する。

Ｐ型のトランジスタＭＰ１２００，ＭＰ１２０２，ＭＰ１２０４のゲートは、共通のノードＮｘと接続される。Ｐ型のトランジスタＭＰ１２０１，ＭＰ１２０３，ＭＰ１２０５，ＭＰ１２０９，ＭＰ１２１１のゲートは、共通のノードＮｙと接続される。抵抗素子Ｒ１２００は、ノードＮｘ及びノードＮｙの間に接続される。

Ｎ型のトランジスタＭＮ１２０８及びＭＮ１２０９は、ノードＮｙ及び接地ノードＮＧの間に直列接続される。抵抗素子Ｒ１２０２と、Ｎ型のトランジスタＭＮ１２０６及びＭＮ１２０７とは、入力電流ＢＩＡＳＩＮが入力されるノードＮｃと、接地ノードＮＧとの間に接続される。トランジスタＭＮ１２０６及びＭＮ１２０８のゲートは、共通にノードＮｃと接続され、トランジスタＭＮ１２０７及びＭＮ１２０９のゲートは、共通に、抵抗素子Ｒ１２０２を介してノードＮｃと接続される。従って、トランジスタＭＮ１２０８及びＭＮ１２０９を流れる電流は、ノードＮｃの電圧、即ち、入力電流ＢＩＡＳＩＮに応じて変化する。

これにより、トランジスタＭＰ１２００，ＭＰ１２０２，ＭＰ１２０４は、入力電流ＢＩＡＳＩＮに応じて電流量が制御されるカレントミラーを構成する。又、トランジスタＭＰ１２０８，ＭＰ１２１０もカレントミラーを構成する。

トランジスタＭＰ１２０１，ＭＰ１２０３，ＭＰ１２０５，ＭＰ１２０９，ＭＰ１２１１は、Ｐ型のトランジスタＭＰ１２００，ＭＰ１２０２，ＭＰ１２０４，ＭＰ１２０８，ＭＰ１０２０のドレイン電圧の変化を抑えるカスコード段を構成する。上述のＰ型トランジスタによるカレントミラーに対して、カスコード段は必須の構成ではないが、電源電圧依存性を抑えるために付加することが推奨される。

同様に、Ｎ型のトランジスタＭＮ１２０１、ＭＮ１２０３、及び、ＭＮ１２０５と、Ｎ型のトランジスタＭＮ１２０７及びＭＮ１２０９とは、それぞれカレントミラーを構成する。Ｎ型のトランジスタＭＮ１２００，ＭＰ１２０２，ＭＰ１２０４，ＭＮ１２０６，ＭＮ１２０８は、トランジスタＭＮ１２００，ＭＮ１２０２，ＭＮ１２０４，ＭＮ１２０６，ＭＮ１２０８のドレイン電圧の変化を抑えるカスコード段を構成する。Ｎ型トランジスタによる１入力２出力のカレントミラーに対しても、カスコード段は必須の構成ではないが、電源電圧依存性を抑えるために付加することが推奨される。

このように、図５に例示される増幅器４０１は、１段目にＰＭＯＳによるノイズの小さい入力差動対を有するとともに、折り返しカスコード型で構成される。この結果、増幅器４０１を、雑音の発生を抑えた回路構成とすることで、基準電圧源３０２が発生する雑音を抑制することができる。

再び図４を参照して、接地電圧ＡＧＮＤを伝達する接地ノードＮＧと、ノードＮ０との間には、抵抗素子Ｒ４０２が接続される。抵抗素子Ｒ４０２と接地ノードＮＧとの間には、寄生バイポーラ素子Ｑ４００が形成される。同様に、ノードＮ１及び接地ノードＮＧの間には、寄生バイポーラ素子Ｑ４０１が形成される。寄生バイポーラ素子Ｑ４００，Ｑ４０１の各々は、ダイオード接続される。

図６は、寄生バイポーラ素子Ｑ４００，Ｑ４０１の構造を説明するための概念的な断面図である。

図６を参照して、ｐ⁻基板３５２に設けられたｎ-ウエル３５３上には、絶縁体３５６を挟んでｐ^＋領域３５４及びｎ^＋領域３５５が形成される。これにより、接地されたＰ⁻基板３５２をコレクタとし、ｎ^-ウエル３５３をベースとし、ｐ^＋領域３５４をエミッタとするｐｎｐトランジスタ３５０を、ＣＭＯＳプロセス上に構成することができる。即ち、ＣＭＯＳプロセス及びバイポーラプロセスを同一ウェハ上に混載することなく、図４での寄生バイポーラ素子Ｑ４００及びＱ４０１を構成することができる。更に、ｎ^-ウエル３５３と連続するｎ^＋領域３５５を接地すると、ｐｎｐトランジスタ３５０（寄生バイポーラ素子Ｑ４００，Ｑ４０１）をダイオード接続することができる。

再び図４を参照して、寄生バイポーラ素子Ｑ４００及びＱ４０１は、エミッタを構成するｐ^＋領域３５４の断面積比がＮ：１（Ｎ：Ｎ≧１の整数）となるように、即ち、寄生バイポーラ素子Ｑ４００は、寄生バイポーラ素子Ｑ４０１のＮ倍のエミッタ断面積を有するように構成される。

次に基準電圧源３０２の動作を説明する。仮想接地により、増幅器４０１の差動入力電圧が等しく（ＶＩＮＰ＝ＶＩＮＮ）、かつ、カレントミラーを構成するトランジスタＭＰ４００及びＭＰ４０１のドレインソース間電流が等しい（Ｉ０＝Ｉ１）として、回路方程式を解くことができる。これにより、バンドギャップリファレンスで構成された基準電圧源３０２から出力される基準電圧ＶＲＥＦについて、下記の式（１）が得られる。

ＶＲＥＦ＝ＶＱ４０１＋ΔＶＢＥ・（Ｒ４０３＋Ｒ４０４）／Ｒ４０２ …（１）
式（１）において、ＶＱ４０１は、寄生バイポーラ素子Ｑ４０１のベースエミッタ間電圧である。ΔＶＢＥは、トランジスタＱ４０１及びトランジスタＱ４００の電位差であり、ボルツマン定数ｋ、温度Ｔ［Ｋ］、電荷素量ｑを用いて、下記の式（２）で示される。

ΔＶＢＥ＝ＶＱ４０１−ＶＱ４００＝Ｖｔ・ｌｎ（Ｎ）、即ち、
ΔＶＢＥ＝{（ｋ・Ｔ）／ｑ}・ｌｎ（Ｎ） …（２）
式（２）において、Ｎは、上述した寄生バイポーラ素子Ｑ４０１に対する寄生バイポーラ素子Ｑ４００のエミッタ断面積比である。

式（１）において、負の温度特性を有する第１項の温度微分（傾き）と、正の温度特性を有する第２項の温度微分（傾き）との和が零に近付くように回路定数（例えば、Ｒ４０２〜Ｒ４０４）を調整することにより、基準電圧ＶＲＥＦの温度依存性を小さくすることが可能となる。又、図４の回路構成においてトランジスタＭＰ４００，ＭＰ４０１によって構成されるカレントミラーをカスコード構成に変更すれば、入力電圧ＶＤＤＩＮの変化に対する基準電圧ＶＲＥＦの電圧依存性を更に小さくすることができる。

スタートアップ回路４００は、バンドギャップリファレンスで構成された基準電圧源３０２が、トランジスタＭＰ４００，ＭＰ４０１の電流がゼロとなる動作点を回避して動作するために設けられる、公知の回路である。

スタートアップ回路４００は、基準電圧源３０２の動作開始時に、ノードＮ４に適切な初期電圧を与えることによって、上述の式（１）及び式（２）が成立する動作点で、基準電圧源３０２を動作させる。

又、基準電圧源３０２において、基準電流ＡＢＩＡＳは、入力電圧ノードＮｉと、ノードＮ５との間に接続されたトランジスタＭＰ４０２によって出力される。トランジスタＭＰ４０２のゲートは、トランジスタＭＰ４００，ＭＰ４０１のゲートと共通接続されており、トランジスタＭＰ４０２は、トランジスタＭＰ４００，ＭＰ４０１とカレントミラーを構成する。

従って、上述したトランジスタサイズの比（ｍ）を用いて、基準電流ＡＢＩＡＳは、下記の式（３）によって示すことができる。式（３）中のｑは、電子の電荷量を示す。

ＡＢＩＡＳ＝ｍ・Ｉ０＝ｍ・{（ｋ・Ｔ／ｑ）・ｌｎ（Ｎ）}／Ｒ４０２ …（３）
次に、電圧レギュレータ回路３０３の構成及び動作を説明する。

電圧レギュレータ回路３０３は、トランジスタＭＰ４０３〜ＭＰ４０７と、トランジスタＭＮ４００〜ＭＮ４０２と、抵抗素子Ｒ４０５，Ｒ４０６とを有する。電圧レギュレータ回路３０３は、レギュレータ入力電圧ＶＲＥＧＩＮを受けて、出力電圧ノードＮｏに生成される基準電圧ＡＶＤＤを、基準電圧源３０２からの基準電圧ＶＲＥＦに従って制御する。

トランジスタＭＰ４０３は、入力電圧ノードＮｉ及びノードＮ３の間に接続される。トランジスタＭＰ４０３のゲートは、基準電圧源３０２のノードＮ４と接続される。トランジスタＭＰ４０６及びトランジスタＭＮ４００は、ノードＮ３及び接地ノードＮＧの間に直列接続される。トランジスタＭＰ４０７及びトランジスタＭＮ４０１は、ノードＮ３及び接地ノードＮＧの間に直列接続される。トランジスタＭＮ４００はダイオード接続されており、トランジスタＭＮ４０１は、トランジスタＭＮ４００とカレントミラーを構成する。

トランジスタＭＰ４０６のゲートには、基準電圧源３０２からの基準電圧ＶＲＥＦが入力される。トランジスタＭＰ４０７のゲートには、抵抗素子Ｒ４０５及びＲ４０６による、基準電圧ＡＶＤＤの分圧電圧が入力される。

電圧レギュレータ回路３０３では、Ｐ型のトランジスタＭＰ４０６及びＭＰ４０７を入力差動対とする２段アンプによる誤差増幅器が構成される。そして、基準電圧ＶＲＥＦと、分圧電圧との電圧差を当該誤差増幅器によって増幅した電圧に応じて、トランジスタＭＰ４０５が出力電圧ノードＮｏへ供給する電流が制御される。

この結果、出力電圧ノードＮｏの基準電圧ＡＶＤＤは、下記の式（４）に従って制御される。式（４）においても、Ｒ４０５、Ｒ４０６は、抵抗素子Ｒ４０５，Ｒ４０６の電気抵抗値を示している。

ＡＶＤＤ＝（１＋Ｒ４０５／Ｒ４０６）・ＶＲＥＦ …（４）
このように、基準電圧源３０２及び電圧レギュレータ回路３０３を有するバイアス回路１０５は、入力電圧ＶＤＤＩＮ及び入力電流ＢＩＡＳＩＮから、基準電圧ＡＶＤＤ及びＡＢＩＡＳを生成する。

図２で説明したように、本実施の形態に係るバイアスシステム１００では、仮起動状態及び本起動状態の間での入力電圧ＶＤＤＩＮ及び入力電流ＢＩＡＳＩＮの切替によって、バイアス回路１０５が出力する基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳの雑音を抑制するものである。

一方で、図４に示された構成例では、基準電圧源３０２及び電圧レギュレータ回路３０３自体についても雑音の発生を抑えた回路構成とすることで、雑音の更なる抑制を図ることができる。

次に、図２で説明した、バイアス回路１０５の入力電圧ＶＤＤＩＮ及び入力電流ＢＩＡＳＩＮを切替えるための構成及び制御について、更に詳細に説明する。

再び図３を参照して、入力電圧切替回路１０６は、制御部３０１から出力される制御信号Ｃｔｒ１に応じて、電源電圧ＤＶＤＤが供給される電源ノードＮＰ、又は、電圧レギュレータ回路３０３から基準電圧ＡＶＤＤの出力電圧ノードＮｏを、入力電圧ノードＮｉと電気的に接続する。これにより、制御信号Ｃｔｒ１に応じて選択された、電源電圧ＤＶＤＤ及び基準電圧ＡＶＤＤの一方が、入力電圧ＶＤＤＩＮとして入力電圧ノードＮｉに出力される。

同様に、入力電流切替回路１０７は、制御部３０１から出力される制御信号Ｃｔｒ２に応じて、簡易バイアス回路３０４からのバイアス電流ＤＢＩＡＳと、基準電圧源３０２から出力された基準電流ＡＢＩＡＳとの一方に従って、基準電圧源３０２の入力電流ＢＩＡＳＩＮを供給する。

簡易バイアス回路３０４は、電源電圧ＤＶＤＤを入力として、バイアス電流ＤＢＩＡＳを出力する。後述するように、簡易バイアス回路３０４は、バイアス回路１０５と比較すると、バイアス電流ＤＢＩＡＳの誤差（絶対値）が大きく、かつ、ＤＶＤＤ依存性が大きいために外部ノイズが重畳することから、バイアス回路としての特性は悪い一方で、比較的シンプルな構成を有する回路と位置付けられる。

ＡＢＩＡＳ起動検出回路３０５は、基準電圧源３０２から出力される基準電流ＡＢＩＡＳに基づいて基準電圧源３０２の起動を検出し、検出結果に応じた、デジタル信号Ｃｍｐ２を出力する。同様に、ＡＶＤＤ起動検出回路３０６は、電圧レギュレータ回路３０３から出力される基準電圧ＡＶＤＤに基づいて電圧レギュレータ回路３０３の起動を検出し、検出結果に応じた、デジタル信号Ｃｍｐ１を出力する。

制御部３０１は、ＡＢＩＡＳ起動検出回路３０５からのデジタル信号Ｃｍｐ２と、ＡＶＤＤ起動検出回路３０６からのデジタル信号Ｃｍｐ１とを受けて、入力電圧切替回路１０６の制御信号Ｃｔｒｌと、入力電流切替回路１０７の制御信号Ｃｔｒ２とを出力する。

図２に示された第１の期間Ｔ１（仮起動状態）では、制御部３０１は、入力電圧切替回路１０６に対して、電源ノードＮＰ及び入力電圧ノードＮｉを電気的に接続する一方で、出力電圧ノードＮｏ及び入力電圧ノードＮｉの間を遮断するように指示する制御信号Ｃｔｒ１を生成する。これにより、入力電圧切替回路１０６は、基準電圧ＡＶＤＤではなく電源電圧ＤＶＤＤを入力電圧ＶＤＤＩＮとして、バイアス回路１０５に対して供給する。同様に、制御部３０１は、入力電流切替回路１０７に対して、基準電流ＡＢＩＡＳではなくバイアス電流ＤＢＩＡＳを入力電流ＢＩＡＳＩＮとしてバイアス回路１０５に供給するように指示する制御信号Ｃｔｒ２を生成する。

従って、第１の期間Ｔ１では、電源電圧ＤＶＤＤ及びバイアス電流ＤＢＩＡＳが入力された基準電圧源３０２が起動して、基準電流ＡＢＩＡＳ及び基準電圧ＶＲＥＦを生成する。また、電源電圧ＤＶＤＤ、バイアス電流ＤＢＩＡＳ、基準電圧ＶＲＥＦ、及び、レギュレータ入力電圧ＶＲＥＧＩＮが入力された電圧レギュレータ回路３０３が起動して、基準電圧ＡＶＤＤを生成する。

図７には、ＡＶＤＤ起動検出回路３０６の構成例及び動作例が示される。

図７（ａ）を参照して、ＡＶＤＤ起動検出回路３０６は、バイアス回路１０５が生成する基準電圧ＡＶＤＤと、予め定められた閾値電圧ＶＴＨ１とを比較する電圧コンパレータ５０１を有する。電圧コンパレータ５０１は、基準電圧ＡＶＤＤ及び閾値電圧ＶＴＨ１の比較結果を示すデジタル信号Ｃｍｐ１を出力する。例えば、閾値電圧ＶＴＨ１は、簡易バイアス回路３０４からのバイアス電流ＤＢＩＡＳを、図示しない抵抗素子（電気抵抗値Ｒａ１）に流すことで生じる電圧降下量を用いて発生することができる（ＶＴＨ１＝ＤＢＩＡＳ×Ｒａ１）。

図７（ｂ）を参照して、電圧コンパレータ５０１は、基準電圧ＡＶＤＤが閾値電圧ＶＴＨ１以下の期間では、デジタル信号Ｃｍｐ１をローレベル（以下、「Ｌレベル」とも表記）に設定する。一方で、バイアス回路１０５の起動により基準電圧ＡＶＤＤが上昇した、基準電圧ＡＶＤＤが閾値電圧ＶＴＨ１よりも高い期間では、デジタル信号Ｃｍｐ１はハイレベル（以下、「Ｈレベル」とも表記）に設定される。このように、ＡＶＤＤ起動検出回路３０６は、基準電圧ＡＶＤＤの上昇を検出すると、制御部３０１へ出力されるデジタル信号Ｃｍｐ１をＬレベルからＨレベルへ変化させる。

図８には、ＡＢＩＡＳ起動検出回路３０５の構成例及び動作例が示される。

図８（ａ）を参照して、ＡＢＩＡＳ起動検出回路３０５は、バイアス回路１０５が生成する基準電流ＡＢＩＡＳと、予め定められた閾値電流ＩＴＨ２とを比較する電流コンパレータ６０２を有する。電流コンパレータ６０２は、基準電圧ＡＶＤＤ及び閾値電流ＩＴＨ２の比較結果を示すデジタル信号Ｃｍｐ２を出力する。例えば、閾値電流ＩＴＨ２には、簡易バイアス回路３０４が出力するバイアス電流ＤＢＩＡＳを用いることができる。

図８（ｂ）を参照して、電流コンパレータ６０２は、基準電流ＡＢＩＡＳが閾値電流ＩＴＨ２以下の期間では、デジタル信号Ｃｍｐ２をＬレベルに設定する。一方で、基準電圧源３０２の起動により基準電流ＡＢＩＡＳが上昇した、基準電流ＡＢＩＡＳが閾値電流ＩＴＨ２よりも高い期間では、デジタル信号Ｃｍｐ２はＨレベルに設定される。このように、ＡＢＩＡＳ起動検出回路３０５は、基準電流ＡＢＩＡＳの上昇を検出すると、制御部３０１へ出力されるデジタル信号Ｃｍｐ２をＬレベルからＨレベルへ変化させる。

再び図３を参照して、制御部３０１は、ＡＢＩＡＳ起動検出回路３０５及びＡＶＤＤ起動検出回路３０６からのデジタル信号Ｃｍｐ１及びＣｍｐ２に応じて、デジタル信号処理を行い、制御信号Ｃｔｒ１，Ｃｔｒｌ２を切り替える。

図９は、図３に示された制御部３０１の構成例を説明する回路図である。

図９を参照して、制御部３０１は、デジタル信号処理を行う制御ロジック３１と、フィルタ７００，７０１とを含む。

例えば、フィルタ７００は、抵抗素子Ｒ７００及びキャパシタＣ７００によるローパスフィルタで構成される。同様に、フィルタ７０１は、抵抗素子Ｒ７０１及びキャパシタＣ７００によるローパスフィルタで構成することができる。

ＡＶＤＤ起動検出回路３０６からのデジタル信号Ｃｍｐ１は、フィルタ７００を経由して制御ロジック３１へ入力される。同様に、ＡＢＩＡＳ起動検出回路３０５からのデジタル信号Ｃｍｐ２は、フィルタ７０１を経由して制御ロジック３１へ入力される。制御ロジック３１は、デジタル信号Ｃｍｐ１のＬレベル期間では制御信号Ｃｔｒ１をＬレベルに設定するとともに、デジタル信号Ｃｍｐ１のＨレベル期間では制御信号Ｃｔｒ１をＨレベルに設定する。同様に、制御ロジック３１は、デジタル信号Ｃｍｐ２のＬレベル期間では制御信号Ｃｔｒ２をＬレベルに設定するとともに、デジタル信号Ｃｍｐ２のＨレベル期間では制御信号Ｃｔｒ２をＨレベルに設定する。

制御ロジック３１と、ＡＶＤＤ起動検出回路３０６及びＡＢＩＡＳ起動検出回路３０５との間にフィルタ７００及び７０１を設けることにより、制御ロジック３１で発生した雑音は、キャパシタＣ７００，Ｃ７０１を経由する経路によって除去される。この結果、制御ロジック３１から、ＡＢＩＡＳ起動検出回路３０５、及び、ＡＶＤＤ起動検出回路３０６に回り込む雑音を抑制することができる。

図１０は、図３に示された入力電圧切替回路１０６の構成例を説明する回路図である。

図１０を参照して、入力電圧切替回路１０６は、スイッチＳＷ８００，ＳＷ８０１と、インバータＩＮＶ８００と、フィルタ８００，８０１とを有する。スイッチＳＷ８００は、直列接続されたＰ型トランジスタＭＰ８００及びＭＰ８０１を有する。スイッチＳＷ８０１は、直列接続されたＰ型トランジスタＭＰ８０２及びＭＰ８０３を有する。

スイッチＳＷ８００は、電源電圧ＤＶＤＤを供給する電源ノードＮＰ（図３）と、入力電圧ノードＮｉ（図３）との間に、フィルタ８００を介して接続される。フィルタ８００は、雑音抑制、及び、入力電圧ＶＤＤＩＮの安定化の目的で配置される。例えば、抵抗素子Ｒ８００及びキャパシタＣ８００によるローパスフィルタによって、フィルタ８００を構成することができる。スイッチＳＷ８００は、制御部３０１からの制御信号Ｃｔｒ１に応じてオンオフする。

スイッチＳＷ８００を構成するＰ型トランジスタＭＰ８００及びＭＰ８０１は、ゲート同士が共通接続されて、制御信号Ｃｔｒ１の入力を受ける。更に、Ｐ型トランジスタＭＰ８００及びＭＰ８０１のバックゲートは、Ｐ型トランジスタＭＰ８００及びＭＰ８０１の接続ノードと共通に接続される。この結果、上記接続ノード、並びに、Ｐ型トランジスタＭＰ８００及びＭＰ８０１のバックゲートは、共通の電圧ＶＮ８００となる。Ｐ型トランジスタＭＰ８００及びＭＰ８０１には、図中に点線で表記する寄生ダイオードＤ８００，Ｄ８０１が生じる。

スイッチＳＷ８０１は、基準電圧ＡＶＤＤが生成される出力電圧ノードＮｏ（図４）と入力電圧ノードＮｉの間に接続される。インバータＩＮＶ８００は、制御部３０１からの制御信号Ｃｔｒ２を反転した制御信号Ｃｔｒ８０１を出力する。フィルタ８０１は、雑音抑制及び信号遅延を目的として配置される。スイッチＳＷ８０１は、制御信号Ｃｔｒ８０１をフィルタ８０１で遅延した制御信号Ｃｔｒ８０２に応じてオンオフされる。フィルタ８０１は、抵抗素子Ｒ８０１及びキャパシタＣ８０１によるローパスフィルタによって構成することができる。制御信号Ｃｔｒ８０２に付与される遅延時間は、抵抗素子Ｒ８０１の電気抵抗値及びキャパシタＣ８０１の容量値の積に従う時定数τによって調整される。

スイッチＳＷ８０１を構成するＰ型トランジスタＭＰ８０２及びＭＰ８０３は、ゲート同士が共通接続されて、制御信号Ｃｔｒ８０２の入力を受ける。更に、Ｐ型トランジスタＭＰ８０２及びＭＰ８０３のバックゲートは、Ｐ型トランジスタＭＰ８０２及びＭＰ８０３の接続ノードと共通に接続される。この結果、上記接続ノード、並びに、Ｐ型トランジスタＭＰ８０２及びＭＰ８０３のバックゲートは、共通の電圧ＶＮ８０１となる。この結果、Ｐ型トランジスタＭＰ８０２及びＭＰ８０３には、図中に点線で表記する寄生ダイオードＤ８０２，Ｄ８０３が生じる。

図１１は、図１０に示された入力電圧切替回路１０６の動作を説明する概念的な波形図である。図１１に示された第１の期間Ｔ１〜第３の期間Ｔ３は、図２と同様である。

図１１を参照して、第１の期間Ｔ１では、基準電圧ＡＶＤＤは生成されていないので、ＡＶＤＤ起動検出回路３０６が出力するデジタル信号Ｃｍｐ１はＬレベルである。従って、制御信号Ｃｔｒ８０１もＬレベルであり、反対に、制御信号Ｃｔｒ８０２はＨレベルである。このとき、図１０では、スイッチＳＷ８００がオンされる一方で、スイッチＳＷ８０１はオフされる。ＳＷ８０１のオフにより、出力電圧ノードＮｏ及び入力電圧ノードＮｉは、電気的に遮断される。この結果、第１の期間Ｔ１では、バイアス回路１０５の入力電圧ＶＤＤＩＮ＝ＤＶＤＤとなる。

第１の期間Ｔ１の開始時点では、バイアス回路１０５が起動していないため、出力電圧ノードＮｏの基準電圧ＡＶＤＤが、電源電圧ＤＶＤＤよりも低い可能性がある。このため、単純に、バックゲート及びソースを短絡したＰ型トランジスタ（ＰＭＯＳ）でスイッチＳＷ８００，ＳＷ８０１を構成した場合、ドレイン−バックゲート間の寄生ダイオードによる順方向電流が流れる虞がある。これに対して、図１０の構成例では、ＳＷ８０１で形成される寄生ダイオードＤ８０２及びＤ８０３は、逆方向に直列接続される。この結果、Ｐ型トランジスタＭＰ８０２及びＭＰ８０３のオフ時において、寄生ダイオードによる順方向電流が発生することを防止できる。

第２の期間Ｔ２は、時刻ｔ２において、ＡＶＤＤ起動検出回路３０６からのデジタル信号Ｃｍｐ１がＬレベルからＨレベルに変化するのに応じて開始される。これに応じて、制御信号Ｃｔｒ８０１は、時刻ｔ２以降では、Ｌレベルに設定される。制御信号Ｃｔｒ８０２は、フィルタ８０２による時定数τに応じた遅延時間を付与されて、ＨレベルからＬレベルへ変化する。

このため、時刻ｔ２から、時刻ｔ３においてスイッチＳＷ８０１がオンするまでの間、即ち、第２の期間Ｔ２では、スイッチＳＷ８００及びＳＷ８０１の両方がオフされる。第２の期間では、第１の期間Ｔ１においてフィルタ８００のキャパシタＣ８００に蓄積された電荷が入力電圧ノードＮｉに供給されることで、入力電圧ＶＤＤＩＮが生成される。このように、スイッチＳＷ８００及びＳＷ８０１の両方がオフされる期間（第２の期間Ｔ２）を設けることにより、電源電圧ＤＶＤＤ（電源ノードＮＰ）及び基準電圧ＡＶＤＤ（出力電圧ノードＮｏ）の間が短絡されて、両者の電圧差によるラッシュ電流が生じることを防止している。

時刻ｔ３以降の第３の期間Ｔ３では、制御信号Ｃｔｒ１がＨレベルに維持されるとともに、制御信号Ｃｔｒ８０１，Ｃｔｒ８０２もＬレベルに維持される。これにより、スイッチＳＷ８００がオフされる一方で、スイッチＳＷ８０１がオンされる。この結果、バイアス回路１０５（電圧レギュレータ回路３０３）が生成した基準電圧ＡＶＤＤが、入力電圧ＶＤＤＩＮとして、バイアス回路１０５に再帰的に入力される。

この際に、基準電圧ＡＶＤＤが電源電圧ＤＶＤＤより大きい場合には、スイッチＳＷ８００におけるＰ型トランジスタＭＰ８０１のドレインノード電圧が、電源電圧ＤＶＤＤよりも高くなるので、バックゲート及びソースを短絡したＰ型トランジスタ（ＰＭＯＳ）でスイッチＳＷ８００を構成すると、ドレイン−バックゲート間の寄生ダイオードによる順方向電流が流れる虞がある。これに対して、図１０の構成例では、ＳＷ８００で形成される寄生ダイオードＤ８００及びＤ８０１は、逆方向に直列接続される。この結果、Ｐ型トランジスタＭＰ８００及びＭＰ８０１のオフ時において、寄生ダイオードによる順方向電流が発生することを防止できる。

第３の期間Ｔ３では、入力電圧ノードＮｉは、オフされるスイッチＳＷ８０１，ＳＷ８０２、及び、フィルタ８００，８０１を介して、電源電圧ＤＶＤＤの電源ノードＮＰと接続されている。第３の期間Ｔ３では、入力電圧ノードＮｉは、オフされるスイッチＳＷ８０１及び、フィルタ８００，８０１を介して、電源電圧ＤＶＤＤの電源ノードＮＰと接続されている。従って、電源電圧ＤＶＤＤに重畳した雑音が、スイッチＳＷ８００及びインバータＩＮＶ８００を介して、バイアス回路１０５の入力電圧ＶＤＤＩＮに回り込むことを、フィルタ８００，８０１によって抑制することができる。

図１２は、図３に示された簡易バイアス回路３０４及び入力電流切替回路１０７の構成例を説明する回路図である。

図１２を参照して、簡易バイアス回路３０４は、電源ノードＮＰ及び接地ノードＮＧＤの間に直列接続された、抵抗素子Ｒ１００２及びトランジスタＭＰ１０００を有する。トランジスタＭＰ１０００は、制御部３０１からの制御信号Ｃｔｒ２に応じてオンオフするスイッチＳＷ１０００を介してダイオード接続される。

スイッチＳＷ１０００のオンによりトランジスタＭＰ１０００がダイオード接続された状態において、トランジスタＭＰ１０００及び抵抗素子Ｒ１００２を流れるバイアス電流ＤＢＩＡＳは、下記の式（５）で示される。

ＤＢＩＡＳ＝（ＤＶＤＤ−Ｖｔｈ）／Ｒｘ＋Ｋｘ／Ｋｙ …（５）
但し、Ｋｘ＝１−√{（２・β・Ｒｘ・（ＤＶＤＤ−Ｖｔｈ）＋１}，Ｋｙ＝β・Ｒｘ²
式（５）において、βは、トランジスタＭＰ１０００のサイズ及びプロセスパラメータに依存した係数であり、Ｖｔｈは、トランジスタＭＰ１０００の閾値電圧である。又、Ｒｘは、抵抗素子Ｒ１００２の電気抵抗値である。

式（５）から理解されるように、バイアス電流ＤＢＩＡＳは、トランジスタＭＰ１０００による回路定数であるβと、抵抗素子Ｒ１００２（抵抗値Ｒｘ）とによって調整することができる。

一方で、簡易バイアス回路３０４によるバイアス電流ＤＢＩＡＳは、電源電圧ＤＶＤＤの変動の影響、並びに、抵抗値Ｒｘ及び閾値電圧Ｖｔｈのばらつきによる電流値の誤差（絶対値）が比較的大きい。一方で、簡易バイアス回路３０４は、スタートアップ回路無しで動作可能であり、かつ、シンプルな構成で実現可能である。

入力電流切替回路１０７は、スイッチＳＷ１０００〜ＳＷ１００２と、Ｐ型のトランジスタＭＰ１００２〜ＭＰ１００６と、Ｎ型のトランジスタＭＮ１００２，ＭＮ１００３と、フィルタ９００，９１０と、インバータＩＮＶ１０００とを有する。

インバータＩＮＶ１０００は、制御部３０１からの制御信号Ｃｔｒ２を反転した制御信号Ｃｔｒ１０００を出力する。フィルタ９１０は、制御信号Ｃｔｒ２を遅延させた、制御信号Ｃｔｒ１００１を出力する。フィルタ９１０は、抵抗素子Ｒ９１０及びキャパシタＣ９１０によって構成することができる。制御信号Ｃｔｒ１００１に付与される遅延量についても、抵抗素子Ｒ９１０の抵抗値及びキャパシタＣ９１０の容量値の積に従う時定数τによって調整することができる。

スイッチＳＷ１００１は、電源ノードＮＰと、相互接続されたトランジスタＭＰ１０００及びＭＰ１００２のゲートとの間に接続される。スイッチＳＷ１００１は、制御信号Ｃｔｒ１０００に応じてオンオフする。トランジスタＭＰ１００２は、フィルタ９００を経由して、電源ノードＮＰと、入力電流ＢＩＡＳＩＮを供給するノードＮｃとの間に接続される。

トランジスタＭＰ１００２は、簡易バイアス回路３０４によるバイアス電流ＤＢＩＡＳを、カレントミラーによってコピーする目的で配置される。即ち、トランジスタＭＰ１００２は、トランジスタＭＰ１０００と同等のトランジスタサイズを有しており、ノードＮｃに対して、バイアス電流ＤＢＩＡＳと同量の電流を出力する。

トランジスタＭＰ１００３は、入力電圧ノードＮｉ（図４）と、ノードＮｃとの間に接続される。トランジスタＭＰ１００３のゲートは、ノードＮ４と接続される。図４に示されるように、ノードＮ４は、基準電圧源３０２のトランジスタＭＰ４００〜ＭＰ４０２のゲートとも接続されている。

トランジスタＭＰ１００４は、入力電圧ノードＮｉとノードＮｃとの間に接続される。トランジスタＭＰ１００５は、入力電圧ノードＮｉ及びノードＮ１１の間に接続され、トランジスタＭＮ１００２は、ノードＮ１１及び接地ノードＮＧの間に接続される。同様に、トランジスタＭＰ１００６は、入力電圧ノードＮｉ及びノードＮ１２の間に接続され、トランジスタＭＮ１００３は、ノードＮ１２及び接地ノードＮＧの間に接続される。

トランジスタＭＰ１００４及びＭＰ１００５のゲートは、ノードＮ１１と接続され、トランジスタＭＮ１００２及びＭＮ１００３のゲートは、ノードＮ１２と接続される。更に、トランジスタＭＰ１００４及びＭＰ１００５のゲートは、Ｐ型トランジスタで構成されたスイッチＳＷ１００２を介して、入力電圧ノードＮｉと接続される。スイッチＳＷ１００２は、フィルタ９１０からの制御信号Ｃｔｒ１００１に応じてオンオフする。トランジスタＭＰ１００６のゲートは、トランジスタＭＰ１００４のゲートと同様に、ノードＮ４（図４）と接続される。

トランジスタＭＰ１００３は、図４のトランジスタＭＰ４００，ＭＰ４０１の電流をミラーした電流Ｉｄ１をノードＮｃに出力する。トランジスタＭＰ１００４は、トランジスタＭＰ１００５とカレントミラーを構成して、電流Ｉｄ２をノードＮｃへ出力する。トランジスタＭＰ１００６のゲートがノードＮ４と接続されるため、トランジスタＭＰ１００４は、トランジスタＭＰ４００，ＭＰ４０１の電流を、Ｎ型のトランジスタＭＮ１００２，ＭＮ１００３で折り返した後に、当該電流をミラーする目的で備えられる。このように、電流Ｉｄ１，Ｉｄ２は、トランジスタＭＰ４００，ＭＰ４０１と比例関係にあり、その比例係数は、トランジスタＭＰ１００３，ＭＰ１００４のトランジスタサイズによって調整される。例えば、トランジスタＭＰ１００３、ＭＰ１００４のトランジスタサイズは、電流Ｉｄ１及びＩｄ２の和が、バイアス回路１０５が出力する基準電流ＡＢＩＡＳの設計値と等しくなるように調整される。

図１３は、図１２に示された入力電流切替回路１０７の動作を説明する概念的な波形図である。図１３示された第１の期間Ｔ１〜第３の期間Ｔ３も、図２と同様である。

図１３を参照して、第１の期間Ｔ１では、基準電流ＡＢＩＡＳは生成されていないので、ＡＢＩＡＳ起動検出回路３０５が出力するデジタル信号Ｃｍｐ２はＬレベルである。従って、制御信号Ｃｔｒ１００１もＬレベルであり、反対に、制御信号Ｃｔｒ１０００はＨレベルである。このとき、図１２では、スイッチＳＷ１０００，ＳＷ１００２がオンされる一方で、スイッチＳＷ１００１はオフされる。

従って、トランジスタＭＰ１０００及びＭＰ１００２がカレントミラーとして動作することにより、簡易バイアス回路３０４によるバイアス電流ＤＢＩＡＳが、フィルタ１０００を介してノードＮｃに出力される。

一方で、スイッチＳＷ１００２のオンにより、トランジスタＭＰ１００４の電流が遮断されるので、電流Ｉｄ２＝０である。このため、第１の期間Ｔ１では、トランジスタＭＰ１００３の電流Ｉｄ１と、バイアス電流ＤＢＩＡＳとの和が、ノードＮｃに出力される。従って、入力電流ＢＩＡＳＩＮ＝ＤＢＩＡＳ＋Ｉｄ１がバイアス回路１０５へ供給される。

第２の期間Ｔ２は、時刻ｔ２において、ＡＢＩＡＳ起動検出回路３０５からのデジタル信号Ｃｍｐ２がＬレベルからＨレベルに変化するのに応じて開始される。これに応じて、制御信号Ｃｔｒ２は、時刻ｔ２以降では、Ｈレベルに設定される。制御信号Ｃｔｒ１００１は、フィルタ９０２による時定数τに応じた遅延時間を付与されて、ＬレベルからＨレベルへ変化する。又、制御信号Ｃｔｒ１０００は、時刻ｔ２において、ＨレベルからＬレベルに変化する。

これにより、時刻ｔ２以降では、スイッチＳＷ１０００のオフ、及び、スイッチＳＷ１０００のオンに応じて、トランジスタＭＰ１０００及びＭＰ１００２の電流が遮断される。このため、簡易バイアス回路３０４は、バイアス電流ＤＢＩＡＳの出力を停止するディセーブル状態となり、トランジスタＭＰ１００２によるバイアス電流ＤＢＩＡＳの出力も停止される。

時刻ｔ２から、時刻ｔ３において制御信号Ｃｔｒ１０００の上昇に応じてスイッチＳＷ１００２がオフするまで、第２の期間Ｔ２が継続される。従って、第２の期間Ｔ２では、トランジスタＭＰ１００４の電流Ｉｄ２＝０に維持されるので、トランジスタＭＰ１００３による電流Ｉｄ１のみがノードＮｃへ出力される。これにより、入力電流ＢＩＡＳＩＮ＝Ｉｄ１がバイアス回路１０５へ供給される。

時刻ｔ３以降の第３の期間Ｔ３では、制御信号Ｃｔｒ２，Ｃｔｒ１００１がＨレベルに維持されるとともに、制御信号Ｃｔｒ１０００もＬレベルに維持される。これにより、スイッチＳＷ１０００，ＳＷ１００２がオフされる一方で、スイッチＳＷ１００１がオンされる。従って、第３の期間Ｔ３では、簡易バイアス回路３０４のディセーブル状態が維持される一方で、トランジスタＭＰ１００４及びＭＰ１００５はカレントミラーとして動作する。これにより、トランジスタＭＰ１００３による電流Ｉｄ１、及び、トランジスタＭＰ１００４による電流Ｉｄ２が、並列にノードＮｃへ出力される。これにより、入力電流ＢＩＡＳＩＮ＝Ｉｄ１＋Ｉｄ２がバイアス回路１０５へ供給される。

図１２及び図１３で説明したように、入力電流切替回路１０７は、第１の期間Ｔ１では、簡易バイアス回路３０４によるバイアス電流ＤＢＩＡＳを入力電流ＢＩＡＳＩＮとしてバイアス回路１０５へ供給する。一方で、第３の期間Ｔ３では、入力電流切替回路１０７は、基準電流ＡＢＩＡＳをカレントミラーによってコピーした電流Ｉｄ１＋Ｉｄ２を入力電流ＢＩＡＳＩＮとして、再帰的にバイアス回路１０５へ入力する。

特に、入力電流切替回路１０７では、第１の期間Ｔ１〜第３の期間Ｔ３を通じて、トランジスタＭＰ１００３に電流Ｉｄ１が流れている状態が維持される。この結果、入力電流ＢＩＡＳＩＮの切替え時に、入力電流ＢＩＡＳＩＮが枯れてバイアス回路１０５の回路状態が不安定に陥ることを防止できる。尚、そのためには、入力電流ＢＩＡＳＩＮがＩｄ１〜（Ｉｄ１＋Ｉｄ２）の範囲内において、バイアス回路１０５内の全トランジスタ（ＭＯＳトランジスタ）が飽和動作するように、バイアス回路１０５を設計することが必要である。

又、第１の期間Ｔ１でのバイアス電流ＤＢＩＡＳについては、式（５）に従って、第３の期間Ｔ３での電流Ｉｄ２と同等となるように調整することで、第１の期間Ｔ１及び第３の期間Ｔ３の間で、バイアス回路１０５の入力電流ＢＩＡＳＩＮを同等とできる。

以上説明したように、本実施の形態に係るバイアスシステムによれば、第１の期間Ｔ１（仮起動状態）では、電源電圧ＤＶＤＤ及び簡易バイアス回路３０４によるバイアス電流ＤＢＩＡＳを、バイアス回路１０５の入力電圧ＶＤＤＩＮ及び入力電流ＢＩＡＳＩＮとして供給することで、バイアス回路１０５を起動することができる。

更に、バイアス回路１０５の起動後には、バイアス回路１０５が出力する基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳを、バイアス回路１０５の入力電圧ＶＤＤＩＮ及び入力電流ＢＩＡＳＩＮとして再帰的に入力する。これにより、第３の期間Ｔ３（本起動状態）では、電源電圧ＤＶＤＤ及びバイアス電流ＤＢＩＡＳから独立して、基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳを生成することが可能となる。この結果、電源電圧ＤＶＤＤ及びバイアス電流ＤＢＩＡＳに外部からの雑音が重畳されても、センサインタフェース１０２に入力される基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳには、雑音が重畳しないような回路構成を実現することが可能である。

又、入力電圧ＶＤＤＩＮ及び入力電流ＢＩＡＳＩＮの切替時に第２の期間Ｔ２を設けることにより、入力電圧ノードＮｉでの短絡電流の発生、及び、入力電流ＢＩＡＳＩＮの急減を防止して、回路動作を安定化することができる。

尚、図１では、基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳの両方がバイアスシステム１００から出力される構成を例示したが、実際にバイアスシステム１００の外部に対して出力されるのは、基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳの一方のみであってもよい。この様な構成においても、基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳを入力電圧ＶＤＤＩＮ及び入力電流ＢＩＡＳＩＮとして再帰的にバイアス回路１０５に入力するループを設けることで、バイアスシステム１００から出力される基準電圧ＡＶＤＤ又は基準電流ＡＢＩＡＳの雑音を抑制することができる。

又、バイアスシステム１００の出力の供給先は、図１に例示されたセンサインタフェース１０２に限定されるものではなく、バイアスシステム１００は、任意の回路及びシステムに対して、基準電圧ＡＶＤＤ及び基準電流ＡＢＩＡＳの少なくとも一方を出力するように適用することができる。

本実施の形態において、簡易バイアス回路３０４は「第１のバイアス」の一実施例に対応し、電源電圧ＤＶＤＤは「第１の電圧」の一実施例に対応し、バイアス電流ＤＢＩＡＳは「第１の電流」の一実施例に対応する。又、バイアス回路１０５は「第２のバイアス」の一実施例に対応し、基準電圧ＡＶＤＤは「第２の電圧」の一実施例に対応し、基準電流ＡＢＩＡＳは「第２の電流」の一実施例に対応する。

更に、図１０の構成例において、スイッチＳＷ８００は「第１のスイッチ」の一実施例に対応し、スイッチＳＷ８０１は「第２のスイッチ」の一実施例に対応する。スイッチＳＷ８００において、トランジスタＭＰ８００及びＭＰ８０１は「第１及び第２の電界効果トランジスタ」の一実施例に対応し、スイッチＳＷ８０１において、トランジスタＭＰ８０２及びＭＰ８０３は「第１及び第２の電界効果トランジスタ」の一実施例に対応する。又、図１２の構成例において、トランジスタＭＰ１００２は「第１のトランジスタ」の一実施例に対応し、トランジスタＭＰ１００３は「第２のトランジスタ」の一実施例に対応し、トランジスタＭＰ１００４は「第３のトランジスタ」の一実施例に対応する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１０ センサシステム、１００ バイアスシステム、１０１ センサ、１０２ センサインタフェース、１０４ デジタル信号処理部、１０５ バイアス回路、１０６ 入力電圧切替回路、１０７ 入力電流切替回路、３０１ 制御部、３０２ 基準電圧源、３０３ 電圧レギュレータ回路、３０４ 簡易バイアス回路、３０５ ＡＢＩＡＳ起動検出回路、３０６ ＡＶＤＤ起動検出回路、４００ スタートアップ回路、４０１ 増幅器、５０１ 電圧コンパレータ、６０２ 電流コンパレータ、７００，７０１，８００，８０１，９００，９０２，９１０，１０００ フィルタ、ＡＢＩＡＳ 基準電流（バイアス回路）、ＡＶＤＤ 基準電圧（バイアス回路）、ＡＧＮＤ，ＤＧＮＤ 接地電圧、ＢＩＡＳＩＮ 入力電流（バイアス回路）、Ｄ８００ 寄生ダイオード、ＤＢＩＡＳ バイアス電流（簡易バイアス回路）、ＤＶＤＤ 電源電圧、ＮＧ，ＮＧＤ 接地ノード、ＮＰ 電源ノード、Ｎｉ 入力電圧ノード、Ｎｏ 出力電圧ノード、Ｑ４００，Ｑ４０１ 寄生バイポーラ素子、ＶＤＤＩＮ 入力電圧（バイパス回路）、ＶＲＥＧＩＮ レギュレータ入力電圧。

Claims (6)

1. 第１の電圧を受けて第１の電流を生成する第１のバイアス回路と、
   入力電圧及び入力電流を受けて動作して、第２の電圧及び第２の電流を生成する第２のバイアス回路と、
   前記第１の電圧及び前記第２のバイアス回路から出力された前記第２の電圧の一方を前記入力電圧として前記第２のバイアス回路に入力するための入力電圧切替回路と、
   前記第１のバイアス回路から出力された前記第１の電流及び前記第２のバイアス回路から出力された前記第２の電流の一方を前記入力電流として前記第２のバイアス回路に入力するための入力電流切替回路と、
   前記入力電圧切替回路及び前記入力電流切替回路を制御する制御部とを備え、
   前記制御部は、前記第２のバイアス回路の起動時には、前記第１の電圧及び前記第１の電流を前記入力電圧及び前記入力電流として前記第２のバイアス回路に入力する一方で、前記第２の電圧の上昇後には前記第２の電圧を前記入力電圧として前記第２のバイアス回路に入力するとともに前記第２の電流の上昇後には前記第２の電流を前記入力電流として前記第２のバイアス回路に入力するように、前記入力電圧切替回路及び前記入力電流切替回路を制御する、バイアスシステム。
2. 前記入力電圧切替回路は、
   前記第１の電圧が伝達される電源ノードと、前記入力電圧を前記第２のバイアス回路に供給する入力電圧ノードとの間に接続された第１のスイッチと、
   前記第２のバイアス回路が前記第２の電圧を生成する出力電圧ノードと前記入力電圧ノードとの間に接続された第２のスイッチと、
   前記入力電圧ノードに接続されたキャパシタとを含み、
   前記制御部は、前記第２のバイアス回路の起動時には前記第１のスイッチをオンする一方で前記第２のスイッチをオフし、前記第２の電圧が上昇すると、前記第１及び第２のスイッチがオフされた期間を設けた後に、前記第２のスイッチをオンする一方で前記第１のスイッチをオフするように、前記入力電圧切替回路を制御する、請求項１記載のバイアスシステム。
3. 前記第１のスイッチ及び前記第２のスイッチの各々は、直列接続された第１の電界効果トランジスタ及び第２の電界効果トランジスタを有し、
   前記第１及び第２の電界効果トランジスタのゲート同士は接続され、
   前記第１及び第２の電界効果トランジスタのバックゲートは、前記第１及び第２の電界効果トランジスタの接続点と共通に接続される、請求項２記載のバイアスシステム。
4. 前記入力電流切替回路は、
   前記電源ノードと、前記入力電流を前記第２のバイアス回路に供給する入力電流ノードとの間に接続された第１のトランジスタと、
   前記出力電圧ノード及び前記入力電流ノードとの間に並列接続された第２及び第３のトランジスタとを含み、
   前記第１のトランジスタは、前記第１のバイアス回路において前記第１の電流が流れるトランジスタとの間でカレントミラーを構成し、
   前記第２のトランジスタは、前記第２のバイアス回路において前記第２の電流が流れるトランジスタとカレントミラーを構成し、
   前記第３のトランジスタは、前記第２のバイアス回路での前記第２の電流に比例する電流を供給するように構成され、
   前記制御部は、前記第２のバイアス回路の起動時には、前記第３のトランジスタの電流を遮断するとともに前記第１及び第２のトランジスタによって前記入力電流ノードに電流を供給し、前記第２の電流が上昇すると、前記第１及び第３のトランジスタの電流を遮断するとともに前記第２のトランジスタによって前記入力電流ノードに電流を供給する期間を設けた後に、前記第１のトランジスタの電流を遮断するとともに前記第２及び第３のトランジスタによって前記入力電流ノードに電流を供給するように、前記入力電流切替回路を制御する、請求項２又は３に記載のバイアスシステム。
5. 前記入力電流切替回路は、
   前記第１の電圧が伝達される電源ノードと、前記入力電流を前記第２のバイアス回路に供給する入力電流ノードとの間に接続された第１のトランジスタと、
   前記第２のバイアス回路が前記第２の電圧を生成する出力電圧ノードと、前記入力電流ノードとの間に並列接続された第２及び第３のトランジスタとを含み、
   前記第１のトランジスタは、前記第１のバイアス回路において前記第１の電流が流れるトランジスタとの間でカレントミラーを構成し、
   前記第２のトランジスタは、前記第２のバイアス回路において前記第２の電流が流れるトランジスタとカレントミラーを構成し、
   前記第３のトランジスタは、前記第２のバイアス回路での前記第２の電流に比例する電流を供給するように構成され、
   前記制御部は、前記第２のバイアス回路の起動時には、前記第３のトランジスタの電流を遮断するとともに前記第１及び第２のトランジスタによって前記入力電流ノードに電流を供給し、前記第２の電流が上昇すると、前記第１及び第３のトランジスタの電流を遮断するとともに前記第２のトランジスタによって前記入力電流ノードに電流を供給する期間を設けた後に、前記第１のトランジスタの電流を遮断するとともに前記第２及び第３のトランジスタによって前記入力電流ノードに電流を供給するように、前記入力電流切替回路を制御する、請求項１記載のバイアスシステム。
6. 前記第１のトランジスタによって供給される電流が、前記第３のトランジスタによって供給される電流と同等となるように、前記第１のバイアス回路による前記第１の電流の大きさは調整され、
   前記第２のトランジスタによって供給される電流は、前記第２のバイアス回路の動作が維持できる大きさに設定される、請求項４又は５に記載のバイアスシステム。
   

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