JP2021109807A - Method for manufacturing silicon single crystal - Google Patents
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Abstract
Description
本発明は、リンが添加された低抵抗率のシリコン単結晶の製造方法に関する。 The present invention relates to a method for producing a low resistivity silicon single crystal to which phosphorus is added.
パワーＭＯＳＦＥＴ（metal oxide semiconductor fieldeffect transistor）用エピタキシャルシリコンウェーハでは、基板の低抵抗率化が要求されており、現在までに１ｍΩ・ｃｍ以下の基板が知られている。シリコンウェーハの基板抵抗率を低くするには、シリコン単結晶のインゴットの引き上げ工程で溶融シリコンに抵抗率調整用のｎ型ドーパントとしてヒ素（Ａｓ）やアンチモン（Ｓｂ）添加する方法がある。しかし、これらのドーパントは非常に揮発しやすいために、シリコン単結晶中のドーパント濃度を高くすることが難しく、結果的に基板抵抗率を充分に下げることができない。そのため、ｎ型ドーパント種はＡｓやＳｂからリン（Ｐ）へと移行しており、その濃度は約１×１０20ａｔｏｍｓ／ｃｃ程度となっている。 In epitaxial silicon wafers for power MOSFETs (metal oxide semiconductor field effect transistors), low resistivity of the substrate is required, and substrates of 1 mΩ · cm or less are known to date. In order to reduce the substrate resistivity of a silicon wafer, there is a method of adding arsenic (As) or antimony (Sb) as an n-type dopant for adjusting the resistivity to molten silicon in the step of pulling up an ingot of a silicon single crystal. However, since these dopants are very volatile, it is difficult to increase the dopant concentration in the silicon single crystal, and as a result, the substrate resistivity cannot be sufficiently lowered. Therefore, the n-type dopant species has shifted from As and Sb to phosphorus (P), and the concentration thereof is about 1 × 10 20 atoms / cc.
しかしながら、単結晶インゴット成長時に高濃度のＰを添加して、例えば、抵抗率を１．１ｍΩ・ｃｍ以下にした場合、このような単結晶インゴットから切り出したシリコンウェーハにエピタキシャル膜を成長させると、エピタキシャル膜に積層欠陥（スタッキングフォルト、以下「ＳＦ」ともいう。）が多数発生する。このＳＦが段差としてエピタキシャルシリコンウェーハの表面に現れて、該ウェーハ表面のライトポイントデフェクト（ＬＰＤ）の数が増加する。 However, when a high concentration of P is added during the growth of the single crystal ingot to reduce the resistivity to 1.1 mΩ · cm or less, for example, when an epitaxial film is grown on a silicon wafer cut out from such a single crystal ingot, Many stacking defects (stacking faults, hereinafter also referred to as "SF") occur in the epitaxial film. This SF appears as a step on the surface of the epitaxial silicon wafer, and the number of light point defects (LPD) on the wafer surface increases.
エピタキシャル成長後のＳＦの発生原因は、結晶引き上げ中に生ずるＰと酸素（Ｏ）とのクラスター欠陥にあり、シリコン単結晶インゴット成長方法、およびその後の熱処理やエピタキシャル成長でのＳＦ抑制技術が報告されている。例えば、特許文献１では、抵抗率が０．６〜０．９ｍΩ・ｃｍとなるようにリンを添加したシリコンウェーハの表面にエピタキシャル膜を成長させたエピタキシャルシリコンウェーハの製造方法において、結晶冷却過程における各結晶部位の通過温度５７０±７０℃が通過時間２００分を超えないシリコン単結晶インゴットの部位から切り出したウェーハを用いること、および、Ｐ−Ｏクラスター除去のため、シリコンウェーハの裏面酸化膜を除去後、エピタキシャル成長前に、アルゴンガス雰囲気下において１２００〜１２２０℃の温度で熱処理を行うアルゴンアニール工程を導入すること、が記載されている。 The cause of SF generation after epitaxial growth lies in the cluster defects of P and oxygen (O) that occur during crystal pulling, and a silicon single crystal ingot growth method and SF suppression technology in subsequent heat treatment and epitaxial growth have been reported. .. For example, in Patent Document 1, in a method for manufacturing an epitaxial silicon wafer in which an epitaxial film is grown on the surface of a silicon wafer to which phosphorus is added so that the resistance is 0.6 to 0.9 mΩ · cm, in the crystal cooling process. Use a wafer cut out from the silicon single crystal ingot site where the passing temperature of each crystal site is 570 ± 70 ° C. and the passing time does not exceed 200 minutes, and remove the back oxide film of the silicon wafer to remove the PO cluster. Later, it is described that an argon annealing step of performing a heat treatment at a temperature of 1200 to 1220 ° C. in an argon gas atmosphere is introduced before the epitaxial growth.
特許文献２では、チョクラルスキー法により製造されたシリコン単結晶のウェーハの裏面に酸化膜を形成する工程と、前記裏面酸化膜を除去する工程と、裏面酸化膜を除去したシリコンウェーハに対し、アルゴンガス雰囲気下において熱処理を行う工程と、アルゴンアニール後のシリコンウェーハの表面にエピタキシャル膜を形成する工程とを備えるエピタキシャルシリコンウェーハの製造方法が開示されている。さらに特許文献２では、前記エピタキシャル膜形成工程は、シリコンウェーハに対し、水素および塩化水素を含むガス雰囲気下において熱処理を行うことで、前記シリコンウェーハの表層をエッチングするプリベーク工程と、前記プリベーク工程後のシリコンウェーハの表面にエピタキシャル膜を成長する工程とを有し、前記アルゴンアニール工程はシリコンウェーハに表層に存在するリンと酸素とのクラスターを溶体化し、前記プリベーク工程は、シリコンウェーハ表層の取代がアルゴンアニール工程でクラスターが溶体化される表層の厚さよりも小さくなるように行う、エピタキシャルシリコンウェーハの製造方法が開示されている。
In
しかしながら、特許文献１および２の技術とも、エピタキシャル成長前の高温でのアルゴンアニールを行うことで、この際にＰに関連する欠陥が再成長するため、エピ後のＳＦの抑制においては逆効果である。
However, both the techniques of
特許文献３では、シリコン融液に赤リンを添加したドーパント添加融液に種結晶を接触させて引き上げるシリコン単結晶の引き上げ方法が開示されている。特許文献３の方法では、シリコン単結晶の抵抗率が０．９ｍΩ・ｃｍ以下となるように、長さが５５０ｍｍ以下の直胴部を形成すること、直胴部の下端に長さ１００〜１４０ｍｍのテール部を形成すること、および、直胴部の上端を５９０℃以上にした状態で該シリコン単結晶をドーパント添加融液から切り離している。 Patent Document 3 discloses a method for pulling up a silicon single crystal in which a seed crystal is brought into contact with a dopant-added melt in which red phosphorus is added to a silicon melt and pulled up. In the method of Patent Document 3, a straight body portion having a length of 550 mm or less is formed so that the resistivity of the silicon single crystal is 0.9 mΩ · cm or less, and a length of 100 to 140 mm is formed at the lower end of the straight body portion. The silicon single crystal is separated from the dopant-added melt with the tail portion of the silicon formed and the upper end of the straight body portion set to 590 ° C. or higher.
しかしながら、１００〜１４０ｍｍのテール部を形成すると、ＰおよびＳｉから形成される凝集（Ｓｉ−Ｐ）欠陥の成長を充分に抑制することができず、エピタキシャル成長後のＳＦが増加し、エピタキシャルウェーハの安定的な生産が困難である。また、直胴部の長さが５５０ｍｍであると、生産性低下による採算性の悪化の懸念もある。 However, when a tail portion of 100 to 140 mm is formed, the growth of aggregated (Si—P) defects formed from P and Si cannot be sufficiently suppressed, SF after epitaxial growth increases, and the epitaxial wafer becomes stable. Production is difficult. Further, if the length of the straight body portion is 550 mm, there is a concern that the profitability may be deteriorated due to the decrease in productivity.
特許文献４では、シリコン単結晶の抵抗率が０．７〜０．９ｍΩ・ｃｍとなるように、シリコン融液に赤リンを添加し、前記シリコン単結晶から得られる評価シリコンウェーハを１２００℃の水素雰囲気中、３０秒加熱した後に発生するピット数が０．１個／ｃｍ2以下となるように、引き上げ温度が５７０℃±７０℃となる時間内に制御しながらシリコン単結晶を引き上げる、シリコン単結晶の引き上げ方法が開示されている。 In Patent Document 4, red phosphorus is added to the silicon melt so that the resistance of the silicon single crystal is 0.7 to 0.9 mΩ · cm, and the evaluation silicon wafer obtained from the silicon single crystal is heated at 1200 ° C. Silicon single crystal is pulled up while controlling within the time when the pulling temperature becomes 570 ° C ± 70 ° C so that the number of pits generated after heating for 30 seconds in a hydrogen atmosphere is 0.1 pits / cm 2 or less. A method for pulling up a single crystal is disclosed.
シリコン単結晶の内部には、Ｐがａｔｏｍｉｃ％オーダーの量で凝集したＳｉ−Ｐ欠陥が存在することがわかっている（非特許文献１〜３）。この欠陥が、エピタキシャル成長前の熱処理で完全に消滅できず、また積層欠陥を生じ、これがエピタキシャル成長前の表層付近に残存することで、エピタキシャル膜の形成時には成膜層を伝搬してＳＦを生じると推定される。 It is known that Si-P defects in which P is aggregated in an amount on the order of atomic% exist inside the silicon single crystal (Non-Patent Documents 1 to 3). It is presumed that these defects cannot be completely eliminated by the heat treatment before the epitaxial growth, and stacking defects occur, which remain near the surface layer before the epitaxial growth, and thus propagate through the film-forming layer to generate SF when the epitaxial film is formed. Will be done.
本発明は、シリコン単結晶インゴット引き上げ時に発生するＳｉ−Ｐ欠陥の成長を抑制して、エピタキシャル成長の方法やそのプロセスにおけるばらつきに依存せず、安定的なエピタキシャル基板の生産が可能なシリコン単結晶の製造方法を提供することを目的とする。 INDUSTRIAL APPLICABILITY The present invention suppresses the growth of Si-P defects generated when the silicon single crystal ingot is pulled up, and can produce a stable epitaxial substrate without depending on the epitaxial growth method or the variation in the process. It is an object of the present invention to provide a manufacturing method.
本発明は、以下の事項からなる。
本発明のシリコン単結晶の製造方法は、チョクラルスキー（ＣＺ）法において、ドーパントとしてリンを添加し、シリコン単結晶育成中、冷却過程における各単結晶部位の７００〜６００℃の通過時間をモニタリングおよび調節することにより、電気抵抗率が０．６〜１．０ｍΩ・ｃｍのシリコン単結晶を作製することを特徴とする。
The present invention comprises the following matters.
In the method for producing a silicon single crystal of the present invention, phosphorus is added as a dopant in the Czochralski (CZ) method, and the passage time of each single crystal site in the cooling process is monitored at 700 to 600 ° C. during the growth of the silicon single crystal. It is characterized in that a silicon single crystal having an electric resistance of 0.6 to 1.0 mΩ · cm is produced by adjusting and adjusting.
シリコン単結晶育成中の７００〜６００℃の通過時間は、３００分未満であることが好ましい。
シリコン単結晶育成の最終段階で作製されるテール部の長さは０〜５０ｍｍとすることが好ましい。
シリコン単結晶育成中、ＳｉおよびＰがＳｉ−Ｐ欠陥を形成し、前記Ｓｉ−Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であり、最大辺長さが３５ｎｍ以上のＳｉ−Ｐ欠陥の密度が３×１０11個／ｃｍ3以下であることが好ましい。
The transit time at 700 to 600 ° C. during the growth of the silicon single crystal is preferably less than 300 minutes.
The length of the tail portion produced in the final stage of growing the silicon single crystal is preferably 0 to 50 mm.
During the growth of a silicon single crystal, Si and P form Si-P defects, and the average value of the maximum side lengths of the Si-P defects is 50 nm or less, and the maximum side length of the Si-P defects is 35 nm or more. The density is preferably 3 × 10 11 pieces / cm 3 or less.
本発明によれば、シリコン単結晶インゴットを、冷却過程における７００〜６００℃の通過時間を調節しながら引き上げることで、Ｓｉ−Ｐ欠陥の成長を効果的に抑制し、エピタキシャル成長後のエピタキシャル層に発生するＳＦを制御することができる。具体的には、この発明により、Ｓｉ−Ｐ欠陥の最大辺長さの平均値を５０ｎｍ以下とし、最大辺長さが３５ｎｍ以上のＳｉ−Ｐ欠陥の密度を３×１０11個／ｃｍ3以下とすることが可能となり、前記シリコンウェーハを用いたエピタキシャルシリコンウェーハにおいて、ＳＦの発生を低減することができる。
本発明のシリコンウェーハを用いることで、エピタキシャル成長の方法やそのプロセスにおけるばらつきに依存しない、安定的なエピタキシャル基板の生産が可能となる。
According to the present invention, by pulling up the silicon single crystal ingot while adjusting the passage time of 700 to 600 ° C. in the cooling process, the growth of Si—P defects is effectively suppressed, and the silicon single crystal ingot is generated in the epitaxial layer after the epitaxial growth. SF can be controlled. Specifically, according to the present invention, the average value of the maximum side lengths of Si-P defects is set to 50 nm or less, and the density of Si-P defects having a maximum side length of 35 nm or more is 3 × 10 11 pieces / cm 3 or less. This makes it possible to reduce the occurrence of SF in an epitaxial silicon wafer using the silicon wafer.
By using the silicon wafer of the present invention, it is possible to produce a stable epitaxial substrate that does not depend on the method of epitaxial growth and the variation in the process.
本発明のシリコン単結晶の製造方法は、チョクラルスキー（ＣＺ）法において、ドーパントとしてリンを添加し、シリコン単結晶育成中、冷却過程における７００〜６００℃の通過時間を調節することにより、電気抵抗率が０．６〜１．０ｍΩ・ｃｍのシリコン単結晶を形成することを特徴とする。 In the method for producing a silicon single crystal of the present invention, phosphorus is added as a dopant in the Czochralski (CZ) method, and the passage time of 700 to 600 ° C. in the cooling process is adjusted during the growth of the silicon single crystal to obtain electricity. It is characterized by forming a silicon single crystal having a resistance of 0.6 to 1.0 mΩ · cm.
本発明のシリコン単結晶の製造にはＣＺ法が用いられる。ＣＺ法とは、石英るつぼに多結晶シリコンを充填し、ヒーターで加熱・融解し、そのシリコン融液の液面（湯面）に、結晶成長の元となる小さな単結晶を種結晶として浸し、石英るつぼおよび種結晶を回転させながら大口径の結晶棒を引き上げる方法である。ＣＺ法によって、シリコン単結晶を製造すると、石英るつぼから溶け込んだ酸素原子が高温下に互いに集合する。したがって、ＣＺ法では、るつぼの温度や、石英るつぼおよび種結晶の回転数などを制御することで、酸素を所望の濃度で含む原料シリコンウェーハを製造することができる。 The CZ method is used for producing the silicon single crystal of the present invention. In the CZ method, a quartz pot is filled with polycrystalline silicon, heated and melted with a heater, and a small single crystal that is the source of crystal growth is immersed as a seed crystal in the liquid surface (hot water surface) of the silicon melt. This is a method of pulling up a large-diameter crystal rod while rotating a quartz pot and a seed crystal. When a silicon single crystal is produced by the CZ method, oxygen atoms dissolved from a quartz crucible aggregate with each other at a high temperature. Therefore, in the CZ method, a raw material silicon wafer containing oxygen at a desired concentration can be produced by controlling the temperature of the crucible, the rotation speed of the quartz crucible and the seed crystal, and the like.
通常のシリコン単結晶には、酸素析出物や、空孔の集合体であるボイド状欠陥（ＣＯＰ）がそれぞれ〜１０8個／ｃｍ3および〜１０6個／ｃｍ3含まれる。ＣＯＰは、ゲート酸化膜の耐圧劣化や接合リーク電流の増大などを引き起こすことから、ウェーハ表面からデバイス形成深さ（〜１０μｍ）までは完全に除去することが望ましい。 A normal silicon single crystal contains oxygen precipitates and void-like defects (COPs), which are aggregates of pores, in 10 to 8 pieces / cm 3 and 10 to 6 pieces / cm 3, respectively. Since COP causes deterioration of the withstand voltage of the gate oxide film and an increase in junction leakage current, it is desirable to completely remove the COP from the wafer surface to the device formation depth (10 μm).
低抵抗率のシリコンウェーハを製造するため、シリコン単結晶インゴットの成長時にＰをはじめとするドーパントをシリコン融液中に高濃度に添加すると、ＣＯＰを低減する効果がある一方で、前記のとおり、ドーパントがＰの場合には、Ｓｉ−Ｐ欠陥が発生するので、エピ後のＳＦの抑制においては逆効果である。 In order to manufacture a silicon wafer having a low resistivity, adding a dopant such as P to the silicon melt at a high concentration during the growth of the silicon single crystal ingot has the effect of reducing COP, but as described above. When the dopant is P, Si-P defects occur, which is counterproductive in suppressing SF after epi.
これについて、本発明では、ドーパントとしてＰを添加したシリコン融液からの単結晶インゴットの引き上げの冷却過程における温度条件およびその条件下での単結晶インゴットの通過時間を調整することで、Ｓｉ−Ｐ欠陥の発生を抑制している。 Regarding this, in the present invention, Si-P is adjusted by adjusting the temperature condition in the cooling process of pulling up the single crystal ingot from the silicon melt to which P is added as a dopant and the passing time of the single crystal ingot under the condition. The occurrence of defects is suppressed.
リンには、黄リン、紫リン、黒リン、赤リンおよび紅リンなどがあるが、通常は赤リンが用いられる。リンの添加量は、シリコン融液に対して０．１０〜０．３０ｗｔ％、好ましくは０．１５〜０．２５ｗｔ％である。リンの添加量が前記範囲内にあるとき、引き上げたシリコン単結晶が、パワーＭＯＳＦＥＴに要求される低い抵抗率を達成できる。 Phosphorus includes yellow phosphorus, purple phosphorus, black phosphorus, red phosphorus and red phosphorus, but red phosphorus is usually used. The amount of phosphorus added is 0.10 to 0.30 wt%, preferably 0.15 to 0.25 wt% with respect to the silicon melt. When the amount of phosphorus added is within the above range, the raised silicon single crystal can achieve the low resistivity required for the power MOSFET.
シリコン単結晶の引き上げは、シリコン単結晶引き上げの冷却過程における７００〜６００℃の通過時間をモニタリングおよび調節しながら行う。Ｓｉ−Ｐ欠陥はこの冷却過程の７００℃に近い温度になると成長が促進される。よって、冷却過程における７００℃周辺の通過時間を、放射温度計や引き上げ装置のプロセス情報などを使用し、モニタリングおよび管理しながらシリコン単結晶の引き上げを行うことで、Ｓｉ−Ｐ欠陥のサイズおよび密度を調整することができる。Ｓｉ−Ｐ欠陥の成長温度領域からすると、モニタリングおよび調整範囲は７００〜６００℃とするのが好ましいと言える。 The silicon single crystal is pulled up while monitoring and adjusting the transit time of 700 to 600 ° C. in the cooling process of the silicon single crystal pulling. The growth of Si-P defects is promoted at a temperature close to 700 ° C. in this cooling process. Therefore, the size and density of Si-P defects are measured by pulling up the silicon single crystal while monitoring and controlling the transit time around 700 ° C. in the cooling process using a radiation thermometer and process information of the pulling device. Can be adjusted. From the growth temperature range of Si-P defects, it can be said that the monitoring and adjustment range is preferably 700 to 600 ° C.
上記モニタリングおよび調整すべき温度に関して、６００℃未満であると、Ｓｉ−Ｐ欠陥の成長が遅くなり、欠陥成長への影響度は小さくなる。 With respect to the temperature to be monitored and adjusted, if it is less than 600 ° C., the growth of Si-P defects is slowed down, and the degree of influence on the defect growth is small.
冷却過程における通過時間モニタリングおよび調節する温度範囲７００〜６００℃の条件下、シリコン単結晶の同通過時間は３００分未満とすることが好ましい。引き上げ時間が３００分未満であるとき、Ｓｉ−Ｐ欠陥の最大辺長さの平均値は５０ｎｍ以下となる。図１に、冷却過程における７００〜６００℃の通過時間が３００分未満であるとき、Ｓｉ−Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下となることが示されている。Ｓｉ−Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であると、Ｓｉ−Ｐ欠陥、そしてこれにより発生するＳＦの低減とが両立され、検査工程および出荷段階で不良品の発生率が低いシリコンウェーハを歩留まりよく製造することができる。 Passing time in the cooling process Under the conditions of monitoring and adjusting the temperature range of 700 to 600 ° C., the same passing time of the silicon single crystal is preferably less than 300 minutes. When the pulling time is less than 300 minutes, the average value of the maximum side lengths of Si-P defects is 50 nm or less. FIG. 1 shows that the average value of the maximum side lengths of Si-P defects is 50 nm or less when the passing time at 700 to 600 ° C. in the cooling process is less than 300 minutes. When the average value of the maximum side lengths of Si-P defects is 50 nm or less, both Si-P defects and the reduction of SF generated by the average value are compatible, and the occurrence rate of defective products is low in the inspection process and the shipping stage. Silicon wafers can be manufactured with good yield.
また、最大辺長さが３５ｎｍ以上のＳｉ−Ｐ欠陥の密度は３×１０11ｃｍ-3以下であることが好ましい。最大辺長さが３５ｎｍ以上のＳｉ−Ｐ欠陥の密度が３×１０11ｃｍ-3以下であることで、エピタキシャル成長後のＳＦを抑制することができる。 Further, the density of Si-P defects having a maximum side length of 35 nm or more is preferably 3 × 10 11 cm -3 or less. When the density of Si-P defects having a maximum side length of 35 nm or more is 3 × 10 11 cm -3 or less, SF after epitaxial growth can be suppressed.
Ｓｉ−Ｐ欠陥の最大辺長さの平均値を５０ｎｍ以下とし、最大辺長さが３５ｎｍ以上のＳｉ−Ｐ欠陥の密度を３×１０11個／ｃｍ3以下とすることで、前記シリコンウェーハを用いたエピタキシャルシリコンウェーハにおいて、エピタキシャル成長後のＳＦの発生を低減することができる。図２に、冷却過程における７００〜６００℃の通過時間を３００分未満の時間で引き上げた場合のＳＦ密度が約１×１０３cm-2以下であり、充分に低減されていることが示されている。 By setting the average value of the maximum side lengths of Si-P defects to 50 nm or less and the density of Si-P defects having a maximum side length of 35 nm or more to 3 × 10 11 pieces / cm 3 or less, the silicon wafer can be made. In the epitaxial silicon wafer used, the generation of SF after epitaxial growth can be reduced. FIG. 2 shows that the SF density when the passage time of 700 to 600 ° C. in the cooling process is increased in less than 300 minutes is about 1 × 10 3 cm -2 or less, which is sufficiently reduced. ing.
シリコン単結晶育成の最終段階で形成されるテール部の長さは０〜５０ｍｍとすることが好ましい。シリコン単結晶インゴットは、結晶直径が一定であるボディー部と、結晶直径が徐々に減少するテール部とからなる。ボディー部の長さは、通常５００〜２０００ｍｍ程度であるが、ボディー部の長さが１２００ｍｍを下回る場合に、収率が悪く、採算性が悪化する。よって、ボディー部の長さは１２００〜２０００ｍｍとするのが好ましい。一方、テール部の長さを０〜５０ｍｍとすることで、Ｓｉ−Ｐ欠陥の成長温度である７００〜６００℃でのシリコン単結晶の引き上げ時間が短縮されることとなり、結果として、Ｓｉ−Ｐ欠陥の成長が抑制され、エピタキシャル成長後のＳＦが低減され、エピタキシャルウェーハの安定的生産に繋がる。 The length of the tail portion formed at the final stage of growing the silicon single crystal is preferably 0 to 50 mm. The silicon single crystal ingot includes a body portion having a constant crystal diameter and a tail portion in which the crystal diameter gradually decreases. The length of the body portion is usually about 500 to 2000 mm, but when the length of the body portion is less than 1200 mm, the yield is poor and the profitability is deteriorated. Therefore, the length of the body portion is preferably 1200 to 2000 mm. On the other hand, by setting the length of the tail portion to 0 to 50 mm, the pulling time of the silicon single crystal at 700 to 600 ° C., which is the growth temperature of the Si-P defect, is shortened, and as a result, the Si-P is pulled up. Defect growth is suppressed, SF after epitaxial growth is reduced, leading to stable production of epitaxial wafers.
得られるシリコン単結晶の電気抵抗率は、０．６〜１．０ｍΩ・ｃｍ、具体的には０．７〜０．９ｍΩ・ｃｍである。電気抵抗率０．６〜１．０ｍΩ・ｃｍは、先端パワーＭＯＳＦＥＴに適用するに最適な抵抗率である。なお、電気抵抗率は、シリコン単結晶インゴットまたは該シリコン単結晶インゴットを切り出したウェーハを四探針法を用いて測定したバルク抵抗率である。 The electrical resistivity of the obtained silicon single crystal is 0.6 to 1.0 mΩ · cm, specifically 0.7 to 0.9 mΩ · cm. The electrical resistivity of 0.6 to 1.0 mΩ · cm is the optimum resistivity applied to the advanced power MOSFET. The electrical resistivity is a bulk resistivity measured by using a four-probe method on a silicon single crystal ingot or a wafer obtained by cutting out the silicon single crystal ingot.
Ｓｉエピタキシャル成長は、通常ＣＺ基板の上に、例えば、キャリアガスである水素（Ｈ2）およびソースガスであるトリクロロシラン（ＳｉＨＣｌ3）などのガスを使用し、化学気相成長法（ＣＶＤ）で、単結晶Ｓｉを形成するものである。従来のシリコンウェーハでは、高濃度Ｐドープに起因したＳｉ−Ｐ欠陥のためにエピタキシャル成長後にＳＦが発生していたが、本発明では、Ｓｉ−Ｐ欠陥の最大辺長さの平均値を５０ｎｍ以下とし、最大辺長さが３５ｎｍ以上のＳｉ−Ｐ欠陥の密度を３×１０11個／ｃｍ3以下とすることで、ＳＦが低密度のエピタキシャルシリコンウェーハを製造することができる。そして、このようなシリコン単結晶インゴットは、前記のとおり、冷却過程における７００〜６００℃の通過時間を３００分未満としてシリコン単結晶を引き上げることで、安定した生産が可能である。 Si epitaxial growth is usually carried out by chemical vapor deposition (CVD) using a gas such as hydrogen (H 2 ) as a carrier gas and trichlorosilane (SiHCl 3) as a source gas on a CZ substrate. It forms a single crystal Si. In a conventional silicon wafer, SF is generated after epitaxial growth due to Si-P defects caused by high-concentration P-doping, but in the present invention, the average value of the maximum side lengths of Si-P defects is set to 50 nm or less. By setting the density of Si-P defects having a maximum side length of 35 nm or more to 3 × 10 11 pieces / cm 3 or less, an epitaxial silicon wafer having a low SF density can be manufactured. As described above, such a silicon single crystal ingot can be stably produced by pulling up the silicon single crystal with the passage time of 700 to 600 ° C. in the cooling process set to less than 300 minutes.
以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
［実施例１］
ＣＺ法により、ｎ型ドーパントとしてリンを添加したシリコン融液から、冷却過程における７００〜６００℃の通過時間をモニタリングおよび制御し、直径２００ｍｍで結晶方位（００１）の単結晶インゴットを引き上げた。
ここで、得られる単結晶インゴットから切り出したシリコンウェーハの抵抗率が１．１〜０．６ｍΩ・ｃｍとなるように、単結晶インゴットのヘッドからテールにかけて、それぞれ、リン濃度を約０．７×１０20〜１．３×１０20ａｔｏｍｓ／ｃｍ3とし、酸素濃度を１．２×１０18〜０．７×１０18ａｔｏｍｓ／ｃｍ3とした。
Hereinafter, the present invention will be described in more detail with reference to Examples, but the present invention is not limited thereto.
[Example 1]
A single crystal ingot having a diameter of 200 mm and a crystal orientation (001) was pulled up from a silicon melt to which phosphorus was added as an n-type dopant by the CZ method by monitoring and controlling the passage time at 700 to 600 ° C. in the cooling process.
Here, the phosphorus concentration is about 0.7 × from the head to the tail of the single crystal ingot so that the resistivity of the silicon wafer cut out from the obtained single crystal ingot is 1.1 to 0.6 mΩ · cm. The oxygen concentration was 1.2 × 10 18 to 0.7 × 10 18 crystals / cm 3 and 10 20 to 1.3 × 10 20 crystals / cm 3.
シリコン単結晶の引き上げ時の温度プロファイルより、冷却過程における各単結晶部位の７００〜６００℃を通過する時間を求めた。この７００〜６００℃での通過時間と、各単結晶部位の任意のバルク部結晶欠陥を透過電子顕微鏡（ＴＥＭ）で観察し、Ｓｉ−Ｐ欠陥の最大辺長さの平均値を求めた。図１に示すように、３００分未満の時間で通過した部位では、Ｓｉ−Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であった。 From the temperature profile at the time of pulling up the silicon single crystal, the time for passing 700 to 600 ° C. of each single crystal site in the cooling process was determined. The transit time at 700 to 600 ° C. and any bulk crystal defects of each single crystal site were observed with a transmission electron microscope (TEM), and the average value of the maximum side lengths of the Si-P defects was obtained. As shown in FIG. 1, the average value of the maximum side lengths of Si-P defects was 50 nm or less at the site where the passage took less than 300 minutes.
単結晶インゴットをワイヤソーでウェーハにスライスした。次いで、シリコンウェーハに対して、公知の方法により、面取り、歪み層の除去、エッチングを施した後、ウェーハ表面を鏡面加工した。 The single crystal ingot was sliced into a wafer with a wire saw. Next, the silicon wafer was chamfered, the strain layer was removed, and etched by a known method, and then the surface of the wafer was mirror-finished.
Ｈ2ベイキングで、鏡面加工したウェーハ表面を清浄化した後に、厚さ１０μｍになるように単結晶Ｓｉのエピタキシャル成長を行った。得られたエピタキシャルシリコンウェーハの表面に存在するＳＦの密度を、顕微鏡で目視計測した。図２より、３００分未満の時間で通過した部位では、ＳＦが約１×１０3cm-2以下であり、低減されていた。 After cleaning the mirror-finished wafer surface by H 2 baking, epitaxial growth of single crystal Si was performed so as to have a thickness of 10 μm. The density of SF present on the surface of the obtained epitaxial silicon wafer was visually measured with a microscope. From FIG. 2, the SF was reduced to about 1 × 10 3 cm -2 or less at the site where the passage took less than 300 minutes.
Ｓｉ−Ｐ欠陥のサイズとＬＰＤとの相関性を確認したところ、３５ｎｍ以上のＳｉ−Ｐの影響が大きいことがわかった（図３）。なお、Ｓｉ−Ｐ欠陥の分布を正規分布と仮定した。 When the correlation between the size of the Si-P defect and LPD was confirmed, it was found that the influence of Si-P of 35 nm or more was large (Fig. 3). The distribution of Si-P defects was assumed to be a normal distribution.
Claims (4)
ドーパントとしてリンを添加し、
シリコン単結晶育成中、冷却過程における各単結晶部位の７００〜６００℃の通過時間をモニタリングおよび調節することにより、
電気抵抗率が０．６〜１．０ｍΩ・ｃｍのシリコン単結晶を作製することを特徴とするシリコン単結晶の製造方法。 A method for producing silicon single crystals grown by the Czochralski method.
Add phosphorus as a dopant and
By monitoring and adjusting the transit time of each single crystal site at 700-600 ° C. during the growth of the silicon single crystal during the cooling process.
A method for producing a silicon single crystal, which comprises producing a silicon single crystal having an electrical resistivity of 0.6 to 1.0 mΩ · cm.
前記Ｓｉ−Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であり、
最大辺長さが３５ｎｍ以上のＳｉ−Ｐ欠陥の密度が３×１０11個／ｃｍ3以下であることを特徴とする請求項１〜３のいずれか一項に記載のシリコン単結晶の製造方法。 During the growth of the silicon single crystal, Si and P form Si-P defects,
The average value of the maximum side lengths of the Si-P defects is 50 nm or less, and the average value is 50 nm or less.
The method for producing a silicon single crystal according to any one of claims 1 to 3, wherein the density of Si-P defects having a maximum side length of 35 nm or more is 3 × 10 11 pieces / cm 3 or less. ..
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