JP2021097219A - Oxide semiconductor thin film, thin-film transistor, and spattering target - Google Patents
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Abstract
Description
本発明は、例えば液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に好適に用いられる酸化物半導体薄膜、及び該酸化物半導体薄膜からなる酸化物半導体層を含む薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関する。また、本発明は、該酸化物半導体薄膜からなる酸化物半導体層を形成するためのスパッタリングターゲットに関する。 The present invention relates to an oxide semiconductor thin film preferably used for display devices such as liquid crystal displays and organic EL displays, and a thin film transistor (TFT) including an oxide semiconductor layer made of the oxide semiconductor thin film. The present invention also relates to a sputtering target for forming an oxide semiconductor layer made of the oxide semiconductor thin film.
アモルファス酸化物半導体としては、特許文献１に示すように、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）からなるＩｎ−Ｇａ−Ｚｎ系酸化物半導体（ＩＧＺＯ）が知られている。
As the amorphous oxide semiconductor, as shown in
酸化物半導体は、高解像度及び高速駆動が要求される表示装置などの電子回路を構成する薄膜トランジスタのチャンネル層に適用される。
酸化物半導体薄膜を用いた薄膜トランジスタは、光照射や電圧印加などのストレスに対する耐性（ストレス耐性）に優れることが要求される。ストレス耐性が低いと、トランジスタのしきい値電圧がシフトしたり、ばらついて表示装置自体の信頼性が低下する。
Oxide semiconductors are applied to the channel layer of thin film transistors that constitute electronic circuits such as display devices that require high resolution and high-speed drive.
A thin film transistor using an oxide semiconductor thin film is required to have excellent resistance to stress such as light irradiation and voltage application (stress resistance). If the stress tolerance is low, the threshold voltage of the transistor shifts or fluctuates, and the reliability of the display device itself decreases.
さらに、酸化物半導体薄膜の上にソース・ドレイン電極を備えた薄膜トランジスタを作製する際、上記酸化物半導体薄膜がウェットエッチング液などの薬液に対して高い特性（ウェットエッチング耐性）を有することも要求される。具体的には、以下の二つの特性が要求される。 Further, when a thin film transistor having a source / drain electrode is formed on an oxide semiconductor thin film, the oxide semiconductor thin film is also required to have high characteristics (wet etching resistance) with respect to a chemical solution such as a wet etching solution. To. Specifically, the following two characteristics are required.
（ｉ）酸化物半導体薄膜は、酸化物半導体加工用ウェットエッチング液に対して優れた可溶性を有すること（ウェットエッチング加工性に優れること）
すなわち、酸化物半導体薄膜を加工する際に用いられるシュウ酸などの有機酸系や無機酸系のウェットエッチング液により、上記酸化物半導体薄膜が適切な速度でエッチングされ、残渣なくパターニングできることが要求される。
（ｉｉ）酸化物半導体薄膜は、ソース・ドレイン電極用ウェットエッチング液に対して不溶性であること（ウェットエッチング耐性に優れること）
(I) The oxide semiconductor thin film has excellent solubility in a wet etching solution for processing oxide semiconductors (excellent in wet etching processability).
That is, it is required that the oxide semiconductor thin film is etched at an appropriate rate by an organic acid-based or inorganic acid-based wet etching solution such as oxalic acid used when processing the oxide semiconductor thin film, and can be patterned without residue. To.
(Ii) The oxide semiconductor thin film is insoluble in the wet etching solution for source / drain electrodes (excellent in wet etching resistance).
本発明の目的は、酸化物半導体トランジスタにおいて、電界効果移動度とストレス耐性に優れると共に、酸化物半導体層を加工する際に用いられるウェットエッチング液に対して優れたウェットエッチング加工性を有し、かつ、ソース・ドレイン電極をパターニングする際に用いられるウェットエッチング液に対して酸化物半導体層が優れたウェットエッチング耐性を有する薄膜トランジスタを得ることができる酸化物半導体薄膜、該酸化物半導体層を含む薄膜トランジスタ、及び該酸化物半導体層を形成するためのスパッタリングターゲットを提供することにある。 An object of the present invention is that an oxide semiconductor transistor has excellent electric field effect mobility and stress resistance, and also has excellent wet etching processability with respect to a wet etching solution used when processing an oxide semiconductor layer. In addition, an oxide semiconductor thin film that can obtain a thin film transistor having an oxide semiconductor layer having excellent wet etching resistance with respect to the wet etching solution used when patterning the source / drain electrode, and a thin film transistor including the oxide semiconductor layer. , And a sputtering target for forming the oxide semiconductor layer.
本発明者らは、鋭意研究を重ねた結果、金属元素としてＩｎ、Ｇａ、Ｚｎ及びＳｎと、Ｏとを含む酸化物半導体薄膜を採用し、各金属元素の組成を適切に制御することにより上記課題を解決できることを見出し、本発明を完成するに至った。 As a result of intensive research, the present inventors have adopted an oxide semiconductor thin film containing In, Ga, Zn, Sn and O as metal elements, and appropriately controlled the composition of each metal element. We have found that the problem can be solved and have completed the present invention.
すなわち、本発明の上記目的は、酸化物半導体薄膜に係る下記［１］の構成により達成される。
［１］ 金属元素としてＩｎ、Ｇａ、Ｚｎ及びＳｎと、Ｏとを含み、
前記Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数の合計に対する各金属元素の原子数比が、
０．０７０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２００
０．２５０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６００
０．１８０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．５５０
０．０３０≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５０
を満足するとともに、
前記Ｚｎの原子数比に対する前記Ｓｎの原子数比が、
０．１０≦Ｓｎ／Ｚｎ≦０．２５
を満足するとともに、
前記Ｓｎ、Ｉｎ及びＧａの原子数比が、
（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９
を満足する、酸化物半導体薄膜。
That is, the above object of the present invention is achieved by the configuration of the following [1] relating to the oxide semiconductor thin film.
[1] In, Ga, Zn, Sn, and O are contained as metal elements, and the metal elements are contained.
The ratio of the atomic number of each metal element to the total atomic number of In, Ga, Zn and Sn is
0.070 ≤ In / (In + Ga + Zn + Sn) ≤ 0.200
0.250 ≤ Ga / (In + Ga + Zn + Sn) ≤ 0.600
0.180 ≤ Zn / (In + Ga + Zn + Sn) ≤ 0.550
0.030 ≤ Sn / (In + Ga + Zn + Sn) ≤ 0.150
While being satisfied
The atomic number ratio of Sn to the atomic number ratio of Zn is
0.10 ≤ Sn / Zn ≤ 0.25
While being satisfied
The atomic number ratio of Sn, In and Ga is
(Sn × In) / Ga ≧ 0.009
Satisfy the oxide semiconductor thin film.
また、本発明の上記目的は、薄膜トランジスタに係る下記［２］の構成により達成される。
［２］ 基板上にゲート電極、ゲート絶縁膜、第２の酸化物半導体層、第１の酸化物半導体層、ソース・ドレイン電極及び保護膜をこの順序で有する薄膜トランジスタであって、
前記第１の酸化物半導体層は、金属元素としてＩｎ、Ｇａ、Ｚｎ及びＳｎと、Ｏとを含み、
前記Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数の合計に対する各金属元素の原子数比が、
０．０７０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２００
０．２５０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６００
０．１８０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．５５０
０．０３０≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５０
を満足するとともに、
前記Ｚｎの原子数比に対する前記Ｓｎの原子数比が、
０．１０≦Ｓｎ／Ｚｎ≦０．２５
を満足するとともに、
前記Ｓｎ、Ｉｎ及びＧａの原子数比が、
（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９
を満足する、薄膜トランジスタ。
Further, the above object of the present invention is achieved by the configuration of the following [2] relating to the thin film transistor.
[2] A thin film transistor having a gate electrode, a gate insulating film, a second oxide semiconductor layer, a first oxide semiconductor layer, a source / drain electrode, and a protective film on a substrate in this order.
The first oxide semiconductor layer contains In, Ga, Zn, Sn and O as metal elements, and contains O.
The ratio of the atomic number of each metal element to the total atomic number of In, Ga, Zn and Sn is
0.070 ≤ In / (In + Ga + Zn + Sn) ≤ 0.200
0.250 ≤ Ga / (In + Ga + Zn + Sn) ≤ 0.600
0.180 ≤ Zn / (In + Ga + Zn + Sn) ≤ 0.550
0.030 ≤ Sn / (In + Ga + Zn + Sn) ≤ 0.150
While being satisfied
The atomic number ratio of Sn to the atomic number ratio of Zn is
0.10 ≤ Sn / Zn ≤ 0.25
While being satisfied
The atomic number ratio of Sn, In and Ga is
(Sn × In) / Ga ≧ 0.009
Satisfy, thin film transistor.
また、薄膜トランジスタに係る本発明の好ましい実施形態は、以下の［３］に関する。
［３］ 前記ソース・ドレイン電極は前記第１の酸化物半導体層と直接接合しており、前記ソース・ドレイン電極がＣｕ又はＣｕ合金からなる、上記［２］に記載の薄膜トランジスタ。
Further, a preferred embodiment of the present invention relating to a thin film transistor relates to the following [3].
[3] The thin film transistor according to the above [2], wherein the source / drain electrode is directly bonded to the first oxide semiconductor layer, and the source / drain electrode is made of Cu or a Cu alloy.
また、本発明の上記目的は、スパッタリングターゲットに係る下記［４］の構成により達成される。
［４］ 上記［２］又は［３］に記載の薄膜トランジスタにおける前記第１の酸化物半導体層を形成するためのスパッタリングターゲットであって、
金属元素としてＩｎ、Ｇａ、Ｚｎ及びＳｎと、Ｏとを含み、
前記Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数の合計に対する各金属元素の原子数比が、
０．０７０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２００
０．２５０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６００
０．１８０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．５５０
０．０３０≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５０
を満足するとともに、
前記Ｚｎの原子数比に対する前記Ｓｎの原子数比が、
０．１０≦Ｓｎ／Ｚｎ≦０．２５
を満足するとともに、
前記Ｓｎ、Ｉｎ及びＧａの原子数比が、
（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９
を満足する、スパッタリングターゲット。
Further, the above object of the present invention is achieved by the configuration of the following [4] relating to the sputtering target.
[4] A sputtering target for forming the first oxide semiconductor layer in the thin film transistor according to the above [2] or [3].
It contains In, Ga, Zn and Sn as metal elements and O, and contains
The ratio of the atomic number of each metal element to the total atomic number of In, Ga, Zn and Sn is
0.070 ≤ In / (In + Ga + Zn + Sn) ≤ 0.200
0.250 ≤ Ga / (In + Ga + Zn + Sn) ≤ 0.600
0.180 ≤ Zn / (In + Ga + Zn + Sn) ≤ 0.550
0.030 ≤ Sn / (In + Ga + Zn + Sn) ≤ 0.150
While being satisfied
The atomic number ratio of Sn to the atomic number ratio of Zn is
0.10 ≤ Sn / Zn ≤ 0.25
While being satisfied
The atomic number ratio of Sn, In and Ga is
(Sn × In) / Ga ≧ 0.009
Satisfy the sputtering target.
本発明によれば、酸化物半導体トランジスタにおいて、電界効果移動度とストレス耐性に優れると共に、酸化物半導体層を加工する際に用いられるウェットエッチング液に対して優れたウェットエッチング加工性を有し、かつ、ソース・ドレイン電極をパターニングする際に用いられるウェットエッチング液に対して酸化物半導体層が優れたウェットエッチング耐性を有する薄膜トランジスタを得ることができる酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲットを提供できる。 According to the present invention, the oxide semiconductor transistor has excellent electric field effect mobility and stress resistance, and also has excellent wet etching processability with respect to the wet etching solution used when processing the oxide semiconductor layer. Further, it is possible to provide an oxide semiconductor thin film transistor, a thin film transistor and a sputtering target capable of obtaining a thin film transistor having an oxide semiconductor layer having excellent wet etching resistance with respect to the wet etching solution used when patterning the source / drain electrode.
以下、本発明の実施形態に係る酸化物半導体薄膜及び薄膜トランジスタについて説明する。 Hereinafter, the oxide semiconductor thin film and the thin film transistor according to the embodiment of the present invention will be described.
本実施形態に係る酸化物半導体薄膜は、
金属元素としてＩｎ、Ｇａ、Ｚｎ及びＳｎと、Ｏとを含み、
前記Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数の合計に対する各金属元素の原子数比が、
０．０７０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２００
０．２５０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６００
０．１８０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．５５０
０．０３０≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５０
を満足するとともに、
前記Ｚｎの原子数比に対する前記Ｓｎの原子数比が、
０．１０≦Ｓｎ／Ｚｎ≦０．２５
を満足するとともに、
前記Ｓｎ、Ｉｎ及びＧａの原子数比が、
（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９
を満足する。
The oxide semiconductor thin film according to this embodiment is
It contains In, Ga, Zn and Sn as metal elements and O, and contains
The ratio of the atomic number of each metal element to the total atomic number of In, Ga, Zn and Sn is
0.070 ≤ In / (In + Ga + Zn + Sn) ≤ 0.200
0.250 ≤ Ga / (In + Ga + Zn + Sn) ≤ 0.600
0.180 ≤ Zn / (In + Ga + Zn + Sn) ≤ 0.550
0.030 ≤ Sn / (In + Ga + Zn + Sn) ≤ 0.150
While being satisfied
The atomic number ratio of Sn to the atomic number ratio of Zn is
0.10 ≤ Sn / Zn ≤ 0.25
While being satisfied
The atomic number ratio of Sn, In and Ga is
(Sn × In) / Ga ≧ 0.009
To be satisfied.
また、本実施形態に係る薄膜トランジスタは、
基板上にゲート電極、ゲート絶縁膜、第２の酸化物半導体層、第１の酸化物半導体層、ソース・ドレイン電極及び保護膜をこの順序で有する薄膜トランジスタであって、
前記第１の酸化物半導体層は、金属元素としてＩｎ、Ｇａ、Ｚｎ及びＳｎと、Ｏとを含み、
前記Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数の合計に対する各金属元素の原子数比が、
０．０７０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２００
０．２５０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６００
０．１８０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．５５０
０．０３０≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５０
を満足するとともに、
前記Ｚｎの原子数比に対する前記Ｓｎの原子数比が、
０．１０≦Ｓｎ／Ｚｎ≦０．２５
を満足するとともに、
前記Ｓｎ、Ｉｎ及びＧａの原子数比が、
（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９
を満足する。
Further, the thin film transistor according to this embodiment is
A thin film transistor having a gate electrode, a gate insulating film, a second oxide semiconductor layer, a first oxide semiconductor layer, a source / drain electrode, and a protective film on a substrate in this order.
The first oxide semiconductor layer contains In, Ga, Zn, Sn and O as metal elements, and contains O.
The ratio of the atomic number of each metal element to the total atomic number of In, Ga, Zn and Sn is
0.070 ≤ In / (In + Ga + Zn + Sn) ≤ 0.200
0.250 ≤ Ga / (In + Ga + Zn + Sn) ≤ 0.600
0.180 ≤ Zn / (In + Ga + Zn + Sn) ≤ 0.550
0.030 ≤ Sn / (In + Ga + Zn + Sn) ≤ 0.150
While being satisfied
The atomic number ratio of Sn to the atomic number ratio of Zn is
0.10 ≤ Sn / Zn ≤ 0.25
While being satisfied
The atomic number ratio of Sn, In and Ga is
(Sn × In) / Ga ≧ 0.009
To be satisfied.
なお、本実施形態において、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ及びＯから構成される酸化物を「ＩＧＺＴＯ」と称する場合がある。また、Ｏを除く全金属元素（Ｉｎ、Ｇａ、Ｚｎ及びＳｎ）の原子数の合計量に対するＩｎ、Ｇａ、Ｚｎ及びＳｎの含有量（原子数比）を、それぞれ、「Ｉｎ原子数比」、「Ｇａ原子数比」、「Ｚｎ原子数比」及び「Ｓｎ原子数比」と呼ぶ場合がある。 In this embodiment, an oxide composed of In, Ga, Zn, Sn and O may be referred to as "IGZTO". Further, the contents (atomic number ratio) of In, Ga, Zn and Sn with respect to the total number of atoms of all metal elements (In, Ga, Zn and Sn) excluding O are set to "In atomic number ratio", respectively. It may be referred to as "Ga atomic number ratio", "Zn atomic number ratio" and "Sn atomic number ratio".
＜酸化物半導体薄膜＞
以下、本実施形態に係る酸化物半導体薄膜（又は、後述する薄膜トランジスタにおける第１の酸化物半導体層）について説明する。
<Oxide semiconductor thin film>
Hereinafter, the oxide semiconductor thin film (or the first oxide semiconductor layer in the thin film transistor described later) according to the present embodiment will be described.
〔０．０７０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２００〕
Ｉｎは、電気伝導性の向上に寄与する元素である。Ｉｎ原子数比が大きくなるほど、すなわち、全金属元素に占めるＩｎ量が多くなるほど、酸化物半導体層の導電性が向上するため、電界効果移動度は増加する。
[0.070 ≦ In / (In + Ga + Zn + Sn) ≦ 0.200]
In is an element that contributes to the improvement of electrical conductivity. As the In atomic number ratio increases, that is, as the amount of In in all metal elements increases, the conductivity of the oxide semiconductor layer improves, so that the field effect mobility increases.
上記作用を有効に発揮させるためには、上記Ｉｎ原子数比を０．０７０以上とする必要がある。上記Ｉｎ原子数比は、好ましくは０．０８０以上であり、より好ましくは０．１００以上である。ただし、Ｉｎ原子数比が大き過ぎると、キャリア密度が増加しすぎてしきい値電圧が低下するなどの問題があるため、Ｉｎ原子数比は０．２００以下とする。上記Ｉｎ原子数比は、好ましくは０．１５０以下、より好ましくは０．１３０以下である。 In order to effectively exert the above action, the In atom number ratio needs to be 0.070 or more. The In atom number ratio is preferably 0.080 or more, and more preferably 0.100 or more. However, if the In atom number ratio is too large, there is a problem that the carrier density increases too much and the threshold voltage drops, so the In atom number ratio is set to 0.200 or less. The In atom number ratio is preferably 0.150 or less, more preferably 0.130 or less.
〔０．２５０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６００〕
Ｇａは、酸素欠損の低減及びキャリア密度の制御に寄与する元素である。Ｇａ原子数比が大きくなるほど、すなわち、全金属元素に占めるＧａ量が多くなるほど、酸化物半導体層の電気的安定性が向上し、キャリアの過剰発生を抑制する効果を発揮する。また、Ｇａは過酸化水素系のＣｕエッチング液によるエッチングを阻害する元素でもある。よって、Ｇａ原子数比が大きくなるほど、ソース・ドレイン電極としてのＣｕ電極のエッチング加工に用いられる過酸化水素系エッチング液に対して選択比が大きくなり、ダメージを受けにくくなる。
[0.250 ≦ Ga / (In + Ga + Zn + Sn) ≦ 0.600]
Ga is an element that contributes to the reduction of oxygen deficiency and the control of carrier density. The larger the Ga atomic number ratio, that is, the larger the amount of Ga in the total metal elements, the better the electrical stability of the oxide semiconductor layer, and the more the effect of suppressing the excessive generation of carriers is exhibited. Ga is also an element that inhibits etching by a hydrogen peroxide-based Cu etching solution. Therefore, the larger the Ga atomic number ratio, the larger the selection ratio with respect to the hydrogen peroxide-based etching solution used for etching the Cu electrode as the source / drain electrode, and the less likely it is to be damaged.
上記作用を有効に発揮させるためには、Ｇａ原子数比を０．２５０以上とする必要がある。上記Ｇａ原子数比は、好ましくは０．３００以上、より好ましくは０．４１０以上である。ただし、Ｇａ原子数比が大きすぎると、酸化物半導体層の導電性が低下して電界効果移動度が低下しやすくなる。また、酸化物半導体層を形成するためのスパッタリングターゲット材の電導度が低下し、直流放電が安定して持続することが困難となる。そのため、Ｇａ原子数比は、０．６００以下とする。上記Ｇａ原子数比は、好ましくは０．５００以下、より好ましくは０．４５０以下である。 In order to effectively exert the above action, the Ga atomic number ratio needs to be 0.250 or more. The Ga atom number ratio is preferably 0.300 or more, more preferably 0.410 or more. However, if the Ga atomic number ratio is too large, the conductivity of the oxide semiconductor layer is lowered, and the field effect mobility is likely to be lowered. Further, the conductivity of the sputtering target material for forming the oxide semiconductor layer is lowered, and it becomes difficult for the DC discharge to be stably maintained. Therefore, the Ga atomic number ratio is set to 0.600 or less. The Ga atom number ratio is preferably 0.500 or less, more preferably 0.450 or less.
〔０．１８０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．５５０〕
Ｚｎは、他の金属元素ほど薄膜トランジスタ特性に対して敏感ではないが、Ｚｎ原子数比が大きくなるほど、すなわち、全金属元素に占めるＺｎ量が多くなるほど、アモルファス化しやすくなるため、有機酸や無機酸のエッチング液によりエッチングされやすくなる。
[0.180 ≦ Zn / (In + Ga + Zn + Sn) ≦ 0.550]
Zn is not as sensitive to thinning film characteristics as other metal elements, but the larger the Zn atom number ratio, that is, the larger the amount of Zn in all metal elements, the easier it is to become amorphous. Therefore, organic acids and inorganic acids It becomes easy to be etched by the etching solution of.
上記作用を有効に発揮させるためには、Ｚｎ原子数比を０．１８０以上とする必要がある。上記Ｚｎ原子数比は、好ましくは０．３００以上、より好ましくは０．３５０以上である。ただし、Ｚｎ原子数比が大き過ぎると、ソース・ドレイン電極用エッチング液に対する酸化物半導体層の溶解性が高くなる結果、ウェットエッチング耐性に劣りやすくなったり、Ｉｎが相対的に減少するため電界効果移動度が低下したり、Ｇａが相対的に減少するため酸化物半導体層の電気的安定性が低下しやすくなることがある。したがって、Ｚｎ原子数比は０．５５０以下とする。上記Ｚｎ原子数比は、好ましくは０．５００以下、より好ましくは０．４００以下である。 In order to effectively exert the above action, the Zn atom number ratio needs to be 0.180 or more. The Zn atom number ratio is preferably 0.300 or more, more preferably 0.350 or more. However, if the Zn atom number ratio is too large, the solubility of the oxide semiconductor layer in the etching solution for the source / drain electrode becomes high, and as a result, the wet etching resistance tends to be inferior or In is relatively reduced, so that the electric field effect is obtained. Since the mobility is lowered and Ga is relatively reduced, the electrical stability of the oxide semiconductor layer may be easily lowered. Therefore, the Zn atom number ratio is set to 0.550 or less. The Zn atom number ratio is preferably 0.500 or less, more preferably 0.400 or less.
〔０．０３０≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５０〕
Ｓｎは、酸系の薬液によるエッチングを阻害する元素である。このため、Ｓｎ原子数比が大きくなるほど、すなわち、全金属元素に占めるＳｎ量が多くなるほど、酸化物半導体層のパターニングに用いる有機酸や無機酸のエッチング液によるエッチング加工は困難となる。一方、Ｓｎが添加された酸化物半導体は水素拡散によってキャリア密度の増加が見られ、電界効果移動度が増加し、また、Ｓｎ添加量が適度であれば薄膜トランジスタの光ストレスに対する信頼性が向上する。
[0.030 ≦ Sn / (In + Ga + Zn + Sn) ≦ 0.150]
Sn is an element that inhibits etching by an acid-based chemical solution. Therefore, the larger the Sn atomic number ratio, that is, the larger the amount of Sn in the total metal elements, the more difficult the etching process with the etching solution of the organic acid or the inorganic acid used for patterning the oxide semiconductor layer becomes. On the other hand, in the oxide semiconductor to which Sn is added, the carrier density is increased by hydrogen diffusion, the field effect mobility is increased, and if the Sn addition amount is appropriate, the reliability of the thin film transistor against light stress is improved. ..
上記作用を有効に発揮させるためには、上記Ｓｎ原子数比は０．０３０以上とする必要がある。Ｓｎ原子数比は、好ましくは０．０６０以上、より好ましくは０．０７０以上である。一方、Ｓｎ原子数比が大き過ぎると、酸化物半導体層の有機酸や無機酸のエッチング液に対する耐性が必要以上に高まり、酸化物半導体層自体の加工が困難になる。また、水素拡散の影響を強く受けることで光ストレスに対する信頼性が低下するおそれがある。よって上記Ｓｎ原子数比は０．１５０以下とする。Ｓｎ原子数比は、好ましくは０．１１０以下、より好ましくは０．０８０以下である。 In order to effectively exert the above action, the Sn atomic number ratio needs to be 0.030 or more. The Sn atomic number ratio is preferably 0.060 or more, more preferably 0.070 or more. On the other hand, if the Sn atomic number ratio is too large, the resistance of the oxide semiconductor layer to the etching solution of organic acids and inorganic acids becomes higher than necessary, and the processing of the oxide semiconductor layer itself becomes difficult. In addition, the reliability of light stress may decrease due to the strong influence of hydrogen diffusion. Therefore, the Sn atomic number ratio is set to 0.150 or less. The Sn atomic number ratio is preferably 0.110 or less, more preferably 0.080 or less.
〔０．１０≦Ｓｎ／Ｚｎ≦０．２５〕
上記酸化物半導体層のパターニングに用いる有機酸や無機酸のエッチング液に対するエッチング耐性については、Ｉｎ／Ｇａ原子数比によって変化するが、Ｉｎ／Ｇａ原子数比がどのような値であっても、Ｓｎ添加量を増加させることによって、エッチング耐性を高めることができる。また、Ｓｎ添加量を増加させることにより、薄膜トランジスタの製造時において、酸化物半導体層に対する熱処理が高温化した場合に、酸化物半導体層からＺｎが離脱することを防止することができる。
[0.10 ≦ Sn / Zn ≦ 0.25]
The etching resistance of the organic acid or inorganic acid used for patterning the oxide semiconductor layer to the etching solution varies depending on the In / Ga atomic number ratio, but regardless of the value of the In / Ga atomic number ratio. Etching resistance can be increased by increasing the amount of Sn added. Further, by increasing the amount of Sn added, it is possible to prevent Zn from being separated from the oxide semiconductor layer when the heat treatment for the oxide semiconductor layer becomes high in temperature during the manufacture of the thin film transistor.
Ｚｎの離脱とは、熱処理の高温化により酸化物半導体層中の水素が脱離し、これに伴ってＺｎとＯの結合力が弱まることにより生じるものである。このように、酸化物半導体層の表面の金属原子（Ｚｎ）が脱離すると、酸化物半導体層中及び層表面の組成が変化し、特に、酸化物半導体層の表面はＺｎが欠損した状態になる。したがって、Ｚｎが欠損した箇所が、酸化物半導体層上に形成されたＣｕ電極からのＣｕ拡散源となることが容易に想定される。 The separation of Zn is caused by the removal of hydrogen in the oxide semiconductor layer due to the high temperature of the heat treatment, and the weakening of the bonding force between Zn and O accordingly. In this way, when the metal atom (Zn) on the surface of the oxide semiconductor layer is desorbed, the composition of the oxide semiconductor layer and the surface of the layer changes, and in particular, the surface of the oxide semiconductor layer is in a state of lacking Zn. Become. Therefore, it is easily assumed that the portion where Zn is missing becomes a Cu diffusion source from the Cu electrode formed on the oxide semiconductor layer.
酸化物半導体薄膜のＺｎ量が変化することによって、Ｓｎ添加量に伴う、有機酸や無機酸のエッチング液に対する酸化物半導体層のエッチング耐性、及び金属原子（Ｚｎ）の脱離に対する影響が異なる。上記Ｃｕの拡散はキャップ層の上記エッチング耐性と金属原子脱離の両方に起因して生じるため、酸化物半導体薄膜のＺｎ量及びＳｎ／Ｚｎ原子数比を適切に調整することにより、優れたＴＦＴ特性を得ることができる。 By changing the Zn amount of the oxide semiconductor thin film, the effect of the Sn addition amount on the etching resistance of the oxide semiconductor layer to the etching solution of the organic acid or the inorganic acid and the desorption of the metal atom (Zn) is different. Since the diffusion of Cu is caused by both the etching resistance of the cap layer and the desorption of metal atoms, an excellent TFT can be obtained by appropriately adjusting the Zn amount and Sn / Zn atomic number ratio of the oxide semiconductor thin film. The characteristics can be obtained.
上記のようなＣｕの拡散を防止するためには、Ｓｎ／Ｚｎ≧０．１０を満足する必要がある。また、Ｓｎ／Ｚｎ≧０．１８を満足することが好ましい。
一方、Ｓｎ／Ｚｎの値が０．２５を超えると、酸化物半導体薄膜自身のエッチング（混酸使用：燐酸、硝酸、酢酸、水の混合）のレートが低下する。したがって、Ｓｎ／Ｚｎ≦０．２５を満足する必要があり、Ｓｎ／Ｚｎ≦０．２２を満足することが好ましい。
In order to prevent the diffusion of Cu as described above, it is necessary to satisfy Sn / Zn ≧ 0.10. Further, it is preferable that Sn / Zn ≧ 0.18 is satisfied.
On the other hand, when the Sn / Zn value exceeds 0.25, the etching rate of the oxide semiconductor thin film itself (using a mixed acid: a mixture of phosphoric acid, nitric acid, acetic acid, and water) decreases. Therefore, it is necessary to satisfy Sn / Zn ≦ 0.25, and it is preferable to satisfy Sn / Zn ≦ 0.22.
Ｇａは、その添加量を増やすとキャリア密度が低下して導電率が低下するとともに、薄膜トランジスタの電界効果移動度が低下させやすくなるが、一方で過酸化水素水系エッチング液に対するウェットエッチング耐性は向上する。また、Ｓｎは添加量を増やしすぎると保護膜からの水素拡散の影響が顕著となり、水素拡散によりキャリア密度や導電率が低下する傾向がある。
また、Ｇａ添加量を増加させることの弊害である電界効果移動度の低下や、スパッタリングターゲット材の導電性の低下を抑制するために、Ｉｎ添加量を増加させようとした場合、薄膜トランジスタの光ストレスに対する信頼性の低下や、しきい値電圧が負電圧側にシフトするなどの問題を引き起こすおそれがある。
When the amount of Ga added is increased, the carrier density is lowered, the conductivity is lowered, and the electric field effect mobility of the thin film transistor is likely to be lowered, but on the other hand, the wet etching resistance to the hydrogen peroxide solution-based etching solution is improved. .. Further, if the amount of Sn added is too large, the influence of hydrogen diffusion from the protective film becomes remarkable, and the carrier density and conductivity tend to decrease due to hydrogen diffusion.
Further, when the amount of In added is increased in order to suppress the decrease in the mobility of the electric field effect, which is an adverse effect of increasing the amount of Ga added, and the decrease in the conductivity of the sputtering target material, the light stress of the thin film transistor It may cause problems such as a decrease in reliability and a shift of the threshold voltage to the negative voltage side.
これに対し、Ｉｎの代わりにＳｎ添加量を増やした場合、電界効果移動度の低下が抑制され、スパッタリングターゲット材の導電性は改善され得る。またＳｎ添加量を増加させた場合は、しきい値電圧が０Ｖ付近で安定する傾向にもある。このため、Ｇａ添加量を増加させる場合、Ｉｎの添加量を増加させる代わりにＳｎの添加量を増やすことが有効と考えられる。
ただし、Ｓｎの添加量には適度な添加範囲があり、それを超えると薄膜トランジスタの光ストレス耐性の劣化が顕著となり得る。そこで、上記のＧａ及びＳｎの添加量の関係を満たすようにＧａをバランスよく添加させることによって、信頼性の高い酸化物半導体を得ることができる。
On the other hand, when the amount of Sn added instead of In is increased, the decrease in the mobility of the electric field effect is suppressed, and the conductivity of the sputtering target material can be improved. Further, when the Sn addition amount is increased, the threshold voltage tends to stabilize near 0 V. Therefore, when increasing the amount of Ga added, it is considered effective to increase the amount of Sn added instead of increasing the amount of In added.
However, the addition amount of Sn has an appropriate addition range, and if it exceeds the addition range, the light stress resistance of the thin film transistor may be significantly deteriorated. Therefore, a highly reliable oxide semiconductor can be obtained by adding Ga in a well-balanced manner so as to satisfy the above-mentioned relationship between the addition amounts of Ga and Sn.
〔（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９〕
ＩＧＺＴＯ系酸化物半導体では、構成元素の均衡次第で、原子間の化学結合力に影響される電気伝導性や熱励起離脱性などの特徴が発現するが、電気伝導性を左右するＩｎとＧａの原子数比（Ｉｎ／Ｇａ）に、Ｚｎの脱離・欠損を抑制する効果を持つＳｎの原子数比を乗ずることで、所望の移動度とストレス耐性を実現することができる。なお、上記の効果を得るためには、（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９を満足する必要があるが、より高い効果を得るためには、（Ｓｎ×Ｉｎ）／Ｇａ≧０．０１８を満足することが好ましく、（Ｓｎ×Ｉｎ）／Ｇａ≧０．０２８を満足することがより好ましい。
[(Sn × In) / Ga ≧ 0.009]
In IGZTO-based oxide semiconductors, characteristics such as electrical conductivity and thermal excitation withdrawal, which are affected by the chemical bonding force between atoms, are exhibited depending on the balance of the constituent elements. By multiplying the atomic number ratio (In / Ga) by the atomic number ratio of Sn, which has the effect of suppressing the detachment / deletion of Zn, the desired mobility and stress tolerance can be realized. In addition, in order to obtain the above effect, it is necessary to satisfy (Sn × In) / Ga ≧ 0.009, but in order to obtain a higher effect, (Sn × In) / Ga ≧ 0.018. Is more preferable, and (Sn × In) / Ga ≧ 0.028 is more preferable.
なお、酸化物半導体層の厚みは特に限定されるものではないが、１０ｎｍ以上であるとソース・ドレイン電極のエッチング加工時の選択性に優れるため好ましく、より好ましくは１５ｎｍ以上である。また、高い電界効果移動度を維持する点からは、例えば４０ｎｍ以下であることが好ましい。 The thickness of the oxide semiconductor layer is not particularly limited, but is preferably 10 nm or more because the selectivity of the source / drain electrode during etching is excellent, and more preferably 15 nm or more. Further, from the viewpoint of maintaining high field effect mobility, it is preferably 40 nm or less, for example.
＜薄膜トランジスタ＞
次に、本実施形態に係る薄膜トランジスタについて更に詳細に説明する。ただし、これらは好ましい実施形態の例を示すものに過ぎず、本発明はこれら実施形態に限定されるものではない。
<Thin film transistor>
Next, the thin film transistor according to this embodiment will be described in more detail. However, these are merely examples of preferred embodiments, and the present invention is not limited to these embodiments.
図１に示すように、基板１上にゲート電極２及びゲート絶縁膜３が形成され、その上に第２の酸化物半導体層（チャネル形成層）４Ｂ及び第１の酸化物半導体層（バックチャネル層）４Ａがこの順で形成されている。また、第１の酸化物半導体層４Ａ上には、ソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成されている。さらに、保護膜６に形成されたコンタクトホール７を介して、ソース・ドレイン電極５に電気的に接続された透明導電膜８が形成されている。
As shown in FIG. 1, a
なお、第１の酸化物半導体層４Ａは、上記した酸化物半導体薄膜を示しているため、第１の酸化物半導体層４Ａにおける金属元素の原子数比は、上記した酸化物半導体薄膜で説明した通りである。
Since the first
このように構成された薄膜トランジスタの製造方法に関し、第１の酸化物半導体層４Ａ及び第２の酸化物半導体層４Ｂの組成以外は、例えば特開２０２０−１３６３０２号公報の図２に示す薄膜トランジスタの製造方法と同様であるため、ここでは説明を省略する。
Regarding the method for manufacturing the thin film transistor configured as described above, except for the composition of the first
本実施形態に係る薄膜トランジスタにおいて、第２の酸化物半導体層４Ｂの組成は特に限定されず、例えば、第１の酸化物半導体層４Ａと同様にＩＧＺＴＯを用いることができる。この場合、第２の酸化物半導体層４Ｂは、第１の酸化物半導体層４Ａで用いられるＩＧＺＴＯとは金属元素比が異なっていてもよい。
より具体的には、第１の酸化物半導体層４ＡにおけるＳｎ、Ｉｎ、Ｇａ及びＺｎの合計に対するＩｎ、Ｇａ、Ｓｎの原子数比をそれぞれ［Ｉｎ１］、［Ｇａ１］、［Ｓｎ１］とし、第２の酸化物半導体層４ＢにおけるＳｎ、Ｉｎ、Ｇａ及びＺｎの合計に対するＩｎ、Ｇａ、Ｓｎの原子数比をそれぞれ［Ｉｎ２］、［Ｇａ２］、［Ｓｎ２］としたとき、
［Ｉｎ１］≦［Ｉｎ２］、
［Ｇａ１］≧［Ｇａ２］、
［Ｓｎ１］≦［Ｓｎ２］、
を満足することが好ましい。
In the thin film transistor according to the present embodiment, the composition of the second
More specifically, the atomic number ratios of In, Ga, and Sn to the total of Sn, In, Ga, and Zn in the first
[In1] ≤ [In2],
[Ga1] ≧ [Ga2],
[Sn1] ≤ [Sn2],
It is preferable to satisfy.
また、本実施形態に係る薄膜トランジスタは、ソース・ドレイン電極５が第１の酸化物半導体層４Ａと直接接合しており、第１の酸化物半導体層４Ａはソース・ドレイン電極加工用エッチング液に直接曝される。しかし、本実施形態に係る酸化物半導体層はウェットエッチング耐性に優れており、ソース・ドレイン電極の加工時に酸化物半導体層表面へのダメージが少ないため、良好な薄膜トランジスタ特性を得ることができる。また、上記組成を有する第１の酸化物半導体層４Ａは、光ストレスに対して高い信頼性を得ることができる。
Further, in the thin film transistor according to the present embodiment, the source /
さらに、本実施形態においては、Ｓｎ／Ｚｎの値が適切に調整されており、高温の熱処理が実施された場合であっても、第１の酸化物半導体層４Ａの表面におけるＺｎの脱離（欠損）を防止することができる。したがって、Ｃｕ又はＣｕ合金からなるソース・ドレイン電極５が第１の酸化物半導体層４Ａと直接接合した構造であっても、Ｃｕの拡散を防止することができ、優れたＴＦＴ特性を得ることができる。
Further, in the present embodiment, the Sn / Zn value is appropriately adjusted, and even when a high-temperature heat treatment is performed, Zn is eliminated on the surface of the first
なお、第２の酸化物半導体層４ＢにおけるＩｎ、Ｇａ、Ｓｎの原子数比が、第１の酸化物半導体層４Ａの原子数比に対して上記の関係を満足していると、高い電界効果移動度を得ることができる。また、第２の酸化物半導体層４Ｂを第１の酸化物半導体層４Ａの下に形成することにより、酸化物半導体層全体としての電界効果移動度を高く維持しつつ、優れたウェットエッチング耐性を得ることが可能となる。
If the atomic number ratios of In, Ga, and Sn in the second
さらに、第２の酸化物半導体層４Ｂにおいて、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの合計に対する各金属元素の原子数比が、例えば、
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．０５≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２５
０．１５≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２０
を満足すると、酸化物半導体層全体として、より高い電界効果移動度を実現することができるため、好ましい。
Further, in the second
0.20 ≤ In / (In + Ga + Zn + Sn) ≤ 0.60
0.05 ≦ Ga / (In + Ga + Zn + Sn) ≦ 0.25
0.15 ≤ Zn / (In + Ga + Zn + Sn) ≤ 0.60
0.01 ≤ Sn / (In + Ga + Zn + Sn) ≤ 0.20
Is preferable because higher field effect mobility can be realized for the oxide semiconductor layer as a whole.
一般的に、酸化物半導体層を積層構造とすると、配線パターンを形成する際に、金属の種類や含有量の相違に起因して、第１層と第２層とでサイドエッチング量が異なるなど所望の形状にパターニングできなくなるなどの問題が生じ得る。しかし、上記本実施形態に示すように、第２の酸化物半導体層４Ｂが第１の酸化物半導体層４Ａと同様に、Ｓｎ、Ｉｎ、Ｇａ及びＺｎを含有するものであると、各金属元素の比率が異なっていた場合であっても、第１の酸化物半導体層４Ａ及び第２の酸化物半導体層４Ｂのエッチングレートを同等程度にすることができる。その結果、酸化物加工用ウェットエッチング液に対して可溶で、上記積層構造を一括でエッチングすることが可能になる。
Generally, when the oxide semiconductor layer has a laminated structure, the amount of side etching differs between the first layer and the second layer due to the difference in the type and content of the metal when forming the wiring pattern. Problems such as the inability to pattern into a desired shape may occur. However, as shown in the present embodiment, if the second
また、第１の酸化物半導体層４Ａと第２の酸化物半導体層４Ｂとを同じ組成系とすると、積層界面での組成の乱れが少なくなり、各金属元素の深さ分布の急激な変化が防止されるため、製造工程中に熱履歴を受けた際の膜の剥がれや偏析、異常粒成長などを防止することもできる。
Further, when the first
＜スパッタリングターゲット＞
本実施形態は、上記薄膜トランジスタにおける第１の酸化物半導体層４Ａを形成するためのスパッタリングターゲットにも関する。スパッタリングターゲットとしては、前述した元素を含み、所望の酸化物半導体層と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の酸化物半導体層を形成できる。
<Sputtering target>
The present embodiment also relates to a sputtering target for forming the first
具体的には、本実施形態のスパッタリングターゲットは、
金属元素としてＩｎ、Ｇａ、Ｚｎ及びＳｎと、Ｏとを含み、
前記Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数の合計に対する各金属元素の原子数比が、
０．０７０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２００
０．２５０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６００
０．１８０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．５５０
０．０３０≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５０
を満足するとともに、
前記Ｚｎの原子数比に対する前記Ｓｎの原子数比が、
０．１０≦Ｓｎ／Ｚｎ≦０．２５
を満足するとともに、
前記Ｓｎ、Ｉｎ及びＧａの原子数比が、
（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９
を満足する。
Specifically, the sputtering target of this embodiment is
It contains In, Ga, Zn and Sn as metal elements and O, and contains
The ratio of the atomic number of each metal element to the total atomic number of In, Ga, Zn and Sn is
0.070 ≤ In / (In + Ga + Zn + Sn) ≤ 0.200
0.250 ≤ Ga / (In + Ga + Zn + Sn) ≤ 0.600
0.180 ≤ Zn / (In + Ga + Zn + Sn) ≤ 0.550
0.030 ≤ Sn / (In + Ga + Zn + Sn) ≤ 0.150
While being satisfied
The atomic number ratio of Sn to the atomic number ratio of Zn is
0.10 ≤ Sn / Zn ≤ 0.25
While being satisfied
The atomic number ratio of Sn, In and Ga is
(Sn × In) / Ga ≧ 0.009
To be satisfied.
なお、本実施形態のスパッタリングターゲットにおける、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの好ましい数値範囲、及びその限定理由は、上記の酸化物半導体層で説明したものと同様である。 The preferable numerical ranges of In, Ga, Zn and Sn in the sputtering target of the present embodiment and the reasons for their limitation are the same as those described for the oxide semiconductor layer described above.
以下に、本実施形態に係る薄膜トランジスタについて、実施例及び比較例を挙げて本発明を更に具体的に説明するが、本発明はこれらの実施例に限定されるものではない。 Hereinafter, the present invention will be described in more detail with reference to Examples and Comparative Examples of the thin film transistor according to the present embodiment, but the present invention is not limited to these Examples.
［薄膜トランジスタの製造］
第１の酸化物半導体層４Ａと第２の酸化物半導体層４Ｂとを有する薄膜トランジスタを下記手順により作製した。
図１に示すように、まず、直径が１００ｎｍであり、厚さが０．７ｍｍであるガラス基板１（イーグルＸＧ：コーニング社製）上に、Ｍｏスパッタリングターゲットを使用したスパッタリング法により、膜厚が１００ｎｍであるＭｏ薄膜を成膜した。次に、フォトリソグラフィーによりＭｏ薄膜をパターニングすることにより、ゲート電極２を形成した。その後、ガラス基板１及びゲート電極２の表面全面に、プラズマＣＶＤ法を用いて、ゲート絶縁膜３としてのＳｉＯｘ膜を２５０ｎｍの膜厚で成膜した。ゲート電極２及びゲート絶縁膜３の成膜条件を以下に示す。
[Manufacturing of thin film transistors]
A thin film transistor having a first
As shown in FIG. 1, first, the film thickness was increased by a sputtering method using a Mo sputtering target on a glass substrate 1 (Eagle XG: manufactured by Corning Inc.) having a diameter of 100 nm and a thickness of 0.7 mm. A Mo thin film having a diameter of 100 nm was formed. Next, the
（Ｍｏ薄膜の成膜条件）
成膜温度：室温
成膜パワー：３００Ｗ
キャリアガス：Ａｒ
ガス圧：２ｍＴｏｒｒ
（ＳｉＯｘ膜の成膜条件）
キャリアガス：ＳｉＨ４とＮ２Ｏの混合ガス
成膜パワー：３００Ｗ
成膜温度：３２０℃
(Conditions for forming Mo thin film)
Film formation temperature: Room temperature Film formation power: 300W
Carrier gas: Ar
Gas pressure: 2mTorr
(Conditions for forming a SiOx film)
Carrier gas: Mixed gas of SiH 4 and N 2 O Film formation power: 300 W
Film formation temperature: 320 ° C
次に、ゲート絶縁膜３上に、Ｉｎ：Ｇａ：Ｚｎ：Ｓｎ＝４：１：４：１の組成を有する第２の酸化物半導体層４Ｂを４０ｎｍの膜厚で成膜した。その後、第２の酸化物半導体層４Ｂ上に、下記表１に記載の種々の組成を有する第１の酸化物半導体層４Ａを４０ｎｍの膜厚で成膜した。上記第１の酸化物半導体層４Ａ及び第２の酸化物半導体層４Ｂは、いずれも、目標とする酸化物半導体層の組成と同一の金属元素比率を有するスパッタリングターゲットを用いて、スパッタリング法により成膜した。スパッタリングに使用した装置は、（株）アルバック製「ＣＳ−２００」であり、第１の酸化物半導体層４Ａ、及び第２の酸化物半導体層４Ｂを成膜するためのスパッタリング条件は下記のとおりである。
Next, a second
（第１及び第２の酸化物半導体層を成膜するためのスパッタリング条件）
基板温度：室温
成膜パワー：ＤＣ ２００Ｗ
ガス圧：１ｍＴｏｒｒ
酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝４％
(Sputtering conditions for forming the first and second oxide semiconductor layers)
Substrate temperature: Room temperature Film formation power: DC 200W
Gas pressure: 1mTorr
Oxygen partial pressure: 100 × O 2 / (Ar + O 2 ) = 4%
上記のようにして第２の酸化物半導体層４Ｂ、及び第１の酸化物半導体層４Ａを成膜した後、フォトリソグラフィー及びウェットエッチングによりパターニングを行った。ウェットエッチング液としては、シュウ酸を含むエッチング液（ＩＴＯ−０７Ｎ：関東化学（株）製）を使用し、液温を室温とした。
After the second
その後、第２の酸化物半導体層４Ｂ、及び第１の酸化物半導体層４Ａの膜質を向上させるため、プレアニール処理を実施した。プレアニール処理は、大気雰囲気下にて４００℃で１時間とした。
Then, in order to improve the film quality of the second
次に、ソース・ドレイン電極５を形成した。具体的には、膜厚が３５ｎｍであるＭｏＮｂ膜、膜厚が３００ｎｍであるＣｕ膜を連続して成膜し、フォトリソグラフィー及びウェットエッチングによりパターニングし、積層構造のソース・ドレイン電極５を形成した。パターニングには過酸化水素水（Ｈ２Ｏ２）を含む無機系エッチング液を用い、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
Next, the source /
このようにしてソース・ドレイン電極５を形成した後、サムコ（株）製「ＰＤ−２２０ＮＬ」を用いたプラズマＣＶＤ法により、ＳｉＯｘ膜を膜厚２００ｎｍで形成し、更に、ＳｉＮ膜を膜厚１５０ｎｍで成膜することにより、ＳｉＯｘ膜およびＳｉＮ膜からなる保護膜６を形成した。ＳｉＯｘ膜およびＳｉＮ膜の成膜条件を以下に示す。
After forming the source /
（ＳｉＯｘ膜の成膜条件）
キャリアガス：ＳｉＨ４及びＮ２Ｏの混合ガス
成膜パワー：１００Ｗ
成膜温度：２３０℃
（ＳｉＮ膜の成膜条件）
キャリアガス：ＮＨ３、Ｎ２およびＮ２Ｏの混合ガス
成膜パワー：１００Ｗ
成膜温度：１５０℃
(Conditions for forming a SiOx film)
Carrier gas: Mixed gas of SiH 4 and N 2 O Film formation power: 100 W
Film formation temperature: 230 ° C
(Conditions for forming SiN film)
Carrier gas: Mixed gas of NH 3 , N 2 and N 2 O Film formation power: 100 W
Film formation temperature: 150 ° C
さらに、保護膜６に対して大気中において３００℃で１時間のアニール処理を実施し、保護膜６上にスピンコータを用いて、光硬化樹脂（（株）カネカ製：樹脂膜ＴｙｐｅＡ２）を６００ｎｍの膜厚で成膜した後、フォトリソグラフィーによってスルーホールパターンを形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）プラズマエッチング装置を用いて、保護膜６にコンタクトホール７を形成した。
その後、窒素雰囲気下にて２５０℃で３０分間のポストアニール処理を実施した。
Further, the
Then, a post-annealing treatment was carried out at 250 ° C. for 30 minutes in a nitrogen atmosphere.
その後、保護膜６及びコンタクトホール７の内部に、酸化インジウム錫膜（ＩＴＯ膜）を成膜し、これをフォトリソグラフィー及びエッチングによりパターニングすることにより、コンタクトホール７を介してソース・ドレイン電極５に電気的に接続された透明導電膜８を形成した。
以上の手順により、実施例の薄膜トランジスタを製造した。
After that, an indium tin oxide film (ITO film) is formed inside the
The thin film transistor of the example was manufactured by the above procedure.
［薄膜トランジスタの評価］
各薄膜トランジスタについて、以下の条件で薄膜トランジスタ特性の指標となる電界効果移動度、ストレス耐性及びウェットエッチング特性を評価した。
[Evaluation of thin film transistor]
For each thin film transistor, the field effect mobility, stress tolerance, and wet etching characteristics, which are indicators of the thin film transistor characteristics, were evaluated under the following conditions.
〔トランジスタ特性の測定〕
トランジスタ特性（ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性）の測定は、Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社製「ＨＰ４１５６Ｃ」の半導体パラメータアナライザーを使用した。
詳細な測定条件は以下のとおりである。
[Measurement of transistor characteristics]
The transistor characteristics (drain current (Id) -gate voltage (Vg) characteristics) were measured using a semiconductor parameter analyzer of "HP4156C" manufactured by Agilent Technologies.
The detailed measurement conditions are as follows.
（Ｉｄ−Ｖｇ特性の測定条件）
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
基板温度：室温
(Measurement conditions for Id-Vg characteristics)
Source voltage: 0V
Drain voltage: 10V
Gate voltage: -30 to 30V (measurement interval: 0.25V)
Substrate temperature: Room temperature
＜電界効果移動度μＦＥ＞
電界効果移動度μＦＥは、上記トランジスタ特性から、Ｖｇ＞Ｖｄ−Ｖｔｈである飽和領域にて導出した。電界効果移動度μＦＥは以下の式から導出される。なお、下記式において、Ｖｇはゲート電圧、Ｖｄはドレイン電圧、Ｉｄはドレイン電流、Ｌ、ＷはそれぞれＴＦＴ素子のチャネル長、チャネル幅を表し、Ｃｉはゲート絶縁膜の静電容量を表す。
<Electric field effect mobility μ FE >
The field effect mobility μ FE was derived from the above transistor characteristics in the saturation region where Vg> Vd−Vth. The field effect mobility μ FE is derived from the following equation. In the following equation, Vg represents the gate voltage, Vd represents the drain voltage, Id represents the drain current, L and W represent the channel length and channel width of the TFT element, respectively, and Ci represents the capacitance of the gate insulating film.
なお、電界効果移動度μＦＥは、線形領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の傾きから導出した。本実施例では、電界効果移動度が１８．０ｃｍ２／Ｖｓを以上のものを高い電界効果移動度であると判断した。 The field effect mobility μ FE was derived from the slope of the drain current-gate voltage characteristic (Id-Vg characteristic) in the vicinity of the gate voltage satisfying the linear region. In this example, a field effect mobility of 18.0 cm 2 / Vs or more was judged to be a high field effect mobility.
＜しきい値電圧＞
しきい値電圧（Ｖｔｈ）とは、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、薄膜トランジスタのドレイン電流が１０−９Ａとなるときのゲート電圧をしきい値電圧と定義し、各薄膜トランジスタのしきい値電圧（Ｖ）を測定した。
<Threshold voltage>
The threshold voltage (Vth) is the value of the gate voltage when the transistor shifts from the off state (low drain current state) to the on state (high drain current state). In this embodiment, the gate voltage when the drain current of the thin film transistor becomes 10-9 A is defined as the threshold voltage, and the threshold voltage (V) of each thin film transistor is measured.
＜Ｓ値（サブスレッショルド・スイング）＞
Ｓ値は、ドレイン電流を１桁上昇させるのに必要なゲート電圧の変化量の最小値であり、Ｓ値を測定することにより、ＴＦＴのスイッチングの切れの尺度を評価することができる。本実施例では、Ｓ値が０．５（Ｖ／ｄｅｃａｄｅ）以下であるものを、良好なトランジスタ特性であると判断した。
<S value (subthreshold swing)>
The S value is the minimum value of the amount of change in the gate voltage required to increase the drain current by an order of magnitude, and the measure of the switching cutoff of the TFT can be evaluated by measuring the S value. In this example, a transistor having an S value of 0.5 (V / decade) or less was judged to have good transistor characteristics.
［ストレス耐性の評価］
＜ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ）試験＞
各トランジスタにおいて、実際の液晶パネル駆動時の環境（ストレス）を模擬して、トランジスタに光（白色光）を照射しながら、ゲート電極に負バイアスをかけ続けるストレス印加試験（ＮＢＴＩＳ試験）を実施し、ストレス印加試験前後のしきい値電圧（Ｖｔｈ）の変動値（しきい値電圧シフト量：ΔＶｔｈ）をＴＦＴ特性における光ストレス耐性の指標とした。光ストレス耐性は、液晶ディスプレイを駆動する上で重要な特性である。
ＮＢＴＩＳ試験の測定条件は以下のとおりである。
[Evaluation of stress tolerance]
<NBTIS (Negative Bias Temperature Illumination Stress) test>
For each transistor, a stress application test (NBTIS test) was conducted in which the gate electrode was continuously negatively biased while irradiating the transistor with light (white light), simulating the environment (stress) when driving the actual liquid crystal panel. The fluctuation value of the threshold voltage (Vth) before and after the stress application test (threshold voltage shift amount: ΔVth) was used as an index of light stress tolerance in the TFT characteristics. Light stress tolerance is an important property in driving a liquid crystal display.
The measurement conditions of the NBTIS test are as follows.
（ＮＢＴＩＳ試験の測定条件）
ゲート電圧：−２０Ｖ
ソース・ドレイン電圧：１０Ｖ
基板温度：６０℃
ストレス印加時間：２時間
光ストレス時の光強度：２５０００ｎｉｔ
光ストレス時の光源：白色ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）
(Measurement conditions for NBTIS test)
Gate voltage: -20V
Source / drain voltage: 10V
Substrate temperature: 60 ° C
Stress application time: 2 hours Light intensity during light stress: 25000 nit
Light source during light stress: White LED (Light Emitting Diode)
本実施例では、ＮＢＴＩＳ試験前後のしきい値電圧（Ｖｔｈ）のシフト量（ΔＶｔｈ）が３．３０Ｖ以下のものをストレス耐性に優れると判断した。 In this example, those having a threshold voltage (Vth) shift amount (ΔVth) of 3.30 V or less before and after the NBTIS test were judged to be excellent in stress tolerance.
＜ＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）試験＞
各トランジスタにおいて、ゲート電極に正バイアスをかけ続けるストレス印加試験（ＰＢＴＳ試験）を実施し、ストレス印加試験前後のしきい値電圧（Ｖｔｈ）の変動値（しきい値電圧シフト量：ΔＶｔｈ）をＴＦＴ特性におけるストレス耐性の指標とした。
ＰＢＴＳ試験の測定条件は以下のとおりである。
<PBTS (Positive Bias Temperature Pressure) test>
In each transistor, a stress application test (PBTS test) that continues to apply a positive bias to the gate electrode is performed, and the fluctuation value of the threshold voltage (Vth) (threshold voltage shift amount: ΔVth) before and after the stress application test is measured by the TFT. It was used as an index of stress tolerance in characteristics.
The measurement conditions for the PBTS test are as follows.
（ＰＢＴＳ試験の測定条件）
ゲート電圧：＋２０Ｖ
ソース・ドレイン電圧：０．１Ｖ
基板温度：６０℃
ストレス印加時間：２時間
光ストレス：なし
(Measurement conditions for PBTS test)
Gate voltage: + 20V
Source / drain voltage: 0.1V
Substrate temperature: 60 ° C
Stress application time: 2 hours Light stress: None
本実施例では、ＰＢＴＳ試験前後のしきい値電圧（Ｖｔｈ）のシフト量（ΔＶｔｈ）が３．３０Ｖ以下のものをストレス耐性に優れると判断した。
実施例１〜５、及び比較例１〜４の薄膜トランジスタにおける第１の酸化物半導体層の組成を下記表１に、各評価結果を下記表２に示す。なお、酸化物半導体層の組成はＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：高周波誘導結合プラズマ）発光分光分析法により測定した。
In this example, it was judged that the threshold voltage (Vth) shift amount (ΔVth) before and after the PBTS test was 3.30 V or less, which was excellent in stress tolerance.
The composition of the first oxide semiconductor layer in the thin film transistors of Examples 1 to 5 and Comparative Examples 1 to 4 is shown in Table 1 below, and the evaluation results are shown in Table 2 below. The composition of the oxide semiconductor layer was measured by ICP (Inductively Coupled Plasma) emission spectroscopic analysis.
表１及び２に示すように、実施例１〜５は、薄膜トランジスタに用いられる酸化物半導体層における各金属元素の組成、（Ｓｎ／Ｚｎ）、及び（Ｓｎ×Ｉｎ）／Ｇａが本発明に規定の範囲内であるため、電界効果移動度が１８．０ｃｍ２／Ｖｓ以上を満足し、Ｓ値が０．５（Ｖ／ｄｅｃａｄｅ）以下であり、かつ、ＮＢＴＩＳ試験及びＰＢＴＳ試験におけるストレス印加試験前後のしきい値電圧（Ｖｔｈ）のシフト量（ΔＶｔｈ）が、いずれも３．３０Ｖ以下を満足するものであり、トランジスタ特性及びストレス耐性のいずれもが優れたものとなった。 As shown in Tables 1 and 2, in Examples 1 to 5, the composition of each metal element in the oxide semiconductor layer used for the thin film transistor, (Sn / Zn), and (Sn × In) / Ga are defined in the present invention. Because it is within the range of, the field effect mobility satisfies 18.0 cm 2 / Vs or more, the S value is 0.5 (V / decode) or less, and before and after the stress application test in the NBTIS test and the PBTS test. The shift amount (ΔVth) of the threshold voltage (Vth) of No. 1 satisfies 3.30 V or less, and both the transistor characteristics and the stress tolerance are excellent.
一方、比較例１は、Ｉｎ、Ｇａ、及びＺｎの原子数比は本発明の範囲内であるが、Ｓｎ原子数比及び（Ｓｎ／Ｚｎ）の値が本発明範囲を満足しないため、ストレス耐性の評価結果が悪いものとなった。
比較例２は、Ｉｎ、Ｇａ、及びＺｎの原子数比は本発明の範囲内であるが、Ｓｎが含有されていないため、Ｓ値及びストレス耐性の評価結果が悪いものとなった。
比較例３は、金属元素の原子数比はいずれも本発明の範囲内であるが、（Ｓｎ／Ｚｎ）の値が本発明範囲未満であるため、Ｓ値及びストレス耐性が悪く、特に、ストレス耐性については、いずれの試験においても６０℃でスイッチングせず、測定不能（Ｎ／Ｄ）となった。
比較例４は、Ｚｎの原子数比、Ｓｎの原子数比、（Ｓｎ／Ｚｎ）の値、及び（Ｓｎ×Ｉｎ）／Ｇａの値は本発明の範囲内であるが、Ｉｎ原子数比及びＧａ原子数比が本発明範囲を満足しないため、Ｓ値の評価結果が悪いものとなった。
On the other hand, in Comparative Example 1, the atomic number ratios of In, Ga, and Zn are within the range of the present invention, but the Sn atomic number ratio and the value of (Sn / Zn) do not satisfy the range of the present invention, and thus stress tolerance. The evaluation result of was bad.
In Comparative Example 2, the atomic number ratios of In, Ga, and Zn were within the range of the present invention, but since Sn was not contained, the S value and the evaluation result of stress tolerance were poor.
In Comparative Example 3, the atomic number ratios of the metal elements are all within the range of the present invention, but since the value of (Sn / Zn) is less than the range of the present invention, the S value and stress tolerance are poor, and in particular, stress. Regarding resistance, switching was not performed at 60 ° C. in any of the tests, resulting in unmeasurable (N / D).
In Comparative Example 4, the atomic number ratio of Zn, the atomic number ratio of Sn, the value of (Sn / Zn), and the value of (Sn × In) / Ga are within the scope of the present invention, but the In atomic number ratio and Since the Ga atomic number ratio does not satisfy the range of the present invention, the evaluation result of the S value is poor.
次に、本発明に係る酸化物半導体薄膜について、実施例及び比較例を挙げて本発明を更に具体的に説明する。 Next, the present invention will be described in more detail with reference to Examples and Comparative Examples of the oxide semiconductor thin film according to the present invention.
［酸化物半導体薄膜の形成］
ガラス基板上に、上記表１に第１の酸化物半導体層として示す種々の組成の酸化物半導体薄膜をスパッタリングにより成膜し、以下に示す各評価の試料とした。なお、ガラス基板は、上記薄膜トランジスタの製造時に使用したものと同じものを使用し、酸化物半導体薄膜は、上記第１の酸化物半導体層４Ａと同様の方法及び条件で形成した。
[Formation of oxide semiconductor thin film]
Oxide semiconductor thin films having various compositions shown as the first oxide semiconductor layer in Table 1 above were formed on a glass substrate by sputtering, and used as samples for each evaluation shown below. The glass substrate used was the same as that used in the manufacture of the thin film transistor, and the oxide semiconductor thin film was formed by the same method and conditions as in the first
［酸化物半導体薄膜の評価］
各酸化物半導体薄膜について、以下の方法でウェットエッチング耐性、ウェットエッチング性を測定するとともに、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により、温度上昇に伴うＺｎ脱離量を測定した。
[Evaluation of oxide semiconductor thin film]
For each oxide semiconductor thin film, the wet etching resistance and the wet etching property were measured by the following methods, and the amount of Zn desorption with increasing temperature was measured by the thermal desorption gas analysis method (TDS: Thermal Desorption Spectroscopy). ..
〔ウェットエッチング耐性の測定〕
ソース・ドレイン電極加工用ウェットエッチング液（過酸化水素水（Ｈ２Ｏ２）を含む無機系エッチング液）中に、上記各試料を浸漬してエッチングを行った。そして、エッチング前後の酸化物半導体薄膜の膜厚の変化（削れ量）を測定し、エッチング時間との関係に基づき、エッチング速度（ｎｍ／ｍｉｎ）を算出した。本実施例においては、エッチング速度が１６ｎｍ／ｍｉｎ以下のものを、ウェットエッチング耐性に優れると判断した。
[Measurement of wet etching resistance]
Each of the above samples was immersed in a wet etching solution for processing source / drain electrodes ( an inorganic etching solution containing a hydrogen peroxide solution (H 2 O 2)) for etching. Then, the change in the film thickness (shaving amount) of the oxide semiconductor thin film before and after etching was measured, and the etching rate (nm / min) was calculated based on the relationship with the etching time. In this example, those having an etching rate of 16 nm / min or less were judged to have excellent wet etching resistance.
〔ウェットエッチング性の測定〕
酸化物半導体薄膜加工用ウェットエッチング液（シュウ酸ウェットエッチング液「ＩＴＯ−０７Ｎ」：関東化学（株）製）中に、上記各試料を浸漬してエッチングを行った。そして、エッチング前後の酸化物半導体薄膜の膜厚の変化（削れ量）を測定し、エッチング時間との関係に基づき、エッチング速度（ｎｍ／ｍｉｎ）を算出した。本実施例においては、エッチング速度が５ｎｍ／ｍｉｎ以上、１３０ｎｍ／ｍｉｎ以下のものを、ウェットエッチング性に優れると判断した。
[Measurement of wet etching property]
Each of the above samples was immersed in a wet etching solution for processing an oxide semiconductor thin film (a oxalic acid wet etching solution "ITO-07N": manufactured by Kanto Chemical Co., Ltd.) for etching. Then, the change in the film thickness (shaving amount) of the oxide semiconductor thin film before and after etching was measured, and the etching rate (nm / min) was calculated based on the relationship with the etching time. In this example, those having an etching rate of 5 nm / min or more and 130 nm / min or less were judged to have excellent wet etching properties.
また、他のウェットエッチング液に対するウェットエッチング性を評価するため、上記酸化物半導体薄膜加工用ウェットエッチング液として、「ＰＡＮエッチング液」（リン酸、硝酸、酢酸の混合液）を使用し、上記ウェットエッチング性の測定と同様にして、エッチング速度（ｎｍ／ｍｉｎ）を算出した。 Further, in order to evaluate the wet etching property with respect to other wet etching solutions, a "PAN etching solution" (mixed solution of phosphoric acid, nitrate and acetic acid) is used as the wet etching solution for processing the oxide semiconductor thin film, and the wet etching solution is used. The etching rate (nm / min) was calculated in the same manner as the measurement of the etching property.
〔ＴＤＳ分析によるＺｎ脱離量の測定〕
上記酸化物半導体薄膜評価用の各試料（実施例１〜２及び比較例１〜３）に対して、昇温脱離ガス分析法（ＴＤＳ）により分析を行った。ＴＤＳ分析においては、Ｚｎに相当する質量電荷比（Ｍ／ｚ）が６４である成分の脱離量を測定した。なお、ＴＤＳ分析のための試料としてガラス基板上に膜厚４０ｎｍの各酸化物半導体薄膜を上記と同様にしてスパッタリング法で形成したものを別途準備した。
[Measurement of Zn desorption amount by TDS analysis]
Each sample for evaluation of the oxide semiconductor thin film (Examples 1 and 2 and Comparative Examples 1 to 3) was analyzed by a heated desorption gas analysis method (TDS). In the TDS analysis, the amount of desorption of the component having a mass-to-charge ratio (M / z) corresponding to Zn of 64 was measured. As a sample for TDS analysis, a sample obtained by forming each oxide semiconductor thin film having a film thickness of 40 nm on a glass substrate by a sputtering method in the same manner as described above was separately prepared.
実施例１〜５、及び比較例１〜４の第２の酸化物半導体層について、ウェットエッチング耐性及びウェットエッチング性の評価結果を下記表３に示し、実施例１〜２、及び比較例１〜３の第２の酸化物半導体層について、ＴＤＳ分析結果を図２に示す。 The evaluation results of wet etching resistance and wet etching property of the second oxide semiconductor layers of Examples 1 to 5 and Comparative Examples 1 to 4 are shown in Table 3 below, and Examples 1 to 2 and Comparative Examples 1 to 1 show. The TDS analysis result of the second oxide semiconductor layer of No. 3 is shown in FIG.
上記表３に示すように、実施例１〜５は、酸化物半導体層における各金属元素の組成及びＳｎ／Ｚｎが本発明に規定の範囲内であるため、ウェットエッチング耐性及びウェットエッチング性に優れたものとなった。
一方、比較例１〜３は、酸化物半導体層のＳｎ原子数比及びＳｎ／Ｚｎ比のいずれか一方又は両方が本発明範囲から外れているため、ウェットエッチング液の種類によっては良好であると評価されるエッチング速度の範囲から外れるものとなった。
なお、比較例４は、実施例１〜５と同様、酸化物半導体層における各金属元素の組成及びＳｎ／Ｚｎが本発明に規定の範囲内であるため、ウェットエッチング耐性及びウェットエッチング性に優れたものとなった。
As shown in Table 3 above, Examples 1 to 5 are excellent in wet etching resistance and wet etching property because the composition and Sn / Zn of each metal element in the oxide semiconductor layer are within the range specified in the present invention. It became a thing.
On the other hand, Comparative Examples 1 to 3 are considered to be good depending on the type of the wet etching solution because either one or both of the Sn atomic number ratio and the Sn / Zn ratio of the oxide semiconductor layer are out of the scope of the present invention. It was out of the range of the evaluated etching rate.
Similar to Examples 1 to 5, Comparative Example 4 is excellent in wet etching resistance and wet etching property because the composition and Sn / Zn of each metal element in the oxide semiconductor layer are within the range specified in the present invention. It became a thing.
続いて、図２において、横軸は基板の加熱温度（℃）であり、縦軸は質量電荷比Ｍ／ｚ＝６４の脱離量に比例する電流強度（Ａ）である。図２に示すように、薄膜トランジスタの製造時において一般的に行われる熱処理温度（３００〜４００℃）の範囲内では、Ｓｎ原子数比を増加させることにより、Ｚｎの脱離量が低減することが読み取れる。このことより、Ｓｎの添加量の増加によるΔＶｔｈの改善は、酸化物半導体膜からのＺｎの脱離量の減少が影響しているものと考えられる。
なお、薄膜トランジスタの製造時においては膜減り量を５ｎｍ程度に設定しているため、エッチング速度が大きいと、膜減量の制御が困難になる。また、上記表１〜３及び図２に示すように、比較例１及び２は、ＩＴＯ−０７Ｎに対するエッチング速度は良好であるため、膜減り量は少なく制御することができるが、一般的な熱処理温度においてＺｎの脱離量が増加するため、Ｚｎの欠損箇所がＣｕ電極からのＣｕ拡散源となり、トランジスタ特性が低下した。
Subsequently, in FIG. 2, the horizontal axis is the heating temperature (° C.) of the substrate, and the vertical axis is the current intensity (A) proportional to the amount of desorption of the mass-to-charge ratio M / z = 64. As shown in FIG. 2, within the range of the heat treatment temperature (300 to 400 ° C.) generally performed during the manufacture of the thin film transistor, the amount of Zn desorbed can be reduced by increasing the Sn atomic number ratio. Can be read. From this, it is considered that the improvement of ΔVth by increasing the amount of Sn added is influenced by the decrease in the amount of Zn desorbed from the oxide semiconductor film.
Since the film loss amount is set to about 5 nm at the time of manufacturing the thin film transistor, it becomes difficult to control the film loss amount if the etching rate is high. Further, as shown in Tables 1 to 3 and FIG. 2, in Comparative Examples 1 and 2, since the etching rate with respect to ITO-07N is good, the amount of film loss can be controlled to be small, but general heat treatment is performed. Since the amount of Zn desorbed increases with temperature, the Zn defect portion becomes a Cu diffusion source from the Cu electrode, and the transistor characteristics deteriorate.
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４Ａ 第１の酸化物半導体層
４Ｂ 第２の酸化物半導体層
５ ソース・ドレイン電極
６ 保護膜
７ コンタクトホール
８ 透明導電膜
1
Claims (4)
前記Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数の合計に対する各金属元素の原子数比が、
０．０７０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２００
０．２５０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６００
０．１８０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．５５０
０．０３０≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５０
を満足するとともに、
前記Ｚｎの原子数比に対する前記Ｓｎの原子数比が、
０．１０≦Ｓｎ／Ｚｎ≦０．２５
を満足するとともに、
前記Ｓｎ、Ｉｎ及びＧａの原子数比が、
（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９
を満足する、酸化物半導体薄膜。 It contains In, Ga, Zn and Sn as metal elements and O, and contains
The ratio of the atomic number of each metal element to the total atomic number of In, Ga, Zn and Sn is
0.070 ≤ In / (In + Ga + Zn + Sn) ≤ 0.200
0.250 ≤ Ga / (In + Ga + Zn + Sn) ≤ 0.600
0.180 ≤ Zn / (In + Ga + Zn + Sn) ≤ 0.550
0.030 ≤ Sn / (In + Ga + Zn + Sn) ≤ 0.150
While being satisfied
The atomic number ratio of Sn to the atomic number ratio of Zn is
0.10 ≤ Sn / Zn ≤ 0.25
While being satisfied
The atomic number ratio of Sn, In and Ga is
(Sn × In) / Ga ≧ 0.009
Satisfy the oxide semiconductor thin film.
前記第１の酸化物半導体層は、金属元素としてＩｎ、Ｇａ、Ｚｎ及びＳｎと、Ｏとを含み、
前記Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数の合計に対する各金属元素の原子数比が、
０．０７０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２００
０．２５０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６００
０．１８０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．５５０
０．０３０≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５０
を満足するとともに、
前記Ｚｎの原子数比に対する前記Ｓｎの原子数比が、
０．１０≦Ｓｎ／Ｚｎ≦０．２５
を満足するとともに、
前記Ｓｎ、Ｉｎ及びＧａの原子数比が、
（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９
を満足する、薄膜トランジスタ。 A thin film transistor having a gate electrode, a gate insulating film, a second oxide semiconductor layer, a first oxide semiconductor layer, a source / drain electrode, and a protective film on a substrate in this order.
The first oxide semiconductor layer contains In, Ga, Zn, Sn and O as metal elements, and contains O.
The ratio of the atomic number of each metal element to the total atomic number of In, Ga, Zn and Sn is
0.070 ≤ In / (In + Ga + Zn + Sn) ≤ 0.200
0.250 ≤ Ga / (In + Ga + Zn + Sn) ≤ 0.600
0.180 ≤ Zn / (In + Ga + Zn + Sn) ≤ 0.550
0.030 ≤ Sn / (In + Ga + Zn + Sn) ≤ 0.150
While being satisfied
The atomic number ratio of Sn to the atomic number ratio of Zn is
0.10 ≤ Sn / Zn ≤ 0.25
While being satisfied
The atomic number ratio of Sn, In and Ga is
(Sn × In) / Ga ≧ 0.009
Satisfy, thin film transistor.
金属元素としてＩｎ、Ｇａ、Ｚｎ及びＳｎと、Ｏとを含み、
前記Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数の合計に対する各金属元素の原子数比が、
０．０７０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２００
０．２５０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６００
０．１８０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．５５０
０．０３０≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５０
を満足するとともに、
前記Ｚｎの原子数比に対する前記Ｓｎの原子数比が、
０．１０≦Ｓｎ／Ｚｎ≦０．２５
を満足するとともに、
前記Ｓｎ、Ｉｎ及びＧａの原子数比が、
（Ｓｎ×Ｉｎ）／Ｇａ≧０．００９
を満足する、スパッタリングターゲット。 A sputtering target for forming the first oxide semiconductor layer in the thin film transistor according to claim 2 or 3.
It contains In, Ga, Zn and Sn as metal elements and O, and contains
The ratio of the atomic number of each metal element to the total atomic number of In, Ga, Zn and Sn is
0.070 ≤ In / (In + Ga + Zn + Sn) ≤ 0.200
0.250 ≤ Ga / (In + Ga + Zn + Sn) ≤ 0.600
0.180 ≤ Zn / (In + Ga + Zn + Sn) ≤ 0.550
0.030 ≤ Sn / (In + Ga + Zn + Sn) ≤ 0.150
While being satisfied
The atomic number ratio of Sn to the atomic number ratio of Zn is
0.10 ≤ Sn / Zn ≤ 0.25
While being satisfied
The atomic number ratio of Sn, In and Ga is
(Sn × In) / Ga ≧ 0.009
Satisfy the sputtering target.
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