JP2021093610A - 固体撮像素子、および、撮像装置 - Google Patents

Abstract

【課題】ＤＶＳにおいて、画素の微細化を容易にする。【解決手段】複数の光電変換素子の各々は、入射光を光電変換して電荷を生成する。検出画素回路は、複数の光電変換素子のうち特定の光電変換素子により生成された電荷の変化量が所定の閾値を超えたか否かを検出して検出結果を出力する。階調画素回路は、複数の光電変換素子のうち特定の光電変換素子とは異なる光電変換素子により生成された電荷の量に応じた電圧の信号を所定の駆動信号に従って画素信号として生成する。【選択図】図７

Description

本技術は、固体撮像素子に関する。詳しくは、アドレスイベントの有無を検出する固体撮像素子、および、撮像装置に関する。

従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像素子が、撮像装置などにおいて用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、画素アドレスごとに、その画素の光量が閾値を超えた旨をアドレスイベントとして検出する検出回路と、受光量に応じた電圧の信号を生成する画素回路とを画素毎に設けた固体撮像素子が提案されている（例えば、特許文献１参照。）。このように、画素毎にアドレスイベントを検出する固体撮像素子は、ＤＶＳ（Dynamic Vision Sensor）と呼ばれる。

特表２０１５−５０１９３６号公報

上述の従来技術では、検出回路および画素回路を画素ごとに配置することにより、アドレスイベントの有無を検出しつつ撮像を行う機能の実現を図っている。しかしながら、アドレスイベントの検出回路は、画素回路よりもトランジスタなどの素子数が多く、そのような回路を画素毎に設けると、画素数が多くなるほど回路規模が増大してしまう。このため、画素の微細化が困難になるという問題がある。

本技術はこのような状況に鑑みて生み出されたものであり、ＤＶＳにおいて、画素の微細化を容易にすることを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、各々が入射光を光電変換して電荷を生成する複数の光電変換素子と、上記複数の光電変換素子のうち特定の光電変換素子により生成された上記電荷の変化量が所定の閾値を超えたか否かを検出して検出結果を出力する検出画素回路と上記複数の光電変換素子のうち上記特定の光電変換素子とは異なる光電変換素子により生成された上記電荷の量に応じた電圧の信号を所定の駆動信号に従って画素信号として生成する階調画素回路とを具備する固体撮像素子である。これにより、画素の微細化が容易になるという作用をもたらす。

また、この第１の側面において、上記駆動信号により上記階調画素回路に上記画素信号を生成させる駆動回路をさらに具備してもよい。これにより、駆動信号に従って画素信号が生成されるという作用をもたらす。

また、この第１の側面において、上記駆動回路は、上記検出結果に基づいて上記画素信号を生成させてもよい。これにより、アドレスイベントの検出結果に基づいて画素信号が生成されるという作用をもたらす。

また、この第１の側面において、上記特定の光電変換素子とは異なる光電変換素子の個数は、上記特定の光電変換素子の個数より多くてもよい。これにより、階調画素の画素数がＤＶＳ画素より多くなるという作用をもたらす。

また、この第１の側面において、上記特定の光電変換素子とは異なる光電変換素子の個数は、上記特定の光電変換素子の個数と同一であってもよい。これにより、階調画素の画素数がＤＶＳ画素と同一になるという作用をもたらす。

また、この第１の側面において、上記特定の光電変換素子とは異なる光電変換素子の受光面積は、上記特定の光電変換素子の受光面積と同一であってもよい。これにより、階調画素の受光面積がＤＶＳ画素と同一になるという作用をもたらす。

また、この第１の側面において、上記特定の光電変換素子とは異なる光電変換素子の受光面積は、上記特定の光電変換素子の受光面積より小さくてもよい。これにより、階調画素の受光面積がＤＶＳ画素より少なくなるという作用をもたらす。

また、この第１の側面において、上記特定の光電変換素子は、上記電荷の量に応じた光電流を出力し、上記検出画素回路は、上記光電流を当該光電流の対数に応じた電圧信号に変換する対数応答部と、上記電圧信号を出力するバッファと、上記出力された電圧信号を微分して微分信号を生成する微分回路と、上記微分信号と上記閾値とを比較する比較回路とを備えてもよい。これにより、画素信号の微分値と閾値との比較によってアドレスイベントが検出されるという作用をもたらす。

また、この第１の側面において、上記対数応答部は、複数段のループ回路を備え、上記複数段のループ回路のそれぞれは、ループ状に接続された一対のトランジスタからなるものであってもよい。これにより、対数応答部の変換ゲインが増大するという作用をもたらす。

また、この第１の側面において、上記複数の光電変換素子と上記諧調画素回路は受光チップに配置され、上記検出画素回路は、上記受光チップと上記受光チップに積層された回路チップとに配置されてもよい。これにより、受光チップの回路規模が削減されるという作用をもたらす。

また、この第１の側面において、上記特定の光電変換素子は、上記電荷の量に応じた光電流を出力し、上記検出画素回路は、上記光電流を当該光電流の対数に応じた電圧信号に変換する対数応答部と、上記電圧信号を出力するバッファと、上記出力された電圧信号を微分して微分信号を生成する微分回路と、上記微分信号と上記閾値とを比較する比較回路とを備え、上記バッファと上記差分回路と上記比較回路は、上記回路チップに配置されてもよい。これにより、受光チップの回路規模が削減されるという作用をもたらす。

また、この第１の側面において、所定レベルの信号を生成するダミー画素をさらに具備してもよい。これにより、画素信号の黒レベルが補正されるという作用をもたらす。

また、本技術の第２の側面は、各々が入射光を光電変換して電荷を生成する複数の光電変換素子と、上記複数の光電変換素子のうち特定の光電変換素子により生成された上記電荷の変化量が所定の閾値を超えたか否かを検出して検出結果を出力する検出画素回路と、上記複数の光電変換素子のうち上記特定の光電変換素子とは異なる光電変換素子により生成された上記電荷の量に応じた電圧の信号を所定の駆動信号に従って画素信号として生成する階調画素回路と、上記画素信号をデジタル信号に変換するアナログデジタル変換器とを具備する撮像装置である。これにより、画素の微細化が容易となり、画像データが撮像されるという作用をもたらす。

本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路配置部の平面図の一例である。 本技術の第１の実施の形態における画素アレイ部の平面図の一例である。 本技術の第１の実施の形態における駆動回路、ＤＶＳ画素および階調画素の一構成例を示す図である。 本技術の第１の実施の形態におけるＤＶＳ画素の位置を変更した画素アレイ部の平面図の一例である。 本技術の第１の実施の形態におけるＤＶＳ画素の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＤＶＳ画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態における階調画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるトランジスタを追加した階調画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラムＡＤＣの一構成例を示すブロック図である。 本技術の第１の実施の形態の第１の変形例における画素アレイ部の平面図の一例である。 本技術の第１の実施の形態の第２の変形例における画素アレイ部の平面図の一例である。 本技術の第１の実施の形態の第３の変形例における対数応答部の一構成例を示す回路図である。 本技術の第１の実施の形態の第４の変形例における画素アレイ部の平面図の一例である。 本技術の第１の実施の形態の第４の変形例におけるダミー画素領域を２か所に設けた画素アレイ部の平面図の一例である。 本技術の第１の実施の形態の第５の変形例におけるダミー画素領域を３か所以上に設けた画素アレイ部の平面図の一例である。 本技術の第２の実施の形態における画素ブロックの一構成例を示すブロック図である。 本技術の第２の実施の形態における階調画素の一構成例を示す回路図である。 本技術の第２の実施の形態の変形例における画素ブロックの一構成例を示す回路図である。 本技術の第３の実施の形態における画素ブロックの一構成例を示すブロック図である。 本技術の第３の実施の形態の第１の変形例における画素ブロックの一構成例を示す回路図である。 本技術の第３の実施の形態の第１の変形例における転送トランジスタを削減した画素ブロックの一構成例を示す回路図である。 本技術の第３の実施の形態の第２の変形例におけるＤＶＳ画素回路の一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ＤＶＳ画素回路と階調画素回路とを配列した例）
２．第２の実施の形態（複数の画素でＤＶＳ画素回路を共有する例）
３．第３の実施の形態（複数の画素で画素信号生成回路を共有する例）
４．移動体への応用例

＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、撮像レンズ１１０、固体撮像素子２００、記録部１２０および制御部１３０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。

撮像レンズ１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、入射光を光電変換して画像データを撮像するものである。この固体撮像素子２００は、撮像した画像データに対して、画像認識処理などの所定の信号処理を画像データに対して実行し、その処理結果を記録部１２０に信号線２０９を介して出力する。また、固体撮像素子２００は、アドレスイベントの有無を検出する。

記録部１２０は、固体撮像素子２００からのデータを記録するものである。制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。

［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ−Ｃｕ接合やバンプにより接続することもできる。

［受光チップの構成例］
図３は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示すブロック図である。受光チップ２０１には、受光部２１０が設けられ、その受光部２１０には、複数の受光ブロック２２０が配列される。受光ブロック２２０のそれぞれには、光電変換素子２２１乃至２２４などの複数の光電変換素子と各種のトランジスタ（不図示）とが配列される。光電変換素子２２１乃至２２４のそれぞれは、入射光を光電変換して電荷を生成するものである。これらの光電変換素子２２１乃至２２４のそれぞれの受光面積は同一である。

ここで、光電変換素子２２１乃至２２４のそれぞれは、画素回路（不図示）と接続されている。光電変換素子と、対応する画素回路とは、１つの画素として機能する。画素は、アドレスイベントの有無を検出するＤＶＳ画素と、電荷量（言い換えれば、受光量）に応じた電圧の画素信号を生成する階調画素とを含む。

光電変換素子２２１は、ＤＶＳ画素内に配置される。一方、光電変換素子２２２乃至２２４のそれぞれは、階調画素内に配置される。受光ブロック２２０ごとにＤＶＳ画素を配置することにより、固体撮像素子２００は、受光ブロック２２０の単位でアドレスイベントの有無を検出することができる。また、受光ブロック２２０ごとに３つの階調画素を配置することにより、固体撮像素子２００は、受光ブロック２２０ごとに３画素分の画素信号を生成することができる。

なお、受光ブロック２２０ごとに４つの光電変換素子を配置しているが、受光ブロック２２０ごとの光電変換素子の個数は、４つに限定されず、２つなどであってもよい。

［回路チップの構成例］
図４は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、駆動回路２３１、信号処理部２３２、アービタ２３３、カラムＡＤＣ２４０および画素回路配置部３００が設けられる。

画素回路配置部３００には、複数の画素回路が二次元格子状に配列される。複数の画素回路の一部は、アドレスイベントの有無を検出し、残りは画素信号を生成する。また、アドレスイベントが生じた際に画素回路は、リクエストをアービタに出力する。

駆動回路２３１は、アドレスイベントの検出結果に基づいて画素のそれぞれを駆動し、画素信号をカラムＡＤＣ２４０に出力させるものである。

アービタ２３３は、画素回路からのリクエストを調停し、調停結果に基づいて応答を画素回路に送信するものである。応答を受け取った画素回路は、検出結果を示す検出信号を駆動回路２３１および信号処理部２３２に供給する。

カラムＡＤＣ２４０は、画素回路の列ごとに、その列からのアナログの画素信号をデジタル信号に変換するものである。このカラムＡＤＣ２４０は、デジタル信号を信号処理部２３２に供給する。

信号処理部２３２は、カラムＡＤＣ２４０からのデジタル信号に対し、ＣＤＳ（Correlated Double Sampling）処理や画像認識処理などの所定の信号処理を実行するものである。この信号処理部２３２は、処理結果を示すデータを信号線２０９を介して記録部１２０に供給する。

図５は、本技術の第１の実施の形態における画素回路配置部３００の平面図の一例である。画素回路配置部３００には、複数のＤＶＳ画素回路３１０が配列される。ＤＶＳ画素回路３１０は、受光チップ２０１内の受光ブロック２２０ごとに設けられる。

ＤＶＳ画素回路３１０は、光電変換素子２２１に接続され、その光電変換素子２２１の電荷の変化量が閾値を超えたか否かを検出するものである。ここで、閾値は、互いに異なる２つの閾値を含み、それらのうち大きい方の閾値を上限閾値とし、小さい方の閾値を下限閾値とする。また、アドレスイベントは、オンイベントおよびオフイベントを含み、その検出結果は、１ビットのオンイベントの検出結果と１ビットのオフイベントの検出結果とを含む。オンイベントは、変化量が上限閾値を超えた際に検出され、オフイベントは、その変化量が下限閾値を下回った際に検出される。

図６は、本技術の第１の実施の形態における画素アレイ部４００の平面図の一例である。受光チップ２０１内の光電変換素子２２１と、回路チップ２０２内のＤＶＳ画素回路３１０とからなる回路は、ＤＶＳ画素４１１として機能する。また、受光チップ２０１内の光電変換素子２２２と、階調画素回路３７０とからなる回路は、階調画素４１２として機能する。光電変換素子２２３と階調画素回路３８０とからなる回路は、階調画素４１３として機能し、光電変換素子２２４と階調画素回路３９０とからなる回路は、階調画素４１４として機能する。

階調画素回路３７０は、光電変換素子２２２に接続され、その光電変換素子２２２の電荷量に応じた電圧の信号を画素信号として生成するものである。階調画素回路３８０および３９０のそれぞれの構成は、階調画素回路３７０と同様である。

例えば、画素ブロック４１０ごとに、ＤＶＳ画素４１１と、階調画素４１２乃至４１４とが２行×２列で配列される。また、画素ブロック４１０のそれぞれにおいて、ＤＶＳ画素４１１は左上に配置される。画素ブロック４１０内の４画素のそれぞれの受光面積は同一である。

受光ブロック２２０と、対応するＤＶＳ画素回路３１０とを積層した回路は、画素ブロック４１０として機能する。また、受光部２１０と、画素回路配置部３００とを積層した回路は、複数の画素ブロック４１０を配列した画素アレイ部４００として機能する。

図７は、本技術の第１の実施の形態における駆動回路２３１、ＤＶＳ画素４１１および階調画素４１２の一構成例を示す図である。

ＤＶＳ画素４１１は、光電変換素子２２１とＤＶＳ画素回路３１０とを含む。一方、階調画素４１２は、光電変換素子２２２と階調画素回路３７０とを含む。光電変換素子２２１および２２２のそれぞれは、入射光を光電変換して電荷を生成する。これらの光電変換素子２２１等と、ＤＶＳ画素回路３１０の一部と、諧調画素回路３７０とは、受光チップ２０１に配置される。一方、ＤＶＳ画素回路３１０の残りは、回路チップ２０２に配置される。

ＤＶＳ画素回路３１０は、光電変換素子２２１により生成された電荷の変化量が所定の閾値を超えたか否か（すなわち、アドレスイベントの有無）を検出し、アービタ２３３による調停後に検出結果を駆動回路２３１へ出力する。なお、ＤＶＳ画素回路３１０は、特許請求の範囲に記載の検出画素回路の一例である。

階調画素回路３７０は、光電変換素子２２２により生成された電荷量に応じた電圧の信号を駆動信号に従って画素信号として生成する。

駆動回路２３１は、ＤＶＳ画素４１１の検出結果に基づいて駆動信号により階調画素回路３７０を駆動し、画素信号を生成させる。例えば、駆動回路２３１は、複数の受光ブロック２２０のうち、アドレスイベントが生じた受光ブロック２２０内の階調画素４１２乃至４１４を駆動する。これにより、アドレスイベントの生じた領域の画像が生成される。あるいは、駆動回路２３１は、ＤＶＳ画素４１１の検出結果と関わりなく、同期信号に同期して階調画素回路３７０を駆動し、画素信号を生成させる。

同図に例示したように、特定の位置（左上など）の画素にのみＤＶＳ画素回路３１０を配置し、残りの画素に階調画素回路３７０等を配置したため、全画素にＤＶＳ画素回路および階調画素回路を配置する場合と比較して回路規模を削減することができる。これにより、画素の微細化が容易となる。

図８は、本技術の第１の実施の形態におけるＤＶＳ画素４１１の位置を変更した画素アレイ部４００の平面図の一例である。画素ブロック４１０を配列した行をブロック行として、奇数番目のブロック行と偶数行目のブロック行とで、ＤＶＳ画素４１１の位置を変更してもよい。例えば、奇数番目のブロック行において、ＤＶＳ画素４１１を画素ブロック４１０の右上に配置し、偶数番目のブロック行において、ＤＶＳ画素４１１を左上に配置することができる。

［ＤＶＳ画素の構成例］
図９は、本技術の第１の実施の形態におけるＤＶＳ画素４１１の一構成例を示すブロック図である。このＤＶＳ画素４１１は、光電変換素子２２１と、ＤＶＳ画素回路３１０とを備える。ＤＶＳ画素回路３１０は、対数応答部３２０、バッファ３３０、微分回路３４０、比較回路３５０および出力回路３６０を備える。光電変換素子２２１と対数応答部３２０の一部とは、受光チップ２０１内に配置され、後段の回路は、回路チップ２０２内に配置される。

光電変換素子２２１は、電荷を生成し、その電荷量に応じた光電流を対数応答部３２０へ出力する。

対数応答部３２０は、光電変換素子２２１からの光電流を、その対数の電圧信号に変換するものである。この対数応答部３２０は、電圧信号をバッファ３３０に供給する。

バッファ３３０は、対数応答部３２０からの電圧信号を微分回路３４０に出力するものである。

微分回路３４０は、駆動回路２３１の制御に従って電圧信号を微分し、その微分値を示す微分信号を生成するものである。この微分回路３４０は、微分信号を比較回路３５０に出力する。この微分信号は、光電流の変化量を示す。

比較回路３５０は、微分信号（すなわち、変化量）と所定の閾値とを比較するものである。この比較回路３５０は、比較結果を検出信号として出力回路３６０に出力する。この比較結果は、アドレスイベントの有無を示す。

出力回路３６０は、検出信号を駆動回路２３１等に出力するものである。この出力回路３６０は、アドレスイベントが生じた際に、検出信号の送信を要求するリクエストをアービタ２３３に供給する。そして、出力回路３６０は、リクエストに対する応答をアービタ２３３から受け取ると、検出信号を駆動回路２３１に供給する。

図１０は、本技術の第１の実施の形態におけるＤＶＳ画素回路３１０の一構成例を示す回路図である。ＤＶＳ画素回路３１０は、対数応答部３２０、バッファ３３０、微分回路３４０、比較回路３５０および出力回路３６０を備える。

対数応答部３２０は、ｎＭＯＳ（negative channel MOS）トランジスタ３２１および３２２と、ｐＭＯＳ（positive channel MOS）トランジスタ３２３とを備える。ｎＭＯＳトランジスタ３２１および３２２と、光電変換素子２２１とは、受光チップ２０１に配置される。一方、ｐＭＯＳトランジスタ３２３以降の回路は、回路チップ２０２に配置される。

ｐＭＯＳトランジスタ３２３およびｎＭＯＳトランジスタ３２２は、電源と接地端子との間において直列に接続される。また、ｎＭＯＳトランジスタ３２１のゲートは、ｐＭＯＳトランジスタ３２３およびｎＭＯＳトランジスタ３２２の接続点に接続され、ソースは光電変換素子２２１に接続され、ドレインは電源端子に接続される。そして、ｐＭＯＳトランジスタ３２３のゲートには、バイアス電圧Ｖｂｌｏｇが印加される。このような接続により、光電変換素子２２１に流れる光電流は、対数的に電圧Ｖｐに変換される。

また、光電変換素子２２１は受光チップ２０１に配置され、それ以外の回路は、回路チップ２０２に配置される。また、受光チップ２０１のグランドと回路チップ２０２のグランドとは、干渉対策のために互いに分離されている。

また、バッファ３３０は、電源および接地端子の間において直列に接続されたｐＭＯＳトランジスタ３３１および３３２を備える。接地側のｐＭＯＳトランジスタ３３２のゲートは、対数応答部３２０に接続され、電源側のｐＭＯＳトランジスタ３３１のゲートには、バイアス電圧Ｖｂｓｆが印加される。また、ｐＭＯＳトランジスタ３３１および３３２の接続点は、微分回路３４０に接続される。この接続により、Ｖｐに対するインピーダンス変換が行われる。

微分回路３４０は、容量３４１および３４３と、ｐＭＯＳトランジスタ３４２および３４４と、ｎＭＯＳトランジスタ３４５とを備える。

容量３４１の一端は、バッファ３３０に接続され、他端は、容量３４３の一端とｐＭＯＳトランジスタ３４４のゲートとに接続される。ｐＭＯＳトランジスタ３４２のゲートにはリセット信号ｘｒｓｔが入力され、ソースおよびドレインは容量３４３の両端に接続される。ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５は電源と接地端子との間において直列に接続される。また、容量３４３の他端は、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５の接続点に接続される。接地側のｎＭＯＳトランジスタ３４５のゲートには、バイアス電圧Ｖｂａが印加され、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５の接続点は比較回路３５０にも接続される。このような接続により、微分信号が生成されて比較回路３５０に出力される。また、微分信号は、駆動回路２３１からのリセット信号ｘｒｓｔにより初期化される。

比較回路３５０は、ｐＭＯＳトランジスタ３５１および３５３とｎＭＯＳトランジスタ３５２および３５４とを備える。ｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２は、電源と接地端子との間において直列に接続され、ｐＭＯＳトランジスタ３５３およびｎＭＯＳトランジスタ３５４も、電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ３５１および３５３のゲートは、微分回路３４０に接続される。ｎＭＯＳトランジスタ３５２のゲートには、所定の上限閾値Ｖｏｎが印加され、ｎＭＯＳトランジスタ３５４のゲートには、所定の下限閾値Ｖｏｆｆが印加される。

ｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２の接続点は、出力回路３６０に接続され、この接続点の電圧が比較結果ＶＣＨとして出力される。ｐＭＯＳトランジスタ３５３およびｎＭＯＳトランジスタ３５４の接続点も、出力回路３６０に接続され、この接続点の電圧が比較結果ＶＣＬとして出力される。このような接続により、微分信号が上限閾値Ｖｏｎを超えた場合に比較回路３５０は、ハイレベルの比較結果ＶＣＨを出力し、微分信号が下限閾値Ｖｏｆｆを下回った場合にローレベルの比較結果ＶＣＬを出力する。この比較結果ＶＣＨは、オンイベントの検出結果を示し、比較結果ＶＣＬは、オフイベントの検出結果を示す。

なお、比較回路３５０は、オンイベントおよびオフイベントの両方を検出しているが、一方のみを検出してもよい。例えば、オンイベントのみを検出する際には、対応するｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２のみが配置される。

［階調画素の構成例］
図１１は、本技術の第１の実施の形態における階調画素４１２の一構成例を示す回路図である。階調画素４１２は、光電変換素子２２１および階調画素回路３７０を備える。。階調画素４１２は、受光チップ２０１内に配置される。

階調画素回路３７０は、転送トランジスタ３７１、リセットトランジスタ３７２、浮遊拡散層３７３、増幅トランジスタ３７４および選択トランジスタ３７５を備える。

転送トランジスタ３７１は、駆動回路２３１からの転送信号ＴＲＧに従って、光電変換素子２２２から浮遊拡散層３７３へ電荷を転送するものである。

浮遊拡散層３７３は、電荷を蓄積して蓄積した電荷の量に応じた電圧を生成するものである。リセットトランジスタ３７２は、駆動回路２３１からのリセット信号ＲＳＴに従って浮遊拡散層３７３の電荷量を初期化するものである。増幅トランジスタ３７４は、浮遊拡散層３７３の電圧を増幅するものである。選択トランジスタ３７５は、駆動回路２３１からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号ＳＩＧとして垂直信号線ＶＳＬを介してカラムＡＤＣ２４０へ出力するものである。

なお、転送信号ＴＲＧ、リセット信号ＲＳＴ、および、選択信号ＳＥＬは、特許請求の範囲に記載の駆動信号の一例である。

なお、階調画素回路３７０は、画素信号を生成することができるものであれば、同図に例示した回路に限定されない。例えば、図１２に例示するように、転送トランジスタ３７６と、アナログメモリとして機能する容量３７７をさらに追加することもできる。この回路において、転送トランジスタ３７１は、転送信号ＴＲＧ１に従って光電変換素子２２２からアナログメモリに電荷を転送し、転送トランジスタ３７６は、転送信号ＴＲＧ２に従って、アナログメモリから浮遊拡散層３７３へ電荷を転送する。階調画素回路３７０ごとにアナログメモリを設けることにより、グローバルシャッターを実現することができる。

［カラムＡＤＣの構成例］
図１３は、本技術の第１の実施の形態におけるカラムＡＤＣ２４０の一構成例を示すブロック図である。このカラムＡＤＣ２４０は、画素回路配置部３００内の画素回路の列ごとにＡＤＣ２４１を備える。

ＡＤＣ２４１は、垂直信号線ＶＳＬを介して供給されたアナログの画素信号ＳＩＧをデジタル信号に変換するものである。この画素信号ＳＩＧは、検出信号よりもビット数の多いデジタル信号に変換される。例えば、検出信号を２ビットとすると、画素信号は、３ビット以上（１６ビットなど）のデジタル信号に変換される。ＡＤＣ２４１は、生成したデジタル信号を信号処理部２３２に供給する。なお、ＡＤＣ２４１は、特許請求の範囲に記載のアナログデジタル変換器の一例である。

このように、本技術の第１の実施の形態によれば、特定の画素にＤＶＳ画素回路３１０を配置し、残りの画素に階調画素回路３７０を配置したため、全画素にＤＶＳ画素回路３１０および階調画素回路３７０を設ける場合よりも回路規模を削減することができる。これにより、画素の微細化を容易にすることができる。

［第１の変形例］
上述の第１の実施の形態では、画素ブロック４１０ごとに、階調画素を３画素配置し、階調画素の画素数の方をＤＶＳ画素よりも多くしていた。しかしながら、この構成では、アドレスイベントを検出する最小単位が４画素となり、空間的な検出精度が不足するおそれがある。この第１の実施の形態の第１の変形例の固体撮像素子２００は、ＤＶＳ画素の画素数を階調画素と同じにして、検出精度を向上させた点において第１の実施の形態と異なる。

図１４は、本技術の第１の実施の形態の第１の変形例における画素アレイ部４００の平面図の一例である。この第１の実施の形態の第１の変形例の画素アレイ部４００は、画素ブロック４１０ごとに、ＤＶＳ画素４１１および階調画素４１２が配置される点において第１の実施の形態と異なる。この配置により、ＤＶＳ画素４１１の画素数は、階調画素４１２と同じになる。これにより、アドレスイベントを検出する最小単位が２画素となり、最小単位が４画素の場合と比較して検出精度を向上させることができる。

このように、本技術の第１の実施の形態の第１の変形例では、ＤＶＳ画素４１１の画素数を階調画素４１２と同一であるため、アドレスイベントを検出する最小単位が２画素となる。これにより、最小単位が４画素の場合と比較して検出精度を向上させることができる。

［第２の変形例］
上述の第１の実施の形態では、ＤＶＳ画素４１１と、階調画素４１２等とのそれぞれの受光面積を同一にしていたが、この構成では、階調画素の画素数が不足するおそれがある。この第１の実施の形態の第２の変形例の固体撮像素子２００は、階調画素４１２等の受光面積をＤＶＳ画素４１１より小さくして、階調画素を微細化した点において第１の実施の形態と異なる。

図１５は、本技術の第１の実施の形態の第２の変形例における画素アレイ部４００の平面図の一例である。この第１の実施の形態の第２の変形例における画素アレイ部４００は、複数の階調画素４１２と、それらの階調画素よりも受光面積の大きなＤＶＳ画素４１１とが配列される点において第１の実施の形態と異なる。

例えば、ＤＶＳ画素４１１の光電変換素子の受光面積は、階調画素４１２等の光電変換素子よりも大きく、その４倍である。このため、画素ブロック４１０ごとに、ＤＶＳ画素４１１と、１２個の階調画素とを配列することができる。

このように、本技術の第１の実施の形態の第２の変形例では、階調画素の受光面積がＤＶＳ画素４１１より小さいため、画素ブロック４１０ごとの階調画素の画素数を増大することができる。

［第３の変形例］
上述の第１の実施の形態では、対数応答部３２０にｎＭＯＳトランジスタ３２１および３２２からなるループ回路を１つのみ配置していたが、ループ回路が１つのみでは電流を電圧に変換する際の変換ゲインが不足するおそれがある。この第１の実施の形態の第３の変形例の対数応答部３２０は、２段のループ回路が設けられる点において第１の実施の形態と異なる。

図１６は、本技術の第１の実施の形態の第３の変形例における対数応答部３２０の一構成例を示す回路図である。この第１の実施の形態の第３の変形例の対数応答部３２０は、ｎＭＯＳトランジスタ３２４および３２５がさらに設けられる点において第１の実施の形態と異なる。

ｎＭＯＳトランジスタ３２１および３２４は、光電変換素子２２１と電源端子との間に直列に接続され、ｐＭＯＳトランジスタ３２３とｎＭＯＳトランジスタ３２２および３２５とは、電源端子と接地端子との間に直列に接続される。また、ｎＭＯＳトランジスタ３２１のゲートは、ｐＭＯＳトランジスタ３２３およびｎＭＯＳトランジスタ３２２の接続点に接続され、ｎＭＯＳトランジスタ３２４のゲートは、ｎＭＯＳトランジスタ３２２および３２５の接続点に接続される。

一方、ｎＭＯＳトランジスタ３２２のゲートは、ｎＭＯＳトランジスタ３２１および３２４の接続点に接続される。ｎＭＯＳトランジスタ３２５のゲートは、光電変換素子２２１およびｎＭＯＳトランジスタ３２４の接続点に接続される。また、ｐＭＯＳトランジスタ３２３およびｎＭＯＳトランジスタ３２２の接続点は、バッファ３３０に接続される。また、ｎＭＯＳトランジスタ３２１、３２２、３２４および３２５は受光チップ２０１に配置され、ｐＭＯＳトランジスタ３２３は回路チップ２０２に配置される。

上述のように、ｎＭＯＳトランジスタ３２４および３２５からなるループ回路とｎＭＯＳトランジスタ３２１および３２２からなるループ回路とが２段に接続されているため、ループ回路が１段のみの場合と比較して変換ゲインが２倍となる。

このように、本技術の第１の実施の形態の第３の変形例では、２段のループ回路を対数応答部３２０に設けたため、１段のみの場合と比較して、変換ゲインを増大させることができる。

［第４の変形例］
上述の第１の実施の形態では、画素アレイ部４００内に、ＤＶＳ画素４１１や階調画素４１２等を配置していたが、この構成では、暗電流によるノイズの除去が困難になるおそれがある。この第１の実施の形態の第４の変形例は、ダミー画素を配置して黒レベル補正を行う点において第１の実施の形態と異なる。

図１７は、本技術の第１の実施の形態の第５の変形例における画素アレイ部４００の平面図の一例である。この第１の実施の形態の第５の変形例の画素アレイ部４００には、有効画素領域４０１とダミー画素領域４０２とが設けられる。

有効画素領域４０１は、ＤＶＳ画素４１１や階調画素４１２等を有効画素として配列した領域である。この有効画素領域４０１には、複数の画素ブロック４１０が配列される。画素ブロック４１０のそれぞれには、ＤＶＳ画素４１１や階調画素４１２等が配列される。

ダミー画素領域４０２は、複数のダミー画素４１５が配列された領域である。ダミー画素４１５として、例えば、階調画素４１２と同様の回路で、遮光されたものが配置される。ダミー画素４１５は、所定レベルの信号を画素信号としてカラムＡＤＣ２４０へ出力する。また、ダミー画素４１５は、例えば、有効画素領域４０１のいずれかの一辺に沿って線状に配列される。

信号処理部２３２は、ダミー画素４１５の画素信号から基準値を取得し、有効画素の画素信号の黒レベルを基準値により補正する黒レベル補正を行う。この黒レベル補正により、暗電流によるノイズを除去することができる。

図１８は、本技術の第１の実施の形態の第４の変形例におけるダミー画素領域を２か所に設けた画素アレイ部の平面図の一例である。同図におけるａは、ダミー画素領域４０２を有効画素領域４０１の左側に配置し、ダミー画素領域４０３を上側に配置した平面図の一例である。同図におけるｂは、ダミー画素領域４０２を有効画素領域４０１の左側に配置し、ダミー画素領域４０３を右側に配置した平面図の一例である。同図に例示するように、ダミー画素領域を２か所に配置することもできる。

図１９は、本技術の第１の実施の形態の第５の変形例におけるダミー画素領域を３か所以上に設けた画素アレイ部の平面図の一例である。同図におけるａは、ダミー画素領域４０２を有効画素領域４０１の左側に配置し、ダミー画素領域４０３を上側に配置し、ダミー画素領域４０４を右側に配置した平面図の一例である。同図におけるｂは、ダミー画素領域４０２乃至４０５を有効画素領域４０１の４辺に沿って配置した平面図の一例である。同図に例示するように、ダミー画素領域を３か所や４か所に配置することもできる。

このように、本技術の第１の実施の形態の第５の変形例によれば、ダミー画素４１５をさらに配置したため、信号処理部２３２は、そのダミー画素４１５の画素信号を用いて黒レベル補正を行うことができる。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、４画素の画素ブロック４１０ごとにＤＶＳ画素４１１を配置していたが、この構成では、アドレスイベントを検出する最小単位が４画素となり、空間的な検出精度が不足するおそれがある。この第２の実施の形態の固体撮像素子２００は、画素ごとにアドレスイベントの有無を検出する点において第１の実施の形態と異なる。

図２０は、本技術の第２の実施の形態における画素ブロック４１０の一構成例を示すブロック図である。第２の実施の形態の画素ブロック４１０内には、画素信号生成回路４６０、４７０、４８０および４９０と、選択回路４２０、４３０、４４０および４５０と、ＤＶＳ画素回路３１０とが配置される。

選択回路４２０は、転送トランジスタ４２１およびＯＦＧトランジスタ４２２を備える。転送トランジスタ４２１は、駆動回路２３１からの転送信号ＴＲＧ１に従って、光電変換素子２２１から画素信号生成回路４６０へ電荷を転送するものである。ＯＦＧトランジスタ４２２は、駆動回路２３１からの駆動信号ＯＦＧ１に従って、光電変換素子２２１からＤＶＳ画素回路３１０へ電荷を転送するものである。

選択回路４３０は、転送トランジスタ４３１およびＯＦＧトランジスタ４３２を備える。転送トランジスタ４３１は、駆動回路２３１からの転送信号ＴＲＧ２に従って、光電変換素子２２２から画素信号生成回路４７０へ電荷を転送するものである。ＯＦＧトランジスタ４３２は、駆動回路２３１からの駆動信号ＯＦＧ２に従って、光電変換素子２２２からＤＶＳ画素回路３１０へ電荷を転送するものである。

選択回路４４０は、転送トランジスタ４４１およびＯＦＧトランジスタ４４２を備える。転送トランジスタ４４１は、駆動回路２３１からの転送信号ＴＲＧ３に従って、光電変換素子２２３から画素信号生成回路４８０へ電荷を転送するものである。ＯＦＧトランジスタ４４２は、駆動回路２３１からの駆動信号ＯＦＧ３に従って、光電変換素子２２３からＤＶＳ画素回路３１０へ電荷を転送するものである。

選択回路４５０は、転送トランジスタ４５１およびＯＦＧトランジスタ４５２を備える。転送トランジスタ４５１は、駆動回路２３１からの転送信号ＴＲＧ４に従って、光電変換素子２２４から画素信号生成回路４９０へ電荷を転送するものである。ＯＦＧトランジスタ４５２は、駆動回路２３１からの駆動信号ＯＦＧ４に従って、光電変換素子２２４からＤＶＳ画素回路３１０へ電荷を転送するものである。

図２１は、本技術の第２の実施の形態における階調画素の一構成例を示す回路図である。同図に例示するように、画素信号生成回路４６０内には、リセットトランジスタ４６２、浮遊拡散層４６３、増幅トランジスタ４６４および選択トランジスタ４６５が配置される。この画素信号生成回路４６０と、選択回路４２０内の転送トランジスタ４２１と光電変換素子２２１とからなる回路は、第１の実施の形態の階調画素４１２と同じ構成であり、１つの階調画素として機能する。

画素信号生成回路４７０、４８０および４９０の構成は、画素信号生成回路４６０と同様である。

上述の構成により、転送信号ＴＲＧの供給により、画素ブロック４１０内の４画素の全てが階調画素として機能する。

また、ＤＶＳ画素回路３１０が４画素で共有されているため、駆動信号ＯＦＧの供給により、４画素のそれぞれがＤＶＳ画素としても機能する。これにより、画素ごとにアドレスイベントの有無を検出することができ、空間的な検出精度が向上する。

また、ＤＶＳ画素回路３１０を４画素で共有することにより、画素ごとにＤＶＳ画素回路３１０を配置する場合と比較して、回路規模を削減することができる。

なお、ＤＶＳ画素回路３１０を共有する画素数を４つとしているが、共有する画素数は、４つに限定されず、２画素や８画素でＤＶＳ画素回路３１０を共有することもできる。

このように、本技術の第２の実施の形態によれば、４画素がＤＶＳ画素回路を共有するため、画素ごとにアドレスイベントの有無を検出することができる。これにより、アドレスイベントの有無の検出精度を向上させることができる。

［変形例］
上述の第２の実施の形態では、ＤＶＳ画素回路３１０の全てを回路チップ２０２に配置していたが、この構成では、ＤＶＳ画素４１１の画素数が多くなるほど、回路チップ２０２の回路規模が増大する。この第２の実施の形態の変形例の固体撮像素子２００は、ＤＶＳ画素回路３１０の一部を受光チップ２０１に配置して、回路チップ２０２の回路規模を削減した点において第２の実施の形態と異なる。

図２２は、本技術の第２の実施の形態の変形例における画素ブロック４１０の一構成例を示す回路図である。この第２の実施の形態の変形例の画素ブロック４１０は、ＯＦＧトランジスタ４２２、４３２、４４２および４５２と、ｎＭＯＳトランジスタ３２１および３２２とがさらに受光チップ２０１内に配置される点において第２の実施の形態と異なる。

なお、対数応答部３２０の一部を受光チップ２０１に配置しているが、この構成に限定されない。対数応答部３２０の全体を受光チップ２０１に配置することもできる。また、バッファ３３０までを受光チップ２０１に配置することもできる。微分回路３４０までを受光チップ２０１に配置することもできる。

同図に例示したように、ＤＶＳ画素回路３１０の一部（対数応答部３２０の一部など）を受光チップ２０１に配置することにより、ＤＶＳ画素回路３１０の全てを回路チップ２０２に配置する場合と比較して回路チップ２０２の回路規模を削減することができる。

なお、第２の実施の形態に、第１の実施の形態の第１乃至第５の変形例のそれぞれを適用することができる。

このように、本技術の第２の形態の変形例では、ＤＶＳ画素回路３１０の一部を受光チップ２０１に配置したため、ＤＶＳ画素回路３１０の全てを回路チップ２０２に配置する場合と比較して回路チップ２０２の回路規模を削減することができる。

＜３．第３の実施の形態＞
上述の第２の実施の形態では、画素ごとに画素信号生成回路を配置していたが、この構成では、画素数が多くなるほど、回路規模が増大するおそれがある。この第３の実施の形態の固体撮像素子２００は、複数の画素で画素信号生成回路を共有する点において第２の実施の形態と異なる。

図２３は、本技術の第３の実施の形態における画素ブロック４１０の一構成例を示すブロック図である。第３の実施の形態の画素ブロック４１０は、画素信号生成回路４７０、４８０および４９０が配置されず、画素信号生成回路４６０に、選択回路４２０、４３０、４４０および４５０が共通に接続される点において第２の実施の形態と異なる。同図に例示した構成により、４画素が画素信号生成回路４６０を共有することができる。

なお、画素信号生成回路４６０を共有する画素数を４つとしているが、共有する画素数は、４つに限定されず、２画素や８画素で画素信号生成回路４６０を共有することもできる。

このように、本技術の第３の実施の形態では、複数の画素が画素信号生成回路４６０を共有するため、画素ごとに画素信号生成回路を配置する場合と比較して回路規模を削減することができる。

［第１の変形例］
上述の第３の実施の形態では、画素信号生成回路４６０内の転送トランジスタやリセットトランジスタを複数の画素で共有していた。しかし、この構成では、画素ごとに同じタイミングでリセットを行うことができない。この第３の実施の形態の第１の変形例の固体撮像素子２００は、増幅トランジスタおよび選択トランジスタを複数の画素で共有する点において第３の実施の形態と異なる。

図２４は、本技術の第３の実施の形態の第１の変形例における画素ブロック４１０の一構成例を示す回路図である。第３の実施の形態の第１の変形例の画素ブロック４１０には、階調画素回路５００と、光電変換素子２２１乃至２２４と、ＯＦＧトランジスタ４２２、４３２、４４２および４５２と、ＤＶＳ画素回路３１０とが配置される。

階調画素回路５００は、転送トランジスタ４２１、４２４、４３１、４３４、４４１、４４４、４５１および４５４と、リセットトランジスタ４２３、４３３、４４３および４５３と、増幅トランジスタ４６４と、選択トランジスタ４６５とを備える。

浮遊拡散層４６３と、増幅トランジスタ４６４および選択トランジスタ４６５（ソースフォロワー回路）とは、４画素で共有される。これにより、画素ごとに浮遊拡散層４６４およびソースフォロワー回路を設ける場合と比較して回路規模を削減することができる。

転送トランジスタ４２４、４３４、４４４および４５４は、駆動回路２３１からのイネーブル信号ＥＮ１、ＥＮ２、ＥＮ３およびＥＮ４に従って、対応する転送トランジスタと浮遊拡散層４６３との間の経路を開閉するものである。

リセットトランジスタ４２３、４３３、４４３および４５３は、駆動回路２３１からのリセット信号ＲＳＴ１、ＲＳＴ２、ＲＳＴ３およびＲＳＴ４に従って、浮遊拡散層４６３を初期化するものである。

同図に例示するように、画素ごとにリセットトランジスタを追加することにより、画素ごとに同じタイミングでリセットを行うことができる。また、転送トランジスタ４２４、４３４、４４４および４５４を追加することにより、画素ごとに個別にイネーブル、ディセーブルを設定することができる。

なお、図２５に例示するように、転送トランジスタ４２４、４３４、４４４および４５４を設けない構成とすることもできる。

また、第３の実施の形態に、第１の実施の形態の第１乃至第５の変形例のそれぞれを適用することができる。

このように、本技術の第３の実施の形態の第１の変形例では、画素ごとに転送トランジスタおよびリセットトランジスタを追加したため、画素ごとに同じタイミングでリセットを行うことができる。

［第２の変形例］
上述の第３の実施の形態では、ＤＶＳ画素回路内の対数応答部、バッファおよび微分回路のそれぞれを複数の画素で共有していたが、この構成では、画素ごとに同じタイミングで微分回路をリセットすることができない。この第３の実施の形態の第２の変形例の固体撮像素子２００は、比較回路３５０および出力回路３６０を複数の画素で共有する点において第３の実施の形態と異なる。

図２６は、本技術の第３の実施の形態の第２の変形例におけるＤＶＳ画素回路５１０の一構成例を示すブロック図である。この第３の実施の形態の第２の変形例のＤＶＳ画素回路５１０は、対数応答部５１１乃至５１３と、バッファ５１４乃至５１６と、微分回路５１７乃至５１９と、スイッチ５２０乃至５２３とをさらに備える点において第３の実施の形態と異なる。

対数応答部３２０、バッファ３３０および微分回路３４０は、画素ブロック４１０内の１番目の画素の微分信号を生成する。

対数応答部５１１、バッファ５１４および微分回路５１７は、２番目の画素の微分信号を生成する。対数応答部５１２、バッファ５１５および微分回路５１８は、３番目の画素の微分信号を生成し、対数応答部５１３、バッファ５１６および微分回路５１９は、４番目の画素の微分信号を生成する。また、微分回路３４０、５１７、５１８および５１９は、駆動回路２３１からのリセット信号ｘｒｓｔ１乃至ｘｒｓｔ４により初期化される。

スイッチ５２０は、微分回路３４０からの微分信号を、駆動回路２３１からの転送信号ＴＸ１に従って比較回路３５０に転送する。スイッチ５２１は、微分回路５１７からの微分信号を、駆動回路２３１からの転送信号ＴＸ２に従って比較回路３５０に転送する。スイッチ５２２は、微分回路５１８からの微分信号を、駆動回路２３１からの転送信号ＴＸ３に従って比較回路３５０に転送する。スイッチ５２３は、微分回路５１９からの微分信号を、駆動回路２３１からの転送信号ＴＸ４に従って比較回路３５０に転送する。

同図に例示するように、画素ごとに微分回路を設けることにより、画素ごとに同じタイミングで微分回路をリセットすることができる。また、比較回路３５０および出力回路３６０を４画素で共有することにより、それらの回路を画素ごとに設ける場合と比較して回路規模を削減することができる。

このように、本技術の第３の実施の形態の第２の変形例では、画素ごとに微分回路およびスイッチを追加したため、画素ごとに同じタイミングで微分回路をリセットすることができる。

＜４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図２７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２８は、撮像部１２０３１の設置位置の例を示す図である。

図２８では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、画素を微細化して、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）各々が入射光を光電変換して電荷を生成する複数の光電変換素子と、
前記複数の光電変換素子のうち特定の光電変換素子により生成された前記電荷の変化量が所定の閾値を超えたか否かを検出して検出結果を出力する検出画素回路と
前記複数の光電変換素子のうち前記特定の光電変換素子とは異なる光電変換素子により生成された前記電荷の量に応じた電圧の信号を所定の駆動信号に従って画素信号として生成する階調画素回路と
を具備する固体撮像素子。
（２）前記駆動信号により前記階調画素回路に前記画素信号を生成させる駆動回路をさらに具備する
前記（１）記載の固体撮像素子。
（３）前記駆動回路は、前記検出結果に基づいて前記画素信号を生成させる
前記（２）記載の固体撮像素子。
（４）前記特定の光電変換素子とは異なる光電変換素子の個数は、前記特定の光電変換素子の個数より多い
前記（１）から（３）のいずれかにの固体撮像素子。
（５）前記特定の光電変換素子とは異なる光電変換素子の個数は、前記特定の光電変換素子の個数と同一である
前記（１）から（３）のいずれかにの固体撮像素子。
（６）前記特定の光電変換素子とは異なる光電変換素子の受光面積は、前記特定の光電変換素子の受光面積と同一である
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記特定の光電変換素子とは異なる光電変換素子の受光面積は、前記特定の光電変換素子の受光面積より小さい
前記（１）から（５）のいずれかに記載の固体撮像素子。
（８）前記特定の光電変換素子は、前記電荷の量に応じた光電流を出力し、
前記検出画素回路は、
前記光電流を当該光電流の対数に応じた電圧信号に変換する対数応答部と、
前記電圧信号を出力するバッファと、
前記出力された電圧信号を微分して微分信号を生成する微分回路と、
前記微分信号と前記閾値とを比較する比較回路と
を備える前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記対数応答部は、複数段のループ回路を備え、
前記複数段のループ回路のそれぞれは、ループ状に接続された一対のトランジスタからなる
前記（８）記載の固体撮像素子。
（１０）前記複数の光電変換素子と前記諧調画素回路は受光チップに配置され、前記検出画素回路は、前記受光チップと前記受光チップに積層された回路チップとに配置される
前記（８）または（９）に記載の固体撮像素子。
（１１）前記特定の光電変換素子は、前記電荷の量に応じた光電流を出力し、
前記検出画素回路は、
前記光電流を当該光電流の対数に応じた電圧信号に変換する対数応答部と、
前記電圧信号を出力するバッファと、
前記出力された電圧信号を微分して微分信号を生成する微分回路と、
前記微分信号と前記閾値とを比較する比較回路と
を備え、
前記バッファと前記差分回路と前記比較回路は、前記回路チップに配置される
前記（１０）記載の個体撮像素子。
（１２）所定レベルの信号を生成するダミー画素をさらに具備する
前記（１）から（１１）のいずれかに記載の固体撮像素子。
（１３）各々が入射光を光電変換して電荷を生成する複数の光電変換素子と、
前記複数の光電変換素子のうち特定の光電変換素子により生成された前記電荷の変化量が所定の閾値を超えたか否かを検出して検出結果を出力する検出画素回路と、
前記複数の光電変換素子のうち前記特定の光電変換素子とは異なる光電変換素子により生成された前記電荷の量に応じた電圧の信号を所定の駆動信号に従って画素信号として生成する階調画素回路と
前記画素信号をデジタル信号に変換するアナログデジタル変換器と
を具備する撮像装置。

１００ 撮像装置
１１０ 撮像レンズ
１２０ 記憶部
１３０ 制御部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 回路チップ
２１０ 受光部
２２０ 受光ブロック
２２１〜２２４ 光電変換素子
２３１ 駆動回路
２３２ 信号処理部
２３３ アービタ
２４０ カラムＡＤＣ
２４１ ＡＤＣ
３００ 画素回路配置部
３０１ 回路ブロック
３１０、５１０ ＤＶＳ画素回路
３２０、５１１〜５１３ 対数応答部
３２１、３２２、３２４、３２５、３４５、３５２、３５４ ｎＭＯＳトランジスタ
３２３、３３１、３３２、３４２、３４４、３５１、３５３ ｐＭＯＳトランジスタ
３３０、５１４〜５１６ バッファ
３４０、５１７〜５１９ 微分回路
３４１、３４３、３７７ 容量
３５０ 比較回路
３６０ 出力回路
３７０、３８０、３９０、５００ 階調画素回路
３７１、３７６、４２１、４２４、４３１、４３４、４４１、４４４、４５１、４５４ 転送トランジスタ
３７２、４２３、４３３、４４３、４５３、４６２ リセットトランジスタ
３７３、４６３ 浮遊拡散層
３７４、４６４ 増幅トランジスタ
３７５、４６５ 選択トランジスタ
４００ 画素アレイ部
４０１ 有効画素領域
４０２〜４０５ ダミー画素領域
４１０ 画素ブロック
４１１ ＤＶＳ画素
４１２〜４１４ 階調画素
４１５ ダミー画素
４２０、４３０、４４０、４５０ 選択回路
４２２、４３２、４４２、４５２ ＯＦＧトランジスタ
４６０、４７０、４８０、４９０ 画素信号生成回路
５２０〜５２３ スイッチ
１２０３１ 撮像部

Claims (13)

1. 各々が入射光を光電変換して電荷を生成する複数の光電変換素子と、
   前記複数の光電変換素子のうち特定の光電変換素子により生成された前記電荷の変化量が所定の閾値を超えたか否かを検出して検出結果を出力する検出画素回路と、
   前記複数の光電変換素子のうち前記特定の光電変換素子とは異なる光電変換素子により生成された前記電荷の量に応じた電圧の信号を所定の駆動信号に従って画素信号として生成する階調画素回路と
   を具備する固体撮像素子。
2. 前記駆動信号により前記階調画素回路に前記画素信号を生成させる駆動回路をさらに具備する
   請求項１記載の固体撮像素子。
3. 前記駆動回路は、前記検出結果に基づいて前記画素信号を生成させる
   請求項２記載の固体撮像素子。
4. 前記特定の光電変換素子とは異なる光電変換素子の個数は、前記特定の光電変換素子の個数より多い
   請求項１の固体撮像素子。
5. 前記特定の光電変換素子とは異なる光電変換素子の個数は、前記特定の光電変換素子の個数と同一である
   請求項１の固体撮像素子。
6. 前記特定の光電変換素子とは異なる光電変換素子の受光面積は、前記特定の光電変換素子の受光面積と同一である
   請求項１記載の固体撮像素子。
7. 前記特定の光電変換素子とは異なる光電変換素子の受光面積は、前記特定の光電変換素子の受光面積より小さい
   請求項１記載の固体撮像素子。
8. 前記特定の光電変換素子は、前記電荷の量に応じた光電流を出力し、
   前記検出画素回路は、
   前記光電流を当該光電流の対数に応じた電圧信号に変換する対数応答部と、
   前記電圧信号を出力するバッファと、
   前記出力された電圧信号を微分して微分信号を生成する微分回路と、
   前記微分信号と前記閾値とを比較する比較回路と
   を備える請求項１記載の固体撮像素子。
9. 前記対数応答部は、複数段のループ回路を備え、
   前記複数段のループ回路のそれぞれは、ループ状に接続された一対のトランジスタからなる
   請求項８記載の固体撮像素子。
10. 前記複数の光電変換素子と前記諧調画素回路は受光チップに配置され、前記検出画素回路は、前記受光チップと前記受光チップに積層された回路チップとに配置される
    請求項８記載の固体撮像素子。
11. 前記特定の光電変換素子は、前記電荷の量に応じた光電流を出力し、
    前記検出画素回路は、
    前記光電流を当該光電流の対数に応じた電圧信号に変換する対数応答部と、
    前記電圧信号を出力するバッファと、
    前記出力された電圧信号を微分して微分信号を生成する微分回路と、
    前記微分信号と前記閾値とを比較する比較回路と
    を備え、
    前記バッファと前記差分回路と前記比較回路は、前記回路チップに配置される
    請求項１０記載の個体撮像素子。
12. 所定レベルの信号を生成するダミー画素をさらに具備する
    請求項１記載の固体撮像素子。
13. 各々が入射光を光電変換して電荷を生成する複数の光電変換素子と、
    前記複数の光電変換素子のうち特定の光電変換素子により生成された前記電荷の変化量が所定の閾値を超えたか否かを検出して検出結果を出力する検出画素回路と、
    前記複数の光電変換素子のうち前記特定の光電変換素子とは異なる光電変換素子により生成された前記電荷の量に応じた電圧の信号を所定の駆動信号に従って画素信号として生成する階調画素回路と
    前記画素信号をデジタル信号に変換するアナログデジタル変換器と
    を具備する撮像装置。

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