JP2021093480A

JP2021093480A - Semiconductor device

Info

Publication number: JP2021093480A
Application number: JP2019224341A
Authority: JP
Inventors: 和幸山倉; Kazuyuki Yamakura; 明高添野; Akitaka Soeno
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-12-12
Filing date: 2019-12-12
Publication date: 2021-06-17

Abstract

To provide a technique capable of controlling a precipitation position of silicon nodule and suppressing precipitation of the silicon nodule on a formation position of a pillar region.SOLUTION: A semiconductor device includes a semiconductor substrate, a collector electrode formed so as to cover one principal surface of the semiconductor substrate and an emitter electrode to be alloy containing silicon and formed so as to cover the other principal surface of the semiconductor substrate. The semiconductor substrate includes: a first conductive type drift region; a second conductive type body region formed above the drift region; a first conducive type barrier region formed under at least a part of the body region; and a first conductive type pillar region extended from the other principal surface of the semiconductor substrate up to the barrier region and brought into Schottky contact with the emitter electrode. A recess is formed in at least a partial region of a periphery of the pillar region on the other principal surface of the semiconductor substrate.SELECTED DRAWING: Figure 2

Description

本明細書が開示する技術は、半導体装置に関する。 The techniques disclosed herein relate to semiconductor devices.

逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）と称される種類の半導体装置の開発が進められている。この種の半導体装置の半導体基板は、ＩＧＢＴ構造が設けられているＩＧＢＴ範囲と、ダイオード構造が設けられているダイオード範囲と、を有している。ダイオード構造は、ＩＧＢＴ構造に対して逆並列に接続されており、フリーホイーリングダイオードとして動作することができる。 Development of a type of semiconductor device called a reverse conducting Insulated Gate Bipolar Transistor (IGBT) is underway. The semiconductor substrate of this type of semiconductor device has an IGBT range provided with an IGBT structure and a diode range provided with a diode structure. The diode structure is connected in antiparallel to the IGBT structure and can operate as a freewheeling diode.

特許文献１は、この種の半導体装置において、ｐ型のボディ領域の下方にｎ型のバリア領域を形成する技術を開示する。バリア領域は、半導体基板の表面から伸びるピラー領域を介してエミッタ電極に電気的に接続されている。ピラー領域は、リーク電流を抑えるためにエミッタ電極にショットキー接触するように構成されている。バリア領域がピラー領域を介してエミッタ電極に電気的に接続されているので、バリア領域の電位がエミッタ電極の電位に近い電位に維持される。これにより、ボディ領域とバリア領域で構成されるｐｎ接合の順方向に加わる電圧が低く抑えられ、ボディ領域からドリフト領域に注入される正孔量が低下し、逆回復特性が改善する。 Patent Document 1 discloses a technique for forming an n-type barrier region below a p-type body region in this type of semiconductor device. The barrier region is electrically connected to the emitter electrode via a pillar region extending from the surface of the semiconductor substrate. The pillar region is configured to make Schottky contact with the emitter electrode in order to suppress leakage current. Since the barrier region is electrically connected to the emitter electrode via the pillar region, the potential of the barrier region is maintained at a potential close to the potential of the emitter electrode. As a result, the voltage applied in the forward direction of the pn junction composed of the body region and the barrier region is suppressed to a low value, the amount of holes injected from the body region into the drift region is reduced, and the reverse recovery characteristic is improved.

特開２０１８−１２５４４３号公報JP-A-2018-125443

この種の半導体装置のエミッタ電極の材料としては、良好な電気的特性を実現するために、シリコンを含む合金（例えば、アルミニウムシリコン（ＡｌＳｉ））が用いられる。このため、特許文献１でも指摘されるように、エミッタ電極に含まれるシリコンが半導体基板の表面に析出してシリコンノジュールを形成することが問題となる。特に、このようなシリコンノジュールがピラー領域の形成位置に析出すると、ピラー領域とエミッタ電極の間のバリアハイトが変化し、リーク電流が増加するといった問題が発生する虞がある。 As a material for the emitter electrode of this type of semiconductor device, an alloy containing silicon (for example, aluminum silicon (AlSi)) is used in order to realize good electrical characteristics. Therefore, as pointed out in Patent Document 1, there is a problem that silicon contained in the emitter electrode is deposited on the surface of the semiconductor substrate to form silicon nodules. In particular, when such silicon nodules are deposited at the formation position of the pillar region, the barrier height between the pillar region and the emitter electrode may change, causing a problem that the leakage current increases.

本明細書は、シリコンノジュールの析出位置を制御し、シリコンノジュールがピラー領域の形成位置に析出するのを抑える技術を提供する。 The present specification provides a technique for controlling the precipitation position of silicon nodules and suppressing the precipitation of silicon nodules at the formation position of the pillar region.

本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の一方の主面を被覆するように設けられているコレクタ電極と、前記半導体基板の他方の主面を被覆するように設けられており、シリコンを含む合金であるエミッタ電極と、を備えることができる。この半導体装置の種類としては、逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）、又は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が例示される。前記半導体基板は、第１導電型のドリフト領域と、前記ドリフト領域の上方に設けられている第２導電型のボディ領域と、前記ボディ領域の少なくとも一部の下方に設けられている第１導電型のバリア領域と、前記半導体基板の前記他方の主面から前記バリア領域まで伸びており、前記エミッタ電極にショットキー接触する第１導電型のピラー領域と、を有することができる。前記半導体基板の前記他方の主面には、前記ピラー領域の周囲の少なくとも一部の領域に凹部が設けられている。 The semiconductor device disclosed in the present specification is provided so as to cover a semiconductor substrate, a collector electrode provided so as to cover one main surface of the semiconductor substrate, and the other main surface of the semiconductor substrate. An emitter electrode, which is an alloy containing silicon, can be provided. Examples of the type of this semiconductor device include a reverse conducting IGBT (Reverse Conducting Insulated Gate Bipolar Transistor) or a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). The semiconductor substrate has a first conductive type drift region, a second conductive type body region provided above the drift region, and a first conductive type provided below at least a part of the body region. It can have a mold barrier region and a first conductive pillar region that extends from the other main surface of the semiconductor substrate to the barrier region and makes a shotkey contact with the emitter electrode. The other main surface of the semiconductor substrate is provided with a recess in at least a part of the area around the pillar region.

上記半導体装置では、前記ピラー領域の周囲に前記凹部が設けられていることから、このような前記凹部を画定する段差においてシリコンノジュールを選択的に析出させることができる。これにより、シリコンノジュールが前記ピラー領域の形成位置に析出することが抑えられる。 In the semiconductor device, since the recess is provided around the pillar region, silicon nodules can be selectively deposited at the step defining the recess. As a result, it is possible to prevent silicon nodules from depositing at the formation position of the pillar region.

本実施形態の半導体装置の平面図を模式的に示す。The plan view of the semiconductor device of this embodiment is schematically shown. 本実施形態の半導体装置の素子領域に区画されたＩＧＢＴ範囲とダイオード範囲の境界の要部断面図を模式的に示しており、図１のＩＩ−ＩＩ線に対応した位置の要部断面図である。The cross-sectional view of the main part of the boundary between the IGBT range and the diode range divided in the element region of the semiconductor device of the present embodiment is schematically shown, and the cross-sectional view of the main part at the position corresponding to the line II-II of FIG. 1 is shown. is there. 本実施形態の半導体装置の層間絶縁膜のコンタクトホール近傍の要部拡大断面図を模式的に示す。An enlarged cross-sectional view of a main part in the vicinity of the contact hole of the interlayer insulating film of the semiconductor device of this embodiment is schematically shown. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ−ＩＩ線に対応した位置の要部断面図である。The cross-sectional view of the main part of the manufacturing process of the semiconductor device of the present embodiment is schematically shown, and it is the cross-sectional view of the main part of the position corresponding to the line II-II of FIG. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ−ＩＩ線に対応した位置の要部断面図である。The cross-sectional view of the main part of the manufacturing process of the semiconductor device of the present embodiment is schematically shown, and it is the cross-sectional view of the main part of the position corresponding to the line II-II of FIG. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ−ＩＩ線に対応した位置の要部断面図である。The cross-sectional view of the main part of the manufacturing process of the semiconductor device of the present embodiment is schematically shown, and it is the cross-sectional view of the main part of the position corresponding to the line II-II of FIG. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ−ＩＩ線に対応した位置の要部断面図である。The cross-sectional view of the main part of the manufacturing process of the semiconductor device of the present embodiment is schematically shown, and it is the cross-sectional view of the main part of the position corresponding to the line II-II of FIG. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ−ＩＩ線に対応した位置の要部断面図である。The cross-sectional view of the main part of the manufacturing process of the semiconductor device of the present embodiment is schematically shown, and it is the cross-sectional view of the main part of the position corresponding to the line II-II of FIG. 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ−ＩＩ線に対応した位置の要部断面図である。The cross-sectional view of the main part of the manufacturing process of the semiconductor device of the present embodiment is schematically shown, and it is the cross-sectional view of the main part of the position corresponding to the line II-II of FIG.

以下、図面を参照して本実施形態に係る半導体装置について説明する。各図面において、共通する構成要素においては、図示明瞭化を目的として、１つの構成要素のみに符号を付し、他の構成要素に符号を付すのを省略することがある。 Hereinafter, the semiconductor device according to the present embodiment will be described with reference to the drawings. In each drawing, in the common components, for the purpose of clarifying the illustration, only one component may be designated and the other components may be omitted.

図１に、本実施形態に係る半導体装置１の平面図を模式的に示す。半導体装置１は、逆導通ＩＧＢＴと称される種類の半導体装置であり、半導体基板１０を用いて製造されている。半導体基板１０は、素子領域１０Ａと、素子領域１０Ａの周囲に位置する周辺領域１０Ｂと、を有している。半導体基板１０の素子領域１０Ａは、ＩＧＢＴ構造が設けられているＩＧＢＴ範囲１０２と、ダイオード構造が設けられているダイオード範囲１０４と、に区画されている。ＩＧＢＴ範囲１０２とダイオード範囲１０４は、半導体基板１０の表面に対して直交する方向から見たときに（以下、「平面視したときに」という）、一例ではあるが、素子領域１０Ａ内においてｙ方向に沿って交互に繰り返し配置されている。周辺領域１０Ｂに対応する半導体基板１０内には、ガードリング等の周辺耐圧構造が形成されている。さらに、周辺領域１０Ｂに対応する半導体基板１０上には、複数の小信号パッド２８が設けられている。小信号パッド２８の種類としては、例えばゲート信号を入力するためのゲートパッド、温度センス信号を出力するための温度センスパッド及び電流センス信号を出力するための電流センスパッドが挙げられる。 FIG. 1 schematically shows a plan view of the semiconductor device 1 according to the present embodiment. The semiconductor device 1 is a type of semiconductor device called a reverse conduction IGBT, and is manufactured by using the semiconductor substrate 10. The semiconductor substrate 10 has an element region 10A and a peripheral region 10B located around the element region 10A. The element region 10A of the semiconductor substrate 10 is divided into an IGBT range 102 provided with an IGBT structure and a diode range 104 provided with a diode structure. The IGBT range 102 and the diode range 104 are, for example, in the y direction in the element region 10A when viewed from a direction orthogonal to the surface of the semiconductor substrate 10 (hereinafter, referred to as “when viewed in a plane”). It is repeatedly arranged alternately along. A peripheral pressure resistant structure such as a guard ring is formed in the semiconductor substrate 10 corresponding to the peripheral region 10B. Further, a plurality of small signal pads 28 are provided on the semiconductor substrate 10 corresponding to the peripheral region 10B. Examples of the type of the small signal pad 28 include a gate pad for inputting a gate signal, a temperature sense pad for outputting a temperature sense signal, and a current sense pad for outputting a current sense signal.

図２に、図１のII-II線に対応した要部断面図を模式的に示す。図２は、ＩＧＢＴ範囲１０２とダイオード範囲１０４の境界に対応する。図２に示されるように、半導体装置１は、シリコン基板である半導体基板１０、半導体基板１０の裏面を覆うように設けられているコレクタ電極２２、半導体基板１０の表面を覆うように設けられているエミッタ電極２４、半導体基板１０の表面に設けられているトレンチゲート部３０、及び、トレンチゲート部３０をエミッタ電極２４から絶縁している層間絶縁膜４０を備えている。層間絶縁膜４０にはコンタクトホール４０ａが形成されており、半導体基板１０の表面の一部がそのコンタクトホール４０ａに露出している。エミッタ電極２４の一部が層間絶縁膜４０のコンタクトホール４０ａを介して半導体基板１０の表面の一部に接している。エミッタ電極２４は、アルミニウムとシリコンを含有する合金のアルミニウムシリコン（ＡｌＳｉ）で構成されている。 FIG. 2 schematically shows a cross-sectional view of a main part corresponding to lines II-II of FIG. FIG. 2 corresponds to the boundary between the IGBT range 102 and the diode range 104. As shown in FIG. 2, the semiconductor device 1 is provided so as to cover the semiconductor substrate 10 which is a silicon substrate, the collector electrode 22 which is provided so as to cover the back surface of the semiconductor substrate 10, and the surface of the semiconductor substrate 10. It includes an emitter electrode 24, a trench gate portion 30 provided on the surface of the semiconductor substrate 10, and an interlayer insulating film 40 that insulates the trench gate portion 30 from the emitter electrode 24. A contact hole 40a is formed in the interlayer insulating film 40, and a part of the surface of the semiconductor substrate 10 is exposed in the contact hole 40a. A part of the emitter electrode 24 is in contact with a part of the surface of the semiconductor substrate 10 through the contact hole 40a of the interlayer insulating film 40. The emitter electrode 24 is made of aluminum silicon (AlSi), which is an alloy containing aluminum and silicon.

半導体基板１０は、ｐ⁺型のコレクタ領域１１、ｎ型のバッファ領域１２、ｎ^-型のドリフト領域１３、ｐ型のボディ領域１４、ｎ型のバリア領域１５、ｎ型のピラー領域１６、ｎ⁺型のエミッタ領域１７、ｐ⁺型のボディコンタクト領域１８、及び、ｎ⁺型のカソード領域１９を有している。 The semiconductor substrate 10 has a p ⁺ type collector region 11, an n-type buffer region 12, an n ^- type drift region 13, a p-type body region 14, an n-type barrier region 15, an n-type pillar region 16, n. ^{It has a +} -type emitter region 17, a p ⁺ -type body contact region 18, and an n ⁺ -type cathode region 19.

コレクタ領域１１は、半導体基板１０の裏層部の一部に配置されており、半導体基板１０の裏面に露出する位置に設けられている。コレクタ領域１１は、半導体基板１０の裏面を被覆するコレクタ電極２２にオーミック接触している。コレクタ領域１１は、イオン注入技術を利用して、半導体基板１０の裏面に向けてボロンをイオン注入し、半導体基板１０の裏層部に形成される。 The collector region 11 is arranged in a part of the back layer portion of the semiconductor substrate 10 and is provided at a position exposed on the back surface of the semiconductor substrate 10. The collector region 11 is in ohmic contact with the collector electrode 22 that covers the back surface of the semiconductor substrate 10. The collector region 11 is formed in the back layer portion of the semiconductor substrate 10 by ion-implanting boron toward the back surface of the semiconductor substrate 10 by using the ion implantation technique.

カソード領域１９は、半導体基板１０の裏層部の一部に配置されており、半導体基板１０の裏面に露出する位置に設けられている。カソード領域１９は、半導体基板１０の裏面を被覆するコレクタ電極２２にオーミック接触している。カソード領域１９は、イオン注入技術を利用して、半導体基板１０の裏面に向けてリンをイオン注入し、半導体基板１０の裏層部に形成される。 The cathode region 19 is arranged in a part of the back layer portion of the semiconductor substrate 10 and is provided at a position exposed on the back surface of the semiconductor substrate 10. The cathode region 19 is in ohmic contact with the collector electrode 22 that covers the back surface of the semiconductor substrate 10. The cathode region 19 is formed in the back layer portion of the semiconductor substrate 10 by ion-implanting phosphorus toward the back surface of the semiconductor substrate 10 by using the ion implantation technique.

このように、半導体基板１０の裏層部には、コレクタ領域１１とカソード領域１９が隣接して配置されている。半導体基板１０は、半導体基板１０の表層部のエミッタ領域１７の有無と合わせて、コレクタ領域１１が形成されている範囲をＩＧＢＴ範囲１０２として区画され、カソード領域１９が形成されている範囲をダイオード範囲１０４として区画されている。 In this way, the collector region 11 and the cathode region 19 are arranged adjacent to each other on the back layer portion of the semiconductor substrate 10. In the semiconductor substrate 10, the range in which the collector region 11 is formed is defined as the IGBT range 102, and the range in which the cathode region 19 is formed is the diode range, depending on the presence or absence of the emitter region 17 on the surface layer of the semiconductor substrate 10. It is partitioned as 104.

バッファ領域１２は、コレクタ領域１１及びカソード領域１９の表面上に設けられており、コレクタ領域１１とドリフト領域１３の間に配置されており、カソード領域１９とドリフト領域１３の間に配置されている。バッファ領域１２は、ドリフト領域１３よりもｎ型不純物の濃度が濃い領域である。バッファ領域１２は、イオン注入技術を利用して、半導体基板１０の裏面に向けてリンをイオン注入して形成される。 The buffer region 12 is provided on the surfaces of the collector region 11 and the cathode region 19, is arranged between the collector region 11 and the drift region 13, and is arranged between the cathode region 19 and the drift region 13. .. The buffer region 12 is a region in which the concentration of n-type impurities is higher than that of the drift region 13. The buffer region 12 is formed by ion-implanting phosphorus toward the back surface of the semiconductor substrate 10 using ion implantation technology.

ドリフト領域１３は、バッファ領域１２の表面上に設けられており、バッファ領域１２とボディ領域１４の間に配置されている。ドリフト領域１３は、半導体基板１０内に他の半導体領域を形成した残部である。 The drift region 13 is provided on the surface of the buffer region 12 and is arranged between the buffer region 12 and the body region 14. The drift region 13 is a remainder in which another semiconductor region is formed in the semiconductor substrate 10.

ボディ領域１４は、ドリフト領域１３の表面上に設けられており、半導体基板１０の表層部に配置されている。ボディ領域１４は、イオン注入技術を利用して、半導体基板１０の表面に向けてボロンをイオン注入し、半導体基板１０の表層部に形成される。 The body region 14 is provided on the surface of the drift region 13 and is arranged on the surface layer portion of the semiconductor substrate 10. The body region 14 is formed on the surface layer portion of the semiconductor substrate 10 by ion-implanting boron toward the surface of the semiconductor substrate 10 by using the ion implantation technique.

バリア領域１５は、ボディ領域１４内に設けられており、隣り合うトレンチゲート部３０の双方の側面に接するように半導体基板１０の面方向に広がるように伸びている。バリア領域１５は、半導体基板１０の厚み方向においてボディ領域１４を隔てるように配置されている。なお、バリア領域１５は、ボディ領域１４の全体の下方、即ち、ドリフト領域１３とボディ領域１４の間に配置されていてもよい。また、バリア領域１５は、ダイオード範囲１０４のみに選択的に形成され、ＩＧＢＴ範囲１０２に形成されていなくてもよい。バリア領域１５は、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。 The barrier region 15 is provided in the body region 14 and extends so as to extend in the surface direction of the semiconductor substrate 10 so as to be in contact with both side surfaces of the adjacent trench gate portions 30. The barrier region 15 is arranged so as to separate the body region 14 in the thickness direction of the semiconductor substrate 10. The barrier region 15 may be arranged below the entire body region 14, that is, between the drift region 13 and the body region 14. Further, the barrier region 15 is selectively formed only in the diode range 104, and may not be formed in the IGBT range 102. The barrier region 15 is formed on the surface layer portion of the semiconductor substrate 10 by ion-implanting phosphorus toward the surface of the semiconductor substrate 10.

ピラー領域１６は、ボディ領域１４内に設けられており、半導体基板１０の表面からボディコンタクト領域１８及びボディ領域１４の一部を貫通してバリア領域１５まで伸びている。ピラー領域１６は、隣り合うトレンチゲート部３０の間であって、トレンチゲート部３０の側面から離れた位置に配置されている。ピラー領域１６は、半導体基板１０の表面を被覆しているエミッタ電極２４にショットキー接触している。これにより、バリア領域１５は、ピラー領域１６を介してエミッタ電極２４に電気的に接続されている。なお、ピラー領域１６は、バリア領域１５がダイオード範囲１０４のみに選択的に形成される場合、ダイオード範囲１０４のみに選択的に形成され、ＩＧＢＴ範囲１０２に形成されていなくてもよい。ピラー領域１６は、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。 The pillar region 16 is provided in the body region 14, and extends from the surface of the semiconductor substrate 10 to the barrier region 15 through the body contact region 18 and a part of the body region 14. The pillar region 16 is located between adjacent trench gate portions 30 and at a position away from the side surface of the trench gate portion 30. The pillar region 16 is in Schottky contact with the emitter electrode 24 covering the surface of the semiconductor substrate 10. As a result, the barrier region 15 is electrically connected to the emitter electrode 24 via the pillar region 16. When the barrier region 15 is selectively formed only in the diode range 104, the pillar region 16 may be selectively formed only in the diode range 104 and may not be formed in the IGBT range 102. The pillar region 16 is formed on the surface layer portion of the semiconductor substrate 10 by ion-implanting phosphorus toward the surface of the semiconductor substrate 10.

エミッタ領域１７は、ボディ領域１４の表面上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出する位置に配置されている。エミッタ領域１７は、トレンチゲート部３０の側面に接しており、エミッタ電極２４にオーミック接触している。エミッタ領域１７は、半導体基板１０のうちのＩＧＢＴ範囲１０２に選択的に形成されており、半導体基板１０のうちのダイオード範囲１０４には形成されていない。エミッタ領域１７は、イオン注入技術を利用して、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。 The emitter region 17 is provided on the surface of the body region 14, is arranged on the surface layer portion of the semiconductor substrate 10, and is arranged at a position exposed on the surface of the semiconductor substrate 10. The emitter region 17 is in contact with the side surface of the trench gate portion 30 and is in ohmic contact with the emitter electrode 24. The emitter region 17 is selectively formed in the IGBT range 102 of the semiconductor substrate 10, and is not formed in the diode range 104 of the semiconductor substrate 10. The emitter region 17 is formed on the surface layer portion of the semiconductor substrate 10 by ion-implanting phosphorus toward the surface of the semiconductor substrate 10 by using the ion implantation technique.

ボディコンタクト領域１８は、ボディ領域１４の表面上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出する位置に配置されている。ボディコンタクト領域１８は、ピラー領域１６とエミッタ領域１７の間に配置されており、ピラー領域１６とエミッタ領域１７の双方に接している。ボディコンタクト領域１８は、ボディ領域１４よりもｐ型不純物の濃度が濃い領域であり、エミッタ電極２４にオーミック接触している。ボディコンタクト領域１８は、イオン注入技術を利用して、半導体基板１０の表面に向けてボロンをイオン注入し、半導体基板１０の表層部に形成される。 The body contact region 18 is provided on the surface of the body region 14, is arranged on the surface layer portion of the semiconductor substrate 10, and is arranged at a position exposed on the surface of the semiconductor substrate 10. The body contact region 18 is arranged between the pillar region 16 and the emitter region 17, and is in contact with both the pillar region 16 and the emitter region 17. The body contact region 18 is a region in which the concentration of p-type impurities is higher than that of the body region 14, and is in ohmic contact with the emitter electrode 24. The body contact region 18 is formed on the surface layer portion of the semiconductor substrate 10 by ion-implanting boron toward the surface of the semiconductor substrate 10 by using the ion implantation technique.

トレンチゲート部３０は、半導体基板１０の表面に形成されたトレンチＴＲ１内に設けられており、ゲート電極３２及びゲート絶縁膜３４を有している。ゲート電極３２は、ゲート絶縁膜３４によって半導体基板１０から絶縁されており、層間絶縁膜４０によってエミッタ電極２４から絶縁されている。トレンチゲート部３０は、半導体基板１０の表面からボディ領域１４を貫通してドリフト領域１３に達している。この例では、トレンチゲート部３０は、半導体基板１０の素子領域１０Ａにおいて、ｘ方向に沿って伸びている。即ち、トレンチゲート部３０は、ｘ方向を長手方向とし、ｙ方向を短手方向とする形態を有している。また、この例では、複数のトレンチゲート部３０が、半導体基板１０の素子領域１０Ａにおいて、各々が所定間隔を置いてｙ方向に沿って並ぶように配置されている。このように、複数のトレンチゲート部３０は、平面視したときに、ストライプ状のレイアウトを有している。なお、複数のトレンチゲート部３０のレイアウトは特に限定されるものではない。この例に代えて、複数のトレンチゲート部３０は、平面視したときに、格子状のレイアウトを有していてもよい。複数のトレンチゲート部３０は、ＩＧＢＴ範囲１０２とダイオード範囲１０４の双方に形成されている。なお、複数のトレンチゲート部３０のうちのダイオード範囲１０４に配置されているトレンチゲート部３０は、ダミーゲートとして用いられてもよい。ダミーゲートとして用いられる場合、そのゲート電極３２がゲート配線に電気的に接続しておらず、ゲート電圧とは異なる大きさ及び／又は位相の電圧が印加可能となっていてもよい。ダミーゲートとして用いられる場合、例えば、そのゲート電極３２がエミッタ電極２４に短絡していてもよい。 The trench gate portion 30 is provided in the trench TR1 formed on the surface of the semiconductor substrate 10, and has a gate electrode 32 and a gate insulating film 34. The gate electrode 32 is insulated from the semiconductor substrate 10 by the gate insulating film 34, and is insulated from the emitter electrode 24 by the interlayer insulating film 40. The trench gate portion 30 penetrates the body region 14 from the surface of the semiconductor substrate 10 and reaches the drift region 13. In this example, the trench gate portion 30 extends along the x direction in the element region 10A of the semiconductor substrate 10. That is, the trench gate portion 30 has a form in which the x direction is the longitudinal direction and the y direction is the lateral direction. Further, in this example, a plurality of trench gate portions 30 are arranged so as to be arranged along the y direction at predetermined intervals in the element region 10A of the semiconductor substrate 10. As described above, the plurality of trench gate portions 30 have a striped layout when viewed in a plan view. The layout of the plurality of trench gate portions 30 is not particularly limited. Instead of this example, the plurality of trench gate portions 30 may have a grid-like layout when viewed in a plan view. The plurality of trench gate portions 30 are formed in both the IGBT range 102 and the diode range 104. The trench gate portion 30 arranged in the diode range 104 of the plurality of trench gate portions 30 may be used as a dummy gate. When used as a dummy gate, the gate electrode 32 may not be electrically connected to the gate wiring, and a voltage having a magnitude and / or a phase different from the gate voltage may be applicable. When used as a dummy gate, for example, the gate electrode 32 may be short-circuited to the emitter electrode 24.

図３に、ピラー領域１６近傍の拡大断面図を示す。なお、図３は、ｙｚ平面に平行な断面を拡大した図に対応している。また、図３では、ダイオード範囲１０４に設けられているピラー領域１６近傍の形態が示されているが、ＩＧＢＴ範囲１０２に設けられているピラー領域１６近傍の形態も同様の構成を有している。 FIG. 3 shows an enlarged cross-sectional view of the vicinity of the pillar region 16. Note that FIG. 3 corresponds to an enlarged view of a cross section parallel to the yz plane. Further, in FIG. 3, the form near the pillar region 16 provided in the diode range 104 is shown, but the form near the pillar region 16 provided in the IGBT range 102 also has the same configuration. ..

半導体装置１では、半導体基板１０の表面に凹部１００が形成されている。凹部１００は、ピラー領域１６の周囲に設けられており、ピラー領域１６から離れた位置に形成されている。後述するように、凹部１００は、ボディコンタクト領域１８を形成するときのイオン注入用のマスクを利用してエッチングすることにより形成される溝であり、ボディコンタクト領域１８に対応して配置されている。凹部１００内にはエミッタ電極２４が充填されている。 In the semiconductor device 1, a recess 100 is formed on the surface of the semiconductor substrate 10. The recess 100 is provided around the pillar region 16 and is formed at a position away from the pillar region 16. As will be described later, the recess 100 is a groove formed by etching using a mask for ion implantation when forming the body contact region 18, and is arranged corresponding to the body contact region 18. .. The emitter electrode 24 is filled in the recess 100.

半導体装置１は、トレンチゲート部３０のゲート電極３２に印加するゲート電圧に基づいて、ＩＧＢＴ範囲１０２をコレクタ電極２２からエミッタ電極２４に向けて流れる電流のオンとオフを制御することができる。さらに、半導体装置１は、ダイオード範囲１０４に形成されたダイオード構造が、フリーホイーリングダイオードとして動作することができる。特に、半導体装置１では、バリア領域１５とピラー領域１６が設けられていることにより、ダイオード動作における逆回復特性が改善する。このダイオード動作について以下に説明する。 The semiconductor device 1 can control the on / off of the current flowing in the IGBT range 102 from the collector electrode 22 toward the emitter electrode 24 based on the gate voltage applied to the gate electrode 32 of the trench gate portion 30. Further, in the semiconductor device 1, the diode structure formed in the diode range 104 can operate as a freewheeling diode. In particular, in the semiconductor device 1, since the barrier region 15 and the pillar region 16 are provided, the reverse recovery characteristic in the diode operation is improved. This diode operation will be described below.

エミッタ電極２４にコレクタ電極２２よりも高い電位が印加されると、ＩＧＢＴ範囲１０２とダイオード範囲１０４の各々に還流電流が流れる。以下では、エミッタ電極２４の電位を、コレクタ電極２２と同等の電位から徐々に上昇する場合について説明する。エミッタ電極２４の電位が上昇すると、ピラー領域１６とエミッタ電極２４のショットキー接合が導通する。これにより、コレクタ電極２２からエミッタ電極２４に向けて電子が流れる。このように、エミッタ電極２４の電位が比較的に低いときは、ショットキーバリアダイオードが導通し、エミッタ電極２４からコレクタ電極２２に向けて電流が流れる。 When a potential higher than that of the collector electrode 22 is applied to the emitter electrode 24, a reflux current flows in each of the IGBT range 102 and the diode range 104. Hereinafter, a case where the potential of the emitter electrode 24 is gradually increased from a potential equivalent to that of the collector electrode 22 will be described. When the potential of the emitter electrode 24 rises, the Schottky junction between the pillar region 16 and the emitter electrode 24 becomes conductive. As a result, electrons flow from the collector electrode 22 toward the emitter electrode 24. As described above, when the potential of the emitter electrode 24 is relatively low, the Schottky barrier diode conducts, and a current flows from the emitter electrode 24 toward the collector electrode 22.

ショットキーバリアダイオードが導通すると、バリア領域１５の電位がエミッタ電極２４の電位に近い電位に維持されるので、ボディ領域１４とバリア領域１５で構成されるｐｎ接合の順方向に加わる電圧が低く抑えられる。このため、エミッタ電極２４の電位が比較的に低いときは、ｐｎダイオードが導通しない。エミッタ電極２４の電位が比較的に高くなると、ショットキーバリアダイオードを介して流れる電流が増加する。ショットキーバリアダイオードを介して流れる電流が増加すると、エミッタ電極２４とバリア領域１５の間の電位差が増加し、ボディ領域１４とバリア領域１５で構成されるｐｎ接合の順方向に加わる電圧も増加し、ボディ領域１４からバリア領域１５を介して正孔が注入される。これにより、エミッタ電極２４からコレクタ電極２２に向けて正孔が流れる。一方、コレクタ電極２２からエミッタ電極２４に向けて電子が流れる。このように、エミッタ電極２４の電位が比較的に高いときは、ｐｎダイオードが導通する。 When the Schottky barrier diode conducts, the potential of the barrier region 15 is maintained at a potential close to the potential of the emitter electrode 24, so that the voltage applied in the forward direction of the pn junction composed of the body region 14 and the barrier region 15 is suppressed to a low level. Be done. Therefore, when the potential of the emitter electrode 24 is relatively low, the pn diode does not conduct. When the potential of the emitter electrode 24 becomes relatively high, the current flowing through the Schottky barrier diode increases. As the current flowing through the Schottky barrier diode increases, the potential difference between the emitter electrode 24 and the barrier region 15 increases, and the voltage applied in the forward direction of the pn junction composed of the body region 14 and the barrier region 15 also increases. , Holes are injected from the body region 14 through the barrier region 15. As a result, holes flow from the emitter electrode 24 toward the collector electrode 22. On the other hand, electrons flow from the collector electrode 22 toward the emitter electrode 24. As described above, when the potential of the emitter electrode 24 is relatively high, the pn diode conducts.

上記したように、エミッタ電極２４の電位が上昇するときに、ショットキーバリアダイオードが先に導通することで、ｐｎダイオードが導通するタイミングが遅れる。これにより、還流電流が流れるときに、ボディ領域１４からドリフト領域１３に注入される正孔量が抑制される。その後、コレクタ電極２２にエミッタ電極２４よりも高い電位が印加されると、ｐｎダイオードが逆回復動作を行う。このとき、ボディ領域１４からドリフト領域１３に注入された正孔量が抑制されているので、ｐｎダイオードが逆回復動作するときの逆電流も小さくなる。このように、半導体装置１では、バリア領域１５及びピラー領域１６が設けられていることにより、ダイオード動作における逆回復特性が改善される。 As described above, when the potential of the emitter electrode 24 rises, the Schottky barrier diode conducts first, so that the timing at which the pn diode conducts is delayed. As a result, the amount of holes injected from the body region 14 into the drift region 13 when the reflux current flows is suppressed. After that, when a potential higher than that of the emitter electrode 24 is applied to the collector electrode 22, the pn diode performs a reverse recovery operation. At this time, since the amount of holes injected from the body region 14 into the drift region 13 is suppressed, the reverse current when the pn diode reverse-recovers operation is also reduced. As described above, in the semiconductor device 1, the barrier region 15 and the pillar region 16 are provided, so that the reverse recovery characteristic in the diode operation is improved.

半導体装置１を製造する過程において、スパッタ技術を利用して、半導体基板１０の表面及び層間絶縁膜４０の表面を覆うように、アルミニウムシリコンのエミッタ電極２４を成膜する工程が実施される。このとき、エミッタ電極２４に含まれるシリコンのうちの固溶度を超えたシリコンは、シリコンノジュールとなって析出し、安定化する。半導体装置１では、ピラー領域１６の周囲に凹部１００が形成されている。凹部１００を画定する段差を起点にシリコンが核成長することから、半導体装置１では、凹部１００の段差近傍にシリコンノジュールを選択的に析出させることができる。このように、凹部１００の段差近傍にシリコンノジュールを優先的に析出させることで、シリコンノジュールがピラー領域１６の形成位置に析出することが抑えられる。これにより、シリコンノジュールがピラー領域１６の形成位置に析出してピラー領域１６とエミッタ電極２４の間のバリアハイトが変化するといった事態が抑制される。即ち、半導体装置１では、ピラー領域１６とエミッタ電極２４の間のバリアハイトが安定しているので、リーク電流が増加するといった問題が抑えられている。半導体装置１は、高い信頼性を有することができる。 In the process of manufacturing the semiconductor device 1, a step of forming an aluminum silicon emitter electrode 24 so as to cover the surface of the semiconductor substrate 10 and the surface of the interlayer insulating film 40 is performed by using sputtering technology. At this time, among the silicon contained in the emitter electrode 24, the silicon exceeding the solid solubility is precipitated as silicon nodules and stabilized. In the semiconductor device 1, a recess 100 is formed around the pillar region 16. Since silicon grows nuclei from the step defining the recess 100, the semiconductor device 1 can selectively deposit silicon nodules in the vicinity of the step of the recess 100. By preferentially depositing silicon nodules in the vicinity of the step of the recess 100 in this way, it is possible to prevent the silicon nodules from being deposited at the formation position of the pillar region 16. As a result, the situation where silicon nodules are deposited at the formation position of the pillar region 16 and the barrier height between the pillar region 16 and the emitter electrode 24 is changed is suppressed. That is, in the semiconductor device 1, since the barrier height between the pillar region 16 and the emitter electrode 24 is stable, the problem that the leakage current increases is suppressed. The semiconductor device 1 can have high reliability.

次に、図面を参照し、半導体装置１の製造方法を説明する。なお、以下では、半導体装置１を製造する工程のうちのボディコンタクト領域１８及び凹部１００を形成する工程のみを説明する。その他の工程については、既知の製造技術を利用することができる。 Next, a manufacturing method of the semiconductor device 1 will be described with reference to the drawings. In the following, only the step of forming the body contact region 18 and the recess 100 in the step of manufacturing the semiconductor device 1 will be described. Known manufacturing techniques can be used for other steps.

まず、図４に示すように、半導体基板１０の表層部にボディ領域１４が形成された半導体基板１０を準備する。なお、後述の工程に先立って、バリア領域１５、ピラー領域１６及びエミッタ領域１７が形成されてもよい。 First, as shown in FIG. 4, a semiconductor substrate 10 having a body region 14 formed on a surface layer portion of the semiconductor substrate 10 is prepared. The barrier region 15, the pillar region 16, and the emitter region 17 may be formed prior to the steps described later.

次に、図５に示すように、フォトリソグラフィー技術及びエッチング技術を利用して、層間絶縁膜４０の表面上にフォトレジストのマスク層５２をパターニングする。マスク層５２には、ボディコンタクト領域１８の形成位置に対応して複数の開口５２ａが形成されている。 Next, as shown in FIG. 5, the mask layer 52 of the photoresist is patterned on the surface of the interlayer insulating film 40 by using the photolithography technique and the etching technique. A plurality of openings 52a are formed in the mask layer 52 corresponding to the formation position of the body contact region 18.

次に、図６に示すように、異方性のエッチング技術（例えば、Reactive Ion Etching(RIE)技術）を利用して、マスク層５２の開口５２ａから露出する半導体基板１０の表面の一部をエッチングし、凹部１００を形成する。 Next, as shown in FIG. 6, a part of the surface of the semiconductor substrate 10 exposed from the opening 52a of the mask layer 52 is exposed by using an anisotropic etching technique (for example, Reactive Ion Etching (RIE) technique). Etching is performed to form the recess 100.

次に、図７に示すように、イオン注入技術を利用して、マスク層５２の開口５２ａから露出する凹部１００の底面に向けてボロンをイオン注入する。 Next, as shown in FIG. 7, using the ion implantation technique, boron is ion-implanted toward the bottom surface of the recess 100 exposed from the opening 52a of the mask layer 52.

次に、図８に示すように、アッシング技術及び酸剥離技術を利用して、マスク層５２を除去する。 Next, as shown in FIG. 8, the mask layer 52 is removed by using an ashing technique and an acid peeling technique.

次に、図９に示すように、アニール技術を利用して、凹部１００の底面に導入したボロンを熱拡散し、ボディコンタクト領域１８を形成する。ボディコンタクト領域１８は、凹部１００の底面及び側面を覆うように形成される。これらの工程を経て、ボディコンタクト領域１８に対応して凹部１００を選択的に形成することができる。上記製造方法によると、マスク層５２が凹部１００を形成するためのマスクとボディコンタクト領域１８を形成するためのマスクを兼用することができる。 Next, as shown in FIG. 9, the boron introduced into the bottom surface of the recess 100 is thermally diffused to form the body contact region 18 by using the annealing technique. The body contact region 18 is formed so as to cover the bottom surface and the side surface of the recess 100. Through these steps, the recess 100 can be selectively formed corresponding to the body contact region 18. According to the above manufacturing method, the mask layer 52 can use both the mask for forming the recess 100 and the mask for forming the body contact region 18.

その後、バリア領域１５、ピラー領域１６及びエミッタ領域１７を形成した後に、トレンチゲート部３０及び層間絶縁膜４０を形成する。さらに、エミッタ電極２４及びコレクタ電極２２を成膜し、半導体装置１を完成させることができる。 Then, after forming the barrier region 15, the pillar region 16 and the emitter region 17, the trench gate portion 30 and the interlayer insulating film 40 are formed. Further, the emitter electrode 24 and the collector electrode 22 can be formed into a film to complete the semiconductor device 1.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described herein or in the drawings exhibit their technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in this specification or drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１：半導体装置
１０：半導体基板
１１：コレクタ領域
１２：バッファ領域
１３：ドリフト領域
１４：ボディ領域
１５：バリア領域
１６：ピラー領域
１７：エミッタ領域
１８：ボディコンタクト領域
１９：カソード領域
２２：コレクタ電極
２４：エミッタ電極
３０：トレンチゲート部
３２：ゲート電極
３４：ゲート絶縁膜
４０：層間絶縁膜
１００：凹部 1: Semiconductor device 10: Semiconductor substrate 11: Collector region 12: Buffer region 13: Drift region 14: Body region 15: Barrier region 16: Pillar region 17: Emitter region 18: Body contact region 19: Cathode region 22: Collector electrode 24 : Emitter electrode 30: Trench gate portion 32: Gate electrode 34: Gate insulating film 40: Interlayer insulating film 100: Recessed portion

Claims

With a semiconductor substrate
A collector electrode provided so as to cover one main surface of the semiconductor substrate, and
It is provided so as to cover the other main surface of the semiconductor substrate, and includes an emitter electrode which is an alloy containing silicon.
The semiconductor substrate is
The first conductive type drift region and
A second conductive body region provided above the drift region and
A first conductive type barrier region provided below at least a part of the body region,
It has a first conductive pillar region that extends from the other main surface of the semiconductor substrate to the barrier region and makes Schottky contact with the emitter electrode.
A semiconductor device in which a recess is provided in at least a part of a region around the pillar region on the other main surface of the semiconductor substrate.