JP2021074974A - 画像形成装置および画像形成装置の制御方法 - Google Patents

Abstract

【課題】記憶装置のキャッシュメモリが保持しているデータが消失することを防止することを目的とする。【解決手段】記憶装置の制御を行う画像形成装置は、前記画像形成装置の制御を行うＣＰＵと、前記ＣＰＵに接続され、前記記憶装置との間の入出力制御を行う第１の制御部と、前記第１の制御部と前記記憶装置とに接続され、前記記憶装置との間の入出力制御を行う第２の制御部と、前記画像形成装置に対して供給する電源を検知する電源検知部と、を含む。前記第２の制御部は、前記電源検知部が検知している電源が正常でないことを検知した場合、前記記憶装置のキャッシュをキャッシュフラッシュさせる。【選択図】図７

Description

本発明は、記憶装置の制御を行う画像形成装置および画像形成装置の制御方法に関する。

画像形成装置には、ハードディスクドライブ（ＨＤＤ）やソリッドステートドライブ（ＳＳＤ）等の記憶装置が用いられる。また、パフォーマンス向上のため、キャッシュメモリを有する記憶装置が用いられることもある。キャッシュメモリの電源が遮断されることにより、保持されているデータが消失する。そのため、電源が遮断される前に、記憶装置は、キャッシュメモリが保持しているデータを、ディスクやＮＡＮＤフラッシュメモリ等に書き込む必要がある。キャッシュメモリが保持しているデータを、ディスクやＮＡＮＤフラッシュメモリ等に書き込む手法として、次の２つの手法がある。１つ目の手法は、記憶装置のファームウェアが、キャッシュメモリが保持しているデータをディスクやＮＡＮＤフラッシュメモリに書き込む手法である。２つ目の手法は、キャッシュフラッシュコマンドが通知されたことに応じて、キャッシュメモリが保持しているデータを、ディスクやＮＡＮＤフラッシュメモリに書き込む手法である。

関連する技術として、特許文献１のディスクアレイ装置が提案されている。このディスクアレイ装置は、電圧検出部を設けて停電発生を検知すると共に、リセット信号を直接ハードディスク装置に出力するようにし、セクタ保障機能を利用することによりセクタの途中で書き込みが終了しないようにしている。

特開２０００−１２２８１３号公報

ところで、画像形成装置の電源が遮断（電源ＯＦＦ）される場合、通常の電源ＯＦＦとは異なり、停電やケーブル抜去等の通常とは異なる突然の電源ＯＦＦが生じる場合がある。この場合、キャッシュフラッシュを実行させるキャッシュフラッシュコマンドが通知されたとしても、キャッシュフラッシュコマンドよりも前のジョブ処理が完了していない場合、キャッシュフラッシュを行うことができない。この場合、キャッシュメモリが保持しているデータが消失する可能性がある。また、キャッシュメモリのサイズが大きい場合に、通常とは異なる突然の電源ＯＦＦが生じると、ファームウェアの制御では、キャッシュメモリが保持しているデータが消失する可能性がさらに高くなる。

本発明は、記憶装置のキャッシュメモリが保持しているデータが消失することを防止することを目的とする。

上記目的を達成するために、本発明の画像形成装置は、記憶装置の制御を行う画像形成装置であって、前記画像形成装置の制御を行うＣＰＵと、前記ＣＰＵに接続され、前記記憶装置との間の入出力制御を行う第１の制御部と、前記第１の制御部と前記記憶装置とに接続され、前記記憶装置との間の入出力制御を行う第２の制御部と、前記画像形成装置に対して供給する電源を検知する電源検知部と、を備え、前記第２の制御部は、前記電源検知部が検知している電源が正常でないことを検知した場合、前記記憶装置のキャッシュをキャッシュフラッシュさせることを特徴とする。

本発明によれば、記憶装置のキャッシュメモリが保持しているデータが消失することを防止することができる。

画像形成装置のシステム構成例を示す図である。 従来のＳＡＴＡブリッジ構成の接続例を示す図である。 従来のＳＡＴＡホスト制御部およびＳＡＴＡブリッジ制御部の内部構成の一例を示す図である。 記憶装置の構成例を示す図である。 従来の画像形成装置における記憶装置の制御フローを示すシーケンスチャートである。 第１実施形態のＳＡＴＡホスト制御部およびＳＡＴＡブリッジ制御部の内部構成の一例を示す図である。 第１実施形態の画像形成装置における記憶装置の制御フローを示すシーケンスチャートである。 第２実施形態の画像形成装置における記憶装置の制御フローを示すシーケンスチャートである。

以下、本発明の各実施形態について図面を参照しながら詳細に説明する。しかしながら、以下の各実施形態に記載されている構成はあくまで例示に過ぎず、本発明の範囲は各実施の形態に記載されている構成によって限定されることはない。本実施形態における画像形成装置は、単体の装置から構成されてもよいし、複数の装置から構成されてもよい。

＜第１実施形態＞
以下、図面を参照して、第１実施形態について説明する。図１は、画像形成装置におけるメインコントローラ１２０を含むシステム構成例を示す図である。メインコントローラ１２０は、メインＣＰＵ１０１、メモリ制御部１０２、ＦＬＡＳＨメモリ１０３、ＤＲＡＭ１０４、ＬＡＮ−ＩＦ部１０５、Ｒｅａｄｅｒ‐ＩＦ部１０８、画像処理部１１０、パネルＩＦ部１１５およびビデオ出力ＩＦ部１１７を含む。また、メインコントローラ１２０は、ＳＡＴＡホスト制御部１１１およびＳＡＴＡブリッジ制御部１１２を含む。メインコントローラ１２０は、例えば、制御回路である。なお、「ＩＦ」は、インタフェースを示す。

メインＣＰＵ１０１は、システム制御や各種演算処理等を行う中央処理演算器（ＣＰＵ）である。メモリ制御部１０２は、各種メモリデバイスへの入出力制御やＤＭＡ（ダイレクト・メモリ・アクセス）制御を行う。ＦＬＡＳＨメモリ１０３は、書き換え可能な不揮発性メモリであり、システム全体の制御プログラムや制御パラメータ等が格納される。ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）１０４は、ＤＤＲ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）メモリ等の揮発性の書き換え専用メモリである。ＤＲＡＭ１０４は、プログラムの作業領域や印刷データの格納領域等として用いられる。例えば、ＤＲＡＭ１０４に展開された制御プログラムを、メインＣＰＵ１０１が実行することで、本実施形態の制御が行われてもよい。メモリ制御部１０２と各種メモリデバイスとは、それぞれ独立して制御される。

ＬＡＮ−ＩＦ部１０５は、画像形成装置に接続されるネットワーク１０６との入出力制御を行う。ネットワーク１０６は、ＬＡＮ（ローカル・エリア・ネットワーク）等であり、例えば、ＴＣＰ／ＩＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｃｏｎｔｒｏｌ Ｐｒｏｔｏｃｏｌ／Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）プロトコルに対応している。ＬＡＮ−ＩＦ部１０５は、ネットワーク１０６を介して、外部ホストコンピュータ１０７と接続される。外部ホストコンピュータ１０７は、ネットワーク対応機器であり、ネットワーク１０６を介して、プリントを行うことができる。Ｒｅａｄｅｒ‐ＩＦ部１０８は、スキャナ装置１０９との通信制御を行う。スキャナ装置１０９がスキャンした入力画像データが印字されることでコピー機能が実現される。画像処理部１１０は、ＬＡＮ−ＩＦ部１０５或いはＲｅａｄｅｒ‐ＩＦ部１０８を介して取り込んだ画像データに対して各種画像処理を行う。

ＳＡＴＡホスト制御部１１１は、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）規格に準拠したＩＦを有するデバイスとのデータ入出力制御を行う。ＳＡＴＡホスト制御部１１１は、第１の制御部に対応するＳＡＴＡホスト制御回路である。ＳＡＴＡブリッジ制御部１１２は、上流側としてＳＡＴＡホスト制御部１１１にデバイスとして接続される。ＳＡＴＡブリッジ制御部１１２は、第２の制御部に対応するＳＡＴＡブリッジ制御回路である。また、ＳＡＴＡブリッジ制御部１１２は、下流側として複数のＨｏｓｔ‐ＩＦを有し、ＨＤＤ１１３およびＳＳＤ１１４と接続される。ＳＡＴＡブリッジ制御部１１２には、１以上のＨＤＤが接続されてもよいし、１以上のＳＳＤが接続されてもよい。ＨＤＤ１１３およびＳＳＤ１１４は記憶装置である。

ＳＡＴＡブリッジ制御部１１２には、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ Ｄｉｓｋ）制御やデータ暗号化等を行う機能が搭載されている。本実施形態では、ＳＡＴＡホスト制御部１１１とＳＡＴＡブリッジ制御部１１２とは、それぞれ独立したＡＳＩＣ（特定用途向け集積回路）としてメインコントローラ１２０に搭載されているものとする。パネルＩＦ部１１５は、パネル装置１１６との通信制御を行う。例えば、パネル装置１１６では、ＵＩ（ユーザインタフェース）画面を操作することができ、パネル装置１１６上の液晶画面表示やボタン等に対する操作により印刷装置の各種設定や状態の確認等を行うことができる。ビデオ出力ＩＦ部１１７は、印字部１１８との間でコマンドやステータス等の通信制御或いは印刷データの転送を行う。印字部１１８は、印刷装置本体と給紙系及び排紙系とを有しており、主にビデオ出力ＩＦ部１１７からのコマンド情報に従い、印刷データを紙に印刷する画像形成部である。メインバス１１９は、バスコントローラを含むバスであり、制御バスやデータバス、任意のブロック間のローカルバス等である。メインバス１１９は、例えば、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）やＡＳＩＣの内部バス等である。

図２は、従来のＳＡＴＡブリッジ構成の接続例を示す図である。図２の例の場合、ＳＡＴＡホスト制御部１１１は、１つのＳＡＴＡ‐ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）２０２をホストＩＦとして有する。ＳＡＴＡブリッジ制御部１１２は、サブＡＳＩＣであり、メインコントローラ１２０上に独立したＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）として実装される。ＳＡＴＡブリッジ制御部１１２は、３つのＳＡＴＡ−ＩＰ２０３、２０４および２０５を有する。図２のブリッジ構成での上流側では、ＳＡＴＡ‐ＩＰ（Ｈｏｓｔ）２０２が、Ｈ‐Ｈｏｓｔ‐ＩＦ２０６を介して、ＳＡＴＡ‐ＩＰ（Ｄｅｖｉｃｅ）２０３と接続されている。下流側では、ＳＡＴＡ‐ＩＰ（Ｈｏｓｔ１）２０４が、Ｂ‐Ｈｏｓｔ１‐ＩＦ２０７を介して、ＨＤＤ１１３と接続される。また、下流側では、ＳＡＴＡ‐ＩＰ（Ｈｏｓｔ２）２０５が、Ｂ‐Ｈｏｓｔ２‐ＩＦ２０８を介して、ＳＳＤ１１４と接続されている。ＳＡＴＡ‐ＩＰ２０２、２０４および２０５は、ＳＡＴＡリンク層および物理層から構成される。

以下、Ｈ‐Ｈｏｓｔ‐ＩＦ２０６、Ｂ‐Ｈｏｓｔ１‐ＩＦ２０７およびＢ‐Ｈｏｓｔ２‐ＩＦ２０８を、ＳＡＴＡ−ＩＦと総称することがある。各種ＳＡＴＡレジスタの設定に応じて、ＳＡＴＡ−ＩＦ２０６〜２０８で接続されるＳＡＴＡデバイスに対して、物理的な電気信号としてのＳＡＴＡ規格のコマンド発行やステータス受信が行われる。なお、図２は、ＳＡＴＡホスト制御部１１とＳＡＴＡブリッジ制御部１１２との間のインタフェースを１つ、ＳＡＴＡブリッジ制御部１１２と記憶装置（ＨＤＤ１１３およびＳＳＤ１１４）との間のインタフェースを２つの例を示している。ＳＡＴＡホスト制御部１１とＳＡＴＡブリッジ制御部１１２との間のインタフェースの数およびＳＡＴＡブリッジ制御部１１２と記憶装置との間のインタフェースの数は任意の数であってよい。

図３は、従来のＳＡＴＡホスト制御部１１１およびＳＡＴＡブリッジ制御部１１２の内部構成の一例を示す図である。ＳＡＴＡホスト制御部１１１のうちサブＣＰＵ３０１（サブＣＰＵ Ａ）は、ＳＡＴＡコマンド発行処理や送受信データの転送処理、ステータス受信処理等、ＳＡＴＡコントローラとしての全般的な制御を行う。メモリ制御部３０２は、Ｆｌａｓｈメモリ３０３やＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）３０４との間の入出力制御を行う。Ｆｌａｓｈメモリ３０３には、ブートプログラムやＳＡＴＡコントローラとしての制御プログラムが格納されている。

ＳＲＡＭ３０４は、サブＣＰＵ３０１の作業領域やパラメータ格納領域、データバッファ等として使用される。ＳＲＡＭ３０４は、１ポートＲＡＭ、２ポートＲＡＭ、ＦＩＦＯ（Ｆｉｒｓｔ‐ＩＮ Ｆｉｒｓｔ‐ＯＵＴ）メモリ等の制御を行う。ＳＲＡＭ３０４は、それぞれ独立に制御されるＳＲＡＭが複数個所に存在する構成であってもよい。サブＣＰＵ３０１が、制御プログラムを実行することで、ＳＡＴＡホスト制御部１１１の制御が実現されてもよい。

割り込み制御部３０５は、サブＣＰＵ３０１に対する割り込み信号の入力処理や出力処理、割り込み信号に対するマスク処理等を行う。レジスタＨ３０６は、省電力関連の制御パラメータなどを一時的に記憶するためのレジスタである。ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）３０７は、サブＣＰＵ３０１により所定のレジスタに転送元および転送先の先頭アドレスおよびサイズが設定され、且つ起動が行われると所定のメモリ間でのデータ転送制御を行う。Ｈバス３０８は、バスコントローラを含むバスであり、制御バスやデータバス、任意ブロック間のローカルバス等である。バスブリッジ回路３０９は、メインバス１１９とＨバス３０８との間のバスプロトコルを相互に変換するバスブリッジ回路である。

次に、ＳＡＴＡブリッジ制御部１１２について説明する。サブＣＰＵ３１０（サブＣＰＵ Ｂ）は、ＳＡＴＡコマンド発行処理や送受信データの転送処理、ステータス受信処理等のＳＡＴＡコントローラとしての全般的な制御を行う。メモリ制御部３１１は、Ｆｌａｓｈメモリ３１２やＳＲＡＭ３１３との間の入出力制御を行う。Ｆｌａｓｈメモリ３１２には、ブートプログラムやＳＡＴＡコントローラとしての制御プログラムが格納されている。ＳＲＡＭ３１３は、サブＣＰＵ３１０の作業領域や各種制御テーブルやパラメータ格納領域、データバッファ等に用いられる。ＳＲＡＭ３１３も、ＳＲＡＭ３０４と同様、複数箇所にＳＲＡＭが存在する構成であってもよい。サブＣＰＵ３１０が、制御プログラムを実行することで、ＳＡＴＡブリッジ制御部１１２の制御が実現されてもよい。

レジスタＢ３１４は、省電力関連の制御パラメータ等を一時的に記憶するためのレジスタである。Ｏｔｈｅｒｓ３１６は、ＳＡＴＡブリッジ制御部１１２としての他の機能（例えば、ＲＡＩＤ処理やデータ暗号化処理等）を行う。Ｂバス３１７は、バスコントローラを含むバスであり、制御バスやデータバス、任意ブロック間のローカルバス等である。上述したように、ＳＡＴＡホスト制御部１１１のＳＡＴＡ‐ＩＰ（Ｈｏｓｔ）２０２とＳＡＴＡブリッジ制御部１１２のＳＡＴＡ‐ＩＰ（Ｄｅｖｉｃｅ）２０３とは、Ｈ‐Ｈｏｓｔ‐ＩＦ２０６を介して接続される。また、ＳＡＴＡ‐ＩＰ（Ｈｏｓｔ１）２０４とＨＤＤ１１３とは、Ｂ‐Ｈｏｓｔ１‐ＩＦ２０７を介して接続され、ＳＡＴＡ‐ＩＰ（Ｈｏｓｔ２）２０５とＳＳＤ１１４とは、Ｂ‐Ｈｏｓｔ２‐ＩＦ２０８を介して接続される。

図４は、記憶装置（外部記憶装置）の構成例を示す図である。図４（Ａ）は、ＨＤＤ１３３の構成例を示す図である。ＨＤＤ１１３は、ＣＰＵ４０１、キャッシュメモリ４０２およびディスク４０３を含む。ＣＰＵ４０１は、ＨＤＤ１１３に内蔵されているＣＰＵであり、ファームウェアにより、ＣＰＵ４０１は、キャッシュメモリ４０２およびディスク４０３のデータの読み出しおよび書き出しを制御する。ディスク４０３は、データを記憶する媒体である。これにより、キャッシュメモリ４０２から、ディスク４０３へのデータの書き込みが行われる。図４（Ｂ）は、ＳＳＤ１１４の構成例を示す図である。ＳＳＤ１１４は、ＣＰＵ４０４、キャッシュメモリ４０５およびＮＡＮＤフラッシュメモリ４０６を含む。ＣＰＵ４０４は、ＳＳＤ１１４に内蔵されているＣＰＵであり、ファームウェアにより、ＣＰＵ４０４は、キャッシュメモリ４０５およびＮＡＮＤフラッシュメモリ４０６のデータの読み出しおよび書き出しを制御する。ＮＡＮＤフラッシュメモリ４０６は、データを記憶する媒体である。これにより、キャッシュメモリ４０５から、ディスク４０３へのデータの書き込みが行われる。

図５は、従来の画像形成装置における記憶装置の制御フローを示すシーケンスチャートである。図５における記憶装置は、ＨＤＤ１１３であってもよいし、ＳＳＤ１１４であってもよい。図５では、メインＣＰＵ１０１とサブＣＰＵ３０１（サブＣＰＵ Ａ）とサブＣＰＵ３１０（サブＣＰＵ Ｂ）と記憶装置とのデータの処理の流れが示される。図５におけるジョブは、例えば、印刷ジョブである。メインＣＰＵ１０１は、サブＣＰＵ３０１にジョブ５０１を投入する（Ｓ１０１）。サブＣＰＵ３０１は、ジョブ５０１を受けると、ジョブ５０１のデータのアドレスおよびデータサイズをＳＲＡＭ３０４に格納する。そして、メインＣＰＵ１０１は、サブＣＰＵ３０１にジョブ５０２を投入する（Ｓ１０２）。その後、メインＣＰＵ１０１は、サブＣＰＵ３０１にジョブ５０３を投入する（Ｓ１０３）。サブＣＰＵ３０１は、ジョブ５０２およびジョブ５０３を受けると、ジョブ５０２およびジョブ５０３のデータのアドレスおよびデータサイズをＳＲＡＭ３０４に格納する。これにより、ジョブのバッファリングが行われる。

サブＣＰＵ３０１は、ＳＲＡＭ３０４に格納されたジョブ列から、最初のジョブ５０１の処理情報を記憶装置に転送するため、ジョブ５０１のアドレスおよびデータサイズをＳＲＡＭ３０４から読み出す。そして、サブＣＰＵ３０１は、サブＣＰＵ３１０に、ジョブ５０１の処理情報を含むリードコマンドを通知する（Ｓ１０４）。サブＣＰＵ３１０は、サブＣＰＵ３０１からのリードコマンドを受け取る。サブＣＰＵ３１０は、サブＣＰＵ３０１から受けた処理情報を記憶装置に転送するため、記憶装置にジョブ情報５０１−２のアドレスおよびデータサイズをセットし、リードコマンドを通知する（Ｓ１０５）。記憶装置は、ジョブ情報５０１−２に基づいて、データ５０１−３を読み出す。そして、記憶装置は、読み出したデータ５０１−３をメインコントローラ１２０のＤＲＡＭ１０４に転送する（Ｓ１０６）。以上により、ジョブ５０１の処理が完了する。

１つのジョブ処理が完了すると、引き続き、サブＣＰＵ３０１は、次のジョブ５０２のアドレスおよびデータサイズをＳＲＡＭ３０４から読み出す。そして、サブＣＰＵ３０１は、サブＣＰＵ３１０に、ジョブ５０２のライトコマンドを通知する（Ｓ１０７）。サブＣＰＵ３１０は、サブＣＰＵ３０１のライトコマンドを受け取る。サブＣＰＵ３１０は、サブＣＰＵ３０１からの処理情報を記憶装置に転送するため、記憶装置へジョブ情報５０２−２のアドレスおよびデータサイズをセットし、ライトコマンドを通知する（Ｓ１０８）。記憶装置は、通知されたライトコマンドに基づいて、データ５０２−３のライトコマンド処理のため、データ５０２−３をメインコントローラ１２０のＤＲＡＭ１０４から取得する（Ｓ１０９）。

以上のようにして、メインＣＰＵ１０１からのジョブ処理が行われる。ここで、画像形成装置に停電が発生したとする（Ｓ１１０）。従来の画像形成装置の場合、ジョブ処理を途中で中断できないため、ジョブ処理が完了した後でないと、キャッシュフラッシュを実行させるキャッシュフラッシュコマンドを転送できない。このため、サブＣＰＵ３０１は、サブＣＰＵ３１０に対して、ジョブ５０３のリードコマンドを通知する（Ｓ１１１）。そして、サブＣＰＵ３１０は、記憶装置にジョブ情報５０３−２のアドレスおよびデータサイズをセットし、リードコマンドを通知する（Ｓ１１２）。記憶装置は、ジョブ情報５０３−２に基づいて、データ５０３−３を読み出し、読み出したデータ５０３−３をメインコントローラ１２０のＤＲＡＭ１０４に転送する（Ｓ１１３）。その後、メインＣＰＵ１０１は、停電の発生を検知しているため、キャッシュフラッシュコマンド５０４−２を記憶装置に転送する（Ｓ１１４）。そして、記憶装置は、キャッシュメモリに保持されているデータの書き込みを行う（Ｓ１１５）。記憶装置がＨＤＤ１１３である場合、ＣＰＵ４０１は、キャッシュメモリ４０２に保持されているデータを、ディスク４０３に書き込む。記憶装置がＳＳＤ１１４である場合、ＣＰＵ４０４は、キャッシュメモリ４０５に保持されているデータを、ＮＡＮＤ４０６に書き込む。これによりキャッシュフラッシュが行われる。この場合、ジョブ処理が完了した後に、キャッシュフラッシュコマンドの転送が行われるため、キャッシュフラッシュのタイミングが遅れる。そのため、キャッシュメモリ４０２またはキャッシュメモリ４０５が保持しているデータが消失する可能性がある。

図６は、本実施形態のＳＡＴＡホスト制御部１１１およびＳＡＴＡブリッジ制御部１１２の内部構成の一例を示す図である。図６に示されるように、本実施形態のメインコントローラ１２０は、電源検知部６０１を有している。電源検知部６０１は、メインコントローラ１２０に搭載されており、メインコントローラ１２０の供給電源の電圧低下を検知する回路である。つまり、電源検知部６０１は、メインコントローラ１２０に対して供給している電源が正常であるかを検知する。例えば、電源検知部６０１は、検知している電源電圧が所定の閾値以下となったときに、供給している電源が正常でないことを検知してもよい。そして、電源検知部６０１は、画像形成装置の停電を検知すると、電源ＩＦ部６０３に検知信号６０２を停電割り込みとして通知する。これにより、サブＣＰＵ３１０（サブＣＰＵ Ｂ）は、画像形成装置が停電状態であることを認識する。

図７は、第１実施形態の画像形成装置における記憶装置の制御フローを示すシーケンスチャートである。メインＣＰＵ１０１は、サブＣＰＵ３０１にジョブ７０１を投入する（Ｓ２０１）。サブＣＰＵ３０１は、ジョブ７０１のデータのアドレスおよびデータサイズをＳＲＡＭ３０４に格納する。また、メインＣＰＵ１０１は、サブＣＰＵ３０１にジョブ７０２を投入する（Ｓ２０２）。その後、メインＣＰＵ１０１は、サブＣＰＵ３０１にジョブ７０３を投入する（Ｓ２０３）。サブＣＰＵ３０１は、ジョブ７０２およびジョブ７０３のデータのアドレスおよびデータサイズをＳＲＡＭ３０４に格納する。

サブＣＰＵ３０１は、ＳＲＡＭ３０４に格納されたジョブ列から、最初のジョブ５０１の処理情報を記憶装置に転送するため、ジョブ７０１のアドレスおよびデータサイズをＳＲＡＭ３０４から読み出す。そして、サブＣＰＵ３０１は、サブＣＰＵ３１０に、ジョブ７０１の処理情報を含むリードコマンドを通知する（Ｓ２０４）。サブＣＰＵ３１０は、サブＣＰＵ３０１からのリードコマンドを受け取る。サブＣＰＵ３１０は、記憶装置にジョブ情報７０１−２のアドレスおよびデータサイズをセットし、リードコマンドを通知する（Ｓ２０５）。記憶装置は、ジョブ情報７０１−２に基づいて、データ７０１−３を読み出す。記憶装置は、読み出したデータ７０１−３をメインコントローラ１２０のＤＲＡＭ１０４に転送する（Ｓ２０６）。以上により、ジョブ７０１の処理が完了する。

サブＣＰＵ３０１は、次のジョブ７０２のアドレスおよびデータサイズをＳＲＡＭ３０４から読み出す。そして、サブＣＰＵ３０１は、サブＣＰＵ３１０に、ジョブ７０２のライトコマンドを通知する（Ｓ２０７）。Ｓ２０１〜Ｓ２０７までの流れは、図５のＳ１０１〜Ｓ１０７と同様である。

ここで、ジョブ７０１の処理が完了した後、画像形成装置に停電が発生したとする（Ｓ２０８）。この場合、サブＣＰＵ３１０は、電源検知部６０１の電源低下を検知する。つまり、電源検知部６０１は、停電の発生を検知したことに応じて、検知信号６０２をＳＡＴＡブリッジ制御部１１２の電源ＩＦ部６０３に通知する。これにより、サブＣＰＵ３１０に対して、停電の発生を示す割り込み命令として、画像形成装置が停電状態であることが通知される（Ｓ２０９）。ここで、上述したように、サブＣＰＵ３０１は、次のジョブ７０２のライトコマンドを受けているが、サブＣＰＵ３１０に対して、画像形成装置が停電状態であることが通知されている。この場合、サブＣＰＵ３１０は、サブＣＰＵ３０１から受けたジョブ７０２のライトコマンドの処理情報を記憶装置に転送せず、キャッシュフラッシュコマンド７０４−２を記憶装置へ送る。つまり、サブＣＰＵ３１０は、メインＣＰＵ１０１からのコマンド（ジョブ処理命令）を、停電の発生を示す割り込み命令として、キャッシュフラッシュコマンドを記憶装置に通知する。

キャッシュフラッシュコマンド７０４−２を受けた記憶装置は、キャッシュメモリに保持されているデータの書き込みを行う（Ｓ２１０）。記憶装置がＨＤＤ１１３である場合、ＣＰＵ４０１は、キャッシュメモリ４０２に保持されているデータを、ディスク４０３に書き込む。記憶装置がＳＳＤ１１４である場合、ＣＰＵ４０４は、キャッシュメモリ４０５に保持されているデータを、ＮＡＮＤ４０６に書き込む。Ｓ２１１以降の処理は、Ｓ１１１以降の処理と同様である。なお、図７において破線で示される各処理は、実施されなくてもよい。

上述したように、メインＣＰＵ１０１は、ジョブ７０１〜７０３をサブＣＰＵ３０１に投入している。従来であれば、ジョブ７０１〜７０３の処理が完了した後に、メインＣＰＵ１０１からキャッシュフラッシュコマンドが通知されていた。一方、本実施形態では、画像形成装置が停電状態であることを電源検知部６０１が検知したことに応じて、サブＣＰＵ３０１は、記憶装置にキャッシュフラッシュコマンドを通知する。これにより、記憶装置に対して早期にキャッシュフラッシュコマンドを早期に転送することができる。その結果、画像形成装置に停電等が生じたとしても、キャッシュメモリ４０２またはキャッシュメモリ４０５が保持しているデータが消失することを抑制することが可能になる。

＜第２実施形態＞
次に、第２実施形態について説明する。図８は、第２実施形態の画像形成装置における記憶装置の制御フローを示すシーケンスチャートである。図８のシーケンスチャートは、図７のシーケンスチャートにステータスエラー８０１が追加されている。また、ジョブ７０３に関連する処理は実行されない。上述したように、ジョブ７０１の処理が完了した後、画像形成装置に停電が発生したとする。これにより、第１実施形態と同様、サブＣＰＵ３１０は、停電を検知する。そして、メインＣＰＵ１０１からのコマンド（ジョブ処理命令）を、停電の発生を示す割り込み命令として、キャッシュフラッシュコマンドを記憶装置に通知する。

第２実施形態では、サブＣＰＵ３１０は、停電を検知すると、ステータスエラー８０１（電源の供給状態が正常でないことを示す情報）をサブＣＰＵ３０１に通知する。その後、サブＣＰＵ３１０は、第１実施形態と同様、キャッシュフラッシュコマンド７０４−２を記憶装置に通知する。これにより、記憶装置がＨＤＤ１１３である場合、キャッシュメモリ４０２に保持されているデータは、ディスク４０３に書き込まれる。記憶装置がＳＳＤ１１４である場合、キャッシュメモリ４０５に保持されているデータは、ＮＡＮＤ４０６に書き込まれる。

そして、サブＣＰＵ３１０からサブＣＰＵ３０１に、ステータスエラー８０１が通知されることで、サブＣＰＵ３０１は、ジョブ７０３に関連するジョブ処理を行わない。つまり、サブＣＰＵ３０１は、ステータスエラー８０１を受けた後のジョブ処理を行わない。これにより、画像形成装置に停電等が生じたとしても、キャッシュメモリ４０２またはキャッシュメモリ４０５が保持しているデータが消失することを抑制することが可能になるだけでなく、ジョブ７０３に関連する処理の実行を回避できる。つまり、第２実施形態では、第１実施形態の効果に加えて、無駄な処理が実行されることを回避できる。なお、第１実施形態および第２実施形態が適用される例として、画像形成装置に停電が生じた例について説明したが、通常でない電源ＯＦＦがされた場合にも各実施形態は適用できる。例えば、画像形成装置の電源ケーブルが抜去された場合等にも適用することができる。

以上、本発明の好ましい実施の形態について説明したが、本発明は上述した各実施の形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。本発明は、上述の各実施の形態の１以上の機能を実現するプログラムを、ネットワークや記憶媒体を介してシステムや装置に供給し、そのシステム又は装置のコンピュータの１つ以上のプロセッサーがプログラムを読み出して実行する処理でも実現可能である。また、本発明は、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１０１ メインＣＰＵ
１１１ ＳＡＴＡホスト制御部
１１２ ＳＡＴＡブリッジ制御部
１１３ ＨＤＤ
１１４ ＳＳＤ
１２０ メインコントローラ
３０１ サブＣＰＵ
３１０ サブＣＰＵ

Claims (6)

1. 記憶装置の制御を行う画像形成装置であって、
   前記画像形成装置の制御を行うＣＰＵと、
   前記ＣＰＵに接続され、前記記憶装置との間の入出力制御を行う第１の制御部と、
   前記第１の制御部と前記記憶装置とに接続され、前記記憶装置との間の入出力制御を行う第２の制御部と、
   前記画像形成装置に対して供給する電源を検知する電源検知部と、
   を備え、
   前記第２の制御部は、前記電源検知部が検知している電源が正常でないことを検知した場合、前記記憶装置のキャッシュをキャッシュフラッシュさせることを特徴とする画像形成装置。
2. 前記第２の制御部は、前記電源検知部が検知している電源が正常でないことを検知した場合、前記記憶装置に対するジョブ処理命令を、前記キャッシュフラッシュを実行させる割り込みとして通知することを特徴とする請求項１に記載の画像形成装置。
3. 前記第２の制御部は、前記電源検知部が検知している電源が正常でないことを検知した場合、前記電源の状態が正常でないことを示す情報を前記第１の制御部に通知することを特徴とする請求項１または２に記載の画像形成装置。
4. 前記第２の制御部は、前記電源の状態が正常でないことを示す情報を受けた場合、該情報を受けた後のジョブ処理を実行しないことを特徴とする請求項３に記載の画像形成装置。
5. 前記第１の制御部はＳＡＴＡホスト制御回路であり、前記第２の制御部はＳＡＴＡブリッジ制御回路であることを特徴とする請求項１乃至４のうち何れか１項に記載の画像形成装置。
6. 画像形成装置の制御を行うＣＰＵと、前記ＣＰＵに接続され、前記記憶装置との間の入出力制御を行う第１の制御部と、前記第１の制御部と前記記憶装置とに接続され、前記記憶装置との間の入出力制御を行う第２の制御部と、前記画像形成装置に対して供給する電源を検知する電源検知部とを有し、前記記憶装置の制御を行う画像形成装置の制御方法であって、
   前記第２の制御部は、前記電源検知部が検知している電源が正常でないことを検知した場合、前記記憶装置のキャッシュをキャッシュフラッシュさせることを特徴とする画像形成装置の制御方法。
   

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