JP2021064852A

JP2021064852A - 半導体装置

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Publication number: JP2021064852A
Application number: JP2019187629A
Authority: JP
Inventors: 崇史菅原; Takashi Sugawara
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2019-10-11
Filing date: 2019-10-11
Publication date: 2021-04-22
Anticipated expiration: 2039-10-11
Also published as: JP7195243B2

Abstract

【課題】面積の増大を抑制しつつ、イコライザ回路の調整機能をテストすることが可能な半導体装置を提供する。【解決手段】入力される差動入力信号の減衰した周波数成分を補正するイコライザ回路を備える。イコライザ回路は、差動入力信号に対して、複数段階の抵抗値の調整が可能な複数の第１スイッチを含む第１イコライザユニットと、複数段階の抵抗値の調整が可能な複数の第２のスイッチを含む第２イコライザユニットと、第１イコライザユニットの差動出力信号と第２イコライザユニットの差動出力信号とを比較する比較器と、通常時において第１イコライザユニットの出力と第２イコライザユニットの出力とを連結するための第１経路と、テスト時において第１イコライザユニットの出力と第２イコライザユニットの出力とを比較するために比較器と接続するための第２経路とを切り替える経路切替部と、比較器の比較結果に基づいて故障を検出する判定回路とを含む。【選択図】図１

Description

本開示は、特に、差動入力信号の減衰した周波数成分を補正するイコライザ回路に関する。

近年、情報通信技術の高速化が進み、情報通信装置間や装置内部の接続インタフェースとして、パラレルインタフェースよりも高速な高速シリアルインタフェースが広く利用されている。

このような高速シリアルインタフェースでは、データを伝送する差動信号が伝送路を通過すると、コネクタ・ケーブル・ボード基盤等の外部環境による影響のため信号が劣化する。特に、伝送路の減衰特性によるジッタの影響からシンボル間干渉（Inter Symbol Interference：ＩＳＩ）が生じるため、高速伝送の妨げとなる。通常、このＩＳＩを補正するため、差動信号を受信する受信側の回路にイコライザ回路が用いられている。

従来のイコライザ回路として、差動入力信号を所定のレベルに変換し、所定の周波数特性を得る構成が開示されている（特許文献１）。

特開２０１３−９００２６号公報

一方で、近年、車載用にも当該データを伝送する機能が搭載されるケースが増えたことに伴い、イコライザ回路の調整機能についてもテストする可能性が高まっている。

イコライザ回路の調整機能として、抵抗値（調整量）をテストすることが考えられるが、テスト専用のイコライザ回路のレプリカを用意するには面積が増大する点でデメリットがある。

本開示は、上記の課題を解決するためのものであって、面積の増大を抑制しつつ、イコライザ回路の調整機能をテストすることが可能な半導体装置を提供する。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。

一実施例によれば、半導体装置は、伝送路を介して入力される差動入力信号の減衰した周波数成分を補正するイコライザ回路を備える。イコライザ回路は、差動入力信号に対して、複数段階の抵抗値の調整が可能な複数の第１スイッチを含む第１イコライザユニットと、差動入力信号に対して、複数段階の抵抗値の調整が可能な複数の第２のスイッチを含む第２イコライザユニットと、比較器と、経路切替部と、判定回路とを含む。比較器は、第１イコライザユニットの差動出力信号と第２イコライザユニットの差動出力信号とを比較する。経路切替部は、通常時において第１イコライザユニットの出力と第２イコライザユニットの出力とを連結するための第１経路と、テスト時において第１イコライザユニットの出力と第２イコライザユニットの出力とを互いに比較するために比較器と接続するための第２経路とを切り替える。判定回路は、比較器の比較結果に基づいて故障を検出する。

一実施例によれば、半導体装置は、面積の増大を抑制しつつ、イコライザ回路の調整機能をテストすることが可能である。

実施形態１に基づく半導体装置の構成を説明する図である。実施形態１に従う通常動作時の半導体装置の構成を説明する図である。実施形態１に従うテスト動作時の半導体装置の構成を説明する図である。実施形態１に従う半導体装置のテスト動作時の結果について説明する図である。実施形態１に従う半導体装置のテスト動作時のフローについて説明する図である。実施形態２に基づく半導体装置の構成を説明する図である。実施形態２に従う半導体装置のテスト動作時の結果について説明する図である。実施形態２に従う半導体装置の別のテスト動作時の結果について説明する図である。実施形態２に従う半導体装置のテスト動作時のフローについて説明する図である。実施形態２に従う個別検出処理について説明するサブルーチンフローを説明する図である。

本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

＜実施形態１＞
図１は、実施形態１に基づく半導体装置の構成を説明する図である。

図１を参照して、実施形態１に基づく半導体装置は、アンプＡＰ１，ＡＰ２と、イコライザ回路ＥＱＡ，ＥＱＢと、コントローラ１０と、比較器ＣＰと、抵抗素子ＲＡと、経路切替回路２０とを備える。

コントローラ１０は、スイッチ制御コントローラ１２と、判定回路１３と、レジスタ１４とを含む。

スイッチ制御コントローラ１２は、通常動作時とテスト動作時とで経路切替回路２０の経路を切り替える。レジスタ１４は、比較器ＣＰからの出力を保存する。判定回路１３は、レジスタ１４に登録された情報に基づいて異常を判別する。

スイッチ制御コントローラ１２は、判定回路１３からの指示にしたがって各種のテストのためにイコライザ回路ＥＱＡ，ＥＱＢのスイッチを制御する。

抵抗素子ＲＡは、比較器ＣＰの一方の入力ノードをプルアップするために設けられているものである。

実施形態１に基づくイコライザ回路ＥＱＡ，ＥＱＢは、同一の構成であり、通常動作時にはイコライザ回路ＥＱＡ，ＥＱＢをともに用いて調整する。イコライザ回路ＥＱＡ，ＥＱＢは、テスト動作時には互いに出力信号を比較するように比較器ＣＰと接続される。

アンプＡＰ１は、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２と、抵抗素子Ｒ１，Ｒ２と、電流源Ｉ１とを含む。

電流源Ｉ１は、ノードＮ０と接続される。

ＰチャネルＭＯＳトランジスタＰＴ１は、ノードＮ０とノードＮ１との間に接続され、そのゲートは差動入力信号ＰＯＳの入力を受ける。

ＰチャネルＭＯＳトランジスタＰＴ２は、ノードＮ０とノードＮ２との間に接続され、そのゲートは差動入力信号ＮＥＧの入力を受ける。

抵抗素子Ｒ１は、ノードＮ１と接地電圧ＧＮＤとの間に接続される。

抵抗素子Ｒ２は、ノードＮ２と接地電圧ＧＮＤとの間に接続される。

ＰチャネルＭＯＳトランジスタＰＴ２と抵抗素子Ｒ２とは、ＰチャネルＭＯＳトランジスタＰＴ１と抵抗素子Ｒ１と並列にノードＮ０と接地電圧ＧＮＤとの間に直列に接続される。差動入力信号ＰＯＳと、差動入力信号ＮＥＧは、相補の関係にある。

アンプＡＰ１は、差動入力信号ＰＯＳ，ＮＥＧの入力を受けて所定の電圧レベルに増幅してイコライザ回路ＥＱＡ，ＥＱＢに出力する。

イコライザ回路ＥＱＡ，ＥＱＢは、差動入力信号ＰＯＳ，ＮＥＧの入力に従って抵抗素子の抵抗値に応じた周波数特性を補正する。

本例においては、抵抗素子の抵抗値として４ビットの調整機能が設けられている。

具体的には１６段階の抵抗素子の抵抗値の調整が可能である。

イコライザ回路ＥＱＡは、電流源ＩＡ，ＩＢと、コンデンサＣＡと、調整スイッチＳＷＡと、ＰチャネルＭＯＳトランジスタＸＡ，ＹＡと、抵抗素子Ｒ５，Ｒ６とを含む。

電流源ＩＡは、ノードＮＡ０と接続される。ＰチャネルＭＯＳトランジスタＸＡは、ノードＮＡ０とノードＮＡ２との間に接続され、そのゲートは、アンプＡＰ１の出力ノードＮ１と接続される。

電流源ＩＢは、ノードＮＡ１と接続される。ＰチャネルＭＯＳトランジスタＹＡは、ノードＮＡ１とノードＮＡ３との間に接続され、そのゲートは、アンプＡＰ１の出力ノードＮ２と接続される。

コンデンサＣＡは、ノードＮＡ０とノードＮＡ１との間に接続される。

調整スイッチＳＷＡは、ノードＮＡ０とノードＮＡ１との間に接続される。

調整スイッチＳＷＡは、抵抗素子ＲＡ１〜ＲＡ４と、スイッチＳＴ１〜ＳＴ４とを含む。一例としてスイッチ制御コントローラ１２は、スイッチＳＴ１〜ＳＴ４の導通／非導通を制御する。

抵抗素子ＲＡ１とスイッチＳＴ１とは、ノードＮＡ０とノードＮＡ１との間に直列に接続される。抵抗素子ＲＡ２とスイッチＳＴ２とは、ノードＮＡ０とノードＮＡ１との間に直列に接続される。抵抗素子ＲＡ３とスイッチＳＴ３とは、ノードＮＡ０とノードＮＡ１との間に直列に接続される。抵抗素子ＲＡ４とスイッチＳＴ４とは、ノードＮＡ０とノードＮＡ１との間に直列に接続される。

本例においては、スイッチ制御コントローラ１２は、４ビットの選択信号に基づいてスイッチＳＴ１〜ＳＴ４を制御する。具体的には、スイッチＳＴ１は、選択信号の１ビット目が「Ｈ」レベルである場合に、スイッチＳＴ１を導通させる。選択信号の２ビット目が「Ｈ」レベルである場合には、スイッチＳＴ２を導通させる。選択信号の３ビット目が「Ｈ」レベルである場合には、スイッチＳＴ３を導通させる。選択信号の４ビット目が「Ｈ」レベルである場合には、スイッチＳＴ４を導通させる。

抵抗素子ＲＡ１の抵抗値は、抵抗素子ＲＡ２の抵抗値の２倍に設定される。抵抗素子ＲＡ２の抵抗値は、抵抗素子ＲＡ３の抵抗値の２倍に設定される。抵抗素子ＲＡ３は、抵抗素子ＲＡ４の抵抗値の２倍に設定される。

スイッチＳＴ１〜ＳＴ４の導通状態の組み合わせに基づいて抵抗素子ＲＡ１〜ＲＡ４の合成抵抗の抵抗値を調整することが可能である。本例においては４ビットの選択信号に基づき抵抗値を１６段階に調整することが可能な場合が示されている。

イコライザ回路ＥＱＢは、電流源ＩＣ，ＩＤと、コンデンサＣＢと、調整スイッチＳＷＢと、ＰチャネルＭＯＳトランジスタＸＢ，ＹＢと、抵抗素子Ｒ７，Ｒ８とを含む。

調整スイッチＳＷＢは、抵抗素子ＲＢ１〜ＲＢ４と、スイッチＳＴ５〜ＳＴ８とを含む。

電流源ＩＣは、ノードＮＢ０と接続される。ＰチャネルＭＯＳトランジスタＸＢは、ノードＮＢ０とノードＮＢ２との間に接続され、そのゲートは、アンプＡＰ１の出力ノードＮ１と接続される。

電流源ＩＤは、ノードＮＢ１と接続される。ＰチャネルＭＯＳトランジスタＹＢは、ノードＮＢ１とノードＮＢ３との間に接続され、そのゲートは、アンプＡＰ１の出力ノードＮ２と接続される。

コンデンサＣＢは、ノードＮＢ０とノードＮＢ１との間に接続される。

調整スイッチＳＷＢは、ノードＮＢ０とノードＮＢ１との間に接続される。

調整スイッチＳＷＢは、抵抗素子ＲＢ１〜ＲＢ４と、スイッチＳＴ５〜ＳＴ８とを含む。一例としてスイッチ制御コントローラ１２は、スイッチＳＴ５〜ＳＴ８の導通／非導通を制御する。

抵抗素子ＲＢ１とスイッチＳＴ５とは、ノードＮＢ０とノードＮＢ１との間に直列に接続される。抵抗素子ＲＢ２とスイッチＳＴ６とは、ノードＮＢ０とノードＮＢ１との間に直列に接続される。抵抗素子ＲＢ３とスイッチＳＴ７とは、ノードＮＢ０とノードＢ１との間に直列に接続される。抵抗素子ＲＢ４とスイッチＳＴ８とは、ノードＮＢ０とノードＢ１との間に直列に接続される。

本例においては、スイッチ制御コントローラ１２は、４ビットの選択信号に基づいてスイッチＳＴ５〜ＳＴ８を制御する。具体的には、スイッチＳＴ５は、選択信号の１ビット目が「Ｈ」レベルである場合に、スイッチＳＴ５を導通させる。選択信号の２ビット目が「Ｈ」レベルである場合には、スイッチＳＴ６を導通させる。選択信号の３ビット目が「Ｈ」レベルである場合には、スイッチＳＴ７を導通させる。選択信号の４ビット目が「Ｈ」レベルである場合には、スイッチＳＴ８を導通させる。

抵抗素子ＲＢ１の抵抗値は、抵抗素子ＲＢ２の抵抗値の２倍に設定される。抵抗素子ＲＢ２の抵抗値は、抵抗素子ＲＢ３の抵抗値の２倍に設定される。抵抗素子ＲＢ３は、抵抗素子ＲＢ４の抵抗値の２倍に設定される。

スイッチＳＴ５〜ＳＴ８の組み合わせに基づいて抵抗素子ＲＢ１〜ＲＢ４の合成抵抗の抵抗値を調整することが可能である。本例においては４ビットの選択信号に基づき抵抗値を１６段階に調整可能な場合が示されている。

アンプＡＰ２は、ＰチャネルＭＯＳトランジスタＰＴ３，ＰＴ４と、抵抗素子Ｒ３，Ｒ４と、電流源Ｉ２とを含む。

ＰチャネルＭＯＳトランジスタＰＴ３と抵抗素子Ｒ３とは、電流源Ｉ２と接地電圧ＧＮＤとの間に直列に接続される。

ＰチャネルＭＯＳトランジスタＰＴ４と抵抗素子Ｒ４とは、ＰチャネルＭＯＳトランジスタＰＴ３と抵抗素子Ｒ３と並列に電流源Ｉ２と接地電圧ＧＮＤとの間に直列に接続される。

ＰチャネルＭＯＳトランジスタＰＴ３のゲートは、経路切替回路２０を介してイコライザ回路ＥＱＡ，ＥＱＢと接続される。

ＰチャネルＭＯＳトランジスタＰＴ４のゲートは、経路切替回路２０を介してイコライザ回路ＥＱＡ，ＥＱＢと接続される。

経路切替回路２０は、イライザ回路ＥＱＡ，ＥＱＢとアンプＡＰ２および比較器ＣＰとの接続を切り替える。

具体的には、経路切替回路２０は、通常動作時にはアンプＡＰ２とイコライザ回路ＥＱＡ，ＥＱＢとを接続する。具体的には、ＰチャネルＭＯＳトランジスタＰＴ３のゲートとイコライザ回路ＥＱＡの出力ノードＮＡ２と接続する。また、ＰチャネルＭＯＳトランジスタＰＴ４のゲートとイコライザ回路ＥＱＡの出力ノードＮＡ３と接続する。

ＰチャネルＭＯＳトランジスタＰＴ３のゲートとイコライザ回路ＥＱＢの出力ノードＮＢ２と接続する。また、ＰチャネルＭＯＳトランジスタＰＴ４のゲートとイコライザ回路ＥＱＢの出力ノードＮＢ３と接続する。

経路切替回路２０は、テスト動作時にはイコライザ回路ＥＱＡ，ＥＱＢと比較器CPと接続する。具体的には、比較器CPの一方および他方の入力ノードとイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続する。

アンプＡＰ２は、イコライザ回路ＥＱＡ，ＥＱＢによる周波数特性補正後の出力信号の入力を受けて所定の電圧レベルに増幅して出力する。

図２は、実施形態１に従う通常動作時の半導体装置の構成を説明する図である。

図２を参照して、スイッチ制御コントローラ１２は、経路切替回路２０を制御して信号経路を切り替える。

具体的には、経路切替回路２０は、アンプＡＰ２とイコライザ回路ＥＱＡ，ＥＱＢとを接続する。具体的には、ＰチャネルＭＯＳトランジスタＰＴ３のゲートとイコライザ回路ＥＱＡの出力ノードＮＡ２と接続する。また、ＰチャネルＭＯＳトランジスタＰＴ４のゲートとイコライザ回路ＥＱＡの出力ノードＮＡ３と接続する。

図３は、実施形態１に従うテスト動作時の半導体装置の構成を説明する図である。

図３を参照して、スイッチ制御コントローラ１２は、経路切替回路２０を制御して信号経路を切り替える。

具体的には、経路切替回路２０は、イコライザ回路ＥＱＡ，ＥＱＢと比較器CPと接続する。具体的には、比較器CPの一方および他方の入力ノードとイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続する。

比較器CPは、イコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続され、その出力ノードの電圧差を比較して比較結果に基づく判定信号を出力する。

本例においては、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢの調整機能に基づく出力信号を互いに比較することにより調整機能の異常の有無を判定する。

一例として、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高い場合には判定信号として「Ｈ」レベルを出力する。

一方、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも低い場合には判定信号として「Ｌ」レベルを出力する。

本例においては、比較器CPの一方の入力ノードには、プルアップ抵抗ＲＡが接続されている。

調整スイッチＳＷＡ，ＳＷＢの調整機能に基づく出力信号が仮に同じ電圧レベルである場合には、プルアップ抵抗ＲＡにより、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高くなる。

したがって、判定信号は「Ｈ」レベルがレジスタ１４に出力される。

調整スイッチＳＷＡ，ＳＷＢの調整機能に基づく出力信号が仮に同じ電圧レベルで無くイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも低い場合には判定信号として「Ｌ」レベルをレジスタ１４に出力する。

当該動作を調整スイッチＳＷＡ、ＳＷＢに関して順番に行うことにより調整機能の異常の有無を判定することが可能となる。

図４は、実施形態１に従う半導体装置のテスト動作時の結果について説明する図である。

図４を参照して、４つのパターンのテストＴ１〜Ｔ４が実行された場合が示されている。

まず、イコライザ回路ＥＱＡ，ＥＱＢが正常動作している場合について説明する。

具体的には、テストＴ１において、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢのスイッチを全てオフする。

その場合のイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３の電圧は０Ｖに設定される。

比較器CPは、イコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続され、その出力ノードの電圧差を比較して比較結果に基づく判定信号をレジスタ１４に出力する。

この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高くなる。

これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｈ」レベルを登録する。

テストＴ２において、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢのスイッチを全てオンする。

その場合のイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３の電圧はそれぞれ７．５Ｖにそれぞれ設定される。

テストＴ３において、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡのスイッチをオンし、ＳＷＢのスイッチを全てオフする。

その場合のイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３の電圧はそれぞれ７．５Ｖ、０Ｖにそれぞれ設定される。イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高い。

比較器CPは、イコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続され、その出力ノードの電圧差を比較して比較結果に基づく判定信号をレジスタ１４に出力する。この場合、レジスタ１４は、比較結果に基づく判定信号として「Ｈ」レベルを登録する。

テストＴ４において、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡのスイッチをオフし、ＳＷＢのスイッチを全てオンする。

その場合のイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３の電圧はそれぞれ０Ｖ、７．５Ｖにそれぞれ設定される。イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧は、イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも低い。

比較器CPは、イコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続され、その出力ノードの電圧差を比較して比較結果に基づく判定信号をレジスタ１４に出力する。この場合、レジスタ１４は、比較結果に基づく判定信号として「Ｌ」レベルを登録する。

次に、イコライザ回路ＥＱＡが「Ｈ」レベルのスタック故障を有している場合について説明する。「Ｈ」レベルのスタック故障とは、調整スイッチＳＷＡのスイッチが故障して常に導通している状態を指す。

テストＴ１において、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢのスイッチを全てオフする。

その場合のイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧は、「Ｈ」レベルのスタック故障を有しているため７．５Ｖに設定される。イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧は０Ｖに設定される。イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高い。

比較器CPは、イコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続され、その出力ノードの電圧差を比較して比較結果に基づく判定信号をレジスタ１４に出力する。この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高くなる。これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｈ」レベルを登録する。

一方で、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧は、「Ｈ」レベルのスタック故障を有しているため７．５Ｖに設定される。イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧は７．５Ｖに設定される。この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高くなる。これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｈ」レベルを登録する。

したがって、正常時のイコライザ回路ＥＱＡ，ＥＱＢの調整スイッチのテスト結果と、「Ｈ」レベルのスタック故障を有しているイコライザ回路ＥＱＡの調整スイッチのテスト結果では、比較結果に相違が生じる。これによりイコライザ回路ＥＱＡ，ＥＱＢの少なくとも一方に異常があることが判別される。

次に、イコライザ回路ＥＱＢが「Ｌ」レベルのスタック故障を有している場合について説明する。「Ｌ」レベルのスタック故障とは、調整スイッチＳＷＢのスイッチが故障して常に非導通状態である状態を指す。

その場合のイコライザ回路ＥＱＡの出力ノードＮＡ３，ＮＢ３の電圧は、０Ｖにそれぞれ設定される。比較器CPは、イコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続され、その出力ノードの電圧差を比較して比較結果に基づく判定信号をレジスタ１４に出力する。この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高くなる。これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｈ」レベルを登録する。

その場合のイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧は７．５Ｖに設定される。また、イコライザ回路ＥＱＢは、「Ｌ」レベルのスタック故障を有しているため０Ｖに設定される。イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧は０Ｖに設定される。

その場合のイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧は０Ｖに設定される。また、イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧は、「Ｌ」レベルのスタック故障を有しているため０Ｖに設定される。この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高くなる。これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｈ」レベルを登録する。

したがって、正常時のイコライザ回路ＥＱＡ，ＥＱＢの調整スイッチのテスト結果と、「Ｌ」レベルのスタック故障を有しているイコライザ回路ＥＱＢの調整スイッチのテスト結果では、比較結果に相違が生じる。これによりイコライザ回路ＥＱＡ，ＥＱＢの少なくとも一方に異常があることが判別される。

図５は、実施形態１に従う半導体装置のテスト動作時のフローについて説明する図である。

図５を参照して、半導体装置は、比較器CPとの経路に切り替える（ステップＳ２）
具体的には、判定回路１３は、テスト動作時にスイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、経路切替回路２０に指示して、イコライザ回路ＥＱＡ，ＥＱＢと比較器CPと接続する。比較器CPの一方および他方の入力ノードとイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続する。

次に半導体装置は、スイッチを設定する（ステップＳ４）。

具体的には、判定回路１３は、テスト動作時にスイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、調整スイッチＳＷＡ，ＳＷＢのスイッチを設定する。最初は、調整スイッチＳＷＡ，ＳＷＢのスイッチを全てオフに設定する。

次に、半導体装置は、比較結果を登録する（ステップＳ６）。

具体的には、比較器CPは、イコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続され、その出力ノードの電圧差を比較して比較結果に基づく判定信号をレジスタ１４に出力する。レジスタ１４は、比較結果に基づく判定信号を登録する。

本例においては、レジスタ１４は、調整スイッチＳＷＡ，ＳＷＢのスイッチの組み合わせにそれぞれ対応して判定信号を登録する。

次に、半導体装置は、全ての組み合わせをチェックしたか否かを判定する（ステップＳ８）。判定回路１３は、スイッチ制御コントローラ１２に対して、全てのスイッチの組み合わせを指示したか否かを判定する。

ステップＳ８において、半導体装置は、全ての組み合わせをチェックしたと判断した場合（ステップＳ８においてＹＥＳ）には、その結果に基づく判定処理を実行する（ステップＳ１０）。判定回路１３は、スイッチ制御コントローラ１２に対して、全てのスイッチの組み合わせを指示したと判定した場合には、レジスタ１４に登録されている情報に基づいて判定処理を実行する。

そして、半導体装置は、処理を終了する（エンド）。

一方、ステップＳ８において、半導体装置は、全ての組み合わせをチックしていないと判断した場合には、ステップＳ４に戻りスイッチを設定する。

判定回路１３は、スイッチ制御コントローラ１２に対して、全てのスイッチの組み合わせを指示していないと判定した場合には、スイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、調整スイッチＳＷＡ，ＳＷＢのスイッチの組み合わせを設定する。そして、上記処理を繰り返す。

当該処理により、判定回路１３は、イコライザ回路ＥＱＡ，ＥＱＢの少なくとも一方に異常があることを判別する。

また、イコライザ回路ＥＱＡ，ＥＱＢを並列に設けることにより通常動作時においては、１つのイコライザ回路ＥＱＡ，ＥＱＢとして用いることが可能となり、テスト動作時には互いに比較することにより異常を判別することが可能であるためテスト動作用のレプリカ回路を設ける必要がなく回路面積を大幅に縮小することが可能となる。

＜実施形態２＞
図６は、実施形態２に基づく半導体装置の構成を説明する図である。

図６を参照して、実施形態２に基づく半導体装置は、実施形態１に従う半導体装置の構成と比較して、プルアップ抵抗ＲＡの切替回路ＳＷＤをさらに設けた点が異なる。

その他の構成については実施形態１で説明したのと同様であるのでその詳細な説明については繰り返さない。

切替回路ＳＷＤは、プルアップ抵抗ＲＡの接続関係を切り替えることが可能である。具体的には、プルアップ抵抗ＲＡと比較器CPの入力ノードの一方および他方との接続関係を切り替える。

上記の実施形態１においては、イコライザ回路ＥＱＢの「Ｌ」レベルのスタック故障の場合には、イコライザ回路ＥＱＡの「Ｈ」レベルのスタック故障の場合と同じ出力結果になるためイコライザ回路ＥＱＡ、ＥＱＢのいずれの故障か否かの判別ができなかった。

しかしながら、切替回路ＳＷＤを用いて切り替えることによりイコライザ回路ＥＱＡ，ＥＱＢのいずれの故障かを判別することが可能である。

また、調整機能のいずれの箇所が不良であるかを判別することができなかったが、実施形態２に基づく半導体装置は、さらに調整機能のどの箇所が不良であるかも判別することが可能である。

図７は、実施形態２に従う半導体装置のテスト動作時の結果について説明する図である。

４つのパターンのテストＴ１〜Ｔ４を実行した場合が示されている。

図７（Ａ）を参照して、イコライザ回路ＥＱＡ，ＥＱＢが正常動作している場合について説明する。そして、本例においては、プルアップ抵抗ＲＡを比較器CPの入力ノードの他方側と接続した場合について説明する。

この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧がイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧よりも高くなる。

これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｌ」レベルを登録する。

「Ｈ」レベルのスタック故障とは、調整スイッチＳＷＡのスイッチが故障して常に導通している状態を指す。

比較器CPは、イコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続され、その出力ノードの電圧差を比較して比較結果に基づく判定信号をレジスタ１４に出力する。この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＢの出力ノードＢ３の電圧がイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧よりも高くなる。これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｌ」レベルを登録する。

一方で、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧は、「Ｈ」レベルのスタック故障を有しているため７．５Ｖに設定される。イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧は７．５Ｖに設定される。この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧がイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧よりも高くなる。これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｌ」レベルを登録する。

図７（Ｂ）を参照して、イコライザ回路ＥＱＢが「Ｌ」レベルのスタック故障を有している場合について説明する。「Ｌ」レベルのスタック故障とは、調整スイッチＳＷＢのスイッチが故障して常に非導通状態である状態を指す。

その場合のイコライザ回路ＥＱＡの出力ノードＮＡ３，ＮＢ３の電圧は、０Ｖにそれぞれ設定される。比較器CPは、イコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続され、その出力ノードの電圧差を比較して比較結果に基づく判定信号をレジスタ１４に出力する。この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧がイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧よりも高くなる。これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｌ」レベルを登録する。

その場合のイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧は７．５Ｖに設定される。また、イコライザ回路ＥＱＢは、「Ｌ」レベルのスタック故障を有しているため出力ノードＮＢ３の電圧は０Ｖに設定される。

その場合のイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧は０Ｖに設定される。また、イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧は、「Ｌ」レベルのスタック故障を有しているため０Ｖに設定される。この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧がイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧よりも高くなる。これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｌ」レベルを登録する。

そして、上記の実施形態１においては、イコライザ回路ＥＱＢの「Ｌ」レベルのスタック故障の場合には、イコライザ回路ＥＱＡの「Ｈ」レベルのスタック故障の場合と同じ出力結果になる場合について説明したが、切替回路ＳＷＤを用いて切り替えることによりテストＴ１において異常が判別される場合には、イコライザ回路ＥＱＡの「Ｈ」レベルのスタック故障として判別することが可能である。また、切替回路ＳＷＤを用いて切り替えることによりテストＴ２で異常が判別される場合には、イコライザ回路ＥＱＢの「Ｌ」レベルのスタック故障として判別することが可能である。

イコライザ回路ＥＱＡ，ＥＱＢのいずれの故障であるか、また「Ｈ」レベル故障であるか「Ｌ」レベル故障であるかを判別することが可能である。

次に、個別ビットの判定方式について説明する。

図８は、実施形態２に従う半導体装置の別のテスト動作時の結果について説明する図である。

図８（Ａ）を参照して、イコライザ回路ＥＱＡ，ＥＱＢが正常動作している場合について説明する。そして、本例においては、プルアップ抵抗ＲＡを比較器CPの入力ノードの他方側と接続した場合について説明する。

本例においては、１ビットについてテストする。

具体的には、ある１ビットについてテストする。

テストＴＡ１において、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢのある１ビットに対応するスイッチをオンする。本例においては、２ビット目に対応するスイッチＳＴ２，ＳＴ６をオンする。

その場合のイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３の電圧は１Ｖに設定される。

テストＴＡ２において、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢのある１ビットに対応するスイッチをオンする本例においては、２ビット目に対応するスイッチＳＴ２，ＳＴ６をオンする。

先ほどと異なる点は、プルアップ抵抗ＲＡの接続先をイコライザ回路ＥＱＢの出力ノード側に接続する。

したがって、同じビットについてイコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢのスイッチをオンしてテストする際に、正常動作している場合には、プルアップ抵抗ＲＡの接続先のノードの電圧が高くなり比較結果に基づく判定信号は「Ｈ」レベル、「Ｌ」レベルと入れ替わる。

次に、イコライザ回路ＥＱＡの２ビット目が「Ｌ」レベルのスタック故障を有している場合について説明する。「Ｌ」レベルのスタック故障とは、調整スイッチＳＷＡのスイッチが故障して常に非導通となっている状態を指す。

調整スイッチＳＷＡの２ビット目が「Ｌ」レベルのスタック故障を有しているためイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３の電圧は０Ｖ，１Ｖにそれぞれ設定される。

この場合、上記したようにイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧がイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧よりも高くなる。

テストＴＡ２において、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢのある１ビットに対応するスイッチをオンする。本例においては、２ビット目に対応するスイッチＳＴ２，ＳＴ６をオンする。

したがって、同じビットについてイコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢのスイッチをオンしてテストする際に、「Ｌ」レベルのスタック故障を有している場合には、プルアップ抵抗ＲＡの接続先を切り替えた場合でも比較結果に基づく判定信号は同じままであり、入れ替わらない。

各ビットで１つずつ行うことによりどのビットで「Ｌ」レベルのスタック故障があるかを判定することが可能である。

図８（Ｂ）を参照して、イコライザ回路ＥＱＡの２ビット目が「Ｈ」レベルのスタック故障を有している場合について説明する。「Ｈ」レベルのスタック故障とは、調整スイッチＳＷＡのスイッチが故障して常に導通となっている状態を指す。

ここでは、故障している側のイコライザ回路ＥＱＡの調整スイッチＳＷＡのスイッチを全てオフする。正常な側のイコライザ回路ＥＱＢの調整スイッチＳＷＢのスイッチを１つずつオンする。

テストＴＢ１において、イコライザ回路ＥＱＡの調整スイッチＳＷＡのスイッチを全てオフする。イコライザ回路ＥＱＢの調整スイッチＳＷＢのスイッチＳＴ５をオンする。

調整スイッチＳＷＡの２ビット目が「Ｈ」レベルのスタック故障を有しているためイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３の電圧は１Ｖ，０．５Ｖにそれぞれ設定される。

この場合、上記したようにイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高くなる。

テストＴＢ２において、イコライザ回路ＥＱＡの調整スイッチＳＷＡのスイッチを全てオフする。イコライザ回路ＥＱＢの調整スイッチＳＷＢのスイッチＳＴ６をオンする。

調整スイッチＳＷＡの２ビット目が「Ｈ」レベルのスタック故障を有しているためイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３の電圧は１Ｖ，１Ｖにそれぞれ設定される。

この場合、上記したようにプルアップ抵抗ＲＡにより、イコライザ回路ＥＱＡの出力ノードＮＡ３の電圧がイコライザ回路ＥＱＢの出力ノードＮＢ３の電圧よりも高くなる。これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｈ」レベルを登録する。

テストＴＢ３において、イコライザ回路ＥＱＡの調整スイッチＳＷＡのスイッチを全てオフする。イコライザ回路ＥＱＢの調整スイッチＳＷＢのスイッチＳＴ７をオンする。

調整スイッチＳＷＡの２ビット目が「Ｈ」レベルのスタック故障を有しているためイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３の電圧は１Ｖ，２Ｖにそれぞれ設定される。

この場合、イコライザ回路ＥＱＢの出力ノードＮＢ３の電圧がイコライザ回路ＥＱＡの出力ノードＮＡ３の電圧よりも高くなる。これにより、レジスタ１４は、比較結果に基づく判定信号として「Ｌ」レベルを登録する。

この時点で比較結果の判定信号が入れ替わったことが判別される。すなわち、１つ前のビットにおいて「Ｈ」レベルのスタック故障を有することが判別される。

図９は、実施形態２に従う半導体装置のテスト動作時のフローについて説明する図である。

図９を参照して、半導体装置は、比較器CPとの経路に切り替える（ステップＳ２）
具体的には、判定回路１３は、テスト動作時にスイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、経路切替回路２０に指示して、イコライザ回路ＥＱＡ，ＥＱＢと比較器CPと接続する。比較器CPの一方および他方の入力ノードとイコライザ回路ＥＱＡ，ＥＱＢの出力ノードＮＡ３，ＮＢ３とそれぞれ接続する。

次に、半導体装置は、プルアップ抵抗の接続を設定する（ステップＳ３）。

具体的には、判定回路１３は、スイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、切替回路ＳＷＤに指示して、プルアップ抵抗ＲＡとイコライザ回路ＥＱＡ，ＥＱＢとの接続を切り替える。切替回路ＳＷＤは、イコライザ回路ＥＱＡの出力ノードＮＡ３とプルアップ抵抗ＲＡとを接続する。

具体的には、判定回路１３は、テスト動作時にスイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、実施形態１で説明したのと同様に調整スイッチＳＷＡ，ＳＷＢのスイッチを設定する。最初は、調整スイッチＳＷＡ，ＳＷＢのスイッチを全てオフに設定する。

ステップＳ８において、半導体装置は、全ての組み合わせをチックしていないと判断した場合（ステップＳ８においてＮＯ）には、ステップＳ４に戻りスイッチを設定する。判定回路１３は、スイッチ制御コントローラ１２に対して、全てのスイッチの組み合わせを指示していないと判定した場合には、スイッチ制御コントローラ１２に指示する。そして、スイッチ制御コントローラ１２は、調整スイッチＳＷＡ，ＳＷＢのスイッチの組み合わせを設定する。そして、上記処理を繰り返す。

一方、ステップＳ８において、半導体装置は、全ての組み合わせをチェックしたと判断した場合（ステップＳ８においてＹＥＳ）には、その結果に基づく判定処理を実行する（ステップＳ１０）。具体的には、判定回路１３は、スイッチ制御コントローラ１２に対して、全てのスイッチの組み合わせを指示したと判定した場合には、レジスタ１４に登録されている情報に基づいて判定処理を実行する。レジスタ１４に登録された比較結果に基づく判定信号にしたがってイコライザ回路ＥＱＡ，ＥＱＢの少なくとも一方に異常があることが判別される。

ステップＳ１２において、半導体装置は、異常があるか否かを判定する（ステップＳ１２）。ステップＳ１２において、半導体装置は、イコライザ回路ＥＱＡ，ＥＱＢの少なくとも一方に異常がないと判定された場合（ステップＳ１２においてＮＯ）には、処理を終了する（エンド）。

一方、ステップＳ１２において、半導体装置は、イコライザ回路ＥＱＡ，ＥＱＢの少なくとも一方に異常があると判定された場合（ステップＳ１２においてＹＥＳ）には、異常のイコライザ回路を特定する処理を実行する。

半導体装置は、プルアップ抵抗の接続を切り替える（ステップＳ１３）。

具体的には、判定回路１３は、スイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、切替回路ＳＷＤに指示して、プルアップ抵抗ＲＡとイコライザ回路ＥＱＡ，ＥＱＢとの接続を切り替える。切替回路ＳＷＤは、イコライザ回路ＥＱＢの出力ノードＮＢ３とプルアップ抵抗ＲＡとを接続する。

次に半導体装置は、スイッチを設定する（ステップＳ１４）。

具体的には、具体的には、判定回路１３は、テスト動作時にスイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、実施形態１で説明したのと同様に調整スイッチＳＷＡ，ＳＷＢのスイッチを設定する。最初は、調整スイッチＳＷＡ，ＳＷＢのスイッチを全てオフに設定する。

次に、半導体装置は、比較結果を登録する（ステップＳ１６）。

次に、半導体装置は、全ての組み合わせをチェックしたか否かを判定する（ステップＳ１８）。判定回路１３は、スイッチ制御コントローラ１２に対して、全てのスイッチの組み合わせを指示したか否かを判定する。

ステップＳ１８において、半導体装置は、全ての組み合わせをチックしていないと判断した場合（ステップＳ１８においてＮＯ）には、ステップＳ１４に戻りスイッチを設定する。判定回路１３は、スイッチ制御コントローラ１２に対して、全てのスイッチの組み合わせを指示していないと判定した場合には、スイッチ制御コントローラ１２に指示する。そして、スイッチ制御コントローラ１２は、調整スイッチＳＷＡ，ＳＷＢのスイッチの組み合わせを設定する。そして、上記処理を繰り返す。

一方、ステップＳ１８において、半導体装置は、全ての組み合わせをチェックしたと判断した場合（ステップＳ１８においてＹＥＳ）には、その結果に基づく判定処理を実行する（ステップＳ２０）。具体的には、判定回路１３は、スイッチ制御コントローラ１２に対して、全てのスイッチの組み合わせを指示したと判定した場合には、レジスタ１４に登録されている情報に基づいて判定処理を実行する。レジスタ１４に登録された比較結果に基づく判定信号にしたがってイコライザ回路ＥＱＡ，ＥＱＢのいずれの異常か、そして、「Ｈ」レベルのスタック異常なのか、「Ｌ」レベルのスタック異常かを判別する。

次に、ステップＳ２２において、半導体装置は、特定された異常に関してどのビットに異常があるか個別に検出する処理を実行する（ステップＳ２４）。異常を個別に検出する処理については後述する。

そして、半導体装置は、処理を終了する（エンド）。

図１０は、実施形態２に従う個別検出処理について説明するサブルーチンフローを説明する図である。

図１０を参照して、半導体装置は、「Ｈ」レベルのスタック故障であるか否かを判定する（ステップＳ３０）。具体的には、判定回路１３は、上記の判定結果に基づいてイコライザ回路ＥＱＡ，ＥＱＢの「Ｈ」レベルおよび「Ｌ」レベルのいずれの異常かを判定する。

半導体装置は、イコライザ回路ＥＱＡあるいはＥＱＢの「Ｈ」レベルのスタック故障であると判定した場合には、ステップＳ３２に進む。一方、半導体装置は、イコライザ回路ＥＱＡあるいはＥＱＢの「Ｌ」レベルのスタック故障であると判定した場合には、ステップＳ５０に進む。

半導体装置は、イコライザ回路ＥＱＡ，ＥＱＢの同一ビットのスイッチをオンする（ステップＳ５０）。

具体的には、判定回路１３は、スイッチ制御コントローラ１２に対して指示する。スイッチ制御コントローラ１２は、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢのある１ビットに対応するスイッチをオンする。本例においては、１ビット目に対応するスイッチＳＴ１，ＳＴ５をオンする。

次に、半導体装置は、比較結果を登録する（ステップＳ５２）。

次に、半導体装置は、プルアップ抵抗の接続を設定する（ステップＳ５４）。

具体的には、判定回路１３は、スイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、切替回路ＳＷＤに指示して、プルアップ抵抗ＲＡとイコライザ回路ＥＱＡ，ＥＱＢとの接続を切り替える。切替回路ＳＷＤは、イコライザ回路ＥＱＡの出力ノードＮＡ３とプルアップ抵抗ＲＡとが接続されていた場合には、イコライザ回路ＥＱＢの出力ノードＮＢ３とプルアップ抵抗ＲＢとを接続する。

次に、半導体装置は、比較結果を登録する（ステップＳ５６）。

次に、半導体装置は、比較結果の入れ替わりが有ったかどうかを判断する（ステップＳ６０）。判定回路１３は、レジスタ１４に登録されている情報に基づいて比較結果の入れ替わりが生じたか否かを判断する。

ステップＳ６０において、半導体装置は、比較結果の入れ替わりが有ったと判断した場合（ステップＳ６０においてＹＥＳ）には、当該ビットは正常であると判定して、ステップＳ６４に進む。

ステップＳ６４において、半導体装置は、イコライザ回路ＥＱＡ，ＥＱＢの次の同一ビットのスイッチをオンする（ステップＳ６４）。

具体的には、判定回路１３は、スイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、イコライザ回路ＥＱＡ，ＥＱＢの調整スイッチＳＷＡ，ＳＷＢのある１ビットに対応するスイッチをオンする。本例においては、２ビット目に対応するスイッチＳＴ２，ＳＴ６をオンする。

以降の処理は、上記で説明したのと同様であるのでその詳細な説明については繰り返さない。

ステップＳ６０において、半導体装置は、比較結果の入れ替わりが無かったと判断した場合（ステップＳ６０においてＮＯ）には、判定処理を実行する（ステップＳ６２）。

具体的には、判定回路１３は、レジスタ１４に登録されている情報に基づいて比較結果が無かったビットに関して、「Ｌ」レベルのスタック故障があると判定する。

そして、処理を終了する（リターン）。

一方、ステップＳ３０において、半導体装置は、「Ｈ」レベルのスタック故障であると判定した場合（ステップＳ３０においてＹＥＳ）には、故障側のイコライザ回路のスイッチをオフする（ステップＳ３２）。判定回路１３は、スイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、例えば、故障している側のイコライザ回路ＥＱＡの調整スイッチＳＷＡのスイッチを全てオフする。

次に、半導体装置は、正常側のイコライザ回路のスイッチを１つオンする（ステップＳ３４）。判定回路１３は、スイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、例えば、正常な側のイコライザ回路ＥＱＢの調整スイッチＳＷＢのスイッチを１つオンする。イコライザ回路ＥＱＢの調整スイッチＳＷＢのスイッチＳＴ５をオンする。

次に、半導体装置は、比較結果を登録する（ステップＳ３６）。

次に、半導体装置は、比較結果の入れ替わりが有ったかどうかを判断する（ステップＳ３８）。判定回路１３は、レジスタ１４に登録されている情報に基づいて比較結果の入れ替わりが生じたか否かを判断する。

ステップＳ３８において、半導体装置は、比較結果の入れ替わりが無かったと判断した場合（ステップＳ３８においてＮＯ）には、次に、正常側のイコライザ回路の次のスイッチを１つオンする（ステップＳ４２）。判定回路１３は、スイッチ制御コントローラ１２に指示する。スイッチ制御コントローラ１２は、本例においては、イコライザ回路ＥＱＢの調整スイッチＳＷＢのスイッチＳＴ６をオンする。

ステップＳ３８において、半導体装置は、比較結果の入れ替わりが有ったと判断した場合（ステップＳ３８においてＹＥＳ）には、判定処理を実行する（ステップＳ４０）。

具体的には、判定回路１３は、レジスタ１４に登録されている情報に基づいて比較結果が入れ替わったビットの１つ前のビットに関して、「Ｈ」レベルのスタック故障があると判定する。

そして、処理を終了する（リターン）。

当該処理により、イコライザ回路ＥＱＡ，ＥＱＢのいずれの異常かを判別するとともに、どのビットの「Ｈ」レベルスタックあるいは「Ｌ」レベルスタックかの異常も判別することが可能となる。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１０コントローラ、１２スイッチ制御コントローラ、１３判定回路、１４レジスタ、２０経路切替回路。

Claims

伝送路を介して入力される差動入力信号の減衰した周波数成分を補正するイコライザ回路を備え、
前記イコライザ回路は、
前記差動入力信号に対して、複数段階の抵抗値の調整が可能な複数の第１スイッチを含む第１イコライザユニットと、
前記差動入力信号に対して、複数段階の抵抗値の調整が可能な複数の第２のスイッチを含む第２イコライザユニットと、
前記第１イコライザユニットの差動出力信号と前記第２イコライザユニットの差動出力信号とを比較する比較器と、
通常時において前記第１イコライザユニットの出力と前記第２イコライザユニットの出力とを連結するための第１経路と、テスト時において前記第１イコライザユニットの出力と前記第２イコライザユニットの出力とを互いに比較するために前記比較器と接続するための第２経路とを切り替える経路切替部と、
前記比較器の比較結果に基づいて故障を検出する判定回路とを含む、半導体装置。
前記イコライザ回路は、前記比較器の一方の入力ノードに対応してプルアップ抵抗素子をさらに含む、請求項１記載の半導体装置。
前記イコライザ回路は、前記比較器の一方および他方の入力ノードと前記プルアップ抵抗素子との電気的な接続を切り替えるスイッチをさらに含む、請求項２記載の半導体装置。
前記判定回路は、前記複数の第１スイッチおよび前記複数の第２スイッチの導通／非導通を制御して前記第１あるいは第２イコライザユニットのスタック故障を検出する、請求項１記載の半導体装置。