JP2021057007A - ヘテロｉｓａプラットフォーム上の高度な機能へのハードウェア及びソフトウェア協調オプトインの方法 - Google Patents

ヘテロｉｓａプラットフォーム上の高度な機能へのハードウェア及びソフトウェア協調オプトインの方法 Download PDF

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Abstract

【課題】機能を有効化して、異なる機能を提供可能なプロセッサの部分にオプトイン及びオプトアウトするプロセッサの制御技術を提供する。【解決手段】システム１０において、プロセッサ１２は、実行される「オプトイン」及び「オプトアウト」を有効化する特定のレジスタを含む。オプトインは、概して、特定の機能（例えば、命令セットアーキテクチャ）がリクエストされる場合を指す。アプリケーションは、これらのプロセッサ又はコアが提供できる任意の機能又は関数に関連する命令セットアーキテクチャなどの特定の命令セットアーキテクチャにオプトインすることをリクエストする。プロセッサは、提供される命令セットアーキテクチャ（例えば、機能）を有効化する。【選択図】図１

Description

本開示は、プロセッサの制御に関し、より具体的には、機能を有効化して、異なる機能を提供可能なプロセッサの部分にオプトイン及びオプトアウトする技術に関する。
このセクションは、本開示の様々な態様に関連し得る技術の様々な態様を読者に紹介することを意図しており、それらは以下において説明及び／又はクレームされる。この議論は、本開示の様々な態様のより良好な理解を促進するための背景情報を読者に提供するのに役立つと考えられる。従って、これらの記述は、この観点から読まれるべきであり、従来技術の承認として読まれるべきではないことが理解され得る。
プロセッサは、命令セットアーキテクチャ（ＩＳＡ）のような命令セットから命令を実行してよい。命令セットは、プログラミングに関連するコンピュータアーキテクチャの部分であり、概して、ネイティブデータタイプ、命令、レジスタアーキテクチャ、アドレス指定モード、メモリアーキテクチャ、割り込み及び例外処理ならびに外部入力及び出力（Ｉ／Ｏ）を含む。命令セットは、特定のプロセッサ又はプロセッサの一部（例えば、コア）が提供できる関数、機能、又は性能を定義してもよい。
プロセッサは、オペレーティングシステムと同様にプログラム又はアプリケーションを実行するなどの様々なタスクを実行するためにソフトウェア命令を実行してよい。幾つかの場合では、実行中のアプリケーションは、システムコールを実行してよく、そのアプリケーションは、例えば、オペレーティングシステムのカーネルがサービスを提供すること、プロセッサによって実行されるタスクをスケジューリングすることなどをリクエストしてよい。そのようなシステムコールを実行することは、プロセッサの効率を下げ得る。例えば、システムコールに応答して、プロセッサは、１つのタスクを実行するのを中止してシステムコールを対処してよい。後で、プロセッサは、タスクを実行するのを再開してよい。従って、プロセッサが対処するシステムコールの数を減らすことは、速く、より効率的なプロセッサの開発を促進してよい。
本開示の様々な態様は、以下の詳細な説明を読み、図面を参照すると、より良好に理解され得る。
ある実施形態による様々なレジスタを含むプロセッサのブロック図である。
ある実施形態による、図１のプロセッサ及び図１のプロセッサにより実行される様々なソフトウェア要素を示す概略図のブロック図である。
ある実施形態による、機能（例えば、命令セットアーキテクチャ）にオプトインするための処理のフロー図である。
ある実施形態によるコンテキストスイッチを実行するための処理のフロー図である。
１又は複数の特定の実施形態が後述される。これらの実施形態の簡潔な説明を提供するために、実際の実装のすべての特徴が本明細書に記載されているわけではない。そのような実際の実装の開発では、エンジニアリング又は設計プロジェクトのように、実装ごとに異なり得るシステム関連及びビジネス関連の制約への準拠など、開発者固有の目標を達成するために、実装固有の多数の決定を行う必要があることが理解されよう。さらに、そのような開発努力は複雑で時間がかかる可能性があるが、それにもかかわらず、本開示の利益を享受する当業者にとっては、設計、製造、及び製造の日常的な仕事であることは理解されよう。
本開示の様々な実施形態の要素を導入する場合、冠詞「a」、「an」、及び「the」は、１又は複数の要素があることを意味することを意図している。「備える」、「含む」、及び「有する」という用語は、包括的であることを意図し、リストされた要素以外の追加の要素が存在する可能性があることを意味してよい。さらに、本開示の「一実施形態」又は「実施形態」への参照は、列挙された特徴をまた組み込む追加の実施形態の存在を除外するものとして解釈されることを意図されないことを理解されたい。さらに、Ｂ「に基づく」Ａというフレーズは、Ａが少なくとも部分的にＢに基づくことを意味することを意図している。さらに、特に明記しない限り、「又は」という用語は、包括的（例えば、論理ＯＲ）であることを意図しており、排他的（例えば、論理ＸＯＲ）であることを意図していない。換言すると、Ａ「又は」Ｂというフレーズは、Ａ、Ｂ、又はＡ及びＢの両方を意味することを意図している。
プロセッサ（例えば、１又は複数のコアを有する）は、命令（例えば、命令のスレッド（ソフトウェアスレッド））を実行して、データ操作する、例えば、算術、論理、又は他の関数を実行してよい。例えば、ソフトウェアは、実行される動作をリクエストしてよく、ハードウェアプロセッサ（例えば、これらの１又は複数のコア）は、リクエストに応答して動作を実行してよい。特定の実施形態では、複数の動作が、単一の命令の実行により実現される。一実施形態では、プロセッサの論理処理要素（例えば、コア）が、命令の各スレッドを実行する。本明細書において用語「命令（instruction）」は、マクロ命令（例えば、実行のためにプロセッサに提供される命令）又はマイクロ命令（例えば、マクロ命令を復号するプロセッサのデコーダから得られる命令）を意味してよいことに留意されたい。
プロセッサは、異なる命令セットアーキテクチャに関連してよいいくつかの論理処理要素（例えば、コア）含んでよい。換言すると、プロセッサの異なるコアは、異なる性能を有してよい。例えば、第１命令アーキテクチャセットを有する１つのコアは、別の命令セットアーキテクチャに関連する別のコアとは異なる計算又は決定を作成できてよい。異なるプロセッサ又はプロセッサの部分（例えば、異なるコア）に関連する異なる命令セットアーキテクチャがある場合、これは、環境内の要素（例えば、互いに通信可能に結合されるシングルプロセッサ又はマルチプロセッサ内のコア）が複数の命令セットアーキテクチャをサポートすることを示す「異種環境」と呼ばれてよい。
処理（例えば、ソフトウェアスレッド）は、プロセッサのコアを使用して対処されてよい。例えば、コアは、プロセッサにより実行されるアプリケーションなどのソフトウェアによりコールされる計算を実行してよい。幾つかの場合では、ソフトウェアは、使用される特定の命令セットアーキテクチャをリクエストしてよい。例えば、特定のタイプの計算を実行する又は特定のタイプの決定を作成するために、特定の命令セットアーキテクチャが必要とされてよい。
本明細書で説明されるように、プロセッサは、実行される「オプトイン」及び「オプトアウト」を有効化する特定のレジスタを含んでよい。以下で説明されるように、オプトインは、概して、特定の機能（例えば、命令セットアーキテクチャ）がリクエストされる場合を指す。例えば、アプリケーションは、これらのプロセッサ又はコアが提供できる任意の機能又は関数に関連する命令セットアーキテクチャなどの特定の命令セットアーキテクチャにオプトインすることをリクエストしてよい。プロセッサは、提供される命令セットアーキテクチャ（例えば、機能）を有効化するよう構成されることができ、その点で、機能がオプトインされていると言ってよい。さらに、ソフトウェアは、プロセッサがもはや命令セットアーキテクチャを提供しないよう構成されることを意味するオプトアウトされる機能をリクエストしてもよい。本明細書で説明されるように、機能は、プロセッサの効率及び処理速度を高め得るシステムコールを実行することなく、オプトイン（及びオプトアウト）されてよい。
上述を念頭において、図１は、プロセッサ１２、メモリ１４、及びストレージデバイス１６を含むシステム１０を示す。図示されるように、プロセッサ１２は、メモリ１４及びストレージデバイス１６に通信可能に結合される。プロセッサ１２は、限定されないが、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、マイクロコントローラ、又は特定用途向け集積回路（ＡＳＩＣ）などの様々なタイプのプロセッサであってよい。
プロセッサ１２は、メモリ１４及び／又はストレージデバイス１６などの適当な製造品に格納されたプログラム又は命令を実行してよい。例えば、ストレージデバイス１６は、プロセッサ１２が実行し得るオペレーティングシステム（ＯＳ）１８及び１又は複数のアプリケーション２０を含んでよい。プロセッサ１２に対する命令に加えて、メモリ１４及び／又はストレージデバイス１６は、プロセッサ１２により処理されるデータを格納してもよい。例として、メモリ１４は、ランダムアクセスメモリ（ＲＡＭ）を含んでよく、ストレージデバイス１６は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、ハードドライブ、光ディスクなどのようなリライタブル不揮発性メモリを含んでよい。
プロセッサ１２は、１又は複数の処理要素２２（例えば、第１処理要素２２Ａ、第２処理要素２２Ｂ、及び第ｎ処理要素２２Ｃ、ただしｎは２より大きい整数）を含んでよい。処理要素２２Ａ−Ｃは、プロセッサ１２のコアであってよい。例えば、プロセッサ１２がクアッドコアプロセッサである実施形態では、プロセッサ１２は、４つのコア（例えば、４つの処理要素２２）を含む。
プロセッサ１２は、例えば、メモリ１４内のデータにアクセスすることに加えて又はその代わりとして動作を実行する１又は複数のデータレジスタ２６を含んでもよいレジスタ２４を含んでもよい。例えば、データレジスタ２６は、プロセッサ１２がアプリケーション２０を実行している場合に、アプリケーション２０に関連するデータを格納するために利用されてよい１又は複数のアプリケーションレジスタ２８を含んでよい。レジスタ２４は、構成及び／又は制御レジスタであってよい１又は複数のモデル固有レジスタ３０を含んでもよい。いくつかの実施形態では、モデル固有レジスタ３０は、通常、プロセッサ１２上で動作するＯＳ１８のリクエスト時にのみ書き込まれる。例えば、幾つかの場合では、ＯＳ１８又はプロセッサ１２が特権モード（例えば、カーネルモード）で動作し、非特権モード（例えば、ユーザモード）において動作しない場合に、モデル固有レジスタ３０は書き込まれてよい。データレジスタ２６（例えば、ユーザ機能制御レジスタ３２）に含まれるレジスタ及びモデル固有レジスタ３０（例えば、機能有効化マスクレジスタ３４、カーネル機能制御レジスタ３６、及び機能状態レジスタ３８）は、以下でさらに詳細に説明される。
さらに、レジスタ２４のいくつかは、特定の処理要素２２に関連してよい。例えば、第１処理要素２２Ａは、１セットのデータレジスタ２６及び１セットのモデル固有レジスタ３０を利用してよく、一方、第２処理要素２２Ｂは、第１処理要素２２Ａとは異なるデータレジスタ２６及び異なるモデル固有レジスタ３０を利用してよい。換言すると、特定のデータレジスタ２６及びモデル固有レジスタ３０は、特定の処理要素２２Ａ−Ｃに割り当てられてよく又はそれらにより使用されてよい。例えば、アプリケーション２０に関連する処理（例えば、ソフトウェアスレッド）が第１処理要素２２Ａにより実行されている場合、第１処理要素２２Ａは、特定のデータレジスタ２６のアプリケーションレジスタ２８を使用してよい。
上記のとおり、処理要素２２Ａ−Ｃは、異なる命令セットアーキテクチャをサポートしてよく、これは、処理要素２２のいくつかは、他の処理要素２２が実行できなくてよい特定の関数を実行できてよいことを意味する。本明細書で説明するとおり、命令セットアーキテクチャによってサポートされる様々な機能又は関数の「オプトイン」及び「オプトアウト」にアプリケーション２０を有効化するために、様々なレジスタが利用されてよい。例えば、アプリケーション２０は、第１命令セットアーキテクチャに関連する又はサポートしてよい第１処理要素２２Ａを使用して、実行されてよい。幾つかの場合では、アプリケーション２０は、特定の命令セットアーキテクチャ又は特定の命令セットアーキテクチャによって提供される関数を使用するためにコールしてよい。例えば、特定のタスクを実行するために、アプリケーション２０は、タスクを完了するための特定の命令セットアーキテクチャ又は特定の命令セットアーキテクチャによって提供される関数を利用する必要があってよい。以下で説明されるように、レジスタ２４は、アプリケーション２０又はアプリケーション２０に関連する処理（例えば、ソフトウェアスレッド）を有効化するために利用して、（例えば、第１処理要素２２Ａがリクエストされた関数を提供することができる場合）リクエストされた関数を提供するためにアプリケーション２０を実行している処理要素（例えば、第１処理要素２２Ａ）を有効化する、また、例えば、第１処理要素２２Ａがリクエストされた命令セットアーキテクチャをサポートしない場合に、別の処理要素（例えば、第２処理要素２２Ｂ）を使用するアプリケーション２０を実行するか否か決定してよい。これを念頭において、レジスタ２４についてさらに詳細に説明する。
示されるように、モデル固有レジスタ３０は、１又は複数の機能有効化マスクレジスタ３４を含んでよく、これはＯＳ１８がアプリケーション２０に有効化を許可するであろう特定の機能を定義してよい。例えば、機能有効化マスクレジスタ３４は、各機能が利用されることができるか否かを定義するために、論理０又は論理１として定義されてよい命令セットアーキテクチャによりサポートされる特定の機能に関連するビットを含んでよい。換言すると、ＯＳ１８（例えば、オペレーティングシステムのカーネルを介して）は、処理要素２２が提供できる機能、アプリケーション２０が利用を許可されるであろう提供されることができる機能のうちのどれかを決定してよい。例えば、幾つかの場合では、命令セットアーキテクチャは処理要素２２を有効化して２つの異なる機能を提供してよく、２つの機能は、同時に提供されることができないコンフリクトする機能であってよい。従って、機能有効化マスクレジスタ３４は、アプリケーション２０が利用してよい機能を定義してよい。
説明に役立てるため、図２が提供される。具体的に、図２は、プロセッサ１２により実行される様々なソフトウェア要素が、どのように互いに（及びプロセッサ１２自体と）相互作用してよいかを概略図に示している。しかしながら、ソフトウェア要素を検討する前に、図２は境界線６０を含むことに留意されたい。境界線６０の上に見つけられるソフトウェア要素は、「ユーザモード」ソフトウェア要素と言われてよく、境界線６０の下に位置するソフトウェア要素は、「カーネルモード」要素と言われてよい。一般的に言えば、プロセッサ１２は、ユーザモード及びカーネルモードで動作してよい。通常、ユーザモードは、カーネルモードより限定され、実行されているコード（例えば、アプリケーション２０などのユーザプログラム）は通常、カーネルモードと比較してハードウェア（例えば、プロセッサ１２、メモリ１４）へのアクセスが比較的少ないことを意味する。反対に、カーネルモードでは、通常、プロセッサ１２及びメモリ１４へのアクセスが多い。例として、プロセッサ１２がカーネルモードにある間、ＯＳ１８の関数が頻繁に実行される。
示されるように、ユーザモードのソフトウェア要素は、互いに通信してよいアプリケーション（複数可）２０及びオペレーティングシステムのアプリケーションプログラミングインタフェース（ＯＳ ＡＰＩ）６２を含む。例えば、関数へのアクセスをリクエストするために、アプリケーション２０はＯＳ ＡＰＩ６２からのアクセスをリクエストしてよい。概して、ＯＳ ＡＰＩ６２は、異なるソフトウェア要素の間の通信を有効化する関数のセットであってよい。換言すると、ＯＳ ＡＰＩ６２は、アプリケーション２０及びカーネルモードソフトウェア要素であるオペレーティングシステムのカーネル６４の間の仲介として機能してよい。ＯＳカーネル６４は、プロセッサ１２及びメモリ１４の動作を管理するソフトウェアであってよい。例えば、ＯＳカーネル６４は、ＯＳ１８を制御するために使用されるＯＳ１８の部分及びＯＳ１８を実行するために使用されるハードウェア要素（例えば、プロセッサ１２及びメモリ１４）であってよい。具体的に、ＯＳカーネル６４は、プロセッサ１２の処理要素２２に命令を提供してよい。処理要素２２に含まれるデコーダ６６（例えば、デコーダ回路）は、受信した命令を復号してよく、実行ユニット６８（例えば、処理要素２２に含まれる回路）は復号された命令を実行して、レジスタ２４の１つへの値の読み出し又は書き込みなどの１又は複数の動作を実行してよい。
幾つかの場合では、アプリケーション２０は、システムコールを発生させてよい。例えば、アプリケーション２０は、ＯＳカーネル６４がＯＳ１８又はプロセッサ１２にアプリケーションのためのサービスを提供させるリクエストをする場合（例えば、ストレージデバイス１６へのアクセスを提供する又はプロセッサ１２により実行されるタスクをスケジューリングする）、システムコールが行われてよい。システムコールを実行することは、プロセッサの効率を下げ得る。例えば、プロセッサ１２は、ユーザモードにおける動作に戻るようスイッチする前に、リクエストに対処するために、ユーザモードにおける動作からカーネルモードにおける動作にスイッチすべきであってよい。より具体的には、システムコールは、ＯＳカーネル６４に、ユーザモードにおける動作からカーネルモードにおける動作に変更させる割り込み又はトラップであってよい。カーネルモードになると、ＯＳカーネル６４は、アプリケーション２０により作成されるリクエストに対処してよい。すなわち、プロセッサ１２がシステムコールの前に処理していた処理を完了するのにより長い時間を必要とするから、システムコールを実行すると、プロセッサ１２にユーザモードに関連する処理（例えば、アプリケーション２０に関連する処理）の実行を中止させ、それにより、プロセッサ１２の効率を下げ得る。
ＯＳカーネル６４に加えて、カーネルモードソフトウェア要素は、プロセッサ１２又はメモリ１４などのハードウェアにソフトウェア（例えば、アプリケーション２０）インタフェースを提供するドライバであってよい１又は複数のカーネルＡＰＩ７０を含んでもよい。本明細書で説明するとおり、カーネルＡＰＩ７０及びＯＳ ＡＰＩ６２は、システムコールを実行することなく、レジスタ２４を読み出し及び書き込みさせてもよい。例えば、後述するように、アプリケーションが特定の機能（例えば、特定の命令セットアーキテクチャにより提供される）へのアクセスをリクエストする場合、ＯＳ ＡＰＩ６２及びカーネルＡＰＩ７０は、システムコールが実行されることなく、１又は複数のレジスタ２４にチェックされ（例えば、読み出し）又は修正（例えば、書き込み）させてよい。
図１に戻ると、データレジスタ２６は、１又は複数のユーザ機能制御レジスタ３２を含んでよく、モデル固有レジスタ３０は、１又は複数のカーネル機能制御レジスタ３６を含んでよい。ユーザ機能制御レジスタ３２及びカーネル機能制御レジスタ３６は、特定の機能及び処理要素２２のタイプ（例えば、プロセッサ１２に含まれるコアのタイプ）を表すビットをそれぞれ含んでよい。いくつかの実施形態では、ユーザ機能制御レジスタ３２に対して、ビットは、例えば機能有効化マスクレジスタ３４に含まれるそれらだけであってもよい。これは、アプリケーション２０が使用してよいことをＯＳ１８が判断する関数のサブセットのみを利用できるようにアプリケーション２０を有効化するよう実行する。従って、ユーザ機能制御レジスタ３２及びカーネル機能制御レジスタ３６内の１又は複数のビットの値を変更することにより、プロセッサ１２上で実行されているソフトウェアは、処理要素２２Ａ−Ｃの命令セットアーキテクチャにより提供される様々な機能をオプトイン及びオプトアウトできてよい。すなわち、処理要素２２Ａ−Ｃを処理することで、ユーザ機能制御レジスタ３２及びカーネル機能制御レジスタ３６の１又は複数の値が修正された後、特定の機能又は関数を提供又は提供するのを中止できてよい。
レジスタ２４の説明を継続すると、モデル固有レジスタ３０は、１又は複数の機能状態レジスタ３８を含んでもよい。機能状態レジスタ３８は、ハードウェアエラー情報に関する情報及びソフトウェアを有効化してフォールトに関する独自のエラー情報を提供するソフトウェア利用可能ビットを提供する。例えば、図３に対して以下で詳述されるように、命令が受信されて読み出される又はユーザ機能制御レジスタ３２又はカーネル機能制御レジスタ３６のビットの値を修正する場合、機能状態レジスタ３８は、命令が首尾よく実装された又はフォールトなどのエラーをもたらしたか否かに関する情報を提供してよい。さらに、機能状態レジスタ３８がモデル固有レジスタ３０に含まれるものとして説明されるが、他の実施形態では、機能状態レジスタ３８はデータレジスタ２６内に含まれてよいことに留意されたい。
継続して図面を参照すると、図３は、機能（例えば、特定の命令セットアーキテクチャによりサポートされる機能）をオプトインするための処理１００のフローチャートである。処理１００は、ＯＳ１８及びアプリケーション２０などのストレージデバイス１６のメモリ１４上に格納された命令を実行することにより、プロセッサ１２により実行されてよい。より具体的に、処理１００は、プロセッサ１２及びプロセッサ１２のハードウェア要素（例えば、処理要素２２Ａ−Ｃ）又はシステム１０（例えば、メモリ１４）によって実行されるソフトウェア要素を使用して実行されてよい。
処理ブロック１０２にて、アプリケーション２０はオプトインする機能を列挙してよい。例えば、アプリケーション２０は、処理要素２２Ａ−Ｃにより提供されることができる機能（例えば、命令セットアーキテクチャ）を決定し、１又は複数の機能を利用することをリクエストしてよい。より具体例として、アプリケーション２０は、命令セットアーキテクチャ（例えば、ｘ８６命令セットアーキテクチャ）への拡張（又は複数の拡張）の例であるＩｎｔｅｌ（登録商標） Ａｄｖａｎｃｅｄ Ｖｅｃｔｏｒ Ｅｘｔｅｎｓｉｏｎｓ ５１２ (ＡＶＸ−５１２)へのオプトインをリクエストしてよく、これによりアプリケーションはＡＶＸ−５１２を利用してよい。
処理ブロック１０４にて、アプリケーション２０は、ＯＳ ＡＰＩ６２をコールして、特定の機能にオプトインするようリクエストしてよい。例えば、ＡＶＸ−５１２に対するオプトインの例を継続すると、アプリケーション２０はＯＳ ＡＰＩ６２をコールして、ＡＸＶ−５１２へのオプトインをリクエストしてよい。
処理ブロック１０６にて、ＯＳ ＡＰＩ６２は、オプトインされる１又は複数の特徴に対応するユーザ機能制御レジスタ３２の１又は複数のビットをセットしてよい。換言すると、ＯＳ ＡＰＩ６２は、１又は複数のビットの値を修正して、リクエストされた機能が提供されるのを有効化してよい。例えば、ＯＳ ＡＰＩ６２は、ユーザ機能制御レジスタ３２の１又は複数のビットをセットして、処理要素２２がＡＶＸ−５１２を利用するのを有効化してよい。
上記のとおり、ＯＳ ＡＰＩ６２は、システムコールを行うことなく、ユーザ機能制御レジスタ３２の１又は複数のビットをセットしてよい。換言すると、ＯＳ ＡＰＩ６２は、ユーザ機能制御レジスタ３２のビットを、ＯＳカーネル６４による介入なく、修正させてよい。
決定ブロック１０８にて、実行ユニット６８（又はプロセッサ１２に含まれる制御回路）は、ブロック１０６にてセットされた１又は複数のビットがセットされるのを許可されるか否かを判断してよい。例えば、実行ユニット６８（又はプロセッサ１２に含まれる制御回路）は、ＯＳ１８が現在の処理要素２２にリクエストされた機能（例えば、機能有効化マスクレジスタ３４に示されてよいように）を提供するのを禁止していることを判断してよく、この場合に、機能制御レジスタの１又は複数のビットは、リクエストされた値にセットされるのを許可されなくてよい。１又は複数のビットがセット（例えば、アプリケーション２０によりリクエストされた値に）されるのを許可されていないと判断される場合、処理ブロック１１０にて、実行ユニット６８は、機能状態レジスタ３８に、無効ビットがセットされた（例えば、無効ビットステータスを提供する）及び／又は無効ビットが試行された（例えば、アプリケーション２０が無許可ビットの修正をリクエストした）ことを示させてよい。さらに、処理ブロック１１２にて、フォールトが発生してよく、この場合に、ＯＳ１８（例えば、ＯＳカーネル６４を介して）どのようにフォールトを解決するか判断してよい。例えば、機能状態レジスタ３８に基づいて、ＯＳカーネル６４は、処理１００を終了し、エラーを返し、別の動作を実行してよい。例えば、幾つかの場合では、ＯＳカーネル６４は、機能有効化マスクレジスタ３４を更新して、１又は複数のビットがセットされるのを許可してよく、その場合に、処理１００は、決定ブロック１１４に継続する処理ブロック１０６にリターンしてよい。
決定ブロック１０８にて、機能制御レジスタの１又は複数のビットがセットされるのを許可されていると判断される場合、決定ブロック１１４にて、実行ユニット６８（又はプロセッサ１２に含まれる制御回路）は、現在の処理要素がリクエストされた機能（複数可）をサポートするか否か判断してよい。例えば、アプリケーション２０を実行している処理要素２２（すなわち、現在の処理要素）のデコーダ６６は、ＯＳ ＡＰＩ６２から命令を受信して、ユーザ機能制御レジスタ３２の１又は複数のビットを修正してよく、これにより、現在の処理要素２２は、特定の機能（例えば、ＡＶＸ−５１２）を提供するであろう。実行ユニット６８は、現在の処理要素２２の機能有効化マスクレジスタ３４をチェックすることにより、現在の処理要素２２がリクエストされた機能をサポートするか否かを判断して、リクエストされた機能が提供されることができるか否か判断してよい。
実行ユニット６８は、現在の処理要素２２がリクエストされた機能（例えば、命令セットアーキテクチャ）をサポートしないと判断する場合、処理ブロック１１６にて、実行ユニット６８は、機能状態レジスタ３８にリクエストされた機能又は命令セットアーキテクチャが現在の処理要素２２によりサポートされないことを示させてよい。例えば、ユーザ機能制御レジスタ３２のビットは、修正されなくてよく、機能状態レジスタ３８は、リクエストされたビットが修正されなかったことを示す値を返してよい。指示は、特にリクエストされた機能が現在の処理要素によりサポートされないことを示すフォールトであってよい。例えば、機能状態レジスタがリクエストされたビットが修正されなかったことを示す値を返すことに応答して、処理ブロック１１８にて、フォールトが発生してよく、その場合に、ＯＳ１８（例えば、ＯＳカーネル６４を介して）フォールトを解決してよい。
例えば、処理ブロック１２０にて、ＯＳカーネル６４は、リクエストされた機能をサポートする又はそれを提供することができる処理要素２２を決定してよい。より具体的には、ＯＳ ＡＰＩ６２は、ユーザ機能制御レジスタ３２をチェックして、リクエストされたビットが修正されたか否か判断する又は機能状態レジスタ３８が、リクエストされ修正（例えば、ビット値に変更）が実装されたか否かを示すか否かを判断してよい。ＯＳ ＡＰＩ６２が、リクエストされたビットが修正されなかったと判断する場合（すなわち、リクエストされた機能が首尾よくオプトインされなかった）、フォールトが発生してよい。フォールトに応答して、ＯＳ ＡＰＩ６２は、システムコールを実行してよく、ＯＳカーネル６４はフォールトを解決してよい。例えば、ＯＳカーネル６４は、リクエストされた機能を提供することができるプロセッサ１２の別の処理要素２２を決定してよく、処理ブロック１２２にて、ＯＳカーネル６４は、現在の処理要素としてリクエストされた機能をサポートする別の処理要素をセットしてよく、処理１００は、（例えば、機能制御レジスタの１又は複数のビットをセットする命令を再開することにより）処理ブロック１０６にリターンしてよい。ＡＶＸ−５１２をオプトインする例を継続すると、現在の処理要素２２が、ＡＶＸ−５１２をサポートしない（又はＯＳ１８によりＡＶＸ−５１２を提供するのを禁止されている）場合、ＡＶＸ−５１２を提供できる別の処理要素２２が決定されてよく（例えば、別の処理要素２２により利用される機能有効化マスクレジスタのビット及び／又はユーザ機能制御レジスタ３２のビットに基づいて）、他の処理要素２２が現在の処理要素としてセットされてよい。より具体的には、処理（例えば、ソフトウェアスレッド）は、リクエストされた機能をサポートする処理要素２２に再スケジュールされてよい（例えば、実行ユニット６８により）。さらに、機能状態レジスタ３８は、今後の使用のためにクリアされてよい。例えば、別の処理要素が現在の処理要素としてセットされた後、機能状態レジスタ３８は、新たな現在の処理要素の機能制御レジスタのビットをセットするために命令を再開する前にクリアされてよい。
決定ブロック１１４にて、実行ユニット６８が、現在の処理要素がリクエストされた機能（例えば、命令セットアーキテクチャ）をサポートすると判断する場合、次に、処理ブロック１２４にて、実行ユニット６８は、リクエストされた機能に関連するユーザ機能制御レジスタ３２のビットを修正させるであろう。さらに、機能状態レジスタ３８は、ビットが首尾よく修正されたことを示してよい。
処理ブロック１２６にて、ＯＳ ＡＰＩ６２は、機能状態レジスタをチェックして、リクエストされた機能に関連するユーザ機能制御レジスタ３２のビットが修正されたか否かを、例えば、ユーザ機能制御レジスタ３２のビットが修正されたか否かを示すための機能状態レジスタ３８をチェックすることにより、判断してよい。現在の処理要素は、リクエストされた機能をサポートするので（決定ブロック１１４にて判断されるように）、機能状態レジスタ３８は、現在の処理要素２２がここでリクエストされた機能（例えば、ＡＶＸ−５１２）を提供できることを意味するよう、リクエストされた機能に関連するビットが修正されることを示さなければならない。さらに、処理ブロック１２８に、ＯＳ ＡＰＩ６２は、リクエストされた機能に対するオプトインが成功したことをアプリケーション２０に示してよい。さらに、処理ブロック１３０にて、アプリケーション２０はオプトインする機能を利用してよい。例えば、アプリケーションは、ＡＶＸ−５１２を使用してよい。
処理ブロック１３２により示されるように、いくつかの実施形態では、機能がオプトインされた後、コンテキストスイッチを発生してよい。コンテキストスイッチは、現在の処理要素２２が、１つの処理（例えば、アプリケーション２０に関連する動作を実行するなどのソフトウェアスレッド）を実行するために利用されている状況から別の処理を実行する状況に変わる状況を指す。コンテキストスイッチの後、元の処理が再開されてよい（例えば、別のコンテキストスイッチを介して又は別の処理要素２２を利用することにより）。
コンテキストスイッチがどのように処理されてよいかについてより多くのコンテキストを提供するのに役立てるために、図４が提供される。具体的に、図４は、ソフトウェア命令（例えば、ＯＳ１８及びアプリケーション２０）を実行することによりプロセッサ１２により実行されてよいコンテキストスイッチを処理するための処理１５０である。
処理ブロック１５２にて、コンテキストスイッチの出現が検出されてよい。例えば、処理要素２２は、第１動作（例えば、オプトインされた機能を使用するアプリケーションに関連する）を実行することから第２の異なる動作にスイッチしてよい。
処理ブロック１５４にて、レジスタ２４の状態は保存されてよい。具体的に、現在の処理要素２２に関連する又はそれにより使用されるユーザ機能制御レジスタ３２、カーネル機能制御レジスタ３６、及び機能状態レジスタ３８の状態が保存されてよい。いくつかの実施形態では、処理ブロック１５４に関連する動作が、処理ブロック１５２の動作の実行中に実行されてよい。処理ブロック１５６にて、コンテキストスイッチが行われてよい。例えば、現在の処理要素２２は、１つの処理（例えば、ソフトウェアスレッド）を実行することから別の処理（例えば、異なるソフトウェアスレッド）にスイッチしてよい。
元の処理を再開することとの関連で、ＯＳ ＡＰＩ６２又はＯＳカーネル６４は、ユーザ機能制御レジスタ３２、カーネル機能制御レジスタ３６、又は両方が修正されているか否か（例えば、発生した特定のコンテキストスイッチ及び第１動作がユーザモード又はカーネルモードに関連するか否かに基づいて）判断してよい。機能制御レジスタ（例えば、ユーザ機能制御レジスタ３２又はカーネル機能制御レジスタ３６）が修正されていないと判断される場合、コンテキストスイッチが発生する前に第１動作を実行していた処理要素２２が、第１動作を実行するのを再開してよい。より具体的に、メモリ１４に格納されるレジスタ２４のビットの前の値が、レジスタ２４（例えば、アプリケーションレジスタ２８のビット）内で第１動作に関連する値に戻されてよく、処理要素２２は、第１処理の実行を再開してよい。
しかしながら、決定ブロック１５８にて、機能制御レジスタが修正された（例えば、元々オプトインされた機能がオプトアウトされた）と判断されると、第１処理に対する共通性が処理ブロック１６２にてセットされてよい。換言すると、プロセッサ１２は、第１動作を再開するのを優先してよいが、異なる処理要素上で実行してよい。処理ブロック１６４にて、第１動作は、別の処理要素上で再開されてよい。例えば、別の処理要素２２上で第１動作を再開するために、処理ブロック１１６、１１８、１２０および１２２に関して説明した動作が実行されてよく、機能は、異なる処理要素上でオプトインされてよく、異なる処理要素２２は第１動作を実行するよう利用されてよい。
処理１００及び処理１５０が機能をオプトインするアプリケーション２０との関連で説明される一方、処理１００及び処理１５０は、カーネルモードにおいて動作する間にオプトインが発生する場合に実行されてよいことに留意されたい。例えば、カーネルＡＰＩ７０は、カーネル機能制御レジスタ３６の１又は複数のビットに、ユーザ機能制御レジスタ３２に対して前述した同様の方式で修正させることにより、カーネルモードにおいて動作している場合に、機能をオプトインするために利用されてよい。さらに、同様の処理が、機能をオプトアウトするために実行されてよいことに留意されたい。例えば、機能をオプトアウトするために、アプリケーション２０は、アプリケーション２０がもはや使用を望まない機能（例えば、オプトアウトする機能）を列挙してよく、ＯＳ ＡＰＩ６２をコールしてオプトアウトを実行してよい。ＯＳ ＡＰＩ６２は、例えば、命令をデコーダ６６に提供し、実行ユニット６８にユーザ機能制御レジスタ３２のビットが修正されるよう命令させることにより、ユーザ機能制御レジスタ３２のビットを（例えば、値をオプトアウトするために）修正させてよい。機能状態レジスタ３８は、ビットが首尾よく修正されたことを示す値を返してよい。ＯＳ ＡＰＩ６２は、機能状態レジスタ３８により提供される値をチェックして、ビットが修正されたことを確認し、それにより、機能がオプトアウトされていることを示してよい。ＯＳ ＡＰＩ６２は、機能がオプトアウト（例えば、正常にオプトアウト）されていることをアプリケーション２０に示してもよい。
さらに、処理動作は特定の順序で説明されているが、上にある動作の処理が必要に応じて実行される限り、他の動作が説明される動作の間で実行されてよく、説明される動作が調整されて、これにより、それらが僅かに異なる時間で発生してよく又は説明される動作が、処理に関連する様々な間隔で処理動作が出現するのを許可するシステムに割り当てられてよいことを理解されたい。
さらに、機能のオプトイン及びオプトアウトがシングルプロセッサ（例えば、プロセッサ１２）との関連で前述されているが、本明細書で説明される技術は、例えば、互いに通信可能に結合されるマルチプロセッサを含むシステムに適用されてよい。例えば、２つのプロセッサを含むシステムにおいて、１つのプロセッサは、第１命令セットアーキテクチャを提供することができてよく（例えば、第１機能に対応するそれ）、別のプロセッサが、第２機能に対応する第２命令セットアーキテクチャを提供してよい。第１プロセッサ上で実行されているプログラム（例えば、プロセッサがユーザモードで動作しているときに使用されるアプリケーション又はプロセッサがカーネルモードで動作しているときに使用されるソフトウェア）は、命令セットアーキテクチャ（例えば、機能）を使用することをリクエストしてよい。第１プロセッサがリクエストされた命令セットアーキテクチャをサポートせず、第２プロセッサがリクエストされた命令セットアーキテクチャをサポートする場合に、処理（例えば、特定の決定をリクエストするプログラミングスレッド又はオプトインを実行する必要のある計算）が、第２プロセッサに提供されてよく、オプトインが第２プロセッサ上で実行されてよい。
オプトインの後、第２プロセッサは、処理（例えば、ソフトウェアスレッド）を実行してよい。
従って、例えば、ソフトウェアが、リクエストされた機能を提供できるプロセッサ又はこれらの一部によって実行される場合に、本明細書で説明される技術は、１又は複数のプロセッサ上で実行されるソフトウェアを有効化して、システムコールを使用することなく機能をオプトイン及びオプトアウトしてよい。例えば、プロセッサのユーザモードに関連するソフトウェア及びプロセッサのカーネルモードに関連するソフトウェアの両方は、プロセッサの機能制御レジスタの値ビットが特定の機能（例えば、命令セットアーキテクチャ）を有効化及び無効化させてよい。システムコールは、リクエストされた機能を利用するためにソフトウェアを有効化する必要がないので、プロセッサ上で発生するシステムコールの数が減少されてよく、それにより、プロセッサを有効化してより効率的に動作させてよい。
本開示に記載される実施形態は、様々な修正及び代替形態の影響を受けやすく、特定の実施形態が、例として図面に示され、本明細書で詳細に説明されている。しかしながら、本開示は、開示された特定の形態に限定されることを意図されないことが理解され得る。本開示は、以下の添付の特許請求の範囲によって定義されるように、本開示の趣旨及び範囲に含まれるすべての修正、等価物、及び代替物を網羅するものである。さらに、本明細書で提示及び主張される技術は、現在の技術分野を明らかに改善する、実際の性質の材料対象及び具体例に参照及び適用されており、抽象的、無形、または純粋に理論的ではない。さらに、本明細書の末尾に添付された請求項が、「［関数］を［実行］するための手段…」又は「［関数］を［実行］するためのステップ…」として指定された１又は複数の要素を含む場合、そのような要素は米国特許法第１１２条（ｆ）の下で解釈されるべきであることを意図する。しかしながら、他の方式で指定された要素を含む請求項については、そのような要素は米国特許法第１１２条（ｆ）に基づいて解釈されるものではないことを意図する。
本明細書によれば、以下の各項目に記載の構成もまた開示される。
［項目１］
プロセッサであって、
１又は複数の命令セットアーキテクチャに関連する１又は複数の処理要素を備え、前記プロセッサは、
前記１又は複数の処理要素の第１処理要素により実行されるアプリケーションからリクエストを受信し、命令セットアーキテクチャに関連する機能を有効化する、及び、
前記機能が前記第１処理要素に関連する命令セットアーキテクチャに関連する場合にシステムコールを発生することなく前記アプリケーションが前記機能を利用できるようにする、
ように構成される、プロセッサ。
［項目２］
前記１又は複数の処理要素は、第２処理要素を含み、
前記第１処理要素は、前記１又は複数の命令セットアーキテクチャの第１サブセットに関連し、
前記第２命令セットアーキテクチャは、前記１又は複数の命令セットアーキテクチャの前記第１サブセットと異なる前記１又は複数の命令セットアーキテクチャの第２のサブセットに関連する、
項目１に記載のプロセッサ。
［項目３］
前記プロセッサにより実行されるオペレーティングシステムがアプリケーションに利用を許可する複数の機能を示す複数のビットを含む機能有効化マスクレジスタであり、前記複数の機能は前記機能を含む、機能有効化マスクレジスタと、
前記第１処理要素が現在、前記アプリケーションが前記機能を利用できるように構成されているか否かを示す少なくとも１つのビットを含む機能制御レジスタと、
を備える、項目１に記載のプロセッサ。
［項目４］
前記プロセッサは、
前記第１処理要素が、前記機能有効化マスクレジスタの前記複数のビットに基づいて前記機能を提供することができるか否か判断し、
前記機能制御レジスタの前記少なくとも１つのビットのビット値を少なくとも変更させることにより、前記アプリケーションが前記機能を利用できるようにする、
よう構成される、項目３に記載のプロセッサ。
［項目５］
前記少なくとも１つのビット値への前記変更が発生したか否かを示すよう構成される機能状態レジスタを備える、項目４に記載のプロセッサ。
［項目６］
前記第１処理要素が前記機能を提供することができないことの判断に応答して、前記プロセッサは、
前記第２処理要素が前記機能を提供できるか否かを判断し、
前記リクエストに関連するソフトウェアスレッドを、前記第２処理要素により対処させ、
前記第２処理要素に前記機能を提供させる、
ように構成される、項目４に記載のプロセッサ。
［項目７］
前記プロセッサは、
前記アプリケーションが前記機能を使用可能となった後、前記第１処理要素を使用して、前記アプリケーションに関連する第１ソフトウェアスレッドの処理を開始し、
前記第１処理要素を使用して、第２ソフトウェアスレッドを処理し、
前記機能制御レジスタの前記少なくとも１つのビットの現在値に基づいて、前記第１処理要素が、前記アプリケーションが前記機能を利用できるように構成されているか否かを判断し、
前記第１ソフトウェアスレッドの処理を再開する、
ように構成される、項目４に記載のプロセッサ。
［項目８］
前記第１処理要素が、前記アプリケーションが前記機能を利用できるように構成されていると判断すると、前記第１処理要素を利用すること、及び、
前記第１処理要素が、前記アプリケーションが前記機能を利用できるように構成されていないと判断すると、前記第２処理要素を利用すること、
により、前記プロセッサは、前記第１ソフトウェアスレッドの処理を再開するように構成される、項目７に記載のプロセッサ。
［項目９］
前記プロセッサは、マイクロプロセッサを備え、
前記１又は複数の処理要素は、前記マイクロプロセッサの１又は複数のコアを含む、項目１に記載のプロセッサ。
［項目１０］
実行されると、プロセッサに、
前記プロセッサの第１処理要素により実行されるアプリケーションからリクエストを受信して、命令セットアーキテクチャによりサポートされる機能を有効化にする手順であり、前記第１処理要素は、第１命令セットアーキテクチャに関連し、前記プロセッサの第２処理要素は、第２命令セットアーキテクチャに関連する、手順と、
前記機能が前記第１命令セットアーキテクチャによりサポートされている場合、システムコールを発生することなく、前記アプリケーションが前記機能を利用できるようにする手順と、
を実行させるように構成された命令を備える非一時的コンピュータ可読媒体。
［項目１１］
前記プロセッサは、前記プロセッサのユーザモードに関連する１又は複数のユーザモードレジスタ及び前記プロセッサのカーネルモードに関連する１又は複数のモデル固有レジスタを備える、項目１０に記載の非一時的コンピュータ可読媒体。
［項目１２］
前記１又は複数のモデル固有レジスタは、前記プロセッサにより実行されるオペレーティングシステムがアプリケーションに利用を許可する複数の機能を示す複数のビットを含む機能有効化マスクレジスタを含み、前記複数の機能は前記機能を含み、
前記１又は複数のユーザモードレジスタは、前記プロセッサが前記ユーザモードで動作している場合に、前記第１処理要素が現在、前記機能を提供するように構成されているか否かを示す少なくとも１つのビットを含む機能制御レジスタを含む、
項目１１に記載の非一時的コンピュータ可読媒体。
［項目１３］
前記１又は複数のモデル固有レジスタは、前記プロセッサが前記カーネルモードで動作している場合に、前記第１処理要素が現在、前記機能を提供するよう構成されているか否かを示す１又は複数のビットを含むカーネル機能制御レジスタを含む、項目１２に記載の非一時的コンピュータ可読媒体。
［項目１４］
前記命令は、前記プロセッサに、前記第１処理要素が前記複数のビットの少なくとも１つのビット値に基づいて前記機能をサポートするか否かを判断させるよう構成される、項目１２に記載の非一時的コンピュータ可読媒体。
［項目１５］
前記命令は、実行されると、前記第１処理要素が、前記機能をサポートしない、又は前記アプリケーションが前記機能を利用できるように構成されていない場合に、フォールトを発生させるよう構成される、項目１０に記載の非一時的コンピュータ可読媒体。
［項目１６］
前記アプリケーションは、ユーザモードアプリケーションである、項目１０に記載の非一時的コンピュータ可読媒体。
［項目１７］
命令セットアーキテクチャに関連する機能を利用するためにリクエストを受信する段階であり、前記リクエストは、ソフトウェアスレッドを含む又はそれに含まれる、段階と、
前記リクエストを受信することに応答して、アプリケーションプログラミングインタフェースを介して、システムコールを実行することなく、前記機能に関連するレジスタのビットの修正をリクエストする段階と、
前記ソフトウェアスレッドを処理している処理要素が前記機能をサポートするか否か判断する段階と、
前記処理要素が前記機能をサポートする場合に、前記レジスタの前記ビットを修正させることによって、前記機能がアプリケーションにより利用されることを許可する段階と、
を含むプロセッサ実装方法。
［項目１８］
前記アプリケーションプログラミングインタフェースによって、前記ビットが修正されているか否か判断する段階と、
前記アプリケーションが前記機能を利用し得る前記リクエストを送信した前記アプリケーションに指示を提供する段階と、
を備える、項目１７に記載のプロセッサ実装方法。
［項目１９］
第２レジスタの１又は複数のビットが、前記ビットが修正されていることを示すか否か判断することにより、前記ビットが修正されているか否かを判断する段階を備える、項目１７に記載のプロセッサ実装方法。
［項目２０］
前記処理要素は、プロセッサのコアを含む、項目１７に記載のプロセッサ実装方法。

Claims (26)

  1. プロセッサであって、
    １又は複数の命令セットアーキテクチャに関連する１又は複数の処理要素を備え、前記プロセッサは、
    前記１又は複数の処理要素の第１処理要素により実行されるアプリケーションからリクエストを受信し、命令セットアーキテクチャに関連する機能を有効化する、及び、
    前記機能が前記第１処理要素に関連する命令セットアーキテクチャに関連する場合にシステムコールを発生することなく前記アプリケーションが前記機能を利用できるようにする、
    ように構成される、プロセッサ。
  2. 前記１又は複数の処理要素は、第２処理要素を含み、
    前記第１処理要素は、前記１又は複数の命令セットアーキテクチャの第１サブセットに関連し、
    前記第２処理要素は、前記１又は複数の命令セットアーキテクチャの前記第１サブセットと異なる前記１又は複数の命令セットアーキテクチャの第２のサブセットに関連する、
    請求項１に記載のプロセッサ。
  3. 前記プロセッサにより実行されるオペレーティングシステムが前記アプリケーションに利用を許可する複数の機能を示す複数のビットを含む機能有効化マスクレジスタであり、前記複数の機能は前記機能を含む、機能有効化マスクレジスタと、
    前記第１処理要素が現在、前記アプリケーションが前記機能を利用できるように構成されているか否かを示す少なくとも１つのビットを含む機能制御レジスタと、
    を備える、請求項２に記載のプロセッサ。
  4. 前記プロセッサは、
    前記第１処理要素が、前記機能有効化マスクレジスタの前記複数のビットに基づいて前記機能を提供することができるか否か判断し、
    前記機能制御レジスタの前記少なくとも１つのビットの少なくとも１つのビット値を変更させることにより、前記アプリケーションが前記機能を利用できるようにする、
    よう構成される、請求項３に記載のプロセッサ。
  5. 前記少なくとも１つのビット値への前記変更が発生したか否かを示すよう構成される機能状態レジスタを備える、請求項４に記載のプロセッサ。
  6. 前記第１処理要素が前記機能を提供することができないことの判断に応答して、前記プロセッサは、
    前記第２処理要素が前記機能を提供できるか否かを判断し、
    前記リクエストに関連するソフトウェアスレッドを、前記第２処理要素により対処させ、
    前記第２処理要素に前記機能を提供させる、
    ように構成される、請求項４に記載のプロセッサ。
  7. 前記プロセッサは、
    前記アプリケーションが前記機能を使用可能となった後、前記第１処理要素を使用して、前記アプリケーションに関連する第１ソフトウェアスレッドの処理を開始し、
    前記第１処理要素を使用して、第２ソフトウェアスレッドを処理し、
    前記機能制御レジスタの前記少なくとも１つのビットの現在値に基づいて、前記第１処理要素が、前記アプリケーションが前記機能を利用できるように構成されているか否かを判断し、
    前記第１ソフトウェアスレッドの処理を再開する、
    ように構成される、請求項４に記載のプロセッサ。
  8. 前記第１処理要素が、前記アプリケーションが前記機能を利用できるように構成されていると判断すると、前記第１処理要素を利用すること、及び、
    前記第１処理要素が、前記アプリケーションが前記機能を利用できるように構成されていないと判断すると、前記第２処理要素を利用すること、
    により、前記プロセッサは、前記第１ソフトウェアスレッドの処理を再開するように構成される、請求項７に記載のプロセッサ。
  9. 前記プロセッサは、マイクロプロセッサを備え、
    前記１又は複数の処理要素は、前記マイクロプロセッサの１又は複数のコアを含む、請求項１から８のいずれか一項に記載のプロセッサ。
  10. 実行されると、プロセッサに、
    前記プロセッサの第１処理要素により実行されるアプリケーションからリクエストを受信して、命令セットアーキテクチャによりサポートされる機能を有効化にする手順であり、前記第１処理要素は、第１命令セットアーキテクチャに関連し、前記プロセッサの第２処理要素は、第２命令セットアーキテクチャに関連する、手順と、
    前記機能が前記第１命令セットアーキテクチャによりサポートされている場合、システムコールを発生することなく、前記アプリケーションが前記機能を利用できるようにする手順と、
    を実行させるように構成された命令を備えるプログラム。
  11. 前記プロセッサは、前記プロセッサのユーザモードに関連する１又は複数のユーザモードレジスタ及び前記プロセッサのカーネルモードに関連する１又は複数のモデル固有レジスタを備える、請求項１０に記載のプログラム。
  12. 前記１又は複数のモデル固有レジスタは、前記プロセッサにより実行されるオペレーティングシステムが前記アプリケーションに利用を許可する複数の機能を示す複数のビットを含む機能有効化マスクレジスタを含み、前記複数の機能は前記機能を含み、
    前記１又は複数のユーザモードレジスタは、前記プロセッサが前記ユーザモードで動作している場合に、前記第１処理要素が現在、前記機能を提供するように構成されているか否かを示す少なくとも１つのビットを含む機能制御レジスタを含む、
    請求項１１に記載のプログラム。
  13. 前記１又は複数のモデル固有レジスタは、前記プロセッサが前記カーネルモードで動作している場合に、前記第１処理要素が現在、前記機能を提供するよう構成されているか否かを示す１又は複数のビットを含むカーネル機能制御レジスタを含む、請求項１２に記載のプログラム。
  14. 前記命令は、前記プロセッサに、前記第１処理要素が前記複数のビットの少なくとも１つのビット値に基づいて前記機能をサポートするか否かを判断させるよう構成される、請求項１２に記載のプログラム。
  15. 前記命令は、実行されると、前記第１処理要素が、前記機能をサポートしない、又は前記アプリケーションが前記機能を利用できるように構成されていない場合に、フォールトを発生させるよう構成される、請求項１０に記載のプログラム。
  16. 前記アプリケーションは、ユーザモードアプリケーションである、請求項１０から１５のいずれか一項に記載のプログラム。
  17. 命令セットアーキテクチャに関連する機能を利用するためにリクエストを受信する段階であり、前記リクエストは、ソフトウェアスレッドを含む又はそれに含まれる、段階と、
    前記リクエストを受信することに応答して、アプリケーションプログラミングインタフェースを介して、システムコールを実行することなく、前記機能に関連するレジスタのビットの修正をリクエストする段階と、
    前記ソフトウェアスレッドを処理している処理要素が前記機能をサポートするか否か判断する段階と、
    前記処理要素が前記機能をサポートする場合に、前記レジスタの前記ビットを修正させることによって、前記機能がアプリケーションにより利用されることを許可する段階と、
    を含むプロセッサ実装方法。
  18. 前記アプリケーションプログラミングインタフェースによって、前記ビットが修正されているか否か判断する段階と、
    前記アプリケーションが前記機能を利用し得る前記リクエストを送信した前記アプリケーションに指示を提供する段階と、
    を備える、請求項１７に記載のプロセッサ実装方法。
  19. 第２レジスタの１又は複数のビットが、前記ビットが修正されていることを示すか否か判断することにより、前記ビットが修正されているか否かを判断する段階を備える、請求項１７に記載のプロセッサ実装方法。
  20. 前記処理要素は、プロセッサのコアを含む、請求項１７から１９のいずれか一項に記載のプロセッサ実装方法。
  21. アプリケーションを実行するための第１処理手段と、
    機能が前記第１処理手段に関連する命令セットアーキテクチャに関連する場合に、命令セットアーキテクチャに関連する前記機能を有効化し、システムコールを発生することなく前記アプリケーションが前記機能を利用できるようにするための手段と、
    を備えるプロセッサ。
  22. 前記プロセッサは、第２処理手段を備え、前記第１処理手段は、第１命令セットアーキテクチャに関連し、前記第２処理手段は、前記第１命令セットアーキテクチャと異なる第２命令セットアーキテクチャに関連する、請求項２１に記載のプロセッサ。
  23. 前記プロセッサにより実行されるオペレーティングシステムが前記アプリケーションに利用を許可する複数の機能を示すための手段であり、前記複数の機能は前記機能を含む、手段と、
    第１プロセッサコアが現在、前記アプリケーションが前記機能を利用できるように構成されるか否かを示す手段と、
    を備える、請求項２２に記載のプロセッサ。
  24. 第１命令セットアーキテクチャに関連する第１プロセッサコアと、
    第２命令セットアーキテクチャに関連する第２プロセッサコアと、
    前記第１プロセッサコア、前記第２プロセッサコア、又は両方により実行されるオペレーティングシステムが、前記第１プロセッサコア上で実行されるアプリケーションに利用を許可する複数の機能を示す複数のビットを含む機能有効化マスクレジスタと、
    前記アプリケーションからリクエストされると、第１処理要素が現在、前記アプリケーションに前記複数の機能のうちの機能を利用できるように構成されるか否かを示す少なくとも１つのビットを含む機能制御レジスタと、
    を備えるシステム。
  25. 前記機能制御レジスタの前記少なくとも１つのビットの変更が発生したか否かを示すように構成される機能状態レジスタを備える、請求項２４に記載のシステム。
  26. 請求項１０から１６のいずれか一項に記載のプログラムを格納する非一時的コンピュータ可読媒体。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12026555B2 (en) * 2020-12-15 2024-07-02 International Business Machines Corporation Adjunct processor command-type filtering
US12014203B2 (en) * 2021-11-23 2024-06-18 VMware LLC Communications across privilege domains within a central processing unit core
US12008372B2 (en) * 2022-07-21 2024-06-11 VMware LLC Techniques for reducing CPU privilege boundary crossings

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8122229B2 (en) 2007-09-12 2012-02-21 Convey Computer Dispatch mechanism for dispatching instructions from a host processor to a co-processor
US8205066B2 (en) 2008-10-31 2012-06-19 Convey Computer Dynamically configured coprocessor for different extended instruction set personality specific to application program with shared memory storing instructions invisibly dispatched from host processor
US9311102B2 (en) * 2010-07-13 2016-04-12 Advanced Micro Devices, Inc. Dynamic control of SIMDs
MX2013002773A (es) * 2010-09-16 2013-04-05 Apple Inc Controlador de memoria con multiples puertos con puertos asociados con las clases de trafico.
WO2013101139A1 (en) 2011-12-30 2013-07-04 Intel Corporation Providing an asymmetric multicore processor system transparently to an operating system
US9361116B2 (en) * 2012-12-28 2016-06-07 Intel Corporation Apparatus and method for low-latency invocation of accelerators
US9417873B2 (en) * 2012-12-28 2016-08-16 Intel Corporation Apparatus and method for a hybrid latency-throughput processor
US20150007196A1 (en) 2013-06-28 2015-01-01 Intel Corporation Processors having heterogeneous cores with different instructions and/or architecural features that are presented to software as homogeneous virtual cores
US9720661B2 (en) * 2014-03-31 2017-08-01 International Businesss Machines Corporation Selectively controlling use of extended mode features
US11182315B2 (en) 2017-02-10 2021-11-23 Intel Corporation Apparatuses, methods, and systems for hardware control of processor performance levels
US10545793B2 (en) 2017-09-29 2020-01-28 Intel Corporation Thread scheduling using processing engine information

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