JP2021047781A

JP2021047781A - メモリシステム

Info

Publication number: JP2021047781A
Application number: JP2019171296A
Authority: JP
Inventors: 安井　啓介; Keisuke Yasui; 啓介安井; 隆二西久保; Ryuji Nishikubo; 典生青山; Norio Aoyama
Original assignee: Toshiba Information Systems Japan Corp; Kioxia Corp
Current assignee: Toshiba Information Systems Japan Corp; Kioxia Corp
Priority date: 2019-09-20
Filing date: 2019-09-20
Publication date: 2021-03-25
Also published as: US20210089234A1

Abstract

【課題】複数のユーザに適切に性能を割り当てることが可能なメモリシステムを提供する。【解決手段】メモリシステムは、データを記憶する不揮発性記憶装置と、ユーザ毎に割り当てられ、第１管理データを含む第１情報を管理し、ユーザから不揮発性記憶装置へのアクセス要求を受信し、且つ第１管理データが、第１値以上である場合、不揮発性記憶装置へのアクセスに関する第１処理を行い、第１管理データが、第２値以上である場合、不揮発性記憶装置へのアクセスに関する第２処理を行うメモリコントローラと、を備える。【選択図】図５

Description

実施形態は、メモリシステムに関する。

不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリチップが知られている。

米国特許出願公開第２０１８／１６５６９８号明細書

複数のユーザに適切に性能を割り当てることが可能なメモリシステムを提供する。

実施形態のメモリシステムは、データを記憶する不揮発性記憶装置と、ユーザ毎に割り当てられ、第１管理データを含む第１情報を管理し、ユーザから不揮発性記憶装置へのアクセス要求を受信し、且つ第１管理データが、第１値以上である場合、不揮発性記憶装置へのアクセスに関する第１処理を行い、第１管理データが、第２値以上である場合、不揮発性記憶装置へのアクセスに関する第２処理を行うメモリコントローラと、を備える。

実施形態に係るメモリシステム１の構成例を示すブロック図である。実施形態に係るメモリシステムのＮＡＮＤ型フラッシュメモリチップの構成例を示すブロック図である。実施形態に係るメモリシステムのＮＡＮＤ型フラッシュメモリチップに含まれるメモリセルアレイの構成例を示す回路図である。実施形態に係るメモリセルトランジスタＭＴの取り得るデータ、閾値電圧分布、及び読出し時に用いる電圧について示したダイアグラムである。実施形態に係るメモリシステムのアクセス管理部の構成例を示すブロック図である。実施形態に係る複数のキューのデータ構造を示す図である。実施形態に係るメモリシステムの第１の動作を示すフローチャートである。実施形態に係るメモリシステムの第１の動作を示すブロック図である。実施形態に係るメモリシステムの第２の動作を示すフローチャートである。実施形態に係るメモリシステムの第２の動作を示すブロック図である。実施形態に係るメモリシステムの第３の動作を示すフローチャートである。実施形態に係るメモリシステムの第３の動作を示すブロック図である。実施形態に係るメモリシステムの第４の動作を示すフローチャートである。実施形態に係るメモリシステムの第４の動作を示すブロック図である。実施形態に係るメモリシステムの第５の動作を示すフローチャートである。実施形態に係るメモリシステムの第５の動作を示すブロック図である。実施形態に係るメモリシステムの第５の動作を示すフローチャートである。実施形態に係るメモリシステムの第５の動作を示すブロック図である。実施形態に係るメモリシステムの第６の動作を示すフローチャートである。実施形態に係るメモリシステムの第６の動作を示すブロック図である。実施形態に係るメモリシステムの第７の動作を示すフローチャートである。実施形態に係るメモリシステムの第７の動作を示すブロック図である。実施形態に係るメモリシステムの第７の動作を示すフローチャートである。実施形態に係るメモリシステムの第７の動作を示すフローチャートである。実施形態に係るメモリシステムの第７の動作を示すフローチャートである。

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付して、重複説明を避ける。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字は、同じ文字及び数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字又は同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字又は同じ数字のみを含んだ参照符号により参照される。

各機能ブロックは、ハードウェア、コンピュータソフトウェア、のいずれかまたは両者の組み合わせとして実現することができる。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、そのような実現を決定することは本発明の範疇に含まれるものである。

なお、実施形態の各種処理はコンピュータプログラムによって実現することができる。そのため、このコンピュータプログラムを格納したコンピュータ読み取り可能な記憶媒体を通じて、このコンピュータプログラムを通常のコンピュータにインストールして実行しても良い。

＜１＞実施形態
以下に、実施形態に係るメモリシステムについて説明する。本実施形態では、データセンター等に配置され、複数のユーザによって共有されるメモリシステムについて説明する。以下では、メモリシステムを複数のユーザにて共有させるサービスにおいて、サービスへの課金額に応じたアクセス性能を、ユーザに適切に割り当てるための構成並びに方法について説明する。

例えばメモリシステムは、データセンター等に配置され、複数のユーザによって共有されることがある。データセンターのシステムでは、ＮＡＮＤパッケージ群へのアクセス方法やＮＡＮＤパッケージ群の構造の違いによりＮＡＮＤパッケージ群の占有時間が変わる。ＮＡＮＤパッケージ群の占有時間は、ホスト機器側から管理することが難しい。例えば、ＮＡＮＤパッケージ群へのアクセス方法として、大きくわけて「シーケンシャル読み出し／シーケンシャル書き込み」（シーケンシャルアクセスとも記載する）と、「ランダム読み出し／ランダム書き込み」（ランダムアクセスとも記載する）と、の２つがある。シーケンシャルアクセスは、規則正しく並んだデータを順番に読み書きする方法である。一方で、ランダムアクセスは、アドレスの順序に従わず無作為にデータを読み書きする方法である。ランダムアクセスを行うと、チップの記憶領域にランダムにデータが記憶され、整理されていない状態となる。このような場合、メモリシステムは、チップ内の記憶領域を整理する動作（内部アクセス処理）を行う必要がでてくる。そのため、例えばあるユーザが、ランダムアクセスを行うと、メモリシステムは、ランダムアクセスに加えて、内部アクセス処理を行う必要が出てくる。その結果、チップの占有時間が増大し、他のユーザのアクセス性能が低下し、メモリシステムのサービス品質が低下する問題がある。メモリシステム１を複数のユーザにて共有させるサービスにおいては、サービスへの課金額に応じたアクセス性能を、ユーザに適切に割り当てたいという要望がある。

＜１−１＞構成
＜１−１−１＞メモリシステム１の構成
第１実施形態に係るメモリシステムの構成について、図１を用いて説明する。図１は、実施形態に係るメモリシステム１の構成例を示すブロック図である。

図１に示すように、メモリシステム１は、メモリコントローラ１００、ＮＡＮＤパッケージ群２００、及びＤＲＡＭ（Dynamic Random Access Memory）３００を備えている。メモリコントローラ１００、ＮＡＮＤパッケージ群２００、及びＤＲＡＭ３００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

メモリコントローラ１００は、ＮＡＮＤパッケージ群２００及びＤＲＡＭ３００を制御する。具体的には、メモリコントローラ１００は、例えばＳｏＣ（System on a Chip）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）等のＩＣ（Integrated Circuit）であり、ＮＡＮＤパッケージ群２００、及びＤＲＡＭ３００に各種動作を命令することが出来る。また、メモリコントローラ１００は、ホストコマンド（命令）に基づいた動作（外部アクセス処理）と、ホストコマンドに依らない動作（内部アクセス処理）とを実行する。メモリコントローラ１００の詳細な構成については後述する。

メモリコントローラ１００は、ホストバスを介してホスト機器２に接続される。また、メモリコントローラ１００は、後述するＮＡＮＤインターフェースに従った信号の送受信を行うＮＡＮＤバスによって、ＮＡＮＤパッケージ群２００に接続される。また、メモリコントローラ１００は、後述するＤＲＡＭインターフェースに従った信号の送受信を行うＤＲＡＭバスによって、ＤＲＡＭ３００に接続される。ホスト機器２は、メモリシステム１の外部の情報処理装置である。ホスト機器２は、例えばパーソナルコンピュータ等である。ホストバスは、例えばＳＤ^ＴＭインターフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、ＰＣＩｅ（Peripheral component interconnect express）、又はＮＶＭｅ（Non‐volatile memory express）に従ったバスである。

メモリコントローラ１００がホスト機器２から受信するデータの形式は「ストリーム」方式、または「ネームスペース」方式を採用する。以下では、一例として「ストリーム」方式を採用することで、ユーザを管理する方法について説明する。しかし、ユーザを管理する方法はこれに限らず、その他の方式であっても良い。ユーザとは、メモリシステム１を使用するユーザを意味する。このストリームは、ユーザからの要求（またはアクセス要求）と、言い換えることもできる。「ストリーム」方式が採用される場合は、「ストリーム」という仕様のデータ構造にてデータがホスト機器２からメモリシステム１へと送信される。そして、このストリームは、例えば番号が割り当てられる。このストリームに割り当てられた番号を、ユーザを管理する番号に対応すると見なすことができる。つまり、ストリームに番号を割り当てることで、メモリシステム１は、どのユーザからのアクセスなのかを認識することができる。

ＮＡＮＤパッケージ群２００は、データを不揮発に記憶する複数の不揮発性メモリである。ＮＡＮＤパッケージ群２００は、複数のチャネルＣＨ（ＣＨ０、ＣＨ１、…）を含む。複数のチャネルＣＨの各々は、対応するＮＡＮＤバスによって、メモリコントローラ１００に対して個別に接続される。なお、ＮＡＮＤパッケージ群２００内のチャネル数は、任意の数が適用可能である。複数のチャネルＣＨの各々は、複数のチップＣＰ（ＣＰ０、ＣＰ１、…）を含む。複数のチップＣＰの各々は、例えばＮＡＮＤ型フラッシュメモリである。なお、チャネルＣＨ内のチップＣＰの数は、任意の数が適用可能である。当該構成は、図示しない他のチャネルＣＨにおいても同様である。チップＣＰの構成については、後述する。以下ではチップＣＰの一例としてＮＡＮＤ型フラッシュメモリチップを例に挙げて説明するが、これに限らず他のメモリ（例えばＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）等）であっても良い。

ＤＲＡＭ３００は、データを一時的に記憶することが可能な揮発性メモリである。また、メモリシステム１が備える揮発性メモリは、ＤＲＡＭに限定されない。例えばメモリシステム１は、揮発性メモリとしてＳＲＡＭ（Static Random Access Memory）等を備えていても良い。

ＤＲＡＭ３００は、プロセッサ１３０の作業領域として使用される。そしてＤＲＡＭ３００は、ＮＡＮＤパッケージ群２００を管理するためのファームウェアや、後述する履歴テーブル等の、各種の管理テーブル等を保持する。

＜１−１−２＞メモリコントローラの構成
引き続き図１を用いて、メモリコントローラ１００の詳細な構成について説明する。

メモリコントローラ１００は、ホストインターフェース回路（ホストＩ／Ｆ）１１０、アクセス管理部１２０、プロセッサ（ＣＰＵ：Central Processing Unit）１３０、バッファメモリ１４０、タイマ１５０、ＥＣＣ（Error Correction Code）回路１６０、ＮＡＮＤインターフェース回路（ＮＡＮＤＩ／Ｆ）１７０、及びＤＲＡＭインターフェース回路（ＤＲＡＭＩ／Ｆ）１８０を備えている。なお、以下に説明されるメモリコントローラ１００の各部の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。

ホストインターフェース回路１１０は、ホストバスを介してホスト機器２と接続される。そして、ホストインターフェース回路１１０は、ホスト機器２からストリームを受信する。このストリームは、例えばホストコマンド及びデータを含んでいる。また、ストリームは、例えばユーザ毎に番号が割り当てられる。また、ホストインターフェース回路１１０は、プロセッサ１３０の命令に応答して、バッファメモリ１４０内のデータをホスト機器２へ転送する。

アクセス管理部１２０は、ユーザ毎に割り当てられるアクセス性能を管理する。アクセスとは、チップＣＰへのデータの書き込み、またはチップＣＰからのデータの読み出し動作等を意味する。アクセス性能とは、チップＣＰへのアクセスに要する時間に関わる。換言すると、アクセス性能が高い場合は、チップＣＰを占有する時間が長くなり、アクセス性能が低い場合は、チップＣＰを占有する時間が短くなる。

プロセッサ１３０は、メモリコントローラ１００全体の動作を制御する。例えば、プロセッサ１３０は、ＤＲＡＭ３００に記憶されたソフトウェアを実行する。

バッファメモリ１４０は、書込みデータや読出しデータ、及びＥＣＣ回路１６０によって誤り訂正された読出しデータ（期待データとも呼ぶ）を一時的に保持する。

タイマ１５０は、メモリシステム１の各種動作に関連する時刻を計測することが出来る。タイマ１５０は、例えば並列動作する複数のチップＣＰの時刻の情報（時刻情報）を取得できる。チップＣＰ毎の時刻情報は、ＤＲＡＭ３００等に記憶されても良い。

ＥＣＣ回路１６０は、ＮＡＮＤパッケージ群２００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路１６０は、データの書き込み時には誤り訂正符号を生成して、これを書込みデータに付与する。また、ＥＣＣ回路１６０は、データの読出し処理時にはこれを復号し、誤りビットの有無を検査する。そして誤りビットが検出された際には、ＥＣＣ回路１６０は、誤りビットの位置を特定し、誤りを訂正する。誤り訂正の方法は、例えば、硬判定復号（Hard bit decoding）及び軟判定復号（Soft bit decoding）を含む。硬判定復号に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose‐Chaudhuri‐Hocquenghem）符号やＲＳ（Reed‐Solomon）符号等を用いることができ、軟判定復号に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。

ＮＡＮＤインターフェース回路１７０は、ＮＡＮＤバスを介してＮＡＮＤパッケージ群２００と接続され、メモリコントローラ１００とＮＡＮＤパッケージ群２００との通信を司る。そして、アクセス管理部１２０から受信した命令に基づき、後述する各種信号をＮＡＮＤパッケージ群２００と送受信する。

ＤＲＡＭインターフェース回路１８０は、ＤＲＡＭバスを介してＤＲＡＭ３００と接続され、ＤＲＡＭ３００との通信を司る。そして、アクセス管理部１２０から受信した命令に基づき、後述する各種信号をＤＲＡＭ３００と送受信する。

＜１−１−３＞チップの構成
次に、チップＣＰの構成について、図２を用いて説明する。図２では、メモリコントローラ１００とチャネルＣＨ０との接続関係と、チャネルＣＨ０内の１つのチップＣＰ０の構成と、が一例として示される。

まず、メモリコントローラ１００とチャネルＣＨ０との接続関係について説明する。なお、メモリコントローラ１００とＣＨ１等の他のチャネルとの接続関係は、メモリコントローラ１００とチャネルＣＨ０との接続関係と同等であるため、説明を省略する。

図２に示すように、チャネルＣＨ０は、メモリコントローラ１００と接続され、各種信号を送受信する。各種信号の具体例は、チップイネーブル信号ＣＥｎ（ＣＥ０ｎ、ＣＥ１ｎ、…）、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ（ＲＢ０ｎ、ＲＢ１ｎ、…）、及び入出力信号ＤＱである。信号ＣＥ０ｎ、ＣＥ１ｎ、…はそれぞれ、チャネルＣＨ０のチャネルＣＨ０の各チップＣＰ（チップＣＰ０、ＣＰ１、…）に個別に入力され、信号ＲＢｎ０、ＲＢｎ１、…はそれぞれ、チャネルＣＨ０の各チップＣＰから個別に出力される。信号ＡＬＥ、ＣＬＥ、ＷＥｎ、ＲＥｎ、及びＤＱは、チャネルＣＨ０の各チップＣＰに対して共通して入力される。

具体的には、信号ＣＥ０ｎ、ＣＥ１ｎ、…はそれぞれ、チップＣＰ０、ＣＰ１、…をイネーブルにするための信号であり、“Ｌ（Low）”レベルでアサートされる。信号ＣＬＥ及びＡＬＥは、各チップＣＰへの入力信号ＤＱがそれぞれコマンド及びアドレスであることを各チップＣＰに通知する信号である。信号ＷＥｎは“Ｌ”レベルでアサートされ、入力信号ＤＱを各チップＣＰに取り込ませるための信号である。信号ＲＥｎも“Ｌ”レベルでアサートされ、各チップＣＰから出力信号ＤＱを読み出すための信号である。レディビジー信号ＲＢ０ｎ、ＲＢ１ｎ、…はそれぞれ、チップＣＰ０、ＣＰ１、…がレディ状態（メモリコントローラ１００からのコマンドを受信出来る状態）であるか、それともビジー状態（メモリコントローラ１００からのコマンドを受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。入出力信号ＤＱは、例えば８ビットの信号である。そして入出力信号ＤＱは、各チップＣＰとメモリコントローラ１００との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、並びに書き込みデータ及び読出しデータ等のデータＤＡＴである。

以上のようにＣＨ０が構成されることにより、メモリコントローラ１００は、チャネルＣＨ内の任意の１つのチップＣＰと通信することができる。

次に、チャネルＣＨ０内のチップＣＰ０の構成について説明する。なお、ＣＰ１等の他のチップの構成は、チップＣＰ０の構成と同等であるため、説明を省略する。

チップＣＰ０は、メモリセルアレイ１１、ロウデコーダ１２、ドライバ１３、センスアンプモジュール１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７を備える。

メモリセルアレイ１１は、メモリコントローラ１００から与えられたデータを記憶する。メモリセルアレイ１１は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図２では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。

ロウデコーダ１２は、アドレスレジスタ１５内のブロックアドレスＢＡに基づいて複数のブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおいてワード線を選択する。

ドライバ１３は、アドレスレジスタ１５内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２を介して電圧を供給する。

センスアンプモジュール１４は、データの読出し時には、メモリセルアレイ１１内のメモリセルトランジスタの閾値電圧をセンスし、データを読み出す。そして、センスアンプモジュール１４は、読み出したデータＤＡＴをメモリコントローラ１００に出力する。センスアンプモジュール１４は、データの書き込み時には、メモリコントローラ１００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。

アドレスレジスタ１５は、メモリコントローラ１００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、上述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。

コマンドレジスタ１６は、メモリコントローラ１００から受信したコマンドＣＭＤを保持する。

シーケンサ１７は、コマンドレジスタ１６に保持されたコマンドＣＭＤに基づき、チップＣＰ０全体の動作を制御する。

次に、メモリセルアレイ１１が備えるブロックＢＬＫの構成について、図３を用いて説明する。図３は、いずれかのブロックＢＬＫの回路図である。

図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。メモリセルアレイ１１内のブロック数、ブロックＢＬＫ内のストリングユニット数、及びストリングユニットＳＵ内のＮＡＮＤストリング数は任意である。

ＮＡＮＤストリングＮＳの各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。あるいは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ６３に共通接続される。

また、メモリセルアレイ１１内において同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）、但しｍは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＴの集合体を、セルユニットＣＵ（又はメモリグループ）とも言う。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

本例では、１つのメモリセルトランジスタＭＴが例えば２ビットデータを保持可能である。この２ビットデータを、下位のビットからそれぞれ下位(Lower)ビット、及び上位(Upper)ビットと呼ぶことにする。そして、同一のセルユニットＣＵに属するメモリセルの保持する下位ビットの集合を下位ページと呼び、上位ビットの集合を上位ページと呼ぶ。つまり、１つのストリングユニットＳＵ内における１本のワード線ＷＬ（１つのセルユニットＣＵ）には２ページが割当てられ、１つのストリングユニットＳＵは１２８ページ分の容量を有することになる。あるいは言い換えるならば、「ページ」とは、セルユニットＣＵに形成されるメモリ空間の一部、と定義することも出来る。データの書き込み及び読出しは、このページ毎又はセルユニットＣＵ毎に行っても良い。

図４は、各メモリセルトランジスタＭＴの取り得るデータ、閾値電圧分布、及び読出し時に用いる電圧について示したダイアグラムである。

上述の通り、メモリセルトランジスタＭＴは、２ビットデータを保持可能である。すなわち、メモリセルトランジスタＭＴは、閾値電圧に応じて４個の状態を取ることが出来る。この４個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶことにする。

“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ未満であり、データの消去状態に相当する。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり且つ電圧ＶＢ（＞ＶＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり且つ電圧ＶＣ（＞ＶＢ）未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり且つ電圧ＶＲＥＡＤ未満である。このように分布する４個の状態のうちで、“Ｃ”状態が、閾値電圧の最も高い状態である。電圧ＶＡ〜ＶＣは、総称して電圧ＶＣＧＲとも言う。電圧ＶＲＥＡＤは、例えば、読出し動作時において読出し対象でないワード線ＷＬに印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。

また上記閾値電圧分布は、前述の下位ビット及び上位ビットからなる２ビット（２ページ）データを書き込むことで実現される。すなわち、上記“Ｅｒ”状態から“Ｃ”状態と、下位ビット及び上位ビットとの関係は、例えば、次の通りである。
“Ｅｒ”状態：“１１”（“上位／下位”の順で表記）
“Ａ”状態：“０１”
“Ｂ”状態：“００”
“Ｃ”状態：“１０”
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、２ビットのうちの１ビットのみが変化する。

従って、下位ビットを読み出す際には、下位ビットの値（“０”ｏｒ“１”）が変化する境界に相当する電圧を用いれば良く、このことは上位ビットでも同様である。

すなわち、図５に示すように、下位ページ読出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢを読出し電圧として用いる。電圧ＶＢを用いた読出し動作を、読出し動作ＢＲと呼ぶ。読出し動作ＢＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＢ未満か否かを判定する。

そして上位ページ読出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣを読出し電圧として用いる。電圧ＶＡ及びＶＣを用いた読出し動作を、それぞれ読出し動作ＡＲ及びＣＲと呼ぶ。読出し動作ＡＲにより、消去状態のメモリセルトランジスタＭＴが特定される。

なお、メモリセルアレイ１１の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON‐VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

＜１−１−４＞アクセス管理部の構成
続いて、図５を用いて、アクセス管理部の構成について説明する。図５は、アクセス管理部１２０の構成を示すブロック図である。

図５に示すように、アクセス管理部１２０は、ストリーム制御部１２１０、スループット制御部１２２０、ＮＡＮＤ帯域管理データ制御部１２３０、クレジット制御部１２４０、記憶部１２５０、ＮＡＮＤ制御部１２６０、及び時間計測部１２７０を備えている。

ストリーム制御部１２１０は、ストリーム読出部１２１１、ホストコマンド解析部１２１２、ストリーム番号解析部１２１３、及びキュー更新部１２１４を備えている。

ストリーム読出部１２１１は、例えば回路であり、ストリーム記憶部１２５１に記憶されているストリームを読み出す。ホストコマンド解析部１２１２は、例えば回路であり、ストリーム読出部１２１１によって読み出されたストリームに含まれるホストコマンドの内容を解析する。ストリーム番号解析部１２１３は、例えば回路であり、読み出されたストリームの番号を解析する。これにより、読み出されたストリームが、どのユーザに関するストリームなのかを判定できる。キュー更新部１２１４は、例えば回路であり、キュー領域１２５５を更新する。例えば、キュー更新部１２１４は、キュー領域１２５５にコマンドを入力する。

スループット制御部１２２０は、スループット設定値更新部１２２１、及びスループット設定値読出部１２２２を備えている。

スループット設定値更新部１２２１は、例えば回路であり、スループット設定値記憶部１２５２に記憶されているスループット設定値を更新する。スループット設定値とは、単位時間あたりのメモリシステム１の処理能力を決定するためのデータである。このスループット設定値は、例えばホスト機器２によって更新される。スループット設定値読出部１２２２は、例えば回路であり、スループット設定値記憶部１２５２に記憶されているスループット設定値を読み出す。

ＮＡＮＤ帯域管理データ制御部１２３０は、ＮＡＮＤ帯域管理データ読出部１２３１、及びＮＡＮＤ帯域管理データ更新部１２３２を備えている。

ＮＡＮＤ帯域管理データ読出部１２３１は、例えば回路であり、ＮＡＮＤ帯域管理データ記憶部１２５３からＮＡＮＤ帯域管理データを読み出す。ＮＡＮＤ帯域管理データについては後述する。ＮＡＮＤ帯域管理データ更新部１２３２は、例えば回路であり、ＮＡＮＤ帯域管理データ記憶部１２５３に記憶されているＮＡＮＤ帯域管理データを更新する。

クレジット制御部１２４０は、クレジット読出部１２４１、初期クレジット値算出部１２４２、初期クレジット値更新部１２４３、クレジット判定部１２４４、クレジット加算部１２４５、クレジット減算部１２４６、クレジット再供給条件判定部１２４７、キュー判定部１２４８、及びクレジット初期化部１２４９を備えている。

クレジット読出部１２４１は、例えば回路であり、クレジット記憶部１２５４に記憶されているクレジットを読み出す。クレジットは、ユーザ毎のアクセス性能を管理する為に用いられるデータである。詳細については後述する。初期クレジット値算出部１２４２は、例えば回路であり、初期クレジット値を算出する。初期クレジット値は、クレジットに含まれるデータである。詳細については、後述する。初期クレジット値更新部１２４３は、例えば回路であり、クレジット記憶部１２５４に記憶されているクレジット内の初期クレジット値を更新する。クレジット判定部１２４４は、例えば回路であり、クレジット読出部１２４１によって読み出されたクレジットを判定する。クレジット加算部１２４５は、例えば回路であり、クレジット読出部１２４１によって読み出されたクレジットに含まれるクレジット値に、初期クレジット値を加算する。クレジット減算部１２４６は、例えば回路であり、クレジット読出部１２４１によって読み出されたクレジット内のクレジット値から、外部アクセス処理または内部アクセス処理に応じたクレジット値を減算する。クレジット再供給条件判定部１２４７は、例えば回路であり、クレジット内のクレジット値に、初期クレジット値を加算する条件（例えば、クレジット再供給条件）を満たしているか否かを判定する。キュー判定部１２４８は、例えば回路であり、キュー領域１２５５に記憶されているキューの中身を判定する。クレジット初期化部１２４９は、例えば回路であり、クレジットを初期化する。この初期化とは、例えばクレジット内に含まれる有効化フラグを無効状態にすることである。

記憶部１２５０は、ストリーム記憶部１２５１、スループット設定値記憶部１２５２、ＮＡＮＤ帯域管理データ記憶部１２５３、クレジット記憶部１２５４、及びキュー領域１２５５を備えている。

ストリーム記憶部１２５１は、例えば回路であり、ホストインターフェース回路１１０がホスト機器２から受信したストリームを記憶する。ストリーム記憶部１２５１は、例えばストリームを、ホスト機器２から受信した順番に先頭から末尾へと記憶する。スループット設定値記憶部１２５２は、例えば回路であり、スループット設定値更新部１２２１により入力されるスループット設定値を記憶する。スループット設定値記憶部１２５２は、ストリーム番号毎にスループット設定値を記憶する。ＮＡＮＤ帯域管理データ記憶部１２５３は、例えば回路であり、ストリーム番号毎にＮＡＮＤ帯域管理データを記憶する。ＮＡＮＤ帯域管理データのデータ構造については、後述する。クレジット記憶部１２５４は、例えば回路であり、ストリーム番号毎にクレジットを記憶する。クレジットのデータ構造については、後述する。キュー領域１２５５は、例えば回路であり、ストリーム番号毎に複数のキュー（例えば第１キュー、第２キュー、及び第３キュー）を備える。複数のキューのデータ構造については、後述する。

次に、ＮＡＮＤ帯域管理データのデータ構造について説明する。ＮＡＮＤ帯域管理データは、有効データサイズ、ユーザ読み出しデータサイズ、ユーザ書き込みデータサイズ、内部読み出しデータサイズ、内部書き込みデータサイズ、総読み出しデータサイズ、総書き込みデータサイズ、総アクセス時間、及び単位時間あたりのアクセス時間、を含む。

有効データサイズは、ユーザに割り当てられた（ユーザが占有している）記憶領域のサイズである。

ユーザ読み出しデータサイズは、ユーザの読み出し要求に基づく外部アクセス処理による読み出しデータのサイズである。

ユーザ書き込みデータサイズは、ユーザの書き込み要求に基づく外部アクセス処理による書き込みデータのサイズである。

内部読み出しデータサイズは、ユーザに割り当てられた記憶領域に関する内部アクセス処理による読み出しデータのサイズである。

内部書き込みデータサイズは、ユーザに割り当てられた記憶領域に関する内部アクセス処理による書き込みデータのサイズである。

総読み出しデータサイズは、ユーザ読み出しデータサイズと、内部読み出しデータサイズの合計（総和）である。

総書き込みデータサイズは、ユーザ書き込みデータサイズと、内部書き込みデータサイズの合計（総和）である。

総アクセス時間は、ユーザに割り当てられた記憶領域に関する内部アクセス処理及び外部アクセス処理に基づく、ＮＡＮＤインターフェース回路１７０の使用時間である。

単位時間あたりのアクセス時間は、総アクセス時間を単位時間で割った時間である。これをＮＡＮＤ帯域使用量とも記載する。

次に、クレジットのデータ構造について説明する。クレジットは、有効化フラグ、初期クレジット値、及びクレジット値を含む。

有効化フラグはクレジットが有効である際に立てられる。例えば”１”データを記憶する場合「フラグが立つ」ということを意味し、”０”データを記憶する場合「フラグが立っていない」ということを意味する。有効化フラグが立っている場合は、有効化状態であり、無効化フラグが立っている場合は、無効化状態である。

初期クレジット値は、ＮＡＮＤ帯域管理データ及びスループット設定値に基づいて初期クレジット値算出部１２４２によって算出される。そして、初期クレジット値は、クレジット加算部１２４５がクレジット値を加算する際に用いられる値である。初期クレジット値は、ホスト機器２から供給されるスループット設定値に基づいて変更可能な値である。

クレジット値は、外部アクセス処理及び内部アクセス処理に必要な値である。具体的には、メモリシステム１によって外部アクセス処理または内部アクセス処理が行われる場合、その都度、クレジット値から、外部アクセス処理または内部アクセス処理に割り当てられたクレジット値が減算される。例えば、実行コマンドにより、減算されるクレジット値は異なる。読み出し動作は書き込み動作よりも処理時間が短いので、読み出し動作に係るクレジット値は、書き込み動作に係るクレジット値よりも小さな値となる。コマンドごとのクレジット値はそのシステムに合わせて決める。

有効化フラグ、初期クレジット値、及びクレジット値の詳細な用途については後述する。

次に、複数のキューのデータ構造について図６を用いて説明する。図６に示すように、キュー領域１２５５は、例えば第１キュー、第２キュー、及び第３キューを備えている。キューとは、先に入力したデータが先に出力されるデータの構造である。このようなデータの入出力方式は「ＦＩＦＯ（First in First out）」と呼ばれる。キューの末尾にデータを入力することを「エンキュー」と呼び、データの先頭からデータを出力することを「デキュー」と呼ぶ。キューでは末尾からデータ（コマンド）がエンキューされ、エンキューされた順番で先頭からデータがデキューされる。

第１キューは、例えば内部アクセス処理（内部処理）に関するコマンドがエンキューされる。内部アクセス処理の例としては、コンパクション、デフラグメンテーション、ガベージコレクションなどがある。この内部処理は、ユーザからの要求（外部アクセス処理）に基づいて、行われる必要が生じる。

第２キューは、例えば外部アクセス処理（外部処理）に関するホストコマンドのうち読み出しコマンドに関するコマンドがエンキューされる。

第３キューは、例えば外部アクセス処理（外部処理）に関するホストコマンドのうち書き込みコマンドに関するコマンドがエンキューされる。

図５に戻って、アクセス管理部１２０の構成の続きを説明する。ＮＡＮＤ制御部１２６０は、内部アクセス処理判定部１２６１、ＮＡＮＤコマンド発行部１２６２、及びブロック選択部１２６３を備えている。

内部アクセス処理判定部１２６１は、例えば回路であり、あるストリームに関する記憶領域（例えばあるチップＣＰのあるブロック）に対して内部アクセス処理を行うか否かを判定する。ＮＡＮＤコマンド発行部１２６２は、例えば回路であり、チップＣＰに発行するＮＡＮＤコマンドを発行する。ブロック選択部１２６３は、例えば回路であり、内部アクセス処理の対象となるブロックを選択する。

時間計測部１２７０は、例えば回路であり、アクセス管理部１２０が必要とする時間を適宜計測する。

なお、アクセス管理部１２０は、ストリーム制御部１２１０、スループット制御部１２２０、ＮＡＮＤ帯域管理データ制御部１２３０、クレジット制御部１２４０、及びＮＡＮＤ制御部１２６０は、ＣＰＵ１３０上で動作するファームウェアであっても良い。また、記憶部１２５０は、ＤＲＡＭ３００で実現されても良い。また、時間計測部１２７０は、タイマ１５０で実現されても良い。

＜１−２＞動作
続いて、本実施形態に係るメモリシステム１の動作について説明する。以下では、外部アクセス処理及び内部アクセス処理を包含した動作について説明する。また、以下では、簡単のため、あるユーザ、つまり、あるストリーム番号に着目して説明する。

＜１−２−１＞外部アクセス処理及び内部アクセス処理を包含した動作
図７及び図８を用いて、メモリシステム１の第１の動作として、メモリシステム１における内部アクセス処理の判定、並びにホストコマンドの受信の判定について説明する。図７は、メモリシステム１における内部アクセス処理の判定、並びにホストコマンドの受信の判定に係るフローチャートである。図８は、メモリシステム１における内部アクセス処理の判定、並びにホストコマンドの受信の判定を示すブロック図である。以下では、図７及び図８の両方を参照して説明する。

［Ｓ１００１］
本実施形態に係るメモリシステム１では、ホスト機器２からの命令（換言するとユーザからの命令、または外部アクセス処理とも記載する）よりも、内部アクセス処理を優先することがある。その場合、まず内部アクセス処理判定部１２６１は、あるストリーム番号に関して内部アクセス処理が必要か否かを判定する。例えば、このＳ１００１の実行タイミングは、時間計測部１２７０によって計測された時間によって行われても良い。

［Ｓ１００２］
内部アクセス処理判定部１２６１が、内部アクセス処理が必要ではないと判定する場合（Ｓ１００１、ＮＯ）、ホストコマンド解析部１２１２がホストコマンドを受信しているか否かを判定する。具体的には、ホストコマンド解析部１２１２は、ストリーム読出部１２１１を介して、ストリーム記憶部１２５１に記憶されているストリームを読み出す。そして、ホストコマンド解析部１２１２は、読み出されたストリームの有無に基づいてホストコマンドを受信しているか否かを判定する。換言すると、ホストコマンド解析部１２１２は、外部アクセス処理が必要か否かを判定している。ホストコマンド解析部１２１２が、外部アクセス処理が必要ではないと判定する場合（Ｓ１００２、ＮＯ）、メモリシステム１は、Ｓ１００１を繰り返す。

［Ｓ１００３］
ホストコマンド解析部１２１２が、外部アクセス処理が必要であると判定する場合（Ｓ１００２、ＹＥＳ）、メモリシステム１は、ホストコマンドに基づく処理を行う。

［Ｓ１００４］
内部アクセス処理判定部１２６１が、あるストリームについて内部アクセス処理が必要であると判定する場合（Ｓ１００１、ＹＥＳ）、メモリシステム１は、内部アクセス処理を実行する。

＜１−２−２＞Ｓ１００３
図９及び図１０を用いて、Ｓ１００３の動作（メモリシステム１の第２の動作）について説明する。図９は、Ｓ１００３の動作に係るフローチャートである。図１０は、Ｓ１００３の動作を示すブロック図である。以下では、図９及び図１０の両方を参照して説明する。

［Ｓ１１０１］
ホストコマンドに基づく処理を行う場合、ホストコマンド解析部１２１２は、ストリーム読出部１２１１を介してストリーム記憶部１２５１からストリームを受信し、ストリームに含まれるホストコマンドを解析する。

［Ｓ１１０２］
ホストコマンド解析部１２１２は、ホストコマンドを解析することで、コマンドの種類を判定できる。

［Ｓ１１０３］
ホストコマンド解析部１２１２は、Ｓ１１０２において、ホストコマンドがスループット設定値の設定に関するコマンドであると判定する場合、スループット設定値の設定を行う。そのため、ストリーム番号解析部１２１３にスループット設定値の設定を行う旨を通知する。

［Ｓ１１０４］
ホストコマンド解析部１２１２は、Ｓ１１０２において、外部アクセス処理に関するコマンドであると判定する場合、外部アクセス処理を行う。そのため、ストリーム番号解析部１２１３に外部アクセス処理を行う旨を通知する。

＜１−２−３＞Ｓ１１０３
図１１及び図１２を用いて、Ｓ１１０３の動作（メモリシステム１の第３の動作）について説明する。図１１は、Ｓ１１０３の動作に係るフローチャートである。図１２は、Ｓ１１０３の動作を示すブロック図である。以下では、図１１及び図１２の両方を参照して説明する。

［Ｓ１２０１］
ストリーム番号解析部１２１３は、ストリームの番号を解析する。具体的には、処理対象のストリームが、ストリーム０〜ストリームＮの何れであることを判定する。

［Ｓ１２０２］
ストリーム番号解析部１２１３は、解析したストリームに含まれるスループット設定値を読み出す。

［Ｓ１２０３］
スループット設定値更新部１２２１は、読み出したスループット設定値を、受信したストリームの番号と関連付けてスループット設定値記憶部１２５２に記憶する。

［Ｓ１２０４］
ＮＡＮＤ帯域管理データ読出部１２３１は、ＮＡＮＤ帯域管理データ記憶部１２５３から、受信したストリームに関するＮＡＮＤ帯域管理データを読み出す。

スループット設定値読出部１２２２は、スループット設定値記憶部１２５２から、受信したストリームに関するスループット設定値を読み出す。

初期クレジット値算出部１２４２は、ＮＡＮＤ帯域管理データ読出部１２３１によってＮＡＮＤ帯域管理データ記憶部１２５３から読み出されたＮＡＮＤ帯域管理データと、スループット設定値読出部１２２２によってスループット設定値記憶部１２５２から読み出されたスループット設定値によって、初期クレジット値を算出する。

［Ｓ１２０５］
初期クレジット値更新部１２４３は、初期クレジット値算出部１２４２によって算出された初期クレジット値を、クレジット記憶部１２５４に記憶されている、あるストリームに関する初期クレジット値として更新する。

＜１−２−４＞Ｓ１１０４
図１３及び図１４を用いて、Ｓ１１０４の動作（メモリシステム１の第４の動作）について説明する。図１３は、Ｓ１１０４の動作に係るフローチャートである。図１４は、Ｓ１１０４の動作を示すブロック図である。以下では、図１３及び図１４の両方を参照して説明する。

［Ｓ１３０１］
ストリーム番号解析部１２１３は、ストリームの番号を解析する。具体的には、処理対象のストリームが、ストリーム０〜ストリームＮの何れであることを判定する。

［Ｓ１３０２］
ストリーム番号解析部１２１３は、解析したストリームに含まれるホストコマンドを読み出す。

［Ｓ１３０３］
キュー更新部１２１４は、読み出されたホストコマンドをキュー領域１２５５に記憶する。この時、キュー更新部１２１４は、キューの種類に応じて、適切なキューにホストコマンドを入力する。

［Ｓ１３０４］
クレジット読出部１２４１は、クレジット記憶部１２５４から、ストリームに関するクレジットを読み出す。

クレジット判定部１２４４は、読み出したクレジットに含まれる有効化フラグが、有効になっているか否かを判定する。

［Ｓ１３０５］
クレジット判定部１２４４が、有効化フラグが有効になっていないと判定する場合（Ｓ１３０４、ＮＯ）、クレジット加算部１２４５は、有効化フラグを“有効”状態に更新し、更に読み出したクレジットに含まれる初期クレジット値を、クレジット値に加算する。

［Ｓ１３０６］
クレジット判定部１２４４が、有効化フラグが有効になっていると判定する場合（Ｓ１３０４、ＹＥＳ）、またはＳ１３０５の後、キュー判定部１２４８は、キューの実行処理を行う。

＜１−２−５＞Ｓ１３０６
図１５〜図１８を用いて、Ｓ１３０６の動作（メモリシステム１の第５の動作）について説明する。図１５及び図１７は、Ｓ１３０６の動作に係るフローチャートである。図１６及び図１８は、Ｓ１３０６の動作を示すブロック図である。以下では、図１５〜図１８を参照して説明する。

［Ｓ１４０１］
キュー判定部１２４８は、キュー領域１２５５の第２キューに、読み出しコマンドがエンキューされているか否かを判定する。

［Ｓ１４０２］
キュー判定部１２４８が、第２キューに、読み出しコマンドがエンキューされていると判定する場合（Ｓ１４０１、ＹＥＳ）、クレジット読出部１２４１は、クレジット記憶部１２５４からクレジットを読み出す。そして、クレジット判定部１２４４は、クレジットに含まれるクレジット値が、読み出しコマンドを実行するために必要な条件を満たしているか否かを判定する。具体的な一例としては、読み出しコマンドを実行する為には、第１クレジット値を要する。そして、クレジットに含まれるクレジット値が、読み出しコマンドの実行に要するクレジット値を超えるか否かを判定する。クレジット判定部１２４４が、クレジットに含まれるクレジット値が、読み出しコマンドの実行に要するクレジット値を超えないと判定する場合（Ｓ１４０２、ＮＯ）、クレジット値の加算に関する動作を行う。詳細については後述する。

［Ｓ１４０３］
クレジット判定部１２４４が、クレジットに含まれるクレジット値が、読み出しコマンドの実行に要するクレジット値を超えると判定する場合（Ｓ１４０２、ＹＥＳ）、ＮＡＮＤコマンド発行部１２６２は、読み出しコマンドを、ストリームによって指定されるチップＣＰ並びにブロックに対して発行する。

［Ｓ１４０４］
クレジット減算部１２４６は、クレジット値から、読み出しコマンドに対応するクレジット値を減算する。

［Ｓ１４０５］
キュー判定部１２４８が、第２キューに読み出しコマンドがエンキューされていないと判定する場合（Ｓ１４０１、ＮＯ）、キュー判定部１２４８が、第３キューに書き込みコマンドがエンキューされているか否かを判定する。キュー判定部１２４８が、第３キューに書き込みコマンドがエンキューされていないと判定する場合（Ｓ１４０５、ＮＯ）、動作を終了する。

［Ｓ１４０６］
キュー判定部１２４８が、第３キューに書き込みコマンドがエンキューされていると判定する場合（Ｓ１４０５、ＹＥＳ）、クレジット読出部１２４１は、クレジット記憶部１２５４からクレジットを読み出す。そして、クレジット判定部１２４４は、クレジットに含まれるクレジット値が、書き込みコマンドを実行するために必要な条件を満たしているか否かを判定する。具体的な一例としては、書き込みコマンドを実行する為には、第２クレジット値（例えば第１クレジット値と異なる）を要する。そして、クレジットに含まれるクレジット値が、書き込みコマンドの実行に要するクレジット値を超えるか否かを判定する。クレジット判定部１２４４が、クレジットに含まれるクレジット値が、書き込みコマンドの実行に要するクレジット値を超えないと判定する場合（Ｓ１４０６、ＮＯ）、クレジット値の加算に関する動作を行う。詳細については後述する。

［Ｓ１４０７］
クレジット判定部１２４４が、クレジットに含まれるクレジット値が、書き込みコマンドの実行に要するクレジット値を超えると判定する場合（Ｓ１４０６、ＹＥＳ）、ＮＡＮＤコマンド発行部１２６２は、書き込みコマンドを、ストリームによって指定されるチップＣＰ並びにブロックに対して発行する。

［Ｓ１４０８］
クレジット減算部１２４６は、クレジット値から、書き込みコマンドに対応するクレジット値を減算する。その後、Ｓ１４０５を繰り返す。

なお、書き込み動作は、書き込み動作に関するコマンドが一定量貯まってから、クレジット値を確認して、一定量の書き込みコマンドをまとめて、チップＣＰへ送られても良い。

それに対して、読み出し動作は、クレジット値があれば、すぐにチップＣＰへ送られても良い。

［Ｓ１５０１］
続いて、図１７、及び図１８を用いて、クレジットの加算に関する動作について説明する。

クレジット判定部１２４４が、クレジットに含まれるクレジット値が、読み出しコマンドの実行に要するクレジット値を超えないと判定する場合（Ｓ１４０２、ＮＯ）、またはクレジットに含まれるクレジット値が、書き込みコマンドの実行に要するクレジット値を超えないと判定する場合（Ｓ１４０６、ＮＯ）、時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過したか否かを判定する。

［Ｓ１５０２］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過していないと判定する場合（Ｓ１５０１、ＮＯ）、クレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしているか否かを判定する。クレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしていないと判定する場合（Ｓ１５０２、ＮＯ）、Ｓ１５０１を繰り返す。

［Ｓ１５０３］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過していると判定する場合（Ｓ１５０１、ＹＥＳ）、またはクレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしていると判定する場合（Ｓ１５０２、ＹＥＳ）、クレジット加算部１２４５は、クレジット記憶部１２５４に記憶されている所定のクレジット値に、初期クレジット値を加算する。その後、Ｓ１４０１に進む。

＜１−２−６＞クレジットの加算
図１９、及び図２０を用いて、クレジットの加算に関する動作（メモリシステム１の第６の動作）について説明する。図１９は、クレジットの加算に関する動作に係るフローチャートである。図２０は、クレジットの加算に関する動作を示すブロック図である。以下では、図１９、及び図２０の両方を参照して説明する。

このクレジットの加算に関する動作は、有効化されているクレジットに関してバックグラウンドで行われる。バックグラウンドで行われるとは、上述した動作と並列して行われる事を意味する。

［Ｓ１６０１］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過したか否かを判定する。

［Ｓ１６０２］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過していないと判定する場合（Ｓ１６０１、ＮＯ）、クレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしているか否かを判定する。クレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしていないと判定する場合（Ｓ１６０２、ＮＯ）、Ｓ１６０１を繰り返す。クレジット再供給条件は、「全ユーザがクレジット値の加算（供給）待ちで、メモリシステム１におけるＮＡＮＤ利用状態（帯域）が５０％以下」、または「全ユーザがクレジット値の加算待ちで、動作がコマンド待ち状態」などが考えられる。

［Ｓ１６０３］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過していると判定する場合（Ｓ１６０１、ＹＥＳ）、またはクレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしていると判定する場合（Ｓ１６０２、ＹＥＳ）、キュー判定部１２４８は、キューにコマンドがあるか否かを判定する。

［Ｓ１６０４］
キュー判定部１２４８は、キューにコマンドがないと判定する場合（Ｓ１６０３、ＮＯ）、クレジット初期化部１２４９が、クレジットを初期化する。具体的には、有効化フラグを「立っていない」状態に更新する。

［Ｓ１６０５］
キュー判定部１２４８は、キューにコマンドがあると判定する場合（Ｓ１６０４、ＹＥＳ）、クレジット加算部１２４５は、クレジット記憶部１２５４に記憶されている所定のクレジット値に、初期クレジット値を加算する。その後、Ｓ１３０６に進む。

＜１−２−７＞Ｓ１００４
図２１〜図２５を用いて、Ｓ１００４の動作（メモリシステム１の第７の動作）について説明する。図２１、図２３〜図２５は、Ｓ１００４の動作に係るフローチャートである。図２２は、Ｓ１００４の動作を示すブロック図である。以下では、図２１〜図２５を参照して説明する。

［Ｓ１７０１］
内部アクセス処理判定部１２６１が、あるストリームについて内部アクセス処理が必要であると判定する場合（Ｓ１００１、ＹＥＳ）、ブロック選択部１２６３は、内部アクセス処理の対象となるチップＣＰのブロックを選択する。なお、ここでは、内部アクセス処理の一例として、コンパクションに関する動作について説明する。コンパクション動作に置いては、まずデータの移動先のブロック（ブロック選択部１２６３により選択されたブロック）を消去し、そして移動するデータを読み出し、読み出したデータを消去済みのブロックに書き込む。

［Ｓ１７０２］
クレジット読出部１２４１は、クレジット記憶部１２５４からクレジットを読み出す。そして、クレジット判定部１２４４は、クレジットに含まれるクレジット値が、消去コマンドを実行するために必要な条件を満たしているか否かを判定する。具体的な一例としては、消去コマンドを実行する為には、第３クレジット値（例えば第１及び第２クレジット値と異なる）を要する。そして、クレジットに含まれるクレジット値が、消去コマンドの実行に要するクレジット値を超えるか否かを判定する。クレジット判定部１２４４が、クレジットに含まれるクレジット値が、消去コマンドの実行に要するクレジット値を超えないと判定する場合（Ｓ１７０２、ＮＯ）、クレジット値の加算に関する動作を行う。

［Ｓ１７０３］
クレジット判定部１２４４が、クレジットに含まれるクレジット値が、消去コマンドの実行に要するクレジット値を超えると判定する場合（Ｓ１７０２、ＹＥＳ）、ＮＡＮＤコマンド発行部１２６２は、消去コマンドを、ストリームによって指定されるチップＣＰ並びに、ブロック選択部１２６３によりＳ１７０１で選択されたブロックに対して発行する。これにより、移動先のブロックを消去できる。

［Ｓ１７０４］
クレジット減算部１２４６は、クレジット値から、消去コマンドに対応するクレジット値を減算する。

［Ｓ１７０５］
クレジット読出部１２４１は、クレジット記憶部１２５４からクレジットを読み出す。そして、クレジット判定部１２４４は、クレジットに含まれるクレジット値が、読み出しコマンドを実行するために必要な条件を満たしているか否かを判定する。具体的な一例としては、読み出しコマンドを実行する為には、第１クレジット値を要する。そして、クレジットに含まれるクレジット値が、読み出しコマンドの実行に要するクレジット値を超えるか否かを判定する。クレジット判定部１２４４が、クレジットに含まれるクレジット値が、読み出しコマンドの実行に要するクレジット値を超えないと判定する場合（Ｓ１７０５、ＮＯ）、クレジット値の加算に関する動作を行う。

［Ｓ１７０６］
クレジット判定部１２４４が、クレジットに含まれるクレジット値が、読み出しコマンドの実行に要するクレジット値を超えると判定する場合（Ｓ１７０５、ＹＥＳ）、ＮＡＮＤコマンド発行部１２６２は、読み出しコマンドを、ストリームによって指定されるチップＣＰ並びにブロックに対して発行する。これにより、移動するデータを読み出す。

［Ｓ１７０７］
クレジット減算部１２４６は、クレジット値から、読み出しコマンドに対応するクレジット値を減算する。

［Ｓ１７０８］
クレジット読出部１２４１は、クレジット記憶部１２５４からクレジットを読み出す。そして、クレジット判定部１２４４は、クレジットに含まれるクレジット値が、書き込みコマンドを実行するために必要な条件を満たしているか否かを判定する。具体的な一例としては、書き込みコマンドを実行する為には、第２クレジット値を要する。そして、クレジットに含まれるクレジット値が、書き込みコマンドの実行に要するクレジット値を超えるか否かを判定する。クレジット判定部１２４４が、クレジットに含まれるクレジット値が、書き込みコマンドの実行に要するクレジット値を超えないと判定する場合（Ｓ１７０８、ＮＯ）、クレジット値の加算に関する動作を行う。

［Ｓ１７０９］
クレジット判定部１２４４が、クレジットに含まれるクレジット値が、書き込みコマンドの実行に要するクレジット値を超えると判定する場合（Ｓ１７０８、ＹＥＳ）、ＮＡＮＤコマンド発行部１２６２は、書き込みコマンドを、ストリームによって指定されるチップＣＰ並びにブロックに対して発行する。これにより、消去済みのブロックにデータを書き込める。

［Ｓ１７１０］
クレジット減算部１２４６は、クレジット値から、書き込みコマンドに対応するクレジット値を減算する。

［Ｓ１８０１］
クレジット判定部１２４４が、クレジットに含まれるクレジット値が、消去コマンドの実行に要するクレジット値を超えないと判定する場合（Ｓ１７０２、ＮＯ）、時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過したか否かを判定する。

［Ｓ１８０２］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過していないと判定する場合（Ｓ１８０１、ＮＯ）、クレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしているか否かを判定する。クレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしていないと判定する場合（Ｓ１８０２、ＮＯ）、Ｓ１８０１を繰り返す。

［Ｓ１８０３］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過していると判定する場合（Ｓ１８０１、ＹＥＳ）、またはクレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしていると判定する場合（Ｓ１８０２、ＹＥＳ）、クレジット加算部１２４５は、クレジット記憶部１２５４に記憶されている所定のクレジット値に、初期クレジット値を加算する。その後、Ｓ１７０３に進む。

［Ｓ１９０１］
クレジット判定部１２４４が、クレジットに含まれるクレジット値が、読み出しコマンドの実行に要するクレジット値を超えないと判定する場合（Ｓ１７０５、ＮＯ）、時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過したか否かを判定する。

［Ｓ１９０２］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過していないと判定する場合（Ｓ１９０１、ＮＯ）、クレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしているか否かを判定する。クレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしていないと判定する場合（Ｓ１９０２、ＮＯ）、Ｓ１９０１を繰り返す。

［Ｓ１９０３］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過していると判定する場合（Ｓ１９０１、ＹＥＳ）、またはクレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしていると判定する場合（Ｓ１９０２、ＹＥＳ）、クレジット加算部１２４５は、クレジット記憶部１２５４に記憶されている所定のクレジット値に、初期クレジット値を加算する。その後、Ｓ１７０６に進む。

［Ｓ２００１］
クレジット判定部１２４４が、クレジットに含まれるクレジット値が、書き込みコマンドの実行に要するクレジット値を超えないと判定する場合（Ｓ１７０８、ＮＯ）、時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過したか否かを判定する。

［Ｓ２００２］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過していないと判定する場合（Ｓ２００１、ＮＯ）、クレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしているか否かを判定する。クレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしていないと判定する場合（Ｓ２００２、ＮＯ）、Ｓ２００１を繰り返す。

［Ｓ２００３］
時間計測部１２７０は、所定のクレジットに関して、クレジットを加算してから、第１時間が経過していると判定する場合（Ｓ２００１、ＹＥＳ）、またはクレジット再供給条件判定部１２４７は、所定のクレジットに関して、クレジット再供給条件を満たしていると判定する場合（Ｓ２００２、ＹＥＳ）、クレジット加算部１２４５は、クレジット記憶部１２５４に記憶されている所定のクレジット値に、初期クレジット値を加算する。その後、Ｓ１７０９に進む。

＜１−３＞効果
上述した実施形態によれば、メモリシステム１では、ユーザ毎にアクセス処理に必要なデータ（クレジット）が割り当てられる。メモリシステム１は、ユーザの要求に基づく外部アクセス処理を実行する場合、外部アクセス処理に必要な値をクレジット値から減算する。同様に、メモリシステム１は、ユーザの要求に基づかないメモリシステム１の内部アクセス処理を実行する場合、内部アクセス処理に必要な値をクレジット値から減算する。このように、外部アクセス処理のみならず内部アクセス処理を行う場合も適切にチップへのアクセスを制御できる。

換言すると、上述したメモリシステム１では、クレジットを採用することで、ユーザごとに適切にＮＡＮＤ帯域使用量を制御することが可能となる。

上述したように、メモリシステム１は、データセンター等に配置され、複数のユーザによって共有されることがある。この場合、ユーザのメモリシステム１の使用方法に起因し、メモリシステム１の外からは見えない内部アクセス処理を行う必要が生じ、内部アクセス処理によって、メモリシステム１に負荷がかかっている場合がある。

例えば、メモリシステム１を運用するサービスへ支払う課金額に応じて、メモリシステム１における使用できる記憶容量を変える事が考えられる。しかし、上述したように、ユーザのメモリシステム１の使用方法によっては、課金額が低いユーザの使用方法のせいで、メモリシステム１の内部アクセス処理が増えることがある。その場合、課金額が低いユーザにアクセス性能が割かれ、課金額が高い他のユーザのメモリシステム１へのアクセスに影響を与えてしまうことがある。

しかしながら、本実施形態によれば、ユーザが払うお金（サービスの利益）に見合った性能（資源）を、ユーザに割り当てることが可能となる。これにより、ユーザは必要な性能分のお金を払うことになる。そのため、メモリシステム１にとって都合の良いアクセスパターンを用いてアクセスするユーザは、少ないお金でメモリシステム１を利用できる。本実施形態に係るメモリシステム１を採用するデータセンター側は、ユーザから妥当な理由でお金を集められ、性能に対するクレームを退けられるようになる。

＜２＞その他
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリシステム
２…ホスト機器
１１…メモリセルアレイ
１２…ロウデコーダ
１３…ドライバ
１４…センスアンプモジュール
１５…アドレスレジスタ
１６…コマンドレジスタ
１７…シーケンサ
１００…メモリコントローラ
１１０…ホストインターフェース回路
１２０…アクセス管理部
１３０…ＣＰＵ
１４０…バッファメモリ
１５０…タイマ
１６０…ＥＣＣ回路
１７０…ＮＡＮＤインターフェース回路
１８０…ＤＲＡＭインターフェース回路
２００…ＮＡＮＤパッケージ群
１２１０…ストリーム制御部
１２１１…ストリーム読出部
１２１２…ホストコマンド解析部
１２１３…ストリーム番号解析部
１２１４…キュー更新部
１２２０…スループット制御部
１２２１…スループット設定値更新部
１２２２…スループット設定値読出部
１２３０…ＮＡＮＤ帯域管理データ制御部
１２３１…ＮＡＮＤ帯域管理データ読出部
１２３２…ＮＡＮＤ帯域管理データ更新部
１２４０…クレジット制御部
１２４１…クレジット読出部
１２４２…初期クレジット値算出部
１２４３…初期クレジット値更新部
１２４４…クレジット判定部
１２４５…クレジット加算部
１２４６…クレジット減算部
１２４７…クレジット再供給条件判定部
１２４８…キュー判定部
１２４９…クレジット初期化部
１２５０…記憶部
１２５１…ストリーム記憶部
１２５２…スループット設定値記憶部
１２５３…ＮＡＮＤ帯域管理データ記憶部
１２５４…クレジット記憶部
１２５５…キュー領域
１２６０…ＮＡＮＤ制御部
１２６１…内部アクセス処理判定部
１２６２…ＮＡＮＤコマンド発行部
１２６３…ブロック選択部
１２７０…時間計測部

Claims

データを記憶する不揮発性記憶装置と、
ユーザ毎に割り当てられ、第１管理データを含む第１情報を管理し、
ユーザから前記不揮発性記憶装置へのアクセス要求を受信し、且つ前記第１管理データが、第１値以上である場合、前記不揮発性記憶装置へのアクセスに関する第１処理を行い、
前記第１管理データが、第２値以上である場合、前記不揮発性記憶装置へのアクセスに関する第２処理を行う
メモリコントローラと、
を備える
メモリシステム。
前記第１管理データは、ユーザ毎に異なる
請求項１に記載のメモリシステム。
前記メモリコントローラは、ユーザから前記不揮発性記憶装置へのアクセス要求を受信し、且つ前記第１管理データが、前記第１値以上でない場合、前記第１管理データが、前記第１値以上になるまで前記第１処理を行わない
請求項１または２に記載のメモリシステム。
前記メモリコントローラは、前記第１管理データが、第２値以上でない場合、前記第１管理データが、前記第１値以上になるまで前記第２処理を行わない
請求項１乃至３の何れか一項に記載のメモリシステム。
前記メモリコントローラは、第１条件を満たす場合、前記第１値を更新する
請求項１乃至４の何れか一項に記載のメモリシステム。