JP2021036425A

JP2021036425A - テスト機能を持つ装置およびそのテストの方法

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Publication number: JP2021036425A
Application number: JP2020138662A
Authority: JP
Inventors: 信秀高品; Nobuhide Takashina
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2019-08-22
Filing date: 2020-08-19
Publication date: 2021-03-04

Abstract

【課題】装置を停止させることなく変更後の構成のテストを行う技術を提供する。【解決手段】通信性能のテスト手段を有する装置１０２は、２重化された通信処理部における稼働系である第１の通信処理部３００Ａと、待機系の第２の通信処理部３００Ｂとを備える。第２の通信処理部３００Ｂは、構成変更指示を受信し、第２の通信処理部３００Ｂに、構成変更指示に基づく通信処理回路３０１Ｂ〜３０５Ｂと、通信処理回路３０１Ｂ〜３０５Ｂの性能をテストするテスト回路４００とを構成し、テスト回路４００は、第１の通信処理部３００Ａの通信とは独立して、通信処理回路３０１Ｂ〜３０５Ｂの入出力処理を監視し、変更後の通信処理回路３０１Ｂ〜３０５Ｂの通信性能をテストする。【選択図】図４

Description

本開示は、ネットワークに接続された装置の性能をテストする技術に関し、より特定的には、２重化された装置の性能をテストする技術に関する。

近年、ＩｏＴ（Internet of Things）技術の発展等により、多くの装置がインターネットに接続されている。これらの装置は、クラウドサービスまたはＡＩ（Artificial Intelligence）等と連携することにより、ユーザーに便利なサービスを提供している。例えば、工場のラインまたは航空宇宙機器等に使用されている装置は、ネットワークに接続され、これらの装置が全体として１つのサービスを提供し得る。このようなサービスにおいて、クラウドサーバー等が各装置にアクセスし、装置の内部構成またはネットワーク構成を柔軟に変更できる仕組みが増えてきている。遠隔で装置またはシステムの構成を変更する技術として、フォグコンピューティングおよびＳＤＮ（Software Defined Network）等が挙げられる。さらに、サービスの１つとして、センサーおよびモーター等のエッジ機器の制御をエッジ機器に近い装置によって行なうエッジコンピューティングも提供されることがある。

上述した工場および航空宇宙機器内等のネットワークにおいて使用される装置は、動作保証のため、高いリアルタイム性および信頼性を求められることが多い。そのため、上記のように高いリアルタイム性および信頼性を求められる機器は、時分割されたフレーム通信方法を用いて、装置間およびネットワークリソースの整合性を担保して通信することがある。さらに、これらの機器は、事前にシステム内での入念な動作検証を経て、問題がないことを確認されてから使用される。

クラウドサーバー等が、これらの装置およびネットワークリソース等の構成を変更した場合、構成の変更後の環境が変更前の環境と同様のリアルタイム性や信頼性を有するか否かは、変更後のシステムで実際の動作検証をしていないため不明である。さらに、変更後の構成を使用した場合のシミュレーションでは、実際の装置内の各部品の精度のばらつき等および環境等の影響の再現性に限界があり、やはり、実際の動作検証が必要とされている。

例えば、工場内の生産設備、人工衛星、または、自動車の内部ユニット等として使用されるミッションクリティカルな装置において、予め定められた時間内に必要なフレームのやり取りが間に合わないと、装置が制御不能になる場合がある。そのため、動作検証をせずにこれらの装置のネットワークリソース等の構成を変更することは困難であった。

ネットワークに接続された装置のテスト方法に関して、例えば、特開２００７−２０７０５０号公報（特許文献１）は、「プロセッサよりパケットを送信先へ送信する送信部と、パケットを受信元より受信する受信部と、パケットを受信元より受信する受信部の待機時間を監視するタイマー部と、受信したパケットと比較する期待値を生成する期待値生成部と、受信したパケットと期待値を比較するチェック部と、パケットを期待値と比較するチェック部の結果より送信部と期待値生成部と受信部の待機時間を監視するタイマー部を制御する制御部とを備える」中継装置を開示している（［要約］参照）。

特開２００７−２０７０５０号公報

特許文献１に開示された技術によると、装置の構成を変更したときに、装置を停止させることなく変更後の構成のテストを行うことができない。したがって、装置の構成を変更したときに、装置を停止させることなく変更後の構成のテストを行う技術が必要とされている。

本開示は、上記のような背景に鑑みてなされたものであって、ある局面における目的は、装置の構成を変更したときに、装置を停止させることなく変更後の構成のテストを行う技術を提供することにある。

ある実施の形態に従う装置は、２重化された通信処理部における稼働系である第１の通信処理部と、待機系の第２の通信処理部とを備える。第２の通信処理部は、構成変更指示を受信し、第２の通信処理部に、構成変更指示に基づく通信処理回路と、通信処理回路の性能をテストするテスト回路とを構成する。テスト回路は、第１の通信処理部の通信とは独立して、通信処理回路の入出力処理を監視し、変更後の通信処理回路の通信性能をテストする。

本技術によれば、装置の構成を変更したときに、装置を停止させることなく変更後の構成のテストを行うことが可能である。

この発明の上記および他の目的、特徴、局面および利点は、添付の図面と関連して理解されるこの発明に関する次の詳細な説明から明らかとなるであろう。

実施の形態１に従うシステムの一構成例を示す図である。ネットワークリソース１０３の一構成例を示す図である。通信装置１０２の一構成例を示す図である。通信処理部３００のテスト回路４００の一構成例を示す図である。待機系３００Ｂにおける信号の流れの一構成例を示す図である。エッジインターフェイス制御回路４０１の一構成例を示す図である。ネットワークインターフェイス制御回路４０６の一構成例を示す図である。タイマー４０３の一構成例を示す図である。テスト制御回路４０５の一構成例を示す図である。ＤＵＴ（Device Under Test）の性能テスト時の仮想的な環境の一例を示す図である。図１０のネットワーク側で発生する通信の一例を示す図である。図１０のエッジ側で発生する入出力の一例を示す図である。テスト結果出力回路４０４の一構成例を示す図である。再構成制御回路４０２の動作例を示す図である。コントローラー１００の一構成例を示す図である。ＤＵＴの性能テストの手順の一例を示す図である。実施の形態２に従う通信装置１０２における稼働系１７００Ａの構成の一例を示す図である。実施の形態２に従う通信装置１０２における待機系１７００Ｂの構成の一例を示す図である。ＬＳＩ（Large Scale Integration）接続部１７２０Ａの構成の一例を示す図である。稼働系１７００Ａのテストコントローラー９０１の通信の一例を示す図である。ＬＳＩ接続部１７２０Ｂの構成の一例を示す図である。待機系１７００Ｂのテスト制御回路４０５の構成の一例を示す図である。ネットワークインターフェイス制御回路４０６の構成の一例を示す図である。各通信装置１０２が自装置に保存するテスト結果テーブル２４００の一例を示す図である。通信装置１０２がテスト結果テーブル２４００を参照して再テストを実行する手順の一例を示すフローチャートである。

以下、図面を参照しつつ、本開示に係る技術思想の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。なお、これ以降の説明では、複数の同一の構成に対して言及する場合、構成１２３Ａ，１２３Ｂのように表現することがある。また、それらを総称する場合は、構成１２３と表現する。

実施の形態１．
図１は、本実施の形態に従うシステムの一構成例を示す図である。本実施の形態に従うシステムは、例えば、工場内の生産設備、人工衛星および自動車の内部ユニットとして組み込まれる機器等に適用され得る。

本実施の形態に従うシステムは、コントローラー１００と、エッジ機器１０１と、通信装置１０２と、ネットワークリソース１０３と、ゲートウェイサーバー１０４とを含む。当該システムは、インターネット１０５を介して、クラウド環境１０６にも接続され得る。

コントローラー１００は、システム全体を管理する。コントローラー１００は、例えば、ＰＣ（Personal Computer）、ワークステーション等であってもよいし、専用のハードウェアであってもよい。その場合、当該専用のハードウェアは、少なくとも１つのＣＰＵ（Central Processing Unit）、少なくとも１つのＡＳＩＣ（Application Specific Integrated Circuit）、少なくとも１つのＦＰＧＡ（Field-Programmable Gate Array）を含んでもよいし、またはこれらの組み合わせによっても構成され得る。エッジ機器１０１は、例えば、センサー等であり、工場の生産設備の動作検出、自動車の衝突検知等の任意の用途に使用され得る。

通信装置１０２は、稼働系および待機系の通信処理部を備え、時分割でフレームを送受信する。本実施の形態において、通信装置１０２は、冗長性を高めるために通信処理部または通信処理部を含むシステム全体を２重化されている。これらの２重化された通信処理部のうち、稼働系の通信処理部は、通信装置１０２が正常に稼働している際に通信する。また、待機系の通信処理部は、稼働系の通信処理部のバックアップであり、稼働系の通信処理部に異常が発生した際に稼働する。稼働系の通信処理部の異常とは、通信処理の異常だけでなく、稼働系の通信処理部および稼働系の通信処理部に関連する任意のハードウェア（ＣＰＵやメモリー等）の故障を含み得る。通信装置１０２は、エッジ機器１０１との間でデータを送受信すると共に、ネットワークリソース１０３を介して、コントローラー１００とも通信する。通信装置１０２は、通信処理のための装置でなくてもよく、通信機能を持つ任意の装置であってもよい。ある局面において、通信装置１０２は、通信処理部として、ＳｏＣ（System-on-a-Chip）を備えてもよい。ＳｏＣは、複数の機能を１チップ上にまとめたものである。ＳｏＣは、例えば、ＣＰＵと、メモリーと、ＦＰＧＡ等の再構成可能な半導体装置と、通信部と、入出力ポートとを含み得る。他の局面において、通信装置１０２は、通信処理部として、ＳｏＭ（System-on-Module）を備えていてもよい。ＳｏＭは、例えば、複数の部品を小型のＰＣＢ（Printed Circuit Board）上に配置したものであり、複数の機能をまとめたモジュールとして提供される。ＳｏＭは、例えば、ＣＰＵと、メモリーと、ＦＰＧＡ等の再構成可能な半導体装置と、通信部と、入出力ポートとを含み得る。

ネットワークリソース１０３は、システムの通信経路を構成する。ある局面において、ネットワークリソース１０３は、複数のスイッチおよびリピータ等によって構成され得る。ゲートウェイサーバー１０４は、システム内の機器と、外部機器との通信を仲介すると共に、セキュリティに関する機能を含み得る。ある局面において、ゲートウェイサーバー１０４は、通信ポリシー等の設定を記憶し、外部機器からのシステム内の機器に対する通信を制限し得る。同様に、ゲートウェイサーバー１０４は、システム内の機器から外部機器に対する通信も制限し得る。他の局面において、ゲートウェイサーバー１０４は、送受信するデータのウイスルチェックを実行し得る。

クラウド環境１０６は、ある局面において、複数のサーバーから構成されるデータセンターであってもよい。クラウド環境１０６上に仮想的に構成されたコントローラーが、コントローラー１００に代わって、システム内の各機器を管理してもよい。

図２は、ネットワークリソース１０３の一構成例を示す図である。図２に示す例では、スイッチ２０１Ａおよびスイッチ２０１Ｂを含む。ある局面において、スイッチ２０１は、ＴＣＰ／ＩＰ（Transmission Control Protocol/Internet Protocol）またはＵＤＰ（User Datagram Protocol）等の通信プロトコルに従い通信処理を行なってもよい。他の局面において、スイッチ２０１は、ＳＬＭＰ（Seamless Message Protocol）等の通信プロトコルに従い通信処理を行なってもよい。他の局面において、スイッチ２０１は、ＣＡＮ（Controller Area Network）、ＴＳＮ（Time-Sensitive Networking）またはユーザー独自に定義した通信プロトコル等に従い通信処理を行なってもよい。図２の例では、スイッチ２０１Ａ，２０１Ｂの２台がネットワークリソースを構成しているが、ネットワークリソースの構成例はこれに限られない。ネットワークリソースは、任意の台数の装置および通信プロトコルの組み合わせによって実現され得る。

図３は、通信装置１０２の一構成例を示す図である。通信装置１０２は、２つの通信処理部３００を備える。以降の説明において、一方を稼働系３００Ａ、もう片方を待機系３００Ｂと呼ぶ。総称する場合は、通信処理部３００と呼ぶ。稼働系３００Ａおよび待機系３００Ｂは、同一の構成である。通信装置１０２は、自装置の信頼性を高めるために、これら２つの通信処理部３００を備える。本実施の形態において、通信装置１０２は、正常時は、稼働系３００Ａのみを使用して通信する。通信装置１０２は、稼働系３００Ａの通信処理部に異常が発生した場合、待機系３００Ｂを使用して通信する。

通信処理部３００は、ＣＰＵ３０１と、ユーザーロジック３０２と、メモリー３０３と、ネットワーク処理部３０４と、他のロジック３０５と、ネットワークＰＨＹ（Physical Layer）３０６とを含む。通信処理部３００は、エッジ機器１０１およびネットワークリソース１０３側の機器と通信する。

ＣＰＵ３０１は、通信処理部３００の全体の処理を制御する。ＣＰＵ３０１は、メモリー３０３に格納されるプログラムおよびデータを実行または参照してもよい。ある局面において、ＣＰＵ３０１は、組み込みＣＰＵであってもよいし、ＦＰＧＡによって構成されてもよい。

ユーザーロジック３０２は、例えば、ＦＰＧＡ等の構成を変更することによって実現された回路である。ユーザーロジック３０２は、用途によって様々な機能を含み得る。例えば、ユーザーロジック３０２は、エッジ機器１０１との通信および取得したデータの変換機能等を有していてもよい。ユーザーロジック３０２は、多くの場合、専用の機能を有し、通信処理部３００が実行する処理の一部を行い、ＣＰＵ３０１の負荷を軽減し得る。

メモリー３０３は、ＣＰＵ３０１によって実行されるプログラムまたはユーザーロジック３０２等によって読み書きされるデータ等を格納し得る。ある局面において、ＤＲＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）が、メモリー３０３として使用されてもよい。

ネットワーク処理部３０４は、ネットワークリソース１０３側（以下、ネットワークリソース１０３側を「ネットワーク側」と呼ぶ）との通信に関する処理を実行する。他のロジック３０５は、通信処理部３００に組み込む回路またはチップ等である。ネットワークＰＨＹ３０６は、例えば、実際の通信の信号を処理するチップである。

上記の稼働系３００Ａおよび待機系３００Ｂを含む通信装置１０２は、工場設備および車載ネットワーク等において、幅広く利用されている。通信装置１０２は、様々な用途に使用することができるため、ユーザーは、用途に応じて通信装置１０２の通信処理部３００の構成を変更したい場合がある。通信装置１０２は、例えば、コントローラー１００等の他の機器から通信処理部３００を再構成する命令を受信して、通信処理部３００のＦＰＧＡ等の半導体装置の再構成、プログラムの変更、通信経路、ネットワークリソース１０３側の機器との間の通信プロトコルおよび通信設定の変更、さらにはネットワークリソース１０３自体の通信プロトコルや通信設定の変更への対応（以降、これらを総称して、「ネットワーク構成の変更」と呼ぶ）が可能である。ある局面において、ネットワークリソース１０３自体の設定変更は、クラウド環境１０６から行なわれてもよい。

通信プロトコルの設定変更等が生じた場合、ネットワーク機器の入出力の期待動作、所謂ネットワーク機器に求められるリアルタイム性、信頼性等も変化する。そのため、ネットワーク設計者は、設定変更前に、設定変更後のネットワーク構成が予め定められた処理能力（リアルタイム性、信頼性）を備えているか否かを机上計算またはシミュレーション等により検証する必要がある。しかし、従来の方法では、変更後のネットワーク構成が予め定められた処理能力を備えているか否かを実際にテストする方法がないため、通信装置１０２のネットワーク構成を新しいネットワーク構成に安全に変更することができない。そこで、本実施の形態に従う通信装置１０２は、通信装置１０２の通信処理に影響のない待機系３００Ｂに新しいネットワーク構成をテストする回路を生成し、当該新しいネットワーク構成が予め定められた処理能力を備えているか否かをテストする。

図４は、通信処理部３００のテスト回路４００の一構成例を示す図である。図４を参照して、新しいネットワーク構成をテストするテスト回路４００の機能の概要について説明する。テスト回路４００は、例えば、ＦＰＧＡ等の再構成可能な集積回路によって、待機系３００Ｂに構成され得る。

待機系３００Ｂに含まれるＣＰＵ３０１Ｂ〜３０５Ｂまでの全てまたは一部が変更されることにより、ネットワーク構成が変更される。ある局面において、ネットワーク構成の変更は、ユーザーロジック３０２Ｂまたはネットワーク処理部３０４Ｂの回路構成の変更を含んでもよいし、ＣＰＵ３０１Ｂの実行するプログラムの変更を含んでもよいし、通信装置１０２の通信経路の変更を含んでもよい。これ以降、待機系３００Ｂに構成される新しいネットワーク構成を、ＤＵＴと呼ぶ。

待機系３００Ｂに構成されたＤＵＴは、テスト回路４００によってテストされる。ＤＵＴが予め定められた性能を満たす場合、稼働系３００Ａおよび待機系３００Ｂの構成は、当該ＤＵＴと同一の構成に置き換えられ得る。その際、テスト回路４００によってＤＵＴの性能は確認されているため、構成変更後の稼働系３００Ａおよび待機系３００Ｂは、テスト回路４００を含まない。

テスト回路４００は、エッジインターフェイス制御回路４０１と、再構成制御回路４０２と、タイマー４０３と、テスト結果出力回路４０４と、テスト制御回路４０５と、ネットワークインターフェイス制御回路４０６とを備える。

エッジインターフェイス制御回路４０１は、エッジ機器１０１側（以下、エッジ機器１０１側を「エッジ側」と呼ぶ）のインターフェイスと、ＤＵＴのエッジ側の論理回路との接続を論理的にＯＮ／ＯＦＦすることができる。エッジインターフェイス制御回路４０１は、ＤＵＴの性能テスト時には、エッジ側のインターフェイスと、ＤＵＴのエッジ側の論理回路との接続を論理的にＯＦＦにする。

エッジ側のインターフェイスとＤＵＴのエッジ側の論理回路とが論理的に接続されていないとき、ＤＵＴのエッジ側の論理回路は、テスト制御回路４０５に接続され、当該テスト制御回路４０５から模擬データの入力を受け付ける。逆に、エッジ側のインターフェイスと、ＤＵＴのエッジ側の論理回路とが論理的に互いに接続されているとき、ＤＵＴのエッジ側の論理回路は、エッジ機器１０１からデータを受信する。

再構成制御回路４０２は、通信処理部３００の内部を論理的に書き換える。ある局面において、ＦＰＧＡ等の半導体装置のネットワークを介した再構成技術が、再構成制御回路４０２に用いられてもよい。

タイマー４０３は、ＤＵＴから時刻データを取得する。タイマー４０３は、ＤＵＴから取得した時刻データを元にカウンター回路を動作させ、取得した時刻データを正確に更新し、当該時刻データをテスト制御回路４０５に通知する。タイマー４０３の保有する時刻は、ＤＵＴの入出力データのタイムスタンプの生成に使用される。テスト回路４００は、ＤＵＴから実際に入出力されるデータのタイムスタンプを確認することで、ＤＵＴの処理性能を正確に計測することができる。

テスト結果出力回路４０４は、テスト制御回路４０５からテスト結果データを取得し、ネットワーク側の通信プロトコルに従い、当該テスト結果データをパケット化し、ネットワークインターフェイス制御回路４０６を介して、ネットワーク側に送信する。テスト結果データは、例えば、コントローラー１００により収集され得る。

ネットワークインターフェイス制御回路４０６は、ネットワーク側のインターフェイス（ネットワークＰＨＹ３０６Ｂ）と、ＤＵＴのネットワーク側の論理回路との接続を論理的にＯＮ／ＯＦＦすることができる。ネットワークインターフェイス制御回路４０６は、ＤＵＴの性能テスト時には、ネットワーク側のインターフェイスと、ＤＵＴのネットワーク側の論理回路との接続を論理的にＯＦＦにする。

ネットワーク側のインターフェイスとＤＵＴのネットワーク側の論理回路とが論理的に接続されていないとき、ＤＵＴのネットワーク側の論理回路は、テスト制御回路４０５に接続され、当該テスト制御回路４０５から模擬データを受信する。逆に、ネットワーク側のインターフェイスと、ＤＵＴのネットワーク側の論理回路とが論理的に接続されているとき、ＤＵＴのネットワーク側の論理回路は、ネットワーク側の機器からデータを受信する。

テスト制御回路４０５は、ＤＵＴの性能をテストするための制御信号およびテスト用の模擬データを出力する。模擬データは、待機系３００Ｂがエッジ機器１０１から受信するデータを模したエッジ側模擬データと、待機系３００Ｂがネットワークリソース側の機器から受信するデータを模したネットワーク側模擬データとを含む。

テスト制御回路４０５は、エッジインターフェイス制御回路４０１およびネットワークインターフェイス制御回路４０６を制御することで、ＤＵＴのエッジ側論理回路およびネットワーク側論理回路の接続先を切り替える。さらに、テスト制御回路４０５は、タイマー４０３の機能と連携し、指定の時刻に模擬データをＤＵＴに入力する。また、テスト制御回路４０５は、ＤＵＴのエッジ側論理回路およびネットワーク側論理回路に対する入出力データのタイミングと、バス信号のアクセスの種類と、タイムスタンプとを関連付けて、これらの情報をテスト制御回路４０５またはテスト結果出力回路４０４に保存する。

図５は、待機系３００Ｂにおける信号の流れの一構成例を示す図である。最初に、エッジ側の信号について説明する。テスト制御回路４０５は、エッジインターフェイステスト制御信号５０１により、エッジインターフェイス制御回路４０１の接続先を切り替える。

エッジインターフェイス制御回路４０１は、エッジ機器１０１と論理的に接続されている場合、エッジ機器１０１からエッジ入力データ５０２Ａを受信し、エッジ機器１０１にエッジ出力データ５０３Ａを送信する。その際に、エッジインターフェイス制御回路４０１は、エッジ入力データのミラー５０２Ｂと、エッジ出力データのミラー５０３Ｂとをテスト制御回路４０５に送信し得る。

エッジインターフェイス制御回路４０１は、テスト制御回路４０５と論理的に接続されている場合、テスト制御回路４０５からエッジ入力模擬データ５０２Ｃを受信する。その際、エッジインターフェイス制御回路４０１は、エッジ機器１０１とは論理的に接続されていないため、エッジ機器１０１からエッジ入力データ５０２Ａを受信しない。

待機系３００Ｂの内部通信において、エッジインターフェイス制御回路４０１は、ＤＵＴのエッジ側論理回路、例えばユーザーロジック３０２Ｂと通信する。エッジインターフェイス制御回路４０１は、エッジ入力データ５０２Ｄをユーザーロジック３０２Ｂに送信する。エッジ入力データ５０２Ｄは、エッジ入力データ５０２Ａまたはエッジ入力模擬データ５０２Ｃのいずれかである。エッジインターフェイス制御回路４０１は、ユーザーロジック３０２Ｂから、エッジ出力データ５０３Ｄを受信する。エッジインターフェイス制御回路４０１は、エッジインターフェイステスト制御信号５０１に応じて、当該エッジ出力データ５０３Ｄをエッジ機器１０１およびテスト制御回路４０５に送信する。

次に、ネットワーク側の信号について説明する。テスト制御回路４０５は、ネットワークインターフェイステスト制御信号５０４により、ネットワークインターフェイス制御回路４０６の接続先を切り替える。

ネットワークインターフェイス制御回路４０６は、ネットワークＰＨＹ３０６Ｂに論理的に接続されている場合、ネットワーク側の機器からネットワーク受信データ５０５Ａを受信し、ネットワーク側の機器にネットワーク送信データ５０６Ａを送信する。その際に、ネットワークインターフェイス制御回路４０６は、ネットワーク受信データのミラー５０５Ｂと、ネットワーク送信データのミラー５０６Ｂとを、テスト制御回路４０５に送信し得る。

ネットワークインターフェイス制御回路４０６は、テスト制御回路４０５に論理的に接続されている場合、テスト制御回路４０５からネットワーク受信模擬データ５０５Ｃを受信する。その際、ネットワークインターフェイス制御回路４０６は、ネットワークリソース１０３には論理的に接続されていないため、ネットワーク側の機器からネットワーク受信データ５０５Ａを受信しない。

待機系３００Ｂの内部通信において、ネットワークインターフェイス制御回路４０６は、ＤＵＴのネットワーク側論理回路、例えばネットワーク処理部３０４Ｂと通信する。ネットワークインターフェイス制御回路４０６は、ネットワーク受信データ５０５Ｄをネットワーク処理部３０４Ｂに送信する。ネットワーク受信データ５０５Ｄは、ネットワーク受信データ５０５Ａまたはネットワーク受信模擬データ５０５Ｃのいずれかである。ネットワークインターフェイス制御回路４０６は、ネットワーク処理部３０４Ｂから、ネットワーク送信データ５０６Ｄを受信する。ネットワークインターフェイス制御回路４０６は、ネットワークインターフェイステスト制御信号５０４に応じて、当該ネットワーク送信データ５０６Ｄをネットワーク側の機器およびテスト制御回路４０５に送信する。

テスト制御回路４０５は、ネットワーク性能プロファイリング５１０を内部または外部に有する。テスト制御回路４０５は、当該ネットワーク性能プロファイリング５１０に基づいて、エッジインターフェイス制御回路４０１およびネットワークインターフェイス制御回路４０６の接続の制御と、エッジ入力模擬データ５０２Ｃおよびネットワーク受信模擬データ５０５Ｃの生成とを行なう。

テスト制御回路４０５は、タイマー４０３から時刻データ５１１を取得し、ネットワーク性能プロファイリング５１０に基づいて実行したＤＵＴのテスト結果データ５１２をテスト結果出力回路４０４に送信する。テスト結果出力回路４０４は、受信したテスト結果データ５１２のフォーマットを変換して、テスト結果データパケット５１３を生成する。テスト結果出力回路４０４は、当該テスト結果データパケット５１３をネットワークインターフェイス制御回路４０６およびネットワークＰＨＹ３０６Ｂを介して、ネットワーク側の機器、例えば、コントローラー１００、管理者のＰＣまたはクラウド環境１０６等に送信する。

図６は、エッジインターフェイス制御回路４０１の一構成例を示す図である。エッジインターフェイス制御回路４０１は、入力信号選択回路６０１と、出力信号選択回路６０２と、エッジインターフェイスプロトコル変換回路６０３と、固定出力値生成回路６０４とを含む。

入力信号選択回路６０１は、エッジ入力データ５０２Ａおよびエッジ入力模擬データ５０２Ｃの入力を受け付け、エッジ入力データ５０２Ｄを出力する。エッジ入力データ５０２Ａは、エッジ入力データのミラー５０２Ｂとしてテスト制御回路４０５にも入力される。さらに、入力信号選択回路６０１は、制御信号として、エッジインターフェイステスト制御信号５０１の入力を受け付ける。入力信号選択回路６０１は、エッジインターフェイステスト制御信号５０１に基づいて、エッジ入力データ５０２Ａまたはエッジ入力模擬データ５０２Ｃのいずれかをエッジ入力データ５０２Ｄとして出力する。

ある局面において、入力信号選択回路６０１は、エッジインターフェイステスト制御信号５０１の論理値がＨＩＧＨのとき、エッジ入力データ５０２Ａをエッジ入力データ５０２Ｄとして出力し、エッジインターフェイステスト制御信号５０１の論理値がＬＯＷのとき、エッジ入力模擬データ５０２Ｃをエッジ入力データ５０２Ｄとして出力してもよい。他の局面において、入力信号選択回路６０１は、エッジインターフェイステスト制御信号５０１の論理値がＬＯＷのとき、エッジ入力データ５０２Ａをエッジ入力データ５０２Ｄとして出力し、エッジインターフェイステスト制御信号５０１の論理値がＨＩＧＨのとき、エッジ入力模擬データ５０２Ｃをエッジ入力データ５０２Ｄとして出力してもよい。

エッジ入力データ５０２Ａがエッジ入力データ５０２Ｄとして出力される場合、ＤＵＴは、実際にエッジ機器１０１と通信し、通常時の動作状態で稼働している。逆に、エッジ入力模擬データ５０２Ｃがエッジ入力データ５０２Ｄとして出力される場合、ＤＵＴは、外部のエッジ機器１０１からは論理的に遮断され、代わりにテスト制御回路４０５との間で模擬データを送受信する。

エッジインターフェイスプロトコル変換回路６０３は、エッジ入力模擬データ５０２Ｃの信号をエッジ側の通信プロトコルに従う形式に変換する。ある局面において、エッジ機器１０１は、ＳＰＩ（Serial Peripheral Interface）、Ｉ２Ｃ（Inter-Integrated Circuit）またはＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）等の通信プロトコルを使用し得る。エッジインターフェイスプロトコル変換回路６０３は、エッジ入力模擬データ５０２Ｃの信号をエッジ機器１０１の使用するこれらの通信プロトコルに従う形式に変換する。

出力信号選択回路６０２は、エッジ出力データ５０３Ｄおよび固定値信号６１０の入力を受け付け、エッジ出力データ５０３Ａを出力する。エッジ出力データ５０３Ｄは、エッジ出力データのミラー５０３Ｂとしてテスト制御回路４０５にも入力される。さらに、出力信号選択回路６０２は、制御信号として、エッジインターフェイステスト制御信号５０１の入力を受け付ける。出力信号選択回路６０２は、エッジインターフェイステスト制御信号５０１に基づいて、エッジ出力データ５０３Ｄまたは固定値信号６１０のいずれかをエッジ出力データ５０３Ａとして出力する。

ある局面において、出力信号選択回路６０２は、エッジインターフェイステスト制御信号５０１の論理値がＨＩＧＨのとき、エッジ出力データ５０３Ｄをエッジ出力データ５０３Ａとして出力し、エッジインターフェイステスト制御信号５０１の論理値がＬＯＷのとき、固定値信号６１０をエッジ出力データ５０３Ａとして出力してもよい。他の局面において、出力信号選択回路６０２は、エッジインターフェイステスト制御信号５０１の論理値がＬＯＷのとき、エッジ出力データ５０３Ｄをエッジ出力データ５０３Ａとして出力し、エッジインターフェイステスト制御信号５０１の論理値がＨＩＧＨのとき、固定値信号６１０をエッジ出力データ５０３Ａとして出力してもよい。

エッジ出力データ５０３Ｄがエッジ出力データ５０３Ａとして出力される場合、ＤＵＴは、実際にエッジ機器１０１と通信し、通常時の動作状態で稼働している。逆に、固定値信号６１０がエッジ出力データ５０３Ａとして出力される場合、ＤＵＴと外部のエッジ機器１０１との接続は、論理的に遮断され、代わりにテスト制御回路４０５との間で模擬データを送受信する。

固定出力値生成回路６０４は、ＤＵＴとエッジ機器１０１との接続が遮断されている間に、エッジ機器１０１に送信するための固定値信号６１０を生成する。固定値信号６１０は、通信装置１０２、具体的には待機系３００Ｂのエッジ側インターフェイスが動作していないことを示す信号であってもよい。その場合、固定値信号６１０は、固定値出力（論理値ＨＩＧＨ）の信号であってもよいし、固定値出力（論理値ＬＯＷ）の信号であってもよいし、論理値ＨＩＧＨと論理値ＬＯＷとを交互に繰り返す信号であってもよい。

テスト制御回路４０５は、エッジ入力データのミラー５０２Ｂおよびエッジ出力データのミラー５０３Ｂと、タイマーから取得した時刻データ５１１とに基づいて、ＤＵＴがエッジ機器１０１と通信したタイムスタンプを取得する。

上記のように、エッジインターフェイス制御回路４０１は、入力信号選択回路６０１および出力信号選択回路６０２を用いて、ＤＵＴのエッジ側のインターフェイスと、エッジ機器１０１との接続を遮断し、代わりに、ＤＵＴのエッジ側のインターフェイスと、テスト制御回路４０５とを接続する。当該機能により、待機系３００Ｂは、外部のエッジ機器１０１に影響を与えることなく、エッジ入力模擬データ５０２Ｃを用いて、ＤＵＴの性能をテストすることができる。

図７は、ネットワークインターフェイス制御回路４０６の一構成例を示す図である。ネットワークインターフェイス制御回路４０６は、入力信号選択回路７０１と、出力信号選択回路７０２と、ネットワークインターフェイスプロトコル変換回路７０３と、固定出力値生成回路７０４とを含む。

入力信号選択回路７０１は、ネットワーク受信データ５０５Ａおよびネットワーク受信模擬データ５０５Ｃの入力を受け付け、ネットワーク受信データ５０５Ｄを出力する。ネットワーク受信データ５０５Ａは、ネットワーク受信データのミラー５０５Ｂとしてテスト制御回路４０５にも入力される。さらに、入力信号選択回路７０１は、制御信号として、ネットワークインターフェイステスト制御信号５０４の入力を受け付ける。入力信号選択回路７０１は、ネットワークインターフェイステスト制御信号５０４に基づいて、ネットワーク受信データ５０５Ａまたはネットワーク受信模擬データ５０５Ｃのいずれかをネットワーク受信データ５０５Ｄとして出力する。

ある局面において、入力信号選択回路７０１は、ネットワークインターフェイステスト制御信号５０４の論理値がＨＩＧＨのとき、ネットワーク受信データ５０５Ａをネットワーク受信データ５０５Ｄとして出力し、ネットワークインターフェイステスト制御信号５０４の論理値がＬＯＷのとき、ネットワーク受信模擬データ５０５Ｃをネットワーク受信データ５０５Ｄとして出力してもよい。他の局面において、入力信号選択回路７０１は、ネットワークインターフェイステスト制御信号５０４の論理値がＬＯＷのとき、ネットワーク受信データ５０５Ａをネットワーク受信データ５０５Ｄとして出力し、ネットワークインターフェイステスト制御信号５０４の論理値がＨＩＧＨのとき、ネットワーク受信模擬データ５０５Ｃをネットワーク受信データ５０５Ｄとして出力してもよい。

ネットワーク受信データ５０５Ａがネットワーク受信データ５０５Ｄとして出力される場合、ＤＵＴは、実際にネットワーク側の機器と通信し、通常時の動作状態で稼働している。より具体的には、ＤＵＴのネットワーク処理部３０４Ｂは、ネットワークＰＨＹ３０６Ｂと通信が可能な状態である。逆に、ネットワーク受信模擬データ５０５Ｃがネットワーク受信データ５０５Ｄとして出力される場合、ＤＵＴとネットワーク側の機器との接続は、論理的に遮断され、代わりにテスト制御回路４０５と模擬データを送受信する。より具体的には、ＤＵＴのネットワーク処理部３０４Ｂは、ネットワークＰＨＹ３０６Ｂと通信ができず、代わりに、テスト制御回路４０５と通信が可能な状態である。

ネットワークインターフェイスプロトコル変換回路７０３は、ネットワーク受信模擬データ５０５Ｃの信号をネットワーク側の通信プロトコルに従う形式に変換する。ある局面において、ネットワーク側の機器は、イーサーネット（登録商標）または独自の通信プロトコル等を使用し得る。ネットワークインターフェイスプロトコル変換回路７０３は、ネットワーク受信模擬データ５０５Ｃの信号をネットワーク側の機器の使用するこれらの通信プロトコルに従う形式に変換する。

出力信号選択回路７０２は、ネットワーク送信データ５０６Ｄ、固定値信号７１０およびテスト結果データ５１２の入力を受け付け、ネットワーク送信データ５０６Ａを出力する。ネットワーク送信データ５０６Ｄは、ネットワーク送信データのミラー５０６Ｂとしてテスト制御回路４０５にも入力される。さらに、出力信号選択回路７０２は、制御信号として、ネットワークインターフェイステスト制御信号５０４の入力を受け付ける。出力信号選択回路７０２は、ネットワークインターフェイステスト制御信号５０４に基づいて、ネットワーク送信データ５０６Ｄまたは固定値信号７１０のいずれかをネットワーク送信データ５０６Ａとして出力する。

ある局面において、出力信号選択回路７０２は、ネットワークインターフェイステスト制御信号５０４の論理値がＨＩＧＨのとき、ネットワーク送信データ５０６Ｄをネットワーク送信データ５０６Ａとして出力し、ネットワークインターフェイステスト制御信号５０４の論理値がＬＯＷのとき、固定値信号７１０をネットワーク送信データ５０６Ａとして出力してもよい。他の局面において、出力信号選択回路７０２は、ネットワークインターフェイステスト制御信号５０４の論理値がＬＯＷのとき、ネットワーク送信データ５０６Ｄをネットワーク送信データ５０６Ａとして出力し、ネットワークインターフェイステスト制御信号５０４の論理値がＨＩＧＨのとき、固定値信号７１０をネットワーク送信データ５０６Ａとして出力してもよい。

ネットワーク送信データ５０６Ｄがネットワーク送信データ５０６Ａとして出力される場合、ＤＵＴは、実際にネットワークリソース１０３側の機器と通信し、通常時の動作状態で稼働している。逆に、固定値信号７１０がネットワーク送信データ５０６Ａとして出力される場合、ＤＵＴと、ネットワークリソース１０３側の外部機器との接続は、論理的に遮断され、代わりにテスト制御回路４０５との間で模擬データを送受信する。

テスト結果データ５１２は、ＤＵＴのテスト結果に関するデータであり、テスト結果出力回路４０４から、ネットワークＰＨＹ３０６Ｂを介して、ネットワークリソース１０３側の機器に送信される。ある局面において、テスト結果出力回路４０４は、ＤＵＴの性能テストの終了後に、テスト結果データ５１２をネットワークリソース１０３側の機器、例えば、コントローラー１００に送信してもよい。他の局面において、出力信号選択回路７０２は、ネットワーク送信データ５０６Ｄ、固定値信号７１０およびテスト結果データ５１２のいずれかを出力信号として選択するために、テスト制御回路４０５から３種類のネットワークインターフェイステスト制御信号５０４の入力を受け付けてもよい。

固定出力値生成回路６０４は、ＤＵＴとネットワークリソース１０３側の機器との接続が遮断されている間に、ネットワークリソース１０３側の機器に送信するための固定値信号７１０を生成する。固定値信号７１０は、通信装置１０２、具体的には待機系３００Ｂのネットワーク側インターフェイスが動作していないことを示す信号であってもよい。その場合、固定値信号７１０は、固定値出力（論理値ＨＩＧＨ）の信号であってもよいし、固定値出力（論理値ＬＯＷ）の信号であってもよいし、論理値ＨＩＧＨと論理値ＬＯＷとを交互に繰り返す信号であってもよい。

テスト制御回路４０５は、ネットワーク受信データのミラー５０５Ｂおよびネットワーク送信データのミラー５０６Ｂと、タイマーから取得した時刻データ５１１とに基づいて、ＤＵＴが、ネットワーク側の外部機器と通信したタイムスタンプを取得する。

上記のように、ネットワークインターフェイス制御回路４０６は、入力信号選択回路７０１および出力信号選択回路７０２を用いて、ＤＵＴのネットワーク側のインターフェイスとネットワークＰＨＹ３０６Ｂとの接続を遮断し、代わりに、ＤＵＴのネットワーク側のインターフェイスと、テスト制御回路４０５とを接続する。当該機能により、待機系３００Ｂは、ネットワーク側の機器に影響を与えることなく、ネットワーク受信模擬データ５０５Ｃを用いて、ＤＵＴの性能をテストすることができる。

図８は、タイマー４０３の一構成例を示す図である。タイマー４０３は、カウンター回路８０１を含む。タイマー４０３は、待機系３００Ｂ内のバスを介して、時刻データに関する情報８００と、バス情報８０２とを取得する。

時刻データに関する情報８００は、時刻データと、時刻データセット情報と、時刻データリセット情報とを含み得る。タイマー４０３は、時刻データ取得の制御信号による指示に基づいて、バスを介して、ＣＰＵ３０１Ｂ等が管理している時刻データを取得する。タイマー４０３は、カウンター回路８０１に保存している現在時刻のデータを取得した時刻データで上書きする。時刻データセット情報は、カウンター回路８０１に保存している現在時刻のデータを予め定められた値に上書きするための情報である。タイマー４０３は、時刻データセット情報に基づいて、カウンター回路８０１に保存している現在時刻のデータを予め定められた時刻で上書きする。時刻データリセット情報は、カウンター回路８０１に保存している現在時刻をリセットするための情報である。タイマー４０３は、時刻データリセット情報に基づいて、カウンター回路８０１に保存している現在時刻のデータをリセットする（カウンターの値を０にする）。

バス情報８０２は、タイマー４０３の各種設定等を含み得る。カウンター回路８０１は、セットされた時刻をカウントアップしていき、現在時刻を更新する。タイマー４０３は、カウンター回路８０１が更新している現在時刻を含む時刻データ５１１をテスト制御回路４０５に送信する。

上述のように、タイマー４０３は、テスト制御回路４０５に正確なシステム時刻を提供する。当該機能により、テスト制御回路４０５は、ＤＵＴの各種入出力処理の完了時刻を正確に取得することができ、ＤＵＴの性能を厳密にテストすることができる。

図９は、テスト制御回路４０５の一構成例を示す図である。テスト制御回路４０５は、テストコントローラー９０１と、第１のメモリー９０２と、第２のメモリー９０３と、第３のメモリー９０４と、第４のメモリー９０５と、第１のタイミング制御回路９０６と、第２のタイミング制御回路９０７と、第５のメモリー９０８と、第６のメモリー９０９と、第７のメモリー９１０と、第８のメモリー９１１と、テスト結果出力部９１２とを含む。

テストコントローラー９０１は、テスト制御回路４０５内の各構成要素を制御する。一例として、テストコントローラー９０１は、エッジインターフェイステスト制御信号５０１と、ネットワークインターフェイステスト制御信号５０４と、各テストシーケンスと、パケットキャプチャー条件と、各メモリーへのライトイネーブル信号９３０と、テスト実行イネーブル信号９４０と、テスト結果出力制御信号９５０とを生成する。さらに、テストコントローラー９０１は、各種メモリーに書き込む情報の生成および書き込み処理を実行し得る。

各テストシーケンスは、ＤＵＴに対して行なわれる性能テストの手順である。パケットキャプチャー条件は、ＤＵＴに対して行なわれるテストにおいて、検証するパケットもしくは信号の取得条件である。各メモリーへのライトイネーブル信号９３０は、第１のメモリー９０２〜第４のメモリー９０５への設定書き込みをイネーブルにする。テスト実行イネーブル信号９４０は、第１のタイミング制御回路９０６〜第８のメモリー９１１までをイネーブルにして、テスト制御回路４０５にテスト実行を開始させる。

第１のメモリー９０２は、ＤＵＴのエッジ側インターフェイスに対するエッジ入力模擬データ５０２Ｃのタイミングと、システム時刻とを対応させて記憶する。第１のメモリー９０２は、格納する情報として、システム時刻情報と、送信元情報と、エッジ入力模擬データ５０２Ｃの種類とを含み得る。テスト制御回路４０５は、第１のメモリー９０２の設定に基づいて、エッジ入力模擬データ５０２Ｃを生成し得る。ある局面において、システム時刻情報は、時分割の通信におけるタイミングであってもよい。一例として、第１のメモリー９０２への登録データは、時刻情報「ｔ２〜ｔ３」、送信元情報「エッジ機器１０１」およびデータの種類「応答データ」等であってもよい。

第２のメモリー９０３は、ＤＵＴのネットワーク側インターフェイスに対するネットワーク受信模擬データ５０５Ｃのタイミングと、システム時刻とを対応させて記憶する。第２のメモリー９０３は、格納する情報として、システム時刻情報と、送信元情報と、ネットワーク受信模擬データ５０５Ｃの種類とを含み得る。テスト制御回路４０５は、第２のメモリー９０３の設定に基づいて、ネットワーク受信模擬データ５０５Ｃを生成し得る。ある局面において、システム時刻情報は、時分割の通信におけるタイミングであってもよい。一例として、第１のメモリー９０２への登録データは、時刻情報「ｔ１〜ｔ２」、送信元情報「コントローラー１００」およびデータの種類「エッジデータ取得要求」等であってもよい。他の例として、第１のメモリー９０２への登録データは、時刻情報「ｔ７〜ｔ８」、送信元情報「機器Ｂ」およびデータの種類「制御データ」等であってもよい。

第３のメモリー９０４は、テスト制御回路４０５が、ＤＵＴの性能テスト時において、ネットワーク側の通信においてキャプチャーするパケットの条件を格納する。第３のメモリー９０４に登録されたパケットが、ＤＵＴの性能テスト時に、第５のメモリー９０８に書き込まれる。テスト制御回路４０５は、第３のメモリー９０４に登録されているＤＵＴの入出力パケットをキャプチャーすることで、当該キャプチャーしたパケットが時分割の通信における期待したタイミングで処理されているか否かを検出することができる。例えば、テスト制御回路４０５は、ＤＵＴが受信したパケットの時刻およびＤＵＴが送信する応答パケットの送信時の時刻の両方を確認し、これらの時刻を比較することでＤＵＴが予め定められた性能を満たしているか否かをテストできる。なお、ＤＵＴと外部の機器との接続が遮断されている場合、第２のメモリー９０３に送受信の模擬データが格納されるため、キャプチャーは不要である。

第４のメモリー９０５は、時分割の通信におけるネットワーク側に出力するパケットのタイミングの期待値をシステム時刻と対応させて格納する。第４のメモリー９０５は、格納する情報として、ＩＤ（Identifier）と、最小時刻と、最大時刻と、ネットワーク送信データ５０６Ａの種類とを含む。ＩＤは、後述する第６のメモリー９０９のＩＤと関連付けられる。テスト制御回路４０５は、最小時刻から最大時刻までの間に、ＤＵＴがネットワーク送信データ５０６Ａを出力した場合、ＤＵＴが予め定められた性能を満たすとみなす。そうでない場合、テスト制御回路４０５は、ＤＵＴが予め定められた性能を満たしていないとみなす。一例として、第４のメモリー９０５への登録データは、最小時刻「ｔ３」、最大時刻「ｔ４」およびデータの種類「エッジ取得データ」等であってもよい。この場合、エッジ取得データの期待される送信タイミングは、時刻ｔ３〜ｔ４の間になる。他の例として、第４のメモリー９０５への登録データは、最小時刻「ｔ９」、最大時刻「ｔ１０」およびデータの種類「制御応答」等であってもよい。この場合、制御応答の期待される送信タイミングは、時刻ｔ９〜ｔ１０の間になる。上記の第１のメモリー９０２〜第４のメモリー９０５は、ネットワーク性能プロファイリング５１０に含まれ得る。

第１のタイミング制御回路９０６は、エッジ入力模擬データ５０２Ｃを生成する。第１のタイミング制御回路９０６は、テストコントローラー９０１が、テスト実行イネーブル信号９４０をイネーブルにしているときに動作する。第１のタイミング制御回路９０６は、第１のメモリー９０２に予め登録されているデータの種類ごとの時刻情報と、現在時刻とを比較し、時刻が一致したエッジ入力模擬データ５０２Ｃを出力する。

第２のタイミング制御回路９０７は、ネットワーク受信模擬データ５０５Ｃを生成する。第２のタイミング制御回路９０７は、テストコントローラー９０１が、テスト実行イネーブル信号９４０をイネーブルにしているときに動作する。第２のタイミング制御回路９０７は、第２のメモリー９０３に予め登録されているデータの種類ごとの時刻情報と、現在時刻とを比較し、時刻が一致したネットワーク受信模擬データ５０５Ｃを出力する。

第５のメモリー９０８は、第３のメモリー９０４に予め登録されている条件と一致するパケットの送受信が発生した場合、当該パケットと、送受信時刻とを関連付けて格納する。第５のメモリー９０８は、格納する情報として、キャプチャー時刻と、送信／受信の種類と、送信元／送信先と、送受信データの種類とを含む。第５のメモリー９０８は、テストコントローラー９０１が、テスト実行イネーブル信号９４０をイネーブルにしているときに動作する。第５のメモリー９０８は、一連の通信をセットとして格納してもよい。

第５のメモリー９０８の期待値を満たすパケットに関する格納データの一例として、以下のような第１のパケット〜第４のパケットの情報を含んでもよい。第１のパケットは、キャプチャー時刻「ｔ１」、送信／受信の種類「受信」、送信元／送信先「コントローラー１００」および送受信データの種類「エッジデータ取得要求」である。第２のパケットは、キャプチャー時刻「ｔ４」、送信／受信の種類「送信」、送信元／送信先「コントローラー１００」および送受信データの種類「エッジ取得データ」である。第３のパケットは、キャプチャー時刻「ｔ７」、送信／受信の種類「受信」、送信元／送信先「機器Ｂ」および送受信データの種類「制御データ」である。第４のパケットは、キャプチャー時刻「ｔ９」、送信／受信の種類「送信」、送信元／送信先「機器Ｂ」および送受信データの種類「制御応答」である。

第５のメモリー９０８の期待値を満たさないパケットに関する格納データの一例として、以下のような第５のパケット〜第８のパケットの情報を含んでもよい。第５のパケットは、キャプチャー時刻「ｔ１」、送信／受信の種類「受信」、送信元／送信先「コントローラー１００」および送受信データの種類「エッジデータ取得要求」である。第６のパケットは、キャプチャー時刻「ｔ５」、送信／受信の種類「送信」、送信元／送信先「コントローラー１００」および送受信データの種類「エッジ取得データ」である。第７のパケットは、キャプチャー時刻「ｔ７」、送信／受信の種類「受信」、送信元／送信先「機器Ｂ」および送受信データの種類「制御データ」である。第８のパケットは、キャプチャー時刻「ｔ１０」、送信／受信の種類「送信」、送信元／送信先「機器Ｂ」および送受信データの種類「制御応答」である。上記の第６のパケットは、通信第４のメモリー９０５の、「エッジ取得データ」の最小時刻「ｔ３」および最大時刻「ｔ４」の範囲を逸脱しているため、期待値を満たしていないことがわかる。

第６のメモリー９０９は、第４のメモリー９０５と、第５のメモリー９０８とに基づいて、キャプチャーしたパケットが、期待値に対してどの程度の余裕があるかを算出した情報を格納する。第６のメモリー９０９は、格納する情報として、ＩＤと、期待値比較結果と、最小時刻に対する余裕時間と、最大時刻に対する余裕時間と、送受信データの種類とを含む。期待値比較結果は、期待値を満たすか否かのフラグ情報である。最小時刻に対する余裕時間は、式「実測値−最小時刻」で算出される。最大時刻に対する余裕時間は、式「最大時刻−実測値」で算出される。

第６のメモリー９０９の期待値を満たすパケットに関する格納データの一例として、以下のような第９のパケットおよび第１０のパケットの情報を含んでもよい。第９のパケットは、ＩＤ「ｅｘｐ１」、期待値比較結果「ＯＫ」、最小時刻に対する余裕時間「ｔ４−ｔ３」、最大時刻に対する余裕時間「０」、送受信データの種類「エッジ取得データ」である。第１０のパケットは、ＩＤ「ｅｘｐ２」、期待値比較結果「ＯＫ」、最小時刻に対する余裕時間「０」、最大時刻に対する余裕時間「ｔ１０−ｔ９」、送受信データの種類「制御応答」である。

第６のメモリー９０９の期待値を満たさないパケットに関する格納データの一例として、以下のような第１１のパケットおよび第１２のパケットの情報を含んでもよい。第１１のパケットは、ＩＤ「ｅｘｐ３」、期待値比較結果「ＮＧ」、最小時刻に対する余裕時間「ｔ５−ｔ３」、最大時刻に対する余裕時間「ｔ４−ｔ５（時間超過）」、送受信データの種類「エッジ取得データ」である。第１２のパケットは、ＩＤ「ｅｘｐ４」、期待値比較結果「ＯＫ」、最小時刻に対する余裕時間「ｔ１０−ｔ９」、最大時刻に対する余裕時間「０」、送受信データの種類「制御応答」である。

第７のメモリー９１０は、ＤＵＴの性能テスト時に、ＤＵＴのエッジ側インターフェイスで発生したデータの入出力情報と、入出力時刻とを関連付けて格納する。第７のメモリー９１０は、格納する情報として、キャプチャー時刻と、入力／出力の種類と、送信元／送信先と、送受信データの種類とを含む。第７のメモリー９１０は、テストコントローラー９０１が、テスト実行イネーブル信号９４０をイネーブルにしているときに動作する。第７のメモリー９１０は、一連の通信をセットとして格納してもよい。一例として、第７のメモリー９１０に格納されるデータは、キャプチャー時刻「ｔ２」、入力／出力の種類「出力」、送信元／送信先「エッジ機器１０１」、送受信データの種類「データ取得要求」等であってもよい。他の例として、第７のメモリー９１０に格納されるデータは、キャプチャー時刻「ｔ３」、入力／出力の種類「入力」、送信元／送信先「エッジ機器１０１」、送受信データの種類「応答データ」等であってもよい。

テスト結果を受信する機器は、第６のメモリー９０９に格納される情報と、第７のメモリー９１０に格納される情報とに基づいて、エッジ側の入出力およびネットワーク側の通信のいずれがボトルネックになっているかを解析することができる。

第８のメモリー９１１は、ＤＵＴの性能テスト時に発生した待機系３００Ｂのバスに対するアクセスの情報と、システム時刻とを関連付けて格納する。ＤＵＴは、バスを通信以外の用途にも使用し得る。そのため、バスの使用タイミングが、ＤＵＴの通信処理性能のボトルネックにもなり得る。そのため、テスト制御回路４０５は、バスの使用に起因するボトルネックの解析を容易にするために、第８のメモリー９１１に、当該バスに対するアクセス情報を格納する。第８のメモリー９１１は、格納する情報として、キャプチャー時刻と、アクセス元と、アクセス先と、アクセス種別と、アクセスサイズとを含む。第８のメモリー９１１は、テストコントローラー９０１が、テスト実行イネーブル信号９４０をイネーブルにしているときに動作する。

一例として、第８のメモリー９１１に格納されるデータは、キャプチャー時刻「ｔ１」、アクセス元「ＣＰＵ３０１」、アクセス先「ネットワーク処理部３０４」、アクセス種別「バーストリード」、アクセスサイズ「８バイト」であってもよい。他の例として、第８のメモリー９１１に格納されるデータは、キャプチャー時刻「ｔ２」、アクセス元「ＣＰＵ３０１」、アクセス先「ユーザーロジック３０２」、アクセス種別「シングルライト」、アクセスサイズ「１バイト」であってもよい。

テスト結果を受信する機器は、第６のメモリー９０９に格納される情報と、第８のメモリー９１１に格納される情報とに基づいて、ＤＵＴが通信処理を行なっている間にバスがどのように占有されているか、および、どのバス動作がボトルネックとなっているか等を解析することができる。

テスト結果出力部９１２は、テストコントローラー９０１から出力されるテスト結果出力制御信号９５０に基づいて、テスト結果データ５１２をテスト結果出力回路４０４に出力する。テスト結果データ５１２は、第５のメモリー９０８〜第８のメモリー９１１の内容を含み得る。ある局面において、テスト結果出力制御信号９５０は、第５のメモリー９０８〜第８のメモリー９１１の内容のいずれかを選択する命令を含んでもよい。その場合、テスト結果データ５１２は、テスト結果出力制御信号９５０に含まれる命令に基づいて、第５のメモリー９０８〜第８のメモリー９１１の内容のいずれかを選択して、個別にテスト結果出力回路４０４に出力する。

次に、図１０〜図１２を参照して、テスト制御回路４０５によって実行されるＤＵＴの性能テストの概要について説明する。図１０は、ＤＵＴの性能テスト時の仮想的な環境の一例を示す図である。待機系３００Ｂは、機器Ａ（ＤＵＴ）である。機器Ａは、ネットワークリソース１０３を介して、機器Ｂおよびコントローラー１００に接続されている。ネットワーク性能プロファイリング５１０は、例えば、図１０に示すネットワークで発生し得る通信を想定したテスト内容を生成し得る。

図１１は、図１０のネットワーク側で発生する通信の一例を示す図である。時分割の通信では、各パケットは、予め定められた時刻内で通信することが求められる。一例として、コントローラー１００から送信される「機器Ａ宛のエッジデータ取得要求１１０１」は、時刻ｔ１〜ｔ２の間に機器Ａによって受信されなければならない。他の例として、機器Ａから送信される「コントローラー宛のエッジ取得データ１１０２」は、時刻ｔ３〜ｔ４の間に機器Ａから送信されなければならない。これらの条件は、ネットワーク性能プロファイリング５１０内の第２のメモリー９０３および第４のメモリー９０５の設定に関連する。

図１２は、図１０のエッジ側で発生する入出力の一例を示す図である。エッジ側の入出力においても、各入出力は、予め定められた時刻内で行なわれることが求められる。一例として、機器Ａからエッジ機器１０１に対して出力される「データ取得要求１２０１」は、時刻ｔ２〜ｔ２’の間に出力されなければならない。他の例として、エッジ機器１０１から機器Ａに対して出力される「応答データ１２０２」は、時刻ｔ２’〜ｔ３の間に機器Ａによって取得されなければならない。これらの条件は、ネットワーク性能プロファイリング５１０内の第１のメモリー９０２の設定に関連する。

テスト制御回路４０５は、待機系３００Ｂの内部で、上記の図１０〜図１２に示す実際の状況を模した模擬信号を発生させて、ＤＵＴの性能テストを行なう。当該処理により、本実施の形態に従うテスト方法は、通常のシミュレーションと異なり、ＤＵＴが現場で求められる性能を満たしているか否かを実際に確認することができる。さらに、当該テスト方法は、待機系３００Ｂの内部で完結するため、稼働系３００Ａの動作には影響を及ぼさない。ある局面において、テスト制御回路４０５は、待機系３００Ｂをエッジ機器１０１およびネットワークリソース１０３に接続し、実際の通信内容に基づいてＤＵＴの性能テストを行なってもよい。当該処理により、通信装置１０２は、より正確にＤＵＴの実測テストを行なうことができる。

図１３は、テスト結果出力回路４０４の一構成例を示す図である。テスト結果出力回路４０４は、テスト制御回路４０５によって実行されたテストの結果をネットワーク側の外部機器に送信する。テスト結果出力回路４０４は、パケット化回路１３０１と、テスト結果送信バッファ１３０２と、ネットワークインターフェイスプロトコル変換回路１３０３とを備える。

パケット化回路１３０１は、テスト結果データ５１２をパケット形式に変換する。テスト結果送信バッファ１３０２は、形式を変換されたテスト結果データを一時的に格納する。ネットワークインターフェイスプロトコル変換回路１３０３は、テスト結果送信バッファ１３０２から送られてくるパケットをネットワーク側の通信プロトコルに従う形式に変換する。

テスト結果送信バッファ１３０２は、テスト制御回路４０５から出力されるテスト結果出力制御信号９５０がイネーブルになったタイミングで、テスト結果データパケット５１３をネットワークインターフェイス制御回路４０６に送信する。ネットワークインターフェイス制御回路４０６は、ネットワークリソース１０３を介して、テスト結果データパケット５１３を外部機器（コントローラー１００等）に送信する。ユーザーは、外部機器において受信したテスト結果データパケット５１３を参照することで、ＤＵＴの性能およびボトルネックの原因等を解析することができる。

図１４は、再構成制御回路４０２の動作例を示す図である。再構成制御回路４０２は、ネットワークインターフェイス制御回路４０６から、ネットワーク側のパケットのミラーを受信する。再構成制御回路４０２は、ネットワーク構成の変更データを受信すると、通信処理部３００の内部の構成を変更し得る。

図１５は、コントローラー１００の一構成例を示す図である。コントローラー１００は、ＰＣまたはワークステーション等であってもよい。コントローラー１００は、通信処理部３００に対して、ネットワーク構成の変更データを送信し得る。

コントローラー１００は、制御装置１５０１と、ＲＡＭ（Random Access Memory）１５０２と、入力インターフェイス１５０３と、出力インターフェイス１５０４と、記憶装置１５０７と、通信インターフェイス１５０６と、外部機器インターフェイス１５０５とを含む。

制御装置１５０１は、コントローラー１００全体を制御する。ある局面において、ＣＰＵが制御装置１５０１として使用されてもよい。ＲＡＭ１５０２は、制御装置１５０１によって参照されるプログラムおよびデータを格納し得る。ある局面において、ＤＲＡＭまたはＳＲＡＭが、ＲＡＭ１５０２として使用されてもよい。

入力インターフェイス１５０３は、キーボード、マウスまたはゲームパッド等の任意の入力装置に接続され得る。ある局面において、ＵＳＢ（Universal Serial Bus）端子、ＰＳ／２端子およびＢｌｕｅｔｏｏｔｈ（登録商標）モジュール等が入力インターフェイス１５０３として使用されてもよい。

出力インターフェイス１５０４は、ブラウン管ディスプレイ、液晶ディスプレイまたは有機ＥＬ（electro-luminescence）ディスプレイ等の任意の出力装置に接続され得る。ある局面において、ＵＳＢ端子、Ｄ−ｓｕｂ端子、ＤＶＩ端子およびＨＤＭＩ（登録商標）端子等が出力インターフェイス１５０４として使用されてもよい。

外部機器インターフェイス１５０５は、プリンター、スキャナーおよび外付けＨＤＤ（Hard Disk Drive）等の任意の外部機器に接続され得る。ある局面において、ＵＳＢ端子等が外部機器インターフェイス１５０５として使用されてもよい。

通信インターフェイス１５０６は、有線または無線のネットワーク機器に接続される。ある局面において、有線ＬＡＮ（Local Area Network）ポートおよびＷｉ-Ｆｉ（登録商標）モジュール等が通信インターフェイス１５０６として使用されてもよい。

記憶装置１５０７は、不揮発性メモリーであり、コントローラー１００の電源が切れた状態でもデータを保存しておくことができる。記憶装置１５０７は、制御装置１５０１が実行または参照する任意のプログラムおよびデータを保存し得る。ある局面において、ＨＤＤまたはＳＳＤ（Solid State Drive）が、記憶装置１５０７として使用されてもよい。

図１６は、ＤＵＴの性能テストの手順の一例を示す図である。ある局面において、待機系３００Ｂまたはテスト回路４００の各構成が図１６の処理を実行してもよい。ステップＳ１６１０において、待機系３００Ｂは、コントローラー１００等から、ネットワーク構成の変更データを受信する。ステップＳ１６２０において、待機系３００Ｂは、ネットワーク構成の変更データに基づいて、待機系３００ＢにＤＵＴおよびテスト回路４００を含む回路を構成する。ある局面において、再構成制御回路４０２が当該処理を行なってもよい。その場合、再構成制御回路４０２は、テスト回路４００の生成前に待機系３００Ｂ内に存在する。

ステップＳ１６３０において、テスト制御回路４０５は、ネットワーク性能プロファイリング５１０からテスト設定を読み込む。ステップＳ１６４０において、テスト制御回路４０５は、エッジインターフェイス制御回路４０１と、ネットワークインターフェイス制御回路４０６とを制御し、ＤＵＴの接続先を変更する。

ステップＳ１６５０において、テスト制御回路４０５は、ネットワーク性能プロファイリング５１０の各種設定に基づいて、ＤＵＴの性能テストを実行する。テスト制御回路４０５は、テストの実行結果をテスト結果出力回路４０４に出力する。ステップＳ１６６０において、テスト結果出力回路４０４は、ネットワークリソース１０３を介して、テスト結果データのパケットを他の機器に送信する。

ＤＵＴのテストおよびテスト結果の解析完了後、ＤＵＴの性能が期待値を満たすものである場合、稼働系３００Ａおよび待機系３００Ｂは、ネットワーク構成の変更データを受信し、当該ネットワーク構成の変更データに基づいて、稼働系３００Ａおよび待機系３００Ｂの内部に、テスト回路４００を含まないＤＵＴと同一の回路を構成し得る。

以上説明したように、実施の形態１に従うシステムおよび通信装置１０２は、待機系３００Ｂを用いて、実際の状況を模した模擬信号によるＤＵＴの性能テストを行なう。当該処理により、通信装置１０２は、稼働系３００Ａの動作には影響を及ぼさずに、遠隔操作のみで新しいネットワーク構成の性能テストを実現し得る。さらに、通信装置１０２は、ＤＵＴの性能テスト後に、ネットワーク構成の変更データを受信し、稼働系３００Ａおよび待機系３００Ｂの両方の構成をＤＵＴと同様の構成に変更し得る。また、本実施の形態に従うシステムおよび通信装置１０２は、ネットワーク性能プロファイリング５１０に含まれる各種メモリーに任意の期待動作の設定を格納することができる。そのため、本実施の形態に従うシステムおよび通信装置１０２は、通信装置１０２の内部構成の変更だけでなく、ネットワークリソース１０３の構成や通信プロトコル等の変更が発生した場合でも、通信装置１０２が新しい環境において期待動作を満たすか否かを検証することができる。

実施の形態２．
次に、図１７〜図２３を参照して、実施の形態２について説明する。本実施の形態に従う通信装置は、稼働系１７００Ａおよび待機系１７００Ｂを備える。また、通信装置は、稼働系１７００ＡのネットワークＰＨＹ３０６を介して、待機系１７００Ｂのテスト回路１７１０によるテスト結果データを外部の機器（コントローラー１００等）に送信する点で、実施の形態１に従う通信装置と異なる。

本実施の形態に従う通信装置は、通信装置がコールドスタンバイモードで動作する場合においても待機系１７００Ｂ内のＤＵＴの性能をテストすることができる。「コールドスタンバイモード」とは、例えば、消費電力削減等の理由により、待機系１７００Ｂまたは／および待機系１７００Ｂが接続されるネットワーク機器に電力が供給されないモードである。通信装置がコールドスタンバイモードで稼働している場合、待機系１７００Ｂ側のネットワークＰＨＹ３０６が接続されるネットワーク機器は稼働していない。そのため、待機系１７００Ｂは、待機系１７００Ｂ側のネットワークＰＨＹ３０６を介して、テスト結果データを外部の機器に送信することができない。

そのため、本実施の形態に従う通信装置は、待機系１７００Ｂのテスト回路１７１０によるテスト結果データを稼働系１７００Ａに転送する。通信装置は、稼働系１７００Ａ側のネットワークＰＨＹ３０６を介して、テスト結果データを外部の機器に送信する。

なお、本実施の形態に従う通信装置のテスト回路１７１０は、実施の形態１に従う通信装置のテスト回路４００と比較して、テスト制御回路１７３０と、ＬＳＩ接続部１７２０ＡまたはＬＳＩ接続部１７２０Ｂとを備える。ある局面において、テスト回路１７１０は、テスト回路４００が備える構成の一部を備えていなくてもよい。これ以降の説明では、実施の形態１に従う通信装置が備える各構成に対応するものについては、同一の符号を用いて説明する。

図１７は、本実施の形態に従う通信装置における稼働系１７００Ａの構成の一例を示す図である。本実施の形態に従う稼働系１７００Ａは、図４に示す稼働系３００Ａの構成に加えて、さらに、テスト回路１７１０を備える。

稼働系１７００ＡのＬＳＩ接続部１７２０Ａは、後述する待機系１７００ＢのＬＳＩ接続部１７２０Ｂと接続される。ＬＳＩ接続部１７２０ＡおよびＬＳＩ接続部１７２０Ｂは、例えば、待機系１７００Ｂのテスト結果データを稼働系１７００Ａに転送する。当該処理により、通信装置は、コールドスタンバイモードで稼働中でも、待機系１７００Ｂのテスト結果データを外部の機器の送信することができる。また、ＬＳＩ接続部１７２０ＡおよびＬＳＩ接続部１７２０Ｂは、稼働系１７００Ａの実際の通信に関する情報を待機系１７００Ｂに送信し得る。当該処理により、待機系１７００Ｂは、受信した稼働系１７００Ａの通信に関する情報に基づいて、通信のテストを実行することができる。

ＬＳＩ接続部１７２０Ａは、稼働系１７００Ａの各構成または通信路を介して、エッジ入力データ１７０１と、ネットワーク受信データ１７０２と、時刻データ１７０３と、ＬＳＩ接続部の制御信号１７０４とを受信する。ＬＳＩ接続部１７２０Ａは、受信したエッジ入力データ１７０１と、ネットワーク受信データ１７０２と、時刻データ１７０３とを、後述するＬＳＩ接続部１７２０Ｂに転送する。

さらに、ＬＳＩ接続部１７２０Ａは、ＬＳＩ接続部１７２０Ｂから、テスト結果データ１７０５を取得し、当該テスト結果データ１７０５をネットワークインターフェイス制御回路４０６に転送する。

エッジ入力データ１７０１は、例えば、エッジ入力データ５０２Ａである。ネットワーク受信データ１７０２は、例えば、ネットワーク受信データ５０５Ｄのミラーデータである。時刻データ１７０３は、例えば、時刻データ５１１である。ＬＳＩ接続部の制御信号１７０４は、ＬＳＩ接続部１７２０Ａのエッジ入力データ１７０１、ネットワーク受信データ１７０２、時刻データ１７０３、および、テスト結果データ１７０５のそれぞれの転送のオン／オフを制御するための信号であり、テスト制御回路１７３０から出力される。テスト制御回路１７３０は、さらに、バスを介して、ＣＰＵ３０１、ユーザーロジック３０２、メモリー３０３、ネットワーク処理部３０４および他のロジック３０５とバス信号を送受信し得る。

図１８は、本実施の形態に従う通信装置における待機系１７００Ｂの構成の一例を示す図である。本実施の形態に従う待機系１７００Ｂは、図５に示す構成に加えて、さらにＬＳＩ接続部１７２０Ｂを備える。

待機系１７００ＢのＬＳＩ接続部１７２０Ｂは、稼働系１７００ＡのＬＳＩ接続部１７２０Ａと接続される。ＬＳＩ接続部１７２０Ｂは、ＬＳＩ接続部１７２０Ａから受信したエッジ入力データ１７０１と、ネットワーク受信データ１７０２と、時刻データ１７０３とをテスト制御回路１７３０に転送する。また、ＬＳＩ接続部１７２０Ｂは、テスト制御回路１７３０から、テスト結果データ１７０５を取得し、当該テスト結果データ１７０５をＬＳＩ接続部１７２０Ａに転送する。さらに、ＬＳＩ接続部１７２０Ｂは、テスト制御回路１７３０から、ＬＳＩ接続部の制御信号１８０４を受信する。ＬＳＩ接続部の制御信号１８０４は、ＬＳＩ接続部１７２０Ｂのエッジ入力データ１７０１、ネットワーク受信データ１７０２、時刻データ１７０３、および、テスト結果データ１７０５のそれぞれの転送のオン／オフを制御するための信号である。

上記のＬＳＩ接続部１７２０Ａ，１７２０Ｂは、大きく分けて２つの役割を持つ。ＬＳＩ接続部１７２０Ａ，１７２０Ｂの１つ目の役割は、コールドスタンバイモードでも待機系１７００Ｂのテスト結果データ１７０５を外部の機器に送信可能にすることである。待機系１７００Ｂは、待機系３００Ｂと同様に、単体で待機系１７００Ｂ内のＤＵＴの通信性能をテストすることができる。しかし、通信装置がコールドスタンバイモードで動作していた場合、待機系１７００Ｂは、テスト結果データ１７０５を外部の機器に送信することができない。そこで、待機系１７００Ｂは、ネットワークと通信可能な稼働系１７００Ａに、テスト結果データ１７０５を転送する。テスト結果データ１７０５は、ＬＳＩ接続部１７２０Ａ，１７２０Ｂを介して、待機系１７００Ｂから稼働系１７００Ａに転送される。稼働系１７００Ａのネットワークインターフェイス制御回路４０６は、外部の機器に、テスト結果データ１７０５を送信する。

ＬＳＩ接続部１７２０Ａ，１７２０Ｂの２つ目の役割は、稼働系１７００Ａのエッジ入力データ１７０１と、ネットワーク受信データ１７０２と、時刻データ１７０３とを待機系１７００Ｂに転送することである。図９に示したように、待機系１７００Ｂは、ネットワーク性能プロファイリング５１０に基づいて、テスト制御回路１７３０の各メモリーに設定を書き込み、当該設定に基づいてＤＵＴのテストを実行し得る。待機系１７００Ｂのテスト制御回路１７３０は、稼働系１７００Ａのエッジ入力データ１７０１と、ネットワーク受信データ１７０２と、時刻データ１７０３とを受信することで、これらのデータに基づいてネットワーク性能プロファイリング５１０を生成することができる。ある局面において、待機系１７００Ｂのテスト制御回路１７３０は、受信したデータを直接第１のメモリー９０２〜第４のメモリー９０５に入力してもよい。これにより、本システムの管理者は、待機系１７００ＢのＤＵＴのテスト用の設定を作成する必要がなくなる。

図１９は、ＬＳＩ接続部１７２０Ａの構成の一例を示す図である。ＬＳＩ接続部１７２０Ａは、接続制御部１９００を備える。接続制御部１９００は、スイッチ等の素子を含み、ＬＳＩ接続部の制御信号１７０４に基づいて、エッジ入力データ１７０１、ネットワーク受信データ１７０２、時刻データ１７０３、および、テスト結果データ１７０５のそれぞれの転送のオン／オフを切り替える。

図２０は、稼働系１７００Ａのテストコントローラー９０１の通信の一例を示す図である。図２０を参照して、テストコントローラー９０１における本実施の形態に関連する通信について説明する。

テストコントローラー９０１は、ネットワーク受信データのミラー５０５Ｂを受信する。また、テストコントローラー９０１は、ネットワークインターフェイステスト制御信号５０４と、ＬＳＩ接続部の制御信号１７０４とを出力する。さらに、テストコントローラー９０１は、バス情報２０２０を送受信することができる。

ある局面において、テストコントローラー９０１は、ネットワークＰＨＹ３０６を介して受信したパケットの内容に基づいて、ＬＳＩ接続部の制御信号１７０４の内容を変更してもよい。他の局面において、テストコントローラー９０１は、ＣＰＵ３０１から、バス情報２０２０を受信し、当該バス情報２０２０に基づいて、ＬＳＩ接続部の制御信号１７０４の内容を変更してもよい。なお、図２０に示す例は、稼働系１７００Ａのテストコントローラー９０１であるが、実際には、待機系１７００Ｂのテストコントローラー９０１も同様のハードウェア構成を備え得る。ある局面において、待機系１７００Ｂのテストコントローラー９０１は、稼働系１７００ＡのＬＳＩ接続部１７２０Ａから転送されたネットワーク受信データ１７０２に基づいて、ＬＳＩ接続部１７２０Ｂの制御信号１８０４を変更してもよい。

図２１は、ＬＳＩ接続部１７２０Ｂの構成の一例を示す図である。ＬＳＩ接続部１７２０Ｂは、接続制御部２１００を備える。接続制御部２１００は、スイッチ等の素子を含み、ＬＳＩ接続部の制御信号１８０４に基づいて、エッジ入力データ１７０１、ネットワーク受信データ１７０２、時刻データ１７０３、および、テスト結果データ１７０５のそれぞれの転送のオン／オフを切り替える。

図１９および図２１に示すように、ＬＳＩ接続部１７２０Ａ，１７２０Ｂは、同数の入出力ポートを備えており、共通のハードウェアによって実現され得る。そのため、ＬＳＩ接続部１７２０Ａ，１７２０Ｂは、入出力データの向きを変えることで、稼働系１７００Ａおよび待機系１７００ＢのいずれのＬＳＩ接続部としても動作し得る。

図２２は、待機系１７００Ｂのテスト制御回路１７３０の構成の一例を示す図である。図２２に示すテスト制御回路１７３０は、図９に示すテスト制御回路４０５が備える構成に対して、さらに、エッジ入力データ１７０１、ネットワーク受信データ１７０２、時刻データ１７０３、ＬＳＩ接続部の制御信号１８０４、および、テスト結果データ１７０５のための通信線を含む。ある局面において、稼働系１７００Ａのテスト制御回路１７３０は、待機系１７００Ｂのテスト制御回路１７３０と同様の構成を含んでもよい。他の局面において、稼働系１７００Ａのテスト制御回路１７３０は、待機系１７００Ｂのテスト制御回路１７３０と同様の構成を含まなくてもよい。

テストコントローラー９０１は、実施の形態１において、ネットワーク受信データのミラー５０５Ｂを用いて、第１のメモリー９０２と、第２のメモリー９０３と、第３のメモリー９０４と、第４のメモリー９０５とに、各種設定を格納していた。

これに対して、本実施の形態に従うテストコントローラー９０１は、ネットワーク受信データのミラー５０５Ｂの代わりに、稼働系１７００Ａから転送されるネットワーク受信データ１７０２を使用して、ＤＵＴのテストのための設定を行ない得る。ネットワーク受信データ１７０２は、第１のメモリー９０２〜第４のメモリー９０５の各種設定を含む。テストコントローラー９０１は、ネットワーク受信データ１７０２を受信したことに基づいて、ネットワーク受信データ１７０２に含まれる各種設定を第１のメモリー９０２〜第４のメモリー９０５の各々に直接書き込む。このように、テストコントローラー９０１は、ネットワーク受信データ１７０２に含まれる設定を各種メモリーに直接書き込むことで、ＤＵＴのテストのための設定を行い得る。

さらに、本実施の形態に従うテストコントローラー９０１は、エッジ入力データのミラー５０２Ｄおよび時刻データ５１１の代わりに、稼働系１７００Ａから受信したエッジ入力データ１７０１および時刻データ１７０３を使用し得る。以下に、ネットワーク受信データ１７０２、エッジ入力データ１７０１および時刻データ１７０３を使用する場合のテストコントローラー９０１の具体的な動作の一例を示す。なお、以下に示すテストコントローラー９０１の動作は一例であり、テストコントローラー９０１は、エッジ入力データ１７０１および時刻データ１７０３を使用しなくてもよい。

本実施の形態に従うテストコントローラー９０１は、稼働系１７００Ａから受信したエッジ入力データ１７０１および時刻データ１７０３に基づいて、第１のメモリーに、ＤＵＴのテストのための設定を書き込む。また、テストコントローラー９０１は、稼働系１７００Ａから受信したネットワーク受信データ１７０２および時刻データ１７０３に基づいて、第２のメモリー９０３に、ＤＵＴのテストのための設定を書き込む。同様に、テストコントローラー９０１は、稼働系１７００Ａから受信したネットワーク受信データ１７０２に基づいて、第３のメモリー９０４および第４のメモリー９０５に、ＤＵＴのテストのための設定を書き込む。

さらに、テストコントローラー９０１は、エッジインターフェイステスト制御信号５０１およびネットワークインターフェイステスト制御信号５０４に加えて、ＬＳＩ接続部の制御信号１８０４を出力する。これらの構成により、待機系１７００Ｂは、稼働系１７００Ａから受信した各種データに基づいて、ＤＵＴのテストを実行することができる。ある局面において、テストコントローラー９０１は、取得したエッジ入力データ１７０１〜時刻データ１７０３の各々を第１のメモリー９０２〜第４のメモリー９０５の各々に直接入力してもよい。

なお、稼働系１７００Ａも図２２に示す構成を備えていてもよい。その場合、稼働系１７００Ａにおいて、テストコントローラー９０１は、ＬＳＩ接続部の制御信号１８０４の代わりに、ＬＳＩ接続部の制御信号１７０４を出力する。

図２３は、ネットワークインターフェイス制御回路４０６の構成の一例を示す図である。ネットワークインターフェイス制御回路４０６は、送信データを格納する送信待ちキュー２３００を備える。図２３を参照して、当該送信待ちキュー２３００を用いた優先制御について説明する。

ネットワークインターフェイス制御回路４０６は、テスト制御回路１７３０からネットワーク送信データ５０６Ａを受信し、当該受信したネットワーク送信データ５０６Ａを高優先度キュー２３０１に格納する。

また、ネットワークインターフェイス制御回路４０６は、ＬＳＩ接続部１７２０Ａから、待機系１７００Ｂのテスト結果データ１７０５を受信し、当該受信したテスト結果データ１７０５を低優先度キュー２３０２に格納する。

ネットワークインターフェイス制御回路４０６は、テスト結果データ１７０５よりもネットワーク送信データ５０６Ａを優先的に送信する。それにより、稼働系１７００Ａの通信処理におけるレイテンシおよび／またはジッタの発生が抑制され得る。また、ネットワークインターフェイス制御回路４０６は、ネットワークインターフェイステスト制御信号５０４に基づいて、テスト結果データ１７０５の送信のオン／オフを切り替えてもよい。当該テスト結果データ１７０５の送信のオン／オフの切り替え機能により、ネットワークインターフェイス制御回路４０６は、より確実に、稼働系１７００Ａの通信処理におけるレイテンシおよび／またはジッタの発生を抑制することができる。

以上説明したように、本実施の形態に従うシステムおよび通信装置は、待機系１７００Ｂのテスト結果データ１７０５を稼働系１７００Ａに転送する。稼働系１７００Ａは、稼働系１７００ＡのネットワークＰＨＹ３０６を介して、テスト結果データ１７０５を外部の機器に送信し得る。当該機能により、例えば、通信装置がコールドスタンバイモード動作していたとしても、通信装置は、待機系１７００Ｂの性能テストを実行し、そのテスト結果データ１７０５を外部の機器の送信することができる。

また、待機系１７００Ｂは、稼働系１７００Ａのエッジ入力データ１７０１、ネットワーク受信データ１７０２、および、時刻データ１７０３を受信して、これらのデータに基づいて、待機系１７００Ｂの性能テストを実行することができる。当該機能により、通信装置は、通信装置の管理者のテスト設定データの作成の負担を減らすことができる。

さらに、稼働系１７００Ａは、送信待ちキュー２３００を用いた優先制御により、稼働系１７００Ａの通信処理におけるレイテンシおよび／またはジッタの発生を抑制しながら、テスト結果データ１７０５を外部の機器に送信し得る。

実施の形態３．
次に、図２４および図２５を参照して、実施の形態３について説明する。本実施の形態における通信装置は、１または複数の他の通信装置との間の通信性能をテストする点で、実施の形態１および２に従う通信装置と異なる。

実施の形態３は、例えば、図１に示す例のように、複数の通信装置が互いに通信し合う構成において適用し得る。実施の形態１または２に従う通信装置は、単体で、待機系に関する性能テストを実行する。すなわち、実施の形態１または２に従う通信装置は、自装置内の待機系のみを用いて待機系に関する性能テストを実行する。これに対して、実施の形態３では、複数の通信装置が、お互いのテスト結果データを交換し合い、複数の通信装置を含むシステム全体の通信性能が予め定められた期待値以上であるか否かを評価する。

これ以降、通信装置（Ａ）および通信装置（Ｂ）を含むシステムを例に、実施の形態３の詳細について説明する。なお、通信装置（Ａ）および（Ｂ）を含むシステムの構成は一例であり、本実施の形態に従うシステムの構成はこれに限られない。ある局面において、本実施の形態に従うシステムは、任意の数の通信装置を含んでいてもよい。

また、実施の形態３に従う通信装置は、実施の形態１に従う通信装置が備える構成、または、実施の形態２に従う通信装置が備える構成と同じ構成を備え得る。これ以降の説明では、実施の形態１または２に従う通信装置が備える各構成に対応するものについては、同一の符号を用いて説明する。

図２４は、各通信装置が自装置に保存するテスト結果テーブル２４００の一例を示す図である。テスト結果テーブル２４００は、各通信装置のテスト結果データのうち、通信性能（成績）が予め定められた期待値未満であったものを含む。すなわち、テスト結果テーブル２４００は、各通信装置の問題のある通信のリストであると言える。全ての通信装置は、同一の内容のテスト結果テーブル２４００を参照することができる。ここでのテスト結果データとは、例えば、実施の形態１における待機系３００Ｂのテスト結果データである。

ある局面において、テスト結果テーブル２４００は、リレーショナルデータベースのテーブルとして表現されてもよいし、ＪＳＯＮ（JavaScript（登録商標） Object Notation）等の他の任意のデータ形式で表現されてもよい。

また、ある局面において、各通信装置は、テスト結果テーブル２４００をメモリー３０３に格納してもよいし、各通信装置内の他のストレージ（図示せず）に格納してもよい。その場合、各通信装置は、各々のテスト結果データを互いに送信することで、テスト結果テーブル２４００を共有し得る。

他の局面において、テスト結果テーブル２４００は、各通信装置が使用する共有ストレージ（図示せず）に格納されてもよい。その場合、全ての通信装置は、テスト結果テーブル２４００を参照する際、当該共有ストレージにアクセスする。

テスト結果テーブル２４００は、当該テスト結果テーブル２４００を構成するレコード、または他のデータ構造の要素として、番号２４０１と、送信機器２４０２と、受信機器２４０３と、最小期待時刻２４０４と、最大期待時刻２４０５と、実績値２４０６とを含む。

番号２４０１は、各テスト結果データ、または各テスト結果に含まれる通信データ（パケット等）を一意に識別する。送信機器２４０２は、テスト結果データの送信側の機器（通信装置）の識別情報である。受信機器２４０３は、テスト結果データの受信側の機器（通信装置）の識別情報である。

各通信データは、送信側の通信装置からいつの時刻までに送信されるべきかを示す送信時刻の期待値、および／または、受信側の通信装置でいつの時刻までに受信されるべきかを示す受信時刻の期待値が定義されている。これらの期待値は、ある程度の幅（最小値および最大値）が設けられており、各通信データは当該期待値の最小値および最大値の間に送信または受信されることで期待値通りに処理されたと見なされる。

最小期待時刻２４０４は、例えば、ある通信データが、送信側の通信装置からいつの時刻までに送信されるべきかを示す送信時刻の期待値の最小値、および／または、受信側の通信装置でいつの時刻までに受信されるべきかを示す受信時刻の期待値の最小値を含む。

最大期待時刻２４０５は、例えば、ある通信データが、送信側の通信装置からいつの時刻までに送信されるべきかを示す送信時刻の期待値の最大値、および／または、受信側の通信装置でいつの時刻までに受信されるべきかを示す受信時刻の期待値の最大値を含む。

本来ならば、テスト結果データの実績値は、最小期待時刻２４０４および最大期待時刻２４０５の間でなければならない。テスト結果テーブル２４００に含まれるテスト結果データは、通信性能（成績）が予め定められた期待値未満であり、実績値２４０６は、最小期待時刻２４０４および最大期待時刻２４０５の間に含まれない。

各通信装置は、テスト結果テーブル２４００に含まれる通信性能（成績）が予め定められた期待値未満のテスト結果データを参照し、これらのテスト結果データに基づいて、ネットワーク性能プロファイリング５１０および／または第１のメモリー９０２〜第４のメモリー９０５の設定値を調節して再テストをする。システムは、当該再テストにより、システム全体として、最小期待時刻２４０４および最大期待時刻２４０５の範囲内で、通信性能（成績）が予め定められた期待値未満であった通信の送受信を完了できるか否かを判定する。具体的な再テストの手順については図２５を参照して説明する。

上記のテスト結果テーブル２４００の各要素は、全ての通信装置が解釈できる共通の形式であることが望ましい。例えば、各通信装置が、イーサーネット（登録商標）を介して通信する場合、テスト結果テーブル２４００の項目である送信機器２４０２および受信機器２４０３は、ＭＡＣアドレスを含んでいてもよい。

また、テスト結果テーブル２４００は、上記の要素以外にも、ＬＡＮＤＩＤ（Virtual LAN Identifier）、ＣＯＳ値(Class Of Service)等、ＴＣＰ／ＩＰ（Transmission Control Protocol/Internet Protocol）のＩＰアドレス、ポート番号、機器間ネットワークにおいてユーザーが独自に組み込んだプロトコルのヘッダ情報、または／および、通信を特定するためのＩＤ等の任意の情報を含み得る。

図２５は、通信装置がテスト結果テーブル２４００を参照して再テストを実行する手順の一例を示すフローチャートである。ある局面において、ＣＰＵ３０１は、図２５の処理を行うためのプログラムをメモリー３０３から参照して、当該プログラムを実行してもよい。他の局面において、当該処理の一部または全部は、当該処理を実行するように構成された回路素子の組み合わせとしても実現され得る。

一例として、通信装置（Ａ）および通信装置（Ｂ）の間の通信が予め定められた期待値未満の成績であったとする。また、通信装置（Ｂ）が送信側であり、通信装置（Ａ）が受信側であるとする。これ以降、送信側の通信装置（Ｂ）の処理を例に説明する。

ステップＳ２５０５において、通信装置（Ｂ）は、期待値を満たさないテスト結果データ（テスト結果テーブル２４００の各レコードに相当）を他の通信装置と共有する。例えば、通信装置（Ｂ）は、通信装置（Ｂ）の実行したテストのテスト結果データの中で、通信性能（成績）が予め定められた期待値未満の通信に関するテスト結果データを他の通信装置に送信する。逆に、通信装置（Ｂ）は、他の通信装置の実行したテストのテスト結果データの中で、通信性能（成績）が予め定められた期待値未満の通信に関するテスト結果データを受信する。ステップＳ２５０５の処理により、各通信装置は、テスト結果テーブル２４００を共有する。

ステップＳ２５１０において、通信装置（Ｂ）は、テスト結果テーブル２４００の中から最小期待時刻２４０４（送信／受信されるべき時刻の最小値）および／または最大期待時刻２４０５（送信／受信されるべき時刻の最大値）が、最も小さい通信を選択する。選択された通信は、送信側が通信装置（Ｂ）であり、受信側が通信装置（Ａ）であったとする。以下、選択された通信を通信（Ａ）と呼ぶ。

ステップＳ２５１５において、通信装置（Ｂ）は、受信側である通信装置（Ａ）に対して、ネットワーク受信模擬データの設定の変更およびテストの実行を要求する。ネットワーク受信模擬データの設定の変更とは、第２のメモリー９０３の設定の変更に相当する。また、当該設定の変更は、第１のメモリー９０２、第３のメモリー９０４および第４のメモリー９０５の一部または全ての設定の変更を含んでいてもよい。または、当該設定の変更は、ネットワーク性能プロファイリング５１０の設定変更を含んでいてもよい。

より具体的には、通信装置（Ｂ）は、通信（Ａ）の実績値２４０６および最大期待時刻２４０５の差分を第２のメモリー９０３の設定に反映するように、通信装置（Ａ）に要求する指令を送信する。当該反映は、例えば、通信（Ａ）の送信予定時刻が本来の期待値よりも遅れることの反映を含む。通信装置（Ａ）は、当該設定に基づいて通信（Ａ）の再テストを実行し、通信装置（Ａ）における通信（Ａ）の受信時刻が期待値の範囲内か否か（通信性能が期待値以上か否か）を判定し得る。

ステップＳ２５２０において、通信装置（Ｂ）は、受信側である通信装置（Ａ）からエラーを受信したか否かを判定する。受信側の通信装置（Ａ）の第２のメモリー９０３に送信側の通信装置（Ｂ）から依頼された通信（Ａ）に該当するものがなければ、通信装置（Ｂ）にエラーを返信する。

通信装置（Ｂ）は、受信側である通信装置（Ａ）からエラーを受信したと判定した場合（ステップＳ２５２０にてＹＥＳ）、制御をステップＳ２５６０に移す。そうでない場合（ステップＳ２５２０にてＮＯ）、通信装置（Ｂ）は、制御をステップＳ２５２５に移す。

ステップＳ２５２５において、通信装置（Ｂ）は、通信装置（Ａ）から、通信（Ａ）のテスト結果データを受信する。当該テスト結果データは、通信装置（Ａ）がステップＳ２５１５にて受信した設定変更要求の内容を反映した後のテストの結果である。

ステップＳ２５３０において、通信装置（Ｂ）は、通信装置（Ａ）から受信したテスト結果データが、受信側の通信装置（Ａ）における予め定められた期待値を満たすか否かを判定する。ここでの「通信装置（Ａ）から受信したテスト結果データが、受信側の通信装置（Ａ）における予め定められた期待値を満たす」とは、受信側の通信装置（Ａ）が、通信（Ａ）のデータを問題のない時間範囲内（期待値の範囲内）で受信できることを意味する。

通信装置（Ｂ）は、通信装置（Ａ）から受信したテスト結果データが、受信側の通信装置（Ａ）における予め定められた期待値を満たすと判定した場合（ステップＳ２５３０にてＹＥＳ）、制御をステップＳ２５３５に移す。そうでない場合（ステップＳ２５３０にてＮＯ）、通信装置（Ｂ）は、制御をステップＳ２５６０に移す。

ステップＳ２５３５において、通信装置（Ｂ）は、自装置において、通信（Ａ）に関する通信のテストを実行する。通信装置（Ｂ）は、当該テストの実行前に、第２のメモリー９０３の設定の変更と、第４のメモリー９０５の設定の変更とを実行し得る。通信装置（Ｂ）は、さらに、第１のメモリー９０２の設定の変更と、第３のメモリー９０４の設定の変更とを実行してもよい。

ステップＳ２５２５において得られるテスト結果データは、ステップＳ２５１５にて変更された設定を使用したテストにおいて、受信側の通信装置（Ａ）における通信（Ａ）の受信処理が期待値の範囲内で完了するか否かを示す。これに対して、ステップＳ２５３５において得られるテスト結果データは、ステップＳ２５１５にて変更された設定を使用したテストにおいて、送信側の通信装置（Ｂ）における通信（Ａ）のデータの送信処理が期待値の範囲内で完了するか否かを示す。

ステップＳ２５４０において、通信装置（Ｂ）は、ステップＳ２５３５のテスト結果データが、送信側の通信装置（Ｂ）における予め定められた期待値を満たすか否かを判定する。ここでの「ステップＳ２５３５にて実行したテストのテスト結果データが、送信側の通信装置（Ｂ）における予め定められた期待値を満たす」とは、送信側の通信装置（Ｂ）が、通信（Ａ）のデータを問題のない時間範囲内（期待値の範囲内）で送信できることを意味する。

通信装置（Ｂ）は、ステップＳ２５３５にて実行したテストのテスト結果データが、送信側の通信装置（Ｂ）における予め定められた期待値を満たすと判定した場合（ステップＳ２５４０にてＹＥＳ）、制御をステップＳ２５４５に移す。そうでない場合（ステップＳ２５４０にてＮＯ）、通信装置（Ｂ）は、制御をステップＳ２５６０に移す。

ステップＳ２５４５において、通信装置（Ｂ）は、通信装置（Ａ），１０２Ｂのいずれのテスト結果も期待値を満たすことに基づいて、自装置の通信設定を変更する。すなわち、通信装置（Ｂ）は、ステップＳ２５１５にて変更した設定を正式に使用する設定としてメモリー３０３等に保存する。

ステップＳ２５５０において、通信装置（Ｂ）は、通信装置（Ａ）に対して、設定変更を要求する通知を送信する。通信装置（Ａ）は、当該通知を受信したことに基づいて、ステップＳ２５１５にて変更した設定を正式に使用する設定としてメモリー３０３等に保存する。

ステップＳ２５５５において、通信装置（Ｂ）は、他の全ての通信装置に、通信性能（成績）が予め定められた期待値未満の通信に関するテスト結果データ（テスト結果テーブル２４００のレコード）の更新要求を送信する。例えば、ステップＳ２０１０〜Ｓ２５５０までの処理において、設定変更後の通信（Ａ）が期待値を満たす場合、通信装置（Ｂ）は、他の全ての通信装置に、テスト結果テーブル２４００から通信（Ａ）のテスト結果データを削除するための更新要求を送信する。

ステップＳ２５６０において、通信装置（Ｂ）は、解決できなかった通信（通信性能が期待値未満の通信）のレポートを外部の機器に送信する。ある局面において、通信装置（Ｂ）は、コントローラー１００またはシステムの管理者が使用する端末に当該レポートを送信してもよい。また、他の局面において、当該レポートは、テスト結果テーブル２４００の各項目を含んでいてもよい。管理者は、当該レポートを参照することで、通信設定を修正することができる。ある局面において、各通信装置は、外部の機器からレポートの取得要求を受信したことに基づいて、メモリー３０３内のレポートを外部の機器に返信してもよい。

各通信装置は、テスト結果テーブル２４００内の各レコードの通信に対して、上記のステップＳ２５０５〜Ｓ２５６０までの処理を繰り返し実行する。それにより、各通信装置は、修正可能な通信に関しては通信設定を更新し、修正不可能な通信に関してはレポートを外部の機器に送信し得る。

上記のフローチャートでは、送信側の通信装置（Ｂ）が受信側の通信装置（Ａ）に対して各種処理を依頼しているが、通信装置間のテストの実現方法はこれに限られるものではない。他の局面において、受信側の通信装置（Ａ）が送信側の通信装置（Ｂ）に各種処理を依頼してもよい。また、上記のフローチャートの処理は、全ての通信装置が実行し得る。

さらに他の局面において、実施の形態１〜実施の形態３は適宜組み合わせて実施され得る。例えば、通信装置は、稼働系１７００ＡのネットワークＰＨＹ３０６を介して、図２５のステップＳ２５１５，Ｓ２５２５，Ｓ２５４５における各種データを送受信してもよい。

以上説明したように、実施の形態３に従う複数の通信装置は、期待値を満たさない通信のテスト結果データを互いに共有し、当該テスト結果データに基づいて、テスト設定を変更して通信の再テストを実行する。当該機能により、複数の通信装置の各々は、システム全体として通信が期待値を満たすように自装置の通信設定を変更し得る。その結果、複数の通信装置の各々は、システムの管理者の通信テストの設定および再実行等の負担を減らすことができる。

１００コントローラー、１０１エッジ機器、１０２通信装置、１０３ネットワークリソース、１０４ゲートウェイサーバー、１０５インターネット、１０６クラウド環境、２０１Ａ，２０１Ｂスイッチ、３００通信処理部、３００Ａ，１７００Ａ稼働系、３００Ｂ，１７００Ｂ待機系、３０２ユーザーロジック、３０３メモリー、３０４ネットワーク処理部、３０５他のロジック、３０６ネットワークＰＨＹ、４００，１７１０テスト回路、４０１エッジインターフェイス制御回路、４０２再構成制御回路、４０３タイマー、４０４テスト結果出力回路、４０５，１７３０テスト制御回路、４０６ネットワークインターフェイス制御回路、５１０ネットワーク性能プロファイリング、５０１エッジインターフェイステスト制御信号、５０２Ａ，５０２Ｄ，１７０１エッジ入力データ、５０２Ｂエッジ入力データのミラー、５０２Ｃエッジ入力模擬データ、５０３Ａ，５０３Ｄエッジ出力データ、５０３Ｂエッジ出力データのミラー、５０４ネットワークインターフェイステスト制御信号、５０５Ａ，５０５Ｄ，１７０２ネットワーク受信データ、５０５Ｂネットワーク受信データのミラー、５０５Ｃネットワーク受信模擬データ、５０６Ａ，５０６Ｄネットワーク送信データ、５０６Ｂネットワーク送信データのミラー、５１１，１７０３時刻データ、５１２，１７０５テスト結果データ、５１３テスト結果データパケット、６０１，７０１入力信号選択回路、６０２，７０２出力信号選択回路、６０３エッジインターフェイスプロトコル変換回路、６０４，７０４固定出力値生成回路、６１０，７１０固定値信号、７０３，１３０３ネットワークインターフェイスプロトコル変換回路、８００時刻データに関する情報、８０１カウンター回路、８０２，２０２０バス情報、９０１テストコントローラー、９０２第１のメモリー、９０３第２のメモリー、９０４第３のメモリー、９０５第４のメモリー、９０６第１のタイミング制御回路、９０７第２のタイミング制御回路、９０８第５のメモリー、９０９第６のメモリー、９１０第７のメモリー、９１１第８のメモリー、９１２テスト結果出力部、９３０ライトイネーブル信号、９４０テスト実行イネーブル信号、９５０テスト結果出力制御信号、１１０１エッジデータ取得要求、１１０２エッジ取得データ、１１０３機器Ａ制御要求、１１０４，１１０５制御データ、１２０１データ取得要求、１２０２応答データ、１３０１パケット化回路、１３０２テスト結果送信バッファ、１５０１制御装置、１５０２ＲＡＭ、１５０３入力インターフェイス、１５０４出力インターフェイス、１５０５外部機器インターフェイス、１５０６通信インターフェイス、１５０７記憶装置、１７０４，１８０４ＬＳＩ接続部の制御信号、１７２０Ａ，１７２０ＢＬＳＩ接続部、１９００，２１００接続制御部、２３００送信待ちキュー、２３０１高優先度キュー、２３０２低優先度キュー、２４００テスト結果テーブル、２４０１番号、２４０２送信機器、２４０３受信機器、２４０４最小期待時刻、２４０５最大期待時刻、２４０６実績値。

Claims

２重化された通信処理部における稼働系である第１の通信処理部と、
待機系の第２の通信処理部とを備え、
前記第２の通信処理部は、
構成変更指示を受信し、
前記第２の通信処理部に、前記構成変更指示に基づく通信処理回路と、前記通信処理回路の性能をテストするテスト回路とを構成し、
前記テスト回路は、前記第１の通信処理部の通信とは独立して、前記通信処理回路の入出力処理を監視し、前記通信処理回路の通信性能をテストする、装置。
前記通信処理回路は、第１および第２の通信回路を含み、
前記テスト回路は、
前記第１および第２の通信回路の外部機器に対する各接続をそれぞれ遮断し、
前記第１および第２の通信回路に対する入力データを生成し、
前記入力データに基づく前記第１および第２の通信回路からの出力データをそれぞれ取得し、
前記第１および第２の通信回路におけるそれぞれの前記入力データおよび出力データに基づいて、前記通信処理回路の通信性能をテストする、請求項１に記載の装置。
前記通信処理回路は、第１および第２の通信回路を含み、
前記テスト回路は、
前記第１および第２の通信回路をそれぞれ外部機器に接続し、
前記第１および第２の通信回路におけるそれぞれの入力データおよび出力データを監視し、
前記第１および第２の通信回路におけるそれぞれの前記入力データおよび出力データに基づいて、前記通信処理回路の通信性能をテストする、請求項１に記載の装置。
前記テスト回路は、
通信プロファイルを含み、
前記通信プロファイルに基づいて時分割の前記入力データを生成し、
時分割の前記入力データを前記通信処理回路に送信する、請求項２に記載の装置。
前記テスト回路は、
タイマーと、
前記通信処理回路の各々の通信処理ごとの実行時刻の期待値とを保有し、
前記通信処理回路の通信処理の送信時または受信時のタイムスタンプを取得し、
前記タイムスタンプおよび前記期待値に基づいて、前記通信処理回路の通信処理ごとの通信性能を算出し、
前記通信処理回路の通信処理ごとの通信性能を含むテスト結果を他の装置に送信する、請求項４に記載の装置。
前記テスト結果は、前記通信処理回路の通信処理ごとの通信対象の情報と、前記通信性能とを関連付けた情報を含む、請求項５に記載の装置。
前記第２の通信処理部は、前記装置を管理するコントローラーから、前記構成変更指示を受信することで、前記第２の通信処理部の内部構成を変更して、前記通信処理回路および前記テスト回路を構成する、請求項１〜６のいずれかに記載の装置。
前記第１および第２の通信処理部は、再構成可能な半導体装置をそれぞれ含み、
前記第２の通信処理部は、前記構成変更指示に基づいて、前記半導体装置の構成を変更する、請求項１〜７のいずれかに記載の装置。
前記構成変更指示は、前記半導体装置の構成、前記第２の通信処理部で実行されるプログラムおよび前記第２の通信処理部の処理データの通信経路の一部または全てを変更する指示を含む、請求項８に記載の装置。
前記第２の通信処理部は、前記テスト回路による前記通信処理回路のテスト完了後に、前記第１および第２の通信処理部を、それぞれ前記テスト回路を含まず、前記通信処理回路を含む構成に変更する、請求項１〜９のいずれかに記載の装置。
前記第１の通信処理部および前記第２の通信処理部の間でデータを交換するための接続部をさらに備え、
前記テスト回路は、前記接続部を介して、前記テスト結果を前記第１の通信処理部に転送し、
前記第１の通信処理部は、前記テスト結果を他の装置に送信する、請求項５に記載の装置。
前記テスト回路は、
前記接続部を介して、前記第１の通信処理部の入力データと、前記第１の通信処理部の通信処理の実行時のタイムスタンプとを取得し、
前記通信プロファイルに基づいて生成された前記入力データの代わりに、前記第１の通信処理部の入力データと、前記第１の通信処理部の通信処理の実行時のタイムスタンプとに基づいて、前記通信処理回路の通信性能をテストする、請求項１１に記載の装置。
前記第１の通信処理部は、前記第１の通信処理部の通信負荷に基づいて、前記テスト結果の送信タイミングを制御する、請求項１２に記載の装置。
前記第１の通信処理部は、
前記テスト結果を低優先度の送信キューに格納し、
他のデータを高優先度の送信キューに格納し、
各送信キューの優先度に基づいて、前記テスト結果と、前記他のデータとを送信する、請求項１３に記載の装置。
前記第２の通信処理部は、
１または複数の他の装置の前記第２の通信処理部と、お互いのテスト結果を交換し、各装置間の通信のテスト結果リストを生成し、
前記テスト結果リストが、送信側が前記装置であり、かつ、前記期待値未満の成績の通信を含んでいたことに基づいて、受信側の装置に対して、前記通信プロファイルを変更し、受信側における前記通信処理回路の通信性能のテストの再実行を要求する、請求項５に記載の装置。
前記第２の通信処理部は、
前記受信側の装置から、前記受信側における前記通信処理回路の通信性能のテストの結果を受信し、
受信した前記テストの結果が前記期待値を満たすことに基づいて、前記装置の前記通信プロファイルを修正して、送信側における前記通信処理回路の通信性能のテストを再び実行し、
前記送信側における前記通信処理回路の通信性能のテストの結果が前記期待値を満たすことに基づいて、前記装置の通信設定を変更する、請求項１５に記載の装置。
前記第２の通信処理部は、前記受信側における前記通信処理回路の通信性能のテストのテスト結果、または、前記送信側における前記通信処理回路の通信性能のテストのテスト結果のいずれかが前記期待値未満であることに基づいて、前記期待値未満の性能の通信のレポート情報を外部の機器に送信する、請求項１６に記載の装置。
前記第２の通信処理部は、前記受信側における前記通信処理回路の通信性能のテストの結果、および、前記受信側における前記通信処理回路の通信性能のテストの結果のいずれもが前記期待値以上であることに基づいて、前記期待値以上の性能の通信の設定変更情報を前記１または複数の他の装置に送信する、請求項１６に記載の装置。
通信機能を備える装置をテストする方法であって、
２重化された通信処理部における稼働系である第１の通信処理部において、通常の通信処理を行なうステップと、
前記通信処理部における待機系である第２の通信処理部において、構成変更指示を受信するステップと、
前記第２の通信処理部に、前記構成変更指示に基づく通信処理回路と、前記通信処理回路の性能をテストするテスト回路とを構成するステップと、
前記テスト回路により、前記第１の通信処理部の通信とは独立して、前記通信処理回路の入出力処理を監視し、前記通信処理回路の通信性能をテストするステップとを含む、方法。
前記通信処理回路に含まれる第１および第２の通信回路の外部機器に対する各接続をそれぞれ遮断するステップと、
前記第１および第２の通信回路に対する入力データを生成するステップと、
前記入力データに基づく前記第１および第２の通信回路からの出力データをそれぞれ取得するステップと、
前記第１および第２の通信回路におけるそれぞれの前記入力データおよび出力データに基づいて、前記通信処理回路の通信性能をテストするステップとをさらに含む、請求項１９に記載の方法。
前記通信処理回路に含まれる第１および第２の通信回路をそれぞれ外部機器に接続するステップと、
前記第１および第２の通信回路におけるそれぞれの入力データおよび出力データを監視するステップと、
前記第１および第２の通信回路におけるそれぞれの前記入力データおよび出力データに基づいて、前記通信処理回路の通信性能をテストするステップとをさらに含む、請求項１９に記載の方法。
通信プロファイルに基づいて時分割の前記入力データを生成するステップと、
時分割の前記入力データを前記通信処理回路に送信するステップとを含む、請求項２０に記載の方法。
前記通信処理回路の通信処理の送信時または受信時のタイムスタンプを取得するステップと、
前記通信処理回路の各々の通信処理ごとの実行時刻の期待値を参照するステップと、
前記タイムスタンプおよび前記期待値に基づいて、前記通信処理回路の通信処理ごとの通信性能を算出するステップと、
前記通信処理回路の通信処理ごとの通信性能を含むテスト結果を他の装置に送信するステップとをさらに含む、請求項２２に記載の方法。
前記テスト結果は、前記通信処理回路の通信処理ごとの通信対象の情報と、前記通信性能とを関連付けた情報を含む、請求項２３に記載の方法。
前記装置を管理するコントローラーから、前記構成変更指示を受信することで、前記第２の通信処理部の内部構成を変更して、前記通信処理回路および前記テスト回路を構成するステップをさらに含む、請求項１９〜２４のいずれかに記載の方法。
前記構成変更指示に基づいて、前記第１および第２の通信処理部に含まれる各再構成可能な半導体装置の構成を変更するステップをさらに含む、請求項１９〜２５のいずれかに記載の方法。
前記構成変更指示は、前記半導体装置の構成、前記第２の通信処理部で実行されるプログラムおよび前記第２の通信処理部の処理データの通信経路の一部または全てを変更する指示を含む、請求項２６に記載の方法。
前記テスト回路による前記通信処理回路のテスト完了後に、前記第１および第２の通信処理部を、それぞれ前記テスト回路を含まず、前記通信処理回路を含む構成に変更するステップをさらに含む、請求項１９〜２７のいずれかに記載の方法。
前記テスト結果を前記第１の通信処理部に転送するステップと、
前記第１の通信処理部において、前記テスト結果を他の装置に送信するステップとをさらに含む、請求項２３に記載の方法。
前記第１の通信処理部の入力データと、前記第１の通信処理部の通信処理の実行時のタイムスタンプとを前記第２の通信処理部に転送するステップと、
前記通信プロファイルに基づいて生成された前記入力データの代わりに、前記第１の通信処理部の入力データと、前記第１の通信処理部の通信処理の実行時のタイムスタンプとに基づいて、前記通信処理回路の通信性能をテストするステップとをさらに含む、請求項２９に記載の方法。
前記第１の通信処理部の通信負荷に基づいて、前記第１の通信処理部における前記テスト結果の送信タイミングを制御するステップをさらに含む、請求項３０に記載の方法。
前記テスト結果を低優先度の送信キューに格納するステップと、
他のデータを高優先度の送信キューに格納するステップと、
各送信キューの優先度に基づいて、前記テスト結果と、前記他のデータとを送信するステップとをさらに含む、請求項３１に記載の方法。
１または複数の他の装置の前記第２の通信処理部と、お互いのテスト結果を交換し、各装置間の通信のテスト結果リストを生成するステップと、
前記テスト結果リストが、送信側が前記装置であり、かつ、前記期待値未満の成績の通信を含んでいたことに基づいて、受信側の装置に対して、前記通信プロファイルを変更し、受信側における前記通信処理回路の通信性能のテストの再実行を要求するステップとをさらに含む、請求項２３に記載の方法。
前記受信側の装置から、前記受信側における前記通信処理回路の通信性能のテストの結果を受信するステップと、
受信した前記テストの結果が前記期待値を満たすことに基づいて、前記装置の前記通信プロファイルを修正して、送信側における前記通信処理回路の通信性能のテストを再実行するステップと、
前記送信側における前記通信処理回路の通信性能のテストの結果が前記期待値を満たすことに基づいて、前記装置の通信設定を変更するステップとをさらに含む、請求項３３に記載の方法。
前記受信側における前記通信処理回路の通信性能のテストの結果、または、前記送信側における前記通信処理回路の通信性能のテストの結果のいずれかが前記期待値未満であることに基づいて、前記期待値未満の性能の通信のレポート情報を外部の機器に送信するステップをさらに含む、請求項３４に記載の方法。
前記受信側における前記通信処理回路の通信性能のテストの結果、および、前記送信側における前記通信処理回路の通信性能のテストの結果のいずれもが前記期待値以上であることに基づいて、前記期待値以上の性能の通信の設定変更情報を前記１または複数の他の装置に送信するステップをさらに含む、請求項３４に記載の方法。