JP2021026652A - 制御システム - Google Patents

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Abstract

【課題】本発明は、高信頼性と汎用性を両立した制御システムを提供する。【解決手段】本発明の制御システム１００は、オペレーティングシステム２０と、前記オペレーティングシステム２０上で実行する非リアルタイムソフトウェア２１と、前記オペレーティングシステム２０上で実行するリアルタイムソフトウェア２２を有する制御装置１と、前記非リアルタイムソフトウェア２１の実行時間情報及び前記リアルタイムソフトウェア２２の実行時間情報を入力して分析する実行時間分析部５０と、前記実行時間分析部の分析結果から前記制御装置の処理の更新を行うバイナリデータを生成するか否かを判定するリアルタイムインタフェース生成部５２を有することを特徴とする。【選択図】 図１

Description

本発明は、制御システムに関する。
各種の産業分野では、フィールドに機器を配置し、それら機器の制御を行う制御装置を接続して制御システムが構築される。こうした制御システムにおいて、制御装置は、流量、温度、圧力などの状態量をフィールドから取得して計測しながら、制御データ（信号）をフィールドの操作機器へ出力してリアルタイムに制御する。これにより、流量の調節や状態量が異常になった場合の緊急停止などの所望の動作を実行し、利便性と共に、安全性や信頼性を担保する。
近年、こうした産業分野では、制御の最適化に向け、フィールドでセンシングする情報の種類や量を増やして収集し、仮想世界でデータを分析してから現実世界へフィードバックするＩｏＴ（Internet of Things）への取り組みが実施されている。
このように制御システムに対してＩｏＴへの取り組みを進めると、従来は扱っていなかった稼働データを可視化し、分析し、活用することができ、保守サービスなどに新たな価値を創出することができる。
一方、制御システムに対してＩｏＴへの取り組みを進めるためには、フィールド機器から取得する大量の稼動データを処理するアルゴリズムやＡＩ（Artificial Intelligence）を制御システムに実装する必要が生じる。このため、安全性を担保するためのリアルタイム処理が必要な制御装置において、複雑で汎用的な処理を実行することが要求されるが、リアルタイム性と汎用性の両方を満たす制御装置及びそれを用いた制御システムを実現することは困難である。
こうした本技術分野の背景技術として、特開２０１６−１８４３７３号公報（特許文献１）がある。この特許文献１には、プロセス制御システムに必要なリアルタイム性と高信頼性とを確保した上で、長期化するプラントのライフサイクルにおける変化に対応できるプロセス制御システムを実現することがされている。具体的には、冗長化されたネットワークにＰＣが接続されたプロセス制御システムにおいて、前記ＰＣには、仮想化部と、この仮想化部とは独立した別のプロセスで動作するリアルタイム通信部が設けられていることが記載されている（要約参照）。
特開２０１６−１８４３７３号公報
特許文献１には、冗長化されたネットワークＰＣが接続されたプロセス制御システムにおいて、ＰＣには、仮想化部およびその仮想化部とは独立した別のプロセスで動作するリアルタイム通信部が設けられている技術が記載されている。
しかし特許文献１における、仮想部とは独立した別のプロセスで動作するリアルタイム通信部は、ネットワーク通信路の維持確認に必須な機能のみに限定したリアルタイムプロセスとして実装されている。そして、このリアルタイムプロセスはＯＳ（オペレーティングシステム：Operating System）上で別の非リアルタイムプロセスと共に動作する。そのためＯＳ上で非リアルタイムプロセスの種類や数が増えた場合、リアルタイムプロセスに割り当てられる処理時間が減少してリアルタイム性の担保が困難になるが、その課題については記載されていない。
上記課題を解決するために、本発明では、非リアルタイムソフトウェアとリアルタイムソフトウェアの処理にかかる実行時間を分析し、分析の結果に基づいて、リアルタイムソフトウェアを実行するために、更新すべき制御装置の構成要件（更新構成）を決定する。
より具体的な本発明の制御システムは、オペレーティングシステムと、前記オペレーティングシステム上で実行する非リアルタイムソフトウェアと、前記オペレーティングシステム上で実行するリアルタイムソフトウェアを有する制御装置と、前記非リアルタイムソフトウェアの実行時間情報及び前記リアルタイムソフトウェアの実行時間情報を入力して分析する実行時間分析部と、前記実行時間分析部の分析結果から、前記リアルタイムソフトウェアの処理を実行するために更新すべき制御装置の構成要素である更新構成を決定するリアルタイムインタフェース生成部を有する。
また、リアルタイムインタフェース生成部が、決定された更新構成を更新するためのデータを生成するかを判定することも本発明の一態様に含まれる。このデータとして、バイナリデータ、ビットストリームデータのいずれかが含まれる。
また、リアルタイムインタフェース生成部での更新する更新構成の決定として、ソフトウェア、オペレーティングシステム、ＲＴＯＳ（Real-time Operating System）、ＦＰＧＡ（Field Programmable Gate Array）の如きハードウェアのいずれかを決定することが含まれる。さらに、これらをソフトウェア、オペレーティングシステム、ＲＴＯＳ、ＦＰＧＡの如きハードウェアの優先順位で決定すること、もしくは一括で決定することも本発明に含まれる。
さらに、実行時間分析部での実行時間の分析には、リアルタイム制御の要件となる周期内に収まるかを判定することが含まれる。
本発明によれば、リアルタイムソフトウェアの処理で、更新すべき制御システムの構成要素を決定する仕組みを提供することで、高信頼性と汎用性を両立した制御システムを提供することができる。
なお、上記した以外の課題、構成及び効果は、下記の実施例の説明により明らかにされる。
実施例１に係る制御システムの一例を説明するブロック図である。 実施例１に係る実行時間分析部の一例を説明するフローチャート図である。 実施例１に係るリアルタイムインタフェース生成部の一例を説明するフローチャート図である。 実施例１に係る制御装置の一例を説明するブロック図である。 実施例１に係る制御システムが起動し稼働状態になる流れの一例を説明するタイミングチャート図である。 実施例２に係る制御システムの一例を説明するブロック図である。 実施例２に係る実行時間分析部の一例を説明するフローチャート図である。 実施例３に係る制御システムの一例を説明するブロック図である。 実施例３に係る実行時間分析部の一例を説明するフローチャート図である。 実施例３に係るリアルタイムインタフェース生成部の一例を説明するフローチャート図である。 実施例３に係るソフトウェア記述の一例を説明するブロック図である。 実施例３に係る制御システムにおけるリアルタイムソフトウェアとＯＳとＦＰＧＡの一例を説明するブロック図である。 実施例３に係る制御システムが起動し稼働状態になる流れの一例を説明するタイミングチャート図である。 実施例４に係る制御システムの一例を説明するブロック図である。 実施例５に係る制御システムの一例を説明するブロック図である。 本発明の各実施例に係る制御システムをプラントＰ１に適用した場合の一例を説明する説明図である。 本発明の各実施例に係る制御システムをプラントＰ２に適用した場合の一例を説明する説明図である。
以下、図面を参照して、本発明の実施例を説明する。なお、明細書及び図面において、実質的に同一の機能又は構成を有する要素については、同一の符号を付し、説明が重複する場合には、その説明を省略する場合がある。
まず、実施例１に係る制御システム１００について、図面を用いて説明する。図１は、実施例１に係る制御システム１００を説明するブロック図である。
実施例１に記載の制御システム１００は、制御装置１、実行時間分析部５０、リアルタイムインタフェース生成部５２を有し、実行時間分析部５０から出力された実行時間チューニング情報５１をリアルタイムインタフェース生成部５２に入力する。
制御装置１は、ＣＰＵ(中央演算処理装置：Central Processing Unit)２、記憶部であるメモリ３を有する。更にＣＰＵ２とメモリ３で動作するＯＳ２０と、ＯＳ２０で動作する非リアルタイムソフトウェア２１、リアルタイムソフトウェア２２を有する。ＣＰＵ２は、ＯＳ２０や各ソフトウェアを動作させるための各種の演算や制御を実行する。メモリ３は、ＯＳ２０や各ソフトウェアを動作させるための一時的なデータ等を格納する。
リアルタイムインタフェース生成部５２から生成されたバイナリデータ４には、制御装置１において、ＯＳ２０、非リアルタイムソフトウェア２１、リアルタイムソフトウェア２２を更新する情報などが含まれる。
制御装置１では、非リアルタイムソフトウェア２１とリアルタイムソフトウェア２２によって制御システム１００の処理を行う。そして、各ソフトウェアの実行時間情報がＯＳ２０を介して実行時間分析部５０に入力され、実行時間分析部５０による分析の結果、実行時間チューニング情報５１を出力する。リアルタイムインタフェース生成部５２は実行時間チューニング情報５１をもとにバイナリデータ４を生成し、バイナリデータ４が制御装置１の更新情報として制御装置１で使用される。ここで、実行時間分析部５０、リアルタイムインタフェース生成部５２は、プログラムに従ったＣＰＵの如き演算装置で実現されるものである。その処理については、後述する。また、これらについては、制御装置１と同じ筐体内に設けてもよいし、別筐体としてもよい。
なお、図１では非リアルタイムソフトウェアとリアルタイムソフトウェアがそれぞれ１種類ある例で示したが、複数種類となってもよい。
次に、実施例１に係る実行時間分析部５０を説明する。図２は、実施例１に係る実行時間分析部５０を説明するフローチャート図である。
ステップＳ０１にて、実行時間分析部５０の動作が開始する。
ステップＳ０２は、実行時間分析部５０に対し、リアルタイム制御の要件となる周期の数値などの情報を設定するステップである。
ステップＳ０３は、実行時間分析部５０に対し、ＣＰＵ２、メモリ３などのハードウェア情報を設定するステップである。
ステップＳ０４は、実行時間分析部５０に対し、ＯＳ２０の情報を設定するステップである。
ステップＳ０５は、実行時間分析部５０が、リアルタイム制御の要件となる周期内に実行するソフトウェアそれぞれ(例えば、全ソフトウェア)の実行時間情報をＯＳ２０から取得し積算するステップである。ここでのソフトウェアには、図１に示した非リアルタイムソフトウェア２１及びリアルタイムソフトウェア２２のうち少なくとも一方を含む。例えば、システムコールやＡＰＩ(Application Programming Interface)などを用いる。このソフトウェアの実行時間情報を用いて、ステップＳ０６およびＳ１０で、リアルタイムソフトウェア処理をソフトウェア処理、ＯＳ処理のいずれかで行うかを判断する。これは言い換えると、リアルタイムソフトウェア処理を周期内で実行するために、更新すべき更新構成をソフトウェア、ＯＳのいずれであるかを決定する。以下、その内容を説明する。なお、ステップＳ０６およびＳ１０は、Ｓ０６、Ｓ１０の順に判断がなされる。これは、周期内で実行するためにソフトウェアを更新する方がＯＳよりも手間が掛からず、より効率的であるためである。なお、この判断の順位は実施例２および実施例３でも同様である。
ステップＳ０６は、ステップＳ０５で積算したソフトウェア実行時間がリアルタイム制御の要件となる周期内に収まるか否かを判定するステップである。ソフトウェア処理で周期内に収まる場合はステップＳ０７に遷移するが、収まらない場合はステップＳ０８に遷移する。
ステップＳ０７は、ソフトウェアによる実行指示を実行時間チューニング情報５１に設定するステップである。
ステップＳ１０は、ステップＳ０６にて積算したソフトウェア実行時間がリアルタイム制御の要件となる周期内に収まらないと判定された場合に、ＯＳ処理で周期内に収まるか否かを判定するステップである。ＯＳ処理で周期内に収まる場合はステップＳ１１に遷移するが、収まらない場合はステップＳ１２に遷移する。
ステップＳ１１は、ＯＳによる実行指示を実行時間チューニング情報５１に設定するステップである。
ステップＳ１２は、リアルタイム制御の要件となる周期内に収まらないことを示す周期オーバー情報を実行時間チューニング情報５１に設定するステップである。
ステップＳ０８は、実行時間チューニング情報５１を出力するステップであり、出力するとステップＳ０９にて実行時間分析部５０の動作が終了する。
これらの一連のステップを経て、本実施例に記載の実行時間分析部５０は動作する。
次に、実施例１に係るリアルタイムインタフェース生成部５２を説明する。図３は、実施例１に係るリアルタイムインタフェース生成部５２を説明するフローチャート図である。
ステップＳ２１にて、リアルタイムインタフェース生成部５２の動作が開始する。
ステップＳ２２は、リアルタイムインタフェース生成部５２に対し、ＣＰＵ２、メモリ３などのハードウェア情報を設定するステップである。
ステップＳ２３は、リアルタイムインタフェース生成部５２に対し、ＯＳ２０の情報を設定するステップである。
ステップＳ２４は、図２で説明した実行時間分析部５０から出力された実行時間チューニング情報５１を入力するステップである。
ステップＳ２５は、実行時間チューニング情報５１の内容がリアルタイム制御の要件となる周期内に収まるか否か、つまり周期オーバーであるか否かを判定するステップである。周期オーバーでなければステップＳ２６に遷移するが、周期オーバーである場合はステップＳ２８に遷移する。
ステップＳ２６は、ソフトウェアをコンパイルするステップである。
ステップＳ２７は、ソフトウェアのコンパイル結果をもとに、ＣＰＵ２で実行可能なバイナリデータ４を生成するステップであり、生成するとステップＳ２８にてリアルタイムインタフェース生成部５２の動作が終了する。
これらの一連のステップを経て、本実施例に記載のリアルタイムインタフェース生成部５２は動作する。
次に、実施例１に係る制御装置１において、ソフトウェアを追加した場合の構成について説明する。
図４は、実施例１に係る制御装置１０を説明するブロック図である。図４に示す制御装置１０は、図１に記載の制御装置１と比較して、ＯＳ２０で動作する非リアルタイムソフトウェア２３を有する点が相違する。
制御装置１０に非リアルタイムソフトウェア２３の処理を追加する場合、図２で示した実行時間分析部５０がステップＳ０６でソフトウェア処理によって周期オーバーにならないと判定する。そして、図３で示したリアルタイムインタフェース生成部５２がステップＳ２７でバイナリデータ４を生成し、バイナリデータ４が制御装置１に反映されてＯＳ２０で非リアルタイムソフトウェア２３が追加される。
なお、図４では非リアルタイムソフトウェアを１つ追加した例で示したが、リアルタイムソフトウェアを１つ追加するような場合であっても、また、各ソフトウェアを複数追加するような場合であってもよい。
次に、タイミングチャート図を使用して、制御システム１００の動作の流れを説明する。図５は、制御システム１００が起動し稼働状態になる過程を説明するタイミングチャート図である。
図５のタイミングチャート８００は、横軸が周期回数、縦軸が実行時間チューニング情報５１で積算された制御システム１００の１周期内の実行時間を示す。また、閾値７０は制御システム１００のリアルタイム制御の要件となる周期を示し、周期内の実行時間が閾値７０を越えるとリアルタイム性が保証されないことを示す。
図５のタイミングチャート８０１は、横軸が周期回数、縦軸がアラート出力７１(ここでは1bit)を示す。
図５のタイミングチャート８０２は、横軸が周期回数、縦軸が制御システム１００の１周期内の実行時間を示す。
タイミングチャート８００、８０１、８０２の横軸の周期回数は共通である。
周期回数の１番目において、制御システム１００が起動し、１周期内で複数の非リアルタイムソフトウェア及びリアルタイムソフトウェアの実行が開始し、制御システム１００の１周期内の実行時間が算出される。周期回数の１番目では、１周期内の実行時間の合計が閾値７０を越えていないので、制御システム１００は正常に動作することを示す。
タイミングチャート８００では、周期回数の４番目までは制御システム１００が起動してから実行を開始するソフトウェアが増えるため１周期内の実行時間が増加し、周期回数の５番目以降は周期内の実行時間の合計の揺らぎが小さくなっていることを示す。
タイミングチャート８０１は、この間のアラート出力７１は０であることを示す。
タイミングチャート８０２は、この間はタイミングチャート８００と同様の実行時間となっていることを示す。
ここで、タイミングチャート８００の周期回数の１０番目においては、非リアルタイムソフトウェアが新たに追加されたことにより１周期内の実行時間が閾値７０を越えている。
タイミングチャート８０１は、周期回数の１０番目以降、１周期内の実行時間が閾値７０を越えたことによりアラート出力７１として１を出力することを示す。
タイミングチャート８０２は、周期回数の１０番目以降のアラート出力７１が１であることを受け、非リアルタイムソフトウェアを制御システム１００内では実行せず、周期内の実行時間の合計の絶対値が周期回数の１０番目以降も殆ど変化しないことを示す。
本実施例によれば、リアルタイム性が要求される制御システムにおいて、リアルタイム性を保ったまま、汎用性の高い処理をソフトウェアによって追加することが可能になり、高信頼性と汎用性を両立した制御システムを実現することができる。
次に、実施例２に係る制御システム２００について、図面を用いて説明する。図６は、実施例２に係る制御システム２００を説明するブロック図である。
本実施例に記載の制御システム２００は、リアルタイムソフトウェアをＲＴＯＳ（リアルタイムオペレーティングシステム：Real-time Operating System）にて実行する。
本実施例に記載の制御システム２００は、実施例１（図１）の制御システム１００と比較して、制御装置１１に、非リアルタイムソフトウェア２３と、ＣＰＵ５と、ＲＴＯＳ２４とを有し、リアルタイムソフトウェア２２をＲＴＯＳ２４で実行する点が相違する。
制御装置１１では、非リアルタイムソフトウェア２１、２３とリアルタイムソフトウェア２２によって制御システム２００の処理を行う。また、各ソフトウェアの実行時間情報がＯＳ２０とＲＴＯＳ２４をそれぞれ介して実行時間分析部５６に入力され、実行時間分析部５６による分析の結果、実行時間チューニング情報５１を出力する。リアルタイムインタフェース生成部５２は実行時間チューニング情報５１をもとにバイナリデータ４を生成し、バイナリデータ４が制御装置１１の更新情報として制御装置１１で使用される。
なお、図６では非リアルタイムソフトウェアが２種類、リアルタイムソフトウェアが１種類ある例で示したが、更に複数種類となってもよい。
また更に、図６ではＯＳ２０とＲＴＯＳ２４がメモリ３を共有する例で示したが、ＯＳ２０とＲＴＯＳ２４がそれぞれ独立したメモリを使用する構成としてもよい。
次に、実施例２に係る実行時間分析部５６を説明する。
図７は、実施例２に係る実行時間分析部５６を説明するフローチャート図である。図７に示す実行時間分析部５６のフローチャート図は、実施例１（図２）に記載の実行時間分析部５０のフローチャート図と比較して、ステップＳ１３、Ｓ１４、Ｓ１５をそれぞれ追加した点が相違する。このように、実行時間分析部５６は、実施例１の実行時間分析部５０と同様の機能を有するものであり、プログラムを変えることでステップＳ１４以降の処理を実行可能となる。このため、実行時間分析部５６は実行時間分析部５０と同様に、プログラムに従った処理実行する演算装置で実現可能である。
ステップＳ０１にて、実行時間分析部５６の動作が開始し、実施例１（図２）に記載のフローチャート図と同様に処理が実行される。図２では、ステップＳ０６およびＳ１０で、更新すべき更新構成を決定しているが、本実施例では、さらにステップＳ１４およびそれ以降の処理を設け、更新すべき更新構成としてＲＴＯＳが追加されている。また、ステップＳ０６、Ｓ１０およびＳ１４での判断の順位は、実施例１の理由と同じ理由で定められている。
ステップＳ１３は、実行時間分析部５６に対し、ＲＴＯＳ２４の情報を設定するステップである。
ステップＳ１４は、ステップＳ０６にて積算したソフトウェア実行時間がリアルタイム制御の要件となる周期内に収まらないと判定された場合に、ＲＴＯＳ処理で周期内に収まるか否かを判定するステップである。ＲＴＯＳ処理で周期内に収まる場合はステップＳ１５に遷移するが、収まらない場合はステップＳ１２に遷移する。
ステップＳ１５は、ＲＴＯＳによる実行指示を実行時間チューニング情報５１に設定するステップである。
その他のステップは実施例１（図２）に記載のフローチャート図と同様に処理が実行され、ステップＳ０９にて実行時間分析部５６の動作が終了する。
これらの一連のステップを経て、本実施例に記載の実行時間分析部５６は動作する。
本実施例によれば、制御装置にＯＳ及びリアルタイム性の高いＲＴＯＳを使用する制御システムにおいて、リアルタイム性の高い処理をＲＴＯＳとＯＳのどちらかを選択して処理させる。このことで、リアルタイム性を保ったまま、汎用性の高い処理をソフトウェアによって追加することが可能になり、高信頼性と汎用性を両立した制御システムを実現することができる。
次に、実施例３に係る制御システム３００について、図面を用いて説明する。図８は、実施例３に係る制御システム３００を説明するブロック図である。
本実施例に記載の制御システム３００は、リアルタイムソフトウェアをＦＰＧＡ（フィールドプログラマブルゲートアレイ：Field Programmable Gate Array）にて実行する。
本実施例に記載の制御システム３００は、実施例１（図１）に記載の制御システム１００と比較して、制御装置１２に、コンフィギュレーションメモリ８を内蔵するＦＰＧＡ７を有し、リアルタイムソフトウェア２２をＦＰＧＡ７で実行する点が相違する。
制御装置１２では、非リアルタイムソフトウェア２１とリアルタイムソフトウェア２２によって制御システム３００の処理を行う。また、各ソフトウェアの実行時間情報がＯＳ２０を介して実行時間分析部５０に入力され、実行時間分析部５０による分析の結果、実行時間チューニング情報５１を出力する。リアルタイムインタフェース生成部５３は実行時間チューニング情報５１をもとにビットストリームデータ６を生成し、ビットストリームデータ６が制御装置１２の更新情報として制御装置１２で使用される。この例ではビットストリームデータ６はＦＰＧＡ７の回路を構成するコンフィギュレーションメモリ８を更新する。
なお、図８では非リアルタイムソフトウェアとリアルタイムソフトウェアがそれぞれ１種類ある例で示したが、複数種類となってもよい。
次に、実施例３に係る実行時間分析部５７を説明する。なお、実行時間分析部５７は、実施例１の実行時間分析部５０や実施例２の実行時間分析部５６と同様の機能を有するものであり、プログラムを変えることでステップＳ１７以降の処理を実行可能となる。このため、実行時間分析部５７は実行時間分析部５０や実行時間分析部５６と同様に、プログラムに従った処理実行する演算装置で実現可能である。
図９は、実施例３に係る実行時間分析部５７を説明するフローチャート図である。図９に示す実行時間分析部５７は、実施例２（図７）に記載の実行時間分析部５６と比較して、ステップＳ１３をステップＳ１６に、ステップＳ１４をステップＳ１７に、ステップＳ１５をステップＳ１８に、それぞれ変更した点が相違する。つまり、更新構成として、ＲＴＯＳの代わりにＦＰＧＡが用いられている。なお、本実施例において、ＲＴＯＳおよびＦＰＧＡの両方を用いてもよい。この場合、ＲＴＯＳ処理が周期内で収まるかを、ＦＰＧＡよりも先で、ＯＳよりも後に判断する。さらに、ソフトウェア、ＯＳ、ＲＴＯＳ、ＦＰＧＡのうち、少なくとも２つについて判断することも本発明に含まれる。
なお、実施例１〜３では、ソフトウェア→ＯＳ→ＲＴＯＳのように、シリアルに判断しているが、各構成について並行に判断してもよい。
ステップＳ０１にて、実行時間分析部５７の動作が開始し、実施例２（図７）に記載のフローチャート図と同様に処理が実行される。
ステップＳ１６は、実行時間分析部５７に対し、ＦＰＧＡ７の情報を設定するステップである。
ステップＳ１７は、ステップＳ０６にて積算したソフトウェア実行時間がリアルタイム制御の要件となる周期内に収まらないと判定された場合に、ＦＰＧＡ処理で周期内に収まるか否かを判定するステップである。ＦＰＧＡ処理で周期内に収まる場合はステップＳ１８に遷移するが、ＦＰＧＡ処理で周期内に収まらない場合はステップＳ１２に遷移する。
ステップＳ１８は、ＦＰＧＡによる実行指示を実行時間チューニング情報５１に設定するステップである。
その他のステップは実施例２（図７）に記載のフローチャート図と同様に処理が実行され、ステップＳ０９にて実行時間分析部５７の動作が終了する。これらの一連のステップを経て、本実施例に記載の実行時間分析部５７は動作する。
次に、実施例３に係るリアルタイムインタフェース生成部５３を説明する。図１０は、実施例３に係るリアルタイムインタフェース生成部５３を説明するフローチャート図である。
図１０に示すリアルタイムインタフェース生成部５３のフローチャート図は、実施例１（図３）で説明したリアルタイムインタフェース生成部５２のフローチャート図と比較して、ステップＳ２９、Ｓ３０、Ｓ３１、Ｓ３２をそれぞれ追加した点が相違する。ここで、リアルタイムインタフェース生成部５３は、実施例１、２のリアルタイムインタフェース生成部５２と同様の機能を有する。このため、プログラムを変えることでその処理を変更することが可能となる。
ステップＳ２１にて、リアルタイムインタフェース生成部５３の動作が開始し、実施例１（図３）に記載のフローチャート図と同様に処理が実行される。
ステップＳ２９は、リアルタイムインタフェース生成部５２に対し、ＦＰＧＡ７の情報を設定するステップである。
ステップＳ２５は、実行時間チューニング情報５１に格納されている内容が周期オーバーであるか否かを判定するステップである。周期オーバーでなければステップＳ３０に遷移するが、周期オーバーである場合はステップＳ２８に遷移する。
ステップＳ３０は、リアルタイムソフトウェアの処理にＦＰＧＡを使用するか否かを判定するステップである。ステップＳ２４にて実行時間チューニング情報が入力された時点で、ＦＰＧＡを使用するか否かが判定されており、ＦＰＧＡを使用しない場合はステップＳ２６へ遷移するが、ＦＰＧＡを使用する場合はステップＳ３１へ遷移する。
ステップＳ３１は、リアルタイムソフトウェアの処理をＦＰＧＡ７で実装する回路を合成するステップである。
ステップＳ３２は、ステップＳ３１で合成された回路をＦＰＧＡ７で動作可能なビットストリームデータ６として生成するステップである。
その他のステップは実施例１（図３）に記載のフローチャート図と同様に処理が実行され、ステップＳ２８にてリアルタイムインタフェース生成部５３の動作が終了する。
これらの一連のステップを経て、本実施例に記載のリアルタイムインタフェース生成部５３は動作する。
次に、制御システム３００で実行させるソフトウェア及びＯＳ２０が提供するＡＰＩの例について説明する。
図１１は、実施例３に係るソフトウェア記述を説明するソースコードである。
図１１のソフトウェア記述８０は、非リアルタイムソフトウェア２１の内容の一部を抜粋した一例である。
ソフトウェア記述８０の１行目で、float型の変数a、bをそれぞれ引数とする浮動小数型（float）の非リアルタイムソフトウェアを関数funcAとして定義する。
ソフトウェア記述８０の２行目で、ブーリアン型(bool)の変数realtimeに偽(false)を設定する。
ソフトウェア記述８０の３行目で、変数a、b、realtimeを引数としてＡＰＩとして提供される関数calc_execを呼び出し、戻り値をfloat型の変数cに代入する。
ソフトウェア記述８０の４行目で変数cを関数funcAの戻り値とし、５行目で終了する。
図１１のソフトウェア記述８１は、リアルタイムソフトウェア２２の内容の一部を抜粋した一例である。
ソフトウェア記述８１の１行目で、float型の変数a、bをそれぞれ引数とする浮動小数型（float）の非リアルタイムソフトウェアを関数funcBとして定義する。
ソフトウェア記述８１の２行目で、ブーリアン型(bool)の変数realtimeに真(true)を設定する。
ソフトウェア記述８１の３行目で、変数a、b、realtimeを引数としてＡＰＩとして提供される関数calc_execを呼び出し、戻り値をfloat型の変数cに代入する。
ソフトウェア記述８１の４行目で変数cを関数funcBの戻り値とし、５行目で終了する。
図１１のソフトウェア記述８２は、ＯＳ２０が提供するＡＰＩの内容の一部を抜粋した一例である。
ソフトウェア記述８２の１行目で、整数(int)型の外部変数interruptを定義する。
ソフトウェア記述８２の３行目で、float型の変数a、b及びbool型の変数realtimeをそれぞれ引数とするＡＰＩとして用いるfloat型の関数calc_execを定義する。
ソフトウェア記述８２の４行目で、int型のポインタ変数p1を定義し、変数aの値を格納するアドレス空間として３２bitの１６進数0xFFFFA000を設定する。
ソフトウェア記述８２の５行目で、int型のポインタ変数p2を定義し、変数bの値を格納するアドレス空間として３２bitの１６進数0xFFFFB000を設定する。
ソフトウェア記述８２の６行目で、int型のポインタ変数p3を定義し、ＦＰＧＡ処理開始のトリガに用いるアドレス空間として３２bitの１６進数0xFFFFC000を設定する。
ソフトウェア記述８２の７行目で、int型のポインタ変数p4を定義し、戻り値cの値を格納するアドレス空間として３２bitの１６進数0xFFFFD000を設定する。
ソフトウェア記述８２の９行目で変数realtimeが真の場合、このＡＰＩはリアルタイムソフトウェアから呼び出されＦＰＧＡによる処理が必要と判断する。このため、１０行目で変数aのアドレスを変数p1に設定し、１１行目で変数bのアドレスを変数p2に設定し、１３行目で変数p3のアドレスに１の値を設定することでＦＰＧＡによる処理の開始を指示する。
ソフトウェア記述８２の１３行目でwhile(1)のループ記述によるウェイト処理に入り、１４行目で変数interruptに１が設定されたら１７行目に遷移し、戻り値p4のアドレスに格納されている値をfloat型の変数cに代入する。
一方、ソフトウェア記述８２の１９行目は、９行目で変数realtimeが偽であった場合に遷移してくる箇所であり、このＡＰＩは非リアルタイムソフトウェアから呼び出されＦＰＧＡによる処理は不要と判断する。このため、２０行目で関数calc_exec_os()を呼び出しfloat型の変数cに戻り値を代入する。このcalc_exec_os()はＯＳ２０上のソフトウェアとして処理を行う関数である。
ソフトウェア記述８２の２３行目で変数cを関数calc_exec()の戻り値とし、２４行目で終了する。
このようなソフトウェア記述にすることで、非リアルタイムソフトウェアとリアルタイムソフトウェアが同様の関数を呼び出して処理を実行する場合でも、同様の関数呼び出し記述を用いて、処理する対象をＯＳやＦＰＧＡなどに適切に振り分けることができる。
次に、ＦＰＧＡでリアルタイムソフトウェアを処理する場合の構成の一例について説明する。
図１２は、実施例３に係る制御装置１２内のＯＳ２０、リアルタイムソフトウェア２２、ＦＰＧＡ７の構成を示すブロック図である。
リアルタイムソフトウェア２２はＦＰＧＡ８で実行する対象である。そのためＯＳ２０により、図１１のソフトウェア記述８２で示したＡＰＩ(calc_exec)９０を介してＦＰＧＡ８のバスインタフェース９２に引数となる信号を送信する。
ＦＰＧＡ７内の制御回路９３、演算器９４、記憶素子９５により処理が実行された結果、バスインタフェース９２からＡＰＩ(calc_exec)９１を介してリアルタイムソフトウェア２２に戻り値となる信号が入力される。
次に、タイミングチャート図を使用して、制御システム３００の動作の流れを説明する。
図１３は、制御システム３００が起動し稼働状態になる過程を説明するタイミングチャート図である。
図１３のタイミングチャート８１０は、横軸が周期回数、縦軸が実行時間チューニング情報５１で積算された制御システム３００の１周期内の実行時間を示す。また、閾値７２は制御システム３００のリアルタイム制御の要件となる周期を示し、周期内の実行時間が閾値７２を越えるとリアルタイム性が保証されないことを示す。
図１３のタイミングチャート８１１は、横軸が周期回数、縦軸がアラート出力７３(ここでは1bit)を示す。
図１３のタイミングチャート８１２は、横軸が周期回数、縦軸が制御システム３００の１周期内の実行時間を示す。
タイミングチャート８１０、８１１、８１２の横軸の周期回数は共通である。
周期回数の１番目から９番目における制御システム３００の動作は、実施例１のタイミングチャート（図５）に示した制御システム１００の動作と同様であることを示す。
ここで、タイミングチャート８１０の周期回数の１０番目においては、リアルタイムソフトウェアが新たに追加されたことにより１周期内の実行時間が閾値７２を越えている。
タイミングチャート８１１は、周期回数の１０番目以降、１周期内の実行時間が閾値７２を越えたことによりアラート出力７３として１を出力することを示す。
タイミングチャート８１２は、周期回数の１０番目以降のアラート出力７３が１であることを受け、非リアルタイムソフトウェアを制御システム３００内では実行せず、周期内の実行時間の合計の絶対値が周期回数の１０番目以降も殆ど変化しないことを示す。
制御システム３００の実行時間分析部５７による分析とリアルタイムインタフェース生成部５３によりビットストリームデータ６が生成される。この結果、追加されるリアルタイムソフトウェアをＦＰＧＡ７で実行することで１周期内の実行時間が閾値７２を越えないことが周期回数の１５番目で判明すると、アラート出力７３に０を出力する。それにより、タイミングチャート８１２の制御システム３００の周期内の実行時間の合計がタイミングチャート８１０の実行時間チューニング情報５１で積算された制御システム３００の１周期内の実行時間と一致する。
本実施例によれば、リアルタイム性が要求される制御システムにおいて、リアルタイム性を保ったまま、リアルタイム性の高い処理をプログラマブルロジックによって追加することが可能になり、高信頼性と汎用性を両立した制御システムを実現することができる。
次に、実施例４に係る制御システム４００について、図面を用いて説明する。図１４は、実施例４に係る制御システム４００を説明するブロック図である。
本実施例に記載の制御システム４００は、リアルタイムソフトウェアをＶＰＵ（ビジュアルプロセッシングユニット：Visual Processing Unit）にて実行する。
本実施例に記載の制御システム４００は、実施例３（図８）に記載の制御システム３００と比較して、制御装置１３に、オンチップメモリ１６を内蔵するＶＰＵ１５を有し、リアルタイムソフトウェア２２をＶＰＵ１５で実行する点が相違する。
制御装置１３では、非リアルタイムソフトウェア２１とリアルタイムソフトウェア２２によって制御システム４００の処理を行う。また、各ソフトウェアの実行時間情報がＯＳ２０を介して実行時間分析部５８に入力され、実行時間分析部５８による分析の結果、実行時間チューニング情報５１を出力する。リアルタイムインタフェース生成部５４は実行時間チューニング情報５１をもとにバイナリデータ９を生成し、バイナリデータ９が制御装置１３の更新情報として制御装置１３で使用される。図１４の例ではバイナリデータ９はＶＰＵ１５の処理方式を決定するオンチップメモリ１６を更新する。
なお、図１４では非リアルタイムソフトウェアとリアルタイムソフトウェアがそれぞれ１種類ある例で示したが、複数種類となってもよい。
図１４に示した実行時間分析部５８は、実施例３（図９）に記載の実行時間分析部５７のフローチャートにおいて、ＦＰＧＡでの処理をＶＰＵに置き換えることで同様に動作させることができる。このように、実行時間分析部５８は、実施例３の実行時間分析部５７と同様の機能を有するものであり、プログラムを変えることでその処理を実行可能となる。このため、実行時間分析部５８は実行時間分析部５７と同様に、プログラムに従った処理実行する演算装置で実現可能である。
また図１４に示したリアルタイムインタフェース生成部５４は、実施例３（図１０）に記載のリアルタイムインタフェース生成部５３のフローチャートにおいて、ＦＰＧＡ用の処理をＶＰＵ用に置き換えることで同様に動作させることができる。ここで、リアルタイムインタフェース生成部５４は、実施例３のリアルタイムインタフェース生成部５３と同様の機能を有する。このため、プログラムを変えることでその処理を変更することが可能となる。
本実施例によれば、リアルタイム性が要求される制御システムにおいて、リアルタイム性を保ったまま、リアルタイム性の高い処理を専用ハードウェアによって追加することが可能になり、高信頼性と汎用性を両立した制御システムを実現することができる。
なお、本実施例では非リアルタイムソフトウェアをＣＰＵで実行し、リアルタイムソフトウェアをＶＰＵで実行する例で示した。しかし、この割り当てに限らず、非リアルタイムソフトウェアをＶＰＵで実行し、リアルタイムソフトウェアをＣＰＵで実行するなど、実行時間チューニング情報の内容に応じて柔軟に割り当てが変化しても良い。
実施例５に係る制御システム５００を説明する。
図１５は、実施例５に係る制御システム５００を説明するブロック図である。
図１５に記載の制御システム５００は、実施例１（図１）の制御システム１００に対し、制御装置１と同様の制御装置１４との複数の制御装置を有する点が異なる。さらに、各ソフトウェアの実行時間情報がＯＳ２０とＯＳ２５から実行時間分析部６０に入力され、リアルタイムインタフェース生成部６２からバイナリデータ４及びバイナリデータ３４を出力する部分が相違する。
このような制御システム５００の構成とすることで、複数の制御装置の複数のＯＳの実行時間の余裕度に応じて、非リアルタイムソフトウェアもしくはリアルタイムソフトウェアを実行する箇所を柔軟に選択することができる。
本実施例によれば、リアルタイム性が要求される制御システムにおいて、リアルタイム性を保ったまま、リアルタイム性の高い処理を異なるＯＳの上に追加することも可能になり、高信頼性と汎用性を両立した制御システムを実現することができる。
なお、本実施例では制御システムを構成する制御装置が２台の例で示したが、より多くの台数となってもよい。なお、本実施例の処理フローについては、実施例１〜３のいずれもが適用可能であることは言うまでもない。
本発明の制御システムをプラントＰ１に適用した、実施例６について説明する。
図１６は、本発明の制御システムをプラントＰ１に適用した場合を説明する説明図である。
本実施例に記載のプラントＰ１は、センサ７０１（計量機器の一例）とバルブ７０２（操作機器の一例）とが接続される制御装置６００が、制御ネットワーク６０３を介して、ＨＭＩ（ヒューマンマシンインタフェース：Human Machine Interface）６０２及びコンピュータ６０１と接続する。また、ＨＭＩ６０２とコンピュータ６０１は、情報ネットワーク６０９を介して、プラント管理サーバ６０８と接続する。そして、プラント管理サーバ６０８がプラントＰ１の状態を監視し、異常時や緊急時には指令を出す構成となっている。
また、本発明の制御システムを構成する制御装置６００は、センサ７０１からフィールドデータを受信し、リアルタイムの要件となる周期時間内にバルブ７０２に対して制御指令を出力するように構成する。
図１６ではこの制御装置６００にカメラ７０３（撮像機器の一例）を接続し、プラントＰ１内の稼働状況を撮影する構成としている。このカメラ７０３で撮影する映像は動画データとして制御装置６００に入力され、動画データを処理する非リアルタイムソフトウェアを制御装置６００に追加する。
実行時間分析部６０５、リアルタイムインタフェース生成部６０６、表示画面６０７を有する分析装置６０４は、制御装置６００と接続して使用する。
プラントＰ１が稼働していない状態において、カメラ７０３からの動画データを処理する非リアルタイムソフトウェアを制御装置６００に新規に追加すると、実行時間分析部６０５による分析により、分析結果が表示画面６０７に表示される。図１６では、リアルタイム処理時間が１０ｍｓで、非リアルタイムソフトウェアを新規に追加した場合の算出された実行時間が７．５ｍｓであり、要求される時間制約に対する余裕が２．５ｍｓ存在する。このため、この非リアルタイムソフトウェアを制御装置６００に追加可能と判断（ＯＫ）する。それによりリアルタイムインタフェース生成部６０６が制御装置６００のバイナリデータを更新する。
本実施例によれば、制御装置やコンピュータで構成されるプラントなどのシステムにおいて、以下のことが可能である。高速なリアルタイム性が要求される場合に汎用的な処理を追加したい状況であっても、要求されるリアルタイム性能の充足可否をシステム停止中に容易に判定することができる。このため、リアルタイム性と汎用性を両立したシステムを設計することができる。
なお、本実施例の処理フローについては、実施例１〜３のいずれもが適用可能であることおよび実施例５のシステム構成を適用可能であることは言うまでもない。
本発明の制御システムをプラントＰ２に適用した実施例７について、説明する。
図１７は、本発明の制御システムをプラントＰ２に適用した場合を説明する説明図である。
本実施例に記載のプラントＰ２は、実施例６（図１６）のプラントＰ１と比較して、実行時間分析部６１２及びリアルタイムインタフェース生成部６１３を制御装置６１０内に有する点が異なる。さらに、表示画面６１４をＨＭＩ６０２内に有し、警告灯７０４（表示機器の一例）を制御装置６１０に接続している部分が相違する。
図１７では、制御装置６００にカメラ７０３を接続し、プラントＰ１内の稼働状況を撮影する構成としている。このカメラ７０３で撮影する映像は動画データとして制御装置６１０に入力され、動画データを処理する非リアルタイムソフトウェアを制御装置６１０に追加する。
プラントＰ２が稼働中の状態において、カメラ７０３からの動画データを処理する非リアルタイムソフトウェアを制御装置６１０に新規に追加すると、実行時間分析部６１２による分析により、分析結果が表示画面６１４に表示される。図１７では、リアルタイム処理の要件となる周期時間が１０ｍｓで、非リアルタイムソフトウェアを新規に追加した場合の算出された実行時間が１０．６ｍｓであり、要求される時間制約に対して０．６ｍｓオーバーしている。このため、この非リアルタイムソフトウェアを制御装置６１０に追加不可と判断（ＮＧ）する。それによりリアルタイムインタフェース生成部６１３は更新用のバイナリデータを生成せず、更新も行わない。ソフトウェアの追加が不可の場合は警告灯７０４を点灯させることで、非リアルタイムソフトウェアを追加できず処理を変更できないことをプラントＰ２の現場に知らせる。
本実施例によれば、制御装置やコンピュータで構成されるプラントなどのシステムにおいて、高速なリアルタイム性が要求される場合に汎用的な処理を追加したい状況であっても、以下のことが可能である。要求されるリアルタイム性能の充足可否をシステム稼働中に容易に判定することができ、リアルタイム性と汎用性を両立したシステムを設計することができる。
なお、これら実施例に記載する制御システムは、エレベーター制御システム、鉄道制御システム、自動車制御システム、建設機械制御システム、発電制御システムなど、種々のシステムに使用することができる。
なお、本実施例の処理フローについては、実施例１〜３のいずれもが適用可能であることおよび実施例５のシステム構成を適用可能であることは言うまでもない。
また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために、制御システムを詳細かつ具体的に説明したものであり、必ずしも説明した全ての構成要素を有するものに限定されない。また、ある実施例の構成要件の一部を、他の実施例の構成要素の一部に置き換えることが可能である。また、ある実施例の構成要件に他の実施例の構成要件を加えることも可能である。また、各実施例の構成要件の一部について、他の構成要素の一部を、追加、削除、置換をすることも可能である。
１、１０、１１、１２、１３、１４、６００、６１０…制御装置
２、５、３２…ＣＰＵ（中央演算処理装置）
３、３３…メモリ
７…ＦＰＧＡ（フィールドプログラマブルゲートアレイ）
８…コンフィギュレーションメモリ
１５…ＶＰＵ（ビジュアルプロセッシングユニット）
１６…オンチップメモリ
２０、２５…ＯＳ（オペレーティングシステム）
２１、２３、２６…非リアルタイムソフトウェア
２２、２４、２７…リアルタイムソフトウェア
５０、５６、５７、５８、６０、６０５、６１２…実行時間分析部
５２、５３、５４、６２、６０６、６１３…リアルタイムインタフェース生成部
９３…制御回路
９４…演算器
９５…記憶素子
１００、２００、３００、４００、５００…制御システム
６０１…コンピュータ
６０２…ＨＭＩ（ヒューマンマシンインタフェース）
６０３…制御ネットワーク
６０４…分析装置
６０７、６１４…表示画面
６０８…プラント管理サーバ
６０９…情報ネットワーク
７０１…センサ
７０２…バルブ
７０３…カメラ
７０４…警告灯

Claims (7)

  1. オペレーティングシステムと、前記オペレーティングシステム上で実行する非リアルタイムソフトウェアと、前記オペレーティングシステム上で実行するリアルタイムソフトウェアを有する制御装置と、
    前記非リアルタイムソフトウェアの実行時間情報及び前記リアルタイムソフトウェアの実行時間情報を入力して分析する実行時間分析部と、
    前記実行時間分析部の分析結果から、前記リアルタイムソフトウェアの処理を実行するために更新すべき前記制御装置の構成要素である更新構成を決定するリアルタイムインタフェース生成部を有することを特徴とする制御システム。
  2. 請求項１に記載の制御システムにおいて、
    前記実行時間分析部は、前記分析結果として、前記リアルタイムソフトウェアの処理が、予め定めた周期内であるかを特定し、
    前記リアルタイムインタフェース生成部は、前記予め定めた周期内でない場合に、前記更新構成を決定することを特徴とする制御システム。
  3. 請求項１または２のいずれかに記載の制御システムにおいて、
    前記リアルタイムインタフェース生成部は、決定された前記更新構成を更新するためのデータを生成するかを判定することを特徴とする制御システム。
  4. 請求項３に記載の制御システムにおいて、
    前記リアルタイムインタフェース生成部は、前記データを生成すると判定された場合、当該データとして、バイナリデータもしくはビットストリームデータを生成することを特徴とする制御システム。
  5. 請求項１乃至４のいずれかに記載の制御システムにおいて、
    前記リアルタイムインタフェース生成部は、前記リアルタイムソフトウェアおよび非リアルタイムソフトウェアのうち少なくとも一方、前記オペレーティングシステム、Real-time Operating SystemであるＲＴＯＳおよびField Programmable Gate ArrayであるＦＰＧＡのうち少なくとも２つから前記更新構成を決定することを特徴とする制御システム。
  6. 請求項５に記載の制御システムにおいて、
    前記リアルタイムインタフェース生成部は、前記リアルタイムソフトウェアおよび非リアルタイムソフトウェアのうち少なくとも一方、前記オペレーティングシステム、前記ＲＴＯＳおよび前記ＦＰＧＡの優先順で、前記更新構成とすべきか決定することを特徴とする制御システム。
  7. オペレーティングシステムと、前記オペレーティングシステム上で実行する非リアルタイムソフトウェアと、前記オペレーティングシステム上で実行するリアルタイムソフトウェアを有する制御装置での処理を制御する制御方法において、
    前記非リアルタイムソフトウェアの実行時間情報及び前記リアルタイムソフトウェアの実行時間情報を入力して分析し、
    前記分析の結果から、前記リアルタイムソフトウェアが予め定めた周期に収まらないと判断される場合、前記リアルタイムソフトウェアの処理を実行するために更新すべき前記制御装置の構成要素である更新構成を決定し、
    決定された更新構成を更新するためのデータを生成することを特徴とする制御方法。
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