JP2021015388A - 電子制御装置 - Google Patents
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Abstract
Description
以下、図1〜図7を参照して、電子制御装置の第1の実施の形態を説明する。
図3は、データセットが記録される前の記憶部4、すなわち記憶部4の初期状態を示す図である。図3は、左側のベースアドレス部47と、上部のオフセットアドレス部48と、右下の大きな領域であるデータ部49とから構成される。記憶部4に実際に格納されている情報はデータ部49に示すものであり、ベースアドレス部47およびオフセットアドレス部48は便宜的に記載している。
図4は、データセットが4回記録された記憶部4の状態を示す図である。図4ではデータセットを記録された順番に「データ1−1」〜「データ1−4」と記載している。データ1−1は、「0x00000020」〜「0x0000002B」に記録されている。データ1−2は、「0x0000002C」〜「0x0000003F」に記録されている。データ1−3は、「0x00000040」〜「0x00000057」に記録されている。データ1−4は、「0x00000058」〜「0x0000006F」に記録されている。
図5は、記憶部4の別の状態を示す図である。図5は、データ記憶領域41およびアドレス記憶領域42の全域を使いきり、それぞれの先頭領域を初期化した状態を示している。図5では「データ1−51」が「0x00000020」〜「0x00000027」および「0x00000071」〜「0x0000007F」に記録されている。符号911で示すアドレスは「0x00000032」であり、符号912で示すアドレスは「0x00000046」であり、符号913で示すアドレスは「0x0000005E」であり、符号914で示すアドレスは「0x00000071」である。
記録部12の動作の概要を説明する。記録部12は、入力部11がデータセットを取得すると、データセットを書き込むデータ記憶領域41を特定する。この書き込み位置は、データ記憶領域41における書き込み済の領域の直後である。すなわち記録部12は、データセットを上書きではなく追記することでデータ記憶領域41に記録する。このように記録することで、データ記憶領域41の特定のアドレスへの書き込みが集中することを避けることができ、記憶部4の寿命を延ばすことができる。
読出部13の動作の概要を説明する。読出部13は、所定のイベントが発生した場合に、たとえば電子制御装置9に備えられる他のプログラムから指令を受けた場合や、電子制御装置9の外部から通信部5を介して指令を受けた場合に動作する。読出部13は、まずアドレス記憶領域42に記録されている最新のアドレス情報を特定する。本実施の形態では、アドレス情報はアドレス記憶領域42の先頭から順番に記録されるので、最新のアドレス情報は原則として、アドレス記憶領域42に記録されているアドレス情報のうち一番後ろのものである。すなわちアドレス記憶領域42の先頭からアドレスブロックの大きさである4バイト単位で読み込み、格納されている情報が「FFFFFFFF」ではない最後のアドレスブロックの値を最新のアドレス情報と判断する。
図6は、記録部12の動作を示すフローチャートである。記録部12は、入力部11がデータセットを取得すると、図6に示す処理を開始する。まず記録部12は、データセットを書き込むデータ記憶領域41を特定する(S301)。この書き込み位置は、データ記憶領域41における書き込み済の領域の直後である。書き込み済の領域は、書き込まれている情報が初期化された値であるか否かにより判断してもよいし、書き込みを行った領域を別途管理することで実現してもよい。
図7は、読出部13の動作を示すフローチャートである。読出部13はまず、アドレス記憶領域42の先頭から初期化されたままの領域、具体的には4バイトにわたってビットがすべて「1」であるアドレスブロックを検索する(S321)。次に読出部13は、「FFFFFFFF」がアドレス記憶領域42の先頭に存在するか否かを判断し、先頭に存在すると判断する場合は(S322:YES)、アドレス記憶領域42における最終の消去単位ブロックの先頭から再度検索を行う(S323)。ただしアドレス記憶領域42の末尾の次はアドレス記憶領域42の先頭を検索する。
(1)電子制御装置9は、アドレスが付されデータセットが記録されるデータ記憶領域41、および2以上のアドレスを格納可能なアドレス記憶領域42を含む不揮発性の記憶領域である記憶部4と、データセットが入力される入力部11と、入力部11に入力されたデータセットをデータ記憶領域41における未記録領域に記録し、未記録領域のアドレスに関する情報をアドレス記憶領域42の未記録領域に記録する記録部12と、アドレス記憶領域42における最新の記録に基づいてデータ記憶領域41からデータセットを読み出す読出部13と、を備える。すなわち記録部12は、データセットを未記録領域に記録するので、上書き処理ではなく追記処理を行う。そのため、書き換え回数に制限があるフラッシュメモリの特定の領域が集中して書き換えられることを防止し、記憶部4の寿命を延ばすことができる。
上述した第1の実施の形態では、データ記憶領域41およびアドレス記憶領域42には、先頭から後方に向かって順番に書き込みが行われた。しかし書き込む順番が規定されていればよく、たとえばデータ記憶領域41およびアドレス記憶領域42の末尾から先頭に向かって順番に書き込みが行われてもよい。またデータ記憶領域41とアドレス記憶領域42の書き込み方向が異なってもよい。
記憶部4には、データ記憶領域41およびアドレス記憶領域42以外の領域(以下、「通常領域」と呼ぶ)が設けられてもよい。たとえば通常領域には、プログラムやデータが格納されてもよい。この際に、プログラムやデータに更新があった際に、同一のアドレス領域に新たな情報が書き込まれると、そのアドレス領域だけ書き込み回数が増大して記憶部4の寿命が短くなる可能性がある。そのため、通常領域に対しては既知の手法であるハードウエア実装型のウェアレベリングを適用してもよい。
上述した第1の実施の形態では、動作中の電源断に対して特に対策をしていない。しかし記録部12は、特別なフラグを用意して対策を行ってもよい。たとえば記憶部4に記録中フラグを初期値「0」で用意する。記録部12は、書き込み処理を行う直前、すなわち図6のS304の直前に記録中フラグを「1」に変更し、S306の処理が完了すると記録中フラグを「0」に戻す。この場合に読出部13は、S324の実行前に記録中フラグの値を読み込み、記録中フラグの値が「0」の場合はそのままS324を実行する。また、記録中フラグの値が「1」の場合は読出部13は、「FFFFFFFF」の2つ前のアドレスブロックをターゲットに決定する。
入力部11、記録部12、および読出部13は、記憶部4と一体に構成されてもよい。すなわち、入力部11、記録部12、および読出部13がフラッシュメモリのコントローラの機能の一部として記憶部4に搭載されてもよい。
入力部11、記録部12、および読出部13は、CPU1、ROM2、およびRAM3の組み合わせの代わりに書き換え可能な論理回路であるFPGA(Field Programmable Gate Array)や特定用途向け集積回路であるASIC(Application Specific Integrated Circuit)により実現されてもよい。また入力部11、記録部12、および読出部13は、CPU1、ROM2、およびRAM3の組み合わせの代わりに、異なる構成の組み合わせ、たとえばCPU1、ROM2、RAM3とFPGAの組み合わせにより実現されてもよい。
入力部11は、電子制御装置9の動作終了時にRAM3に格納されている情報であって、データ記憶領域41に格納されている情報と異なる情報をデータセットとして扱ってもよい。たとえば空燃比マップやカメラの外部パラメータなど、時折更新されうる情報であって高頻度で使用される情報を記憶部4に記録する場合に本変形例が有効である。空燃比マップを例に具体的に説明する。
図8〜図10を参照して、電子制御装置の第2の実施の形態を説明する。以下の説明では、第1の実施の形態と同じ構成要素には同じ符号を付して相違点を主に説明する。特に説明しない点については、第1の実施の形態と同じである。本実施の形態では、主に、アドレス記憶領域にアドレスが2つ連続で記録される点で、第1の実施の形態と異なる。
図8は、第2の実施の形態における記録部12の動作を示すフローチャートである。ただし図8では、図6や図7と同じ処理には同一のステップ番号を付して説明を省略する。さらに図8では、図示の都合により図6や図7の複数の処理をまとめて記載することもある。記録部12は、S313として図6に示すS301〜S303の処理を行う。次に記録部12は、S314として図6に示すS304〜S310の処理を行う。そして記録部12は、S315として図7に示すS321〜S325の処理を行う。
図9は、第2の実施の形態における読出部13の動作を示すフローチャートである。ただし図9では、図7と同じ処理には同一のステップ番号を付して説明を省略する。読出部13は、S321〜S323の処理を行う。次に読出部13は、S331において、アドレスブロック(k)を検出した最初の「FFFFFFFF」のアドレスブロックとする。続くS332では読出部13は、アドレスブロック(k−1)に格納されている値と、アドレスブロック(k−2)に格納されている値とが同一であるか否かを判断する。
図10は、第2の実施の形態において記録部12による書き込みの途中で電源断された場合の、記憶部4の状態例を示す図である。図10ではデータセットを記録された順番に「データ1−21」〜「データ1−23」と記載している。データ1−21は、「0x00000020」〜「0x0000002B」に記録されている。データ1−22は、「0x0000002C」〜「0x0000003F」に記録されている。データ1−23は、「0x00000040」〜「0x0000004D」に記録されている。ただしデータ1−23は書き込みが完了しておらず途中までしか記録されていない。
(7)記録部12は、最新アドレスをアドレス記憶領域42の未記録領域の末尾に記録し、記録した最新アドレスからデータセットが読み出せるとアドレス記憶領域42の未記録領域の末尾にさらに最新アドレスを記録する。読出部13は、アドレス記憶領域42に記録された2つの連続するアドレスであって、最も後ろに記録されているアドレスを最新アドレスと判断する。そのため記録部12による記録の最中に電源の遮断などで動作が停止しても、読出部13は同じアドレスが続けて記録されていないことで異常の発生を検知し、問題が検出されていない従前の情報を読み出すことができる。すなわち本実施の形態による電子制御装置9は、異常時が発生する以前の状態にロールバックすることができる。
記録部12は、アドレスを3回以上連続で書き込んでもよい。この場合は、3回目以降のアドレスの書き込みは、2回目の書き込みと同時に行ってもよい。さらに記録部12は、N−1回目の書き込みが正常に行われていることを確認してからN回目の書き込みを行ってもよい。
アドレス記憶領域42は、第1アドレス記憶領域421と、第2アドレス記憶領域422とから構成されてもよい。この場合に記録部12は、データセットを記録したアドレスを第1アドレス記憶領域421および第2アドレス記憶領域422に追記する。記録部12による追記する位置の決定方法は第1の実施の形態と同様である。記録部12はたとえば、1回目のアドレスの書き込みを第1アドレス記憶領域421に行い、2回目のアドレスの書き込みを第2アドレス記憶領域422に行う。ただし記録部12は、2回目のアドレスの書き込みは、第2の実施の形態と同様に1回目の書き込みが正常に行われていることを確認してから行う。
(8)アドレス記憶領域42は、第1アドレス記憶領域421および第2アドレス記憶領域422から構成される。記録部12は、最新アドレスを第1アドレス記憶領域421の未記録領域の末尾に記録し、記録した最新アドレスからデータセットが読み出せると第2アドレス記憶領域422の未記録領域の末尾に最新アドレスを記録する。読出部13は、第1アドレス記憶領域421および第2アドレス記憶領域422の先頭から同じ位置に記録されたアドレスであって、最も後ろに記録されているアドレスを最新アドレスと判断する。そのため、第2の実施の形態と異なる実装形態で、電源の不意な切断に対応できる。
図12〜図15を参照して、電子制御装置の第3の実施の形態を説明する。以下の説明では、第1の実施の形態と同じ構成要素には同じ符号を付して相違点を主に説明する。特に説明しない点については、第1の実施の形態と同じである。本実施の形態では、主に、データ記憶領域に複数種類のデータが記録され、それぞれを示すアドレステーブルも併せて保存される点で、第1の実施の形態と異なる。本実施の形態では、入力部11に入力されるデータセットには1または複数のデータが含まれ、さらにデータセットには含まれるデータの種類を示す識別子が付されている。
図12は、第3の実施の形態におけるデータセットの例を示す図である。図12では符号1101〜1103で示す3つのデータセットを図示しており、符号の順番で入力部11に入力される。データセット1101にはデータ1、データ2、およびデータ3が含まれる。図12では、データの種類を示す識別子として山括弧で数字を囲った記号、すなわち「<1>」などを記載している。ただし実際にはあらかじめ定めた符号を用いればよく、表記形式は任意である。
図13は、第3の実施の形態における記憶部4の状態例を示す図である。図13では、図12に示した3つのデータセットを記録した状態を示している。ただし各データのサイズは作図の都合により非常に小さく記載している。実際にはデータのサイズは数キロバイト以上あってもよい。
図14は、本実施の形態における記録部12のS304の詳細を示すフローチャートである。本実施の形態における記録部12の動作は第1の実施の形態とS304を除いて同一なので、ここでは図14を参照してS304の詳細のみを説明する。本実施の形態では、S304は以下に説明するようにS3041〜S3045で構成される。S3041では記録部12は、データ記憶領域41に保存されている最新のアドレステーブルを読み込む。ただし記録部12は、RAM3に最新のアドレステーブルを記録し、S3041ではRAM3からアドレステーブルを読み込んでもよい。
図15は、本実施の形態における読出部13のS325の詳細を示すフローチャートである。本実施の形態における読出部13の動作は第1の実施の形態とS325を除いて同一なので、ここでは図15を参照してS325の詳細のみを説明する。本実施の形態では、S325は以下に説明するようにS3251〜S3252で構成される。S3251では読出部13は、ターゲットからアドレステーブルを読み込む。続くS3252では読出部13は、アドレステーブルに記載された各アドレスからデータを読み出す。
(9)データセットは複数のデータから構成される。記録部12は、複数のデータのそれぞれが記録されたアドレスを示すアドレステーブルをデータセットとともにデータ記憶領域に記録する。そのため複数のデータを記録する場合にも、第1の実施の形態と同様に記憶部4の寿命を延ばすことができる。
9…電子制御装置
11…入力部
12…記録部
13…読出部
41…データ記憶領域
42…アドレス記憶領域
421…第1アドレス記憶領域
422…第2アドレス記憶領域
Claims (13)
- アドレスが付されデータセットが記録されるデータ記憶領域、および2以上の前記アドレスを格納可能なアドレス記憶領域を含む不揮発性の記憶領域である記憶部と、
前記データセットが入力される入力部と、
前記入力部に入力された前記データセットを前記データ記憶領域における未記録領域に記録し、前記未記録領域のアドレスに関する情報を前記アドレス記憶領域の未記録領域に記録する記録部と、
前記アドレス記憶領域における最新の記録に基づいて前記データ記憶領域から前記データセットを読み出す読出部と、を備える電子制御装置。 - 請求項1に記載の電子制御装置において、
前記未記録領域のアドレスに関する情報とは前記未記録領域のアドレスであり、
前記記録部は、前記データセットを記録した前記未記録領域のアドレスを前記アドレス記憶領域の未記録領域に最新アドレスとして記録し、
前記読み出し部は、前記アドレス記憶領域に記録された最新の前記最新アドレスが示す前記データ記憶領域から前記データセットを読み出す、電子制御装置。 - 請求項1に記載の電子制御装置において、
前記データセットは複数のデータから構成され、
前記記録部は、前記複数のデータのそれぞれが記録されたアドレスを示すアドレステーブルを前記データセットとともに前記データ記憶領域に記録し、
前記未記録領域のアドレスに関する情報とは前記アドレステーブルが記録されているアドレスである、電子制御装置。 - 請求項3に記載の電子制御装置において、
前記データセットを構成する前記複数のデータのそれぞれには識別子が対応付けられており、
前記入力部に入力されるデータセットには、当該データセットに含まれるデータに対応する前記識別子が付されており、
前記記録部は、前記入力部に前記データセットが入力されると、前記データセットに付された前記識別子に基づき前記アドレステーブルにおける書き換え対象を特定し、特定した前記書き換え対象を新たに記録したアドレスに書き換える電子制御装置。 - 請求項2に記載の電子制御装置において、
前記記録部は、前記最新アドレスを前記アドレス記憶領域の未記録領域の末尾に記録し、記録した前記最新アドレスから前記データセットが読み出せると前記アドレス記憶領域の未記録領域の末尾にさらに前記最新アドレスを記録し、
前記読み出し部は、前記アドレス記憶領域に記録された2つの連続するアドレスであって、最も後ろに記録されているアドレスを前記最新アドレスと判断する電子制御装置。 - 請求項2に記載の電子制御装置において、
前記アドレス記憶領域は、第1アドレス記憶領域および第2アドレス記憶領域から構成され、
前記記録部は、前記最新アドレスを前記第1アドレス記憶領域の未記録領域の末尾に記録し、記録した前記最新アドレスから前記データセットが読み出せると前記第2アドレス記憶領域の未記録領域の末尾に前記最新アドレスを記録し、
前記読み出し部は、前記第1アドレス記憶領域および前記第2アドレス記憶領域の同じ位置に記録されたアドレスであって、最も後ろに記録されているアドレスを前記最新アドレスと判断する電子制御装置。 - 請求項1に記載の電子制御装置において、
前記データ記憶領域および前記アドレス記憶領域のそれぞれは、ハードウエア特性により定まるデータを消去可能な最小単位である消去単位ブロックを少なくとも2つ含む電子制御装置。 - 請求項2に記載の電子制御装置において、
前記記録部は、前記アドレス記憶領域において、先頭から後方に向かって順番に、または末尾から先頭に向かって順番に、前記最新アドレスを書き込む電子制御装置。 - 請求項2に記載の電子制御装置において、
前記記録部は、前記アドレス記憶領域において、先頭から後方に向かって順番に前記最新アドレスを書き込み、
前記読出部は、前記アドレス記憶領域における最後方に記録されたアドレスを前記最新アドレスと判断する電子制御装置。 - 請求項9に記載の電子制御装置において、
前記記録部は、前記アドレス記憶領域において、先頭から後方に向かって順番に前記最新アドレスを書き込み、
前記読出部は、前記アドレス記憶領域に格納されている値を前記記録部に設定されたアドレス空間の大きさの区切りでアドレスブロックとして先頭から後方に向かって検索し、前記記憶部を初期化した際の値を有し前記検索により最初に該当したアドレスブロックの直前のアドレスブロックに格納されている値を前記最新アドレスと判断する電子制御装置。 - 請求項3に記載の電子制御装置において、
前記記録部は、前記アドレス記憶領域において、先頭から後方に向かって順番に、または末尾から先頭に向かって順番に、前記アドレステーブルが記録されているアドレスを書き込む電子制御装置。 - 請求項3に記載の電子制御装置において、
前記記録部は、前記アドレス記憶領域において、先頭から後方に向かって順番に前記アドレステーブルが記録されているアドレスである最新アドレスを書き込み、
前記読出部は、前記アドレス記憶領域における最後方に記録されたアドレスを前記最新アドレスと判断する電子制御装置。 - 請求項12に記載の電子制御装置において、
前記記録部は、前記アドレス記憶領域において、先頭から後方に向かって順番に前記最新アドレスを書き込み、
前記読出部は、前記アドレス記憶領域に格納されている値を前記記録部に設定されたアドレス空間の大きさの区切りでアドレスブロックとして先頭から後方に向かって検索し、前記記憶部を初期化した際の値を有し前記検索により最初に該当したアドレスブロックの直前のアドレスブロックに格納されている値を前記最新アドレスと判断する電子制御装置。
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