JP2021002133A - 演算装置及び積和演算システム - Google Patents

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Abstract

【課題】積和演算を行うアナログ方式の回路において、演算の精度を向上すること。【解決手段】演算装置は、第１及び第２の演算回路部を有する。第２の演算回路部の複数の入力線には、第１の演算回路部の複数の出力線から出力される積和信号又は積和信号に基づいて生成される信号が入力される。第１の演算回路部の複数の入力線の延在方向と、第２の演算回路部の複数の出力線の延在方向とが互いに平行となる。第１の演算回路部の２つの最端出力線の第２の演算回路部側の端部を第１及び第２の端部とし、第２の演算回路部の２つの最端入力線の第１の演算回路部側の端部を第３及び第４の端部とすると、第１又は第２の端部の少なくとも一方の第１の方向における位置が、第３の端部の位置と第４の端部の位置との間の位置となる。又は、第３又は第４の端部の少なくとも一方の第１の方向における位置が、第１の端部の位置と、第２の端部の位置との間の位置となる。【選択図】図２９

Description

本技術は、アナログ方式を用いた積和演算に適用可能な演算装置、及び積和演算システムに関する。
従来、積和演算を行う技術が開発されている。積和演算は、複数の入力値のそれぞれに荷重を乗算し、各乗算結果を互いに加算する演算であり、例えばニューラルネットワーク等による画像や音声等の認識処理に用いられる。
例えば特許文献１には、積和演算の処理をアナログ方式によって行うアナログ回路について記載されている。このアナログ回路では、複数の電気信号のそれぞれに対応した荷重が設定される。また、対応する電気信号と荷重とに応じた電荷がそれぞれ出力され、出力された電荷がキャパシタに適宜蓄えられる。そして、電荷が蓄えられたキャパシタの電圧に基づいて積和結果を表す算出対象値が算出される。これにより、例えばデジタル方式による処理と比べて積和演算に要する消費電力を抑制することが可能となっている（特許文献１の明細書段落［０００３］［００４９］〜［００５３］［００６２］図３等）。
国際公開第２０１８／０３４１６３号
このようなアナログ方式の回路を用いることで、ニューラルネットワーク等の低消費電力化につながると期待されており、積和演算の精度を向上可能な技術が求められている。
以上のような事情に鑑み、本技術の目的は、積和演算を行うアナログ方式の回路において、演算の精度を向上することが可能な演算装置、及び積和演算システムを提供することにある。
上記目的を達成するため、本技術の一形態に係る演算装置は、複数の演算回路部を具備する。
前記複数の演算回路部は、各々が、複数の入力線と、複数の出力線とを有する。
前記複数の入力線は、所定の方向を延在方向として並列に配置され、入力値に応じた電気信号がそれぞれ入力される。
前記複数の出力線は、前記所定の方向とは異なる方向を延在方向として前記複数の入力線と交差するように並列に配置され、各々が、前記複数の入力線に入力される前記電気信号に基づいて生成される前記入力値に荷重値を乗算した乗算値の和を表す積和信号を出力する。
前記複数の演算回路部は、第１の演算回路部、及び第２の演算回路部を有する。
前記第２の演算回路部の前記複数の入力線には、前記第１の演算回路部の前記複数の出力線から出力される前記積和信号、又は前記第１の演算回路部の前記複数の出力線から出力される前記積和信号に基づいて生成される信号が、前記入力値に応じた電気信号として入力される。
前記第１の演算回路部の前記複数の入力線の延在方向である第１の方向と、前記第２の演算回路部の前記複数の出力線の延在方向である第２の方向とが、互いに平行となるように構成される。
前記第１の演算回路部の並列に配置される前記複数の出力線のうち最も端に位置する２つの最端出力線の前記第２の演算回路部側の端部を第１の端部及び第２の端部とし、前記第２の演算回路部の並列に配置される前記複数の入力線のうち最も端に位置する２つの最端入力線の前記第１の演算回路部側の端部を第３の端部及び第４の端部とすると、
前記第１の端部又は前記第２の端部の少なくとも一方の前記第１の方向における位置が、前記第３の端部の前記第１の方向における位置と、前記第４の端部の前記第１の方向における位置との間の位置となるように構成される。
又は、前記第３の端部又は前記第４の端部の少なくとも一方の前記第１の方向における位置が、前記第１の端部の前記第１の方向における位置と、前記第２の端部の前記第１の方向における位置との間の位置となるように構成される。
前記第１の端部の前記第１の方向における位置、及び前記第２の端部の前記第１の方向における位置の両方が、前記第３の端部の前記第１の方向における位置と、前記第４の端部の前記第１の方向における位置との間の位置となるように構成されてもよい。
前記第３の端部の前記第１の方向における位置、及び前記第４の端部の前記第１の方向における位置の両方が、前記第１の端部の前記第１の方向における位置と、前記第２の端部の前記第１の方向における位置との間の位置となるように構成されてもよい。
前記第１の端部又は前記第２の端部の少なくとも一方の前記第１の方向における位置が、前記第３の端部の前記第１の方向における位置、及び前記第４の端部の前記第１の方向における位置のいずれとも異なる位置となるように構成されてもよい。
前記第３の端部又は前記第４の端部の少なくとも一方の前記第１の方向における位置が、前記第１の端部の前記第１の方向における位置、及び前記第２の端部の前記第１の方向における位置のいずれとも異なる位置となるように構成されてもよい。
前記第１の演算回路部の前記複数の出力線の延在方向と、前記第２の演算回路部の前記複数の入力線の延在方向とが、互いに平行となるように構成されてもよい。
前記複数の演算回路部のうちの２つの演算回路部であって、一方の演算回路部の前記複数の入力線には、他方の演算回路部の前記複数の出力線から出力される前記積和信号、又は他方の演算回路部の前記複数の出力線から出力される前記積和信号に基づいて生成される信号が、前記入力値に応じた電気信号として入力される関係となる前記２つの演算回路部は、前記第１の演算回路部及び前記第２の演算回路部として構成されてもよい。
前記複数の演算回路部の各々は、所定の平面を基準平面として、前記複数の入力線及び前記複数の出力線が配置されてもよい。この場合、前記第１の演算回路部の前記基準平面である第１の基準平面と、前記第２の演算回路部の前記基準平面である第２の基準平面とは、同一平面上に位置してもよい。
前記第１の演算回路部の前記基準平面である第１の基準平面と、前記第２の演算回路部の前記基準平面である第２の基準平面とは、互いに平行に配置されてもよい。
前記第１の演算回路部の前記基準平面である第１の基準平面と、前記第２の演算回路部の前記基準平面である第２の基準平面とは、互いに垂直に配置されてもよい。
前記複数の演算回路部の各々は、前記複数の入力線の入力側の端部が同一直線上に位置し、前記複数の出力線の出力側の端部が同一直線上に位置してもよい。この場合、前記第１の演算回路部の前記複数の出力線の出力側の端部が並ぶ直線方向と、前記第２の演算回路部の前記複数の入力線の入力側の端部が並ぶ直線方向とが、互いに平行となるように構成されてもよい。
前記第１の演算回路部の並列に配置される前記複数の出力線のピッチと、前記第２の演算回路部の並列に配置される前記複数の入力線のピッチとは、互いに異なるように構成されてもよい。
前記複数の演算回路部の各々は、複数の乗算部と、蓄積部と、充電部と、出力部とを有してもよい。
前記複数の乗算部は、前記複数の入力線の各々に入力される前記電気信号に基づいて前記入力値に荷重値を乗算した乗算値に対応する電荷を生成して、前記積和信号として前記出力線に出力する。
前記蓄積部は、前記複数の乗算部の各々により前記出力線に出力された前記乗算値に対応する電荷を蓄積する。
前記充電部は、前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する。
前記出力部は、前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記入力値に荷重値を乗算した乗算値の和に対応するタイミングの情報を含む積和結果信号を出力する。
前記出力線として、正電荷出力線と、負電荷出力線とが配置されてもよい。この場合、前記複数の乗算部は、前記入力値に正の荷重値を乗算した乗算値に対応する正荷重電荷を生成して前記積和信号として前記正電荷出力線に出力する正荷重乗算部、又は前記入力値に負の荷重値を乗算した乗算値に対応する負荷重電荷を生成して前記積和信号として前記負電荷出力線に出力する負荷重乗算部の少なくとも一方を含んでもよい。また前記蓄積部は、前記正荷重乗算部により前記正電荷出力線に出力された前記正荷重電荷を蓄積可能な正電荷蓄積部と、前記負荷重乗算部により前記負電荷出力線に出力された前記負荷重電荷を蓄積可能な負電荷蓄積部とを有してもよい。また前記充電部は、前記正電荷蓄積部、及び前記負電荷蓄積部を充電してもよい。また前記出力部は、前記正電荷蓄積部、及び前記負電荷蓄積部の各々に対して、前記所定の閾値により閾値判定を実行することで、前記積和結果信号を出力してもよい。
本技術の一形態に係る積和演算システムは、前記複数の演算回路部と、ネットワーク回路とを具備する。
前記ネットワーク回路は、前記複数の演算回路部を接続して構成されている。
一実施形態に係る演算装置の構成例を示す模式図である（１入力１出力構成）。 一実施形態に係る演算装置の構成例を示す模式図である（２入力２出力構成）。 入力される電気信号の一例を示す模式図である（１入力１出力構成）。 入力される電気信号の一例を示す模式図である（２入力２出力構成）。 演算回路部５の構成例を示す模式図である（１入力１出力構成）。 ニューロン回路の構成例を示す模式図である（１入力１出力構成）。 演算回路部５の構成例を示す模式図である（２入力２出力構成）。 ニューロン回路の構成例を示す模式図である（２入力２出力構成）。 ＰＷＭ方式のアナログ回路の一例を示す模式図である（１入力１出力構成）。 図９に示すアナログ回路による積和結果信号の算出例を説明するための図である。 全体の積和結果を示す積和結果信号の算出例を示す模式図である。 ＴＡＣＴ方式のアナログ回路の一例を示す模式図である（１入力１出力構成）。 入力期間の終了時における各出力線の電位について説明するための模式的なグラフである。 アナログ回路の一例を示す模式図である（２入力２出力構成）。 信号対の一例を示す模式図である。 シナプス回路の構成例を示す模式的な回路図である（２入力２出力構成）。 図１４に示すアナログ回路による積和結果信号の算出例を説明するための図である。 正負の積和結果信号の一例を示す模式図である。 １入力１出力構成の演算装置における演算回路部の構成例を示す図である。 １入力１出力構成の演算装置における演算回路部の構成例を示す図である。 ２入力２出力構成の演算装置における演算回路部の構成例を示す図である。 ２入力２出力構成の演算装置における演算回路部の構成例を示す図である。 本技術に係る演算装置を含む推論装置の構成例を示す模式図である。 ＲｅＬＵ回路の構成例を示す図である。 拡大回路の構成例を示す図である。 拡大回路の動作タイミングを示すタイミングチャートである。 図２３に示す推論装置による推論時の動作例を示すタイミングチャートである。 推論装置が有する第１の演算回路部と、第２の演算回路部とを示す模式図である。 等長配線構成の一例を示す模式図である。 等長配線構成の他の例を示す模式図である。 等長配線構成の他の例を示す模式図である。 等長配線構成を実現した場合の等長配線の一例を示す模式図である。 推論装置の他の構成例を示す模式図である。 推論装置の他の構成例を示す模式図である。 図３４に示す推論装置による推論時の動作例を示すタイミングチャートである。 複数の演算回路部の配置構成のバリエーション例を示す模式図である。 複数の演算回路部の配置構成のバリエーション例を示す模式図である。 複数の演算回路部の配置構成のバリエーション例を示す模式図である。 等長配線構成の他の実施形態を説明するための模式図である。
以下、本技術に係る実施形態を、図面を参照しながら説明する。
［演算装置の構成］
図１及び図２は、本技術の一実施形態に係る演算装置の構成例を示す模式図である。演算装置は、積和演算を含む所定の演算処理を実行するアナログ方式の演算装置である。図１及び図２に示す演算装置１００及び演算装置２００を用いることで、例えばニューラルネットワーク等の数学モデルに従った演算処理を実行することが可能である。
図１に示す演算装置１００は、複数の信号線１と、複数の入力部２と、複数のアナログ回路３とを有する。各信号線１は、所定の方式の電気信号を伝送する線である。
電気信号としては、例えばパルスのタイミングや幅等のアナログ量を用いて信号値を表すアナログ信号が用いられる。図１には電気信号が伝送される方向が、矢印を用いて模式的に図示されている。本実施形態では、アナログ回路３は、積和演算回路に相当する。
例えば、１つのアナログ回路３には、複数の信号線１が接続される。アナログ回路３に電気信号を伝送する信号線１は、その信号線１が接続されたアナログ回路３にとって、電気信号が入力される入力信号線となる。
また、アナログ回路３から出力される電気信号を伝送する信号線１は、その信号線１が接続されたアナログ回路３にとって、電気信号が出力される出力信号線となる。本実施形態では、入力信号線は、入力線に相当する。
複数の入力部２は、入力データ４に応じた複数の電気信号をそれぞれ生成する。入力データ４は、例えば演算装置１００によって実装されるニューラルネットワーク等を用いた処理の対象となるデータである。従って入力データ４に応じた複数の電気信号の各信号値は、演算装置１００に対する入力値であるとも言える。
入力データ４としては、例えば演算装置１００の処理対象となる画像データ、音声データ、統計データ等の任意のデータが用いられる。例えば、入力データ４として画像データが用いられる場合等には、画像データの各画素の画素値（ＲＧＢ値や輝度値等）を信号値とする電気信号が生成される。この他、入力データ４の種類や演算装置１００による処理の内容に応じて、入力データ４に応じた電気信号が適宜生成されてよい。
アナログ回路３は、入力される電気信号に基づいて、積和演算を行うアナログ方式の回路である。積和演算は、例えば複数の入力値と、各入力値に対応する荷重値とをそれぞれ乗算して得られる複数の乗算値を足し合わせる演算である。従って積和演算は、各乗算値の和（以下積和結果と記載する）を算出する処理であるとも言える。
図１に示すように、１つのアナログ回路３には、複数の入力信号線が接続され、複数の電気信号が与えられる。これら複数の入力信号線と複数のアナログ回路とにより、本実施形態に係る演算回路部５が構成される。また各入力信号線から複数の電気信号が入力されることで、積和演算回路（アナログ回路３）により、本実施形態に係る積和演算方法が実行される。
以下では、１つのアナログ回路３に入力される電気信号の総数をＮとする。なお、各アナログ回路３に入力される電気信号の個数Ｎは、例えば演算処理のモデルや精度等に応じて回路ごとに適宜設定される。
アナログ回路３では、例えばｉ番目の入力信号線から入力される電気信号により表される入力値ｘiと、入力値ｘiに対応する荷重値ｗiとの乗算値であるｗi・ｘiが算出される。ここでｉはＮ以下の自然数（ｉ＝１、２、・・・、Ｎ）である。乗算値の演算は、各電気信号（入力信号線）ごとに実行され、Ｎ個の乗算値が算出される。このＮ個の乗算値をそれぞれ足し合わせた値が積和結果（Ｎ個の乗算値の和）として算出される。従って、１つのアナログ回路３で算出される積和結果は、以下の式で表される。
荷重値ｗiは、例えば−α≦ｗi≦＋αの範囲に設定される。ここでαは、任意の実数値である。従って荷重値ｗiには、正の荷重値ｗiや負の荷重値ｗi、あるいはゼロの荷重値ｗi等が含まれる。このように、荷重値ｗiを所定の範囲に設定することで、積和結果が発散するといった事態を回避することが可能である。
また例えば、荷重値ｗiが設定される範囲が規格化されてもよい。この場合、荷重値ｗiは、−１≦ｗi≦１の範囲に設定される。これにより、例えば積和結果の最大値や最小値等を調整することが可能となり、所望の精度で積和演算を実行することが可能となる。
ニューラルネットワーク等では、荷重値ｗiを＋α及び−αのどちらかに設定するバイナリコネクトと呼ばれる手法を用いることが可能である。バイナリコネクトは、例えば深層ニューラルネットワーク（多層ニューラルネットワーク）を用いた画像認識等の様々な分野に用いられる。
バイナリコネクタを用いることで、認識精度等を劣化させることなく、荷重値ｗiの設定を簡略化することが可能である。バイナリコネクトでは、正の荷重値、及び負の荷重値の絶対値は、同じ値で固定される。
上記したように、バイナリコネクトでは、荷重値ｗiがバイナリ値（±α）に２値化される。従って例えば、荷重値ｗiの正負を切り替えることで、所望の荷重値ｗiを容易に設定することが可能である。また、２値化された荷重値ｗiを規格化して、荷重値ｗiを±１に設定してもよい。
また荷重値ｗiは、多値化されてもよい。この場合、荷重値ｗiは、離散的な複数の荷重値候補から選択して設定される。荷重値候補としては、例えば（−３、−２、−１、０、１、２、３）といった例や、（１、２、５、１０）といった例が挙げられる。
また規格化された荷重値候補（−１、−０．５、０、０．５、１）等が用いられてもよい。これらの荷重値候補の中から値が選択され荷重値ｗiとして設定される。荷重値候補の数や、候補値を設定する方法等は限定されない。荷重値ｗiを多値化することで、例えば汎用性の高いニューラルネットワーク等を構築することが可能となる。
この他、荷重値ｗiの設定範囲や値等は限定されず、例えば所望の処理精度が実現されるように適宜設定されてよい。例えば、荷重値ｗiがランダムに設定されてもよい。
（数１）式に示す入力値ｘiは、例えば入力部２から出力された入力データ４の値や、アナログ回路３から出力された積和結果の値である。このように、入力部２及びアナログ回路３は、入力値ｘiを出力する信号源として機能するとも言える。
図１に示す例では、１つの信号源（入力部２、アナログ回路３）から、単一の電気信号（単一の入力値ｘi ）が出力される。従って、１つの信号源の出力側に接続された複数の信号線１には、それぞれ同じ電気信号が入力される。また、１つの信号源と、その信号源から出力された電気信号が入力されるアナログ回路３とが、単一の入力信号線で接続される。
従って例えば、図１に示す演算装置１００では、Ｍ個の信号源と接続されるアナログ回路３には、Ｍ個の入力信号線が接続されることになる。この場合、アナログ回路３に入力される電気信号の総数Ｎは、Ｎ＝Ｍとなる。
図１に示すように、演算装置１００は、複数の階層のそれぞれに、複数のアナログ回路３が設けられた階層構造を有する。すなわち複数の演算回路部５が段階的に接続されている。
アナログ回路３の層構造を構成することで、例えば多層パーセプトロン型のニューラルネットワーク（ＭＬＰ：Multi-Layer Perceptron）等が構築される。各階層に設けられるアナログ回路の数や、階層の数等は、例えば所望の処理が実行可能となるように適宜設計される。以下では、ｊ段目の層に設けられるアナログ回路３の数をＮjと記載する場合がある。
例えば１段目の層（最下位層）に設けられた各アナログ回路３には、Ｎ個の入力部２により生成されたＮ個の電気信号がそれぞれ入力される。１段目の各アナログ回路３により、入力データの入力値ｘiに関する積和結果がそれぞれ算出され、非線形変換処理後に次の階層（２段目）に設けられたアナログ回路３に出力される。
２段目の層（上位層）に設けられた各アナログ回路３には、１段目で算出された各積和結果を表すＮ1個の電気信号がそれぞれ入力される。従って２段目の各アナログ回路３から見ると、１段目で算出された各積和結果の非線形変換処理結果が電気信号の入力値ｘiとなる。２段目の各アナログ回路３により、１段目から出力された入力値ｘiに関する積和結果が算出され、さらに上位層のアナログ回路３に出力される。
このように、演算装置１００では、下位層のアナログ回路３で算出された積和結果に基づいて、上位層のアナログ回路３の積和結果が算出される。このような処理が複数回実行され、最上位層（図１では３段目の層）に含まれるアナログ回路３から処理結果が出力される。これにより、例えば猫が撮影された画像データ（入力データ４）から、被写体が猫であることを判定するといった画像認識等の処理が可能となる。
このように、複数のアナログ回路３を含む演算回路部５を適宜接続することで所望のネットワーク回路を構成することが可能である。ネットワーク回路は、例えば信号を通過させることで演算処理を行うデータフロー型の処理システムとして機能する。ネットワーク回路では、例えば荷重値（シナプス結合）を適宜設定することで、様々な処理機能を実現することが可能となる。このネットワーク回路により、本実施形態に係る積和演算システムが構築される。
なお、アナログ回路３を接続する方法等は限定されず、例えば所望の処理が可能となるように、複数のアナログ回路３が適宜接続されてもよい。例えば、各アナログ回路３が階層構造とは異なる他の構造を構成するように接続される場合であっても、本技術は適用可能である。
上記では、下位層で算出された積和結果をそのまま上位層に入力する構成について説明した。これに限定されず、例えば積和結果についての変換処理等が実行されてもよい。例えばニューラルネットワークモデルでは、各アナログ回路３の積和結果に対して、活性化関数を用いて非線形変換を行い、その変換結果を上位層に入力するといった処理が実行される。
演算装置１００では、例えば電気信号に対して活性化関数による非線形変換を行う関数回路６等が用いられる。関数回路６は、例えば下位層と上位層との間に設けられ、入力する電気信号の信号値を適宜変換して、変換結果に応じた電気信号を出力する回路である。関数回路６は、例えば信号線１ごとに設けられる。関数回路６の数や配置等は、例えば演算装置１００に実装される数学モデル等に応じて適宜設定される。
活性化関数としては、例えばＲｅＬＵ関数（ランプ関数）等が用いられる。ＲｅＬＵ関数は、例えば入力値ｘiが０以上である場合には、入力値ｘiをそのまま出力し、それ以外の場合には０を出力する。例えばＲｅＬＵ関数を実装した関数回路６が各信号線１に適宜接続される。これにより、演算装置１００の処理を実現することが可能である。
また積和結果として出力されるアナログ信号を拡大する拡大回路が設けられてもよい。
図２に示す演算装置２００では、信号線１は、正の信号線１ａ及び負の信号線１ｂを含む。正負の各信号線１ａ及び１ｂは、ペアとして配線され、１対の信号線１として用いられる。以下では、正負の各信号線１ａ及び１ｂにより構成される１対の信号線１を、信号線対Ｐ１と記載する。なお図２では、正の信号線１ａは、白丸の接続点に接続される信号線１であり、負の信号線１ｂは、黒丸の接続点に接続される信号線１である。
信号線対Ｐ１は、１つの入力値（あるいは出力値）に応じた信号対を伝送する。信号対は、正負の各信号線１ａ及び１ｂにそれぞれ入力される１対の電気信号である。この１対の電気信号の各信号値により、入力値が表わされる。すなわち、信号線対Ｐ１は、入力値を伝送する１つの伝送経路として機能するとも言える。
入力値ｘは、正の値ｘ+と負の値ｘ-との和により表される。ここで、正の値ｘ+は、０以上の実数である（ｘ+≧０）。また負の値ｘ-は、０以下の実数である（ｘ-≦０）。従って、入力値ｘは、正の値ｘ+と負の値ｘ-との和として、ｘ＝ｘ+＋ｘ-と表される。ここで、負の値ｘ-の絶対値を用いると、入力値ｘは、正の値ｘ+と負の値ｘ-の絶対値との差として、ｘ＝ｘ+−｜ｘ-｜と表される。このように、入力値ｘは、２つの正の実数の差分を用いて表すことが可能である。
本実施形態では、信号対は、正信号と負信号とを含む。正信号は、正の値ｘ+を信号値とする電気信号であり、正の信号線１ａに入力される。負信号は、負の値ｘ‐の絶対値｜ｘ-｜を信号値とする電気信号であり、負の信号線１ｂに入力される。従って、信号対に含まれる正信号及び負信号は、ともに正の実数を表す電気信号となる。
このように、本実施形態では、信号対により表される入力値ｘは、正の信号線１ａに入力される正信号の信号値（正の値ｘ+）と、負の信号線１ｂに入力される負信号の信号値（負の値ｘ-）との差分となる。言い換えれば、正信号の信号値から、負信号の信号値を引いた値が入力値ｘとなるように、正信号及び負信号（信号対）が生成される。
図２に示すように、１つのアナログ回路３には、複数の信号線対Ｐ１が接続される。アナログ回路３に信号対を伝送する信号線対Ｐ１は、その信号線対Ｐ１が接続されたアナログ回路３にとって、信号対が入力される入力信号線対（入力信号線のペア）となる。
また、アナログ回路３から出力される信号対を伝送する信号線対Ｐ１は、その信号線対Ｐ１が接続されたアナログ回路３にとって、信号対が出力される出力信号線対（出力信号線のペア）となる。本実施形態では、入力信号線対は、入力線対に相当する。
複数の入力部２は、入力データ４の値（入力値ｘ）に応じた信号対をそれぞれ生成する。入力データ４は、例えば演算装置１００によって実装されるニューラルネットワーク等を用いた処理の対象となるデータである。従って入力データ４に応じた複数の電気信号の各信号値は、演算装置１００に対する入力値であるとも言える。また信号対は、入力対であるとも言える。
入力データ４としては、例えば演算装置１００の処理対象となる画像データ、音声データ、統計データ等の任意のデータが用いられる。例えば、入力データ４として画像データが用いられる場合等には、画像データの各画素の画素値（ＲＧＢ値や輝度値等）に応じた信号対が生成される。この他、入力データ４の種類や演算装置１００による処理の内容に応じて、入力データ４に応じた信号対が適宜生成されてよい。
アナログ回路３は、入力される複数の信号対に基づいて、積和演算を行うアナログ方式の回路である。積和演算は、例えば複数の入力値と、各入力値に対応する荷重値とをそれぞれ乗算して得られる複数の乗算値を足し合わせる演算である。従って積和演算は、各乗算値の和（積和結果）を算出する処理であるとも言える。
演算装置２００では、１つのアナログ回路３に入力される信号対（入力信号線対）の総数をＮとすると、アナログ回路３に接続される入力信号線の総数は２×Ｎとなる。
また、信号対を用いた積和演算では、正の信号線１ａに入力される正信号の信号値（正の値ｘi+）と、負の信号線１ａに入力される負信号の信号値（負の値ｘi-）とに、それぞれ対応する荷重値が乗算され、２つの乗算値が算出される。これら２つの乗算値を用いて、入力値ｘiと荷重値ｗiとの乗算値ｗi・ｘiが表される。
図２に示すように、演算装置２００では、１つの信号源（入力部２、アナログ回路３）から、入力値ｘiに応じた１対の電気信号（信号対）が信号線対Ｐ１を介して出力される。すなわち、１つの信号源の出力側に接続された各信号線対Ｐ１には、それぞれ同じ信号対が入力される。また１つの信号源と、その信号源から出力された電気信号が入力されるアナログ回路３とが、１つの信号線対Ｐ１（入力信号線対）で接続される。
従って例えば、図２に示す演算装置２００では、Ｍ個の信号源と接続されるアナログ回路３には、Ｍ個の入力信号線対が接続されることになる。この場合、アナログ回路３に入力される信号対の総数Ｎは、Ｎ＝Ｍとなる。なお、アナログ回路３に入力される電気信号の総数、すなわち入力側に接続される信号線１の総数は、２×Ｍとなる。
図１に示す演算装置１００では、１つの入力値ｘiに対応する１つの信号が入力され、アナログ回路３から出力される積和結果として１つの信号が出力される。図２に示す演算装置２００では、１つの入力値ｘiに対応する２つの信号の対（信号対）が入力され、アナログ回路３から出力される積和結果として２つの信号の対（信号対）が出力される。
以下、演算装置１００を１入力１出力構成の演算装置と記載する場合がある。また演算装置２００を、２入力２出力構成の演算装置と記載する場合がある。
図３は、１入力１出力構成の演算装置１００のアナログ回路３に入力される電気信号の一例を示す模式図である。
図３Ａ及びＢには、複数の電気信号の波形を表すグラフが模式的に図示されている。グラフの横軸は時間軸であり、縦軸は電気信号の電圧である。
図３Ａには、パルス幅変調（ＰＷＭ：Pulse Width Modulation）方式の電気信号の波形の一例が示されている。ＰＷＭ方式は、例えばパルス波形のパルス幅を用いて入力値ｘiを表す方式である。
すなわち、ＰＷＭ方式では、電気信号のパルス幅は、入力値ｘiに応じた長さとなる。典型的には、パルス幅が長いほど、値の大きい入力値ｘiを表す。
また電気信号は、所定の入力期間Ｔ内に、アナログ回路３に入力される。より詳しくは、電気信号のパルス波形が、入力期間Ｔに収まるように、各電気信号がアナログ回路３に入力される。
従って、電気信号のパルス幅の最大値は、入力期間Ｔと同様となる。なお、入力期間Ｔに収まる範囲であれば、各パルス波形（電気信号）が入力されるタイミング等は限定されない。
ＰＷＭ方式では、例えばパルス幅τiと入力期間Ｔとのデューティ比Ｒi（＝τi／Ｔ）を用いて、入力値ｘiを規格化することが可能である。すなわち、規格化された入力値ｘiは、入力値ｘi＝ディーティ比Ｒiと表される。
なお入力値ｘiとパルス幅τiとを対応付ける方法等は限定されず、例えば所望の精度で演算処理等が可能となるように、入力値ｘiを表すパルス幅τiが適宜設定されてよい。
ＰＷＭ方式の電気信号が用いられる場合、ＰＷＭ方式のアナログ回路３を用いた時間軸アナログ積和演算が実行可能である。
図３Ｂには、スパイクタイミング方式（以下、ＴＡＣＴ方式と記載する）の電気信号の波形の一例が示されている。
ＴＡＣＴ方式は、例えばパルスの立ち上がりタイミングを用いて入力値ｘiを表す方式である。例えば所定のタイミングを基準として、入力値に応じたタイミングでパルスが入力される。
電気信号は、所定の入力期間Ｔ内に、アナログ回路３に入力される。この入力期間Ｔにおける、パルスの入力タイミングにより入力値ｘiが表される。
例えば入力期間Ｔの開始と同時に入力されたパルスにより最も大きい入力値ｘiが表される。入力期間Ｔの終了と同時に入力されたパルスにより、最も小さい入力値ｘiが表される。
このことを、パルスの入力タイミングから入力期間Ｔの終了タイミングまでの長さにより、入力値ｘiが表されると言うことも可能である。
例えば、パルスの入力タイミングから入力期間Ｔの終了タイミングまでの長さが入力期間Ｔと等しいパルスにより、最も大きい入力値ｘiが表される。パルスの入力タイミングから入力期間Ｔの終了タイミングまでの長さが０のパルスにより、最も小さい入力値ｘiが表される。
なお図３Ｂには、ＴＡＣＴ方式の電気信号として、入力値に応じたタイミングに立ち上がり、積和結果が得られるまでＯＮレベルを維持する継続的なパルス信号が用いられる。これに限定されず、ＴＡＣＴ方式の電気信号として、所定のパルス幅を持った矩形パルス等が用いられてもよい。
ＴＡＣＴ方式の電気信号が用いられる場合、ＴＡＣＴ方式のアナログ回路３を用いた時間軸アナログ積和演算が実行可能である。
図３Ａ及びＢに例示するように、入力値に応じた電気信号として、入力期間Ｔに対するＯＮ時間の長さがに入力値に対応しているパルス信号を用いることが可能である。なお以下では、各電気信号により表される入力値ｘiが０以上１以下の変数であるとして説明を行う。
図４は、２入力２出力構成の演算装置２００のアナログ回路３に入力される信号対の一例を示す模式図である。図４Ａ及びＢには、１対の電気信号（信号対）の波形を表すグラフが模式的に図示されている。
図４（図４Ｂ）において、上側のグラフは、正の信号線１ａに入力される電気信号（正信号ＩＮ+）の波形を表している。また下側のグラフは、負の信号線１ｂに入力される電気信号（負信号ＩＮ-）の波形を表している。グラフの横軸は時間軸であり、縦軸は電気信号の電圧である。
図４Ａには、ＰＷＭ方式の電気信号の波形の一例が示されている。ＰＷＭ方式では、正信号ＩＮi +は、その信号値である正の値ｘi +に応じたパルス幅を持った電気信号となる。また負信号ＩＮi -は、その信号値である負の値ｘi -の絶対値｜ｘi -｜に応じたパルス幅を持った電気信号となる。なお、正信号ＩＮi +及び負信号ＩＮi -が入力されるタイミングは、ずれていてもよい。
また信号対の入力値ｘiは、正信号ＩＮi +のパルス幅から、負信号ＩＮi -のパルス幅を引いた値となる。従って、ＰＷＭ方式の信号対では、正負の信号線１ａ及び１ｂに入力される各電気信号（正信号ＩＮi +及び負信号ＩＮi -）のパルス幅の差により、入力値ｘiが表される。
図４Ｂには、ＴＡＣＴ方式の電気信号の波形の一例が示されている。ＴＡＣＴ方式では、正信号ＩＮi +は、その信号値である正の値ｘi +に応じたタイミングでパルスが入力される電気信号となる。また負信号ＩＮi -は、その信号値である負の値ｘi -の絶対値｜ｘi -｜応じたタイミングでパルスが入力される電気信号となる。
信号対の入力値ｘiは、正の値ｘi +と負の値ｘi -の絶対値｜ｘi -｜との差分で表される。従って、入力値ｘiは、正信号ＩＮi +のパルスの入力タイミングから、負信号ＩＮi -のパルスの入力タイミングを引いた値となる。このように、ＴＡＣＴ方式の信号対では、正負の信号線１ａ及び１ｂに入力されるパルスの入力タイミングの差により、入力値ｘiが表される。
なお図４Ｂには、ＴＡＣＴ方式の電気信号（正信号及び負信号）として、信号値に応じたタイミングに立ち上がり、積和結果が得られるまでＯＮレベルを維持する継続的なパルス信号が用いられる。これに限定されず、ＴＡＣＴ方式の電気信号として、所定のパルス幅を持った矩形パルス等が用いられてもよい。
図５は、１入力１出力構成の演算装置１００において、１つの階層として設けられる演算回路部５の構成例を示す模式図である。
演算回路部５は、複数の入力信号線７と、複数のアナログ回路３を有する。
複数の入力信号線７には、所定の入力期間Ｔ内に、入力値ｘiに応じた信号がそれぞれ入力される。例えば、図３を参照して説明したＰＷＭ方式やＴＡＣＴ方式の電気信号が、入力期間Ｔの間に各入力信号線７に入力される。
アナログ回路３は、１対の出力線８と、複数のシナプス回路９と、ニューロン回路１０とを有する。
図５に示すように、１つのアナログ回路３は、所定の方向（図中の縦方向）に延在するように構成される。この縦方向に延在するアナログ回路３が、横方向に複数並列に配置されることで、演算回路部５が１つの階層として構成される。以下では、図中の最も左側に配置されたアナログ回路３を１番目のアナログ回路３とする。
１対の出力線８は、互いに離間して配置される。１対の出力線８は、正電荷出力線８ａと、負電荷出力線８ｂとを有する。
正電荷出力線８ａ及び負電荷出力線８ｂの各々は、複数のシナプス回路９を経由してニューロン回路１０に接続される。
複数のシナプス回路９は、複数の入力信号線７にそれぞれ対応して配置される。１つのシナプス回路９には、１つの入力信号線７が接続される。１つのアナログ回路３に設けられるシナプス回路９の数は、例えば入力信号線７の数以下に設定される。すなわち、全ての入力信号線７にシナプス回路９が接続される必要はない。
このように、複数のシナプス回路９は、複数の入力信号線７の少なくとも１部にそれぞれ接続される。シナプス回路９が接続される入力信号線７（すなわち、シナプス回路９の配置）は、例えば演算装置１００に実装する数学モデルや、シミュレーション等を用いて適宜選択される。
シナプス回路９は、電気信号により表される入力値ｘiと荷重値ｗiとの乗算値（ｗi・ｘi ）を算出する。具体的には、乗算値に対応する電荷（電流）を正電荷出力線８ａ及び負電荷出力線８ｂのどちらか一方に、積和信号として出力する。
後述するように、シナプス回路９には正の荷重値ｗi+及び負の荷重値ｗi-のどちらか一方が設定される。例えば正の荷重値ｗi+との乗算値に対応する正荷重電荷は、正電荷出力線８ａに出力される。また例えば負の荷重値ｗi-との乗算値に対応する負荷重電荷は、負電荷出力線８ｂに出力される。
なおシナプス回路９では、乗算値に対応する電荷として、荷重値ｗiの正負にかかわらず同符号の電荷（例えば正の電荷）が出力される。すなわち、正荷重電荷及び負荷重電荷は、互いに同符号の電荷となる。
このように、シナプス回路９は、乗算結果に対応する電荷を荷重値ｗiの符号に応じてそれぞれ別の出力線８ａ又は８ｂに出力するように構成される。
本実施形態において、複数のシナプス回路９は、複数の入力線の各々に入力される電気信号に基づいて、入力値に荷重値を乗算した乗算値に対応する電荷を生成して、積和信号として出力線に出力する複数の乗算部として機能する。
本実施形態では、１つのシナプス回路９に対して、単一の入力信号線７と、１対の出力線８とが接続される。すなわち１つのシナプス回路９には、単一の電気信号が入力され、入力された電気信号に基づいて算出された乗算値に対応する電荷が、いずれか一方の電荷出力線８ａ又は８ｂに出力される。このように、シナプス回路９は、単一の入力信号線７と１対の出力線８（正電荷出力線８ａ及び負電荷出力線８ｂ）とに接続された１入力２出力の回路となる。
１つのアナログ回路３では、複数のシナプス回路９が、１対の出力線８に沿って配置される。各シナプス回路９は、正電荷出力線８ａ（負電荷出力線８ｂ）に対してそれぞれ並列に接続される。以下では、最も下流側（ニューロン回路１０に接続される側）に配置されるシナプス回路９を１番目のシナプス回路とする。
図５に示すように、複数の入力信号線７は、複数のアナログ回路３の各々が有する１対の出力線８に対して交差するように配線される。典型的には、入力信号線７は各出力線８と直交するように設けられる。すなわち、演算装置１００は、入力信号線７と出力線８とが交差したクロスバー構成を有する。クロスバー構成を用いることで、例えばアナログ回路３等を高密度に集積化することが可能となる。
また演算装置１００では、ｊ番目の入力信号線７に対して、各アナログ回路３に含まれるｊ番目のシナプス回路９がそれぞれ並列に接続される。従って、同じ入力信号線７に接続されるシナプス回路９には、互いに同様の電気信号が入力される。これにより、下位層に含まれる１つの信号源が、上位層に含まれる複数のアナログ回路３に接続される構成を実装することが可能である。
なお図５に示す例では、各入力信号線７に電気信号を入力する信号源として、下位層に含まれるアナログ回路３（プレニューロン）が模式的に図示されている。これに限定されず、例えば信号源として、入力部２が用いられる場合にも、クロスバー構成を用いることが可能である。
このように、演算装置１００では、複数のアナログ回路３が、複数の入力信号線７の各々に並列に接続される。これにより、例えば、各アナログ回路３（各シナプス回路９）に対して並列に電気信号を入力することが可能となり、演算処理の高速化を図ることが可能である。この結果、優れた演算性能を発揮することが可能となる。
ニューロン回路１０は、各シナプス回路９で算出された乗算値に基づいて、（数１）式に示す積和結果を算出する。具体的には、１対の出力線８を介して入力された電荷に基づいて、積和結果を表す電気信号を、積和結果信号として出力する。
図６は、ニューロン回路１０の構成例を示す模式図である。ニューロン回路１０は、蓄積部１１と、信号出力部１２とを有する。図６には、１対の出力線８と、単一の出力信号線１３とに接続された２入力１出力のニューロン回路１０が示されている。
蓄積部１１は、複数のシナプス回路９により１対の出力線８に出力された電荷を蓄積する。蓄積部１１は、２つのキャパシタ１４ａ及び１４ｂを有する。キャパシタ１４ａは、正電荷出力線８ａとＧＮＤとの間に接続される。またキャパシタ１４ｂは、負電荷出力線８ｂとＧＮＤとの間に接続される。
従って各キャパシタ１４ａ及び１４ｂには、正電荷出力線８ａ及び負電荷出力線８ｂから流れ込む電荷がそれぞれ蓄積される。なおキャパシタ１４ａ及び１４ｂは、互いに同じ容量に設定される。
例えば電気信号の入力期間Ｔが終了したタイミングで、キャパシタ１４ａに蓄積された電荷は、正の荷重値ｗi+との乗算値に対応する正荷重電荷の総和σ+となる。
また同様に、キャパシタ１４ｂに蓄積された電荷は、負の荷重値ｗi-との乗算値に対応する負荷重電荷の総和σ-となる。
例えばキャパシタ１４ａに正荷重電荷が蓄積されると、ＧＮＤを基準とする正電荷出力線８ａの電位が上昇する。従って、正電荷出力線８ａの電位は、正の荷重値ｗi+との乗算値に対応する電荷の総和σ+に応じた値となる。なお、正電荷出力線８ａの電位は、キャパシタ１４ａにより保持される電圧に相当する。
同様に、キャパシタ１４ｂに負荷重電荷が蓄積されると、ＧＮＤを基準とする負電荷出力線８ｂの電位が上昇する。従って、負電荷出力線８ｂの電位は、負の荷重値ｗi-との乗算値に対応する電荷の総和σ-に応じた値となる。なお、負電荷出力線８ｂの電位は、キャパシタ１４ｂにより保持される電圧に相当する。
信号出力部１２は、蓄積部１１に蓄積された電荷に基づいて、乗算値（ｗi・ｘi ）の和を表す積和結果信号を出力する。積和結果信号は、例えば正負合わせたすべての荷重値ｗiと入力値ｘiとの乗算値の和である全体の積和結果を表す信号である。例えば、（数１）式で表される積和結果は、以下のように書き表すことが可能である。
ここで、Ｎ+及びＮ-は、それぞれ正の荷重値ｗi+の総数及び負の荷重値ｗi-の総数である。（数２）式に示すように、全体の積和結果は、正の荷重値ｗi+との乗算値（ｗi+・ｘi ）の総和である正荷重電荷の積和結果と、負の荷重値ｗi-との乗算値（｜ｗi-｜・ｘi ）の総和である負荷重電荷の積和結果との差分として算出可能である。
図６に示す例では、信号出力部１２は、積和結果信号として、例えば全体の積和結果を表す１つの信号を生成する。具体的には、蓄積部１１（キャパシタ１４ａ及び１４ｂ）に蓄積された電荷を適宜参照して、正の積和結果及び負の積和結果を算出し、これらの差分から全体の積和結果が算出される。
蓄積部１１に蓄積された電荷を参照する方法は限定されない。一例として、１つのキャパシタ１４に蓄積された電荷を検出する方法について説明する。
図３Ａに例示するＰＷＭ方式の電気信号が用いられる場合、乗算値に対応する電荷は、入力期間Ｔ内にキャパシタ１４に蓄積される。すなわち、入力期間Ｔの前後では、乗算値に対応する電荷の蓄積は生じない。
例えば入力期間Ｔの終了後に、所定の充電速度でキャパシタ１４を充電する。この時、比較器（コンパレータ等）を用いて、キャパシタ１４が接続された出力線の電位が所定の閾値電位に到達するタイミングを検出する。
例えば充電開始時の電荷が多いほど、閾値電位に達するタイミングが早くなる。従ってタイミングに基づいて、入力期間Ｔ内に蓄積された電荷（積和結果）を表すことが可能となる。なお充電速度は、例えば単位時間当たりの充電量で表現することが可能であり、充電率と言うことも可能である。
なお、この閾値判定は、充電によりキャパシタ１４に保持される電圧を増加させ、閾値電圧に到達するタイミングを検出することに相当する。
図３Ｂに例示するＴＡＣＴ方式の電気信号が用いられる場合は、入力期間Ｔの終了後にもＯＮレベルが維持されるので、キャパシタ１４に電荷が蓄積される。この電荷の蓄積に対して、比較器（コンパレータ等）を用いて、キャパシタ１４が接続された出力線の電位が所定の閾値電位に到達するタイミングを検出する。
例えば入力期間Ｔの終了時の電荷が多いほど、閾値電位に達するタイミングが早くなる。従ってタイミングに基づいて、入力期間Ｔ内に蓄積された電荷（積和結果）を表すことが可能となる。
なお、この閾値判定は、キャパシタ１４に保持される電圧が、閾値電圧に到達するタイミングを検出することに相当する。
例えば、上記のような閾値判定を行うことで、積和結果を表すタイミングが検出される。この検出結果に基づいて、正荷重電荷に関する積和結果信号や負荷重電荷に関する積和結果信号、あるいは全体の積和結果信号が適宜生成される。
この他にも、例えば入力期間Ｔの終了時のキャパシタ１４の電位を直接読み出して、各積和結果が算出されてもよい。
本実施形態において、積和結果信号は、入力値に荷重値を乗算した乗算値の和に対応するタイミングの情報を含む信号である。
なお、積和結果信号を生成するために、蓄積された正荷重電荷に応じた電圧及び蓄積された負荷重電荷に応じた電圧がそれぞれ増幅されてもよい。また蓄積された正荷重電荷に応じた電圧と、蓄積された負荷重電荷に応じた電圧との差分電圧が増幅されて、積和結果信号が生成されてもよい。例えばニューロン回路１０内に、任意の構成を有する差動増幅器等が設けられてよい。
本実施形態において、ニューロン回路１０は、複数の乗算部の各々により生成された乗算値に対応する電荷を蓄積し、蓄積された電荷に基づいて、乗算値の和を表す積和結果信号を出力する。
ニューロン回路１０に含まれる蓄積部１１は、複数の乗算部の各々により出力線に出力された乗算値に対応する電荷を蓄積する蓄積部として機能する。
またキャパシタ１４ａ及びキャパシタ１４ｂは、正電荷蓄積部及び負電荷蓄積部として機能する。
また本実施形態では、充電部が構成され、入力期間Ｔ後に、乗算値に対応する電荷が蓄積された蓄積部１１（キャパシタ１４）が充電される。
なおＴＡＣＴ方式の電気信号が用いられる場合において、ＯＮレベルが維持されたパルス信号により、キャパシタ１４に電荷が蓄積されることも、本技術に係る充電に含まれる。
信号出力部１２は、充電部による充電の開始後、蓄積部１１により保持される電圧に対して所定の閾値により閾値判定を実行することで、入力値に荷重値を乗算した乗算値の和に対応するタイミングの情報を含む積和結果信号を出力する出力部として機能する。
信号出力部１２は、正電荷蓄積部、及び負電荷蓄積部の各々に対して、閾値判定を実行することで、積和結果信号を出力する。
図７は、２入力２出力構成の演算装置２００において、１つの階層として設けられる演算回路部５の構成例を示す模式図である。
演算回路部５は、複数の入力信号線対Ｐ７と、複数のアナログ回路３を有する。
複数の入力信号線対Ｐ７には、所定の入力期間Ｔ内に、入力値ｘiに応じた信号対がそれぞれ入力される。例えば、図４を参照して説明したＰＷＭ方式やＴＡＣＴ方式の信号対が、入力期間Ｔの間に各入力信号線対Ｐ７に入力される。
各入力信号線対Ｐ７は、正の入力信号線７ａと、負の入力信号線７ｂとを有する。正の入力信号線７ａは、正信号が入力される信号線であり、負の入力信号線７ｂは、負信号が入力される信号線である。本実施形態では、正の入力信号線７ａは、正入力線に相当し、負の入力信号線７ｂは、負入力線に相当する。
シナプス回路９は、信号対により表される入力値ｘiと荷重値ｗiとの乗算値（ｗi・ｘi ）を算出する。より詳しくは、乗算値（ｗi・ｘi ）は、信号対に含まれる正信号及び負信号の各信号値（正の値ｘi +及び負の値ｘi -の絶対値｜ｘi -｜）のそれぞれに、対応する荷重値を乗算することで算出される。
複数のシナプス回路９には、正の荷重値ｖi +と、負の荷重値ｖi -とがそれぞれ設定される。ここで、正の荷重値ｖi +は、正の実数である（ｖi +＞０）。また負の荷重値ｖi -は、負の実数である（ｖi -＜０）。
このように、シナプス回路９は、正負の荷重値ｖi +及びｖi -が設定された荷重対であると言える。
シナプス回路９は、信号対に含まれる一方の電気信号の信号値と、正の荷重値ｖi +との乗算値を算出する。
また他方の電気信号の信号値と、負の荷重値ｖi -との乗算値を算出する。具体的には、各乗算値に対応する電荷（電流）をそれぞれ生成する。
正の荷重値ｖi +を乗算する対象となる電気信号は、シナプス回路９ごとに適宜設定される。また、正の荷重値ｖi +の対象として設定された電気信号ではない電気信号が、負の荷重値ｖi -を乗算する対象となる。以下では、正の荷重値ｖi +との乗算値を正荷重乗算値と記載し、正荷重乗算値に対応する電荷を正荷重電荷と記載する。また負の荷重値ｖi +との乗算値を負荷重乗算値と記載し、負荷重乗算値に対応する電荷を負荷重電荷と記載する。
このように、シナプス回路９は、接続された入力信号線対Ｐ７に入力される信号対のうち、一方の信号の信号値に正の荷重値ｖi +を乗算した正荷重乗算値に対応する正荷重電荷と、他方の信号の信号値に負の荷重値ｖi -を乗算した負荷重乗算値に対応する負荷重電荷とをそれぞれ生成可能である。
なおシナプス回路９では、各乗算値に対応する電荷として、荷重値の正負にかかわらず同符号の電荷（例えば正の電荷）が出力される。すなわち、正荷重電荷及び負荷重電荷は、互いに同符号の電荷となる。
従って実際の回路では、例えば負の荷重値ｖi -として、負の荷重値ｖi -の絶対値｜ｖi -｜が乗算されると見做すことが可能である。このように、正負の荷重値を同符号の値として扱えるため、回路の構成を簡素化することが可能である。
本実施形態では、正の荷重値ｖi +、及び負の荷重値ｖi -の絶対値｜ｖi -｜は、複数のシナプス回路９ごとに同じ値に設定される。
具体的には、正の荷重値ｖi +、及び負の荷重値ｖi -の絶対値｜ｖi -｜は、ともに荷重値ｗiの絶対値｜ｗi｜と同じ値に設定される。すなわち、各荷重値は、｜ｗi｜＝ｖi +＝｜ｖi -｜の関係を満たす。以下では、荷重値ｗiを対荷重値ｗiと記載する場合がある。
シナプス回路９には、対荷重値ｗiとして、正の値となる対荷重値ｗi +と、負の値となる対荷重値ｗi -とのどちらか一方が設定される。
正負の対荷重値ｗi +及びｗi ‐は、信号対（正信号及ぶ負信号）と荷重対（正の荷重値）とを適宜対応させることで設定することが可能である。
以下、正の対荷重値ｗi +が設定されたシナプス回路９を正のシナプス回路９ａと記載し、負の対荷重値ｗi -が設定されたシナプス回路９を負のシナプス回路９ｂと記載する。
正のシナプス回路９ａは、正信号の信号値（ｘi +）に正の荷重値ｖi +を乗算して正荷重電荷を生成し、負信号の信号値（｜ｘi -｜）に負の荷重値｜ｖi -｜を乗算して負荷重電荷を生成する。従って正荷重電荷及び負荷重電荷は、それぞれ正荷重乗算値（ｖi +・ｘi +）及び負荷重乗算値（｜ｖi -｜・｜ｘi -｜）に対応した電荷となる。
この場合、正荷重乗算値と負荷重乗算値との差分Δ+は、以下のように表される。
Δ+＝ｖi +・ｘi +−｜ｖi -｜・｜ｘi -｜＝｜ｗi｜（ｘi +＋ｘi -）＝ｗi +・ｘi
このように差分Δ+は、正の対荷重値ｗi +と入力値ｘiとの乗算値ｗi +・ｘiとなる。すなわち、正のシナプス回路９ａでは、乗算値ｗi +・ｘiが、正荷重電荷と負荷重電荷との差分として算出される。本実施形態では、正のシナプス回路９ａは、第１の乗算部に相当する。
負のシナプス回路９ｂは、負信号の信号値（｜ｘi -｜）に正の荷重値ｖi +を乗算して正荷重電荷を生成し、正信号の信号値（ｘi +）に負の荷重値｜ｖi -｜を乗算して負荷重電荷を生成する。従って正荷重電荷及び負荷重電荷は、それぞれ正荷重乗算値（｜ｖi -｜・ｘi +）及び負荷重乗算値（ｖi +・｜ｘi -｜）に対応した電荷となる。
この場合、正荷重乗算値と負荷重乗算値との差分Δ-は、以下のように表される。
Δ- ＝｜ｖi -｜・ｘi +−ｖi +・｜ｘi -｜＝−｜ｗi｜（ｘi +＋ｘi -）＝ｗi -・ｘi
このように差分Δ- は、負の対荷重値ｗi -と入力値ｘiとの乗算値ｗi -・ｘiとなる。すなわち、負のシナプス回路９ｂでは、乗算値ｗi -・ｘiが、正荷重電荷と負荷重電荷との差分として算出される。本実施形態では、負のシナプス回路９ｂは、第２の乗算部に相当する。
なお、正荷重乗算値に対応する正荷重電荷は、正電荷出力線８ａに出力され、負荷重乗算値に対応する負荷重電荷は、負電荷出力線８ｂに出力される。
本実施形態では、１つのシナプス回路９に対して、１対の入力信号線７（入力信号線対Ｐ７）と、１対の出力線８とが接続される。
すなわち１つのシナプス回路９には、信号対が入力され、各電気信号に基づいて算出された乗算値に対応する電荷が、対荷重値ｗiの符号に応じて各出力線８ａ又は８ｂに出力される。このように、シナプス回路９は、２入力２出力の回路となる。
図７に示すように、複数の入力信号線対Ｐ７は、複数のアナログ回路３の各々が有する１対の出力線８に対して交差するように配線される。典型的には、各入力信号線７は各出力線８と直交するように設けられる。すなわち、演算装置２００でも、入力信号線対Ｐ７と出力線８とが交差したクロスバー構成を実現することが可能である。
このように、演算装置２００では、複数のアナログ回路３が、複数の入力信号線対Ｐ７の各々に並列に接続される。これにより、例えば、各アナログ回路３（各シナプス回路９）に対して並列に信号対を入力することが可能となり、演算処理の高速化を図ることが可能である。この結果、優れた演算性能を発揮することが可能となる。
図８は、ニューロン回路１０の構成例を示す模式図である。演算装置２００では、１対の出力線８と、１対の出力信号線１３（正の出力信号線１３ａ及び負の出力信号線１３ｂ）とに接続された２入力２出力のニューロン回路１０が構成される。
キャパシタ１４ａには、正電荷出力線８ａから正の積和信号として出力される正荷重電荷が蓄積される。またキャパシタ１４ｂには、負電荷出力線８ｂから負の積和信号として出力される負荷重電荷が蓄積される。このように、蓄積部１１は、複数のシナプス回路９の各々により生成された、正荷重電荷及び負荷重電荷を蓄積可能である。
例えば電気信号の入力期間Ｔが終了したタイミングで、キャパシタ１４ａに蓄積された電荷は、各シナプス回路９に設けられた正の荷重値ｖi +との正荷重乗算値に対応する正荷重電荷の総和となる。
また同様に、キャパシタ１４ｂに蓄積された電荷は、各シナプス回路９に設けられた負の荷重値ｖi -との負荷重乗算値に対応する負荷重電荷の総和となる。
信号出力部１２は、蓄積部１１に蓄積された電荷に基づいて、乗算値（ｗi・ｘi ）の和を表す積和結果信号を出力する。
本実施形態では、乗算値（ｗi・ｘi ）の和を表す積和結果信号として、正荷重乗算値の和を表す正の積和結果信号と、負荷重乗算値の和を表す負の積和結果信号とがそれぞれ出力される。
ここで、アナログ回路３に設けられるシナプス回路９の総数をＮとする。またＮ個のシナプス回路９のうち、正の対荷重値ｗi +が設定されたシナプス回路９（正の荷重対）の総数をＮ+とし、負の対荷重値ｗi -が設定されたシナプス回路９（負の荷重対）の総数をＮ-とする。従って、Ｎ＝Ｎ+＋Ｎ-である。
この場合、（数１）式で表される積和結果は、１入力１出力構成の演算装置１００と同様に、上記の（数２）式で書き表すことが可能である。
２入力２出力の演算装置２００では、信号対を用いるので、入力値ｘiは、正の値ｘi +と負の値ｘi -の絶対値｜ｘi -｜との差として表される（ｘi＝ｘi +−｜ｘi -｜）。従って、（数２）式は、以下のように書き変えることが可能である。
（数３）式に示すように、積和結果は、第１の項から第２の項を引いた値となる。ここで第１の項及び第２の項は、それぞれ中括弧｛｝で囲まれた項である。
第１の項は、正の対荷重値ｗi +が設定されたシナプス回路９で算出された正荷重乗算値（ｗi +・ｘi +）と、負の対荷重値ｗi -が設定されたシナプス回路９で算出された正荷重乗算値（｜ｗi -｜・｜ｘi -｜）とを全て足し合わせた値となる。
すなわち、第１の項は、全てのシナプス回路９で算出される正荷重乗算値の和σ+となる。この正荷重乗算値の和は、キャパシタ１４ａに蓄積された正荷重電荷の総和により表される。
第２の項は、正の対荷重値ｗi +が設定されたシナプス回路９で算出された負荷重乗算値（ｗi +・｜ｘi -｜）と、負の対荷重値ｗi -が設定されたシナプス回路９で算出された負荷重乗算値（｜ｗi -｜・ｘi +）とを全て足し合わせた値となる。
すなわち、第２の項は、全てのシナプス回路９で算出される負荷重乗算値の和σ-となる。この負荷重乗算値の和は、キャパシタ１４ｂに蓄積された負荷重電荷の総和により表される。
このように、全体の積和結果は、正荷重乗算値の和σ+と、負荷重乗算値の和σ-との差分として算出可能である。
なお、（数３）式の第１の項（正荷重乗算値の和σ+）は、Ｎ+個の正の対荷重値ｗi +との積和結果に対応するわけではなく、また（数３）式の第２の項（負荷重乗算値の和σ-）は、Ｎ-個の負の対荷重値ｗi -との積和結果に対応するわけではない。
図８に示す例では、信号出力部１２は、キャパシタ１４ａに蓄積された電荷を参照して正荷重乗算値の和を表す正の積和結果信号を算出し、キャパシタ１４ｂに蓄積された電荷を参照して、負荷重乗算値の和を表す負の積和結果信号を算出する。
入力期間Ｔが終了したタイミングでは、キャパシタ１４ａ（１４ｂ）には、正荷重乗算値の和（負荷重乗算値の和）に対応する電荷が蓄積される。これは、ＴＡＣＴ方式、及びＰＷＭ方式のいずれが用いられる場合でも同様である。
入力期間Ｔの終了後に、キャパシタ１４ａ及びキャパシタ１４ｂがそれぞれ充電される。信号出力部１２は、各キャパシタ１４ａ及び１４ｂについて閾値判定を行い、正の積和結果信号及び負の積和結果信号をそれぞれ生成し、１対の出力信号線１３に出力する。
図９は、１入力１出力構成の演算装置１００における、ＰＷＭ方式のアナログ回路３の一例を示す模式的な回路図である。アナログ回路３は、複数の入力信号線７に対して、直交する方向に延在して設けられる。すなわち図９に示す例では、クロスバー構成が採用されている。
アナログ回路３は、１対の出力線（正電荷出力線８ａ、負電荷出力線８ｂ）と、複数のシナプス回路（複数の乗算部）９と、ニューロン回路１０と、充電部１５とを有する。図９に示す例では、ニューロン回路１０は、蓄積部１１、信号出力部１２、及びスイッチ１６ａ及び１６ｂを含んでいる。
複数の入力信号線７には、入力信号ｉｎ1〜ｉｎ6として、入力値ｘiに応じたパルス幅を有するパルス信号（ＰＷＭ信号）が入力される。図９に示す例では、６本の入力信号線７が図示されているが、入力信号線７の数は限定されない。入力信号ｉｎ1〜ｉｎ6は、所定の長さを有する入力期間Ｔ内に入力される（図１０参照）。
正電荷出力線８ａは、入力値ｘiに正の荷重値ｗi +を乗算した乗算値（ｗi +・ｘi ）に対応する正荷重電荷を出力する。負電荷出力線８ｂは、入力値ｘiに負の荷重値ｗi -を乗算した乗算値（｜ｗi -｜・ｘi ）に対応する負荷重電荷を出力する。本実施形態において、１対の出力線８は、１以上の出力線に相当する。
複数のシナプス回路９は、複数の入力信号線７に対応してそれぞれ設けられる。本実施形態では、１つの入力信号線７に対して、１つのシナプス回路９が設けられる。
複数のシナプス回路９の各々は、複数の入力信号線７のうちの対応する入力信号線７と、正電荷出力線８ａ及び負電荷出力線８ｂのいずれか１つとの間に接続される抵抗器１７を含む。この抵抗器１７は、非線形特性を有してもよく、電流の逆流防止機能を有してもよい。
そして抵抗器１７が接続された出力線８ａ（又は８ｂ）に、乗算値（ｗi +・ｘi ）（又は（｜ｗi -｜・ｘi ））に対応する電荷を出力する。
例えば、各シナプス回路９において、入力値ｘiに対して正の荷重値ｗi +を乗算したい場合には、入力信号線７と正電荷出力線８ａとの間に抵抗器１７を接続し、正電荷出力線８ａに、正荷重電荷を出力させる。
図９に示す例では、入力信号ｉｎ1 、ｉｎ3 、ｉｎ6 が入力されるシナプス回路９が、正荷重電荷を生成する正荷重乗算部として構成されたシナプス回路９ａとなる。シナプス回路９ａは、正荷重が設定された乗算部ともいえる。
各シナプス回路９において、入力値ｘiに対して負の荷重値ｗi -を乗算したい場合には、入力信号線７と負電荷出力線８ｂとの間に抵抗器１７を接続し、負電荷出力線８ｂに、負荷重電荷を出力させる。
図９に示す例では、入力信号ｉｎ2 、ｉｎ4 、ｉｎ5 が入力されるシナプス回路９が、負荷重電荷を生成する負荷重乗算部として構成されたシナプス回路９ｂとなる。シナプス回路９ｂは、負荷重が設定された乗算部ともいえる。
以下、シナプス回路９ａ及び９ｂを、正荷重乗算部９ａ及び負荷重乗算部９ｂと記載する場合がある。
また入力信号線７と正電荷出力線８ａとの間に接続される抵抗器１７を、正側抵抗器１７ａと記載する場合がある。
また入力信号線７と負電荷出力線８ｂとの間に接続される抵抗器１７を、負側抵抗器１７ｂと記載する場合がある。
なお抵抗器１７は、設定したい荷重値ｗiに応じた抵抗値を有するものが用いられる。すなわち抵抗器１７は、積和演算をアナログ回路３で実行する演算装置１００において、荷重値ｗiを規定する素子として機能する。
抵抗器１７としては、例えば、固定抵抗素子、可変抵抗素子、又はサブスレッショルド領域で動作するＭＯＳトランジスタ等が用いられる。例えば、抵抗器１７として、サブスレッショルド領域で動作するＭＯＳトランジスタを用いることで、低消費電力化を実現することが可能となる。もちろん、他の任意の抵抗器が用いられてもよい。
蓄積部１１は、複数のシナプス回路９の各々により生成された、乗算値（ｗi・ｘi ）に対応する電荷を蓄積する。本実施形態では、蓄積部１１として、２つのキャパシタ１４ａ及び１４ｂが設けられる。
キャパシタ１４ａは、スイッチ１６ａを介して正電荷出力線８ａに接続され、シナプス回路９ａにより生成された正荷重電荷を蓄積する。
キャパシタ１４ｂは、スイッチ１６ｂを介して負電荷出力線８ｂに接続され、シナプス回路９ｂにより生成された負荷重電荷を蓄積する。
充電部１５は、乗算値（ｗi・ｘi ）に対応する電荷の和が蓄積された蓄積部１１を充電する。本実施形態では、充電部１５は、信号源（図示は省略）と、充電線１９と、２つの抵抗器２０とを有する。
充電線１９は、入力信号線７と平行に配置される。
２つの抵抗器２０のうちの抵抗器２０ａは、充電線１９と正電荷出力線８ａとの間に接続される。もう１つの抵抗器２０ｂは、充電線１９と負電荷出力線８ｂとの間に接続される。
従って、充電線１９は、抵抗器２０ａを介してキャパシタ１４ａに接続される。また充電線１９は、抵抗器２０ｂを介してキャパシタ１４ａに接続される。
抵抗器２０ａ及び２０ｂとして、同じ抵抗値を有するものが用いられる。典型的には、同じ抵抗器が用いられるが、同じ抵抗値を有する異なる種類の抵抗器が用いられてもよい。抵抗器２０ａ及び２０ｂの具体的な構成は限定されず、抵抗器１７と同様に、種々のものが用いられてよい。また抵抗器２０ａ及び２０ｂとして、抵抗器１７と同じものが用いられてもよいし、異なるものが用いられてもよい。
充電は、入力期間Ｔの終了後に実行される。本実施形態では、入力期間Ｔの終了後に、充電線１９を介して、充電信号ＣＨが入力される。すなわち、充電線１９からキャパシタ１４ａ及び１４ｂに、同じ充電信号ＣＨが供給される。
これにより充電信号ＣＨのハイレベルの値と抵抗器２０ａ及び２０ｂの抵抗値とに基づいた電荷が、キャパシタ１４ａ及び１４ｂに蓄積される。
抵抗器２０ａ及び２０ｂの抵抗値は互いに同じ値であるので、キャパシタ１４ａ及び１４ｂは同じ充電速度で充電される。
充電部１５による充電により、正電荷出力線８ａの電位（キャパシタ１４ａに保持された電圧）Ｖ+、及び負電荷出力線８ｂの電位（キャパシタ１４ｂに保持された電圧）Ｖ-が、それぞれ増加される。
信号出力部１２は、充電部１５による充電の開始後、蓄積部１１により保持される電圧に対して、所定の閾値により閾値判定を実行することで、乗算値（ｗi・ｘi ）の和を表す積和結果信号を出力する。
本実施形態では、信号出力部１２として、２つのコンパレータ２２ａ及びコンパレータ２２ｂと、信号生成部２３とが設けられる。
コンパレータ２２ａは、キャパシタ１４ａにより保持される電圧が、所定の閾値よりも大きくなるタイミングを検出する。
なおキャパシタ１４ａにより保持される電圧の大きさは、キャパシタ１４ａに蓄積された正荷重電荷の総量及び充電量（充電速度×時間）により定まる。
コンパレータ２２ｂは、キャパシタ１４ｂにより保持される電圧が、所定の閾値よりも大きくなるタイミングを検出する。
なおキャパシタ１４ｂにより保持される電圧の大きさは、キャパシタ１４ｂに蓄積された負荷重電荷の総量及び充電量（充電速度×時間）により定まる。
なお本実施形態では、キャパシタ１４ａ及び１４ｂの各々に対して、共通の閾値θより閾値判定を実行することで、積和結果信号が出力される。これにより演算の効率化、高速化を図ることが可能となる。もちろん互いに異なる閾値が用いられる場合でも、積和演算は可能である。
信号生成部２３は、コンパレータ２２ａにより検出されたタイミング、及びコンパレータ２２ｂにより検出されたタイミングに基づいて、乗算値（ｗi・ｘi ）の和を表す積和結果信号を出力する。
すなわち信号生成部２３は、キャパシタ１４ａにより保持される電圧が閾値θに達したタイミングと、キャパシタ１４ｂにより保持される電圧が閾値θに達したタイミングとに基づいて、積和結果信号を出力する。
本実施形態では、積和結果信号として、パルス幅が変調されたパルス信号である、ＰＭＷ信号が出力される。信号生成部２３の具体的な回路構成等は限定されず、任意に設計されてよい。
図１０及び図１１は、図９に示すアナログ回路３による積和結果信号の算出例を説明するための図である。
本実施形態では、キャパシタ１４ａに蓄積された正荷重電荷に基づいた正荷重電荷の積和結果と、キャパシタ１４ｂに蓄積された負荷重電荷に基づいた負荷重電荷の積和結果とに基づいて、正負を含めた全体の積和結果を表す積和結果信号が算出される。
正荷重電荷の積和結果の算出、及び負荷重電荷の積和結果の算出は、互いに等しい処理となる。まず図１０を参照しながら、正負の区別なく、キャパシタ１４に蓄積された電荷に基づいた積和結果の算出方法（積和演算方法）を説明する。
図１０の中で記載されているパラメータを説明する。
「ｔ」は時間である。
「Ｔ」は入力期間及び出力期間の各々を表す。
「ｔn 」は入力期間Ｔの終了タイミングである。
「ｔm 」は出力期間Ｔの終了タイミングである。
本実施形態では、入力期間Ｔの長さと、出力期間Ｔの長さとが、互いに等しく設定される。また入力期間Ｔの終了タイミングｔnから出力期間Ｔが開始される。従って、入力期間Ｔの終了タイミングｔnは、出力期間Ｔの開始タイミングに相当する。
また本実施形態では、入力期間Ｔの後の出力期間Ｔにて、充電部１５により充電が実行される。従って出力期間Ｔは、充電期間に相当する。
「θ」は、信号出力部１２（コンパレータ２２）による閾値判定に用いられる共通の閾値である。
「Ｓi（ｔ）」は、ｉ番目の入力信号線７に入力される入力信号（ＰＷＭ信号）である。
「τi 」は、入力信号Ｓi（ｔ）のパルス幅である。
「Ｐi（ｔ）」は、図９に示す各シナプス回路９における、内部状態（電位）の変化量である。
「ｗi 」は、荷重値であり、図９に示す抵抗器１７の抵抗値により規定される。
「Ｖn（ｔ）」は、「Ｐi（ｔ）」の総和であり、キャパシタ１４に蓄積される電荷の総量に相当する。
「Ｓn（ｔ）」は、積和結果を表す積和結果信号（ＰＷＭ信号）である。
「τn 」は、出力される積和結果信号のパルス幅である。具体的には、「τn」は、出力期間Ｔ内における、キャパシタ１４により保持される電圧が閾値θより大きくなるタイミングから、出力期間Ｔの終了タイミングｔmまでの長さに応じた値となる。
「ＣＨ（ｔ）」は、充電期間である出力期間Ｔに充電線１９に入力される充電信号である。図１０に示すように、本実施形態では、出力期間Ｔの間にＯＮレベルとなるパルス信号が、充電信号として入力される。従って充電信号のパルス幅τCHは、出力期間Ｔと同じ長さとなる。
本実施例では、スイッチ１６ａ及び１６ｂを備えており、特に、このスイッチで出力線を切り離すことで、低消費電力化の向上が可能となっている。
ここで以下の式に示すように、入力値（信号値）ｘｉは、入力信号Ｓi（ｔ）のパルス幅τiと入力期間Ｔとのデューティ比Ｒi（＝τi／Ｔ）で与えられる。
図９に示すシナプス回路９により、入力値ｘiに荷重値ｗiを乗算した乗算値に対応する電荷が生成される。具体的には、抵抗器１７の抵抗により、一定の傾きｗiで内部状態（電位）が増加される。
そして、入力期間Ｔの終了タイミングｔnにおける各シナプス回路９の内部電位の変化量Ｐi（ｔn ）は、以下の式で与えられる。なお、入力信号Ｓi（ｔ）のハイレベルの値は１とする。
キャパシタ１４に蓄積される電荷の総量Ｖn（ｔn ）は、Ｐｉ（ｔn ）の総和となるので、以下の式で与えられる。
入力期間Ｔの終了タイミングｔnで、充電部１５による充電が開始される。上記したように、本実施形態では、出力期間Ｔが充電期間に相当する。
充電部１５による充電により、入力期間Ｔの終了タイミングｔnから、各シナプス回路９の内部電位が、傾き（充電速度）αで増加される。
充電速度αは、充電信号のハイレベルの値と、抵抗器２０の抵抗値により規定される。なお図１０では、出力期間Ｔにおける各シナプス回路９の内部電位の変化の図示は省略されている（入力期間Ｔの終了時の内部電位の値が破線で模式的に図示されている）。
充電信号として、ハイレベルの値が入力信号と同じであるパルス信号が用いられてもよい。もちろんハイレベルの値が入力信号とは異なるパルス信号が用いられもよい。入力信号とは異なる他の任意の電気信号を、充電信号として採用することが可能である。
出力期間Ｔ内における、キャパシタ１４により保持される電圧が閾値θより大きくなるタイミングから、出力期間Ｔの終了タイミングｔmまでの長さに応じたパルス幅τnを有する積和結果信号（ＰＷＭ信号）が生成される。
積和結果信号のパルス幅τnと出力期間Ｔとのデューティ比をＲn（＝τn／Ｔ）とすると、Ｒnは、以下の式で与えられる。なお、閾値θは、電荷の総量Ｖn（ｔn ）以上であるとする。
従って、入力値ｘiに荷重値ｗiを乗算した乗算値（ｗi・ｘi ）を足し合わせた積和結果は、以下の式で与えられる。
すなわち積和結果は、αＲn＝α・（τn／Ｔ）に、充電速度α、閾値θ、及び出力期間Ｔにより定められる定数を減算した値となる。このように、所定の長さの出力期間Ｔにおける、蓄積部１１により保持された電圧が閾値θより大きくなるタイミングに基づいて、積和結果を表す積和結果信号を出力することが可能となる。
図１１は、正荷重電荷及び負荷重電荷の両方の積和結果をふまえた全体の積和結果を示す積和結果信号の算出例を示す模式図である。
図１１では、正荷重電荷の積和結果を表す積和結果信号を「Ｓn +（ｔ）」とし、そのパルス幅を「τn +」とする。また負荷重電荷の積和結果を表す積和結果信号を「Ｓn -（ｔ）」とし、そのパルス幅を「τn -」とする。
さらに、全体の積和結果を表す積和結果信号を「Ｓn（ｔ）」とし、そのパルス幅を「τn」とする。
入力期間Ｔの終了タイミングｔnにおける、キャパシタ１４ａに蓄積される正荷重電荷の総量Ｖn +（ｔn ）は、以下の式で与えられる。なおｗi +は正の荷重値である。
入力期間Ｔの終了タイミングｔnにおける、キャパシタ１４ｂに蓄積される負荷重電荷の総量Ｖn -（ｔn ）は、以下の式で与えられる。なおｗi -は負の荷重値である。
正の積和結果信号Ｓn +（ｔ）のデューティ比をＲn +（＝τn +／Ｔ）とすると、入力値ｘiに正の荷重値ｗi +を乗算した乗算値（ｗi +・ｘi ）を足し合わせた正の積和結果は、以下の式で与えられる。なお、閾値θは、正荷重電荷の総量Ｖn +（ｔn ）以上であるとする。
負の積和結果信号Ｓn -（ｔ）のデューティ比をＲn -（＝τn -／Ｔ）とすると、入力値ｘiに負の荷重値ｗi -を乗算した乗算値（｜ｗi -｜・ｘi ）を足し合わせた負の積和結果は、以下の式で与えられる。なお、充電速度α及び閾値θは、（数１１）式で用いらる値と等しい。また閾値θは、負荷重電荷の総量Ｖn -（ｔn ）以上であるとする。
従って、上記した（数２）式を用いると、全体の積和結果は以下の式で与えられる。
すなわち全体の積和結果は、充電速度α、積和結果信号Ｓn +（ｔ）のパルス幅τn +、積和結果信号Ｓn -（ｔ）のパルス幅τn -、及び出力期間Ｔにより求められる。すなわち、コンパレータ２２ａにより検出されるタイミング、及びコンパレータ２２ｂにより検出されるタイミングに基づいて、容易に積和結果を算出することが可能となる。
そして図１１に示すように、全体の積和結果を表す積和結果信号として、パルス幅「τn 」を有する積和結果信号「Ｓn（ｔ）」を容易に出力することが可能となる。
なお、積和結果信号Ｓn +（ｔ）のパルス幅τn +と、積和結果信号Ｓn -（ｔ）のパルス幅τn -とのいずれが大きいかを判定可能であってもよい。そしてパルス幅τn +の方が大きい場合の積和結果信号「Ｓn（ｔ）」を正の積和結果信号として出力し、パルス幅τn -の方が大きい場合の積和結果信号「Ｓn（ｔ）」を負の積和結果信号として出力することも可能である。
パルス幅τn +と、パルス幅τn -とを比較する回路は、アンド回路やノット回路等を適宜用いることで実現することが可能である。
例えばＲｅＬＵ関数（ランプ関数）等が用いられる場合等において、正の積和結果信号「Ｓn（ｔ）」となる場合はそのまま出力され、負の積和結果信号「Ｓn（ｔ）」となる場合は０を出力する、といった設定も可能である。
充電速度α及び閾値θの設定として、出力期間Ｔに対して、α＝θ／Ｔとする。これにより、（数７）式、（数８）式、（数１１）式、（数１２）式に含まれる、充電速度α、閾値θ、及び出力期間Ｔにより定められる定数をゼロにすることが可能となり、処理の簡素化を図ることが可能となる。
例えば、充充電信号のハイレベルの値や抵抗器２０の抵抗値を適宜設定し、充電速度αを調整する。そして閾値θを、入力期間Ｔの長さに基づいて設定する。これにより有利な効果を発揮することが可能となる。
図１２は、１入力１出力構成の演算装置１００における、ＴＡＣＴ方式のアナログ回路の一例を示す模式的な回路図である。複数の入力信号線７には、入力信号ｉｎ1〜ｉｎ6として、入力値ｘiに応じたタイミングでパルス信号（ＴＡＣＴ信号）が入力される。
ここでは、図３Ｂに例示する、入力値に応じたタイミングに立ち上がりＯＮレベルが維持される継続的なパルス信号が入力される。
このパルス信号は、入力期間Ｔ内において、入力期間Ｔに対するＯＮ時間の長さがに入力値に対応している。以下、入力期間Ｔ内におけるＯＮ時間の長さを、入力期間Ｔにおけるパルス幅と記載する場合がある。
入力期間Ｔが経過したタイミングでは、キャパシタ１４ａに蓄積された電荷は、正の荷重値ｗi +との乗算値に対応する正荷重電荷の総和σ+となる。
また同様に、キャパシタ１４ｂに蓄積された電荷は、負の荷重値ｗi -との乗算値に対応する負荷重電荷の総和σ-となる。
入力期間Ｔの終了後にも電気信号のＯＮレベルが維持されるので、キャパシタ１４ａ及びキャパシタ１４ｂに電荷が蓄積される。そしてキャパシタ１４ａにより保持される電圧が閾値θより大きくなるタイミングに基づいて、正荷重電荷の積和結果を表す積和結果信号（ＰＷＭ信号）が生成される。
またキャパシタ１４ｂにより保持される電圧が閾値θより大きくなるタイミングに基づいて、負荷重電荷の積和結果を表す積和結果信号（ＰＷＭ信号）が生成される。
これら正負の積和結果信号に基づいて、全体の積和結果を表す積和結果信号を生成することが可能である。
図１２に例示するＴＡＣＴ方式のアナログ回路３において、出力期間Ｔは、充電期間に相当する。また出力期間Ｔにて複数の入力信号線７に入力される入力信号ｉｎ1〜ｉｎ6は、充電信号に相当する。
従って、図１２に例示するＴＡＣＴ方式のアナログ回路３は、複数の入力信号線７を介して、キャパシタ１４ａ及び１４ｂに同じ充電信号が供給される。
図示は省略しているが、出力期間Ｔの間に、複数の入力信号線７に入力信号ｉｎ1〜ｉｎ6を入力させる構成が、充電部１５に相当する。従って、入力信号ｉｎ1〜ｉｎ6を入力するための構成が、充電部１５としても機能する。図８に示すように、複数の入力信号線７自体を充電部１５の一部として見做すことも可能である。
ここで、入力期間Ｔ、及び出力期間（充電期間）Ｔにおける、キャパシタ１４の電荷の蓄積に関するパラメータとして、時定数に着目する。
上記の説明では、図１０に示すように、入力期間Ｔ及び出力期間Ｔにおける電荷の蓄積を、一次関数的な直線の変化（線形的な変化）として近似し、「傾きｗi 」「傾きα」を用いて説明した。
もちろんこのような近似に基づいて、積和演算を含む所定の演算処理を精度よく実行可能なアナログ方式の演算装置１００を実現することが可能である。
一方で、入力期間Ｔ、及び出力期間（充電期間）Ｔにおいて、キャパシタ１４の電荷（電位）は、図９及び図１２に例示するアナログ回路３の回路構成により定まる時定数に従って蓄積されるものと考えられる。
従って回路構成を適宜設計することで、時定数に従った電荷の蓄積に基づいて、さらに精度の高い積和演算を実現可能ではないかと考えられる。
以下、キャパシタ１４の電荷（電位）を、キャパシタ１４に電荷を出力する出力線８の（電荷）電位として説明する場合がある。
まず図１２に例示するＴＡＣＴ方式のアナログ回路３に着目した。そして出力線８について、複数の入力信号線７との間に配置される抵抗器１７の数にかかわらず、時定数を一定にする構成を見出した。
まず、キャパシタ１４ａ及び１４ｂは、出力線８ａ及び８ｂに発生する寄生容量（図示省略）も機能的に含んでいるものとする。この場合、キャパシタ１４ａ及び１４ｂが取り得る容量の最小値は出力線８に発生する寄生容量となる。
例えばキャパシタ１４が設けられない場合でも、出力線８ａ及び８ｂに発生する寄生容量に基づいて電荷は蓄積され、閾値判定に基づいて積和結果信号を生成することが可能である。このことは、図９に例示するＰＷＭ方式のアナログ回路３でも同様である。
出力線８の時定数は、時間とともに逐次入力される入力信号数と、出力線８に信号を伝達できる状態の抵抗器１７の数（ＯＮ抵抗）により逐次変化する。
ここで入力期間Ｔの終了時における時定数に着目する。
本実施形態に係るＴＡＣＴ方式のアナログ回路３では、入力期間Ｔの終了時には、全ての入力信号線７に対して信号が入力される。
従って、入力期間Ｔの終了時における入力信号数は最大値となり、一定の値となる。この結果、入力期間Ｔの終了時における時定数は、ＯＮ抵抗の数により逐次変化することになる。
ここで、抵抗器１７の抵抗値を同じ抵抗値Ｒとする。すなわちバイナリコネクトの構成を採用する。また各シナプス回路９の寄生容量が一定の容量Ｃとなるように設計する。
１つの出力線８に対して抵抗器１７は並列に接続されるので、Ｎ個の抵抗器１７が接続される（ＯＮ抵抗がＮ個となる）場合は、合成抵抗はＲ／Ｎとなる。
一方、シナプス回路９は抵抗器１７の数と同じＮ個となるので、合成容量はＮＣとなる。
例えば、キャパシタ１４を設けることなく、各シナプス回路９の寄生容量に基づいて積和結果信号を生成する。この場合、抵抗器１７の数（ＯＮ抵抗の数）にかかわらず、合成抵抗×合成容量の値は、ＲＣとなる。従って、入力期間Ｔの終了時における出力線８の時定数は、抵抗器１７の数にかかわらず、同じＲＣとなる。
キャパシタ１４を設置する場合、各キャパシタ１４の容量を、所定の定数Ｃ0を抵抗器１７の数（ＯＮ抵抗の数）だけ乗算した値（抵抗器１７の数×Ｃ0）に設定する。これにより時定数は、Ｒ／Ｎ×（ＮＣ＋ＮＣ0）＝Ｒ×（Ｃ＋Ｃ0）となり、抵抗器１７の数にかかわらず一定となる。
このように抵抗器１７の数にかかわらず、時定数を一定にすることが可能である。
従って、入力期間Ｔの終了時における各出力線８の電位Ｖは、以下の式により近似することが可能である。
図１３は、入力期間Ｔの終了時における各出力線８の電位Ｖについて説明するための模式的なグラフである。
（数１４）式及び図１３を参照して、入力期間Ｔの終了時における各出力線８の電位Ｖについて説明する。なお図１３のグラフ中の曲線は、（数１４）式に対応する時定数曲線である。
「Ｖｃ」は、定数であり、時定数以上の時間が経過した後の電位の収束値に応じた値となる。
「ｔave」は、各入力信号線７に入力されるパルス信号の、入力期間Ｔにおけるパルス幅の平均である。
なお入力期間Ｔの終了時までの各出力線８の電荷の変化が、図１３に示す時定数曲線に沿って行われるとは限らない。少なくとも、入力期間Ｔの終了時における各出力線８の電位Ｖが、（数１４）式にて近似することが可能であることが見出された。
一方で、出力期間（充電期間）Ｔには、全ての入力信号線７にＯＮレベルの入力信号ｉｎ1〜ｉｎ6（充電信号）が入力される。従って、出力期間（充電期間）Ｔにおける電荷の変化は、図１３に示す時定数曲線に沿って行われると考えられる。
ここで（数１４）式にて近似される、入力期間Ｔの終了タイミングｔnにおける各出力線８の電位Ｖを「Ｖｔn 」とする。
また入力期間Ｔの終了タイミングｔnからの時間（出力期間Ｔ内における時間）をｔとする。
そうすると、出力期間Ｔにおける各出力線８の電位「Ｖout」は、以下の式により近似することが可能である。
ここで、図１３に示すように、（数１４）式に対応する時定数曲線に従って、入力期間Ｔと閾値θとを定める。すなわち（数１４）の「ｔave」に入力期間Ｔを代入した場合の電位Ｖを、閾値θとする。
これにより全ての入力信号線７に、入力期間Ｔにおけるパルス幅が最大となる最大パルスが入力された場合には、入力期間Ｔの終了タイミング（出力期間Ｔの開始タイミング）で、出力線８の電位が閾値を超える。
一方、全ての入力信号線７に、入力期間Ｔにおけるパルス幅が０となるパルスが入力された場合には、出力期間Ｔの終了タイミングで、出力線８の電位が閾値を超える。
この結果、出力期間Ｔ内にて、積和結果信号を高い分解能で精度よく算出することが可能となる。すなわち閾値θを、入力期間Ｔの長さに基づいて設定することで、有利な効果を発揮することが可能となる。
図１３に示すように、閾値θにより、キャパシタ１４ａ及び１４ｂの各々に対して閾値判定を実行する。
これにより、各パルス信号の入力期間Ｔにおけるパルス幅の平均である「ｔave」をパルス幅「τn 」とする積和結果信号「Ｓn（ｔ）」を精度よく生成して出力することが可能となる。
このように、積和結果信号「Ｓn（ｔ）」のパルス幅「τn 」についても、（数１４）式にて近似することが可能であることが見出された。
各アナログ回路３において、入力信号線７と正電荷出力線８ａとを接続する抵抗器１７の数（すなわち正荷重乗算部の数）、及び入力信号線７と負電荷出力線８ｂとを接続する抵抗器１７の数（すなわち負重乗算部の数）をどのように組み合わせたとしても、正電荷出力線８ａの電位Ｖ+、及び負電荷出力線８ｂの電位Ｖ-について、図１３に例示する積和演算が実現される。
従って、図１１に例示するのと同様に、積和結果信号Ｓn +（ｔ）のパルス幅τn +、及び積和結果信号Ｓn -（ｔ）のパルス幅τn -に基づいて、全体の積和結果を表す積和結果信号「Ｓn（ｔ）」を算出することが可能である。
なお、他の構成が採用される場合でも、正電荷出力線８ａの時定数と、負電荷出力線８ｂの時定数とが等しくなるように、アナログ回路３を設計する。これにより正電荷出力線８ａの電位Ｖ+、及び負電荷出力線８ｂの電位Ｖ-について、図１３に例示する積和演算が実現される。
もちろん、正の荷重値ｗi +、及び負の荷重値ｗi -の絶対値が同じ値で固定されるバイナリコネクトの構成が採用される場合に限定される訳ではない。
例えば正の荷重値ｗi +、及び負の荷重値ｗi -の絶対値が、多値化される。すなわち正の荷重値ｗi +、及び負の荷重値ｗi -の絶対値が、互いに異なる複数の値のうちのいずれか１つに設定される。あるいは、正の荷重値ｗi +、及び負の荷重値ｗi -の絶対値が、ランダムに設定される。
この場合でも、正電荷出力線８ａの時定数と、負電荷出力線８ｂの時定数とが等しくなるように、アナログ回路３を設計する。これにより正電荷出力線８ａの電位Ｖ+、及び負電荷出力線８ｂの電位Ｖ-について、図１３に例示する説明した積和演算が実現される。
本開示において、出力線８の時定数は、複数のシナプス回路９による出力線８への乗算値に対応する電荷の出力に関する時定数に含まれる。
正電荷出力線８ａの時定数は、複数の正荷重乗算部９ａによる正電荷出力線８ａへの正荷重電荷の出力に関する時定数に含まれる。
負電荷出力線８ｂの時定数は、複数の負荷重乗算部９ｂによる負電荷出力線８ｂへの負荷重電荷の出力に関する時定数に含まれる。
次に、図９に例示するＰＷＭ方式のアナログ回路３において考察する。
図９に例示するＰＷＭ方式のアナログ回路３では、入力期間Ｔにて、複数の入力信号線７に入力信号ｉｎ1〜ｉｎ6が入力される。そして出力期間Ｔにて、充電線１９を介して、充電信号ＣＨが入力される。
ここで入力期間Ｔの終了時における各出力線８の電位Ｖは、ＴＡＣＴ方式と同様に、（数１４）式により近似することが可能である。すなわち図１３に例示するように、出力線８の時定数に応じた時定数曲線にて、近似することが可能である。
その後、充電部１５による充電が、同じ時定数曲線に従って実行されるように、充電線１９や抵抗器２０の抵抗値を設計する。これにより、図１３に例示する積和演算が実現される。
例えば、図９に示す構成において、正側抵抗器１７ａの合成抵抗と、充電線１９に接続される抵抗器２０ａの抵抗値とを等しくする。これにより正電荷出力線８ａに関して、図１３に例示する積和演算が実現される。
また負側抵抗器１７ｂの合成抵抗と、充電線１９に接続される抵抗器２０ｂの抵抗値とを等しくする。これにより負電荷出力線８ｂに関して、図１３に例示する積和演算が実現される。
例えば入力期間Ｔにおける正電荷出力線８ａの時定数と、負電荷出力線８ｂの時定数とが等しくなるように、アナログ回路３を設計する。そして、正側抵抗器１７ａの合成抵抗と抵抗器２０ａの抵抗値とを等しくし、負側抵抗器１７ｂの合成抵抗と抵抗器２０ｂの抵抗値とを等しくする。
これにより、正電荷出力線８ａの電位Ｖ+、及び負電荷出力線８ｂの電位Ｖ-について、図１３に例示する積和演算が、同じ時定数に従って実現される。この結果、各パルス信号の入力期間Ｔにおけるパルス幅の平均である「ｔave」をパルス幅「τn 」とする積和結果信号「Ｓn（ｔ）」を、精度よく生成して出力することが可能となる。
もちろん、本技術の適用が、図１３に例示する積和演算が実現される場合に限定される訳ではない。
ＰＷＭ方式のアナログ回路３及びＴＡＣＴ方式のアナログ回路３として、他の構成や他の積和演算が実行されてもよい。
いずれにせよ正電荷出力線８ａの電位（キャパシタ１４ａに保持された電圧）Ｖ+、及び負電荷出力線８ｂの電位（キャパシタ１４ｂに保持された電圧）Ｖ-に基づいて、積和演算の結果を得ることが可能である。
図１４は、２入力２出力構成の演算装置２００における、アナログ回路３の一例を示す模式的な回路図である。
アナログ回路３は、１対の出力線（正電荷出力線８ａ、負電荷出力線８ｂ）と、複数のシナプス回路９と、ニューロン回路１０とを有する。ニューロン回路１０は、蓄積部１１、及び信号出力部１２を含んでいる。
図１４に示す例では、アナログ回路３に、４つの入力信号線対Ｐ７が接続される。
入力信号線対Ｐ７の個数等は限定されない。各入力信号線対Ｐ７には、それぞれ信号対が入力される。これらの信号対には、入力値ｘiが負である信号対や、入力値ｘiが正である信号対が含まれる。
すなわち、各信号対により、正負の入力値ｘiが伝送される。以下では、主にＴＡＣＴ方式の信号対が用いられる場合について説明する。
図１５は、信号対の一例を示す模式図である。
図１５Ａ及び図１５Ｂには、ＴＡＣＴ方式の信号対の波形の一例を表すグラフが模式的に図示されている。
「ｔ0 」は、入力期間Ｔの開始タイミングであり、「ｔn 」は入力期間Ｔの終了タイミングである。
「ｔm 」は出力期間Ｔの終了タイミングである。
図１５Ａは、入力値ｘiが正である信号対（正の信号対）の一例である。
入力値ｘiが正である場合、正信号ＩＮi +の信号値である正の値ｘi +は、負信号ＩＮi -の信号値である負の値ｘi -の絶対値｜ｘi -｜よりも大きくなる。
以下では、正の信号対は、入力値ｘiが０となる場合を含むものとする。すなわち正の信号対では、ｘi +≧｜ｘi -｜となる。
ＴＡＣＴ方式の正の信号対では、入力期間Ｔにおいて、正信号ＩＮi +のパルスの入力タイミング（ｘi +）が、負信号ＩＮi -のパルスの入力タイミング（｜ｘi -｜）よりも早くなる。従ってＴＡＣＴ方式の正の信号対は、正信号ＩＮi +の入力タイミング≧負信号ＩＮi -の入力タイミングとなる信号対と定義される。
図１５Ｂは、入力値ｘiが負である信号対（負の信号対）の一例である。
入力値ｘiが負である場合、正信号ＩＮi +の信号値である正の値ｘi +は、負信号ＩＮi -の信号値である負の値ｘi -の絶対値｜ｘi -｜よりも小さくなる。すなわち負の信号対では、ｘi +＜｜ｘi -｜となる。
ＴＡＣＴ方式の負の信号対では、入力期間Ｔにおいて、正信号ＩＮi +のパルスの入力タイミング（ｘi +）が、負信号ＩＮi -のパルスの入力タイミング（｜ｘi -｜）よりも遅くなる。従ってＴＡＣＴ方式の負の信号対は、正信号ＩＮi +の入力タイミング＜負信号ＩＮi -の入力タイミングとなる信号対と定義される。
図１４に示す例では、図中の上から１番目及び３番目の入力信号線対Ｐ７に正の信号対が入力される。また２番目及び４番目の入力信号線対Ｐ７に負の信号対が入力される。
なお、正の信号対及び負の信号対が入力される入力信号線対Ｐ７は、例えば入力データに応じて、演算の度に変化する。
また図１５Ａ及び図１５Ｂに示すように、正負の信号対は、入力期間Ｔが終了した後もＯＮ状態を維持する。すなわち、信号対に含まれる各電気信号は、入力期間Ｔの終了タイミングｔn以降も所定の信号電圧を維持する。
このＯＮ状態は、例えば出力期間Ｔの終了タイミングｔmまで継続される。出力期間Ｔは、入力期間Ｔと同じ長さである。
出力期間Ｔに各電気信号がＯＮ状態となることで、１対の出力線８には、シナプス回路９（抵抗器１７）を介して電荷（電流）が供給される。これにより、出力期間Ｔの間に蓄積部１１（キャパシタ１４ａ及びキャパシタ１４ｂ）が充電される。
なおＴＡＣＴ方式の信号に限定されず、ＰＷＭ方式の信号（図４Ａ参照）が用いられてもよい。この場合、入力期間Ｔに各パルス幅の電気信号を入力し、出力期間Ｔにすべての入力信号線７がＯＮ状態となるように電気信号が入力される。この場合であっても、入力期間Ｔに積和結果に応じた電荷が蓄積し、その後キャパシタ１４を充電することが可能である。
図１４に戻り、正電荷出力線８ａは、各シナプス回路９に接続され、正信号または負信号のどちらか一方の信号値に、正の荷重値ｖi +を乗算した正荷重乗算値に対応する正荷重電荷を出力する。
同様に、負電荷出力線８ｂは、各シナプス回路９に接続され、正信号または負信号のどちらか一方の信号値に、負の荷重値ｖi -の絶対値｜ｖi -｜乗算した負荷重乗算値に対応する負荷重電荷を出力する。
複数のシナプス回路９は、複数の入力信号線対Ｐ７に対応してそれぞれ設けられる。図１４に示す例では、４つの入力信号線対Ｐ７に対して、４つのシナプス回路９が設けられる。
各シナプス回路９には、それぞれ２つの抵抗器１７が設けられる。この２つの抵抗器１７は、それぞれが荷重値を乗算するための荷重として機能する。このようにシナプス回路９は、信号対に荷重値を乗算する荷重対となる。
なお図１４には、各入力信号線７に由来する寄生容量と、各出力線８に由来する寄生容量とが模式的に図示されている、各寄生容量は、例えば各配線とＧＮＤ等との間に生じる電気容量である。
複数のシナプス回路９は、正のシナプス回路９ａと、負のシナプス回路９ｂとの少なくとも一方を有する。従って、１つのアナログ回路３に設けられるシナプス回路９は、全てが正のシナプス回路９ａであってもよいし、全てが負のシナプス回路９ｂであってもよい。もちろん、正負のシナプス回路９ａ及び８ｂを両方含むアナログ回路３が構成されてもよい。
図１４に示す例では、上から１番目及び２番目に正のシナプス回路９ａが設けられ、３番目及び４番目に負のシナプス回路９ｂが設けられる。
図１６は、シナプス回路９の構成例を示す模式的な回路図である。
図１６Ａ及び図１６Ｂには、正のシナプス回路９ａ及び負のシナプス回路９ｂの回路図が模式的に図示されている。なお図１６では、寄生容量の図示が省略されている。
正のシナプス回路９ａは、正の対荷重値ｗi +が設定されたシナプス回路９であり、正の荷重対となる。図１６Ａに示すように、正のシナプス回路９ａは、第１の抵抗器１７ａと、第２の抵抗器１７ｂとを有する。
第１の抵抗器１７ａは、正の入力信号線７ａと正電荷出力線８ａとの間に接続され正の荷重値ｖi +を規定し正荷重電荷を正電荷出力線８ａに出力する。
例えば正の入力信号線７ａに入力される正信号は、第１の抵抗器１７ａにより正荷重電荷として正電荷出力線８ａに出力される。第１の抵抗器１７ａは、正荷重電荷を生成する正の荷重として機能する。
第２の抵抗器１７ｂは、負の入力信号線７ｂと負電荷出力線８ｂとの間に接続され負の荷重値ｖi ‐を規定し負荷重電荷を負電荷出力線８ｂに出力する。
例えば負の入力信号線７ｂに入力される負信号は、第１の抵抗器１７ｂにより負荷重電荷として負電荷出力線８ｂに出力される。第２の抵抗器１７ｂは、正荷重電荷を生成する負の荷重として機能する。
このように、信号対の信号値ｘiに対して正の対荷重値ｗi +を乗算したい場合には、正の入力信号線７ａと正電荷出力線８ａとが抵抗器を介して接続され、負の入力信号線７ｂと負電荷出力線８ｂとが抵抗器を介して接続される。
このように、正のシナプス回路９ａ（正の荷重対）は、正信号（正の入力）が正の荷重に対応し、負信号（負の入力）が負の荷重に対応しているとも言える。
負のシナプス回路９ｂは、負の対荷重値ｗi -が設定されたシナプス回路９であり、負の荷重対となる。図７Ｂに示すように、負のシナプス回路９ｂは、第３の抵抗器１７ｃと、第４の抵抗器１７ｄとを有する。
第３の抵抗器１７ｃは、負の入力信号線７ｂと正電荷出力線８ａとの間に接続され正の荷重値ｖi +を規定し正荷重電荷を正電荷出力線８ａに出力する。
例えば負の入力信号線７ｂに入力される負信号は、第３の抵抗器１７ｃにより正荷重電荷として正電荷出力線８ａに出力される。第３の抵抗器１７ｃは、正荷重電荷を生成する正の荷重として機能する。
第４の抵抗器１７ｄは、正の入力信号線７ａと負電荷出力線８ｂとの間に接続され負の荷重値ｖi ‐を規定し負荷重電荷を負電荷出力線８ｂに出力する。
例えば正の入力信号線７ａに入力される正信号は、第４の抵抗器１７ｄにより負荷重電荷として負電荷出力線８ｂに出力される。第４の抵抗器１７ｄは、正荷重電荷を生成する負の荷重として機能する。
このように、信号対の信号値ｘiに対して負の対荷重値ｗi -を乗算したい場合には、負の入力信号線７ｂと正電荷出力線８ａとが抵抗器を介して接続され、正の入力信号線７ａと負電荷出力線８ｂとが抵抗器を介して接続される。
このように、負のシナプス回路９ｂ（負の荷重対）は、正信号（正の入力）が負の荷重に対応し、負信号（負の入力）が正の荷重に対応しているとも言える。
本実施形態では、正負の荷重となる各抵抗器１７は、一つのシナプス回路９において同じコンダクタンス（あるいは抵抗値）となるように設定される。この共通のコンダクタンスは、例えばシナプス回路９に設定される対荷重値ｗiの大きさに応じて適宜設定される。
例えば、抵抗器１７に一定の電圧を印加した場合、抵抗器１７により生成される電流（電荷）は、コンダクタンスに比例（抵抗値に反比例）する。従って、例えば抵抗器１７のコンダクタンスは、抵抗器１７に設定される荷重値に比例するように設定される。
これにより、正の荷重値及び負の荷重値の大きさを揃えることが可能となり、積和演算を適正に実行することが可能となる。
なお、抵抗値は、シナプス回路９ごとに異なってもよいし、同一であってもよい。なお、抵抗器１７（１７ａ〜１７ｄ等）としては、種々のものが用いられてよい。
図１４に示すように、キャパシタ１４ａには、正のシナプス回路９ａの正の荷重（第１の抵抗器１７ａ）と、負のシナプス回路９ｂの正の荷重（第３の抵抗器１７ｃ）とが並列に接続される。これら各シナプス回路９の正の荷重により、正の荷重列１８ａが構成される。
またキャパシタ１４ｂには、正のシナプス回路９ａの負の荷重（第２の抵抗器１７ｂ）と、負のシナプス回路９ｂの負の荷重（第４の抵抗器１７ｄ）とが並列に接続される。これら各シナプス回路９の負の荷重により、負の荷重列１８ｂが構成される。
また１つの荷重列１８と、その荷重列１８に接続されたキャパシタ１４及びコンパレータ２２からなる回路は、積和結果を導出するための積和導出手段として機能する。
例えば、アナログ回路３に、Ｎ個のシナプス回路９が設けられるとする。この場合、Ｎ個の正の荷重（負の荷重）が、正の荷重列１８ａ（負の荷重列１８ｂ）としてキャパシタ１４ａ（キャパシタ１４ｂ）に接続される。
このように、本構成では、各キャパシタに対して、シナプス回路９と同数の荷重（抵抗器１７）が並列に接続される。
また、各シナプス回路９において、正負の荷重値の大きさ（ｖi +及び｜ｖi -｜）は、互いに同じ値に設定される。このため、正の荷重列１８ａに含まれる正の荷重値の総和値と、負の荷重列１８ｂに含まれる負の荷重値の総和値とは、互いに等しくなる。
従って、正の積和結果信号を出力するための回路と、負の積和結果信号を出力するための回路とは、同様の構成を持った回路と見做すことが可能である。
図１７は、図１４に示すアナログ回路３による積和結果信号の算出例を説明するための図である。図１７には、１つの荷重列１８（正の荷重列１８ａあるいは負の荷重列１８ｂ）における積和結果信号の算出例を示すグラフが図示されている。
以下では図１７を参照しながら、正負の区別なく、キャパシタ１４に蓄積された電荷に基づいた積和結果の算出方法（積和演算方法）を説明する。
なお、正信号及び負信号をともに入力信号と記載し、正信号及び負信号の信号値（ｘi +及び｜ｘi -｜）をともに信号値ｙiと記載し、正の荷重及び負の荷重の各荷重値（ｖi +及び｜ｖi -｜）をともに荷重値ｖiと記載する場合がある。
「Ｓi（ｔ）」は、ｉ番目の入力信号線対Ｐ７に入力される入力信号（ＴＡＣＴ信号）である。
「τi 」は、入力信号Ｓi（ｔ）の入力タイミングから入力期間Ｔの終了タイミングｔnまでの長さである。
以下、「τi 」を、入力期間Ｔにおける入力信号Ｓi（ｔ）のパルス幅と記載する場合がある。「τi 」が大きいほど、その入力信号i（ｔ）は、大きい信号値ｙiを表す信号となる。
「Ｐi（ｔ）」は、図１４に示す各シナプス回路９における、内部状態（電位）の変化量である。
「ｖi 」は、一つの荷重列（正の荷重列または負の荷重列）に接続された荷重の荷重値であり、図１４に示す抵抗器１７の抵抗値により規定される。
ここでは、各シナプス回路９に対応する電位が時間とともに線形に増加するものとして説明を行う。このとき抵抗器１７の抵抗値は、例えば電位の傾きが「ｖi 」となるように設定される。
「α」は、入力期間Ｔの後の出力期間Ｔにおけるキャパシタ１４の電位上昇の傾きであり、キャパシタ１４の充電速度である。
図１７に示す例では、入力期間Ｔの経過後に各シナプス回路９がＯＮレベルに維持されることで、キャパシタ１４の電位が傾き「α」で上昇する。なお、出力期間Ｔに別の配線を用いてキャパシタ１４を充電する場合等には、αは充電速度に応じた値となる。
「θ」は、信号出力部１２（コンパレータ２２）による閾値判定に用いられる閾値である。
「Ｖn（ｔ）」は、「Ｐi（ｔ）」の総和であり、キャパシタ１４に蓄積される電荷の総量に相当する。
「Ｓn（ｔ）」は、積和結果を表す積和結果信号（ＰＷＭ信号）である。
「τn 」は、出力される積和結果信号のパルス幅である。具体的には、「τn」は、出力期間Ｔ内における、キャパシタ１４により保持される電圧が閾値θより大きくなるタイミングから、出力期間Ｔの終了タイミングｔmまでの長さに応じた値となる。
ここで以下の式に示すように、入力信号の信号値ｙｉは、入力期間Ｔにおける入力信号Ｓi（ｔ）のパルス幅τiと入力期間Ｔとのデューティ比Ｒi（＝τi／Ｔ）で与えられる。
図１４に示すシナプス回路９により、信号値ｙiに荷重値ｖiを乗算した乗算値に対応する電荷が生成される。具体的には、抵抗器１７の抵抗により、一定の傾きｖiで内部状態（電位）が増加される。
そして、入力期間Ｔの終了タイミングｔnにおける各シナプス回路９の内部電位の変化量Ｐi（ｔn ）は、以下の式で与えられる。なお、入力信号Ｓi（ｔ）のハイレベルの値は１とする。
キャパシタ１４に蓄積される電荷の総量Ｖn（ｔn ）は、Ｐｉ（ｔn ）の総和となるので、以下の式で与えられる。
図１４に示す例では、入力期間Ｔの終了タイミングｔnからは、全ての入力信号がＯＮ状態となり、全てのシナプス回路９にて、傾きｖiで内部状態（電位）が増加される。すなわち、荷重列に接続された全ての荷重から、キャパシタ１４に対して電荷が出力される。
このときのキャパシタ１４の電圧の傾き（充電速度α）は、各「ｖi」の総和と等しくなる。すなわち、充電速度αは、荷重列に設けられた全ての荷重値の総和値となる。
コンパレータにより、充電速度αで上昇するキャパシタ１４の電圧に対して閾値判定が実行される。そして出力期間Ｔ内における、キャパシタ１４により保持される電圧が閾値θより大きくなるタイミングから、出力期間Ｔの終了タイミングｔmまでの長さに応じたパルス幅τnを有する積和結果信号が生成される。
積和結果信号のパルス幅τnと出力期間Ｔとのデューティ比をＲn（＝τn／Ｔ）とすると、Ｒnは、以下の式で与えられる。なお、閾値θは、電荷の総量Ｖn（ｔn ）以上であるとする。
従って、信号値ｙiに荷重値ｖiを乗算した乗算値（ｖi・ｙi ）を足し合わせた積和結果は、以下の式で与えられる。
すなわち積和結果は、αＲn＝α・（τn／Ｔ）に、充電速度α、閾値θ、及び出力期間Ｔにより定められる定数を減算した値となる。このように、所定の長さ出力期間Ｔにおける、蓄積部１１により保持された電圧が閾値θより大きくなるタイミング（パルス幅τn）に基づいて、荷重対ごとの積和結果を表す積和結果信号を出力することが可能となる。
図１４に示す例では、（数２０）式に示す積和結果を表す積和結果信号が、正の荷重列１８ａ及び負の荷重列１８ｂのそれぞれについて算出される。
例えばコンパレータ２２ａにより、正の荷重列１８ａから出力された正荷重電荷の積和結果を表す正の積和結果信号Ｓn +（ｔ）が生成される。
またコンパレータ２２ａにより、負の荷重列１８ｂから出力された負荷重電荷の積和結果を表す負の積和結果信号Ｓn -（ｔ）が生成される。
図１８は、正負の積和結果信号の一例を示す模式図である。
以下では、正の積和結果信号Ｓn +（ｔ）のパルス幅を「τn +」とし、負の積和結果信号Ｓn -（ｔ）のパルス幅を「τn -」とする。
また図１８に示す「Ｓn（ｔ）」は、アナログ回路３において正負の積和結果を含む全体の積和結果を表す積和結果信号の一例である。Ｓn（ｔ）のパルス幅を「τn 」とする。
正の荷重列１８ａにおいて乗算値（ｖi・ｙi ）を足し合わせた積和結果は、正の荷重対及び負の荷重対に設けられた正の荷重との乗算値の総和である。すなわち、正の荷重列１８ａの積和結果は、（数３）式を用いて説明した正荷重乗算値の和σ+となる。
従って、（数２０）式より、入力期間Ｔの終了タイミングｔnにおける、キャパシタ１４ａに蓄積される正荷重電荷の総量Ｖn +（ｔn ）は、以下の式で与えられる。
（数２１）式に示すように、正荷重乗算値の和σ+は、入力期間Ｔ内に、Ｎ+個の信号対を構成する正信号（正の入力ｘi +）を正の荷重対を構成する正の荷重に対応させ、Ｎ−Ｎ+＝Ｎ-個の信号対を構成する負信号（負の入力ｘi -）を、負の荷重対を構成する正の荷重に対応させることで算出される。
負の荷重列１８ｂにおいて乗算値（ｖi・ｙi ）を足し合わせた積和結果は、正の荷重対及び負の荷重対に設けられた負の荷重との乗算値の総和である。すなわち、負の荷重列１８ｂの積和結果は、（数３）式を用いて説明した負荷重乗算値の和σ-となる。
従って、（数２１）式より、入力期間Ｔの終了タイミングｔnにおける、キャパシタ１４ｂに蓄積される負荷重電荷の総量Ｖn -（ｔn ）は、以下の式で与えられる。
（数２２）式に示すように、負荷重乗算値の和σ-は、入力期間Ｔ内に、Ｎ+個の信号対を構成する負信号（負の入力ｘi -）を正の荷重対を構成する正の荷重に対応させ、Ｎ-個の信号対を構成する正信号（正の入力ｘi +）を、負の荷重対を構成する正の荷重に対応させることで算出される。
正の積和結果信号Ｓn +（ｔ）のデューティ比をＲn +（＝τn +／Ｔ）とし、正の荷重列１８ａに設定された荷重値（ｖi +）の総和値をＷ+とする。
この場合、正の荷重列１８ａで算出される積和結果（正荷重乗算値の和σ+）は、以下の式で与えられる。なお、閾値θは、正荷重電荷の総量Ｖn +（ｔn ）以上であるとする。
負の積和結果信号Ｓn -（ｔ）のデューティ比をＲn -（＝τn -／Ｔ）とし、負の荷重列１８ｂに設定された荷重値（ｖi -）の総和値をＷ-とする。
この場合、負の荷重列１８ｂで算出される積和結果（負荷重乗算値の和σ-）は、以下の式で与えられる。なお、閾値θは、負荷重電荷の総量Ｖn -（ｔn ）以上であり、（数２３）式に示すθと同じ値である。
上記したように、荷重対を用いて構成されるアナログ回路３では、正負の荷重列１８ａ及び１８ｂに設定される荷重値の総和値（Ｗ+及びＷ-）は、互いに等しくなる。以下では、各荷重列に設定される荷重値の総和値をＷと記載する。
このように、本実施形態では、正の荷重値ｖi +の総和値Ｗ+、及び負の荷重値ｖi -の絶対値｜ｖi -｜の総和値Ｗ-は、アナログ回路３において、互いに同じ共通総和値Ｗに設定される。この荷重値の総和値Ｗ（共通総和値）は、以下に示すように、正の対荷重ｗi +の総和と負の対荷重ｗi -の総和とを足し合わせた値と等しくなる。
また全体の積和結果は、（数３）式に示すように、正荷重乗算値の和σ+と負荷重乗算値の和σ-との差により表される。従って（数２３）式、（数２４）式、及び（数２５）式を用いると、全体の積和結果は以下の式で与えられる。
すなわち全体の積和結果は、荷重値の総和値Ｗ、正の積和結果信号Ｓn +（ｔ）のパルス幅τn +、負の積和結果信号Ｓn -（ｔ）のパルス幅τn -、及び出力期間Ｔにより求められる。このように、コンパレータ２２ａにより検出されるタイミング、及びコンパレータ２２ｂにより検出されるタイミングに基づいて、容易に積和結果を算出することが可能となる。
このように、アナログ回路３は、正負の電気信号対と正負の荷重対から求められるＮ個の乗算値の「和」をアナログ信号に基づいて算出する。これにより、例えば入力値ｘiや対荷重値ｗiの正負に係らず、積和演算を適正に実行することが可能である。
またアナログ回路３では、正の積和結果信号Ｓn +（ｔ）と負の積和結果信号Ｓn -（ｔ）とがそれぞれ生成される。すなわち、パルス幅τn +及びパルス幅τn -を信号値とする１対の電気信号（信号対）が生成される。
従って、この信号対により表される入力値ｘiは、全体の積和結果に対応するパルス幅τnと等しくなる。このように、アナログ回路３は、全体の積和結果を信号対として出力する回路となる。
なお、信号対に代えて、全体の積和結果を表す単一の電気信号を出力することも可能である。例えば、パルス幅τn +及びパルス幅τn -の差分をパルス幅τnとする全体の積和結果信号Ｓn（ｔ）が生成される。
このような積和結果信号Ｓn（ｔ）は、例えばアンド回路やノット回路等の論理回路を用いて容易に構成することが可能である。演算装置１００では、例えば最上層（最終段）の出力として、全体の積和結果信号Ｓn（ｔ）が用いられる。
なお図１７に示すように、キャパシタ１４の電圧（ＧＮＤに対する電位）の上昇を、一次関数的な直線の変化（線形的な変化）として近似する。このような近似に基づいて、積和演算を含む所定の演算処理を精度よく実行可能なアナログ方式の演算装置２００を実現することが可能である。
一方で、複数のアナログ回路３の各々において、共通の時定数に基づいて各キャパシタ１４が充電されるように、回路構成を適宜設計する。そして各キャパシタ１４の電圧に対して、共通の閾値θによる閾値判定を実行する。これにより演算の効率化、高速化を図ることが可能となる。
図１９及び図２０は、１入力１出力構成の演算装置１００における演算回路部５の構成例を示す模式図である。
図１９及び図２０に例示する演算回路部５は、複数の入力信号線７と、複数の入力信号線７に対して並列に接続された複数のアナログ回路３とを有する。
このような構成を採用することで、各アナログ回路３に対して並列に電気信号を入力することが可能となり、演算処理の高速化を図ることが可能である。この結果、優れた演算性能を発揮することが可能となる。
図１９に例示する演算回路部５は、複数のアナログ回路３として、図９〜図１１を参照して説明したＰＷＭ方式のアナログ回路３が配置される。図２０に例示する演算回路部５は、複数のアナログ回路３として、図１２及び図１３を参照して説明したＴＡＣＴ方式のアナログ回路３が配置される。
例えば複数のアナログ回路３に対して、充電部１５による充電が共通の充電態様で実行される。またニューロン回路１０内の信号出力部１２による閾値判定に用いられる所定の閾値として、共通の閾値が設定される。すなわち各アナログ回路３にて同じ充電態様で充電が行われ、同じ閾値を用いて閾値判定が実行される。
各アナログ回路３内においては、キャパシタ１４ａ及び１４ｂの各々に対して、共通の充電態様が実行される。すなわち複数のアナログ回路３に含まれる複数のキャパシタ１４ａ及び１４ｂに対して、共通の充電態様により充電が行われる。そして、複数のアナログ回路３にて、共通の閾値にて閾値判定が実行され、積和結果信号が出力される。
共通の充電態様とは、各アナログ回路３において、共通の充電期間にて、充電信号を供給する充電が挙げられる。さらに、各アナログ回路３において同じ充電信号が供給される形態も、共通の充電態様に含まれる。
また共通の充電態様は、共通の充電速度（充電率）による充電や、共通の時定数に従った充電等を含む。もちろんこれらに限定される訳ではない。
例えば図１９に示すように、複数のアナログ回路３に対して、共通の充電線１９が配置される。充電線１９は、複数の入力信号線７と平行となるように配置される。充電線１９と、各アナログ回路３の正電荷出力線８ａとの間には、抵抗器２０ａが接続される。充電線１９と、各アナログ回路３の負電荷出力線８ｂとの間には、抵抗器２０ｂが接続される。
出力期間（充電期間）Ｔの間にＯＮレベルとなる充電信号が充電線１９を介して入力される。これにより共通の充電期間にて、同じ充電信号を供給することが可能となる。
また抵抗器２０ａ及び２０ｂとして、全て同じ抵抗値を有するものを配置する。これにより共通の充電期間にて、共通の充電速度により充電を行うことが可能となる。
例えば、共通の充電期間にて、共通の充電速度による充電が実行されるとする。この場合、各アナログ回路３の正電荷出力線８ａの電位、負電荷出力線８ｂの電位は、図１０に例示するような充電速度αに従って上昇する。
従って図１１に例示するように、各アナログ回路３にて、積和結果信号Ｓn +（ｔ）のパルス幅τn +、及び積和結果信号Ｓn -（ｔ）のパルス幅τn -に基づいて、全体の積和結果を表す積和結果信号「Ｓn（ｔ）」を算出することが可能である。
また、出力期間Ｔにおける各出力線８（正電荷出力線８ａ、負電荷出力線８ｂ）の時定数が共通の値となるように、各アナログ回路３及び充電部１５を設計する。この場合、共通の時定数に従った充電を実現することが可能である。
また複数のアナログ回路３の各々にて、入力期間Ｔにおける正電荷出力線８ａの時定数と、負電荷出力線８ｂの時定数とが等しくなるように、かつ、その時定数の値が、全てのアナログ回路３で共通の値となるように、各アナログ回路３を設計する。
そして、出力期間Ｔにおける正電荷出力線８ａの時定数と、負電荷出力線８ｂの時定数とが、入力期間Ｔにおける時定数と同じになるように、充電部１５を設計する。
これにより各アナログ回路３にて、図１３に例示する積和演算が実現される。なお閾値は、時定数曲線に従って、入力期間Ｔに基づいて定められ、共通の閾値として設定される。
また図２０に示すように、出力期間ＴにＯＮ状態が維持するように、入力信号を入力する。これにより共通の充電期間にて、同じ充電信号が供給される充電が実行される。
また、各出力線８（正電荷出力線８ａ、負電荷出力線８ｂ）の時定数が共通の値となるように、各アナログ回路３を及び充電部を設計する。この場合、共通の時定数に従った充電を実現することが可能である。
これにより各アナログ回路３にて、図１３に例示する積和演算を実現可能である。なお、閾値は、時定数曲線に従って、入力期間Ｔに基づいて定められ、共通の閾値として用いられる。
なお、充電態様、及び閾値の設定が限定される訳ではない。
共通の充電態様による充電、及び共通の閾値を用いた閾値判定を実現するための、任意の構成や方法が採用されてよい。また、上記した図１３に例示する積和演算を実現するための構成や方法等と組み合わされてもよい。
図２１及び図２２は、２入力２出力構成の演算装置２００における演算回路部５の構成例を示す模式図である。
図１９及び図２０に例示する演算回路部５は、複数の入力信号線対Ｐ７と、複数の入力信号線対Ｐ７に対して並列に接続された複数のアナログ回路３とを有する。
図２１に例示する演算回路部５では、入力値ｘiに応じた信号対（入力信号）として、ＰＷＭ方式の信号が用いられる。そして、出力期間（充電期間）Ｔでは、充電用抵抗器２６、及び充電線２７を含む充電回路２５により、キャパシタ１４ａ及び１４ｂが充電される。
図２２に例示する演算回路部５では、入力値ｘiに応じた信号対（入力信号）として、ＴＡＣＴ方式の信号が用いられる。出力期間（充電期間）Ｔでは、ＯＮ状態が維持された信号対により、キャパシタ１４ａ及び１４ｂが充電される。
１入力１出力構成の演算装置１００と同様に、複数のアナログ回路３に対して、充電部による充電が共通の充電態様で実行される。
またニューロン回路１０内の信号出力部１２による閾値判定に用いられる所定の閾値として、共通の閾値が設定される。
すなわち各アナログ回路３にて同じ充電態様で充電が行われ、同じ閾値を用いて閾値判定が実行される。
各アナログ回路３内においては、キャパシタ１４ａ及び１４ｂの各々に対して、共通の充電態様が実行される。すなわち複数のアナログ回路３に含まれる複数のキャパシタ１４ａ及び１４ｂに対して、共通の充電態様により充電が行われる。
そして、複数のアナログ回路３にて、共通の閾値にて閾値判定が実行され、積和結果信号が出力される。これにより演算の効率化、高速化を図ることが可能となる。
なお２入力２出力構成の演算装置２００では、正負の積和結果信号を、次の階層の入力（信号対）としてそのまま用いることが可能である。このため、正負の積和結果信号から正負全体の積和結果信号を生成するための差分回路が不要となる。
例えば、最終的な積和結果信号を生成するための差分回路のみを１つ配置すればよいというような構成が実現可能となる。この結果、回路構成を簡略化することが可能となり、演算装置２００の消費電力を大幅に抑制することが可能となる。
例えば、深層学習向けのアルゴリズムの中で、ＭＬＰ方式が用いられる場合がある。ＭＬＰ方式は、例えば全結合型の構成が可能であり、前段の積和演算と後段の積和演算との間で特別の処理等をする必要がない。
従って、積和演算後に、正負全体の積和結果信号（正負の積和結果の差分）を計算する処理を削減できれば、差分計演算用の回路等を削減することが可能となる。
この場合、不要な回路を搭載することなく、抵抗器（抵抗素子）を荷重とするクロスバー配線構造とコンパレータ回路のみでＭＬＰネットワークを実装することが可能であり、極めて簡素化した回路構成により高速な演算処理を実行することが可能となる。
もちろん１入力１出力構成の演算装置を用いて、ＭＬＰ方式を実現することも可能である。
図２３は、本技術に係る演算装置を含む推論装置の構成例を示す模式図である。推論装置３００は、ニューラルネットワークを利用した推論装置であり、ＭＬＰ方式による推論が実現される。
本実施形態では、推論装置３００により、２８×２８の合計７８４個の画素を有するタッチパネルに書かれた、０〜９のうちのいずれかの手書き文字の数字が推論される。すなわち７８４個の画素データに基づいて、０〜９のうちのいずれかの数字が書かれたかが推論される。
推論装置３００は、第１の演算回路部３１と、第２の演算回路部３２と、ＳＲＡＭ３３と、ＳＲＡＭＣ（ＳＲＡＭコントローラ）３４と、バス３５と、Ｄ／Ａコンバータ３６と、ＲｅＬＵ回路３７と、拡大回路３８と、差分回路３９と、Ａ／Ｄコンバータ４０とを有する。また推論装置３００は、タイマ４１と、制御部４２と、荷重値のストレージ４３とを有する。
制御部４２は、推論装置３００全体の動作を包括的に制御することが可能である。制御部４２の構成は限定されず、任意のハードウェア及びソフトウェアが用いられてよい。例えばＦＰＧＡ（Field Programmable Gate Array）等のＰＬＤ(Programmable Logic Device)、その他ＡＳＩＣ（Application Specific Integrated Circuit）等のデバイスが用いられてもよい
タイマ４１は、時刻（タイミング）情報を制御部４２に供給する。また基準とする時刻を、Ｄ／Ａコンバータ（ＤＴＣ：Digital-to-Time Converter）３６内の時計や、Ａ／Ｄコンバータ(ＴＤＣ：Time-to-Digital Converte)４０内の時計に供給する。
タイマ４１の具体的な構成は限定されない。
荷重値のストレージ４３は、第１の演算回路部３１、及び第２の演算回路部３２の各シナプス回路９に設定される荷重値の情報を保持する。例えば、荷重値は、図示しないコンピュータ等による学習処理により算出され、ストレージ４３に格納される。制御部４２は、必要に応じて、ストレージ４３から荷重値の情報を読出し、第１の演算回路部３１、及び第２の演算回路部３２に対して、書き込み処理を実行する。
図２３に示すように、第１の演算回路部３１及び第２の演算回路部３２の各々には、書き込み用の回路４５及び４６が設けられる。書き込み用の回路４５及び４６は、典型的には、入力信号線７及び電荷出力線８を介して、各シナプス回路９に電気的に接続される。
例えば、荷重値（抵抗値）を設定するための構成として、ＳＲＡＭ等の揮発性のメモリを用いた構成が採用されている場合、電源投入後に毎回書き込みを実行する必要がある。
荷重値（抵抗値）を設定するための構成として、不揮発性のメモリを用いた構成が採用されている場合でも、例えば荷重値の更新時に書き込み処理が実行される。また所定の回数の推論を実行した後等に、荷重値を適宜更新するといったこともあり得る。
ストレージ４３の具体的な構成は限定されない。また書き込み用の回路４５及び４６の具体的な構成も限定されない。
第１の演算回路部３１は、図２１及び図２２に例示する２入力２出力構成の演算回路部５である。
１つの画素データに対して、入力信号線対Ｐ７（正の入力信号線７ａ、負の入力信号線７ｂ）が配置される。従って、複数の入力信号線７の全体の合計は、７８４×２の合計１５６８本となる。
また正電荷出力線８ａ及び負電荷出力線８ｂを含むアナログ回路３が、１００個並列に配置される。従って、複数の入力信号線７と交差するように配置される電荷出力線８の合計は、１００×２の合計２００本となる。
図１８に例示するように、各アナログ回路３において、正電荷出力線８ａから出力される正荷重電荷に基づいて正の積和結果信号Ｓn +（ｔ）が出力される。また、負電荷出力線８ｂから出力される負荷重電荷に基づいて負の積和結果信号Ｓn -（ｔ）がそれぞれ出力される。
第２の演算回路部３２も、２入力２出力構成の演算回路部５である。
第１の演算回路部３１の１つのアナログ回路３から出力される正の積和結果信号Ｓn +（ｔ）及び負の積和結果信号Ｓn -（ｔ）に対応して、正の入力信号線７ａ、及び負の入力信号線７ｂが配置される。従って、複数の入力信号線７の全体の合計は、２００本となる。
また正電荷出力線８ａ及び負電荷出力線８ｂを含むアナログ回路３が、１０個並列に配置される。従って、複数の入力信号線７と交差するように配置される電荷出力線８（正電荷出力線８ａ及び負電荷出力線８ｂ）の合計は、１０×２の合計２０本となる。
図１８に例示するように、各アナログ回路３において、正電荷出力線８ａから出力される正荷重電荷に基づいて正の積和結果信号Ｓn +（ｔ）が出力される。また、負電荷出力線８ｂから出力される負荷重電荷に基づいて負の積和結果信号Ｓn -（ｔ）がそれぞれ出力される。
なお、第１の演算回路部３１、及び第２の演算回路部３２として、図１９及び図２０に例示する１入力１出力構成の演算回路部５が構成されてもよい。この場合でも、本技術を適用することが可能である。
ＳＲＡＭ３３には、７８４画素分の画素データが格納される。またＳＲＡＭ３３には、推論装置３００からの出力（推論結果）が格納される。ＳＲＡＭ３３の具体的な構成は限定されない。また他の記憶デバイスが用いられてもよい。
ＳＲＡＭＣ３４は、制御部４２の指示により、ＳＲＡＭ３３から画素データを読出して、バス３５経由で、Ｄ／Ａコンバータ３６へ出力する。またＳＲＡＭＣ３４は、Ａ／Ｄコンバータ４０から推論結果の信号を受け取って、ＳＲＡＭ３３に書き込む。
バス３５は、例えば、アドレスバス、データバス、制御バス等（いずれも図示は省略）により構成される。バス３５を介して、７８４画素分の画素データがＤ／Ａコンバータ４０に出力される。またバス３５を介して、Ａ／Ｄコンバータ４０から出力される、０〜９の数字に対応する１０個分の出力（推論結果）が、ＳＲＡＭＣ３４に出力される。
Ｄ／Ａコンバータ３６は、７８４画素分の画素データに対応する７８４個のＤ／Ａブロックにより構成される。７８４個のＤ／Ａブロックは、互いに等しい構成を有する。各Ｄ／Ａブロックにより、画素データ（画素値）を入力値ｘｉとして、入力値ｘｉに応じたアナログ信号が、第１の演算回路部３１への入力信号として生成される。
本実施形態では、第１の演算回路部３１及び第２の演算回路部３２として、２入力２出力構成の演算回路部５が構成される。従って７８４個のＤ／Ａブロックの各々により、画素値（入力値ｘｉ）に応じたアナログ信号として、図４に例示するような信号対が生成される。
Ｄ／Ａコンバータ３６（Ｄ／Ａブロック）の具体的な構成は限定されず、任意に設計されてよい。
ＲｅＬＵ回路３７は、活性化関数である。ＲｅＬＵ回路３７は、第１の演算回路部３１の各アナログ回路３に対して１つずつ構成される。各ＲｅＬＵ回路３７には、各アナログ回路３から出力される正の積和結果信号Ｓn +（ｔ）及び負の積和結果信号Ｓn -（ｔ）が入力される。
ＲｅＬＵ回路３７は、例えば入力値が０以上である場合には、入力値をそのまま出力し、それ以外の場合には０を出力する。すなわち図１８を参照して、正の積和結果信号Ｓn +（ｔ）の立ち上がりが、負の積和結果信号Ｓn -（ｔ）よりも早い又は同じである場合には、その立ち上がりのタイミングの差が維持された２つの信号が、正の信号及び負の信号として出力される。
正の積和結果信号Ｓn +（ｔ）の立ち上がりが、負の積和結果信号Ｓn -（ｔ）よりも遅い場合は、立ち上がりのイタイミングの差が０となる２つの信号が、正の信号及び負の信号として出力される。
ＲｅＬＵ回路３７から出力される正の信号及び負の信号は、正の積和結果信号Ｓn +（ｔ）及び負の積和結果信号Ｓn -（ｔ）に基づいて生成される信号となる。
図２４は、ＲｅＬＵ回路３７の構成例を示す図である。ＲｅＬＵ回路３７は、論理回路を含む。
論理回路は、組み合わせ回路と、順序回路とに大別される。組み合わせ回路は、現在の出力信号が、現在の入力信号にだけ依存し、過去の入力信号に依存しない回路である。組み合わせ回路としては、論理和回路（ＯＲゲート回路）、論理積回路（ＡＮＤゲート回路）等が挙げられる。
順序回路は、現在の出力信号が、現在の入力信号と、過去の入力信号と、に依存する回路である。順序回路としては、Ｄ型フリップフロップ、ＲＳ型フリップフロップ等が挙げられる。
図２４に示すように、ＲｅＬＵ回路３７は、組み合わせ回路である論理和回路（ＯＲゲート回路）４７を含む。
論理和回路４７は、正の積和結果信号Ｓn +（ｔ）と、負の積和結果信号Ｓn -（ｔ）とに論理和演算を行い、論理和演算の結果である信号を正の信号Ｓn + (OUT)（ｔ）として出力する。
論理和回路４７は、負の積和結果信号Ｓn -（ｔ）を、そのまま負の信号Ｓn - (OUT)（ｔ）として出力する。
例えばこのような構成を採用することで、時間−デジタル変換回路を必要とすることなく、活性化処理を実行することが可能となる。これにより、装置の小型化、低消費電化を図ることが可能となる。もちろん、ＲｅＬＵ回路３７の構成が、図２４に例示するものに限定される訳ではない。
拡大回路３８は、入力されたアナログ信号を拡大するための回路である。本実施形態では、ＲｅＬＵ回路３７から出力される正の信号Ｓn + (OUT)（ｔ）と負の信号Ｓn - (OUT)（ｔ）との立ち上がりのタイミングの差（時間）が拡大される。
図２５は、拡大回路３８の構成例を示す図である。
図２５に示す拡大回路３８において、ＲｅＬＵ回路３７から出力される正の信号Ｓn + (OUT)（ｔ）が、信号Ｓ２として入力される。ＲｅＬＵ回路３７から出力される負の信号Ｓn - (OUT)（ｔ）が、信号Ｓ３として入力される。
拡大回路３８は、信号Ｓ２が変化する第１タイミングと、信号Ｓ３が変化する第２のタイミングとの間の時間長を表す第１の時間長信号である信号Ｓ４を出力する、第１の時間長信号出力回路４９を含む。
また拡大回路３８は、イネーブル制御信号である信号Ｓ１に基づくタイミングで、信号Ｓ４を、第２の時間長信号である信号Ｓ６として出力する、第２の時間長信号出力回路５０を含む。
第１の時間長信号出力回路４９は、信号Ｓ２と信号Ｓ３とに排他的論理和演算を行う組み合わせ回路である、排他的論理和回路（ＸＯＲゲート回路）である。
第２の時間長信号出力回路５０は、信号Ｓ４に基づいてコンデンサ５４に電荷をチャージし、イネーブル制御信号である信号Ｓ１に基づいてコンデンサ５４をディスチャージする、充放電回路５１を含む。
充放電回路５１は、リファレンス電位Ｖｒｅｆを出力する第１の定電圧源５３を含む。また充放電回路５１は、一端が第１の定電圧源５３に電気的に接続され、他端がノードＮに電気的に接続されたコンデンサ５４を含む。
また充放電回路５１は、高電位側の電源電位ＶＤＤに一端が電気的に接続された第１の定電流源５５を含む。また充放電回路５１は、入出力経路が第１の定電流源５５の他端とノードＮとの間に接続され、制御端子に信号Ｓ４が供給される第１のスイッチ５６を含む。
また充放電回路５１は、基準電位に一端が接続された、第２の定電流源５７を含む。また充放電回路５１は、入出力経路が、ノードＮと第２の定電流源５７の他端との間に接続され、制御端子に信号Ｓ１が供給される、第２のスイッチ５８を含む。
また充放電回路５１は、入出力経路がコンデンサ５４の両端に接続され、制御端子にリセット信号である信号Ｓ０が供給される第３のスイッチ５９を含む。
第２の時間長信号出力回路５０は、リファレンス電位Ｖｒｅｆを出力する第２の定電圧源６０に反転入力端子が電気的に接続され、ノードＮに非反転入力端子が電気的に接続されたコンパレータ６１を含む。
コンパレータ６１は、信号Ｓ５とリファレンス電位Ｖｒｅｆとを比較し、信号Ｓ５がリファレンス電位Ｖｒｅｆ以上の期間に、ハイレベルの信号Ｓ６を出力する。
図２６は、拡大回路３８の動作タイミングを示すタイミングチャートである。
タイミング０から予め定められたタイミングＴまでの期間が、リセット期間である。タイミングｔ１からタイミングｔ２までの間、リセット信号である信号Ｓ０がハイレベルになる。
タイミングｔ１において、信号Ｓ０がハイレベルになると、拡大回路３８内の第３のスイッチ５９がオン状態になるので、コンデンサ５４の両端が短絡される。従って、ノードＮの電位である信号Ｓ５は、リファレンス電位Ｖｒｅｆになる。
タイミングＴから予め定められたタイミング２Ｔまでの期間が、チャージ期間である。
タイミングｔ３において、信号Ｓ２がハイレベルになる。信号Ｓ２がハイレベルになるので、排他的論理和回路である第１の時間長信号出力回路４９は、ハイレベルの信号Ｓ４を出力する。
信号Ｓ４がハイレベルになるので、第１のスイッチ５６は、オン状態になる。第１のスイッチ５６がオン状態になるので、第１の定電流源５５は、コンデンサ５４をチャージする。従って、ノードＮの電位である信号Ｓ５は、直線状に上昇する。
タイミングｔ４において、信号Ｓ３がハイレベルになる。信号Ｓ３がハイレベルになるので、排他的論理和回路である第１の時間長信号出力回路４９は、ローレベルの信号Ｓ４を出力する。
信号Ｓ４がローレベルになるので、第１のスイッチ５６は、オフ状態になる。第１のスイッチ５６がオフ状態になるので、コンデンサ５４は、チャージされない。従って、ノードＮの電位である信号Ｓ５は、上昇を停止し、一定になる。
ここで、第１の定電流源５５の電流値をIcharge、コンデンサ５４の静電容量値をC、タイミングｔ３からタイミングｔ４までの時間長をΔTchargeとすると、コンデンサ５４の電圧Vcは、次の式（２７）で表される。
Vc=(Icharge/C)＊ΔTcharge+Vref・・・（２７）
タイミング２Ｔから予め定められたタイミング３Ｔまでの期間が、出力期間である。
タイミング２Ｔにおいて、イネーブル制御信号である信号Ｓ１が、ハイレベルになる。
拡大回路３８では、信号Ｓ１がハイレベルになるので、第２のスイッチ５８は、オン状態になる。第２のスイッチ５８がオン状態になるので、第２の定電流源５７は、コンデンサ５４をディスチャージする。従って、ノードＮの電位である信号Ｓ５は、直線状に下降する。
タイミング２Ｔにおいて、信号Ｓ５の電位は、上記した式（３）により、リファレンス電位Ｖｒｅｆよりも高い。従って、コンパレータ６１は、ハイレベルの信号Ｓ６を出力する。
タイミングｔ５において、拡大回路３８のノードＮの電位である信号Ｓ５は、リファレンス電位Ｖｒｅｆよりも低くなる。従って、コンパレータ６１は、ローレベルの信号Ｓ６を出力する。
ここで、第２の定電流源５７の電流値をIdischargeとすると、タイミング２Ｔからタイミングｔ５までの時間長ΔTdischargeは、次の式（２８）で表される。
ΔTdischarge
=(Vc-Vref)/(Idi scharge/C)
=(Icharge/Idischarge)＊ΔTc harge・・・（２８）
従って、時間長ΔTdischargeは、時間長ΔTchargeに正比例する。つまり、ディスチャージ時間は、チャージ時間に正比例する。
Idischrage=Ichargeとすれば、充放電回路５１は、時間長ΔTdischargeを時間長ΔTchargeと同じにできる。つまり、充放電回路５１は、ディスチャージ時間をチャージ時間と同じにできる。
Idischrage＜Ichargeとすれば、充放電回路５１は、時間長ΔTdischargeを時間長ΔTchargeよりも長くすることができる。
つまり充放電回路５１は、ディスチャージ時間をチャージ時間よりも長くできる。これにより、充放電回路５１は、入力の時間情報に対する増幅機能を実現することができる。
このような構成を採用してIdischrage＜Ichargeに調整することで、時時間−デジタル変換回路を必要とすることなく、拡大処理を実行することが可能となる。すなわち入力される時間情報を増幅することが可能となる。この結果、装置の小型化、低消費電化を図ることが可能となる。もちろん、拡大回路３８の構成が、図２５に例示するものに限定される訳ではない。
図２３に戻り、差分回路３９は、第２の演算回路部３２の各ニューロン回路１０から出力される１０組の正の積和結果信号Ｓn +（ｔ）、及び負の積和結果信号Ｓn -（ｔ）の差分に基づいて、全体の積和結果信号を表す１０個の積和結果信号（時間情報を含むアナログ信号）を出力する。差分回路３９の具体的な構成は限定されない。
Ａ／Ｄコンバータ４０は、１０個のＡ／Ｄブロックにより構成される。１０個のＡ／Ｄブロックは、互いに等しい構成を有する。
各Ａ／Ｄブロックにより、差分回路３９から出力される各積和結果信号が、デジタル信号に変換される。すなわち積和結果信号に含まれる時間情報に応じた値を有するデジタル信号が生成されて出力される。
Ａ／Ｄコンバータ４０（Ａ／Ｄブロック）の具体的な構成は限定されず、任意に設計されてよい。
図２７は、推論装置３００による推論時の動作例を示すタイミングチャートである。
図２７では、第１の演算回路部３１をＭＡＣ（アナログ積和マトリクス）１と記載している。また第２の演算回路部３２をＭＡＣ２と記載している。
またｔ１〜ｔ５の各間隔Ｔは、図１０や図１７等に示す入力期間Ｔ（＝出力期間Ｔ）である。
時刻ｔ１以前：制御部４２はＳＲＡＭＣ３４に指示を行い、ＳＲＡＭ３３からの７８４画素分のデータを、Ｄ／Ａコンバータ３６のレジスタに順次（７８４回）設定する。
制御部４２はタイマ４１に対し「予め決まった時間幅の間隔Ｔでタイミングを知らせるように」指示する。その最初のタイミングが、図中のｔ１に相当する。
時刻ｔ１：制御部４２は、Ｄ／Ａコンバータ３６に対し、動作開始を指示する。例えばＤ／Ａコンバータ３６の各Ｄ／Ａブロックは、レジスタに格納された値に応じた信号対（図４参照）を生成して、第１の演算回路部３１に出力する。
時刻ｔ２：第１の演算回路部３１からの出力が始まり、ＲｅＬＵ回路３７を介して、拡大回路３８に入力される。
時刻ｔ３：拡大回路３８からの出力が始まり、第２の演算回路部３２に入力される。
時刻ｔ４：第２の演算回路部３２からの出力が始まり、差分回路３９からＡ／Ｄコンバータ４０に入力される。同時に制御部４２は、ＳＲＡＭＣ３４に指示を行い、Ａ／Ｄコンバータ４０の１０個の出力を、ＳＲＡＭ３３に格納させる。
このようにして、２８×２８の合計７８４個の入力に対する類推結果が算出される。
［等長配線構成］
図２８は、推論装置３００が有する第１の演算回路部３１と、第２の演算回路部３２とを示す模式図である。
上記したように、第１の演算回路部３１は、２入力２出力構成の演算回路部である。７８４個の画素データに対応して、７８４組の入力信号線対Ｐ７（正の入力信号線７ａ、負の入力信号線７ｂ）が配置される。
この７８４組の入力信号線対Ｐ７と交差するように、１００組の電荷出力線８（正電荷出力線８ａ、及び負電荷出力線８ｂ）が配置される。
第２の演算回路部３２も、２入力２出力構成の演算回路部である。第１の演算回路部３１から出力される１００組の正の積和結果信号Ｓn +（ｔ）及び負の積和結果信号Ｓn -（ｔ）に対応して、１００組の入力信号線対Ｐ７（正の入力信号線７ａ、負の入力信号線７ｂ）が配置される。
この１００組の入力信号線対Ｐ７と交差するように、１０組の電荷出力線８（正電荷出力線８ａ、及び負電荷出力線８ｂ）が配置される。
ここで、演算回路部５（３１、３２）に対して、「複数の入力線」及び「複数の出力線」を以下のように規定する。
「複数の入力線」は、入力値に応じた電気信号がそれぞれ入力される線である。
例えば、図１９及び図２０に例示する演算回路部５では、入力値に応じたパルス信号が入力される複数の入力信号線７が、「複数の入力線」に相当する。
図２１及び図２２に例示する演算回路部５では、入力値に応じて生成される信号対が入力される正の入力信号線７ａ、及び負の入力信号線７ｂの各々が「複数の入力線」となる。
すなわち２入力２出力構成の演算装置２００においては、正負の区別なく、正の入力信号線７ａ、及び負の入力信号線７ｂのいずれもが「複数の入力線」となる。
従って、例えばＮ組の入力信号線対Ｐ７が配置されている場合には、Ｎ×２の合計２Ｎ本の信号線が「複数の入力線」となる。
「複数の出力線」は、「複数の入力線」と交差するように並列に配置される線である。すなわち「複数の出力線」は、「複数の入力線」に対してクロスバー構成となるように配置される線である。
また「複数の出力線」は、各々が、「複数の入力線」に入力される電気信号に基づいて生成される積和信号を出力する線である。
なお、積和信号は、入力値に荷重値を乗算した乗算値の和を表す任意の信号を含む。例えば、入力値ｘiに荷重値ｗiを乗算した乗算値に対応する電荷、入力値ｘiに正の荷重値ｗi +を乗算した乗算値（ｗi +・ｘi ）に対応する正荷重電荷、入力値ｘiに負の荷重値ｗi-を乗算した乗算値（ｗi-・ｘi ）に対応する負荷重電荷等が含まれる。
また正荷重電荷や負荷重電荷に基づいて生成される積和結果信号等も、積和信号に含まれる。
「複数の入力線」と交差するように並列に配列される複数の信号線であり、各々が積和信号を出力する信号線が、「複数の出力線」となる。
例えば、図１９及び図２０に例示する演算回路部５では、正電荷出力線８ａ及び負電荷出力線８ｂの各々が「複数の出力線」となる。同様に、図２１及び図２２に例示する演算回路部５においても、正電荷出力線８ａ及び負電荷出力線８ｂの各々が「複数の出力線」となる。
すなわち１入力１出力構成の演算装置１００、及び２入力２出力構成の演算装置２００のいずれにおいても、正負の区別なく、正電荷出力線８ａ及び負電荷出力線８ｂのいずれもが「複数の出力線」となる。
従って、例えばＭ組の電荷出力線８が配置されている場合には、Ｍ×２の合計２Ｍ本の信号線が「複数の出力線」となる。
図２８に示す第１の演算回路部３１では、７８４組の入力信号線対Ｐ７に含まれる正の入力信号線７ａ、及び負の入力信号線７ｂの各々が「複数の入力線」となる。また１００組の電荷出力線８に含まれる正電荷出力線８ａ、及び負電荷出力線８ｂの各々が「複数の出力線」となる。
従って、７８４×２の合計１５６８本の信号線が「複数の入力線」となり、１００×２の合計２００本の信号線が、「複数の出力線」となる。
第２の演算回路部３２では、１００組の入力信号線対Ｐ７に含まれる正の入力信号線７ａ、及び負の入力信号線７ｂの各々が「複数の入力線」となる。また１０組の電荷出力線８に含まれる正電荷出力線８ａ、及び負電荷出力線８ｂの各々が「複数の出力線」となる。
従って、１００×２の合計２００本の信号線が「複数の入力線」となり、１０×２の合計２０本の信号線が、「複数の出力線」となる。
このように演算回路部５（３１、３２）に対して「複数の入力線」及び「複数の出力線」を規定し、前段／後段の関係となる２つの演算回路部５の物理的な配置構成として、以下に説明する「等長配線構成」を新たに考案した。
前段／後段の関係となる２つの演算回路部５とは、後段の演算回路部５の「複数の入力線」には、前段の演算回路部５の「複数の出力線」から出力される積和信号、又は前段の演算回路部の「複数の出力線」から出力される積和信号に基づいて生成される信号が、入力値に応じた電気信号として入力される関係となる２つの演算回路部５である。
すなわち図２８等に示す第１の演算回路部３１及び第２の演算回路部３２が、前段／後段の関係となっている。
第２の演算回路部３２には、第１の演算回路部３１から出力される積和結果信号（正の積和結果信号Ｓn +（ｔ）及び負の積和結果信号Ｓn -（ｔ））が、ＲｅＬＵ回路３７及び拡大回路３８を介して入力される。従って第２の演算回路部３２の「複数の入力線」には、第１の演算回路部３１の「複数の出力線」から出力される積和信号（正荷重電荷、及び負荷重電荷）に基づいて生成される信号が入力される。
以下、「複数の入力線」及び「複数の出力線」について、改めて符号を付し、等長配線構成について説明する。なお本技術の適用について、「複数の入力線」及び「複数の出力線」の本数は限定されない。
図２９は、等長配線構成の一例を示す模式図である。
第１の演算回路部３１について、複数の入力線６５ａを、所定の方向を延在方向として並列に配置する。図２９に示す例では、ＸＹＺの座標系におけるＸ方向を延在方向として、複数の入力線６５ａが並列に配置される。なお複数の入力線６５ａは、延在方向と直交するＹ方向に沿って並ぶように、並列に配置される。
本開示において、信号線の「延在方向」は、信号線が延在する方向の基準となる方向を含む概念である。例えば所定の方向に沿って信号線が一直線に延在している場合、その所定の方向は「延在方向」となる。
これに限定されず、所定の方向を基準として延在しているが、途中で若干方向がずれていたり、若干波打った状態であったり、途中で小さい段差等が出現している状態も、その所定の方向は、信号線の「延在方向」となる。
すなわち信号線の全体を見て、延在している方向として１つの方向を規定可能な状態は、その１つの方向を「延在方向」として信号線が配置されているということが可能である。
本開示において、「延在方向」を、信号線が延在する方向の基準となる主方向ということも可能である。
第１の演算回路部３１について、複数の出力線６６ａを、複数の入力線６５ａの延在方向とは異なる方向を延在方向として、複数の入力線６５ａと交差するように並列に配置する。図２９に示す例では、Ｙ方向を延在方向として、複数の出力線６６ａが並列に配置される。なお複数の出力線６６ａは、延在方向と直交するＸ方向に沿って並ぶように、並列に配置される。
典型的には、複数の入力線６５ａの延在方向と、複数の出力線６６ａの延在方向とは、互いに直交となるように設計される。もちろんこれに限定されず、任意の角度で交差するように、複数の入力線６５ａと複数の出力線６６ａとがそれぞれ配置されてもよい。
第２の演算回路部３２についても、所定の方向を延在方向として複数の入力線６５ｂが並列に配置される。また複数の入力線６５ｂの延在方向とは異なる方向を延在方向として、複数の入力線６５ｂと交差するように、複数の出力線６６ｂが並列に配置される。
図２９に示すように、等長配線構成として、第１の演算回路部３１の複数の入力線６５ａの延在方向とが、第２の演算回路部３２の複数の出力線６６ｂの延在方向とが、互いに平行となるように各回路を配置する。
図２９に示す例では、第１の演算回路部３１の複数の入力線６５ａの延在方向はＸ方向である。従って、第２の演算回路部３２を、第２の演算回路部３２の複数の出力線６６ｂの延在方向がＸ方向と平行となるように配置する。
このように、新たに考案した等長配線構成の１つめの特徴として、第１の演算回路部３１の複数の入力線６５ａの延在方向と、第２の演算回路部３２の複数の出力線６６ｂの延在方向とが、互いに平行であるという点が挙げられる。
第１の演算回路部３１の複数の入力線６５ａの延在方向は第１の方向に相当する。また第２の演算回路部３２の複数の出力線６６ｂの延在方向は第２の方向に相当する。図２９に示す例では、第１の方向及び第２の方向はともにＸ方向に平行となり、互いに平行となっている。
なお、図２９に示す例では、第１の演算回路部３１及び第２の演算回路部３２の両方において、複数の入力線と複数の出力線とが、互いに直交するように配置される。このような配置がされる場合には、等長配線構成が実現されると、第１の演算回路部３１の複数の出力線６６ａの延在方向と、第２の演算回路部３２の複数の入力線６５ｂの延在方向とが、互いに平行となる。
次に、第１の演算回路部３１の並列に配置される複数の出力線６６ａのうち、最も端に位置する２つの最端出力線６８及び６９の、第２の演算回路部３２側の端部に着目する。
図２９に示す例では、複数の出力線６６ａは、Ｘ方向に沿って並ぶように並列に配置される。従って最も端に位置する２つの最端出力線６８及び６９は、図中最も左側に位置する出力線６６ａと、最も右側に位置する出力線６６ａとなる。
２つの最端出力線６８及び６９の第２の演算回路部３２側の端部を、第１の端部６８ａ及び第２の端部６８ａとする。
また第２の演算回路部３２の並列に配置される複数の入力線６５ｂのうち、最も端に位置する２つの最端入力線７０及び７１の、第１の演算回路部３１側の端部に着目する。
図２９に示す例では、複数の入力線６５ｂは、Ｘ方向に沿って並ぶように並列に配置される。従って最も端に位置する２つの最端入力線７０及び７１は、図中最も左側に位置する入力線６５ｂと、最も右側に位置する入力線６５ｂとなる。
２つの最端入力線７０及び７１の第１の演算回路部３２側の端部を、第３の端部７０ｂ及び第４の端部７１ｂとする。
なお出力線の端部は、例えば出力線として配置される配線部材の端部により規定することが可能である。あるいは例えば、出力線から出力される積和信号を受け取る次に素子の入力端部を基準として規定することも可能である。例えば図５及び図７等に示す例では、ニューロン回路１０への入力端部を基準として、出力線の端部を規定することが可能である。
また、入力線の端部は、例えば入力線として配置される配線部材の端部により規定することが可能である。あるいは例えば、入力線に入力される積和信号（あるいは積和信号に基づいて生成された信号）を出力する１つ前の素子の出力端部を基準として規定することも可能である。
その他、出力線を構成する部分の積和信号を出力する任意の端部、及び入力線を構成する部分の積和信号（あるいは積和信号に基づいて生成される信号）が入力される任意の端部に対して、本技術に係る等長配線構成が実現されてよい。
ここで第１の演算回路部３１の第１の端部６８ａ又は第２の端部６９ａの少なくとも一方のＸ方向（第１の方向）における位置が、第２の演算回路部３２の第３の端部７０ｂのＸ方向（第１の方向）における位置と、第４の端部７１ｂのＸ方向（第１の方向）における位置との間の位置となる構成を便宜的に「ＡＡ構成」とする。
また、第２の演算回路部３２の第３の端部７０ｂ又は第４の端部７１ｂの少なくとも一方のＸ方向（第１の方向）における位置が、第１の演算回路部３１の第１の端部６８ａのＸ方向（第１の方向）における位置と、第２の端部６９ａのＸ方向（第１の方向）における位置との間の位置となる構成を便宜的に「ＢＢ構成」とする。
新たに考案した等長配線構成の２つめの特徴は、ＡＡ構成又はＢＢ構成が実現されることである。
なお「ある方向における位置」とは、例えば、実際の３次元空間において、「ある方向」を１つの座標軸とする３次元座標系を設定した場合の、「ある方向」に対応する座標値により規定することが可能である。
従って、図２９に示す例では、図中のＸＹＺ座標系におけるｘ座標値が、Ｘ方向（第１の方向）における位置として規定することが可能である。
また「ある方向」において「位置Ａが、位置Ｂと位置Ｃとの間の位置となる」とは、「ある方向」に対応する位置Ａの座標値が、位置Ｂの座標値以上位置Ｃの座標値以下となることに相当する。従って、位置Ａの座標値が、位置Ｂの座標値あるいは位置Ｃの座標値と等しくなる場合も含まれる。
以下、各端部のＸ方向（第１の方向）における位置を、単に各端部の位置と記載する場合がある。
図２９に示す例では、第１の端部６８ａ及び第２の端部６９ａの位置の両方が、第３の端部７０ｂの位置と第４の端部７１ｂの位置との間の位置となるように構成されている。すなわちＡＡ構成が実現されている。
また第１の端部６８ａ及び第２の端部６９ａの位置の両方が、第３の端部７０ｂの位置及び第４の端部７１ｂの位置のいずれとも異なる位置となるように構成されている。すなわち、Ｘ方向において同じ位置となる端部は存在しない。
このことは、第３の端部７０ｂ及び第４の端部７１ｂの位置の両方が、第１の端部６８ａの位置及び第２の端部６９ａの位置のいずれとも異なる位置となるように構成されているとも言える。
ここで、２つの最端出力線６８及び６９のＸ方向（第１の方向）における距離（幅）、すなわち第１の端部６８ａ及び第２の端部６９ａのＸ方向（第１の方向）における距離（幅）を、第１の演算回路部３１の出力端の幅とする。
また２つの最端入力線７０及び７１のＸ方向（第１の方向）における距離（幅）、すなわち第３の端部７０ｂ及び第４の端部７１ｂのＸ方向（第１の方向）における距離（幅）を、第２の演算回路部３２の入力端の幅とする。
図２９に示す例では、第１の演算回路部３１の出力端の幅と比べて、第２の演算回路部３２の入力端の幅が大きい。またＹ方向に沿って見ると、第１の演算回路部３１の出力端の幅の全体が、第２の演算回路部３２の入力端の幅内に包含される。
図３０及び図３１は、等長配線構成の他の例を示す模式図である。
図３０Ａ〜Ｃにおいて、第１の演算回路部３１の複数の入力線６５ａの延在方向と、第２の演算回路部３２の複数の出力線６６ｂの延在方向が、互いに平行となっている（ともにＸ方向に平行）。
図３０Ａでは、第１の演算回路部３１の第２の端部６９ａの位置が、第２の演算回路部３２第３の端部７０ｂの位置と、第４の端部７１ｂの位置との間の位置となるように構成されている（ＡＡ構成）。
このことは、第２の演算回路部３２の第３の端部７１ｂの位置が、第１の演算回路部３１の第１の端部６８ａの位置と、第２の端部６９ａの位置との間の位置となるように構成されているとも言える（ＢＢ構成）。
また第１の演算回路部３１の第１の端部６８ａ及び第２の端部６９ａの位置の両方が、第２の演算回路部３２の第３の端部７０ｂの位置及び第４の端部７１ｂの位置のいずれとも異なる位置となるように構成されている。
このことは、第３の端部７０ｂ及び第４の端部７１ｂの位置の両方が、第１の端部６８ａの位置及び第２の端部６９ａの位置のいずれとも異なる位置となるように構成されているとも言える。
図３０Ｂでは、第１の演算回路部３１の第２の端部６９ａの位置が、第２の演算回路部３２の第３の端部７０ｂの位置と、第４の端部７１ｂの位置との間の位置となるように構成されている（ＡＡ構成）。
また第１の演算回路部３１の第１の端部６８ａの位置が、第２の演算回路部３２の第３の端部７０ｂの位置と同じ位置となるように構成されている。
この構成は、第１の端部６８ａの位置が、第３の端部７０ｂの位置と、第４の端部７１ｂの位置との間の位置であるとも言える（ＡＡ構成）。また第３の端部７０ｂの位置が、第１の端部６８ａの位置と、第２の端部６８ｂの位置との間の位置であるとも言える（ＢＢ構成）。
図３０Ｃは、図２９に例示する等長配線構成と同じ構成である。
図２９及び図３０に示す例では、第１の演算回路部３１の並列に配置される複数の出力線６６ａのピッチと比べて、第２の演算回路部３２の並列に配置される複数の入力線６５ｂのピッチが大きい場合が例に挙げられている。
すなわち第１の演算回路部３１の出力端の幅と比べて、第２の演算回路部３２の入力端の幅が大きい場合が例に挙げられている。
このような構成に限定されず、図３１に示すように、第１の演算回路部３１の並列に配置される複数の出力線６６ａのピッチと比べて、第２の演算回路部３２の並列に配置される複数の入力線６５ｂのピッチが小さい場合でも、等長配線構成は実現可能である。
すなわち第１の演算回路部３１の出力端の幅と比べて、第２の演算回路部３２の入力端の幅が小さい場合でも、等長配線構成は実現可能である。
図３１Ａ〜Ｃにおいて、第１の演算回路部３１の複数の入力線６５ａの延在方向と、第２の演算回路部３２の複数の出力線６６ｂの延在方向が、互いに平行となっている（ともにＸ方向に平行）。
図３１Ａでは、第１の演算回路部３１の第１の端部６８ａの位置が、第２の演算回路部３２の第３の端部７０ｂの位置と、第４の端部７１ｂの位置との間の位置となるように構成されている（ＡＡ構成）。
このことは、第２の演算回路部３２の第４の端部７１ｂの位置が、第１の演算回路部３２の第１の端部６８ａの位置と、第２の端部６９ａの位置との間の位置となるように構成されているとも言える（ＢＢ構成）。
また第１の演算回路部３１の第１の端部６８ａ及び第２の端部６９ａの位置の両方が、第２の演算回路部３２の第３の端部７０ｂの位置及び第４の端部７１ｂの位置のいずれとも異なる位置となるように構成されている。
このことは、第３の端部７０ｂ及び第４の端部７１ｂの位置の両方が、第１の端部６８ａの位置及び第２の端部６８ｂの位置のいずれとも異なる位置となるように構成されているとも言える。
図３１Ｂでは、第１の演算回路部３１の第２の端部６９ａの位置が、第２の演算回路部３２の第３の端部７０ｂの位置と、第４の端部７１ｂの位置との間の位置となるように構成されている（ＡＡ構成）。
また第１の演算回路部３１の第１の端部６８ａの位置が、第２の演算回路部３２の第３の端部７０ｂの位置と同じ位置となるように構成されている。
この構成は、第１の端部６８ａの位置が、第３の端部７０ｂの位置と、第４の端部７１ｂの位置との間の位置であるとも言える（ＡＡ構成）。また第３の端部７０ｂの位置が、第１の端部６８ａの位置と、第２の端部６９ａの位置との間の位置であるとも言える（ＢＢ構成）。
図３１Ｃは、第２の演算回路部３２の第３の端部７０ｂ及び第４の端部７１ｂの位置の両方が、第１の演算回路部３１の第１の端部６８ａの位置と第２の端部６９ａの位置との間の位置となるように構成されている（ＢＢ構成）。
また第１の端部６８ａ及び第２の端部６９ａの位置の両方が、第３の端部７０ｂの位置及び第４の端部７１ｂの位置のいずれとも異なる位置となるように構成されている。
このことは、第３の端部７０ｂ及び第４の端部７１ｂの位置の両方が、第１の端部６８ａの位置及び第２の端部６９ａの位置のいずれとも異なる位置となるように構成されているとも言える。
図３０Ｃに示す例では、第１の演算回路部３１の出力端の幅と比べて、第２の演算回路部３２の入力端の幅が小さい。またＹ方向に沿って見ると、第２の演算回路部３２の入力端の幅の全体が、第１の演算回路部３１の出力端の幅内に包含される。このような構成においても、等長配線構成を実現することが可能である。
図３０及び図３１に例示するように、第１の演算回路部３１の並列に配置される複数の出力線６６ａのピッチと、第２の演算回路部３２の並列に配置される複数の入力線６５ｂのピッチとが、互いに異なる場合において、等長配線構成を実現することが可能である。
これに限定されず、第１の演算回路部３１の並列に配置される複数の出力線６６ａのピッチと、第２の演算回路部３２の並列に配置される複数の入力線６５ｂのピッチとが、互いに等しい場合でも、等長配線構成を実現することが可能である。
図３０及び図３１に示す例では、第１の演算回路部３１及び第２の演算回路部３２の各々は、複数の入力線（６５ａ、６５ｂ）の入力側の端部が同一直線上に位置し、複数の出力線（６６ａ、６６ｂ）の出力側の端部が同一直線上に位置するように構成されている。
このような場合では、新たに考案した等長配線構成の特徴として、第１の演算回路部３１の複数の出力線６６ａの出力側の端部が並ぶ直線方向と、第２の演算回路部３２の複数の入力線６５ｂの入力側の端部が並ぶ直線方向とが、互いに平行（ともにＸ方向に平行）となるように構成されるという点を挙げることが可能である。
もちろん、複数の入力線（６５ａ、６５ｂ）の入力側の端部が同一直線上に位置していない場合や、複数の出力線（６６ａ、６６ｂ）の出力側の端部が同一直線上に位置していない場合でも、等長配線構成を実現することが可能である。
図３２は、等長配線構成を実現した場合の等長配線の一例を示す模式図である。
図３２では、図２９及び図３０Ｃに例示する等長配線構成が実現されている。
すなわち第１の端部６８ａ及び第２の端部６９ａの位置の両方が、第３の端部７０ｂの位置と第４の端部７１ｂの位置との間の位置となるように構成されている。
また第１の端部６８ａ及び第２の端部６９ａの位置の両方が、第３の端部７０ｂの位置及び第４の端部７１ｂの位置のいずれとも異なる位置となるように構成されている。
さらに、第１の演算回路部３１の並列に配置される複数の出力線６６ａのピッチと比べて、第２の演算回路部３２の並列に配置される複数の入力線６５ｂのピッチが大きい。
図３２に示す第１の演算回路部３１の複数の出力線６６ａの端部６８ａ、７２、６９ａと、第２の演算回路部３２の複数の入力線６５ｂの端部７０ｂ、７３、７１ｂとの間を、等長配線領域７４とする。
この等長配線領域７４を同じサイズの正方形からなる複数のグリッド（格子）が並ぶように、格子状に区切る。図３２に示すように、出力線６６ａの端部６８ａ、７２、６９ａから対応する入力線６５ｂの端部７０ｂ、７３、７１ｂまで、グリッドの１辺の長さ×１２分の長さで等しくなるように、等長配線を引くことが可能である。
もちろん、図３２に示す例は一例であり、他の配線構成でも、等長配線を実現することが可能である。
このように、前段／後段の関係となる第１の演算回路部３１及び第２の演算回路部３２に対して、図２９〜図３１に例示するような等長配線構成を実現する。これにより、第１の演算回路部３１の複数の出力線６６ａの端部の各々から、第２の演算回路部３２の対応する複数の入力線６５ｂの各々の端部までの配線を、等長配線にすることに非常に有利となる。
また、第１の演算回路部３１の複数の出力線６６ａの端部の各々から、第２の演算回路部３２の対応する複数の入力線６５ｂの各々の端部までの配線の長さを短くすることが可能となり、余分な配線長を削減することが可能となる。
出力線６６ａの端部から対応する入力線６５ｂの端部までの配線長を等長とすることは、その配線部分で生じる寄生容量を等容量にすることにも繋がる。これにより、アナログ信号の遅延時間をそろえることが可能となり、アナログ信号の伝達誤差を抑えることが可能となる。
特に、時間軸アナログ積和方式では、タイミング（時刻）あるいはパルス幅（時間）で情報が伝達されるため、遅延時間のバラツキを抑えることで、演算精度を大幅に向上させることが可能となる。
また出力線６６ａの端部から対応する入力線６５ｂの端部までの配線長を短くすることが可能であるので、外部回路によるタイミング遅延補償を小さくすることが可能となる。この結果、レイテンシーを短くすることが可能となる。
また配線長が短くすることが可能であるので、第２の演算回路部３２への入力を、同じ条件にそろえることにも有利である。
なお、出力線６６ｂの端部から入力線６５ａの端部までの全ての配線長が等長とはならない場合もあり得る。また厳密に等長ではなく、ある程度のばらつきが発生する場合もあり得る。
しかしながら、新たに考案した等長配線構成を採用することで、出力線６６ａの端部から入力線６５ｂの端部までの多くの配線帳を等長にすること、あるいは所定の長さを基準とした十分に小さい範囲の長さで、そろえることが可能となる。この結果、上記した効果を十分に発揮させることが可能となる。
本技術に係る等長配線構成は、アナログ信号を入力／出力するアナログ方式の演算回路部５を複数用いて構成する演算装置において、演算回路部５の配置に適切な限定を加えることにより、演算回路部５間の配線を等長（等容量、等遅延時間）とし、また短くすることを可能とする技術とも言える。
図２９〜図３１に例示する等長配線構成の特徴を、他の表現により規定することも可能である。
例えば、第１の端部６８ａと第２の端部６９ｂとを結ぶ辺を、第１の演算回路部３１の出力辺とする。第３の端部７０ｂと第４の端部７１ｂとを結ぶ辺を、第２の演算回路部３２の入力辺とする。
そうすると、例えば図３０Ｃや図３１Ｃの構成は、第１の演算回路部３１の出力辺、及び第２の演算回路部３２の入力辺のうち短い側の辺の両端から長い側の辺に描いた垂線が、長い側の辺の両端をはみ出さない構成ということも可能である。
このように第１の演算回路部３１の出力辺、第２の演算回路部３２の入力辺、両端からの垂線といった表現を用いて、本技術に係る等長配線構成の特徴を規定することも可能である。
以下、前段／後段の関係にあり、等長配線構成が実現された２つの演算回路部５を、「第１の演算回路部」及び「第２の演算回路部」として構成された２つの演算回路部５と表現する場合がある。
図３３は、推論装置の他の構成例を示す模式図である。なお、Ｄ／Ａコンバータ３６までの回路構成、及びＡ／Ｄコンバータ４０からの回路構成の図示は省略されている。
図３３に示す推論装置４００は、４つの演算回路部７６ａ〜７６ｄが４段接続されたネットワーク回路が実現されている。
前段／後段の関係となる演算回路部の間には、ＲｅＬＵ回路３７及び拡大回路３８が配置される。
最も後段の演算回路部７６ｄとＡ／Ｄコンバータ４０との間には、差分回路３９が配置される。
このような推論装置４００にも、本技術を適用することが可能である。
例えば４つの演算回路部７６ａ〜７６ｄのうちの２つの演算回路部であって、前段／後段の関係となる２つの演算回路部の少なくとも１組に対して、等長配線構成が実現されればよい。
すなわち４つの演算回路部７６ａ〜７６ｄのうち組前段／後段の関係となる２つの演算回路部の少なくとも１組が、「第１の演算回路部」及び「第２の演算回路部」として構成されればよい。
もちろん前段／後段の関係となる２つの演算回路部の全ての組に対して、等長配線構成が実現され、「第１の演算回路部」及び「第２の演算回路部」として構成されてもよい。この場合、実現される等長配線構成自体が、互いに等しい構成でなくてもよい。例えば、図３０及び図３１に例示するバリエーションから適宜等長配線構成が選択されて実現されてよい。
なお前段／後段の関係となる２つの演算回路部を、以下のように表現することも可能である。
複数の演算回路部のうちの２つの演算回路部であって、一方の演算回路部の複数の入力線には、他方の演算回路部の複数の出力線から出力される積和信号、又は他方の演算回路部の複数の出力線から出力される積和信号に基づいて生成される信号が、入力値に応じた電気信号として入力される関係となる前記２つの演算回路部。
このような関係となる２つの演算回路部の少なくとも１組が、「第１の演算回路部」及び「第２の演算回路部」として構成されてもよい。
２以上の任意の数の演算回路部を含む演算装置に対して、本技術は適用可能である。
図３４に示す推論装置５００では、４つの演算回路部７７ａ〜７７ｄがリング状に接続されたネットワーク回路が実現されている。
前段／後段の関係となる演算回路部の間には、出力スイッチ７８、Ａ／Ｄコンバータ４０、Ｄ／Ａコンバータ３６、及び入力スイッチ７９が配置される。
前段／後段の関係となる演算回路部７７ａ及び７７ｂの間の回路を参照して、出力スイッチ７８は、演算回路部７７ａから積和結果信号の出力先を、Ａ／Ｄコンバータ４０及び入力スイッチ７９のいずれかに切替えることが可能である。入力スイッチ７９は、Ｄ／Ａコンバータ３６からの出力、及び出力スイッチ７８からの出力のいずれかを切替えて、演算回路部７７ｂに出力する。
前段／後段の関係となる他の２つの演算回路部間の構成も同様である。
すなわち推論装置５００では、演算回路部７７ａ及び７７ｂの間、演算回路部７７ｂ及び７７ｃの間、演算回路部７７ｃ及び７７ｄの間、演算回路部７７ｄ及び７７ａの間のいずれにおいても、前段の演算回路部の出力をそのまま後段の演算回路部に接続するか、あるいはＤ／Ａコンバータ４０から出力させるかを選択することが可能となる。
また画素データ等の類推の対象となるデータを、演算回路部７７ａ及び７７ｂの間、演算回路部７７ｂ及び７７ｃの間、演算回路部７７ｃ及び７７ｄの間、演算回路部７７ｄ及び７７ａ間のいずれの位置から、Ｄ／Ａコンバータ３６を介して入力することが可能である。
なお、ＲｅＬＵ回路、拡大回路、差分回路等を適宜配置することも可能である。
図３５は、推論装置５００による推論時の動作例を示すタイミングチャートである。
ここでは、演算回路部７７ｄ及び７７ａの間にあるＤ／Ａコンバータ３６ａから推論装置５００へデータが入力され、ループを２周して、Ａ／Ｄコンバータ４０ａから出力される場合を例に挙げる。
時刻ｔ１〜ｔ２：Ｄ／Ａコンバータ３６ａからの出力が演算回路部７７ａへ入力される。
時刻ｔ２〜ｔ３：演算回路部７７ａからの出力が演算回路部７７ｂへ入力される。
時刻ｔ３〜ｔ４：演算回路部７７ｂからの出力が演算回路部７７ｃへ入力される。
時刻ｔ４〜ｔ５：演算回路部７７ｃからの出力が演算回路部７７ｄへ入力される。
時刻ｔ５〜ｔ６：演算回路部７７ｄからの出力が演算回路部７７ａへ入力される。
時刻ｔ６〜ｔ７：演算回路部７７ａからの出力が演算回路部７７ｂへ入力される。
時刻ｔ７〜ｔ８：演算回路部７７ｂからの出力が演算回路部７７ｃへ入力される。
時刻ｔ８〜ｔ９：演算回路部７７ｃからの出力が演算回路部７７ｄへ入力される。
時刻ｔ９〜ｔ１０：演算回路部７７ｄからの出力がＡ／Ｄコンバータ４０ａへ入力される。
図３５に示すように、各演算回路部において、動作していない非動作時間が存在する。例えば演算回路部７７ａでは、ｔ３〜ｔ５の間が非動作時間となる。
各演算回路部において、非動作時間中に、図示しない書き込み用の回路等により、荷重値の更新を実行する。これにより、単なるループではなく、異なる荷重値が設定された演算回路部を、連続的に接続することが可能となる。
また各演算回路部の入力／出力数以下であれば、出力／入力信号の数を減らすことも可能である。
このような推論装置５００にも、本技術を適用することが可能である。
例えば４つの演算回路部７７ａ〜７７ｄのうち組前段／後段の関係となる２つの演算回路部の少なくとも１組に等長配線構成が実現され、「第１の演算回路部」及び「第２の演算回路部」として構成されればよい。
もちろん前段／後段の関係となる２つの演算回路部の全ての組に対して、等長配線構成が実現され、「第１の演算回路部」及び「第２の演算回路部」として構成されてもよい。
これにより、上記した効果が発揮される。
図３６〜図３８は、本技術に係る演算装置の他の構成例であり、複数の演算回路部の配置構成のバリエーション例を示す模式図である。
以下に説明する演算装置において、各演算回路部８１〜８６は、所定の平面を基準平面として、複数の入力線及び複数の出力線が配置されている。逆に言えば、複数の入力線、及び複数の入力線に交差する複数の出力線が配置される面を、基準平面と言うことも可能である。
基準平面は、３次元の空間内に対して任意に設定することが可能である。
以下、３次元空間に対して、改めてＸＹＺ座標系を設定する。この座標系は、図２９等に示す座標系と関連性を有するものではない。
また各演算回路部８１〜８６において、アナログ信号が入力される側を、入力辺８７と記載する。入力辺８７は、複数の入力線の端部が並ぶ位置に相当し、必ずしも直線状に構成される訳ではない。
図３６〜図３８では、入力辺８７に向けて矢印が図示されている。その矢印の入力辺８７に当接する線の延在方向が信号の入力方向であり、複数の入力線の延在方向となる。
また各演算回路部８１〜８６において、積和信号が出力される側を、出力辺８８と記載する。出力辺８８は、複数の出力線の端部が並ぶ位置に相当し、必ずしも直線状に構成される訳ではない。
図３６〜図３８では、出力辺８８から矢印が図示されている。その矢印の出力辺８８に当接する線の方向が信号の出力方向であり、複数の出力線の延在方向となる。
図３６Ａに示す例では、ＸＹ平面に平行な面を基準平面として、４つの演算回路部８１ａ〜８１ｄが構成される。すなわち各演算回路部は、ＸＹ平面に平行な面上に、複数の入力線と複数の出力線が配置される。
４つの演算回路部８１ａ〜８１ｄは、同一平面上に配置される。すなわち４つの演算回路部８１ａ〜８１ｄは、各々の基準平面が同一平面上に位置するように構成される。
以下の組の演算回路部は、「第１の演算回路部」及び「第２の演算回路部」として構成されている。なお（→）は、アナログ信号の出力方向を示す。
演算回路部８１ａ→演算回路部８１ｂ
演算回路部８１ｂ→演算回路部８１ｃ
演算回路部８１ｃ→演算回路部８１ｄ
演算回路部８１ｄ→演算回路部８１ａ
ここで「第１の演算回路部」の基準平面を第１の基準平面とし、「第２の演算回路部」の基準平面を第２の基準平面とする。そうすると、図３６Ａに示す演算装置は、第１の基準平面と第２の基準平面とが、同一平面上に位置する構成を有する。
図３６Ａの構成例は、図３４に示す推論装置５００と同様に、アナログ信号をループして入力／出力を繰り返すことが可能な構成を有する。
もちろんループ可能な構成に限定されず、アナログ信号が配置されている演算回路部の数だけ通過したらＡ／Ｄコンバータを介して出力される構成も採用可能である。
このことは、図３６〜図３８に例示する各演算装置において、共通して言えることである。
図３６Ｂに示す例では、ＸＹ平面に平行な面を基準平面として、２つの演算回路部８２ａ及び８２ｂが構成される。
演算回路部８２ａ及び８２ｂは、基準平面の垂線方向であるＺ方向に沿って並ぶように配置される。すなわち高さ方向において、２つの演算回路部８２ａ及び８２ｂが積層された２段構成を有する。
図３６Ｂに示すように、１段目の演算回路部８２ａの手前側の入力辺８７ａから信号が入力され、右側の出力辺８８ａから出力される。出力された信号は、垂直配線を介して２段目の演算回路部８２ｂの右側の入力辺８７ｂに入力される。入力された信号は、２段目の演算回路部８２ｂの手前側の出力辺８８ｂから出力され、垂直配線を介して１段目の演算回路部８２ａの入力辺８７ａに再び入力される。
演算回路部８２ａ及び８２ｂは、「第１の演算回路部」及び「第２の演算回路部」として構成されている。従って、図３６Ｂに示す演算装置は、第１の基準平面と第２の基準平面とが、互いに平行に配置される構成を有する。
図３６Ｃに示す例では、ＸＹ平面に平行な面を基準平面として、４つの演算回路部８３ａ〜８３ｄが構成される。
演算回路部８３ａ〜８３ｄは、基準平面の垂線方向であるＺ方向に沿って並ぶように配置される。すなわち高さ方向において、４つの演算回路部８３ａ〜８３ｄが積層された４段構成を有する。
図３６Ｃに示すように、アナログ信号の経路は以下の通りである。
（１）１段目の演算回路部８３ａの手前側の入力辺８７ａへ入力
（２）１段目の演算回路部８３ａの右側の出力辺８８ａから出力
（３）垂直配線を介して２段目の演算回路部８３ｂの右側の入力辺８７ｂへ入力
（４）２段目の演算回路部８３ｂの奥側の出力辺８８ｂから出力
（５）垂直配線を介して３段目の演算回路部８３ｃの奥側の入力辺８７ｃへ入力
（６）３段目の演算回路部８３ｃの左側の出力辺８８ｃから出力
（７）垂直配線を介して４段目の演算回路部８３ｄの左側の入力辺８７ａｄへ入力
（８）４段目の演算回路部８３ｄの手前側の出力辺８８ｄから出力
（９）垂直配線を介して１段目の演算回路部８３ａの手前側の入力辺８７ａへ入力
なお、１段目の演算回路部８３ａと２段目の演算回路部８３ｂとを結ぶ配線、及び３段目の演算回路部８３ｃと４段目の演算回路部８３ｄとを結ぶ配線は、左右どちらでもよい。
また、４段目の演算回路部８３ｄと１段目の演算回路部８３ａとを結ぶ配線、及び２段目の演算回路部８３ｂと３段目の演算回路部８３ｃとを結ぶ配線を、互いに反対側となる辺を通することで、アナログ配線の簡素化、短縮化を図ることが可能となる。
以下の組の演算回路部は、「第１の演算回路部」及び「第２の演算回路部」として構成されている。
演算回路部８３ａ→演算回路部８３ｂ
演算回路部８３ｂ→演算回路部８３ｃ
演算回路部８３ｃ→演算回路部８３ｄ
演算回路部８３ｄ→演算回路部８３ａ
従って、図３６Ｃに示す演算装置は、第１の基準平面と第２の基準平面とが、互いに平行に配置される構成を有する。
図３７Ａに示す例では、ＸＹ平面に平行な面を基準平面として、４つの演算回路部８４ａ〜８４ｄが構成される。
演算回路部８４ａ及び８４ｂは、同一平面上に配置される。
演算回路部８４ｄ及び８４ｃは、同一平面上に配置される。
演算回路部８４ａ及び８４ｄ、演算回路部８４ｂ及び８４ｃとは、基準平面の垂線方向であるＺ方向に沿って並ぶように配置される。
すなわち本例では、同一平面上に並べられた２つの演算回路部同士を、高さ方向で２段積層させた構成を有する。
図３７Ａに示すように、アナログ信号の経路は以下の通りである。
（１）１段目左側の演算回路部８４ａの手前側の入力辺８７ａへ入力
（２）１段目左側の演算回路部８４ａの右側の出力辺８８ａから出力
（３）１段目右側の演算回路部８４ｂの左側の入力辺８７ｂへ入力
（４）１段目右側の演算回路部８４ｂの奥側の出力辺８８ｂから出力
（５）垂直配線を介して２段目右側の演算回路部８４ｃの奥側の入力辺８７ｃへ入力
（６）２段目右側の演算回路部８４ｃの左側の出力辺８８ｃから出力
（７）２段目左側の演算回路部８４ｄの右側の入力辺８７ｄへ入力
（８）２段目左側の演算回路部８４ｄの手前側の出力辺８８ｄから出力
（９）垂直配線を介して１段目左側の演算回路部８４ａの手前側の入力辺８７ａへ入力
以下の組の演算回路部は、「第１の演算回路部」及び「第２の演算回路部」として構成されている。
演算回路部８４ａ→演算回路部８４ｂ
演算回路部８４ｂ→演算回路部８４ｃ
演算回路部８４ｃ→演算回路部８４ｄ
演算回路部８４ｄ→演算回路部８４ａ
従って、図３７Ａに示す演算装置は、第１の基準平面と第２の基準平面とが同一平面上に位置する構成、及び第１の基準平面と第２の基準平面とが互いに平行に配置される構成の両方を含む。
図３７Ｂに示す例では、ＸＹ平面に平行な面を基準平面として、８つの演算回路部８５ａ〜８５ｈが構成される。
４つの演算回路部８５ａ〜８５ｄは、同一平面上に配置される。
４つの演算回路部８５ｅ〜８５ｈは、同一平面上に配置される。
演算回路部８５ａ〜８５ｄと、演算回路部８５ｅ〜８５ｈとは、基準平面の垂線方向であるＺ方向に沿って並ぶように配置される。
すなわち本例では、同一平面上に並べられた４つの演算回路部同士を、高さ方向で２段積層させた構成を有する。
図３７Ｂに示すように、アナログ信号の経路は以下の通りである。
（１）１段目左手前側の演算回路部８５ａの手前側の入力辺８７ａへ入力
（２）１段目左手前側の演算回路部８５ａの右側の出力辺８８ａから出力
（３）１段目右手前側の演算回路部８５ｂの左側の入力辺８７ｂへ入力
（４）１段目右手前側の演算回路部８５ｂの奥側の出力辺８８ｂから出力
（５）１段目右奥側の演算回路部８５ｃの手前側の入力辺８７ｃへ入力
（６）１段目右奥側の演算回路部８５ｃの左側の出力辺８８ｃから出力
（７）１段目左奥側の演算回路部８５ｄの右側の入力辺８７ｄへ入力
（８）１段目左奥側の演算回路部８５ｄの奥側の出力辺８８ｄから出力
（９）垂直配線を介して２段目左奥側の演算回路部８５ｅの奥側の入力辺８７ｅへ入力
（１０）２段目左奥側の演算回路部８５ｅの右側の出力辺８８ｅから出力
（１１）２段目右奥側の演算回路部８５ｆの左側の入力辺８７ｆへ入力
（１２）２段目右奥側の演算回路部８５ｆの手前側の出力辺８８ｆから出力
（１３）２段目右手前側の演算回路部８５ｇの奥側の入力辺８７ｇへ入力
（１４）２段目右手前側の演算回路部８５ｇの左側の出力辺８８ｇから出力
（１５）２段目左手前側の演算回路部８５ｈの右側の入力辺８７ｈへ入力
（１６）２段目左手前側の演算回路部８５ｈの手前側の出力辺８８ｈから出力
（１７）垂直配線を介して１段目右手前の演算回路部８５ａの手前側の入力辺８７ａへ入力
以下の組の演算回路部は、「第１の演算回路部」及び「第２の演算回路部」として構成されている。
演算回路部８５ａ→演算回路部８５ｂ
演算回路部８５ｂ→演算回路部８５ｃ
演算回路部８５ｃ→演算回路部８５ｄ
演算回路部８５ｄ→演算回路部８５ｅ
演算回路部８５ｅ→演算回路部８５ｆ
演算回路部８５ｆ→演算回路部８５ｇ
演算回路部８５ｇ→演算回路部８５ｈ
演算回路部８５ｈ→演算回路部８５ａ
従って、図３７Ｂに示す演算装置は、第１の基準平面と第２の基準平面とが同一平面上に位置する構成、及び第１の基準平面と第２の基準平面とが互いに平行に配置される構成の両方を含む。
図３８Ａに示す例では、以下の３つの演算回路部が構成される。
演算回路部８６ａ：ＸＹ平面に平行な面を基準平面として構成
演算回路部８６ｂ：ＹＺ平面に平行な面を基準平面として構成
演算回路部８６ｃ：ＺＸ平面に平行な面を基準平面として構成
演算回路部８６ｂは、演算回路部８６ａよりも左側かつ上方側の位置に配置される。
演算回路部８６ｃは、演算回路部８６ａよりも奥側かつ上方側の位置に配置される。
図３８Ａに示すように、アナログ信号の経路は以下の通りである。
（１）演算回路部８６ａの奥側の入力辺８７ａへ入力
（２）演算回路部８６ａの左側の出力辺８８ａから出力
（３）垂直配線を介して演算回路部８６ｂの下方側の入力辺８７ｂへ入力
（４）演算回路部８６ｂの奥側の出力辺８８ｂから出力
（５）左に延びる配線を介して演算回路部８６ｃの左側の入力辺８７ｃへ入力
（６）演算回路部８６ｃの下方側の出力辺８８ｃから出力
（７）手前に延びる配線を介して演算回路部８６ａの奥側の入力辺８７ａへ入力
以下の組の演算回路部は、「第１の演算回路部」及び「第２の演算回路部」として構成されている。
演算回路部８６ａ→演算回路部８６ｂ
演算回路部８６ｂ→演算回路部８６ｃ
演算回路部８６ｃ→演算回路部８６ａ
従って、図３６Ｃに示す演算装置は、第１の基準平面と第２の基準平面とが、互いに垂直に配置される構成を有する。
例えば、鉛直面に演算回路部を構成可能である場合には、図３８に例示するような配置構成も実現可能である。
図３６〜図３８に例示した演算装置において、前段／後段の関係となる２つの演算回路部の少なくとも１つが「第１の演算回路部」及び「第２の演算回路部」として構成されればよい。
以上、本実施形態に係る演算装置では、前段／後段の関係となる２つの演算回路部に対して、等長配線構成が実現される。これにより、積和演算を行うアナログ方式の回路において、演算の精度を向上することが可能となる。
なお上記した特許文献１のように、入力信号や積和信号の伝達等について概念的に説明するための図等が図示されている文献はあった。しかしながら、複数の演算回路部の設計において、実際の物理的な配置構成や配線等について言及している文献はなかった。
そこで複数の演算回路部を有する演算装置において、実際の回路構成について検討を重ねた。具体的には、入力値に応じた時間情報を含むアナログ信号を入力／出力する複数のアナログ演算回路部を同一チップ上に搭載する際に、電力等の観点で効率の良い配置や配線について検討を重ねた。
その結果、演算回路部に含まれる、互いに交差するように配置される複数の入力線、及び複数の出力線に着目し、本技術に係る等長配線構成を新たに考案した。
もちろん本技術の適用が、複数のアナログ演算回路部を単体のチップへ搭載する場合に限定される訳ではない。複数のアナログ演算回路部を、積層チップ等の複数のチップや３次元半導体へ搭載する場合にも、本技術は適用可能であり、上記した効果を発揮することが可能である。
＜その他の実施形態＞
本技術は、以上説明した実施形態に限定されず、他の種々の実施形態を実現することができる。
図３９は、等長配線構成の他の実施形態を説明するための模式図である。
図３９に示す演算装置では、第１の演算回路部３１及び第２の演算回路部３２の各々に含まれる信号線のうち、実際に積和演算に用いられる信号線が適宜選択される。
例えば図３９に示すように、第１の演算回路部３１では、有効領域Ｌ１に含まれる７本の信号線が、実際の積和演算時に複数の出力線６６ａとして用いられる。また第２の演算回路部３２では、有効領域Ｌ２に含まれる７本の信号線が、実際の積和演算時に複数の入力線６５ｂとして用いられる。
そして、この有効領域Ｌ１及びＬ２内の実際に用いられる複数の出力線６６ａ及び複数の入力線６５ｂに対して、本技術に係る等長配線構成が実現されている。
すなわち本技術に係る「複数の入力線」及び「複数の出力線」は、配置されている信号線のうちの、実際の積和演算時に用いられる信号線により規定することも可能である。
図３４に例示する推論装置５００について、各演算回路部の入力／出力数以下であれば、出力／入力信号の数を減らすことも可能である旨を説明した。このことは、推論装置５００のみならず、図２３に例示する推論装置３００、図３３に例示する推論装置４００、その他、本技術に係る任意の推論装置（演算装置）に対して適用可能な事項である。
上記では、タイミング（時刻）あるいはパルス幅（時間）で情報を伝達する時間軸アナログ積和方式の演算装置を例に挙げた。しかしながら、電圧や電流の大きさにより情報を伝達するアナログ積和方式の演算装置に対しても、本技を適用することが可能である。
前段／後段の関係となる２つの演算回路部に対して等長配線構成を実現することで、アナログ信号（電流や電圧）の遅延時間（配線遅延）のバラつきを抑制することが可能となる。これにより、演算回路部の全ての入力信号が安定するまでの待ち時間を小さくすることができ、レイテンシーを短くすることが可能となる。
上記では、複数の演算回路部を含む演算装置として、推論装置を例に挙げた。これに限定されず、複数の演算回路部を含む他の演算装置にも本技術は適用可能である。
上記では、蓄積部により保持された電圧が閾値を過ぎて大きくなるタイミングに基づいて、積和結果信号を出力する場合を例に挙げた。しかしながら、蓄積部により保持された電圧が閾値を過ぎて小さくなるタイミングに基づいて、積和結果信号を出力する構成が採用されてもよい。例えば、蓄積部として機能するキャパシタの電圧が、所定のプリセット値となるまで予め充電される。そして信号値と荷重値との乗算値に対応する電荷の和が蓄積された後に、キャパシタを所定の速度で放電する。このような場合、キャパシタにより保持された電圧が閾値を過ぎて小さくなるタイミングに基づいて、積和結果信号を出力することが可能である。もちろんこのような構成に限定される訳ではない。なお本開示では、キャパシタの放電は、キャパシタに負の電荷を充電することに含まれる。
上記では、１対の出力線が用いられる場合を説明した。これに限定されず、３以上の出力線が設けられてもよい。すなわち１以上の任意の数の出力線が用いられる場合でも、上記で説明した本技術は適用可能である。例えば乗算部は、対応する入力線と、１以上の出力線のいずれか１つとの間に接続され荷重値を規定する抵抗器を含み、抵抗器が接続された出力線に乗算値に対応する電荷を出力する。もちろんこれに限定される訳ではない。
各図面を参照して説明した演算装置、積和演算装置、アナログ回路、シナプス回路、ニューロン回路、等長配線構成等の各構成、積和信号、積和結果信号の生成方法等はあくまで一実施形態であり、本技術の趣旨を逸脱しない範囲で、任意に変形可能である。すなわち本技術を実施するための他の任意の構成や方法等が採用されてよい。
本開示において、「中心」「中央」「均一」「等しい」「同じ」「直交」「平行」「垂直」「対称」「延在」「軸方向」「直方体形状」「曲面形状」「曲線形状」「曲線形状」「レンズ形状」等の、形状、サイズ、位置関係、状態等を規定する概念は、「実質的に中心」「実質的に中央」「実質的に均一」「実質的に等しい」「実質的に同じ」「実質的に直交」「実質的に平行」「実質的に垂直」「実質的に対称」「実質的に延在」「実質的に軸方向」「実質的に直方体形状」「実質的に曲面形状」「実質的に曲線形状」「実質的に曲線形状」「実質的にレンズ形状」等を含む概念とする。
例えば「完全に中心」「完全に中央」「完全に均一」「完全に等しい」「完全に同じ」「完全に直交」「完全に平行」「完全に垂直」「「完全に対称」「完全に延在」「完全に軸方向」「完全に軸方向」「完全に直方体形状」「完全に曲面形状」「完全に曲線形状」「完全に曲線形状」「完全にレンズ形状」等を基準とした所定の範囲（例えば誤差範囲や、±１０％の所定の範囲）等も含まれる。
以上説明した本技術に係る特徴部分のうち、少なくとも２つの特徴部分を組み合わせることも可能である。すなわち各実施形態で説明した種々の特徴部分は、各実施形態の区別なく、任意に組み合わされてもよい。また上記で記載した種々の効果は、あくまで例示であって限定されるものではなく、また他の効果が発揮されてもよい。
なお、本技術は以下のような構成も採ることができる。
（１）
各々が、
所定の方向を延在方向として並列に配置され、入力値に応じた電気信号がそれぞれ入力される複数の入力線と、
前記所定の方向とは異なる方向を延在方向として前記複数の入力線と交差するように並列に配置され、各々が、前記複数の入力線に入力される前記電気信号に基づいて生成される前記入力値に荷重値を乗算した乗算値の和を表す積和信号を出力する複数の出力線と、
を有する複数の演算回路部を具備し、
前記複数の演算回路部は、第１の演算回路部、及び第２の演算回路部を有し、
前記第２の演算回路部の前記複数の入力線には、前記第１の演算回路部の前記複数の出力線から出力される前記積和信号、又は前記第１の演算回路部の前記複数の出力線から出力される前記積和信号に基づいて生成される信号が、前記入力値に応じた電気信号として入力され、
前記第１の演算回路部の前記複数の入力線の延在方向である第１の方向と、前記第２の演算回路部の前記複数の出力線の延在方向である第２の方向とが、互いに平行となるように構成され、
前記第１の演算回路部の並列に配置される前記複数の出力線のうち最も端に位置する２つの最端出力線の前記第２の演算回路部側の端部を第１の端部及び第２の端部とし、前記第２の演算回路部の並列に配置される前記複数の入力線のうち最も端に位置する２つの最端入力線の前記第１の演算回路部側の端部を第３の端部及び第４の端部とすると、
前記第１の端部又は前記第２の端部の少なくとも一方の前記第１の方向における位置が、前記第３の端部の前記第１の方向における位置と、前記第４の端部の前記第１の方向における位置との間の位置となるように構成される
又は、
前記第３の端部又は前記第４の端部の少なくとも一方の前記第１の方向における位置が、前記第１の端部の前記第１の方向における位置と、前記第２の端部の前記第１の方向における位置との間の位置となるように構成される
演算装置。
（２）（１）に記載の演算装置であって、
前記第１の端部の前記第１の方向における位置、及び前記第２の端部の前記第１の方向における位置の両方が、前記第３の端部の前記第１の方向における位置と、前記第４の端部の前記第１の方向における位置との間の位置となるように構成される
演算装置。
（３）（１）に記載の演算装置であって、
前記第３の端部の前記第１の方向における位置、及び前記第４の端部の前記第１の方向における位置の両方が、前記第１の端部の前記第１の方向における位置と、前記第２の端部の前記第１の方向における位置との間の位置となるように構成される
演算装置。
（４）（１）から（３）のうちいずれか１つに記載の演算装置であって、
前記第１の端部又は前記第２の端部の少なくとも一方の前記第１の方向における位置が、前記第３の端部の前記第１の方向における位置、及び前記第４の端部の前記第１の方向における位置のいずれとも異なる位置となるように構成される
演算装置。
（５）（１）から（４）のうちいずれか１つに記載の演算装置であって、
前記第３の端部又は前記第４の端部の少なくとも一方の前記第１の方向における位置が、前記第１の端部の前記第１の方向における位置、及び前記第２の端部の前記第１の方向における位置のいずれとも異なる位置となるように構成される
演算装置。
（６）（１）から（５）のうちいずれか１つに記載の演算装置であって、
前記第１の演算回路部の前記複数の出力線の延在方向と、前記第２の演算回路部の前記複数の入力線の延在方向とが、互いに平行となるように構成される
演算装置。
（７）（１）から（６）のうちいずれか１つに記載の演算装置であって、
前記複数の演算回路部のうちの２つの演算回路部であって、一方の演算回路部の前記複数の入力線には、他方の演算回路部の前記複数の出力線から出力される前記積和信号、又は他方の演算回路部の前記複数の出力線から出力される前記積和信号に基づいて生成される信号が、前記入力値に応じた電気信号として入力される関係となる前記２つの演算回路部は、前記第１の演算回路部及び前記第２の演算回路部として構成される
演算装置。
（８）（１）から（７）のうちいずれか１つに記載の演算装置であって、
前記複数の演算回路部の各々は、所定の平面を基準平面として、前記複数の入力線及び前記複数の出力線が配置されており、
前記第１の演算回路部の前記基準平面である第１の基準平面と、前記第２の演算回路部の前記基準平面である第２の基準平面とは、同一平面上に位置する
演算装置。
（９）（１）から（７）のうちいずれか１つに記載の演算装置であって、
前記複数の演算回路部の各々は、所定の平面を基準平面として、前記複数の入力線及び前記複数の出力線が配置されており、
前記第１の演算回路部の前記基準平面である第１の基準平面と、前記第２の演算回路部の前記基準平面である第２の基準平面とは、互いに平行に配置される
演算装置。
（１０）（１）から（７）のうちいずれか１つに記載の演算装置であって、
前記複数の演算回路部の各々は、所定の平面を基準平面として、前記複数の入力線及び前記複数の出力線が配置されており、
前記第１の演算回路部の前記基準平面である第１の基準平面と、前記第２の演算回路部の前記基準平面である第２の基準平面とは、互いに垂直に配置される
演算装置。
（１１）（１）から（１０）のうちいずれか１つに記載の演算装置であって、
前記複数の演算回路部の各々は、前記複数の入力線の入力側の端部が同一直線上に位置し、前記複数の出力線の出力側の端部が同一直線上に位置しており、
前記第１の演算回路部の前記複数の出力線の出力側の端部が並ぶ直線方向と、前記第２の演算回路部の前記複数の入力線の入力側の端部が並ぶ直線方向とが、互いに平行となるように構成される
演算装置。
（１２）（１）から（１１）のうちいずれか１つに記載の演算装置であって、
前記第１の演算回路部の並列に配置される前記複数の出力線のピッチと、前記第２の演算回路部の並列に配置される前記複数の入力線のピッチとは、互いに異なるように構成される
演算装置。
（１３）（１）から（１２）のうちいずれか１つに記載の演算装置であって、
前記複数の演算回路部の各々は、
前記複数の入力線の各々に入力される前記電気信号に基づいて前記入力値に荷重値を乗算した乗算値に対応する電荷を生成して、前記積和信号として前記出力線に出力する複数の乗算部と、
前記複数の乗算部の各々により前記出力線に出力された前記乗算値に対応する電荷を蓄積する蓄積部と、
前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する充電部と、
前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記入力値に荷重値を乗算した乗算値の和に対応するタイミングの情報を含む積和結果信号を出力する出力部と
を有する
演算装置。
（１４）（１３）に記載の演算装置であって、
前記出力線として、正電荷出力線と、負電荷出力線とが配置され、
前記複数の乗算部は、前記入力値に正の荷重値を乗算した乗算値に対応する正荷重電荷を生成して前記積和信号として前記正電荷出力線に出力する正荷重乗算部、又は前記入力値に負の荷重値を乗算した乗算値に対応する負荷重電荷を生成して前記積和信号として前記負電荷出力線に出力する負荷重乗算部の少なくとも一方を含み、
前記蓄積部は、前記正荷重乗算部により前記正電荷出力線に出力された前記正荷重電荷を蓄積可能な正電荷蓄積部と、前記負荷重乗算部により前記負電荷出力線に出力された前記負荷重電荷を蓄積可能な負電荷蓄積部とを有し、
前記充電部は、前記正電荷蓄積部、及び前記負電荷蓄積部を充電し、
前記出力部は、前記正電荷蓄積部、及び前記負電荷蓄積部の各々に対して、前記所定の閾値により閾値判定を実行することで、前記積和結果信号を出力する
演算装置。
（１５）
各々が、
所定の方向を延在方向として並列に配置され、入力値に応じた電気信号がそれぞれ入力される複数の入力線と、
前記所定の方向とは異なる方向を延在方向として前記複数の入力線と交差するように並列に配置され、各々が、前記複数の入力線に入力される前記電気信号に基づいて生成される前記入力値に荷重値を乗算した乗算値の和を表す積和信号を出力する複数の出力線と、
を有する複数の演算回路部と、
前記複数の演算回路部を接続して構成されたネットワーク回路と
を具備し、
前記複数の演算回路部は、第１の演算回路部、及び第２の演算回路部を有し、
前記第２の演算回路部の前記複数の入力線には、前記第１の演算回路部の前記複数の出力線から出力される前記積和信号、又は前記第１の演算回路部の前記複数の出力線から出力される前記積和信号に基づいて生成される信号が、前記入力値に応じた電気信号として入力され、
前記第１の演算回路部の前記複数の入力線の延在方向である第１の方向と、前記第２の演算回路部の前記複数の出力線の延在方向である第２の方向とが、互いに平行となるように構成され、
前記第１の演算回路部の並列に配置される前記複数の出力線のうち最も端に位置する２つの最端出力線の前記第２の演算回路部側の端部を第１の端部及び第２の端部とし、前記第２の演算回路部の並列に配置される前記複数の入力線のうち最も端に位置する２つの最端入力線の前記第１の演算回路部側の端部を第３の端部及び第４の端部とすると、
前記第１の端部又は前記第２の端部の少なくとも一方の前記第１の方向における位置が、前記第３の端部の前記第１の方向における位置と、前記第４の端部の前記第１の方向における位置との間の位置となるように構成される
又は、
前記第３の端部又は前記第４の端部の少なくとも一方の前記第１の方向における位置が、前記第１の端部の前記第１の方向における位置と、前記第２の端部の前記第１の方向における位置との間の位置となるように構成される
積和演算システム。
Ｔ…入力期間
θ…閾値
Ｐ１…信号線対
Ｐ７…入力信号線対
１…信号線
３…アナログ回路
５…演算回路部
７…入力信号線
７ａ…正の入力信号線
７ｂ…負の入力信号線
８…電荷出力線
８ａ…正電荷出力線
８ｂ…負電荷出力線
９…シナプス回路
１０…ニューロン回路
１１…蓄積部
１２…信号出力部
１５…充電部
１７…抵抗器
２３…信号生成部
３１…第１の演算回路部
３２…第２の演算回路部
６５ａ、６５ｂ…複数の入力線
６６ａ、６６ｂ…複数の出力線
６８、６９…最端出力線
６８ａ…第１の端部
６９ａ…第２端部
７０、７１…最端入力線
７０ｂ…第３の端部
７１ｂ…第４の端部
７４…等長配線領域
７６ａ〜７６ｄ、７７ａ〜７７ｄ、８１〜８６…演算回路部
１００、２００…演算装置
３００、４００、５００…推論装置

Claims (15)

  1. 各々が、
    所定の方向を延在方向として並列に配置され、入力値に応じた電気信号がそれぞれ入力される複数の入力線と、
    前記所定の方向とは異なる方向を延在方向として前記複数の入力線と交差するように並列に配置され、各々が、前記複数の入力線に入力される前記電気信号に基づいて生成される前記入力値に荷重値を乗算した乗算値の和を表す積和信号を出力する複数の出力線と、
    を有する複数の演算回路部を具備し、
    前記複数の演算回路部は、第１の演算回路部、及び第２の演算回路部を有し、
    前記第２の演算回路部の前記複数の入力線には、前記第１の演算回路部の前記複数の出力線から出力される前記積和信号、又は前記第１の演算回路部の前記複数の出力線から出力される前記積和信号に基づいて生成される信号が、前記入力値に応じた電気信号として入力され、
    前記第１の演算回路部の前記複数の入力線の延在方向である第１の方向と、前記第２の演算回路部の前記複数の出力線の延在方向である第２の方向とが、互いに平行となるように構成され、
    前記第１の演算回路部の並列に配置される前記複数の出力線のうち最も端に位置する２つの最端出力線の前記第２の演算回路部側の端部を第１の端部及び第２の端部とし、前記第２の演算回路部の並列に配置される前記複数の入力線のうち最も端に位置する２つの最端入力線の前記第１の演算回路部側の端部を第３の端部及び第４の端部とすると、
    前記第１の端部又は前記第２の端部の少なくとも一方の前記第１の方向における位置が、前記第３の端部の前記第１の方向における位置と、前記第４の端部の前記第１の方向における位置との間の位置となるように構成される
    又は、
    前記第３の端部又は前記第４の端部の少なくとも一方の前記第１の方向における位置が、前記第１の端部の前記第１の方向における位置と、前記第２の端部の前記第１の方向における位置との間の位置となるように構成される
    演算装置。
  2. 請求項１に記載の演算装置であって、
    前記第１の端部の前記第１の方向における位置、及び前記第２の端部の前記第１の方向における位置の両方が、前記第３の端部の前記第１の方向における位置と、前記第４の端部の前記第１の方向における位置との間の位置となるように構成される
    演算装置。
  3. 請求項１に記載の演算装置であって、
    前記第３の端部の前記第１の方向における位置、及び前記第４の端部の前記第１の方向における位置の両方が、前記第１の端部の前記第１の方向における位置と、前記第２の端部の前記第１の方向における位置との間の位置となるように構成される
    演算装置。
  4. 請求項１に記載の演算装置であって、
    前記第１の端部又は前記第２の端部の少なくとも一方の前記第１の方向における位置が、前記第３の端部の前記第１の方向における位置、及び前記第４の端部の前記第１の方向における位置のいずれとも異なる位置となるように構成される
    演算装置。
  5. 請求項１に記載の演算装置であって、
    前記第３の端部又は前記第４の端部の少なくとも一方の前記第１の方向における位置が、前記第１の端部の前記第１の方向における位置、及び前記第２の端部の前記第１の方向における位置のいずれとも異なる位置となるように構成される
    演算装置。
  6. 請求項１に記載の演算装置であって、
    前記第１の演算回路部の前記複数の出力線の延在方向と、前記第２の演算回路部の前記複数の入力線の延在方向とが、互いに平行となるように構成される
    演算装置。
  7. 請求項１に記載の演算装置であって、
    前記複数の演算回路部のうちの２つの演算回路部であって、一方の演算回路部の前記複数の入力線には、他方の演算回路部の前記複数の出力線から出力される前記積和信号、又は他方の演算回路部の前記複数の出力線から出力される前記積和信号に基づいて生成される信号が、前記入力値に応じた電気信号として入力される関係となる前記２つの演算回路部は、前記第１の演算回路部及び前記第２の演算回路部として構成される
    演算装置。
  8. 請求項１に記載の演算装置であって、
    前記複数の演算回路部の各々は、所定の平面を基準平面として、前記複数の入力線及び前記複数の出力線が配置されており、
    前記第１の演算回路部の前記基準平面である第１の基準平面と、前記第２の演算回路部の前記基準平面である第２の基準平面とは、同一平面上に位置する
    演算装置。
  9. 請求項１に記載の演算装置であって、
    前記複数の演算回路部の各々は、所定の平面を基準平面として、前記複数の入力線及び前記複数の出力線が配置されており、
    前記第１の演算回路部の前記基準平面である第１の基準平面と、前記第２の演算回路部の前記基準平面である第２の基準平面とは、互いに平行に配置される
    演算装置。
  10. 請求項１に記載の演算装置であって、
    前記複数の演算回路部の各々は、所定の平面を基準平面として、前記複数の入力線及び前記複数の出力線が配置されており、
    前記第１の演算回路部の前記基準平面である第１の基準平面と、前記第２の演算回路部の前記基準平面である第２の基準平面とは、互いに垂直に配置される
    演算装置。
  11. 請求項１に記載の演算装置であって、
    前記複数の演算回路部の各々は、前記複数の入力線の入力側の端部が同一直線上に位置し、前記複数の出力線の出力側の端部が同一直線上に位置しており、
    前記第１の演算回路部の前記複数の出力線の出力側の端部が並ぶ直線方向と、前記第２の演算回路部の前記複数の入力線の入力側の端部が並ぶ直線方向とが、互いに平行となるように構成される
    演算装置。
  12. 請求項１に記載の演算装置であって、
    前記第１の演算回路部の並列に配置される前記複数の出力線のピッチと、前記第２の演算回路部の並列に配置される前記複数の入力線のピッチとは、互いに異なるように構成される
    演算装置。
  13. 請求項１に記載の演算装置であって、
    前記複数の演算回路部の各々は、
    前記複数の入力線の各々に入力される前記電気信号に基づいて前記入力値に荷重値を乗算した乗算値に対応する電荷を生成して、前記積和信号として前記出力線に出力する複数の乗算部と、
    前記複数の乗算部の各々により前記出力線に出力された前記乗算値に対応する電荷を蓄積する蓄積部と、
    前記乗算値に対応する電荷が蓄積された前記蓄積部を充電する充電部と、
    前記充電部による充電の開始後、前記蓄積部により保持される電圧に対して所定の閾値により閾値判定を実行することで、前記入力値に荷重値を乗算した乗算値の和に対応するタイミングの情報を含む積和結果信号を出力する出力部と
    を有する
    演算装置。
  14. 請求項１３に記載の演算装置であって、
    前記出力線として、正電荷出力線と、負電荷出力線とが配置され、
    前記複数の乗算部は、前記入力値に正の荷重値を乗算した乗算値に対応する正荷重電荷を生成して前記積和信号として前記正電荷出力線に出力する正荷重乗算部、又は前記入力値に負の荷重値を乗算した乗算値に対応する負荷重電荷を生成して前記積和信号として前記負電荷出力線に出力する負荷重乗算部の少なくとも一方を含み、
    前記蓄積部は、前記正荷重乗算部により前記正電荷出力線に出力された前記正荷重電荷を蓄積可能な正電荷蓄積部と、前記負荷重乗算部により前記負電荷出力線に出力された前記負荷重電荷を蓄積可能な負電荷蓄積部とを有し、
    前記充電部は、前記正電荷蓄積部、及び前記負電荷蓄積部を充電し、
    前記出力部は、前記正電荷蓄積部、及び前記負電荷蓄積部の各々に対して、前記所定の閾値により閾値判定を実行することで、前記積和結果信号を出力する
    演算装置。
  15. 各々が、
    所定の方向を延在方向として並列に配置され、入力値に応じた電気信号がそれぞれ入力される複数の入力線と、
    前記所定の方向とは異なる方向を延在方向として前記複数の入力線と交差するように並列に配置され、各々が、前記複数の入力線に入力される前記電気信号に基づいて生成される前記入力値に荷重値を乗算した乗算値の和を表す積和信号を出力する複数の出力線と、
    を有する複数の演算回路部と、
    前記複数の演算回路部を接続して構成されたネットワーク回路と
    を具備し、
    前記複数の演算回路部は、第１の演算回路部、及び第２の演算回路部を有し、
    前記第２の演算回路部の前記複数の入力線には、前記第１の演算回路部の前記複数の出力線から出力される前記積和信号、又は前記第１の演算回路部の前記複数の出力線から出力される前記積和信号に基づいて生成される信号が、前記入力値に応じた電気信号として入力され、
    前記第１の演算回路部の前記複数の入力線の延在方向である第１の方向と、前記第２の演算回路部の前記複数の出力線の延在方向である第２の方向とが、互いに平行となるように構成され、
    前記第１の演算回路部の並列に配置される前記複数の出力線のうち最も端に位置する２つの最端出力線の前記第２の演算回路部側の端部を第１の端部及び第２の端部とし、前記第２の演算回路部の並列に配置される前記複数の入力線のうち最も端に位置する２つの最端入力線の前記第１の演算回路部側の端部を第３の端部及び第４の端部とすると、
    前記第１の端部又は前記第２の端部の少なくとも一方の前記第１の方向における位置が、前記第３の端部の前記第１の方向における位置と、前記第４の端部の前記第１の方向における位置との間の位置となるように構成される
    又は、
    前記第３の端部又は前記第４の端部の少なくとも一方の前記第１の方向における位置が、前記第１の端部の前記第１の方向における位置と、前記第２の端部の前記第１の方向における位置との間の位置となるように構成される
    積和演算システム。
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