JP2020532927A - ポーラー符号のためのブロック並列凍結ビット生成 - Google Patents
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Abstract
Description
本発明の具体的な実施形態は従属請求項に記載されている。
本発明のこれら及び他の態様は、以下に説明される実施形態から明らかになり、それに関連して説明される。
図1を参照すると、本発明の具体例に従って構成されるポーラー・エンコーダ及びポーラー・デコーダを含む通信ユニット116の上位レベルの図が示されている。通信ユニット116のこの具体例において、多数の他のコンポーネント及び回路(周波数発生回路、コントローラ、増幅器、フィルタ等)は簡明化のみの目的で示されていないことを、当業者は認めるであろう。他の例において、通信ユニット116における関連する回路は、ポーラー・エンコーダ又はポーラー・デコーダにおいて、更には例えばポーラー符号化又はポーラー復号化を使用するように設計されるストレージ・ユニットまたは任意の電子デバイスにおいて使用するためのブロック条件付け(block conditioning)を有する集積回路の形式をとってもよいことが想定される。他の例において、通信ユニット116は汎用演算プロセッサで動作するソフトウェアの形式をとってもよいことが想定されている。
図1の上位レベルの概略に示されるように、ポーラー・エンコーダ及びポーラー・デコーダのペアは、4つのブロック条件付けモジュール101、103、110、112を含む。
図4をここで参照すると、本発明の幾つかの例示的な実施形態によるインターレーサ3400の例示的なブロック図が示されている。幾つかの具体例において、インターレーサ3400は、k要素の入力ベクトル対応するn要素の出力ベクトルへ柔軟に変換することが可能であってもよく、k及びnは使用に応じて変化してよい。より具体的には、インターレーサ3400は、ビット・パターンに従って各入力ベクトルに対してインターレースを実行することが可能であり、ビット・パターンは、k及びnの様々な組み合わせを有するサポートされるビット・パターンの所定のセットから選択されることが可能である。インターレーサ3400は、ポーラー・エンコーダに対する図1の情報ブロック条件付け回路101等のフレキシブル情報ブロック条件付け回路を実装するために使用されてもよい。この場合、フレキシブル情報ブロック条件付け回路101は、1つのk=Kビット情報ブロック104を、対応するn=Nビット・カーネル情報ブロック105へ一度に変換することが可能であってもよく、ブロック・サイズK及びNはブロック毎に変化してよい。更に、インターレーサ3400は、ポーラー・デコーダに対するフレキシブル符号化ブロック条件付け回路110を実現するために使用されてもよい。この場合、フレキシブル符号化ブロック条件付け回路110は、1つのk=M−LLRソフト符号化ブロック109を、対応するn=N−LLRソフト・カーネル符号化ブロック113へ一度に変換することが可能であってもよく、ブロック・サイズM及びNはブロック毎に変化してよい。ポーラー・エンコーダ及びポーラー・デコーダの具体例双方において、カーネル・ブロック・サイズNは2の冪乗であることに留意を要する。
本発明の具体例において、ビット・パターン生成器3403に対する多数の代替的な設計が本願で提案され、そのうちの何れもが、ポーラー・エンコーダの情報ブロック条件付け回路101を実装するために、インターレーサ3400又は3500で使用される情報ビット・パターンを生成するために使用されることが可能である。更に、これらの例示的な設計は、ポーラー・デコーダの符号化ブロック条件付け回路110を実装するために、インターレーサ3400又は3500によって使用される符号化ビット・パターンを生成するために使用されることが可能である。
1)ナイーブ・ビット・パターン生成器:
図7をここで参照すると、本発明の幾つかの例示的な実施形態による、w=4の場合のナイーブ・ビット・パターン生成器(a naive bit pattern generator)4200が示されている。ナイーブ実装では、ビット・パターン生成器4200は、ビット・パターン・リード・オンリ・メモリ(ROM)4201を利用して実装されることが可能であり、これは、サポートされるビット・パターン・ベクトルb k,n のセットを格納することが可能であり、その各々は入力及び出力ベクトル長k及びnの特定の組み合わせに対応している。幾つかの具体例において、オフライン事前計算プロセスが、全てのサポートされるビット・パターンに対するサポートされるビット・パターン・ベクトルb k,n のそのセットを生成するために使用されることが可能であり、そのベクトルは、オンライン・ブロック条件付けプロセス中に必要に応じてビット・パターンROM4201から読み込まれることが可能である。
ビット・パターン・ベクトルb k,n の生成に必要なROMの量は、ビット・パターン・ベクトルb k,n が入れ子状特性に従う場合に著しく削減されることが可能である。ここで、k及びnの特定の組み合わせに対するビット・パターン・ベクトルb k,n における「1」の値のビットは、より大きなk及び同じnの任意の組み合わせに対するビット・パターン・ベクトルb k,n における「1」の値のビットのサブ・セットを常に形成する場合に、入れ子状特性は充足される。例えば、PW技術、及びフラクタル・エンハンスト・カーネル(FRANK)技術[9]により生成されるビット・パターン・ベクトルb k,n によって、入れ子状特性は充足される。k及びnのサポートされる組み合わせの各々についてビット・パターン・ベクトルb k,n を格納するのではなく、本発明の具体例の実施形態によるランクROM3801は、サポートされるnの各々についてランク・ベクトルR n を格納するために使用されることが可能である。nの特定の値に対するランク・ベクトルR n は、各ビット位置のランクに対応する順序で置換された、0ないしn−1の範囲内の整数を含み、特定のランクは、ビット・パターン・ベクトルb k,n における対応するビットが値0を有する場合の最大のkを示す。
このビット・パターン生成器の具体例において、上述のランクROM3801に必要とされる合計容量は、ビット・パターン・ベクトルb k,n が入れ子状特性及び対称特性に従う場合に、50%削減されることが可能である。ここで、ランク・ベクトルR n の要素の任意のペアが、全てのn及び全てのi∈[0,n−1]について、合計してn−1になるインデックスi及びn−i−1を有する場合に、対称特性は充足される。例えば、一般的な[9]のFRANK技術により生成されるものではなく、PW技術によって生成されるビット・パターン・ベクトルb k,n により、対称特性は充足される。
幾つかの具体例において、ビット・パターン・ベクトルb k,n が入れ子状、再帰的、及び算術特性に従う場合に、ビット・パターン・ベクトルb k,n の生成に必要なROMの量は、著しく更に削減されることが可能である。n∈{2,4,8,...,nmax}の連続的な値に関連するインデックス・ベクトルQ n が、先行するインデックス・ベクトルQ n/2 に関して簡易な操作を実行することにより生成できる場合に、再帰特性は充足される。例えば、[8]のPWシーケンスにおいて、インデックス・ベクトルQ n は、特定のインターレーシング・パターンP n に従って、Q n/2 をQ n/2 +n/2とインターレースすることにより取得されることが可能である。「0」から「n−1」の範囲内のインデックスのみに基づいて、出力ベクトルのnビットの各々に関してビット信頼度メトリックが取得され得る場合に、算術特性は充足される。[8]のPWシーケンスでは、各々のカーネル情報ビットの信頼度は、「0」から「n−1」の範囲内で各々のビット・インデックスのバイナリ表現に関してβ展開(β expansion)を計算することにより決定されることが可能である。これらのビット信頼度の対応するベクトルの要素βnは、インデックス・ベクトルQ n を取得するための順序で格納されてもよいし、ランク・ベクトルR n を取得するための順序で格納されてもよい。
幾つかのポーラー符号が[17]で提案され比較されており、ファーウェイのシーケンスが、3GPP TSG RAN WG1 Meeting#90[18,Al6.1.4.2.2]において、3GPPニュー・ラジオ・ポーラー符号に選択された。[17]によるファーウェイのシーケンスは、Nmax=1024という最大マザー・コード・ブロック長に関して規定され、より短い2の冪乗マザー・ブロック長に関するシーケンスQNは、シーケンスの入れ子状特性を利用することにより取り出すことができる。例えば、N=64に関するシーケンスQ64は次の通りである:Q64=[0,1,2,4,8,16,32,3,5,9,6,17,10,18,12,33,20,34,24,36,7,11,40,19,13,48,14,21,35,26,37,25,22,38,41,28,42,49,44,50,15,52,23,56,27,39,29,43,30,45,51,46,53,54,57,58,60,31,47,55,59,61,62,63]。ここで、シーケンスQNの各々の連続的な要素QN[u](u∈[0,N−1])は、ポーラー符号の次に大きな信頼度の非符号化ビットの位置([0,N−1]の範囲内にある)を示し、QN[0]及びQN[N−1]はそれぞれ最低及び最高の信頼できるビットの位置を与える。例えば、Q64[5]=16は、その位置にあるビット16は、Q64[0]ないしQ64[4]の位置にあるビットよりも信頼できるが、Q64[6]ないしQ64[63]の位置にあるビットよりは信頼できないことを示す。
図16に示されるように、幾つかの提案ハードウェア実装例は、次のような4組のROMを使用する。
図16に示されるように、凍結ビット挿入及び除去のための幾つかの提案されるハードウェア実装例は、4組のROM4202、3801、4203、4204と、様々な論理回路とを有する。これらは、図21のフローチャートに従って、図16に示されるコントローラ4201の制御の下で動作する。上述したように、幾つかの提案されるハードウェア実装例は、2つのサブ・プロセス4701及び4702を利用して凍結ビットの挿入及び除去のプロセスを完了し、これらは図21の左半分及び右半分に対応する。
Claims (74)
- ポーラー符号化を実行するように構成される電子デバイスであって:
一連の(t=| ̄n/w ̄|)クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するように構成されるビット・パターン生成器;及び
前記ビット・パターン生成器に動作可能に結合され、前記一連の(t=| ̄n/w ̄|)クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするように構成されるカウンタ;
を有し、前記ビット・パターン生成器は、各々の連続するt=| ̄n/w ̄|個のクロック・サイクルにおいてビット・パターン・ベクトル(b k,n )から(w)ビットの連続的なサブ・セットを提供するように構成され;前記ビット・パターン・ベクトルはnビットを含み、そのうちの「k」ビットは第1バイナリ値を採用し、n−kビットは補数バイナリ値を採用することを特徴とする電子デバイス。 - 前記ビット・パターン生成器の回路は(w)個の比較器のバンクを有し、ビット・パターン・ベクトルのうちの(w)ビットのサブ・セットは、w個のビット・パターンのビット{b0,b1,b2,...,bw−1}の各々が、w個の比較器のバンクにおける対応する比較器から得られるようになっている、請求項1に記載の電子デバイス。
- 前記ビット・パターン生成器は:
入力データ・ブロックとして情報ブロックを受信し、nビット・カーネル情報ブロックを出力するエンコーダにおける情報ブロック条件付け回路;
入力データ・ブロックとしてnビット・カーネル符号化ブロックを受信し、符号化ブロックを出力するエンコーダにおける符号化ブロック条件付け回路;
入力データ・ブロックとしてソフト符号化ブロックを受信し、nソフト・ビット・ソフト・カーネル符号化ブロックを出力するデコーダにおける符号化ブロック条件付け回路;
入力データ・ブロックとしてnビット復元カーネル情報ブロックを受信し、復元情報ブロックを出力するデコーダにおける情報ブロック条件付け回路;
のうちの少なくとも1つの一部分として、前記ビット・パターン生成プロセスを実行するように構成されている、請求項1に記載の電子デバイス。 - 前記ビット・パターン生成器は:
インターレーサであって、これにより前記カーネル情報ブロックの連続的なwビット・サブ・セットが、「w」ビットの対応する入力幅を有するポーラー・エンコーダ・カーネルに送り込まれるインターレーサ;及び
インターレーサであって、これにより前記ソフト・カーネル符号化ブロックの連続的なwソフト・ビット・サブ・セットが、「w」ソフト・ビットの対応する入力幅を有するポーラー・デコーダ・カーネルに送り込まれるインターレーサ;
のうちの少なくとも1つで実行するように構成される、請求項3に記載の電子デバイス。 - 前記ビット・パターン生成器は、前記ビット・パターン・ベクトル(b k,n )を得るように構成され、そのうちの「n」ビット中の「k」ビットは前記第1バイナリ値を有し、「n」ビット中の「n−k」ビットは補数バイナリ値を有し、nはkより大きな2の冪乗である、請求項1−4のうちの何れか1項に記載の電子デバイス。
- 前記ビット・パターン生成器の回路は、ビット・パターン・リード・オンリ・メモリ(ROM)に動作可能に結合され、サポートされるビット・パターン・ベクトル(b k,n )のセットをそこに格納するように構成される、請求項1−5のうちの何れか1項に記載の電子デバイス。
- 前記サポートされるビット・パターン・ベクトル(b k,n )のセットは、オフラインの計算前プロセスで生成され、前記ビット・パターンROMに格納され、オンライン・ビット・パターン生成プロセス中にそこから読み込む、請求項6に記載の電子デバイス。
- 前記ビット・パターンROMは「w」ビットの幅を有し、各々のビット・パターン・ベクトル(b k,n )は連続的なアドレス数| ̄n/w ̄|にわたって格納される、請求項6又は請求項7に記載の電子デバイス。
- n<wの場合に、前記ビット・パターン・ベクトル(b k,n )は、ダミー・ビット数w−nに付随し、前記ビット・パターン・ベクトル(b k,n )は、前記ビット・パターンROMにおけるシングル・アドレスの幅を占める、請求項8に記載の電子デバイス。
- 前記ビット・パターンROMは第1ルックアップ・テーブルに動作可能に結合され、各々のビット・パターン・ベクトル(b k,n )の開始アドレスを識別するために、前記第1ルックアップ・テーブルに対する入力としてだけでなく、それをインデックスするためにも使用される、請求項6−9のうちの何れか1項に記載の電子デバイス。
- 前記カウンタは、前記ビット・パターンROMに動作可能に結合され、「0」から「t−1」までカウンタ値をインクリメントするように構成され、前記カウンタ値は、前記ビット・パターン・ベクトル(b k,n )の連続的なw要素サブ・セット(b0,b1,b2,...,bw−1)を読み込むために、前記ビット・パターンROMの開始アドレスからのオフセットとして使用される、請求項6−9のうちの何れか1項に記載の電子デバイス。
- 前記ビット・パターン生成器は、前記ビット・パターンの各自サポートされる長さ「n」に対するランク・ベクトル(R n )を取得するために十分な情報を格納するように構成されるランクROMを有する、請求項1−4のうちの何れか1項に記載の電子デバイス。
- 前記ビット・パターンの特定の長さ「n」に対する前記ランク・ベクトル(R n )は、「0」ないし「n−1」の範囲内にあり、各ビット位置のランクに対応する順序で置換されている整数を含む、請求項12に記載の電子デバイス。
- ランクは、前記第1バイナリ値を採用する前記ビット・パターンにおける「n」ビットのうちの個数「k」に対する最大値を示し、前記ビット・パターン・ベクトル(b k,n )における対応するビットは前記補数バイナリ値を有する、請求項13に記載の電子デバイス。
- 前記ビット・パターンの長さ「n」は、特定のランク・ベクトル(R n )各々の前記開始ベクトルを識別するために、第2ルックアップ・テーブルをインデックスするために使用される、請求項12−14のうちの何れか1項に記載の電子デバイス。
- 前記ランクROMは複数の多重ランクROMを含み、1つの多重ランクROMは前記ビット・パターンの長さ「n」の各自サポートされる値に対応する前記ランク・ベクトル(R n )を格納するように構成されている、請求項12−15のうちの何れか1項に記載の電子デバイス。
- 前記ビット・パターン・ベクトル(b k,n )は、前記第1バイナリ値を採用する前記ビット・パターンにおけるビットのうちの個数kと、(w)比較器のバンクを利用する前記ビット・パターンの長さ「n」との個々の組み合わせに対して生成され、前記比較器は前記ランク・ベクトル(R n )の各要素を「k」と比較するように構成されている、請求項15−16のうちの何れか1項に記載の電子デバイス。
- 前記ランク・ベクトル(R n )の要素の「k」との比較の各々は、前記要素が「k」より小さいか否かを決定するために実行される、請求項17に記載の電子デバイス。
- 前記ランクROM内の全てのエントリは、log2(nmax)の幅を有する固定小数点数を利用して格納され、nmaxはサポートされるビット・パターン長の最大値である、請求項12−18のうちの何れか1項に記載の電子デバイス。
- nの特定の値に対する前記ランクROM内の全てのエントリは、log2(n)ビットの幅を有する固定小数点数を利用して格納される、請求項12−18のうちの何れか1項に記載の電子デバイス。
- 前記ランクROMの各アドレスはw個の固定小数点数を格納するように構成されている、請求項12−20のうちの何れか1項に記載の電子デバイス。
- n<wである場合に、前記ランクROMは前記ランク・ベクトル(R n )にw−nダミー要素を付加するように構成されており、その結果、前記ランク・ベクトル(R n )は前記ランクROM内でシングル・アドレスの幅を占める、請求項21に記載の電子デバイス。
- 前記ランクROMは前記カウンタに動作可能に結合され、その結果、前記ビット・パターン生成プロセスの連続的なサブ・プロセス各々の間に、前記カウンタは「0」から「t−1」までカウンタ値をインクリメントするように構成されており、前記カウンタ値は、前記ランク・ベクトル(R n )の連続的なw要素サブ・セットを読み込むために、前記ランクROMの開始アドレスからのオフセットとして使用される、請求項12−22のうちの何れか1項に記載の電子デバイス。
- 前記ビット・パターン・ベクトルb k,n のビット・パターン・ビットは、ランク値及びk双方を、2の補数の固定小数点数表現を利用して表現することにより取得され、前記ビット・パターン生成器の回路は、前記ランク値からの「k」の2の補数減算を実行し、前記ビット・パターン・ビットの値として最上位ビットMSBを使用する、請求項12−23のうちの何れか1項に記載の電子デバイス。
- 前記ランクROMは、前記ビット・パターン・ベクトル(b k,n )が対称的な性質に従う場合に、各ランク・ベクトル(R n )の前半を格納するように構成されている、請求項12−24のうちの何れか1項に記載の電子デバイス。
- 前記ランク・ベクトル(R n )内の要素の任意のペアが、全てのn及び全てのi∈[0,n−1]について、n−1になるインデックスi及びn−i−1を有する場合に、前記対称的な性質は充足される、請求項25に記載の電子デバイス。
- 前記ランクROMは「w」ランクの幅を有し、その結果、各々のランク・ベクトル(R n )の前半のみが| ̄n/(2w) ̄|個の連続的なアドレスにわたって格納され、nは前記ランク・ベクトル(R n )によりサポートされるビット・パターン長である、請求項12−21のうちの何れか1項に記載の電子デバイス。
- n/2<wである場合に、前記ランク・ベクトル(R n )は「w−n」ダミー要素を付加され、前記ランクROM内でシングル・アドレスの幅にわたって格納される、請求項27に記載の電子デバイス。
- c<| ̄n/(2w) ̄|である場合に、前記ビット・パターン生成プロセスの連続的なオペレーションの前半の間に、前記ランク・ベクトル(R n )の連続的なw要素サブ・セットは、前記ランクROM内の増加するアドレスから取得され、前記ランクROMの前記開始アドレスからのオフセットはcにより与えられる、請求項27又は28に記載の電子デバイス。
- 前記ランクROMに動作可能に結合されるw個のマルチプレクサのバンクを更に有し、前記ビット・パターン生成プロセスの連続的なオペレーションの前半の間に、前記w個のマルチプレクサのバンクは、w個のパターン・ビット{b0,b1,b2,...,bw−1}の順序を維持する、請求項27−29のうちの何れか1項に記載の電子デバイス。
- 前記ビット・パターン・ベクトルb k,n のビット・パターン・ビットは、ランク値及びk双方を、2の補数の固定小数点数表現を利用して表現することにより取得され、前記ビット・パターン生成器の回路は、前記ランク値からの「k」の減算を実行し、前記ビット・パターン・ビットの値として最上位ビットMSBを使用する、請求項29−30のうちの何れか1項に記載の電子デバイス。
- 前記ランクROMに動作可能に結合されるマルチプレクサを更に有し、c≧| ̄n/(2w) ̄|である場合に、前記ビット・パターン生成プロセスの連続的なオペレーションの後半の間に、前記ランク・ベクトル(R n )の連続的なw要素サブ・セットは、前記ランクROM内の減少するアドレスから逆順に取得され、前記ランクROMの前記開始アドレスからのオフセットは、前記マルチプレクサにより与えられ、カウンタ値「c」から(| ̄n/w ̄|−c−1)として導出される、請求項27又は請求項28に記載の電子デバイス。
- 前記ビット・パターン・ベクトル(b k,n )は、「k」及び「n」の個々の組み合わせについて、(w)比較器のバンクを利用して生成され、前記比較器は前記ランク・ベクトル(R n )の各要素を「n−k」と比較する、請求項32に記載の電子デバイス。
- 前記ランク・ベクトル(R n )の要素の「n−k」との比較の各々は、前記ランク・ベクトル(R n )の要素が「n−k」以上であるか否かを決定するために実行される、請求項33に記載の電子デバイス。
- 前記ランク・ベクトル(R n )の要素の「n−k」との比較の各々は、前記ランク・ベクトル(R n )の要素が「n−k」未満であるか否かを決定するために実行され、その結果はNOTゲートを通じて伝えられる、請求項33に記載の電子デバイス。
- 前記ビット・パターン・ビットは、ランク値及びn−k双方を、2の補数の固定小数点数表現を利用して表現することにより取得され、前記ビット・パターン生成器の回路は、前記ランク値からの「n−k」の減算を実行し、NOTゲートを介して結果の最上位ビットMSBを伝える、請求項32−35のうちの何れか1項に記載の電子デバイス。
- 前記ランクROMに動作可能に結合されるw個のマルチプレクサのバンクを更に有し、前記ビット・パターン生成プロセスの連続的なオペレーションの後半の間に、前記w個のマルチプレクサのバンクは、w個のパターン・ビット{b0,b1,b2,...,bw−1}の順序を反転する、請求項32−36のうちの何れか1項に記載の電子デバイス。
- 前記ランク・ベクトル(R n )の要素は、前記ビット・パターンの長さ「n」の特定の値に関し、本来の形式でランクROMに格納されるか、又は「n−1」から減算され、減算された形式でランクROMに格納される、請求項18に記載の電子デバイス。
- 前記ランク・ベクトル(R n )のランクが「k」未満であるか否かを決定するための比較の各々は、減算された形式での前記ランクが「n−k」以上であるか否かを決定するために比較器を利用することにより実行され、前記ランク・ベクトル(R n )のランクが「n−k」以上であるか否かを決定するための比較の各々は、減算された形式での前記ランクが「k」未満であるか否かを決定するために比較器を利用することにより実行される、請求項38に記載の電子デバイス。
- 前記w個の比較器のバンクは、前記ビット・パターン生成プロセスの連続的なオペレーションの前半、及び前記ビット・パターン生成プロセスの連続的なオペレーションの後半の双方の間に使用される、請求項27又は請求項28に記載の電子デバイス。
- 前記w個の比較器のバンクは、2の補数減算を利用して実装されている、請求項40に記載の電子デバイス。
- 前記w個の比較器のバンクに動作可能に結合され、前記w個の比較器のバンクに対する入力として「k」又は「n−k」の間で選択を行うように構成されるマルチプレクサ;及び
前記w個の比較器のバンクの出力に動作可能に結合され、前記w個の比較器のバンクの出力を反転させるように構成されているw個のNOT論理ゲートのバンク;
を更に有する請求項30又は請求項31に記載の電子デバイス。 - 前記ランクROMに動作可能に結合されるw個のマルチプレクサのバンクを更に有し、前記ビット・パターン生成プロセスの連続的なオペレーションの後半の間に、前記w個のマルチプレクサのバンクは、w個のパターン・ビット{b0,b1,b2,...,bw−1}の順序を反転する、請求項42に記載の電子デバイス。
- 前記ビット・パターン生成器は、前記ビット・パターン・ベクトルについての入れ子状の再帰的な算術的特性を利用するように構成されている、請求項1−4のうちの何れか1項に記載の電子デバイス。
- n−kの値を、(n−k)番目に高いビット信頼度を有するビットのインデックスQn(n−k)に変換するために、再帰的回路が使用される、請求項44に記載の電子デバイス。
- 前記再帰的回路は、前記インデックスQn(n−k)を得るために、圧縮された情報を解凍するように更に構成される、請求項45に記載の電子デバイス。
- 再帰的回路に動作可能に結合され、算術特性を利用するように構成される算術回路を更に有し、前記算術特性は、(n−k)次のランクを有するビットのインデックス(Qn(n−k))をビット信頼度メトリック(β(Qn(n−k)))に変換するために、「0」ないし「n−1」の範囲内のインデックスのみに基づいて、前記ビット・パターン・ベクトルのnビットの各々について、ビット信頼度メトリックが獲得され得る場合に充足される、請求項44−46のうちの何れか1項に記載の電子デバイス。
- ポラリゼーション・ウェイト(PW)シーケンスにおいて、前記カーネル情報ブロックのビット間の関係を決定するために、前記ビット・パターン・ベクトル(b k,n )の再帰的特性が利用される、請求項43−47のうちの何れか1項に記載の電子デバイス。
- 前記ビット・パターン生成器の回路は:
(i)凍結ビットである前記ビット・パターン・ベクトル(b k,n )の前記再帰的特性に応じて、選択された他のビットもまた凍結ビットである;又は
(ii)情報ビットである前記ビット・パターン・ベクトル(b k,n )の前記再帰的特性に応じて、選択された他のビットもまた情報ビットである;
と決定する、請求項48に記載の電子デバイス。 - ある関係が前記カーネル情報ブロックのビット間に存在することを前記ビット・パターン生成器の回路が決定したことに応じて、前記ビット・パターン生成器の回路は、少なくとも1つの算術回路をディセーブルにするように構成されている、請求項48に記載の電子デバイス。
- 前記算術回路に動作可能に結合され、前記ビット・パターン・ベクトルを生成するプロセスで使用されるビット信頼度メトリック(β(Qn(n−k)))を格納するように構成されるレジスタを更に有する請求項46に記載の電子デバイス。
- 前記カウンタに動作可能に結合される乗算器とw−1個の加算器のバンクとを更に有し、一連の(t=| ̄n/w ̄|)クロック・サイクルにわたる前記ビット・パターン生成プロセスの連続的な実行の各々の間に、前記カウンタは、前記ビット・パターン・ベクトルb k,n の連続的なw要素のサブ・セット(b0,b1,b2,...,bw−1)に対するインデックス{cw,cw+1,...,cw+w−1}を取得するために、カウンタ値cを0からt−1までインクリメントするように構成されている、請求項44−51のうちの何れか1項に記載の電子デバイス。
- ビット信頼度の対応するシーケンスβ[cw],β[cw+1],β[cw+2],...,β[cw+w−1]を算出するように構成される前記算術回路の「w」個のレプリカのバンクを更に有する請求項43−52のうちの何れか1項に記載の電子デバイス。
- 前記対応するビット信頼度{β[cw],β[cw+1],β[cw+2],...,β[cw+w−1]}はβ(Qn(n−k))以上であるか否かを決定することにより、前記ビット・パターン・ベクトルb k,n の対応するw要素を取得するために、前記(w)比較器のバンクは、算出された対応するビット信頼度{β[cw],β[cw+1],β[cw+2],...,β[cw+w−1]}とビット信頼度メトリック(β(Qn(n−k)))とを比較するように構成されている、請求項53に記載の電子デバイス。
- 前記乗算器と前記w−1個の加算器のバンクとを介して前記カウンタに動作可能に結合され、反転されたビット・インデックスを生成するために、各ビット・インデックスのlog2(n)ビット・バイナリ表現におけるビットの順序を反転するように構成されるw個のリバース・モジュールのバンクを更に有する、請求項1−5のうちの何れか1項に記載の電子デバイス。
- 「w」個のリバース・モジュールのバンクに動作可能に結合され、前記ビット・インデックス又は反転されたビット・インデックスと「k」又は「n−k」とを比較するように構成されるw個の比較器のバンクを更に有する請求項53−55のうちの何れか1項に記載の電子デバイス。
- ポーラー・エンコーダが短絡方式を実装していることに応答して、前記w個の比較器のバンクは、対応するビット・インデックス又は反転されたビット・インデックスが「k」未満である場合には、ビット・パターン・ビット{b0,b1,b2,...,bw−1}を前記第1バイナリ値に設定し、他のビットを補数バイナリ値に設定するように構成されている、請求項56に記載の電子デバイス。
- 前記w個の比較器のバンクは、対応するビット・インデックス又は反転されたビット・インデックスが、パンクチャリング方式において「n−k」以上である場合には、ビット・パターン・ビット{b0,b1,b2,...,bw−1}を前記第1バイナリ値に設定し、他のビットを補数バイナリ値に設定するように構成されている、請求項56に記載の電子デバイス。
- 前記ポーラー符号化における凍結ビットの挿入又は凍結ビットの除外は前記電子デバイスによって実行され、少なくとも2つのサブ・プロセスを含み、前記ビット・パターン生成器は、一連のゼロに及ぶ第1サブ・プロセスに続く第2サブ・プロセスの持続時間に及ぶ各々の連続的なt=| ̄n/w ̄|のクロック・サイクル、又はより多いクロック・サイクルにおける前記ビット・パターン・ベクトル(b k,n )からの(w)ビットの連続的なサブ・セットを提供するように構成されている、請求項1−5のうちの何れか1項に記載の電子デバイス。
- 前記第1サブ・プロセスの間に、前記第2サブ・プロセスで使用するための前記ビット・パターン生成器の入力に信頼度閾値kを提供するように構成される第1論理回路を更に有する請求項59に記載の電子デバイス。
- 前記電子デバイスは、少なくとも2つの動作モードをサポートするように構成され、各動作モードは、符号化されたビット数Mがカーネル・ブロック・サイズNより小さいか否かに応じて使用される、請求項59−60のうちの何れか1項に記載の電子デバイス。
- 前記少なくとも2つの動作モードは、MがN未満でない場合の反復動作モード、M<Nである場合の短絡動作モード、M<Nである場合のパンクチャリング動作モードのうちの少なくとも2つを含む、請求項61に記載の電子デバイス。
- 前記第1サブ・プロセスはゼロ・クロック・サイクルを有し、前記第2サブ・プロセスはMがN未満でない場合に実行され、閾値信頼度数kは、最終的な出力ビット・シーケンスにおいて前記第1バイナリ値を採用するKビット数に設定される、請求項60−62のうちの何れか1項に記載の電子デバイス。
- コントローラを更に有し、前記コントローラは、MがN未満である場合に前記第1サブ・プロセスにおける前記コントローラの制御の下でクロック・サイクル数をカウントするように構成される第2カウンタに動作可能に結合され、前記第1サブ・プロセスは、前記ビット・パターン生成器の回路により出力される前記ビット・パターン・ベクトル(b k,n )に対する中間値に含まれる第1バイナリ値を有するビット数を指定するランク閾値kを決定する、請求項62又は請求項63に記載の電子デバイス。
- 前記第2サブ・プロセスを含む前記一連の(t=| ̄n/w ̄|)クロック・サイクルにわたってバイナリ・フラグ生成プロセスを連続的に実行するように構成され、連続的なt=| ̄n/w ̄|のクロック・サイクル各々における(w)バイナリ・フラグの連続的なサブ・セットを提供するように構成される第2論理回路を更に有する請求項64に記載の電子デバイス。
- 前記ビット・パターン・ベクトル(b n,k )における対応するビットがレート・マッチングにより凍結されない場合に、前記バイナリ・フラグ生成プロセスにおいてバイナリ・フラグがセットされる、請求項65に記載の電子デバイス。
- 前記第2論理回路からの第1入力と前記ビット・パターン生成器の回路からの第2入力とを少なくとも受信するように構成される第3論理回路を更に有し、前記第3論理回路は、前記ビット・パターン生成器の回路からの前記中間ビット・パターン・ベクトル(b k,n )のwビットの前記サブ・セットにおけるビットが前記第1バイナリ値を採用し、前記第2論理回路からの前記複数のバイナリ・フラグからの対応するフラグがセットされる場合に、第1バイナリ値の出力を提供するように構成され、これにより少なくとも前記第1及び第2入力に基づいて前記中間ビット・パターンのビット・パターン・ベクトル(b k,n )を調整する、請求項64−66のうちの何れか1項に記載の電子デバイス。
- 前記第1論理回路は、非符号化ビット各々がレート・マッチングにより凍結されるか否かを決定することにより、前記第2サブ・プロセスで使用する信頼度閾値kを識別するように構成され、前記第1論理回路は、前記第1サブ・プロセス中に減少する信頼度の順番に、レート・マッチングにより凍結されない非符号化ビットの数をカウントするように構成される非凍結ビット・カウンタを有し、前記カウントが最終出力ビット・シーケンスにおける最終値のビット数Kに到達すると、K番目に高い信頼度の未凍結ビットのランクがランク閾値kとして決定され、前記第1論理回路は、前記ビット・パターン生成器に対する入力として前記ランク閾値kを提供する、請求項60−67のうちの何れか1項に記載の電子デバイス。
- 前記電子デバイスは:
反転シーケンス群を格納するように構成される、前記第1論理回路に配置される一群の反転シーケンス・リード・オンリ・メモリROMであって、前記反転シーケンスの連続的な要素の各々は、減少する信頼度の順番で並ぶ連続的な非符号化ビット各々の位置を指定する、一群の反転シーケンスROM;
一群のデインターリーバ・パターンを格納するように構成される、前記第1論理回路に配置される一群のデインターリーバROMであって、前記デインターリーバ・パターンの要素の各々は、レート・マッチング中のポーラー符号化ビットのインターリーブされた位置を示す、デインターリーバROM;
一群のインターリーブされたシーケンスを格納するように構成される前記第1論理回路に配置される一群のインターリーブ・シーケンスROM;
前記第1サブ・プロセスの連続的なクロック・サイクルでインクリメントされる第2カウンタであって、Nの特定の値に対応する、反転シーケンスROMの連続的なアドレス、及びインターリーブ・シーケンスROMの連続的なアドレスがインデックスされる第2カウンタ;
前記ビット・パターンのサポートされる長さ「n」各々についてランク・ベクトル(R n )を取得するのに十分な情報を格納するように構成される、前記パターン生成器に配置されるランクROM;
連続的なクロック・サイクルの各々において一群の反転シーケンスROM及び一群のインターリーブ・シーケンスROMから読み込まれる連続的な一群の受信要素に基づいて、一群のバイナリ・フラグを取得するように構成され、前記第1論理回路に配置される第1群の機能論理部f1;及び
最終出力ビット・シーケンスにおいてレート・マッチングにより凍結されない非符号化ビット数Kに至るまで一群のバイナリ・フラグを受信及びカウントするように構成され、前記第1論理回路に配置されるアキュムレータ論理回路であって、閾値信頼度数kは前記第1サブ・プロセスを完了するように設定される、アキュムレータ論理回路;
のうちの少なくとも1つを更に有する、請求項59−68のうちの何れか1項に記載の電子デバイス。 - 前記論理回路は、凍結ビットを前記ビット・パターン・ベクトル(b k,n )における補数バイナリ値として識別し、前記ビット・パターン・ベクトル(b k,n )における前記第1バイナリ値を利用してビットを識別するように構成され、前記ビットは、情報ビット、巡回冗長検査CRCビット、パリティ・チェック凍結ビット、ユーザー装置識別子UE−IDビット、ハッシュ・ビットの群からの1つを含む、請求項59−69のうちの何れか1項に記載の電子デバイス。
- 前記電子デバイスは、前記ビット・パターン生成プロセスを実行するように構成されるエンコーダを有する送信機、前記ビット・パターン生成プロセスを実行するように構成されるデコーダを有する受信機のうちの少なくとも1つを有する、請求項1−70のうちの何れか1項に記載の電子デバイス。
- ポーラー符号化を実行するように構成される電子デバイスのための集積回路であって:
一連の(t=| ̄n/w ̄|)クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するように構成されるビット・パターン生成器;及び
前記ビット・パターン生成器に動作可能に結合され、前記一連の(t=| ̄n/w ̄|)クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするように構成されるカウンタ;
を有し、前記ビット・パターン生成器は、各々の連続するt=| ̄n/w ̄|個のクロック・サイクルにおいてビット・パターン・ベクトル(b k,n )から(w)ビットの連続的なサブ・セットを提供するように構成され;前記ビット・パターン・ベクトルはnビットを含み、そのうちの「k」ビットは第1バイナリ値を採用し、n−kビットは補数バイナリ値を採用することを特徴とする集積回路。 - ポーラー符号化方法であって:
ビット・パターン生成器が、一連の(t=| ̄n/w ̄|)クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するステップ;及び
前記一連の(t=| ̄n/w ̄|)クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするステップ;
を有し、各々の連続するt=| ̄n/w ̄|個のクロック・サイクルにおいてビット・パターン・ベクトル(b k,n )から(w)ビットの連続的なサブ・セットを提供し、前記ビット・パターン・ベクトルはnビットを含み、そのうちの「k」ビットは第1バイナリ値を採用し、n−kビットは補数バイナリ値を採用することを特徴とする方法。 - ポーラー符号化のために格納された実行可能コードを有する非一時的なコンピュータ・プログラムであって、前記実行可能コードは、ビット・パターン生成器で実行される場合に:
ビット・パターン生成器が、一連の(t=| ̄n/w ̄|)クロック・サイクルにわたってビット・パターン生成プロセスを連続的に実行するステップ;及び
前記一連の(t=| ̄n/w ̄|)クロック・サイクルにわたって連続的なビット・パターン生成サブ・プロセスの数をカウントするステップ;
各々の連続するt=| ̄n/w ̄|個のクロック・サイクルにおいてビット・パターン・ベクトル(b k,n )から(w)ビットの連続的なサブ・セットを提供するステップ;
のために動作することが可能であり、前記ビット・パターン・ベクトルはnビットを含み、そのうちの「k」ビットは第1バイナリ値を採用し、n−kビットは補数バイナリ値を採用することを特徴とするコンピュータ・プログラム。
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