JP2020202476A - ダイレクトコンバージョン送信器 - Google Patents

Abstract

【課題】ＩＱ変調器の特性を劣化させる要因を校正するための回路構成を小型化することが可能なダイレクトコンバージョン送信器を提供すること。【解決手段】デジタルベースバンドで生成されるＩＱ信号をＤＡＣでアナログ信号に変換後に、ＲＦ信号にダイレクトコンバージョン方式で変調するＩＱ変調器の特性を劣化させる要因を、前記ベースバンドで生成される校正用信号を使用して校正する機能を備えたダイレクトコンバージョン送信器であって、前記ＩＱ変調器から出力されるＲＦ信号を増幅するパワーアンプの後段に、整合回路として機能し、かつ、前記校正用信号の検出用コイルを有するトランスフォーマーを備えている。【選択図】図２

Description

本発明は、ダイレクトコンバージョン送信器に関する。

近時、無線システムでは、変調方式としてスーパーヘテロダイン方式の替わりにダイレクトコンバージョン方式を使用するものが増えている。ダイレクトコンバージョン方式は、送信側ではベースバンド信号を１回の周波数変換でＲＦ信号に変換し、受信側ではその逆変換を行うものであり、スーパーヘテロダイン方式のような中間周波数信号を持たないホモダイン方式である。このため、スーパーヘテロダイン方式で必要となるＲＦ信号やローカル周波数信号を除去するためのフィルタを必要とせず、低消費電流化および低コスト化を実現できる利点がある。また、近時、６０ＧＨｚ帯の無線デバイスの開発が盛んに行われている。

ダイレクトコンバージョン方式の送信器では、ＩＱ変調器の特性の劣化が課題となっている。ＩＱ変調器の特性を劣化させる要因として、例えば、ＩＱインバランス（ＩＱｉｍｂａｌａｎｃｅ）、ＬＯＦＴ（ＬｏＣａｌ Ｆｅｅｄ Ｔｈｒｏｕｇｈ：「ＬＯリーク」とも言う）や送信電力の変動等がある。

６０ＧＨｚ帯のＣＭＯＳ回路では、これらの特性ばらつきの測定や校正手法として、例えば、特許文献１〜３にあるような、カプラと検波回路、基板リークや自己ループバック手法などを用いた方法等が提案されている。また、ＤＣオフセットの調整に関して、例えば、特許文献４が提案されている。ＩＱミスマッチの補正に関して、例えば、特許文献５が提案されている。

しかしながら、従来技術では、ダイレクトコンバージョン送信器において、ＩＱ変調器の特性を劣化させる要因を校正するための回路構成を小型化することができないという課題と出荷時の量産テストの簡易化に課題がある。

米国特許公開ＵＳ９，９５８，４８５ 米国出願公開ＵＳ２０１３／０２６６０４５ 米国出願公開ＵＳ２００４／０１９６９２５ 国際公開ＷＯ２００９／０７５１４４ 国際公開ＷＯ２０１３／０１１９７３

本発明は、上記に鑑みてなされたものであって、ＩＱ変調器の特性を劣化させる要因を校正するための回路構成を小型化することが可能なダイレクトコンバージョン送信器を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、デジタルベースバンドで生成されるＩＱ信号をＤＡＣでアナログ信号に変換後に、ＲＦ信号にダイレクトコンバージョン方式で変調するＩＱ変調器の特性を劣化させる要因を、前記ベースバンドで生成される校正用信号を使用して校正する機能を備えたダイレクトコンバージョン送信器であって、前記ＩＱ変調器から出力されるＲＦ信号を増幅するパワーアンプの後段に、整合回路として機能し、かつ、前記校正用信号の検出用コイルを有するトランスフォーマーを備えたことを特徴とする。

また、本発明の一態様によれば、前記トランスフォーマーは、トリファイラ・トランスフォーマー（Ｔｒｉｆｉｌａｒ Ｔｒａｎｓｆｏｒｍｅｒ）であることにしてもよい。

また、本発明の一態様によれば、前記ＩＱ変調器の特性を劣化させる要因は、送信電力の変動であり、前記検出用コイルの出力を検波部で検波して得られる検出信号のＡ／Ｄ変換後の出力電圧に基づいて、当該出力電圧が目標電圧になるように、前記パワーアンプの利得を調整することで前記送信電力の変動を調整することにしてもよい。

また、本発明の一態様によれば、前記パワーアンプは、利得調整用の可変抵抗又は可変電流源を含み、前記可変抵抗の抵抗値又は可変電流源の電流値を制御することで前記利得を調整することにしてもよい。

また、本発明の一態様によれば、前記ＩＱ変調器の特性を劣化させる要因は、ＬＯＦＴ（ＬｏＣａｌ Ｆｅｅｄ Ｔｈｒｏｕｇｈ）であり、前記ＤＡＣの出力のＤＣオフセットを調整するサブＤＡＣを備え、前記検出用コイルの出力を検波部で検波して得られる検出信号に基づいて、前記検出信号のＬＯＦＴの成分が最小となるように、前記サブＤＡＣで前記ＤＣオフセットを調整することにしてもよい。

また、本発明の一態様によれば、前記ＩＱ変調器の特性を劣化させる要因は、ＩＱインバランスであり、前記検出用コイルの出力を検波部で検波して得られる検出信号に基づいて、前記検出信号のイメージ波の成分が最小となるように、前記デジタルベースバンドでＩＱ信号のＩ相とＱ相の振幅相対誤差・位相誤差を補正することにしてもよい。

本発明によれば、ＩＱ変調器の特性を劣化させる要因を校正するための回路構成を小型化することが可能となるという効果を奏する。

図１は、本実施の形態に係るダイレクトコンバージョン送信器を適用した送受信器の全体構成の概略を示す構成図である。 図２は、図１の送受信器１の送信器及びその校正に関連する部位を示す図である。 図３は、送信器の校正の手順の概略を説明するための図である。 図４は、式（５）の第１項のＤＣ成分の変動の影響を説明するための図である。 図５は、パワーアンプの構成例１を示す図である。 図６は、可変抵抗の回路構成例を示す図である。 図７は、可変抵抗を可変させた場合の周波数利得特性を示す図である。 図８は、パワーアンプの構成例２を示す図である。 図９は、可変電流源の構成例を示す図である。 図１０は、可変電流源で電流調整を行った際の周波数利得特性を示す図である。 図１１は、検出用コイルの出力Ｖ_iと検出信号Ｖ_oの周波数軸での波形を説明するための図である。 図１２は、ミキサに入力されるＤＣオフセットと入力振幅を説明するための図である。 図１３は、ＤＣオフセットとＬＯＦＴの特性の一例を示す図である。 図１４は、サブＤＡＣの構成例を説明するための図である。 図１５は、図１１の波形に対して、ＬＯＦＴ校正後の波形を示す図である。 図１６は、図１４の波形に対して、ＩＱインバランス校正後の波形を示す図である。 図１７は、送信器の校正手順の一例を説明するための図である。

以下に、この発明にかかるダイレクトコンバージョン送信器の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。本発明の構成要素は、本明細書の図面に一般に示してあるが、様々な構成で広く多様に配置して設計してもよいことは容易に理解できる。したがって、本発明の装置の実施形態についての以下のより詳細な説明は、特許請求の範囲に示す本発明の範囲を限定するものではなく、単に本発明の選択した実施形態の一例を示すものである。本明細書において、公知技術は参照により取り込まれる。従って、当業者は、公知技術を援用することで、特定の細目の１つ以上が無くても、または他の方法、部品、材料でも本発明を実現できることが理解できる。

本実施の形態では、ダイレクトコンバージョン送信器のＩＱ変調器の特性を劣化させる要因（例えば、送信電力の変動、ＬＯＦＴ、ＩＱインバランス）を校正する場合に使用する校正用信号を検出するために、ＩＱ変調器から出力されるＲＦ信号を増幅するパワーアンプの後段に、整合回路として機能し、かつ、校正用信号の検出用コイルを備えたトランスフォーマーを設けることで、校正のための回路構成を小型化している。

［１．送受信器の全体構成例］
図１は、本実施の形態に係るダイレクトコンバージョン送信器を適用した送受信器の全体構成の概略を示す構成図である。本実施の形態に係る送受信器は、例えば、６０ＧＨｚ帯を使用して通信を行う場合に好適に使用することができる。図１に示すように、本実施の形態に係る送受信器１は、大別すると、デジタルベースバンド２と、トランシーバー３と、アンテナ４とを備えている。

デジタルベースバンド２は、送受信器１全体を制御する制御部５と、制御部５で作成される送信データに応じたデジタルのＩ信号とデジタルのＱ信号を差動信号Ｉ＋，Ｉ−、Ｑ＋，Ｑ−の形で生成する波形発生器６と、デジタルのＩＱ信号に応じた受信データを作成する信号解析部７とを備えている。制御部５は、送信器の校正を行う場合には、波形発生器６にＣＷの校正用信号を出力させる。

トランシーバー３は、送信回路（送信器）８と、受信回路（受信器）９と、スイッチＳＷ１と、ＢＢ ＰＬＬ１０と、ＳＡＲ ＡＤＣ１１と、ＲＦ ＰＬＬ１２と、ＲＦ ＳＷと、ＳＷ１と、インピーダンス整合を行うためのバラン（Ｂａｌｕｎ Ｔｒａｎｓｆｏｒｍａｅｒ）１３と、を備えている。

ＢＢ ＰＬＬ１０は、ＤＡＣ２１，２２，ＳＡＲ ＡＤＣ１１、Ｆｌａｓｈ ＡＤＣ３４，３５にクロック信号を出力する。ＲＦ ＰＬＬ１２は、ＩＱモジュレータ２５やＩＱデモジュレータ３１にＩＱローカル信号を出力する。

ＲＦ ＳＷは、制御部５の制御信号に従って、送信回路８からのＲＦ信号の出力と、受信回路９へのＲＦ信号の入力とを切り替えるためのスイッチである。ＳＷ１は、送信器の校正時に、制御部５の制御信号に従って、検波部２６の出力先として、ＳＡＲ ＡＤＣ１１とＶＧＡ３２，３３を切り替えるためのスイッチである。

送信回路８は、波形発生器６から入力されるデジタルのＩ信号をアナログのＩ信号に変換するＤＡＣ２１と、波形発生器６から入力されるデジタルのＱ信号をアナログのＱ信号に変換するＤＡＣ２２と、ＤＡＣ２１から入力されるＩ信号の高周波成分をカットするＬＰＦ２３と、ＤＡＣ２２から入力されるＱ信号の高周波成分をカットするＬＰＦ２４と、Ｉ信号とＱ信号をダイレクトコンバージョン方式で周波数変換してＲＦ信号を出力するＩＱモジュレータ２５と、校正用信号を検波して、検出信号Ｖ_oを出力する検波部２６とを備えている。

受信回路９は、アンテナ４から入力されるＲＦ信号（アナログＩ信号、アナログＱ信号）を復調するＩＱデモジュレータ３１と、ＩＱデモジュレータ３１で復調されたＩ信号の利得を調整するＶＧＡ３２と、ＩＱデモジュレータ３１で復調されたＱ信号の利得を調整するＶＧＡ３３と、ＶＧＡ３２から入力されるＩ信号をデジタルのＩ信号に変換するＦｌａｓｈ ＡＤＣ３４と、ＶＧＡ３３から入力されるＱ信号をデジタルのＱ信号に変換するＦｌａｓｈ ＡＤＣ３５と、を備えている。

上記構成において、検波部２６の検出信号Ｖ_oは、受信回路９のＶＧＡ３２，３３を通りＦｌａｓｈ ＡＤＣ３４，３５への入力と、ＳＡＲ ＡＤＣ１１へ入力される２つのパスが設けられている。検出信号Ｖ_oの出力先は、上述したように、ＳＷ１で制御可能に構成されている。本実施の形態では、送信器の校正を行う場合に、受信回路９のＶＧＡ３２，３３やＦｌａｓｈ ＡＤＣ３４、３５を使用している。

上記構成の送受信器１の送信動作を説明する。まず、デジタルベースバンド２において、制御部５では送信データが作成され、波形発生器６では作成された送信データに応じたデジタルのＩＱ信号が作成されて、トランシーバー３のＤＡＣ２１，２２に出力される。トランシーバー３において、ＤＡＣ２１，２２では、デジタルのＩＱ信号がアナログの信号に変換された後、ＬＰＦ２３、２４を通過し、ＩＱモジュレータ２５でＲＦ信号にダイレクトコンバージョン方式でＲＦ信号に変調される。ＲＦ信号はＲＦ ＳＷ及びバラン１３を介して、アンテナ４から送信される。

つぎに、上記構成の送受信器１の受信動作を説明する。アンテナ４から入力されるＲＦ信号は、バラン１３及びＲＦ ＳＷを介して、ＩＱデモジュレータ３１に入力する。ＩＱデモジュレータ３１では、ＲＦ信号がＩＱ信号に復調され、ＶＧＡ３２，３３を介して、Ｆｌａｓｈ ＡＤＣ３４、３５に入力する。Ｆｌａｓｈ ＡＤＣ３４、３５では、復調されたＩＱ信号がデジタルのＩＱ信号に変換されて、デジタルベースバンド２に入力する。デジタルベースバンド２において、信号解析部７では、デジタルのＩＱ信号に応じた受信データが作成されて、制御部５に入力される。

［２．送信器の構成例］
図２は図１の送受信器１の送信器及びその校正に関連する部位を示す構成図である。図２において、ＤＡＣ２１は、デジタルのＩ信号をアナログ信号に変換するメインＤＡＣ２１ａと、メインＤＡＣ２１ａの出力のＤＣオフセットを調整するサブＤＡＣ２１ｂとを含んでいる。ＤＡＣ２２は、デジタルのＱ信号をアナログ信号に変換するメインＤＡＣ２２ａと、メインＤＡＣ２２ａの出力のＤＣオフセットを調整するサブＤＡＣ２２ｂとを含んでいる。

ＩＱモジュレータ２５は、ダイレクトコンバージョン方式でＩＱ信号をＲＦ信号に変調するための回路である。ＩＱモジュレータ２５は、ＲＦ ＰＬＬ１２のＶＣＯで発振したＩローカル信号によってＩ信号を変調するミキサ４１と、ＲＦ ＰＬＬ１２のＶＣＯで発振したＱローカル信号を移相器によってπ／２だけ移相したＱローカル信号によってＱ信号を変調するミキサ４２と、変調されたＩ信号（ＲＦ信号）の差動信号Ｉ＋，Ｉ−を増幅するドライバーアンプ４３と、変調されたＱ信号（ＲＦ信号）の差動信号Ｑ＋，Ｑ−を増幅するドライバーアンプ４４と、ドライバーアンプ４３，４４から出力されるＲＦ信号の加算信号（ＩＱ＋、ＩＱ−）を差動増幅する可変利得機能を有するパワーアンプ４５と、トリファイラ・トランスフォーマー（Ｔｒｉｆｉｌａｒ Ｔｒａｎｓｆｏｒｍｅｒ）５０と、を備えている。

トリファイラ・トランスフォーマー５０は、パワーアンプ４５の利得段の最終段に接続されている。トリファイラ・トランスフォーマー５０は、インピーダンスの整合回路として機能すると共に、校正用信号を検出するための検出用コイルＰ３を備えている。トリファイラ・トランスフォーマー５０は、第１巻線である入力側コイルＰ１と、第２巻線である出力側コイルＰ２と、第３巻線である検出用コイルＰ３とを備えている。検出用コイルＰ３は、検波部２６の検波回路５１に接続されている。検出用コイルＰ３の出力をＶ_iとする。

検波部２６は、校正用信号（ＣＷ）のＲＦ信号に現れるＬＯＦＴやイメージ波等の不要波を検出するためのものであり、検出用コイルＰ３の出力Ｖ_iを検波して検出信号Ｖ_oを出力する。検波部２６は、検出用コイルＰ３の出力を２乗検波して検出信号Ｖ_oを出力する検波回路５１と、直流成分カット用のコンデンサＣと、検波回路５１の検出信号Ｖ_oを増幅するアンプ５３と、コンデンサＣを介した検出信号Ｖ_oを増幅するアンプ５２と、を備えている。

ＳＷ１は、制御部５からの制御信号に応じて、アンプ５２とＶＧＡ３２，３３の接続と、アンプ５３とＳＡＲ ＤＡＣ１１の接続とを切り替える。

ＶＧＡ３２，３３は、差動型の可変ゲイン・アンプであり、アンプ５２からの出力のゲインを調整してＦｌａｓｈ ＡＤＣ３４，３５に出力する。Ｆｌａｓｈ ＡＤＣ３４，３５は、ＶＧＡ３２，３３の出力をＡ／Ｄ変換して、デジタルベースバンド２に出力する。ＳＡＲ ＡＤＣ１１は、アンプ５３の出力をＡ／Ｄ変換して、デジタルベースバンド２に出力する。

［３．送信電力、ＬＯリーク、ＩＱインバランスの校正の概略］
ＬＯＦＴ、ＩＱインバランス、送信電力を校正する際は、ベースバンド２の波形発生器６から校正用信号（ＣＷ）を発生させる。

図２において、バラン１３のＲＦ出力をＶ_rfとすると、Ｖ_rfは下式（１）で表すことができる。但し、Ａ_Desireは希望波の振幅、Ａ_LOはＬＯＦＴの振幅、Ａ_UnDesireはイメージ波の振幅を示している。

トリファイラ・トランスフォーマー５０から検波回路５１への入力波形をＶ_i、結合係数Ｃとすると、Ｖ_rfとＶ_iは、下式（２）、（３）のように表すことができる。

トリファイラ・トランスフォーマー５０の検出用コイルＰ３の出力Ｖ_iを検波回路５１で２乗検波（Ｓｑｕａｒｅ Ｌａｗ Ｄｅｔｅｃｔ）した検出出力Ｖ_oは、以下の近似式（４）、（５）で表現することができる。但し、ｎは検波回路５１の変換利得である。

式（５）において、第１項は、ＤＣ成分であり、希望波の振幅Ａ_Desireと検波回路５１の変換利得によって決まる。第２項は、希望波の振幅Ａ_Desireと、ＬＯリークの振幅Ａ_LOと、検波回路５１の変換利得で決まる（ＬＯＦＴ校正用）。第３項は、希望波の振幅Ａ_Desireと、Ｓｉｄｅｂａｎ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏｎ（ＩＱインバランス：イメージ波の振幅Ａ_UnDesire）、検波回路５１の変換利得で決まる（ＩＱインバランス校正用）。

制御部５は、式（５）の第２項と第３項の成分をフーリエ変換等の相関解析を行うことで分離可能に構成されている。

図３は、送信器の校正の手順の概略を説明するための図である。図３において、デジタルベースバンド２では、所定のイベントの発生（例えば、温度や電圧の変動等）又は所定周期で、波形発生器６からＣＷ波の校正用信号を出力する（ステップＳ１）。

校正用信号（ＣＷ）は、メインＤＡＣ２１ａ、２１ｂ、ＬＰＦ２３，２４を介した後、ＩＱモジュレータ２５でＲＦ信号に変調される。検波部２６の検波回路５１では、トリファイラ・トランスフォーマー５０の検出用コイルＰ３の出力Ｖ_iが２乗検波されて検波出力Ｖ_oが出力される。

まず、送信電力の校正を行う（ステップＳ２）。具体的には、送信電力の校正を行う場合は、ＳＷ１によりアンプ５３とＳＡＲ ＡＤＣ１１が接続される。検波回路５１の検出出力Ｖ_oは、アンプ５３を介して、ＳＡＲ ＡＤＣ１１に入力されてＡ／Ｄ変換された後、デジタルベースバンド２に入力される。デジタルベースバンド２の制御部５は、ＳＡＲＡＤＣ１１の出力電圧（測定結果）に基づいて、ＳＡＲ ＡＤＣ１１の出力電圧が所望の電圧になるようにパワーアンプ４５の差動抵抗値又は可変電流値を可変して利得を補正することで、送信電力が一定になるように補正する。

次に、ＬＯＦＴの校正を行う（ステップＳ３）。ＬＯＦＴの校正を行う場合は、ＳＷ１によりアンプ５２とＶＧＡ３２，３３が接続される。検波回路５１の検出出力Ｖ_oは、コンデンサＣで直流成分がカットされた後（上記式（５）の第１項の成分がカットされる）、アンプ５２及びＶＧＡ３２，３３を介して、Ｆｌａｓｈ ＡＤＣ３４，３５に入力されてＡ／Ｄ変換された後、デジタルベースバンド２に入力される。

デジタルベースバンド２の制御部５は、Ａ／Ｄ変換後の検出信号Ｖ_oのＬＯＦＴ成分について、ＬＯＦＴ成分が最小になるように、サブＤＡＣ２１ｂ、２２ｂで電流又は電圧を調整してメインＤＡＣ２１ａ，２１ｂの出力のＤＣオフセットを補正する。

つづいて、ＩＱインバランスの校正を行う（ステップＳ４）。具体的には、ＩＱインバランスの校正を行う場合は、ＬＯＦＴの校正と同様に、ＳＷ１によりアンプ５２とＶＧＡ３２，３３を接続し、コンデンサＣで直流成分がカットされた検出信号Ｖ_oがＦｌａｓｈ ＡＤＣ３４，３５でＡ／Ｄ変換された後、デジタルベースバンド２に入力される。

制御部５は、Ａ／Ｄ変換後の検出信号Ｖ_oのイメージ波の成分について、イメージ波の成分が最小になるように演算を行って、波形発生器６にＩＱ信号のＩ相とＱ相の振幅相対誤差・位相誤差を補正させる。これにより、メインＤＡＣ２１ａ，２２ａからはＩＱ信号の振幅相対誤差・位相誤差を補正したアナログのＩＱ信号が出力される。

以下、送信電力、ＬＯＦＴ、ＩＱインバランスの校正に関する構成及び校正方法を詳細に説明する。

［４．送信電力の校正］
デジタルベースバンド２の制御部５は、ＳＡＲ ＡＤＣ１１の出力電圧（測定電圧）に基づいて、ＳＡＲ ＡＤＣ１１の出力電圧が所望の電圧になるように、パワーアンプ４５の利得を制御（利得可変抵抗の抵抗値又は可変電流源の電流値を制御）することで、送信電力が一定になるように制御する。

図４は、上記式（５）の第１項のＤＣ成分の変動の影響を説明するための図である。図４において、縦軸はＳＡＲ ＡＤＣ１１の検出電圧（Ｖ_o）、横軸は時間を示している。図４に示すように、各種変動により、式（５）の第１項のＤＣ成分に変動があると、ＳＡＲ ＡＤＣ１１での検出電圧が実線で示す状態１（目標電圧）に対して状態２のように変化する。制御部５は、パワーアンプ４５の利得可変機能を用いて、目標電圧になるように利得を調整して一定の送信電力になるように校正する。図４に示す例では、検出電圧が目標電圧になるようにパワーアンプ４５の利得を上昇させる。

（４−１．パワーアンプの構成例１）
図５は、パワーアンプ４５の構成例１を示す図である。図５に示すパワーアンプ４５は、送信電力制御のため、ＦＥＴ１とＦＥＴ２及びＦＥＴ３とＦＥＴ４の差動ＦＥＴ間に可変抵抗Ｒ１及びＲ２を配置し、また、検波出力を得るために最終段にトリファイラ・トランスフォーマー５０を接続した構成となっている。トリファイラ・トランスフォーマー５０は、パワーアンプ４５の整合回路の一部を構成している。パワーアンプ４５とトリファイラ・トランスフォーマー５０は一体に形成してもよいし、別個に形成してもよい。

具体的には、図５に示すパワーアンプ４５は、３段利得増幅構成となっており、１段目は、トランスフォーマーＴ１と、差動ＦＥＴ１，ＦＥＴ２と、コンデンサＣ１、Ｃ２と、差動ＦＥＴ１，ＦＥＴ２間に配置された可変抵抗Ｒ１と、抵抗Ｒ１１と、を備えている。２段目は、作動ＦＥＴ３，ＦＥＴ４と、コンデンサＣ３、Ｃ４と、作動ＦＥＴ３，ＦＥＴ４間に配置された可変抵抗Ｒ２と、抵抗Ｒ１２とを備えている。３段目は、トランスフォーマーＴ３と、作動ＦＥＴ５，ＦＥＴ６と、コンデンサＣ５、Ｃ６と、抵抗Ｒ１３とを備えており、その出力がトリファイラ・トランスフォーマー５０に接続されている。トリファイラ・トランスフォーマー５０の両端間にはコンデンサＣ７が接続されている。１段目〜３段目は同じ構成であるので、１段目を代表させて説明する。

トランスフォーマーＴ１の１次コイルの両端には、ＲＦ信号の差動信号ＲＦ＋、ＲＦ−がそれぞれ入力される。トランスフォーマーＴ１の２次コイルの中点には抵抗Ｒ１を介して電圧ｖｇ１が印加される。また、トランスフォーマーＴ１の２次コイルの一端側は、差動ＦＥＴ１のゲートに接続されており、他端側は、差動ＦＥＴ２のゲートに接続されている。

差動ＦＥＴ１は、ゲートが、トランスフォーマーＴ１の２次コイルの一端側に接続されており、ソースが接地されており、ドレインには、可変抵抗Ｒ１及びトランスフォーマーＴ２の一次コイルの一端側が並列に接続されている。差動ＦＥＴ２は、ゲートがトランスフォーマーの２次コイルの他端側に接続されており、ソースが接地されており、ドレインには、可変抵抗Ｒ１及びトランスフォーマーＴ２の１次コイルの他端側が並列に接続されている。また、差動ＦＥＴ１のゲートと差動ＦＥＴ２のドレイン間には、コンデンサＣ２が接続されている。差動ＦＥＴ２のゲートと差動ＦＥＴ１のドレイン間には、コンデンサＣ１が接続されている。このように、可変抵抗Ｒ１は、差動ＦＥＴ１とＦＥＴ２のドレイン間に接続されており、差動間電流の大きさを調整するためのものである。

図６は、可変抵抗Ｒ１，Ｒ２の回路構成例を示す図である。可変抵抗Ｒ１，Ｒ２は、例えば、図６に示すように、並列に接続された複数の固定抵抗Ｒ０〜Ｒｎと、制御部５からの制御信号に応じて、各抵抗Ｒ１〜Ｒｎの接続をＯＮ／ＯＦＦする複数のＳＷ０〜ＳＷｎ−１で構成することができる。制御信号でＳＷをＯＮ／ＯＦＦすることで等価抵抗が変化する。

図７は、可変抵抗Ｒ１，Ｒ２を可変させた場合の周波数利得特性を示す図である。図７において、横軸は周波数［ＧＨｚ」、縦軸はパワーアンプ４５の利得（ゲイン）［ｄＢ］を示している。可変抵抗Ｒ１，Ｒ２のビット幅を設定することで細かな利得調整が可能となる。図７において、７１は可変抵抗Ｒ１，Ｒ２を低抵抗に設定した場合、７２は可変抵抗Ｒ１，Ｒ２を中抵抗に設定した場合、７３は、可変抵抗Ｒ１，Ｒ２を高抵抗に設定した場合の特性を示している。

可変抵抗Ｒ１，Ｒ２の抵抗値が低くなると、差動ＦＥＴ１，２間と、作動ＦＥＴ３，４間に流れる高周波電流がそれぞれ増加し、トランスフォーマーＴ２，Ｔ３の一次コイルに入力する差動電圧が小さくなり利得が低下する。他方、可変抵抗Ｒ１，Ｒ２の抵抗値が高くなると、作動ＦＥＴ１，２間と、作動ＦＥＴ３，４間に流れる高周波電流が減少し、トランスフォーマーＴ２，Ｔ３の一次コイルに入力する差動電圧が大きくなり利得が上昇する。

（４−２．パワーアンプの構成例２）
図８は、パワーアンプ４５の構成例２を示す図である。構成例１では、差動ＦＥＴ間に可変抵抗Ｒ１及びＲ２を配置した構成であるのに対して、図８に示すパワーアンプ４５の構成例２では、各利得段に利得調整用のバイアス回路をそれぞれ設けた構成である。図８において、バイアス回路は、各利得段のゲートにダイオード接続したＦＥＴ１１，１２，１３と、各ＦＥＴ１１，１２，１３のドレインに可変電流源Ｉｄａｃと電圧源Ｖｄｄを直列接続した構成となっている。トランスフォーマーＴ１，Ｔ２，Ｔ３の２次コイルの中点は、それぞれ抵抗Ｒ１１，Ｒ１２，Ｒ１３を介して、バイアス回路が接続されている。制御部５は、可変電流源Ｉｄａｃの電流値を制御してゲートバイアスを可変することにより利得調整を行う。

図９は、可変電流源Ｉｄａｃの構成例を示す図である。図９に示す可変電流源Ｉｄａｃの構成例では、電圧源Ｖｄｄに並列接続された複数のＰ型ＭＯＳトランジスタで構成例されたカレントミラー回路６１と、各Ｐ型ＭＯＳトランジスに直列にそれぞれ接続され、各Ｐ型ＭＯＳ型トランジスタの接続をＯＮ／ＯＦＦするＰ型ＭＯＳスイッチＳＷ０〜ＳＷｎで構成されたスイッチ回路６２と、を備えている。カレントミラー回路６１は、各Ｐ型ＭＯＳトランジスタのゲートに基準電圧Ｖrefが入力される。制御部５は、スイッチ回路６２のスイッチＳＷ０〜ＳＷｎをＯＮ／ＯＦＦし、所望のＩｏｕｔが得られるように制御する。

図１０は、可変電流源Ｉｄａｃで電流調整を行った際の周波数利得特性を示す図である。図１０において、横軸は周波数［ＧＨｚ］、縦軸は利得（ｄＢ）を示している。８１は、可変電流源Ｉｄａｃの電流が最小の場合、８２は可変電流源Ｉｄａｃの電流が中の場合、８３は、可変電流源Ｉｄａｃの電流が最大の場合の特性を示している。

可変電流源Ｉｄａｃの電流が小さくなると、ゲートバイアスが低くなり、各段のＦＥＴのｇｍが低下し利得が低下する。可変電流源Ｉｄａｃの電流が大きくなると、ゲートバイアスが高くなり、各段のＦＥＴのｇｍが上昇し利得が上昇する。

［５．ＬＯＦＴとＩＱインバランス］
図１１は、トリファイラ・トランスフォーマー５０の検出用コイルＰ３の出力Ｖ_iと、検波回路５１で検出した検出信号Ｖ_oの周波数軸での波形を説明するための図である。図１１において、横軸は角周波数ω、縦軸は振幅を示している。図１１（Ａ）は、Ｖ_iの周波数軸上での波形を示しており、希望波、ＬＯＦＴ、イメージ波の振幅を示している。図１１（Ｂ）は、Ｖ_oの周波数軸上での波形を示しており、ＬＯＦＴ、イメージ波の振幅を示している。検波回路５１で２乗検波することで、ＬＯＦＴやイメージ波の信号成分をベースバンド帯に落として観察することが可能となる。

［６．ＬＯＦＴの校正］
送信器のＬＯＦＴは、送信器と受信器のＳＮＤＲ（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ ａｎｄ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ）特性を劣化させ、規定のスペクトラムマスク検定に対して問題となる。そのため、所望の値までＬＯＦＴを抑えることが送信器側に求められる。本実施の形態のような差動構成のダイレクトコンバージョン送信器の場合は、ＬＯＦＴは、ミキサ４１，４２に入力する入力振幅とＤＣオフセットで決まる。図１２は、ミキサ４１，４２に入力されるＤＣオフセットと入力振幅を説明するための図である。

図１２に示すように、ミキサ４１に入力されるＩ信号のＤＣオフセットをＶ_dci、ミキサ４２に入力されるＱ信号のＤＣオフセットをＶ_dcq、差動入力振幅をＡ_BBとすると、ＬＯＦＴ（ｄＢ）は、以下の式（６）で表すことができる。

図１３は、ＤＣオフセット（ｍＶ）とＬＯＦＴ抑圧比（ｄＢ）の特性の一例を示す図である。図１３において、縦軸は、ＬＯＦＴ抑圧比（ｄＢ）、横軸はＤＣオフセット（ｍＶ）を示している。９１は、差動入力振幅Ａ_BB＝３００ｍＡの場合、９２は、差動入力振幅Ａ_BB＝２００ｍＶの場合、９３は、差動入力振幅Ａ_BB＝１２５ｍＶの場合を示している。差動入力振幅Ａ_BBが小さいほど、ＤＣオフセットの寄与が大きくなりＬＯＦＴ抑圧比が悪化する。

制御部５は、Ｆｌａｓｈ ＡＤＣ３４，３５によるＡ／Ｄ変換後の検出信号ＶｏのＬＯＦＴ成分について、ＬＯＦＴ成分が最小になるように、サブＤＡＣ２１ｂ、２２ｂで電流又は電圧を調整してメインＤＡＣ２１ａ，２１ｂの出力に対して、ＤＣオフセットを補正する。

図１４は、サブＤＡＣ２１ｂ、２２ｂの構成例を説明するための図である。サブＤＡＣ２１ｂ、２２ｂは、検出されたＤＣオフセットを調整するための回路である。サブＤＡＣは、（１）電流型ＤＡＣや（２）電圧型ＤＡＣを使用することができる。

図１４（Ａ）は、電流型ＤＡＣの概略の構成例を示す図である。電流型ＤＡＣのサブＤＡＣ２１ｂ、２２ｂは、図１４（Ａ）に示すように、メインＤＡＣ２１ａ、２２ｂの出力に対して、可変電流源の電流値を調整することでＤＣオフセットを調整して、ミキサ４１，４２に出力する。電流型ＤＡＣのサブＤＡＣ２１ｂ，２２ｂは、電圧源ＶＤＤに可変電流源を接続し、可変電流源とＧＮＤ間に電流−電圧変換用の抵抗Ｒ１を接続した構成である。制御部５は、可変電流源の電流を可変させ、抵抗Ｒ１で電流を電圧に変換してＤＣオフセットを調整する。

図１４（Ｂ）は、電圧型ＤＡＣの概略の構成例を示す図である。電圧型ＤＡＣのサブＤＡＣ２１ｂ,２２ｂは、図１４（Ｂ）に示すように、メインＤＡＣ２１ａ、２２ａの出力に対して、可変抵抗の抵抗値を調整することにより、印加電圧を調整することでＤＣオフセットを調整して、ミキサ４１，４２に出力する。電圧型ＤＡＣのサブＤＡＣ２１ｂ，２２ｂは、電圧源ＶＤＤに可変抵抗を接続した構成である。制御部５は、可変抵抗を可変させて、メインＤＡＣ２１ａ、２２ａからの入力に対して加算する電圧を調整することでＤＣオフセットを調整する。

図１５は、上記図１１の波形に対して、ＬＯＦＴ校正後のトリファイラ・トランスフォーマー５０の検出用コイルＰ３の出力Ｖ_iと、検波部２６で検出した検出信号Ｖ_oの周波数軸での波形を示す図である。ＬＯＦＴ校正後は、図１５（Ａ）及び図１５（Ｂ）に示すように、ＬＯＦＴの振幅が小さくなっている。

［７．ＩＱインバランスの校正］
ＩＱインバランスにより、ＳＢＲＲ（ＳｉｄｅＢａｎｄ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）が劣化するとノイズ成分が増加してＳＮＲが劣化する。ＳＢＲＲは、Ｉ相とＱ相の振幅相対誤差をε、位相誤差をφとした場合、下式（７）のように表すことができる。また、ＳＮＲは式（８）となる。

多値変調方式を用いて高伝送レートを実現するためには、送信器で高ＳＮＲを実現することが重要である。ＣＭＯＳ回路に代表されるＳｏＣは抵抗やＦＥＴといった受動素子及び能動素子のバラツキ、電源変動と温度変動といった変動要因により、アナログ回路単体で高ＳＢＲＲ実現することが難しい。そのため、本実施の形態では、デジタルベースバンド２でＩＱインバランスを校正して高ＳＢＲＲを実現する。

検出信号Ｖ_oのイメージ波成分（ＳＢＲＲ成分）である２ω_BBが最小になるように、デジタルベースバンド２の波形発生器（ｗａｖｅｆｏｒｍ ｇｅｎｅｒａｔｏｒ）６を用いてＩＱ信号のＩ相とＱ相の振幅相対誤差ε、位相誤差φが少なくなるように補正を行う。

具体的には、制御部５は、Ｆｌａｓｈ ＡＤＣ３４，３５によるＡ／Ｄ変換後の検出信号Ｖ_oのイメージ波の成分について、イメージ波の成分が最小になるように演算を行って、波形発生器６にＩＱ信号のＩ相とＱ相の振幅相対誤差ε、位相誤差φを補正させる。これにより、メインＤＡＣ２１ａ，２２ａからはＩＱ信号のＩ相とＱ相の振幅相対誤差ε、位相誤差φが補正されたアナログのＩＱ信号が出力される。

図１６は、上記図１５の波形に対して、ＩＱインバランス校正後のトリファイラ・トランスフォーマー５０の検出用コイルの出力Ｖ_iと、検波部２６で検出した検出信号Ｖ_oの周波数軸での波形を示す図である。ＩＱインバランス校正後は、図１６（Ａ）及び図１６（Ｂ）に示すように、イメージ波の振幅が小さくなっている。

［８．校正手順］
図１７は、送信器の校正手順の一例を説明するための図である。図１７に示す例では、上記図３の手順より工程数が多く高精度に校正を行うことが可能となっている。図１７において、各校正の校正内容は図３と同様であるので、その詳細な説明は省略する。

図１７において、デジタルベースバンド２では、所定のイベントの発生（例えば、温度や電圧の変動等）又は所定周期で、波形発生器６から校正用信号（ＣＷ：ｃｏｎｔｉｎｕｏｕｓ ｗａｖｅ）を出力する（ステップＳ１１）。

まず、１回目の送信電力の校正を行う（ステップＳ１２）。送信電力を最初に校正しているのは、送信電力を安定させない状態で他の校正を行っても効果が少ないためである。次に、１回目のＬＯＦＴの校正を行う（ステップＳ１３）。ＬＯＦＴの校正後、ＩＱインバランスの校正を行う（ステップＳ１４）。

つづいて、２回目のＬＯＦＴの校正（微調整）を行う（ステップＳ１５）。これは、ＩＱインバランスの校正により、検出信号Ｖ_oのＬＯＦＴの振幅が少しだけ変化する場合があるからである。最後に、２回目の送信電力の校正（微調整）を行う（ステップＳ１６）。

なお、上記実施の形態では、トリファイラ・トランスフォーマー５０を使用しているが、本発明はこれに限られるものではなく、トランスフォーマー（整合回路）が校正用信号の検出用コイルを備えた構成であればよい。

以上説明したように、本実施の形態によれば、ＩＱ変調器から出力されるＲＦ信号を増幅するパワーアンプの後段に、整合回路として機能し、かつ、校正用信号の検出用コイルＰ３を有するトリファイラ・トランスフォーマー５０を備えているので、ＩＱ変調器の特性を劣化させる要因を校正するための回路構成を小型化することが可能となる。

また、本実施の形態によれば、検出用コイルＰ３の出力Ｖ_iを検波部２６で検波して得られる検出信号Ｖ_oのＡ／Ｄ変換後の出力電圧に基づいて、当該出力電圧が目標電圧になるように、パワーアンプ４５の利得を調整することで送信電力の変動を調整することにしたので、高精度に送信電力の変動を補正することが可能となる。

また、本実施の形態によれば、パワーアンプ４５は、利得調整用の可変抵抗又は可変電流源を含み、可変抵抗の抵抗値又は可変電流源の電流値を制御することで利得を調整することにしたので、パワーアンプ４５の利得を簡単に調整することが可能となる。

また、本実施の形態によれば、メインＤＡＣ２１ａ，２２ａの出力のＤＣオフセットを調整するサブＤＡＣ２１ｂ，２２ｂを備え、検出用コイルＰ３の出力を検波部２７で検波して得られる検出信号Ｖ_oに基づいて、検出信号Ｖ_oのＬＯＦＴの成分が最小となるように、サブＤＡＣ２１ｂ，２２ｂでＤＣオフセットを調整することにしたので、高精度にＬＯＦＴを補正することが可能となる。

また、本実施の形態によれば、検出用コイルＰ３の出力Ｖ_iを検波部２７で検波して得られる検出信号Ｖ_oに基づいて、検出信号Ｖ_oのイメージ波の成分が最小となるように、デジタルベースバンド２でＩＱ信号のＩ相とＱ相の振幅相対誤差・位相誤差を補正することにしたので、高精度にＩＱインバランスを補正することが可能となる。

１ 送受信器
２ デジタルベースバンド
３ トランシーバー
４ アンテナ
５ 制御部
６ 波形発生器
７ 信号解析部
８ 送信回路（送信器）
９ 受信回路（受信器）
１０ ＢＢ ＰＬＬ
１１ ＳＡＲ ＡＤＣ
１２ ＲＦ ＰＬＬ
１３ バラン（Ｂａｌｕｎ Ｔｒａｎｓｆｏｒｍａｅｒ）
２１，２２ ＤＡＣ
２１ａ，２２ａ メインＤＡＣ
２１ｂ，２２ｂ サブＤＡＣ
２３，２４ ＬＰＦ
２５ ＩＱモジュレータ
２６ 検波部
３１ ＩＱデモジュレータ
３２，３３ ＶＧＡ
３４，３５ Ｆｌａｓｈ ＡＤＣ
４１，４２ ミキサ
４３，４４ ドライバーアンプ
５０ トリファイラ・トランスフォーマー
５１ 検波回路
５２，５３ アンプ

Claims (6)

1. デジタルベースバンドで生成されるＩＱ信号をＤＡＣでアナログ信号に変換後に、ＲＦ信号にダイレクトコンバージョン方式で変調するＩＱ変調器の特性を劣化させる要因を、前記デジタルベースバンドで生成される校正用信号を使用して校正する機能を備えたダイレクトコンバージョン送信器であって、
   前記ＩＱ変調器から出力されるＲＦ信号を増幅するパワーアンプの後段に、整合回路として機能し、かつ、前記校正用信号の検出用コイルを有するトランスフォーマーを備えたことを特徴とするダイレクトコンバージョン送信器。
2. 前記トランスフォーマーは、トリファイラ・トランスフォーマー（Ｔｒｉｆｉｌａｒ Ｔｒａｎｓｆｏｒｍｅｒ）であることを特徴とする請求項１に記載のダイレクトコンバージョン送信器。
3. 前記ＩＱ変調器の特性を劣化させる要因は、送信電力の変動であり、
   前記検出用コイルの出力を検波部で検波して得られる検出信号のＡ／Ｄ変換後の出力電圧に基づいて、当該出力電圧が目標電圧になるように、前記パワーアンプの利得を調整することで前記送信電力の変動を調整することを特徴とする請求項１又は請求項２に記載のダイレクトコンバージョン送信器。
4. 前記パワーアンプは、利得調整用の可変抵抗又は可変電流源を含み、前記可変抵抗の抵抗値又は可変電流源の電流値を制御することで前記利得を調整することを特徴とする請求項３に記載のダイレクトコンバージョン送信器。
5. 前記ＩＱ変調器の特性を劣化させる要因は、ＬＯＦＴ（ＬｏＣａｌ Ｆｅｅｄ Ｔｈｒｏｕｇｈ）であり、
   前記ＤＡＣの出力のＤＣオフセットを調整するサブＤＡＣを備え、
   前記検出用コイルの出力を検波部で検波して得られる検出信号に基づいて、前記検出信号のＬＯＦＴの成分が最小となるように、前記サブＤＡＣで前記ＤＣオフセットを調整することを特徴とする請求項１〜請求項４のいずれか１つに記載のダイレクトコンバージョン送信器。
6. 前記ＩＱ変調器の特性を劣化させる要因は、ＩＱインバランスであり、
   前記検出用コイルの出力を検波部で検波して得られる検出信号に基づいて、前記検出信号のイメージ波の成分が最小となるように、前記デジタルベースバンドでＩＱ信号のＩ相とＱ相の振幅相対誤差・位相誤差を補正することを特徴とする請求項１〜請求項５のいずれか１つに記載のダイレクトコンバージョン送信器。

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