JP2020178061A - Electrostatic protection circuit, semiconductor device, and electronic apparatus - Google Patents
Electrostatic protection circuit, semiconductor device, and electronic apparatus Download PDFInfo
- Publication number
- JP2020178061A JP2020178061A JP2019079895A JP2019079895A JP2020178061A JP 2020178061 A JP2020178061 A JP 2020178061A JP 2019079895 A JP2019079895 A JP 2019079895A JP 2019079895 A JP2019079895 A JP 2019079895A JP 2020178061 A JP2020178061 A JP 2020178061A
- Authority
- JP
- Japan
- Prior art keywords
- region
- plan
- view
- pair
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Thyristors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
本発明は、静電気保護回路、半導体装置および電子機器に関する。 The present invention relates to electrostatic protection circuits, semiconductor devices and electronic devices.
シリコン等の半導体を用いて構成される集積回路を含む半導体装置には、通常、当該集積回路をESD(Electro-Static Discharge)から保護する静電気保護回路が設けられる。集積回路がSOI(Silicon on Insulator)基板を用いて構成される場合、従来の静電気保護回路には、例えば、特許文献1に記載の保護素子が用いられる。
A semiconductor device including an integrated circuit configured by using a semiconductor such as silicon is usually provided with an electrostatic discharge protection circuit that protects the integrated circuit from ESD (Electro-Static Discharge). When the integrated circuit is configured by using an SOI (Silicon on Insulator) substrate, for example, the protection element described in
特許文献1に記載の保護素子は、P型不純物が高濃度で導入されるP+型領域と、N型不純物が低濃度で導入されるN型領域と、P型不純物が低濃度で導入されるP型領域と、N型不純物が高濃度で導入されN+型領域と、を有する。これらの領域は、この順で並んで、隣り合う領域同士が互いに接触して配置される。P+型領域には、信号の伝達経路に繋がるアルミニウム配線が接続される。N+型領域には、接地電位に繋がるアルミニウム配線が接続される。P+型領域とN+型領域との間の電圧が所定以上となる場合、P型領域およびN型領域でパンチスルーが生じることで、P+型領域とN+型領域との間が導通する。
In the protective element described in
特許文献1に記載の保護素子では、P型領域およびN型領域でのパンチスルーによりP+型領域とN+型領域との間が導通状態となるため、P型領域またはN型領域の寸法等の製造バラツキにより、当該導通状態となる電圧であるトリガー電圧が変動してしまうという課題がある。また、特許文献1に記載の保護素子では、トリガー電圧を変更する場合、P型領域またはN型領域における不純物のドーズ量を変更しなければならないため、新たなガラスマスクを別途用意する必要があり、この結果、製造コストが上昇するという課題もある。
In the protective element described in
本発明の一態様に係る静電気保護回路は、シリコンで構成される基板とシリコンで構成されるシリコン層とがシリコン酸化膜を介して接合されるSOI基板における前記シリコン層を用いる回路を静電気から保護する静電気保護回路であって、前記シリコン層に設けられ、P型のシリコンで構成される第1領域と、平面視で前記第1領域とは異なる位置で前記シリコン層に設けられ、N型のシリコンで構成される第2領域と、平面視で前記第1領域と前記第2領域との間にて前記第1領域に接して前記シリコン層に設けられ、N型のシリコンで構成される第3領域と、平面視で前記第2領域と前記第3領域との間にて前記第2領域および前記第3領域のそれぞれに接して前記シリコン層に設けられ、P型のシリコンで構成される第4領域と、平面視で前記第3領域および前記第4領域のうちの一方の領域にのみ接する第1接触領域を有して前記シリコン層に設けられ、前記一方の領域と同じ導電型のP型またはN型のシリコンで構成され、前記一方の領域よりも不純物の濃度が高い第5領域と、を有し、前記第1領域は、前記回路に接続される第1配線に接続され、
前記第2領域は、前記回路に接続される第2配線に接続され、前記第5領域は、平面視で前記第5領域に重なって配置される電極に接続され、前記電極には、前記第1領域から前記第3領域および前記第4領域を介して前記第2領域へ電流を流すためのトリガー電圧が供給される。
The electrostatic protection circuit according to one aspect of the present invention protects a circuit using the silicon layer in an SOI substrate in which a substrate made of silicon and a silicon layer made of silicon are bonded via a silicon oxide film from static electricity. This is an electrostatic protection circuit that is provided on the silicon layer and is provided on the silicon layer at a position different from that of the first region formed of P-type silicon and the first region in a plan view. A second region composed of silicon and a second region formed on the silicon layer in contact with the first region between the first region and the second region in a plan view and composed of N-type silicon. It is provided in the silicon layer between the three regions and the second region and the third region in a plan view in contact with each of the second region and the third region, and is composed of P-shaped silicon. The silicon layer has a fourth region and a first contact region that is in contact with only one of the third region and the fourth region in a plan view, and is of the same conductive type as the one region. It is composed of P-type or N-type silicon, has a fifth region having a higher concentration of impurities than the one region, and the first region is connected to a first wiring connected to the circuit.
The second region is connected to a second wiring connected to the circuit, the fifth region is connected to an electrode arranged so as to overlap the fifth region in a plan view, and the electrode is connected to the first. A trigger voltage for passing a current from the first region to the second region via the third region and the fourth region is supplied.
以下、添付図面を参照しながら本発明に係る好適な実施形態を説明する。なお、図面において各部の寸法または縮尺は実際とは適宜に異なり、理解を容易にするために模式的に示す部分もある。また、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られない。 Hereinafter, preferred embodiments according to the present invention will be described with reference to the accompanying drawings. In the drawings, the dimensions or scales of each part are appropriately different from the actual ones, and some parts are schematically shown for easy understanding. Further, the scope of the present invention is not limited to these forms unless it is stated in the following description that the present invention is particularly limited.
A.半導体装置
図1は、実施形態に係る半導体装置100の概略構成を示す図である。半導体装置100は、図示の集積回路を有する装置である。図1に示すように、半導体装置100は、集積回路を構成する、電源端子P1およびP2と、信号端子P3と、電源配線101および102と、信号配線103と、内部回路104と、ダイオード105および106と、静電気保護回路10と、を有する。なお、半導体装置100は、図示の集積回路を、単一の集積回路で構成してもよいし、複数の集積回路で構成してもよい。
A. Semiconductor device FIG. 1 is a diagram showing a schematic configuration of a
電源端子P1は、第1電位VDDが供給される端子である。電源端子P1には、第1配線の一例である電源配線101が接続される。電源配線101は、抵抗成分RB101を有する。これに対し、電源端子P2は、第1電位VDDよりも低電位の第2電位VSSが供給される端子である。電源端子P2には、第2配線の一例である電源配線102が接続される。電源配線102は、抵抗成分RB102を有する。また、信号端子P3は、内部回路104からの信号を出力する端子である。信号端子P3には、信号配線103が接続される。
The power supply terminal P1 is a terminal to which the first potential VDD is supplied. The
電源配線101、102および信号配線103には、内部回路104が接続される。図1に示す例では、内部回路104は、PチャネルMOSトランジスターであるトランジスターQP104と、NチャネルMOSトランジスターであるトランジスターQN104と、を有する。ここで、電源端子P1は、電源配線101を介して、トランジスターQP104のソースに接続される。電源端子P2は、電源配線102を介して、トランジスターQN104のソースに接続される。信号端子P3は、信号配線103を介して、トランジスターQP104およびQN104のドレインに接続される。なお、信号端子P3は、内部回路104への信号が入力される端子であってもよい。この場合、信号端子P3は、信号配線103を介して、トランジスターQP104およびQN104のゲートに接続される。
An
電源配線101と信号配線103との間には、これらを接続するダイオード105が設けられる。ダイオード105のカソードは、電源配線101に接続され、ダイオード105のアノードは、信号配線103に接続される。すなわち、ダイオード105は、信号配線103から電源配線101へ向かう方向を順方向とするダイオードである。また、電源配線102と信号配線103との間には、これらを接続するダイオード106が設けられる。ダイオード106のカソードは、信号配線103に接続され、ダイオード106のアノードは、電源配線102に接続される。すなわち、ダイオード106は、電源配線102から信号配線103へ向かう方向を順方向とするダイオードである。以上のダイオード105および106のそれぞれは、静電気の放電等による過大な正電位が電源端子P2に供給される場合に当該過大な正電位による電荷を放出する放電素子として機能する。
A
具体的に説明すると、静電気の放電等による過大な正電位が電源端子P2に供給される場合、当該過大な正電位による電荷は、ダイオード106を介して信号端子P3に放出されるか、または、ダイオード106だけでなくダイオード105を介して電源端子P1に放出される。このため、当該過大な正電位による内部回路104の損傷を防止することができる。なお、ダイオード105および106のうちの一方を省略してもよいし、ダイオード105および106のうちの一方に代えて、トランジスター等を用いる他の放電素子を用いてもよい。
Specifically, when an excessive positive potential due to electrostatic discharge or the like is supplied to the power supply terminal P2, the charge due to the excessive positive potential is discharged to the signal terminal P3 via the
電源配線101と電源配線102との間には、これらを接続する静電気保護回路10が設けられる。ここで、静電気保護回路10は、電源配線101にノードN1を介して接続されるとともに、電源配線102にノードN2を介して接続される。静電気保護回路10は、静電気の放電等による過大な正電位が信号端子P3に供給される場合、または、静電気の放電等による過大な負電位が信号端子P3に供給される場合に、当該過大な正電位または負電位による電荷を放出する回路である。
An
具体的に説明すると、電源端子P2が接地される状態で信号端子P3に静電気の放電等による過大な正電位が供給される場合、当該過大な正電位による電流は、サージ電流として、ダイオード105、電源配線101、静電気保護回路10および電源配線102をこの順で通る経路で流れる。また、電源端子P1が接地される状態で信号端子P3に静電気の放電等による過大な負電位が供給される場合、当該過大な負電位による電流は、サージ電流として、電源配線101、静電気保護回路10、電源配線102およびダイオード106をこの順で通る経路で流れる。いずれの場合も、前述の経路上の素子等の各部に発生する電圧の総和が、内部回路104のトランジスターQP104またはQN104等の素子が破壊に至る破壊電圧よりも小さい。このため、静電気の放電等による内部回路104の破壊を静電気保護回路10により防止することができる。
Specifically, when an excessive positive potential due to static electricity discharge or the like is supplied to the signal terminal P3 while the power supply terminal P2 is grounded, the current due to the excessive positive potential is treated as a surge current by the
以上の半導体装置100は、集積回路を構成する、静電気保護回路10と、静電気保護回路10に電気的に接続される回路である内部回路104と、を有する。静電気保護回路10は、以下に詳述するように、作動開始となる電圧であるトリガー電圧の電圧値の変動が小さいため、内部回路104を静電気から安定的に保護することができる。なお、静電気保護回路10の接続形態は、図1に示す例に限定されず、例えば、静電気保護回路10が電源配線101と信号配線103との間に設けられてもよいし、静電気保護回路10が電源配線102と信号配線103との間に設けられてもよい。すなわち、図1では、電源配線101が第1配線であり、電源配線102が第2配線である場合が例示されるが、電源配線101、102および信号配線103から選択される2つの配線のうちの一方を第1配線、他方を第2配線として用いればよい。なお、半導体装置100は、静電気保護回路10および内部回路104を、単一の集積回路で構成してもよいし、複数の集積回路で構成してもよい。また、半導体装置100は、集積回路以外に、ディスクリートトランジスター等を含んで構成されてもよい。
The
B.静電気保護回路
B1.第1実施形態
図2は、第1実施形態に係る静電気保護回路10を示す図である。図2に示すように、静電気保護回路10は、ダイオード11とサイリスター12と抵抗13とトリガー回路14とを有する。
B. Static electricity protection circuit B1. 1st Embodiment FIG. 2 is a figure which shows the
ダイオード11は、ノードN1とノードN2との間に設けられ、ダイオード11のカソードは、ノードN1に接続され、ダイオード11のアノードは、ノードN2に接続される。すなわち、ダイオード11は、ノードN2からノードN1へ向かう方向を順方向とするダイオードである。以上のダイオード11は、ノードN2からノードN1へ向かう方向の放電経路を形成する放電素子として機能する。
The
サイリスター12は、ノードN1とノードN2との間に設けられ、ノードN1からノードN2へ向かう方向の放電経路を形成する放電回路である。サイリスター12は、PNPバイポーラートランジスターであるトランジスターQA12と、NPNバイポーラートランジスターであるトランジスターQC12と、を有する。
The
ここで、トランジスターQA12のベースとトランジスターQC12のコレクターとが互いに接続されるとともに、トランジスターQA12のコレクターとトランジスターQC12のベースとが互いに接続される。そして、トランジスターQA12のエミッターは、サイリスター12のアノードAを構成し、ノードN1に接続される。トランジスターQC12のエミッターは、サイリスター12のカソードKを構成し、ノードN2に接続される。トランジスターQA12のベースは、サイリスター12のゲートG1を構成し、抵抗13を介してノードN1に接続される。以上のサイリスター12では、トランジスターQA12のベースに電流が流れると、トランジスターQA12のエミッター側からコレクター側に電流が流れ、これに伴って、トランジスターQC12のコレクター側からエミッター側に電流が流れる。このため、サイリスター12のゲートG1に電流を流すことにより、サイリスター12のアノード側からカソード側に電流を流す放電経路を形成することができる。なお、サイリスター12の構成は、図2に示す構成に限定されず、例えば、他のトランジスターまたは抵抗等を追加してもよい。
Here, the base of the transistor QA12 and the collector of the transistor QC12 are connected to each other, and the collector of the transistor QA12 and the base of the transistor QC12 are connected to each other. Then, the emitter of the
抵抗13は、トランジスターQA12のベース抵抗として機能する。当該機能により、外部からのノイズによるサイリスター12の誤動作を低減する効果が得られる。
The
トリガー回路14は、ノードN1とノードN2との間に所定以上の電圧が印加される場合、サイリスター12をオンさせる回路である。トリガー回路14は、GGnMOS型のトランジスターQN14で構成される。トランジスターQN14のソースおよびゲートは、ノードN2に接続される。トランジスターQN14のドレインは、サイリスター12のゲートG1に接続される。以上のトランジスターQN14は、ドレイン側に所定以上の電圧が印加されると、ドレインとソースとの間に存在するNPN寄生バイポーラートランジスターが動作することにより電流が流れだし、動作電圧が急激に低下して大電流を流す現象であるスナップバック現象が生じる。このスナップバック現象により、トリガー回路14は、サイリスター12をオンさせる。したがって、サイリスター12が作動する電圧であるトリガー電圧は、トランジスターQN14のスナップバック現象が生じる電圧に応じて設定される。
The
図3は、第1実施形態に係る静電気保護回路10が有するサイリスター12の平面図である。図4は、図3中のA4−A4線断面図である。サイリスター12は、SOI基板20を用いて構成されるNゲート型のサイリスターである。図4に示すように、SOI基板20は、シリコンで構成される基板20aと、シリコン酸化膜20bと、シリコンで構成されるシリコン層20cと、を有し、基板20aとシリコン層20cとがシリコン酸化膜20bを介して接合される。
FIG. 3 is a plan view of the
シリコン層20cには、P型またはN型の不純物が適宜に導入されており、第1領域21と第2領域22と第3領域23と第4領域24と第5領域25とが設けられる。これらの領域は、シリコン層20cの厚さ方向での全域にわたって設けられる。本実施形態では、図3における左側から右側に向けて、第1領域21、第3領域23、第4領域24および第2領域22がこの順に並んで配置され、これらの領域のうち、隣り合う2つの領域は、互いに接触する。ここで、これらの領域のそれぞれは、平面視で、これらの領域が並ぶ方向に対して垂直な方向に延びる長手形状をなす。また、第3領域23は、SOI基板20を厚さ方向からみる平面視で、枠状をなしており、第3領域23の内側には、第5領域25が第3領域23に接触して配置される。したがって、図4に示す断面では、図4における左側から右側に向けて、第1領域21、第3領域23、第5領域25、第3領域23、第4領域24および第2領域22がこの順に並んで配置される。第5領域25は、第3領域23に接する第1接触領域25aを有する。第1接触領域25aは、第5領域25における第3領域23と接触する領域または部分であり、SOI基板20を厚さ方向からみる平面視で、第5領域25の外縁の全周にわたって設けられる。なお、以下では、SOI基板20を厚さ方向からみる平面視を単に「平面視」ともいう。
P-type or N-type impurities are appropriately introduced into the
第1領域21および第4領域24は、それぞれ、P型のシリコンで構成される領域である。第1領域21および第4領域24には、それぞれ、ホウ素等のP型の不純物が導入される。ただし、第1領域21における当該不純物の濃度は、第4領域24における当該不純物の濃度よりも高い。すなわち、第1領域21は、高濃度P+のP型領域であり、第4領域24は、低濃度P−のP型領域である。第1領域21における当該不純物の濃度は、例えば、5×1020cm−3程度である。第4領域24における当該不純物の濃度は、例えば、2×1016cm−3程度である。以上の第1領域21および第4領域24のうち、第1領域21には、コンタクト31が設けられる。コンタクト31は、図示しない絶縁膜に設けられるコンタクトホールに配置される金属等で構成される配線の一部または導体ポスト等の電極であり、図示しない配線を介して前述のノードN1に接続される。
The
一方、第2領域22、第3領域23および第5領域25は、それぞれ、N型のシリコンで構成される領域である。第2領域22、第3領域23および第5領域25には、それぞれ、リン等のN型の不純物が導入される。ただし、第2領域22および第5領域25のそれぞれにおける当該不純物の濃度は、第3領域23における当該不純物の濃度よりも高い。すなわち、第2領域22および第5領域25のそれぞれは、高濃度N+のN型領域であり、第3領域23は、低濃度N−のN型領域である。第2領域22および第5領域25のそれぞれにおける当該不純物の濃度は、例えば、5×1020cm−3程度である。第3領域23における当該不純物の濃度は、例えば、2×1016cm−3程度である。以上の第2領域22、第3領域23および第5領域25のうち、第2領域22には、コンタクト32が設けられる。コンタクト32は、前述のノードN2に接続される金属等で構成される配線の一部または導体ポストである。また、第5領域25には、コンタクト33が設けられる。コンタクト33は、図示しない絶縁膜に設けられるコンタクトホールに配置される金属等で構成される配線の一部または導体ポスト等の電極であり、図示しない配線を介して前述の抵抗13およびトリガー回路14に接続される。
On the other hand, the
以上の第1領域21、第2領域22、第3領域23、第4領域24および第5領域25うち、第2領域22を除く要素が前述のトランジスターQA12を構成し、第1領域21を除く要素が前述のトランジスターQC12を構成する。すなわち、第1領域21、第3領域23、第4領域24および第5領域25が前述のトランジスターQA12を構成し、第2領域22、第3領域23、第4領域24および第5領域25が前述のトランジスターQC12を構成する。
Of the above
以上の静電気保護回路10は、前述のように、シリコンで構成される基板20aとシリコンで構成されるシリコン層20cとがシリコン酸化膜20bを介して接合されるSOI基板20におけるシリコン層20cを用いる回路である内部回路104を静電気から保護する。ここで、静電気保護回路10は、第1領域21と第2領域22と第3領域23と第4領域24と第5領域25とを有する。第1領域21は、シリコン層20cに設けられ、P型のシリコンで構成される。第2領域22は、平面視で第1領域21とは異なる位置でシリコン層20cに設けられ、N型のシリコンで構成される。第3領域23は、平面視で第1領域21と第2領域22との間にて第1領域21に接してシリコン層20cに設けられ、N型のシリコンで構成される。第4領域24は、平面視で第2領域22と第3領域23との間にて第2領域22および第3領域23のそれぞれに接してシリコン層20cに設けられ、P型のシリコンで構成される。第5領域25は、平面視で第3領域23および第4領域24のうちの一方の領域である第3領域23にのみ接する第1接触領域25aを有してシリコン層20cに設けられ、第3領域23と同じ導電型のN型のシリコンで構成され、第3領域23よりも不純物の濃度が高い。以上の複数の領域のうち、第1領域21は、内部回路104に接続される第1配線である電源配線101に接続される。第2領域22は、内部回路104に接続される第2配線である電源配線102に接続される。第5領域25は、平面視で第5領域25に重なって配置される電極であるコンタクト33に接続される。コンタクト33には、第1領域21から第3領域23および第4領域24を介して第2領域22へ電流を流すためのトリガー電圧が供給される。
As described above, the static
以上の静電気保護回路10では、第5領域25に接続されるコンタクト33にトリガー電圧を供給することにより、第1領域21から第3領域23および第4領域24を介して第2領域22へ電流を流す。このため、特許文献1のようにパンチスルーにより導通状態を得る構成に比べて、各領域の寸法または不純物濃度等の製造バラツキによるトリガー電圧の変動を低減することができる。また、トリガー電圧を発生させるトリガー回路14の構成に応じてトリガー電圧の電圧値を設定することができる。この結果、トリガー電圧を変更する場合、各領域における不純物のドーズ量を変更する必要がなく、特許文献1に記載の構成に比べて、製造コストを低減することもできる。ここで、第5領域25は、平面視で第3領域23に接してシリコン層20cに設けられ、第3領域23と同じ導電型であるN型のシリコンで構成され、第3領域23よりも不純物の濃度が高い。このため、コンタクト33から第5領域25を介して第3領域23にトリガー電圧を好適に供給することができる。
In the above
本実施形態では、第5領域25が第3領域23に接するため、Nゲート型のサイリスター構造を有する静電気保護回路10を実現することができる。また、第3領域23は、平面視で第5領域25の外周に沿って設けられる。このため、第5領域25が第3領域23の外周に接する構成に比べて、第3領域23における電位の均一化を図りやすいという利点がある。
In the present embodiment, since the
B2.第2実施形態
次に、第2実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なり、これに伴って静電気保護回路における各部の接続形態が異なること以外は、前述の第1実施形態と同様である。なお、以下の説明では、第2実施形態に関し、前述の第1実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第2実施形態の説明に用いる図では、前述の第1実施形態と同様の構成について、同一符号が付される。
B2. Second Embodiment Next, the second embodiment will be described. The present embodiment is the same as the above-described first embodiment except that the configuration of the thyristor included in the electrostatic protection circuit is different and the connection form of each part in the electrostatic protection circuit is different accordingly. In the following description, the second embodiment will be described mainly on the differences from the first embodiment described above, and the same matters will be omitted. Further, in the figure used for the description of the second embodiment, the same reference numerals are given to the same configurations as those of the first embodiment described above.
図5は、第2実施形態に係る静電気保護回路10Aを示す図である。図5に示すように、静電気保護回路10Aは、ダイオード11とサイリスター12Aと抵抗13とトリガー回路14Aとを有する。
FIG. 5 is a diagram showing the static
サイリスター12Aは、前述の第1実施形態のサイリスター12と同様、PNPバイポーラートランジスターであるトランジスターQA12と、NPNバイポーラートランジスターであるトランジスターQC12と、を有し、これらは、互いに接続される。ただし、本実施形態では、トランジスターQC12のベースは、サイリスター12AのゲートG2を構成し、抵抗13を介して、ノードN2に接続される。トランジスターQA12のエミッターは、ノードN1に接続される。
The
トリガー回路14Aは、前述の第1実施形態のトリガー回路14と同様、GGnMOS型のトランジスターQN14で構成される。ただし、トランジスターQN14のソースおよびゲートは、サイリスター12AのゲートG2に接続される。トランジスターQN14のドレインは、ノードN1に接続される。
The
図6は、第2実施形態に係る静電気保護回路10Aが有するサイリスター12Aの平面図である。図7は、図6中のA7−A7線断面図である。サイリスター12Aは、Pゲート型のサイリスターである。サイリスター12Aは、第1実施形態の第3領域23、第4領域24および第5領域25に代えて、第3領域23A、第4領域24Aおよび第6領域26を有する以外は、第1実施形態のサイリスター12と同様である。なお、本実施形態の第6領域26は、第1実施形態の第5領域25と説明上の混乱を避けるために「第6領域26」として、「第5領域25」とは別名称にしたが、請求項1に記載の「第5領域」に相当する。
FIG. 6 is a plan view of the
本実施形態では、図6における左側から右側に向けて、第1領域21、第3領域23A、第4領域24Aおよび第2領域22がこの順に並んで配置され、これらのうち、互いに隣り合う2つの領域は、互いに接触する。ここで、第4領域24Aは、SOI基板20を厚さ方向からみる平面視で、枠状をなしており、第4領域24Aの内側には、第6領域26が第4領域24Aに接触して配置される。したがって、図7に示す断面では、図7における左側から右側に向けて、第1領域21、第3領域23A、第4領域24A、第6領域26、第4領域24Aおよび第2領域22がこの順に並んで配置される。第6領域26は、第4領域24Aに接する第2接触領域26aを有する。第2接触領域26aは、第6領域26における第4領域24Aと接触する領域または部分であり、平面視で第6領域26の外縁の全周にわたって設けられる。
In the present embodiment, the
第3領域23Aは、N型のシリコンで構成される低濃度N−のN型領域である。第4領域24Aは、P型のシリコンで構成される低濃度P−のP型領域である。第6領域26は、P型のシリコンで構成される高濃度P+のP型領域である。第6領域26には、コンタクト34が設けられる。コンタクト34は、図示しない絶縁膜に設けられるコンタクトホールに配置される金属等の配線の一部または導体ポストであり、図示しない配線を介して前述の抵抗13およびトリガー回路14に接続される。
The
以上のように、第6領域26が第4領域24Aに接するため、Pゲート型のサイリスター構造を有する静電気保護回路10Aを実現することができる。以上の静電気保護回路10Aによっても、前述の第1実施形態の静電気保護回路10と同様の効果が得られる。また、本実施形態では、第4領域24Aが平面視で第6領域26の外周に沿って設けられる。このため、第6領域26が第4領域24Aの外周に接する構成に比べて、第4領域24Aにおける電位の均一化を図りやすいという利点がある。
As described above, since the
B3.第3実施形態
次に、第3実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なり、これに伴って静電気保護回路における各部の接続形態が異なること以外は、前述の第1実施形態または第2実施形態と同様である。なお、以下の説明では、第3実施形態に関し、前述の第1実施形態および第2実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第3実施形態の説明に用いる図では、前述の第1実施形態または第2実施形態と同様の構成について、同一符号が付される。
B3. Third Embodiment Next, the third embodiment will be described. This embodiment is the same as the above-described first embodiment or second embodiment except that the configuration of the thyristor included in the electrostatic protection circuit is different and the connection form of each part in the electrostatic protection circuit is different accordingly. In the following description, the third embodiment will be mainly described as being different from the above-mentioned first and second embodiments, and the same matters will be omitted. Further, in the figure used for the description of the third embodiment, the same reference numerals are given to the same configurations as those of the first embodiment or the second embodiment described above.
図8は、第3実施形態に係る静電気保護回路10Bを示す図である。図12に示すように、静電気保護回路10Bは、ダイオード11とサイリスター12Bと抵抗13とトリガー回路14と抵抗15とを有する。
FIG. 8 is a diagram showing the static
サイリスター12Bは、前述の第1実施形態のサイリスター12と同様、PNPバイポーラートランジスターであるトランジスターQA12と、NPNバイポーラートランジスターであるトランジスターQC12と、を有し、これらは、互いに接続される。ただし、本実施形態では、トランジスターQC12のベースは、サイリスター12BのゲートG2を構成し、抵抗15を介して、ノードN2に接続される。抵抗15は、トランジスターQC12のベース抵抗として機能する。当該機能により、外部からのノイズによるサイリスター12Bの誤動作を低減する効果が得られる。
The
図9は、第3実施形態に係る静電気保護回路10Bが有するサイリスター12Bの平面図である。図10は、図9中のA10−A10線断面図である。サイリスター12Bは、第1実施形態の第4領域24に代えて、第2実施形態の第4領域24Aおよび第6領域26を有する以外は、第1実施形態のサイリスター12と同様である。
FIG. 9 is a plan view of the
以上の静電気保護回路10Bでは、前述の第1実施形態と同様、第5領域25が第3領域23にのみ接する第1接触領域25aを有し、かつ、第3領域23が平面視で第5領域25の外周に沿って設けられる。第5領域25は、平面視で第5領域25に重なって配置される電極であるコンタクト33に接続される。コンタクト33には、第1領域21から第3領域23および第4領域24を介して第2領域22へ電流を流すためのトリガー電圧が供給される。さらに、本実施形態の静電気保護回路10Bでは、前述の第2実施形態と同様、第6領域26が第4領域24Aにのみ接する第2接触領域26aを有し、かつ、第4領域24Bが平面視で第6領域26の外周に沿って設けられる。第6領域26は、平面視で第6領域26に重なって配置される電極であるコンタクト34に接続される。コンタクト34には、第1領域21から第3領域23および第4領域24を介して第2領域22へ電流を流すためのトリガー電圧が供給される。以上のように、Pゲート型およびNゲート型のいずれにも利用可能なサイリスター構造を有する静電気保護回路10Bを実現することができる。本実施形態では、前述の第1実施形態および第2実施形態の双方の効果が得られる。
In the above
B4.第4実施形態
次に、第4実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第1実施形態と同様である。なお、以下の説明では、第4実施形態に関し、前述の第1実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第4実施形態の説明に用いる図では、前述の第1実施形態と同様の構成について、同一符号が付される。
B4. Fourth Embodiment Next, the fourth embodiment will be described. This embodiment is the same as the above-described first embodiment except that the configuration of the thyristor included in the electrostatic protection circuit is different. In the following description, the fourth embodiment will be described mainly on the differences from the first embodiment described above, and the same matters will be omitted. Further, in the figure used for the description of the fourth embodiment, the same reference numerals are given to the same configurations as those of the first embodiment described above.
図11は、第4実施形態に係る静電気保護回路10Cが有するサイリスター12Cの平面図である。図12は、図11中のA12−A12線断面図である。サイリスター12Cは、第1実施形態の第3領域23および第5領域25に代えて、第3領域23Cおよび第5領域25Cを有する以外は、第1実施形態のサイリスター12と同様である。
FIG. 11 is a plan view of the thyristor 12C included in the electrostatic protection circuit 10C according to the fourth embodiment. FIG. 12 is a cross-sectional view taken along the line A12-A12 in FIG. The thyristor 12C is the same as the
本実施形態では、図11における左側から右側に向けて、第5領域25C、第1領域21、第3領域23C、第4領域24および第2領域22がこの順に並んで配置され、これらのうち、互いに隣り合う2つの領域は、互いに接触する。ここで、第3領域23Cおよび第5領域25Cは、平面視で、互いに接触して、第1領域21を囲む枠状をなす。図11では、第3領域23Cは、平面視で、第5領域25Cに向けて延びる1対の部分を有する形状をなす。また、第5領域25Cは、平面視で、第3領域23Cの当該1対の部分に接続される1対の部分を有する。したがって、第5領域25Cは、第3領域23Cに接する1対の第1接触領域25bを有する。ここで、第1接触領域25bは、平面視で第1領域21と重ならない位置に設けられる。
In the present embodiment, the
第3領域23Cは、N型のシリコンで構成される低濃度のN型領域である。第5領域25Cは、N型のシリコンで構成される高濃度のN型領域である。第5領域25Cには、コンタクト33が設けられる。
The
以上の静電気保護回路10Cによっても、前述の第1実施形態の静電気保護回路10と同様の効果が得られる。また、本実施形態では、第1領域21が平面視で第3領域23Cと第5領域25Cとの間に設けられる。このため、第1実施形態のように第3領域23を第5領域25の外周に沿って設ける場合に比べて、平面視での第3領域23Aの面積を小さくすることができる。この結果、第1実施形態のサイリスター12に比べて、サイリスター12Aのオン抵抗を低くできるという利点がある。
The static electricity protection circuit 10C described above also has the same effect as the static
B5.第5実施形態
次に、第5実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第2実施形態と同様である。なお、以下の説明では、第5実施形態に関し、前述の第1実施形態から第4実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第5実施形態の説明に用いる図では、前述の第1実施形態から第4実施形態と同様の構成について、同一符号が付される。
B5. Fifth Embodiment Next, the fifth embodiment will be described. This embodiment is the same as the above-described second embodiment except that the configuration of the thyristor included in the electrostatic protection circuit is different. In the following description, the fifth embodiment will be described mainly on the differences between the first and fourth embodiments described above, and the same matters will be omitted. Further, in the drawings used for the description of the fifth embodiment, the same reference numerals are given to the same configurations as those of the first to fourth embodiments described above.
図13は、第5実施形態に係る静電気保護回路10Dが有するサイリスター12Dの平面図である。図14は、図13中のA14−A14線断面図である。サイリスター12Dは、第2実施形態の第4領域24Aおよび第6領域26に代えて、第4領域24Aおよび第6領域26Dを有する以外は、第2実施形態のサイリスター12Aと同様である。なお、本実施形態の第6領域26Dは、第4実施形態の第5領域25Cと説明上の混乱を避けるために「第6領域26D」として、「第5領域25C」とは別名称にしたが、請求項1に記載の「第5領域」に相当する。
FIG. 13 is a plan view of the
本実施形態では、図13における左側から右側に向けて、第1領域21、第3領域23A、第4領域24D、第2領域22および第6領域26Dがこの順に並んで配置され、これらのうち、互いに隣り合う2つの領域は、互いに接触する。ここで、第4領域24Dおよび第6領域26Dは、平面視で、互いに接触して、第1領域21を囲む枠状をなす。図13では、第4領域24Dは、平面視で、長手形状をなし、その両端から第6領域26Dに向けて延びる1対の部分を有する。また、第6領域26Dは、平面視で、第4領域24Dの前述の1対の部分に接続される1対の部分を有する。したがって、第6領域26Dは、第4領域24Dに接する1対の第2接触領域26bを有する。ここで、第2接触領域26bは、平面視で第2領域22と重ならない位置に設けられる。
In the present embodiment, the
第4領域24Dは、P型のシリコンで構成される低濃度のP型領域である。第6領域26Dは、P型のシリコンで構成される高濃度のP型領域である。第6領域26Dには、コンタクト34が設けられる。
The
以上の静電気保護回路10Dによっても、前述の第2実施形態の静電気保護回路10Aと同様の効果が得られる。また、本実施形態では、第2領域22が平面視で第4領域24Dと第6領域26Dとの間に設けられる。このため、第2実施形態のように第4領域24Aを第6領域26の外周に沿って設ける場合に比べて、平面視での第4領域24Dの面積を小さくすることができる。この結果、第2実施形態のサイリスター12Aに比べて、サイリスター12Dのオン抵抗を低くできるという利点がある。
The static
B6.第6実施形態
次に、第6実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第3実施形態と同様である。なお、以下の説明では、第6実施形態に関し、前述の第1実施形態から第5実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第6実施形態の説明に用いる図では、前述の第1実施形態から第5実施形態と同様の構成について、同一符号が付される。
B6. Sixth Embodiment Next, the sixth embodiment will be described. This embodiment is the same as the above-described third embodiment except that the configuration of the thyristor included in the electrostatic protection circuit is different. In the following description, the sixth embodiment will be described mainly on the differences from the first to fifth embodiments described above, and the same matters will be omitted. Further, in the figure used for the explanation of the sixth embodiment, the same reference numerals are given to the same configurations as those of the first to fifth embodiments described above.
図15は、第6実施形態に係る静電気保護回路10Eが有するサイリスター12Eの平面図である。図16は、図15中のA16−A16線断面図である。サイリスター12Eは、第4実施形態の第4領域24に代えて、第5実施形態の第4領域24Dおよび第6領域26Dを有する以外は、第4実施形態のサイリスター12Cと同様である。
FIG. 15 is a plan view of the
以上の静電気保護回路10Eでは、前述の第4実施形態と同様、第5領域25Cが第3領域23Cにのみ接する第1接触領域25bを有し、かつ、第1領域21が平面視で第3領域23Cと第5領域25Cとの間に設けられる。さらに、本実施形態の静電気保護回路10Eでは、前述の第5実施形態と同様、第6領域26Dが第4領域24Dにのみ接する第2接触領域26bを有し、かつ、第2領域22が平面視で第4領域24Dと第6領域26Dとの間に設けられる。このため、Pゲート型およびNゲート型のいずれにも利用可能なサイリスター構造を有する静電気保護回路10Eを実現することができる。本実施形態では、前述の第4実施形態および第5実施形態の双方の効果が得られる。
In the above
B7.第7実施形態
次に、第7実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第3実施形態または第6実施形態と同様である。なお、以下の説明では、第7実施形態に関し、前述の第3実施形態および第6実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第7実施形態の説明に用いる図では、前述の第3実施形態または第6実施形態と同様の構成について、同一符号が付される。
B7. Seventh Embodiment Next, the seventh embodiment will be described. This embodiment is the same as the above-described third embodiment or sixth embodiment except that the configuration of the thyristor included in the electrostatic protection circuit is different. In the following description, the seventh embodiment will be mainly described with respect to the differences between the third embodiment and the sixth embodiment described above, and the same matters will be omitted. Further, in the figure used for the description of the seventh embodiment, the same reference numerals are given to the same configurations as those of the third embodiment or the sixth embodiment described above.
図17は、第7実施形態に係る静電気保護回路10Fが有するサイリスター12Fの平面図である。図18は、図17中のA18−A18線断面図である。サイリスター12Fは、前述の第6実施形態のサイリスター12Eを2つ組み合わせたような構成を有する。具体的には、サイリスター12Fは、1対の第1領域21と1対の第2領域22と1対の第3領域23Cと1対の第4領域24Fと1対の第5領域25Cと第6領域26Fとを有する。ここで、第6領域26Fは、1対の第5領域25Cの間に配置される。そして、各第5領域25Cと第6領域26Fとの間には、第6領域26F側から各第5領域25C側に向けて、第2領域22、第4領域24F、第3領域23Cおよび第1領域21がこの順で並んで配置される。これらの領域のうち、隣り合う2つの領域は、互いに接触する。
FIG. 17 is a plan view of the
1対の第4領域24Fのそれぞれは、平面視で、長手形状をなし。その両端から第6領域26Fに向けて延びる1対の部分を有する。また、第6領域26Fは、平面視で、各第4領域24Fの当該1対の部分に接続される1対の部分を有する。本実施形態では、1対の第4領域24Fの当該1対の部分同士が互いに接触する。したがって、1対の第4領域24Fは、平面視で、互いに接触して、1対の第2領域22および第6領域26Fを囲む枠状をなす。したがって、第6領域26Fは、第4領域24Fに接する1対の第2接触領域26cを有する。ここで、第2接触領域26cは、平面視で第2領域22と重ならない位置に設けられる。なお、1対の第4領域24Fは、1つの枠状の第4領域24Fであるともいえる。また、1対の第4領域24Fの前述の1対の部分同士が第6領域26Fを介して接続されてもよい。
Each of the pair of
第4領域24Fは、P型のシリコンで構成される低濃度のP型領域である。第6領域26Fは、P型のシリコンで構成される高濃度のP型領域である。第6領域26Fには、コンタクト34が設けられる。
The
以上の静電気保護回路10Fでは、第5領域25Cが1対設けられ、第1領域21が平面視で1対の第5領域25Cの間に1対設けられ、第3領域23Cが平面視で1対の第1領域21の間に1対設けられ、第4領域24Fが平面視で1対の第3領域23Cの間に1対設けられ、第2領域22が平面視で1対の第4領域24Fの間に1対設けられ、第6領域26Fが平面視で1対の第2領域22の間に設けられる。ここで、1対の第4領域24Fを平面視で枠状をなす第4領域24Fと捉える場合、第2領域22が平面視で第4領域24Fの内側に1対設けられ、第6領域26Fが平面視で第4領域24Fの内側にて1対の第2領域22の間に設けられるといえる。以上の1対の第1領域21、1対の第2領域22、1対の第3領域23C、1対の第4領域24F、1対の第5領域25Cおよび第6領域26Fにより、2つのサイリスター構造を並列に接続した構造を有する静電気保護回路10Fを実現することができる。この構造は、平面視で第6領域26Fを中心にして、
その両側に第2領域22、第4領域24F、第3領域23C、第1領域21、第5領域25Cが対をなして配設されている構造であってもよい。ここで、2つのサイリスター構造を並列に接続した構造を採用すると、1つのサイリスター構造を採用する場合に比べて、平面視でこれらの領域が並ぶ方向に垂直な方向に沿う長さを小さくすることができる。また、第6領域26Fが2つのサイリスター構造に共用されるため、第6領域26Fを2つのサイリスター構造のそれぞれに別々に設ける場合に比べて、サイリスター構造全体の平面視での面積を小さくすることができる。また、第6領域26Fが2つのサイリスター構造に共用されることで、Pゲートの配線の引き回しが簡単になるという利点もある。なお、本実施形態において、コンタクト33が平面視で第5領域25Cに重なって配置される第1電極であり、コンタクト34が平面視で第6領域26Fに重なって配置される第2電極である。コンタクト33または34には、第1領域21から第3領域23Cおよび第4領域24Fを介して第2領域22へ電流を流すためのトリガー電圧が供給される。
In the above
The structure may be such that the
B8.第8実施形態
次に、第8実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第3実施形態または第6実施形態と同様である。なお、以下の説明では、第8実施形態に関し、前述の第3実施形態および第6実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第8実施形態の説明に用いる図では、前述の第3実施形態または第6実施形態と同様の構成について、同一符号が付される。
B8. Eighth Embodiment Next, the eighth embodiment will be described. This embodiment is the same as the above-described third embodiment or sixth embodiment except that the configuration of the thyristor included in the electrostatic protection circuit is different. In the following description, the eighth embodiment will be mainly described with respect to the differences between the third embodiment and the sixth embodiment described above, and the same matters will be omitted. Further, in the figure used for the description of the eighth embodiment, the same reference numerals are given to the same configurations as those of the third embodiment or the sixth embodiment described above.
図19は、第8実施形態に係る静電気保護回路10Gが有するサイリスター12Gの平面図である。図20は、図19中のA20−A20線断面図である。サイリスター12Gは、前述の第6実施形態のサイリスター12Eを2つ組み合わせたような構成を有する。具体的には、サイリスター12Gは、1対の第1領域21と1対の第2領域22と1対の第3領域23Gと1対の第4領域24Dと1対の第5領域25Gと第6領域26Dとを有する。ここで、第5領域25Gは、1対の第6領域26Dの間に配置される。そして、第5領域25Gと各第6領域26Dとの間には、第5領域25G側から各第6領域26D側に向けて、第1領域21、第3領域23G、第4領域24Dおよび第2領域22がこの順で並んで配置される。これらの領域のうち、隣り合う2つの領域は、互いに接触する。
FIG. 19 is a plan view of the
1対の第3領域23Gのそれぞれは、平面視で、長手形状をなし、その両端から第5領域25Gに向けて延びる1対の部分を有する。また、第5領域25Gは、平面視で、各第3領域23Gの当該1対の部分に接続される1対の部分を有する。本実施形態では、1対の第3領域23Gの当該1対の部分同士が互いに接触する。したがって、1対の第3領域23Gは、平面視で、互いに接触して、1対の第1領域21および第5領域25Gを囲む枠状をなす。したがって、第5領域25Gは、第3領域23Gに接する1対の第1接触領域25cを有する。ここで、第1接触領域25cは、平面視で第1領域21と重ならない位置に設けられる。なお、1対の第3領域23Gは、1つの枠状の第3領域23Gであるともいえる。また、1対の第3領域23Gの前述の1対の部分同士が第5領域25Gを介して接続されてもよい。
Each of the pair of
第3領域23Gは、N型のシリコンで構成される低濃度のN型領域である。第5領域25Gは、N型のシリコンで構成される高濃度のN型領域である。第5領域25Gには、コンタクト33が設けられる。
The
以上の静電気保護回路10Gでは、第6領域26Dが1対設けられ、第2領域22が平面視で1対の第6領域26Dの間に1対設けられ、第4領域24Dが平面視で1対の第2領域22の間に1対設けられ、第3領域23Gが平面視で1対の第4領域24Dの間に1対設けられ、第1領域21が平面視で1対の第3領域23Gの間に1対設けられ、第5領域25Gが平面視で1対の第1領域21の間に設けられる。以上の1対の第1領域21、1対の第2領域22、1対の第3領域23G、1対の第4領域24D、1対の第5領域25Gおよび第6領域26Dにより、2つのサイリスター構造を並列に接続した構造を有する静電気保護回路10Gを実現することができる。この構造は、平面視で第5領域25Gを中心にして、その両側に第1領域21、第3領域23G、第4領域24D、第2領域22、第6領域26Dが対をなして配設されている構造であってもよい。ここで、2つのサイリスター構造を並列に接続した構造を採用すると、1つのサイリスター構造を採用する場合に比べて、平面視でこれらの領域が並ぶ方向に垂直な方向に沿う長さを小さくすることができる。また、第5領域25Gが2つのサイリスター構造に共用されるため、第5領域25Gを2つのサイリスター構造のそれぞれに別々に設ける場合に比べて、サイリスター構造全体の平面視での面積を小さくすることができる。また、第5領域25Gが2つのサイリスター構造に共用されることで、Nゲートの配線の引き回しが簡単になるという利点もある。
In the above
B9.第9実施形態
次に、第9実施形態について説明する。本実施形態は、静電気保護回路が有するサイリスターの構成が異なること以外は、前述の第1実施形態または第7実施形態と同様である。なお、以下の説明では、第9実施形態に関し、前述の第1実施形態および第7実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第9実施形態の説明に用いる図では、前述の第1実施形態または第7実施形態と同様の構成について、同一符号が付される。
B9. Ninth Embodiment Next, the ninth embodiment will be described. This embodiment is the same as the above-described first embodiment or seventh embodiment except that the configuration of the thyristor included in the electrostatic protection circuit is different. In the following description, the ninth embodiment will be mainly described as being different from the above-mentioned first and seventh embodiments, and the same matters will be omitted. Further, in the figure used for the description of the ninth embodiment, the same reference numerals are given to the same configurations as those of the first embodiment or the seventh embodiment described above.
図21は、第9実施形態に係る静電気保護回路10Hが有するサイリスター12Hの平面図である。図22は、図21中のA22−A22線断面図である。サイリスター12Hは、前述の第7実施形態のサイリスター12Fを簡素化した構成を有する。具体的には、サイリスター12Hは、1対の第1領域21と第2領域22と1対の第3領域23Hと1対の第4領域24Hと2対の第5領域25Hと1対の第6領域26Hとを有する。ここで、第2領域22は、1対の第1領域21の間に配置される。そして、各第1領域21と第2領域22との間には、第2領域22側から各第1領域21側に向けて、第4領域24Hおよび第3領域23Hがこの順で並んで配置される。これらの領域のうち、隣り合う2つの領域は、互いに接触する。
FIG. 21 is a plan view of the
1対の第3領域23Hのそれぞれは、平面視で、長手形状をなし、その両端から第2領域22とは反対側に向けて延びる1対の部分を有する。当該1対の部分のそれぞれには、島状の第5領域25Hが接続される。したがって、各第5領域25Hは、第3領域23Hに接する第1接触領域25dを有する。ここで、第1接触領域25dは、平面視で第1領域21と重ならない位置に設けられる。第3領域23Hは、P型のシリコンで構成される低濃度のP型領域である。第5領域25Hは、P型のシリコンで構成される高濃度のP型領域である。各第5領域25Hには、コンタクト33が設けられる。なお、同一の第3領域23Hに接続される1対の第5領域25Hのうちの一方にコンタクト33が設けられればよいが、当該1対の第5領域25Hの両方にコンタクト33を設けることにより、第3領域23Hの電位を安定させることができる。
Each of the pair of
1対の第4領域24Hのそれぞれは、平面視で、長手形状をなし、その両端から第2領域22側に向けて延びる1対の部分を有する。1対の第4領域24Hには、当該1対の部分同士の間にて、島状の1対の第6領域26Hが接続される。したがって、1対の第4領域24Hおよび1対の第6領域26Hは、平面視で、第2領域22を囲む枠状をなす。また、各第6領域26Hは、1対の第4領域24Hに接する1対の第2接触領域26dを有する。ここで、第2接触領域26dは、平面視で第2領域22と重ならない位置に設けられる。第4領域24Hは、N型のシリコンで構成される低濃度のN型領域である。第6領域26Hは、N型のシリコンで構成される高濃度のN型領域である。各第6領域26Hには、コンタクト34が設けられる。なお、1対の第6領域26Hのうちの一方にコンタクト34が設けられればよいが、1対の第6領域26Hの両方にコンタクト34を設けることにより、第4領域24Hの電位を安定させることができる。
Each of the pair of the
以上の静電気保護回路10Hによっても、前述の第7実施形態または第8実施形態と同の効果が得られる。また、本実施形態の静電気保護回路10Hでは、第7実施形態または第8実施形態の構成に比べて小型化を図ることができるという利点もある。
The static
B10.第10実施形態
次に、第10実施形態について説明する。本実施形態は、静電気保護回路におけるトリガー回路の構成が異なること以外は、前述の第1実施形態と同様である。なお、以下の説明では、第10実施形態に関し、前述の第1実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第10実施形態の説明に用いる図では、前述の第1実施形態と同様の構成について、同一符号が付される。
B10. Tenth Embodiment Next, the tenth embodiment will be described. This embodiment is the same as the above-described first embodiment except that the configuration of the trigger circuit in the electrostatic protection circuit is different. In the following description, the tenth embodiment will be mainly described with respect to the differences from the first embodiment described above, and the same matters will be omitted. Further, in the figure used for explaining the tenth embodiment, the same reference numerals are given to the same configurations as those of the first embodiment described above.
図23は、第10実施形態に係る静電気保護回路10Iを示す図である。図23に示すように、静電気保護回路10Iは、ダイオード11とサイリスター12と抵抗13とトリガー回路14Iとを有する。
FIG. 23 is a diagram showing the static electricity protection circuit 10I according to the tenth embodiment. As shown in FIG. 23, the electrostatic protection circuit 10I includes a
トリガー回路14Iは、SGpMOS型のトランジスターQP14で構成される。ここで、トランジスターQP14のソースおよびゲートは、サイリスター12のゲートG1に接続される。トランジスターQP14のドレインは、ノードN2に接続される。以上の静電気保護回路10Iによっても、前述の第1実施形態と同様の効果が得られる。
The trigger circuit 14I is composed of an SGpMOS type transistor QP14. Here, the source and gate of the transistor QP14 are connected to the gate G1 of the
B11.第11実施形態
次に、第11実施形態について説明する。本実施形態は、静電気保護回路におけるトリガー回路の構成が異なること以外は、前述の第1実施形態と同様である。なお、以下の説明では、第11実施形態に関し、前述の第1実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第11実施形態の説明に用いる図では、前述の第1実施形態と同様の構成について、同一符号が付される。
B11. Eleventh Embodiment Next, the eleventh embodiment will be described. This embodiment is the same as the above-described first embodiment except that the configuration of the trigger circuit in the electrostatic protection circuit is different. In the following description, the eleventh embodiment will be mainly described with respect to the differences from the first embodiment described above, and the same matters will be omitted. Further, in the figure used for the explanation of the eleventh embodiment, the same reference numerals are given to the same configurations as those of the first embodiment described above.
図24は、第11実施形態に係る静電気保護回路10Jを示す図である。図24に示すように、静電気保護回路10Jは、ダイオード11とサイリスター12と抵抗13とトリガー回路14Jとを有する。
FIG. 24 is a diagram showing the static
トリガー回路14Jは、ダイオードD14で構成される。ここで、ダイオードD14のカソードは、サイリスター12のゲートG1に接続される。ダイオードD14のアノードは、ノードN2に接続される。以上の静電気保護回路10Jによっても、前述の第1実施形態と同様の効果が得られる。
The
B12.第12実施形態
次に、第12実施形態について説明する。本実施形態は、静電気保護回路におけるトリガー回路の構成が異なること以外は、前述の第1実施形態と同様である。なお、以下の説明では、第12実施形態に関し、前述の第1実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。また、第12実施形態の説明に用いる図では、前述の第1実施形態と同様の構成について、同一符号が付される。
B12. 12th Embodiment Next, the 12th embodiment will be described. This embodiment is the same as the above-described first embodiment except that the configuration of the trigger circuit in the electrostatic protection circuit is different. In the following description, the twelfth embodiment will be mainly described with respect to the differences from the first embodiment described above, and the same matters will be omitted. Further, in the figure used for the explanation of the twelfth embodiment, the same reference numerals are given to the same configurations as those of the first embodiment described above.
図25は、第12実施形態に係る静電気保護回路10Kを示す図である。図25に示すように、静電気保護回路10Kは、ダイオード11とサイリスター12と抵抗13とトリガー回路14Kとを有する。
FIG. 25 is a diagram showing an
トリガー回路14Kは、抵抗R14とキャパシターC14とインバーターIV14とトランジスターQN14とを有する。抵抗R14とキャパシターC14とは、ノードN1とノードN2との間に直列に設けられる。抵抗R14およびキャパシターC14は、CRの時定数回路を構成する。インバーターIV14は、ノードN1とノードN2との間に設けられるP型のトランジスターQP14aおよびN型のトランジスターQN14とを有する。トランジスターQP14aおよびQN14bのゲートは、抵抗R14とキャパシターC14との接続ノードに接続される。トランジスターQP14aのソースは、ノードN1に接続される。トランジスターQN14bのソースは、ノードN2に接続される。トランジスターQP14aおよびQN14bのドレインは、トランジスターQN14のゲートに接続される。以上のトリガー回路14Kでは、抵抗13の抵抗値またはトランジスターQN14のトランジスターサイズ等の設定に応じて、トリガー電圧を任意に設定することができる。なお、インバーターIV14の構成は、図25に示す構成に限定されず、少なくとも入力信号の反転信号を出力可能な構成であればよい。
The
図26は、第12実施形態係る静電気保護回路10Kの電圧−電流特性を示すグラフである。図26では、抵抗13の抵抗値を固定したまま、トランジスターQN14のチャネル幅を変更した場合の電圧−電流特性が示される。図26中のαは、当該チャネル幅が80μmである場合を示し、図26中のβは、当該チャネル幅が50μmである場合を示し、図26中のγは、当該チャネル幅が40μmである場合を示し、図26中のδは、当該チャネル幅が30μmである場合を示す。図26から明らかなように、当該チャネル幅を大きくすることで、トリガー電圧を下げることができる。このとき、サイリスター12の作動時に流れる電流であるトリガー電流は、例えば50mA程度のまま、ほとんど変わらない。当該トリガー電流は、抵抗13の抵抗値に応じて設定される。また、当該トリガー電流が大きくなるほど、サイリスター12のノイズによる誤動作を防止する効果が高まるという利点がある。以上の静電気保護回路10Kによっても、前述の第1実施形態と同様の効果が得られる。
FIG. 26 is a graph showing the voltage-current characteristics of the
C.電子機器
図27は、電子機器200の構成例を示すブロック図である。電子機器200は、プロセッサー201とメモリー202と表示装置203と入力装置204と出力装置205と通信装置206とを有し、これらが相互に通信可能に接続される。プロセッサー201は電子機器200の各部を制御する機能、および各種データを処理する機能を有する装置である。プロセッサー201は、例えば、CPU(Central Processing Unit)等の1以上のプロセッサーを含んで構成される。メモリー202は、プロセッサー201が実行する各種プログラム、およびプロセッサー201が処理する各種データを記憶するハードディスクドライブまたは半導体メモリーを含んで構成される。プロセッサー201は、メモリー202からプログラムを読み込んで実行することで各種処理を行う。当該処理は、電子機器200の用途に応じて適宜に決められる。
C. Electronic device FIG. 27 is a block diagram showing a configuration example of the
表示装置203は、プロセッサー201による制御のもとで各種の画像を表示する液晶表示パネルまたは有機EL(electro-luminescence)表示パネル等の各種の表示パネルを含む表示装置である。入力装置204は、ユーザーからの操作を受け付けるタッチパッド、タッチパネルまたはマウス等のポインティングデバイスを含んで構成される。出力装置205は、スピーカー等の出力デバイスである。通信装置206は、他の装置と無線または有線で通信する通信装置である。なお、表示装置203、入力装置204、出力装置205または通信装置206は、適宜に設ければよく、省略してもよい。
The
以上の電子機器200では、前述の電子機器200を構成する要素のいずれかに、前述のいずれかの実施形態の半導体装置または静電気保護回路が設けられる。図27では、プロセッサー201に第1実施形態の半導体装置100を設けた場合が図示される。以上の電子機器200では、半導体装置100の内部回路104を静電気から安定的に保護することができ、この結果、電子機器200の信頼性を高めることができる。
In the above
なお、電子機器としては、例えば、パーソナルコンピューター、スマートフォン、ディジタルスチルカメラ、携帯電話機、タブレット端末、時計、車体姿勢検出装置、ポインティングデバイス、ヘッドマウントディスプレイ、インクジェットプリンター、ラップトップ型パーソナルコンピューター、テレビ、ビデオカメラ、ビデオテープレコーダー、ナビゲーション装置、ページャ、電子手帳、電子辞書、電卓、電子ゲーム機器、ゲームコントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、POS(Point of sale system)端末、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡、魚群探知機、各種測定機器、計器類およびフライトシミュレータ等が挙げられる。 Examples of electronic devices include personal computers, smartphones, digital still cameras, mobile phones, tablet terminals, watches, body posture detectors, pointing devices, head mount displays, inkjet printers, laptop personal computers, televisions, and videos. Cameras, video tape recorders, navigation devices, pagers, electronic notebooks, electronic dictionaries, calculators, electronic game devices, game controllers, word processors, workstations, videophones, security TV monitors, electronic binoculars, POS (Point of sale system) terminals , Electronic thermometer, blood pressure monitor, blood glucose meter, electrocardiogram measuring device, ultrasonic diagnostic device, electronic endoscope, fish finder, various measuring devices, instruments, flight simulator and the like.
以上、本発明の静電気保護回路、半導体装置および電子機器について図示の実施形態に基づいて説明したが、本発明は、これらに限定されるものではない。また、本発明の各部の構成は、前述した実施形態の同様の機能を発揮する任意の構成のものに置換することができ、また、任意の構成を付加することもできる。また、本発明は、前述した各実施形態の任意の構成同士を組み合わせるようにしてもよい。 The electrostatic protection circuit, the semiconductor device, and the electronic device of the present invention have been described above based on the illustrated embodiments, but the present invention is not limited thereto. Further, the configuration of each part of the present invention can be replaced with an arbitrary configuration that exhibits the same function as that of the above-described embodiment, or an arbitrary configuration can be added. Further, the present invention may combine arbitrary configurations of the above-described embodiments.
10…静電気保護回路、10A…静電気保護回路、10B…静電気保護回路、10C…静電気保護回路、10D…静電気保護回路、10E…静電気保護回路、10F…静電気保護回路、10G…静電気保護回路、10H…静電気保護回路、10I…静電気保護回路、10J…静電気保護回路、10K…静電気保護回路、20…SOI基板、20a…基板、20b…シリコン酸化膜、20c…シリコン層、21…第1領域、22…第2領域、23…第3領域、23A…第3領域、23B…第3領域、23G…第3領域、23H…第3領域、24…第4領域、24B…第4領域、24C…第4領域、24F…第4領域、24H…第4領域、25…第5領域、25A…第5領域、25G…第5領域、25H…第5領域、26…第6領域、26C…第6領域、26F…第6領域、26H…第6領域、33…コンタクト、34…コンタクト、100…半導体装置、101…電源配線、102…電源配線、103…信号配線、104…内部回路、200…電子機器。 10 ... Static electricity protection circuit, 10A ... Static electricity protection circuit, 10B ... Static electricity protection circuit, 10C ... Static electricity protection circuit, 10D ... Static electricity protection circuit, 10E ... Static electricity protection circuit, 10F ... Static electricity protection circuit, 10G ... Static electricity protection circuit, 10H ... Static electricity protection circuit, 10I ... Static electricity protection circuit, 10J ... Static electricity protection circuit, 10K ... Static electricity protection circuit, 20 ... SOI substrate, 20a ... Substrate, 20b ... Silicon oxide film, 20c ... Silicon layer, 21 ... First region, 22 ... 2nd region, 23 ... 3rd region, 23A ... 3rd region, 23B ... 3rd region, 23G ... 3rd region, 23H ... 3rd region, 24 ... 4th region, 24B ... 4th region, 24C ... 4th region Region, 24F ... 4th region, 24H ... 4th region, 25 ... 5th region, 25A ... 5th region, 25G ... 5th region, 25H ... 5th region, 26 ... 6th region, 26C ... 6th region, 26F ... 6th region, 26H ... 6th region, 33 ... contact, 34 ... contact, 100 ... semiconductor device, 101 ... power supply wiring, 102 ... power supply wiring, 103 ... signal wiring, 104 ... internal circuit, 200 ... electronic equipment.
Claims (11)
前記シリコン層に設けられ、P型のシリコンで構成される第1領域と、
平面視で前記第1領域とは異なる位置で前記シリコン層に設けられ、N型のシリコンで構成される第2領域と、
平面視で前記第1領域と前記第2領域との間にて前記第1領域に接して前記シリコン層に設けられ、N型のシリコンで構成される第3領域と、
平面視で前記第2領域と前記第3領域との間にて前記第2領域および前記第3領域のそれぞれに接して前記シリコン層に設けられ、P型のシリコンで構成される第4領域と、
平面視で前記第3領域および前記第4領域のうちの一方の領域にのみ接する第1接触領域を有して前記シリコン層に設けられ、前記一方の領域と同じ導電型のP型またはN型のシリコンで構成され、前記一方の領域よりも不純物の濃度が高い第5領域と、を有し、
前記第1領域は、前記回路に接続される第1配線に接続され、
前記第2領域は、前記回路に接続される第2配線に接続され、
前記第5領域は、平面視で前記第5領域に重なって配置される電極に接続され、
前記電極には、前記第1領域から前記第3領域および前記第4領域を介して前記第2領域へ電流を流すためのトリガー電圧が供給される、
静電気保護回路。 An electrostatic protection circuit that protects a circuit using the silicon layer in an SOI substrate in which a substrate made of silicon and a silicon layer made of silicon are bonded via a silicon oxide film from static electricity.
A first region provided on the silicon layer and composed of P-type silicon,
A second region provided in the silicon layer at a position different from the first region in a plan view and composed of N-type silicon, and a second region.
In a plan view, between the first region and the second region, a third region provided on the silicon layer in contact with the first region and composed of N-type silicon, and a third region.
In a plan view, between the second region and the third region, a fourth region provided on the silicon layer in contact with each of the second region and the third region and composed of P-shaped silicon. ,
The silicon layer is provided with a first contact region that is in contact with only one of the third region and the fourth region in a plan view, and is the same conductive P-type or N-type as the one region. It has a fifth region, which is composed of silicon and has a higher concentration of impurities than one of the regions.
The first region is connected to a first wire connected to the circuit.
The second region is connected to a second wire connected to the circuit.
The fifth region is connected to an electrode arranged so as to overlap the fifth region in a plan view.
A trigger voltage for passing a current from the first region to the second region via the third region and the fourth region is supplied to the electrode.
Static electricity protection circuit.
前記第3領域は、平面視で前記第5領域の外周に沿って設けられる、
請求項1に記載の静電気保護回路。 The one region is the third region.
The third region is provided along the outer circumference of the fifth region in a plan view.
The electrostatic protection circuit according to claim 1.
前記第4領域は、平面視で前記第5領域の外周に沿って設けられる、
請求項1に記載の静電気保護回路。 The one region is the fourth region.
The fourth region is provided along the outer circumference of the fifth region in a plan view.
The electrostatic protection circuit according to claim 1.
前記第6領域は、平面視で前記第6領域に重なって配置される電極に接続され、
前記電極には、前記第1領域から前記第3領域および前記第4領域を介して前記第2領域へ電流を流すためのトリガー電圧が供給され、
前記第4領域は、平面視で前記第6領域の外周に沿って設けられる、
請求項2に記載の静電気保護回路。 It has a second contact region that is in contact with only the fourth region in a plan view, is provided on the silicon layer, is composed of P-type silicon, and has a sixth region having a higher concentration of impurities than the fourth region. ,
The sixth region is connected to an electrode arranged so as to overlap the sixth region in a plan view.
A trigger voltage for passing a current from the first region to the second region via the third region and the fourth region is supplied to the electrode.
The fourth region is provided along the outer circumference of the sixth region in a plan view.
The electrostatic protection circuit according to claim 2.
前記第1領域は、平面視で前記第3領域と前記第5領域との間に設けられ、
前記第1接触領域は、平面視で前記第1領域と重ならない位置に設けられる、
請求項1に記載の静電気保護回路。 The one region is the third region.
The first region is provided between the third region and the fifth region in a plan view.
The first contact region is provided at a position that does not overlap with the first region in a plan view.
The electrostatic protection circuit according to claim 1.
前記第2領域は、平面視で前記第4領域と前記第5領域との間に設けられ、
前記第1接触領域は、平面視で前記第2領域と重ならない位置に設けられる、
請求項1に記載の静電気保護回路。 The one region is the fourth region.
The second region is provided between the fourth region and the fifth region in a plan view.
The first contact region is provided at a position that does not overlap with the second region in a plan view.
The electrostatic protection circuit according to claim 1.
前記電極には、前記第1領域から前記第3領域および前記第4領域を介して前記第2領域へ電流を流すためのトリガー電圧が供給され、
前記第2領域は、平面視で前記第4領域と前記第6領域との間に設けられ、
前記第2接触領域は、平面視で前記第2領域と重ならない位置に設けられる、
請求項5に記載の静電気保護回路。 A sixth region having a second contact region in contact with only the fourth region in a plan view, provided in the silicon layer, composed of P-type silicon, and having a higher concentration of impurities than the fourth region. The sixth region is connected to an electrode arranged so as to overlap the sixth region in a plan view.
A trigger voltage for passing a current from the first region to the second region via the third region and the fourth region is supplied to the electrode.
The second region is provided between the fourth region and the sixth region in a plan view.
The second contact region is provided at a position that does not overlap with the second region in a plan view.
The electrostatic protection circuit according to claim 5.
前記第1領域は、平面視で前記1対の第5領域の間に1対設けられ、
前記第3領域は、平面視で前記1対の第1領域の間に1対設けられ、
前記第4領域は、平面視で前記1対の第3領域の間に1対設けられ、
前記第2領域は、平面視で前記1対の第4領域の間に1対設けられ、
前記第6領域は、平面視で前記1対の第2領域の間に設けられる、
請求項7に記載の静電気保護回路。 A pair of the fifth regions is provided.
A pair of the first regions are provided between the pair of the fifth regions in a plan view.
A pair of the third regions are provided between the pair of the first regions in a plan view.
A pair of the fourth regions are provided between the pair of the third regions in a plan view.
A pair of the second regions are provided between the pair of the fourth regions in a plan view.
The sixth region is provided between the pair of second regions in a plan view.
The electrostatic protection circuit according to claim 7.
前記第2領域は、平面視で前記1対の第6領域の間に1対設けられ、
前記第4領域は、平面視で前記1対の第2領域の間に1対設けられ、
前記第3領域は、平面視で前記1対の第4領域の間に1対設けられ、
前記第1領域は、平面視で前記1対の第3領域の間に1対設けられ、
前記第5領域は、平面視で前記1対の第1領域の間に設けられる、
請求項7に記載の静電気保護回路。 A pair of the sixth regions is provided.
A pair of the second regions are provided between the pair of the sixth regions in a plan view.
A pair of the fourth regions are provided between the pair of the second regions in a plan view.
A pair of the third regions are provided between the pair of the fourth regions in a plan view.
A pair of the first regions are provided between the pair of third regions in a plan view.
The fifth region is provided between the pair of first regions in a plan view.
The electrostatic protection circuit according to claim 7.
前記静電気保護回路に電気的に接続される回路と、を有する、
半導体装置。 The electrostatic protection circuit according to any one of claims 1 to 9.
It has a circuit that is electrically connected to the electrostatic protection circuit.
Semiconductor device.
電子機器。 The semiconductor device according to claim 10.
Electronics.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019079895A JP2020178061A (en) | 2019-04-19 | 2019-04-19 | Electrostatic protection circuit, semiconductor device, and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019079895A JP2020178061A (en) | 2019-04-19 | 2019-04-19 | Electrostatic protection circuit, semiconductor device, and electronic apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020178061A true JP2020178061A (en) | 2020-10-29 |
Family
ID=72936062
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019079895A Pending JP2020178061A (en) | 2019-04-19 | 2019-04-19 | Electrostatic protection circuit, semiconductor device, and electronic apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2020178061A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022215485A1 (en) * | 2021-04-08 | 2022-10-13 | 株式会社ソシオネクスト | Semiconductor integrated circuit device |
-
2019
- 2019-04-19 JP JP2019079895A patent/JP2020178061A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022215485A1 (en) * | 2021-04-08 | 2022-10-13 | 株式会社ソシオネクスト | Semiconductor integrated circuit device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10389111B2 (en) | Electrostatic protection circuit, semiconductor integrated circuit device, and electronic device | |
US9935096B2 (en) | Electrostatic protection circuit, semiconductor integrated circuit device, and electronic device | |
US20160163690A1 (en) | Electrostatic discharge protection device and electronic device having the same | |
KR20190066498A (en) | Electrostatic discharge (ESD) protection circuit and integrated circuit including the same | |
KR19990078148A (en) | Semiconductor device having a protective circuit | |
US9472547B2 (en) | Semiconductor device | |
JP2015180050A (en) | Semiconductor integrated circuit device and electronic apparatus using the same | |
US10700053B2 (en) | Electrostatic protection element | |
JP2020178061A (en) | Electrostatic protection circuit, semiconductor device, and electronic apparatus | |
JP5764254B2 (en) | Semiconductor device | |
JP2012049444A (en) | Protection circuit and semiconductor device | |
US10862476B2 (en) | Semiconductor device and electronic device using the same | |
TWI485833B (en) | Esd protection circuit and semiconductor device | |
US20220231009A1 (en) | Static electricity protection circuit, semiconductor device, and electronic apparatus | |
JP5241109B2 (en) | Semiconductor integrated circuit device | |
US6833590B2 (en) | Semiconductor device | |
US20060001098A1 (en) | Electrostatic discharge protection device | |
JP2019036647A (en) | Electrostatic protection circuit, semiconductor device, and electronic apparatus | |
US10396551B2 (en) | Electrostatic protection circuit, semiconductor integrated circuit device, and electronic device | |
US9711497B2 (en) | Semiconductor unit with proection circuit and electronic apparatus | |
US6583475B2 (en) | Semiconductor device | |
JP2010021412A (en) | Semiconductor thyristor device | |
JP2003203984A (en) | Semiconductor device | |
JPS60120569A (en) | Input circuit | |
JP2021158129A (en) | Electrostatic protection circuit, semiconductor device, electronic apparatus, and mobile body |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD07 | Notification of extinguishment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7427 Effective date: 20200811 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20210915 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20211101 |