JP2020161796A - Dielectric thin film, electronic component, thin film capacitor, and electronic circuit board - Google Patents

Dielectric thin film, electronic component, thin film capacitor, and electronic circuit board Download PDF

Info

Publication number
JP2020161796A
JP2020161796A JP2019179991A JP2019179991A JP2020161796A JP 2020161796 A JP2020161796 A JP 2020161796A JP 2019179991 A JP2019179991 A JP 2019179991A JP 2019179991 A JP2019179991 A JP 2019179991A JP 2020161796 A JP2020161796 A JP 2020161796A
Authority
JP
Japan
Prior art keywords
thin film
dielectric thin
oxide
dielectric
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019179991A
Other languages
Japanese (ja)
Inventor
大槻 史朗
Shiro Otsuki
史朗 大槻
和子 ▲高▼橋
和子 ▲高▼橋
Kazuko Takahashi
祥典 原田
Yoshinori Harada
祥典 原田
翔太 鈴木
Shota Suzuki
翔太 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to CN202010194812.XA priority Critical patent/CN111739731A/en
Priority to US16/823,789 priority patent/US20200312553A1/en
Publication of JP2020161796A publication Critical patent/JP2020161796A/en
Pending legal-status Critical Current

Links

Landscapes

  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Inorganic Insulating Materials (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

To provide a dielectric thin film having excellent temperature characteristics.SOLUTION: A dielectric thin film includes an oxide having a perovskite structure. The oxide contains Bi, and an element E1, an element E2, and Ti. The element E1 is at least one element selected from the group consisting of Na and K. The element E2 is at least one element selected from the group consisting of Ca, Sr, and Ba. The oxide contains a twin crystal.SELECTED DRAWING: Figure 2

Description

本発明は、誘電体薄膜、電子部品、薄膜キャパシタ及び電子回路基板に関する。 The present invention relates to dielectric thin films, electronic components, thin film capacitors and electronic circuit boards.

近年の電子機器の小型化に伴い、電子機器内において電子部品が収容されるスペースは狭くなる。したがって、小さく薄い電子部品が求められる。薄膜キャパシタは、様々な電子機器に搭載される電子部品の一種である。(下記特許文献1〜3参照。)日本においては、薄膜キャパシタが薄膜コンデンサと呼ばれることが多い。薄膜キャパシタに備わる基板、絶縁膜、電極、及び誘電体薄膜は、従来の積層型セラミックキャパシタを構成する部材と比べて薄く、薄膜キャパシタ全体の厚みも従来の積層型セラミックキャパシタに比べて薄い。したがって、従来の積層型セラミックキャパシタに代わって、薄膜キャパシタが小型の電子機器へ実装されることが期待されている。近年では、電子回路基板に埋め込まれた薄膜キャパシタも開発されてきている。 With the recent miniaturization of electronic devices, the space for accommodating electronic components in the electronic devices becomes narrower. Therefore, small and thin electronic components are required. A thin film capacitor is a kind of electronic component mounted on various electronic devices. (See Patent Documents 1 to 3 below.) In Japan, thin film capacitors are often called thin film capacitors. The substrate, insulating film, electrodes, and dielectric thin film provided in the thin film capacitor are thinner than the members constituting the conventional laminated ceramic capacitor, and the thickness of the entire thin film capacitor is also thinner than that of the conventional laminated ceramic capacitor. Therefore, it is expected that thin film capacitors will be mounted on small electronic devices in place of conventional multilayer ceramic capacitors. In recent years, thin film capacitors embedded in electronic circuit boards have also been developed.

特開2000−49045号公報Japanese Unexamined Patent Publication No. 2000-49045 国際公開2017/012800号パンフレットInternational Publication 2017/012800 Pamphlet 特開2006−160594号公報Japanese Unexamined Patent Publication No. 2006-160594

薄膜キャパシタが搭載された電子機器は、様々な環境下で使用される。しかし、従来の誘電体薄膜の比誘電率は、温度の変化に伴って変化し易い。したがって、電子機器が様々な環境下で安定的に動作するためには、温度の変化に伴う比誘電率の変化が小さいことが要求される。以下に記載の温度特性とは、温度の変化に伴って比誘電率が変化し難い性質である。 Electronic devices equipped with thin film capacitors are used in various environments. However, the relative permittivity of a conventional dielectric thin film tends to change with a change in temperature. Therefore, in order for an electronic device to operate stably under various environments, it is required that the change in the relative permittivity due to a change in temperature is small. The temperature characteristics described below are properties in which the relative permittivity does not easily change with changes in temperature.

例えば上記特許文献3は、温度特性の向上のために、誘電体セラミックが、Si、Mg、Mn、Y及びCaからなる群より選ばれる少なくとも一種を含むことを開示している。この誘電体セラミックを備える積層型セラミックキャパシタは、EIA規格に基づくX5Rを達成している。X5Rとは、−55℃以上85℃以下である温度範囲においてにおいて、キャパシタの静電容量の変化率が−15%以上15%以下である性能を意味する。 For example, Patent Document 3 discloses that the dielectric ceramic contains at least one selected from the group consisting of Si, Mg, Mn, Y and Ca in order to improve the temperature characteristics. The laminated ceramic capacitor provided with this dielectric ceramic achieves X5R based on the EIA standard. X5R means the performance in which the rate of change of the capacitance of the capacitor is -15% or more and 15% or less in the temperature range of −55 ° C. or higher and 85 ° C. or lower.

上記の誘電体セラミックとは対照的に、従来の誘電体薄膜は必ずしも温度特性に優れていない。 In contrast to the above-mentioned dielectric ceramics, conventional dielectric thin films do not always have excellent temperature characteristics.

本発明は、温度特性に優れた誘電体薄膜、誘電体薄膜を備える電子部品、薄膜キャパシタ及び電子回路基板を提供することを目的とする。 An object of the present invention is to provide a dielectric thin film having excellent temperature characteristics, an electronic component provided with the dielectric thin film, a thin film capacitor, and an electronic circuit substrate.

本発明の一側面に係る誘電体薄膜は、ペロブスカイト構造を有する酸化物を含み、酸化物が、Bi、元素E1、元素E2、及びTiを含み、元素E1が、Na及びKからなる群より選ばれる少なくとも一つの元素であり、元素E2が、Ca、Sr、及びBaからなる群より選ばれる少なくとも一つの元素であり、酸化物が双晶を含む。 The dielectric thin film according to one aspect of the present invention contains an oxide having a perovskite structure, the oxide contains Bi, an element E1, an element E2, and Ti, and the element E1 is selected from the group consisting of Na and K. The element E2 is at least one element selected from the group consisting of Ca, Sr, and Ba, and the oxide contains a perovskite.

誘電体薄膜におけるBiの含有量が、[Bi]mоl%と表されてよく、誘電体薄膜における元素E2の含有量の合計が、[E2]mоl%と表されてよく、[Bi]/[E2]が、0.214以上4.500以下であってよい。 The Bi content in the dielectric thin film may be expressed as [Bi] mol%, and the total content of the element E2 in the dielectric thin film may be expressed as [E2] mol%, [Bi] / [ E2] may be 0.214 or more and 4.500 or less.

本発明の一側面に係る電子部品は、上記の誘電体薄膜を備える。 The electronic component according to one aspect of the present invention includes the above-mentioned dielectric thin film.

本発明の一側面に係る薄膜キャパシタは、上記の誘電体薄膜を備える。
本発明の一側面に係る電子回路基板は、上記の誘電体薄膜を備えてよい。
本発明の一側面に係る電子回路基板は、上記の電子部品を備えてよい。
本発明の一側面に係る電子回路基板は、上記の薄膜キャパシタを備えてよい。
The thin film capacitor according to one aspect of the present invention includes the above-mentioned dielectric thin film.
The electronic circuit board according to one aspect of the present invention may include the above-mentioned dielectric thin film.
The electronic circuit board according to one aspect of the present invention may include the above electronic components.
The electronic circuit board according to one aspect of the present invention may include the above-mentioned thin film capacitor.

本発明によれば、温度特性に優れた誘電体薄膜、誘電体薄膜を備える電子部品、薄膜キャパシタ及び電子回路基板が提供される。 According to the present invention, a dielectric thin film having excellent temperature characteristics, an electronic component including the dielectric thin film, a thin film capacitor, and an electronic circuit substrate are provided.

図1は、本発明の一実施形態に係る電子部品(薄膜キャパシタ)の模式的な断面図である。FIG. 1 is a schematic cross-sectional view of an electronic component (thin film capacitor) according to an embodiment of the present invention. 図2は、ペロブスカイト構造の単位胞(unit cell)の模式的な斜視図である。FIG. 2 is a schematic perspective view of a unit cell of a perovskite structure. 図3は、酸化物の双晶の模式的な断面図である。FIG. 3 is a schematic cross-sectional view of the twin crystals of the oxide. 図4は、透過型電子顕微鏡によって撮影された酸化物の双晶の画像の高速フーリエ変換パターンの模式図である。FIG. 4 is a schematic diagram of a fast Fourier transform pattern of an image of twin crystals of an oxide taken by a transmission electron microscope. 図5は、透過型電子顕微鏡によって撮影された実施例1の誘電体薄膜の結晶格子像である。FIG. 5 is a crystal lattice image of the dielectric thin film of Example 1 taken by a transmission electron microscope. 図6中の(a)は、図5に示される画像のFFTパターンであり、図6中の(b)は、図6中の(a)に示される211のスポットの拡大図である。FIG. 6A is an FFT pattern of the image shown in FIG. 5, and FIG. 6B is an enlarged view of 211 spots shown in FIG. 6A. 図7中の(a)は、本発明の一実施形態に係る電子回路基板の模式的な断面図であり、図7中の(b)は、図7中の(a)に示される部分90Aの拡大図である。FIG. 7A is a schematic cross-sectional view of an electronic circuit board according to an embodiment of the present invention, and FIG. 7B is a portion 90A shown in FIG. 7A. It is an enlarged view of.

以下、図面を参照しながら、本発明の好適な実施形態が説明される。図面において、同等の構成要素には同等の符号が付される。本発明は下記実施形態に限定されるものではない。 Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings. In the drawings, equivalent components are labeled with equivalent reference numerals. The present invention is not limited to the following embodiments.

本実施形態に係る電子部品の一例として、薄膜キャパシタが説明される。ただし、電子部品は薄膜キャパシタに限定されない。 A thin film capacitor will be described as an example of the electronic component according to the present embodiment. However, electronic components are not limited to thin film capacitors.

(薄膜キャパシタの構造)
図1は、誘電体薄膜40の表面に垂直な薄膜キャパシタ100の断面である。換言すれば、図1は、誘電体薄膜40の厚み方向に平行な薄膜キャパシタ100の断面である。図1に示されるように、本実施形態に係る薄膜キャパシタ100は、基板10と、基板10に重なる密着膜20と、密着膜20に重なる下部電極30と、下部電極30に重なる誘電体薄膜40と、誘電体薄膜40に重なる上部電極50と、下部電極30、誘電体薄膜40及び上部電極50を覆う保護膜70と、を備える。
(Structure of thin film capacitor)
FIG. 1 is a cross section of a thin film capacitor 100 perpendicular to the surface of the dielectric thin film 40. In other words, FIG. 1 is a cross section of the thin film capacitor 100 parallel to the thickness direction of the dielectric thin film 40. As shown in FIG. 1, the thin film capacitor 100 according to the present embodiment includes a substrate 10, an adhesive film 20 overlapping the substrate 10, a lower electrode 30 overlapping the adhesive film 20, and a dielectric thin film 40 overlapping the lower electrode 30. An upper electrode 50 that overlaps the dielectric thin film 40, and a protective film 70 that covers the lower electrode 30, the dielectric thin film 40, and the upper electrode 50 are provided.

コンデンサ部60は、下部電極30、誘電体薄膜40及び上部電極50から構成されている。下部電極30及び上部電極50は外部回路に接続される。下部電極30及び上部電極50の間に位置する誘電体薄膜40に電圧を印加することにより、誘電体薄膜40の誘電分極が起こり、電荷がコンデンサ部60に蓄えられる。 The capacitor portion 60 is composed of a lower electrode 30, a dielectric thin film 40, and an upper electrode 50. The lower electrode 30 and the upper electrode 50 are connected to an external circuit. By applying a voltage to the dielectric thin film 40 located between the lower electrode 30 and the upper electrode 50, dielectric polarization of the dielectric thin film 40 occurs, and electric charges are stored in the capacitor portion 60.

薄膜キャパシタ100の形状は、例えば、直方体であってよい。ただし、薄膜キャパシタ全体の形状及び寸法は限定されない。 The shape of the thin film capacitor 100 may be, for example, a rectangular parallelepiped. However, the shape and dimensions of the entire thin film capacitor are not limited.

(誘電体薄膜)
本実施形態に係る誘電体薄膜40は、ペロブスカイト構造を有する酸化物を含む。酸化物は、Bi(ビスマス)、元素E1、元素E2、及びTi(チタン)を含む。元素E1は、Na(ナトリウム)及びK(カリウム)からなる群より選ばれる少なくとも一つのアルカリ金属元素である。元素E2は、Ca(カルシウム)、Sr(ストロンチウム)、及びBa(バリウム)からなる群より選ばれる少なくとも一つのアルカリ土類金属元素である。
(Dielectric thin film)
The dielectric thin film 40 according to the present embodiment contains an oxide having a perovskite structure. Oxides include Bi (bismuth), element E1, element E2, and Ti (titanium). The element E1 is at least one alkali metal element selected from the group consisting of Na (sodium) and K (potassium). The element E2 is at least one alkaline earth metal element selected from the group consisting of Ca (calcium), Sr (strontium), and Ba (barium).

ペロブスカイト構造の単位胞は、図2に示される。ペロブスカイト構造の単位胞ucは、Aサイトに位置する元素、Bサイトに位置する元素、及び酸素(O)からなっていてよい。Aサイトに位置する元素は、Bi、元素E1及び元素E2からなる群より選ばれる少なくとも一種であってよい。Bサイトに位置する元素は、Tiであってよい。図2中のa1、b1及びc1は、ペロブスカイト構造の立方晶又は正方晶を構成する基本ベクトルである。 The unit cell of the perovskite structure is shown in FIG. The unit cell uc of the perovskite structure may consist of an element located at the A site, an element located at the B site, and oxygen (O). The element located at the A site may be at least one selected from the group consisting of Bi, element E1 and element E2. The element located at the B site may be Ti. Reference numerals a1, b1 and c1 in FIG. 2 are basic vectors constituting a cubic crystal or a tetragonal crystal having a perovskite structure.

本実施形態に係る誘電体薄膜40は、DCバイアス特性において従来の誘電体薄膜よりも優れている。DCバイアス特性とは、誘電体薄膜40に印加される直流電界の強度の増加に伴って比誘電率が減少し難い性質である。誘電体薄膜40のDCバイアス特性に関する以下の説明は、仮説又は理論的推測を含む。誘電体薄膜40のDCバイアス特性が向上する理由は、以下のメカニズムに必ずしも限定されない。 The dielectric thin film 40 according to the present embodiment is superior to the conventional dielectric thin film in DC bias characteristics. The DC bias characteristic is a property in which the relative permittivity is unlikely to decrease as the strength of the DC electric field applied to the dielectric thin film 40 increases. The following description of the DC bias properties of the dielectric thin film 40 includes hypotheses or theoretical inferences. The reason why the DC bias characteristic of the dielectric thin film 40 is improved is not necessarily limited to the following mechanism.

ペロブスカイト構造を有する酸化物の誘電特性は、酸化物を構成する各元素のイオンが電圧下で変位することに起因する。電圧の増加に伴い、各イオンの変位量が飽和することに因り、酸化物の比誘電率は低下し易い。電圧の強度が同じであったとしても、直流電圧の印加により、酸化物を構成する各イオンの振動が小さくなる。しかし本実施形態の場合、酸化物を構成するBi、元素E1及び元素E2は、原子半径又はイオン半径において互いに異なる。したがって、Bi、元素E1及び元素E2がAサイトに配置されることに因り、ペロブスカイト構造内において空間の余裕が生じる。その結果、Tiがペロブスカイト構造内において動き易くなり、誘電体薄膜40が分極され易くなり、誘電体薄膜40のDCバイアス特性が向上する。換言すれば、Bi、元素E1及び元素E2の組合せにより、Ti等のイオンの変位量が飽和する直流電界の強度が増加する。後述されるように、[Bi]/[E2]が、0.214以上4.500以下である場合、上記のメカニズムによりDCバイアス特性が向上し易い。 The dielectric property of an oxide having a perovskite structure is due to the displacement of the ions of each element constituting the oxide under voltage. As the voltage increases, the displacement amount of each ion saturates, so that the relative permittivity of the oxide tends to decrease. Even if the voltage strength is the same, the vibration of each ion constituting the oxide becomes smaller by applying the DC voltage. However, in the case of this embodiment, Bi, the element E1 and the element E2 constituting the oxide are different from each other in the atomic radius or the ionic radius. Therefore, due to the arrangement of Bi, element E1 and element E2 at the A site, there is a margin of space in the perovskite structure. As a result, Ti becomes easy to move in the perovskite structure, the dielectric thin film 40 is easily polarized, and the DC bias characteristic of the dielectric thin film 40 is improved. In other words, the combination of Bi, element E1 and element E2 increases the strength of the DC electric field that saturates the displacement of ions such as Ti. As will be described later, when [Bi] / [E2] is 0.214 or more and 4.500 or less, the DC bias characteristic is likely to be improved by the above mechanism.

ペロブスカイト構造を有する酸化物が、Bi,元素E1及びTiを含み、元素E2を含まない場合、酸化物のキュリー点は約300℃である。しかし、酸化物が、Bi,元素E1及びTiに加えて更に元素E2を含むことに因り、酸化物のキュリー点が室温に近づく。その結果、酸化物の比誘電率の絶対値が増加し、直流電界下における酸化物の比誘電率も増加する。 When the oxide having a perovskite structure contains Bi, the elements E1 and Ti, and does not contain the element E2, the Curie point of the oxide is about 300 ° C. However, since the oxide contains the element E2 in addition to Bi, the element E1 and Ti, the Curie point of the oxide approaches room temperature. As a result, the absolute value of the relative permittivity of the oxide increases, and the relative permittivity of the oxide under a DC electric field also increases.

薄膜キャパシタ100が搭載される電子機器を小型化するためには、誘電体薄膜40をより薄くすることが望まれる。また薄膜キャパシタ100の静電容量の増加のためにも、誘電体薄膜40をより薄くすることが望まれる。しかし、誘電体薄膜40に印加される直流電圧が一定であったとしても、誘電体薄膜40の厚みの減少に伴い、誘電体薄膜40に及ぶ直流電界の強度は増加する。直流電界の強度の増加に伴い、誘電体薄膜40の比誘電率は減少し易い。しかし、本実施形態に係る誘電体薄膜40は従来の誘電体薄膜よりもDCバイアス特性に優れている。その結果、誘電体薄膜40の厚みが従来の誘電体薄膜よりも薄い場合であっても、誘電体薄膜40の比誘電率の減少が抑制される。 In order to reduce the size of the electronic device on which the thin film capacitor 100 is mounted, it is desired to make the dielectric thin film 40 thinner. Further, in order to increase the capacitance of the thin film capacitor 100, it is desired to make the dielectric thin film 40 thinner. However, even if the DC voltage applied to the dielectric thin film 40 is constant, the strength of the DC electric field extending to the dielectric thin film 40 increases as the thickness of the dielectric thin film 40 decreases. The relative permittivity of the dielectric thin film 40 tends to decrease as the strength of the DC electric field increases. However, the dielectric thin film 40 according to the present embodiment is superior in DC bias characteristics to the conventional dielectric thin film. As a result, even when the thickness of the dielectric thin film 40 is thinner than that of the conventional dielectric thin film, the decrease in the relative permittivity of the dielectric thin film 40 is suppressed.

上記酸化物は双晶を含む。双晶とは、一定の角度で互いに接合された2つ以上の同種の単結晶からなる結晶の状態である。酸化物の双晶を構成する各単結晶は、上記のペロブスカイト構造を有しており、酸化物の双晶を構成する各単結晶は、Bi、元素E1、元素E2、Ti及びOを含む。酸化物の双晶の一例は、図3に示される。例えば、酸化物の双晶twは、第一結晶c1及び第二結晶c2からなってよい。第一結晶c1及び第二結晶c2は、平面pに対する面対称性を有している。図3は、第一結晶面cp1及び第二結晶面cp2に垂直な方向における双晶twの断面である。したがって、図3において、第一結晶面cp1及び第二結晶面cp2は線分によって表される。第一結晶c1に属する第一結晶面cp1は、第一方位d1において配向している。つまり、第一方位d1は、第一結晶面cp1の法線方向である。第二結晶c2に属する第二結晶面cp2は、第二方位d2において配向している。つまり、第二方位d2は、第二結晶面cp2の法線方向である。第一結晶面cp1及び第二結晶面cp2はペロブスカイト構造において等価な結晶面であるが、第一方位d1及び第二方位d2は平行ではない。双晶の構造は、図3に示される構造に限定されない。 The oxide contains twins. A twin is a state of a crystal composed of two or more single crystals of the same type bonded to each other at a constant angle. Each single crystal constituting the twin of the oxide has the above-mentioned perovskite structure, and each single crystal constituting the twin of the oxide contains Bi, element E1, element E2, Ti and O. An example of twins of oxide is shown in FIG. For example, the twin crystal tw of the oxide may consist of the first crystal c1 and the second crystal c2. The first crystal c1 and the second crystal c2 have plane symmetry with respect to the plane p. FIG. 3 is a cross section of the twin crystal tw in the direction perpendicular to the first crystal plane cp1 and the second crystal plane cp2. Therefore, in FIG. 3, the first crystal plane cp1 and the second crystal plane cp2 are represented by line segments. The first crystal plane cp1 belonging to the first crystal c1 is oriented in the first orientation d1. That is, the first orientation d1 is the normal direction of the first crystal plane cp1. The second crystal plane cp2 belonging to the second crystal c2 is oriented in the second orientation d2. That is, the second orientation d2 is the normal direction of the second crystal plane cp2. The first crystal plane cp1 and the second crystal plane cp2 are equivalent crystal planes in the perovskite structure, but the first orientation d1 and the second orientation d2 are not parallel. The structure of twins is not limited to the structure shown in FIG.

仮に誘電体薄膜40が酸化物の双晶を含まない場合、温度変化に伴って酸化物の相転移が起き易い。相転移に因り、誘電体薄膜40の比誘電率が変化し易い。一方、酸化物の双晶twは、一定の角度で互いに接合された2つ以上の同種の単結晶からなるため、結晶構造上の歪みが酸化物中に形成されている。この結晶構造上の歪みが、酸化物の相転移の進行を抑制するため、誘電体薄膜40の比誘電率の変化が抑制される。つまり、誘電体薄膜40が酸化物の双晶を含むことに因り、誘電体薄膜40は優れた温度特性を有することができる。ただし温度特性が向上する理由は、必ずしも上記のメカニズムに限定されない。 If the dielectric thin film 40 does not contain twins of oxide, a phase transition of oxide is likely to occur with a change in temperature. The relative permittivity of the dielectric thin film 40 is likely to change due to the phase transition. On the other hand, since the twin crystal tw of the oxide is composed of two or more single crystals of the same type bonded to each other at a constant angle, distortion in the crystal structure is formed in the oxide. Since the strain on the crystal structure suppresses the progress of the phase transition of the oxide, the change in the relative permittivity of the dielectric thin film 40 is suppressed. That is, the dielectric thin film 40 can have excellent temperature characteristics because the dielectric thin film 40 contains twin crystals of oxide. However, the reason for improving the temperature characteristics is not necessarily limited to the above mechanism.

誘電体薄膜40が酸化物の双晶を含むか否かを、以下の方法によって確認することができる。 Whether or not the dielectric thin film 40 contains twins of oxide can be confirmed by the following method.

誘電体薄膜40を収束イオンビーム(Focused Ion Beam;FIB)で加工することにより、薄片(サンプル)が形成される。薄片内の結晶粒内の結晶格子像が、透過型電子顕微鏡(Transmission Electron Microscope;TEM)によって撮影される。TEMの視野の寸法は、例えば、縦35nm×横35nmであってよい。TEMによって撮影された結晶粒内の結晶格子像の高速フーリエ変換(Fast Fourier Transform; FFT)により、FFTパターンが得られる。FFTパターンの一例は、図4に示される。図4中の100、200、011、111、及び211其々は、上記のペロブスカイト構造における結晶方位に関連する指数である。000は、FFTパターン中の各スポットの位置を規定するための原点に相当する。仮に結晶粒が酸化物の双晶を含まない場合、FFTパターンは複数のスポットを有し、且つ一つのスポットは一つの結晶方位に対応する。一方、結晶粒が酸化物の双晶を含む場合、一つの結晶方位に対応する二つ以上のスポットが現れる。つまり結晶粒が酸化物の双晶を含む場合、一つの結晶方位に対応するスポットが、少なくとも2つのスポットに分離する。なお、FFTパターンはTEMで観察される視野によって異なるが、FFTパターン中のスポットが確認できる限り、FFTパターンは図4以外のパターンであってもよい。 A thin piece (sample) is formed by processing the dielectric thin film 40 with a focused ion beam (FIB). A crystal lattice image in the crystal grains in the flakes is photographed by a transmission electron microscope (TEM). The field of view of the TEM may be, for example, 35 nm in length × 35 nm in width. An FFT pattern is obtained by a fast Fourier transform (FFT) of a crystal lattice image in a crystal grain imaged by a TEM. An example of the FFT pattern is shown in FIG. Each of 100, 200, 011, 111, and 211 in FIG. 4 is an index related to the crystal orientation in the above-mentioned perovskite structure. 000 corresponds to the origin for defining the position of each spot in the FFT pattern. If the crystal grains do not contain oxide twins, the FFT pattern has multiple spots, and one spot corresponds to one crystal orientation. On the other hand, when the crystal grains contain twins of oxide, two or more spots corresponding to one crystal orientation appear. That is, when the crystal grains contain twins of oxide, the spots corresponding to one crystal orientation are separated into at least two spots. The FFT pattern differs depending on the field of view observed by the TEM, but the FFT pattern may be a pattern other than FIG. 4 as long as the spots in the FFT pattern can be confirmed.

薄片(サンプル)における20か所の視野がFFTパターンに基づいて観察される場合、20か所のうち少なくとも2か所において双晶が含まれることが好ましい。各視野の寸法は、上記の通りである。誘電体薄膜40は、酸化物を含む複数の結晶粒を有してよい。複数の結晶粒のうち少なくとも一部の結晶粒が酸化物の双晶を含んでよい。複数の結晶粒の全てが酸化物の双晶を含んでよい。結晶粒の粒子径が150nm以上である場合、同一の結晶粒内の少なくとも2か所が観察されることが好ましい。 When 20 fields of view in the flakes (sample) are observed based on the FFT pattern, it is preferable that twins are contained in at least 2 of the 20 fields. The dimensions of each field of view are as described above. The dielectric thin film 40 may have a plurality of crystal grains containing oxides. At least some of the plurality of crystal grains may contain oxide twins. All of the plurality of crystal grains may contain twins of oxide. When the particle size of the crystal grain is 150 nm or more, it is preferable that at least two places in the same crystal grain are observed.

誘電体薄膜40におけるBiの含有量は、[Bi]mоl%と表されてよい。[Bi]の単位は、原子%であってもよい。誘電体薄膜40における元素E2の含有量の合計は、[E2]mоl%と表されてよい。[E2]の単位は、原子%であってよい。[Bi]/[E2]は、0.214以上4.500以下であってよい。[Bi]/[E2]が上記範囲内であることに因り、誘電体薄膜40の温度特性及びDCバイアス特性が向上し易い。 The Bi content in the dielectric thin film 40 may be expressed as [Bi] mol%. The unit of [Bi] may be atomic%. The total content of the element E2 in the dielectric thin film 40 may be expressed as [E2] mol%. The unit of [E2] may be atomic%. [Bi] / [E2] may be 0.214 or more and 4.500 or less. Since [Bi] / [E2] are within the above range, the temperature characteristics and DC bias characteristics of the dielectric thin film 40 are likely to be improved.

誘電体薄膜40に含まれる酸化物の組成は、下記化学式1a又は化学式1bで表されてよい。化学式1a及び化学式1bに記載のx、α、β、s、t及びuは実数である。x、α、β、s、t及びu其々の単位は、mоlである。化学式1a及び化学式1bのいずれも、下記不等式2〜9の全てを満たす。
<化学式1a>
(1−x)Bi1−α−βNaαβTiO‐xCaSrBaTiO
<化学式1b>
(Bi1−α−βNaαβ1−x(CaSrBaTiO
0<x<1 (2)
0.4<α+β<0.6 (3)
0≦α<0.6 (4)
0≦β<0.6 (5)
0.9<s+t+u≦1.1 (6)
0≦s≦1.1 (7)
0≦t≦1.1 (8)
0≦u≦1.1 (9)
The composition of the oxide contained in the dielectric thin film 40 may be represented by the following chemical formula 1a or chemical formula 1b. X, α, β, s, t and u described in Chemical Formula 1a and Chemical Formula 1b are real numbers. The unit of x, α, β, s, t and u is mоl. Both chemical formula 1a and chemical formula 1b satisfy all of the following inequalities 2-9.
<Chemical formula 1a>
(1-x) Bi 1- α-β Na α K β TiO 3 -xCa s Sr t Ba u TiO 3
<Chemical formula 1b>
(Bi 1-α-β Na α K β) 1-x (Ca s Sr t Ba u) x TiO 3
0 <x <1 (2)
0.4 <α + β <0.6 (3)
0 ≤ α <0.6 (4)
0 ≤ β <0.6 (5)
0.9 <s + t + u ≦ 1.1 (6)
0 ≦ s ≦ 1.1 (7)
0 ≦ t ≦ 1.1 (8)
0 ≦ u ≦ 1.1 (9)

上記の酸化物は、誘電体薄膜40の主成分であってよい。誘電体薄膜40に含まれる酸化物の組成が、上記化学式1a又は化学式1bで表される場合、誘電体薄膜40における酸化物の含有量は、70mоl%以上100mоl%以下であってよい。酸化物のペロブスカイト構造が損なわれない限りにおいて、誘電体薄膜40は、Bi、元素E1、元素E2、Ti及びOに加えて他の元素を含んでよい。つまり、誘電体薄膜40は、上記の酸化物に加えて、副成分又は微量な不純物を含んでよい。例えば、誘電体薄膜40は、Cr(クロム)及びMo(モリブデン)のうち少なくとも一種の元素を更に含んでよい。誘電体薄膜40は、Sc(スカンジウム)、Y(イットリウム)、La(ランタン)、Ce(セリウム)、Pr(プラセオジム)、Nd(ネオジム)、Pm(プロメチウム)、Sm(サマリウム)、Eu(ユーロピウム)、Gd(ガドリニウム)、Tb(テルビウム)、Dy(ジスプロシウム)、Ho(ホルミウム)、Er(エルビウム)、Tm(ツリウム)、Yb(イッテルビウム)及びLu(ルテチウム)からなる群より選ばれる少なくとも一種の希土類元素を更に含んでよい。誘電体薄膜40が希土類元素を更に含むことにより、誘電体薄膜40のDCバイアス特性が向上し易い。 The above oxide may be the main component of the dielectric thin film 40. When the composition of the oxide contained in the dielectric thin film 40 is represented by the above chemical formula 1a or chemical formula 1b, the oxide content in the dielectric thin film 40 may be 70 mL% or more and 100 mL% or less. As long as the perovskite structure of the oxide is not impaired, the dielectric thin film 40 may contain other elements in addition to Bi, element E1, element E2, Ti and O. That is, the dielectric thin film 40 may contain subcomponents or trace impurities in addition to the above oxides. For example, the dielectric thin film 40 may further contain at least one element of Cr (chromium) and Mo (molybdenum). The dielectric thin film 40 includes Sc (scandium), Y (yttrium), La (lantern), Ce (cerium), Pr (placeodium), Nd (neodymium), Pm (promethium), Sm (samarium), Eu (europyum). , Gd (gadolinium), Tb (terbium), Dy (dysprosium), Ho (holmium), Er (erbium), Tm (thulium), Yb (yttrium) and Lu (lutetium) at least one rare earth element. It may further contain elements. Since the dielectric thin film 40 further contains rare earth elements, the DC bias characteristics of the dielectric thin film 40 can be easily improved.

誘電体薄膜40の厚みは、例えば、0.01μm以上2μm以下(10nm以上2000nm以下)であってよい。ただし、誘電体薄膜40の厚みは限定されない。誘電体薄膜40の厚みは、薄膜キャパシタ100の断面を走査型電子顕微鏡(Scanning Electron Microscope; SEM)で観察することにより、測定されてよい。薄膜キャパシタ100の断面は、薄膜キャパシタ100を集束イオンビーム(Focused Ion Beam; FIB)で掘削することにより、形成されてよい。 The thickness of the dielectric thin film 40 may be, for example, 0.01 μm or more and 2 μm or less (10 nm or more and 2000 nm or less). However, the thickness of the dielectric thin film 40 is not limited. The thickness of the dielectric thin film 40 may be measured by observing the cross section of the thin film capacitor 100 with a scanning electron microscope (SEM). The cross section of the thin film capacitor 100 may be formed by excavating the thin film capacitor 100 with a focused ion beam (FIB).

(基板)
基板10が、基板10の上に形成される密着膜20、下部電極30、誘電体薄膜40及び上部電極50を支持できる程度の機械的強度を有する限り、基板10の組成は限定されない。基板10は、例えば、単結晶基板、セラミック多結晶基板、又は金属基板であってよい。単結晶基板は、例えば、Si単結晶、SiGe単結晶、GaAs単結晶、InP単結晶、SrTiO単結晶、MgO単結晶、LaAlO単結晶、ZrO単結晶、MgAl単結晶又はNdGaO単結晶からなっていてよい。セラミック多結晶基板は、例えば、Al多結晶、ZnO多結晶、又はSiO多結晶からなっていてよい。金属基板は、例えば、Ni(ニッケル)、Cu(銅)、Ti(チタン)、W(タングステン)、Mo(モリブデン)、Al(アルミニウム)、Pt(白金)、又はこれらの金属を含む合金等からなっていてよい。価格が安く、加工し易い点において、Si単結晶が好ましい。基板10が十分な導電性を有する場合、誘電体薄膜40が基板の表面に直接重なってよく、基板10が電極として機能してよい。
(substrate)
The composition of the substrate 10 is not limited as long as the substrate 10 has sufficient mechanical strength to support the adhesive film 20, the lower electrode 30, the dielectric thin film 40, and the upper electrode 50 formed on the substrate 10. The substrate 10 may be, for example, a single crystal substrate, a ceramic polycrystalline substrate, or a metal substrate. The single crystal substrate includes, for example, Si single crystal, SiGe single crystal, GaAs single crystal, InP single crystal, SrTIO 3 single crystal, MgO single crystal, LaAlO 3 single crystal, ZrO 2 single crystal, MgAl 2 O 4 single crystal or NdGaO. It may consist of 3 single crystals. The ceramic polycrystalline substrate may consist of, for example, Al 2 O 3 polycrystalline, Zn O polycrystalline, or SiO 2 polycrystalline. The metal substrate is made of, for example, Ni (nickel), Cu (copper), Ti (titanium), W (tungsten), Mo (molybdenum), Al (aluminum), Pt (platinum), or an alloy containing these metals. It may be. Si single crystals are preferable because they are inexpensive and easy to process. When the substrate 10 has sufficient conductivity, the dielectric thin film 40 may directly overlap the surface of the substrate, and the substrate 10 may function as an electrode.

基板10の厚みは、例えば、10μm以上5000μm以下であってよい。ただし、基板10の厚みは限定されない。基板10が薄過ぎる場合、基板10が十分な機械的強度を有することが困難である。基板10が厚過ぎる場合、薄膜キャパシタ100全体の厚みが増加し、薄膜キャパシタ100を小型の電子部品に搭載し難い。 The thickness of the substrate 10 may be, for example, 10 μm or more and 5000 μm or less. However, the thickness of the substrate 10 is not limited. If the substrate 10 is too thin, it is difficult for the substrate 10 to have sufficient mechanical strength. If the substrate 10 is too thick, the thickness of the thin film capacitor 100 as a whole increases, and it is difficult to mount the thin film capacitor 100 on a small electronic component.

基板10の材質によって、基板10の電気抵抗率は異なる。基板10の電気抵抗率が低い場合、薄膜キャパシタ100の作動時に電流が基板10へリークすることにより、薄膜キャパシタ100の電気特性が損なわれる。例えば、基板10がSi単結晶からなる場合、電流が基板10へリークする可能性がある。したがって、基板10の電気抵抗率が低い場合、基板10の表面が絶縁膜で覆われてよく、密着膜20又は下部電極30が絶縁膜の表面に重なってよい。絶縁膜がリーク電流を抑制する。基板10及びコンデンサ部60が互いに絶縁される限り、絶縁膜の組成及び厚みは限定されない。絶縁膜は、例えば、SiO、Al又はSiからなっていてよい。絶縁膜の厚みは、例えば、0.01μm以上で10μm以下あってよい。絶縁膜は、薄膜キャパシタ100にとって必須ではない。つまり、密着膜20又は下部電極30が基板10の表面に直接重なってもよい。 The electrical resistivity of the substrate 10 differs depending on the material of the substrate 10. When the electrical resistivity of the substrate 10 is low, the electric current leaks to the substrate 10 when the thin film capacitor 100 is operated, and the electrical characteristics of the thin film capacitor 100 are impaired. For example, when the substrate 10 is made of a Si single crystal, a current may leak to the substrate 10. Therefore, when the electrical resistivity of the substrate 10 is low, the surface of the substrate 10 may be covered with an insulating film, and the adhesive film 20 or the lower electrode 30 may overlap the surface of the insulating film. The insulating film suppresses the leak current. As long as the substrate 10 and the capacitor portion 60 are insulated from each other, the composition and thickness of the insulating film are not limited. Insulating film, for example, it may consist of SiO 2, Al 2 O 3 or Si 3 N x. The thickness of the insulating film may be, for example, 0.01 μm or more and 10 μm or less. The insulating film is not essential for the thin film capacitor 100. That is, the adhesive film 20 or the lower electrode 30 may directly overlap the surface of the substrate 10.

(密着膜)
密着膜20が基板10と下部電極30の間に配置されることにより、基板10からの下部電極30の剥離が抑制される。基板10からの下部電極30の剥離が抑制される限り、密着膜20の組成は限定されない。密着膜20は、例えば、Cr、Ti、TiO、SiO、Y及びZrOからなる群より選ばれる少なくとも一種を含んでよい。密着膜は、薄膜キャパシタ100にとって必須ではない。下部電極30が基板10又は絶縁膜に直接密着し易い場合、下部電極30が基板10又は絶縁膜に直接重なってもよい。
(Adhesion film)
By arranging the adhesive film 20 between the substrate 10 and the lower electrode 30, peeling of the lower electrode 30 from the substrate 10 is suppressed. The composition of the adhesive film 20 is not limited as long as the peeling of the lower electrode 30 from the substrate 10 is suppressed. The adhesive film 20 may include, for example, at least one selected from the group consisting of Cr, Ti, TiO 2 , SiO 2 , Y 2 O 3 and ZrO 2 . The adhesive film is not essential for the thin film capacitor 100. When the lower electrode 30 easily adheres directly to the substrate 10 or the insulating film, the lower electrode 30 may directly overlap the substrate 10 or the insulating film.

(下部電極)
下部電極30が十分な導電性を有する限り、下部電極30の組成は限定されない。下部電極30は、例えば、Pt(白金)、Ru(ルテニウム)、Rh(ロジウム)、Pd(パラジウム)、Ir(イリジウム)、Au(金)、Ag(銀)、Cu(銅)、Ni(ニッケル)、これらの金属を含む合金、又は導電性酸化物であってよい。下部電極30が電極として機能する限り、下部電極30の厚みは制限されない。下部電極30の厚みは、例えば、0.01μm以上10μm以下であってよい。
(Lower electrode)
As long as the lower electrode 30 has sufficient conductivity, the composition of the lower electrode 30 is not limited. The lower electrode 30 is, for example, Pt (platinum), Ru (lutenium), Rh (rodium), Pd (palladium), Ir (iridium), Au (gold), Ag (silver), Cu (copper), Ni (nickel). ), An alloy containing these metals, or a conductive oxide. As long as the lower electrode 30 functions as an electrode, the thickness of the lower electrode 30 is not limited. The thickness of the lower electrode 30 may be, for example, 0.01 μm or more and 10 μm or less.

(上部電極)
上部電極50が十分な導電性を有する限り、上部電極50の組成は限定されない。上部電極50は、例えば、Pt(白金)、Ru(ルテニウム)、Rh(ロジウム)、Pd(パラジウム)、Ir(イリジウム)、Au(金)、Ag(銀)、Cu(銅)、Ni(ニッケル)、これらの金属を含む合金、又は導電性酸化物であってよい。上部電極50が電極として機能する限り、上部電極50の厚みは制限されない。上部電極50の厚みは、例えば、0.01μm以上10μm以下であってよい。
(Upper electrode)
The composition of the upper electrode 50 is not limited as long as the upper electrode 50 has sufficient conductivity. The upper electrode 50 is, for example, Pt (platinum), Ru (lutenium), Rh (rodium), Pd (palladium), Ir (iridium), Au (gold), Ag (silver), Cu (copper), Ni (nickel). ), An alloy containing these metals, or a conductive oxide. As long as the upper electrode 50 functions as an electrode, the thickness of the upper electrode 50 is not limited. The thickness of the upper electrode 50 may be, for example, 0.01 μm or more and 10 μm or less.

(保護層)
保護膜70が下部電極30、誘電体薄膜40及び上部電極50を覆うことにより、下部電極30、誘電体薄膜40及び上部電極50が外部の雰囲気から遮断される。その結果、下部電極30及び上部電極50の酸化、及び誘電体薄膜40の腐食が抑制される。また保護膜70は、薄膜キャパシタの破損を抑制する。保護膜70が上記の機能を有する限りにおいて、保護膜70の組成は限定されない。保護膜70は、例えば、エポキシ樹脂等の熱硬化性樹脂からなっていてよい。
(Protective layer)
By covering the lower electrode 30, the dielectric thin film 40 and the upper electrode 50 with the protective film 70, the lower electrode 30, the dielectric thin film 40 and the upper electrode 50 are blocked from the outside atmosphere. As a result, oxidation of the lower electrode 30 and the upper electrode 50 and corrosion of the dielectric thin film 40 are suppressed. The protective film 70 also suppresses damage to the thin film capacitor. As long as the protective film 70 has the above functions, the composition of the protective film 70 is not limited. The protective film 70 may be made of a thermosetting resin such as an epoxy resin, for example.

(誘電体薄膜及び薄膜キャパシタの製造方法)
誘電体薄膜及び40及び薄膜キャパシタ100は、以下の製造方法によって製造されてよい。
(Manufacturing method of dielectric thin film and thin film capacitor)
The dielectric thin film and 40 and the thin film capacitor 100 may be manufactured by the following manufacturing methods.

密着膜20が基板10の表面(主面)に形成され、下部電極30が密着膜20の表面に形成される。密着膜20及び下部電極30其々の形成方法は、例えば、スパッタリング法、真空蒸着法、印刷法、スピンコート法、又はゾル‐ゲル法であってよい。 The adhesive film 20 is formed on the surface (main surface) of the substrate 10, and the lower electrode 30 is formed on the surface of the adhesive film 20. The method for forming the adhesive film 20 and the lower electrode 30 may be, for example, a sputtering method, a vacuum vapor deposition method, a printing method, a spin coating method, or a sol-gel method.

基板10として、Si単結晶基板を用いられる場合、密着膜20及び下部電極30が形成される前に、絶縁膜が基板10の表面に形成されてよい。絶縁膜を形成方法は、例えば、熱酸化法、又はCVD(Chemical Vapor Deposition)法であってよい。 When a Si single crystal substrate is used as the substrate 10, an insulating film may be formed on the surface of the substrate 10 before the adhesion film 20 and the lower electrode 30 are formed. The method for forming the insulating film may be, for example, a thermal oxidation method or a CVD (Chemical Vapor Deposition) method.

下部電極30の形成後、基板10、密着膜20及び下部電極30の熱処理が行われてよい。熱処理により、密着膜20及び下部電極30の密着性が向上する。熱処理の昇温速度は、好ましくは10℃/分以上2000℃/分以下、より好ましくは100℃/分以上1000℃/分以下であってよい。熱処理の温度は、好ましくは400℃以上800℃以下であってよい。熱処理の時間は、好ましくは0.1時間以上4.0時間以下であってよい。熱処理の各条件が上記の範囲外である場合、密着膜20及び下部電極30の密着性が向上し難く、下部電極30の表面が平坦になり難い。その結果、誘電体薄膜40の誘電特性が損なわれ易い。 After the lower electrode 30 is formed, the substrate 10, the adhesive film 20, and the lower electrode 30 may be heat-treated. The heat treatment improves the adhesion between the adhesion film 20 and the lower electrode 30. The heating rate of the heat treatment may be preferably 10 ° C./min or more and 2000 ° C./min or less, and more preferably 100 ° C./min or more and 1000 ° C./min or less. The temperature of the heat treatment is preferably 400 ° C. or higher and 800 ° C. or lower. The heat treatment time is preferably 0.1 hour or more and 4.0 hours or less. When each condition of the heat treatment is out of the above range, it is difficult to improve the adhesion between the adhesion film 20 and the lower electrode 30, and it is difficult for the surface of the lower electrode 30 to become flat. As a result, the dielectric properties of the dielectric thin film 40 are likely to be impaired.

Bi、元素E1、元素E2、Ti及びOを、下部電極30の表面に堆積させることにより、誘電体薄膜40が下部電極30の表面に形成される。誘電体薄膜40の形成方法は、例えば、真空蒸着法、スパッタリング法、パルスレーザー蒸着法(Pulsed Laser Deposition; PLD)、有機金属化学気相成長法(Metal‐Organic Chemical Vapor Deposition; MOCVD)、有機金属分解法(Metal Organic Decomposition; MOD)、ゾル‐ゲル法、又は化学溶液堆積法(Chemical Solution Deposition; CSD)であってよい。上記の形成方法に用いられる原料全体の組成が上記化学式1a又は化学式1bに略一致するように、原料全体の組成が調整されてよい。上述の[Bi]/[E2]も、原料全体の組成の調整により制御されてよい。複数種の原料が用いられてよい。誘電体薄膜40の誘電特性が損なわれない限り、原料が微量の不純物又は副成分を含んでよい。 By depositing Bi, element E1, element E2, Ti and O on the surface of the lower electrode 30, the dielectric thin film 40 is formed on the surface of the lower electrode 30. The method for forming the dielectric thin film 40 includes, for example, a vacuum vapor deposition method, a sputtering method, a pulsed laser deposition method (PLD), a metal-organic chemical vapor deposition method (MOCVD), and an organic metal. It may be a decomposition method (Metalorganic Decomposition; MOD), a sol-gel method, or a chemical solution deposition (CSD). The composition of the whole raw material may be adjusted so that the composition of the whole raw material used in the above-mentioned forming method substantially matches the above-mentioned chemical formula 1a or chemical formula 1b. The above-mentioned [Bi] / [E2] may also be controlled by adjusting the composition of the entire raw material. Multiple types of raw materials may be used. The raw material may contain trace impurities or subcomponents as long as the dielectric properties of the dielectric thin film 40 are not impaired.

誘電体薄膜40がスパッタリング法によって形成される場合、上記化学式1a又は化学式1bに略一致する組成を有するターゲットが作製されてよい。ターゲットの原料の全体が、Bi、元素E1、元素E2及びTiを含む限り、ターゲットの原料は限定されない。複数種の原料からターゲットが作製されてよい。ターゲットの原料は、例えば、炭酸塩、酸化物、及び水酸化物からなる群より選ばれる少なくとも一種の化合物であってよい。誘電体薄膜40の組成に応じて各化合物の粉末が秤量された後、各化合物の粉末は混合される。混合方法は、例えば、ボールミルであってよい。各化合物の粉末は水又は有機溶媒と共に混合されてよい。加圧による混合粉末の成形により、成形体が得られる。成形圧力は、例えば、10Pa以上200Pa以下であってよい。 When the dielectric thin film 40 is formed by a sputtering method, a target having a composition substantially matching the above chemical formula 1a or chemical formula 1b may be produced. As long as the whole target raw material contains Bi, element E1, element E2 and Ti, the target raw material is not limited. The target may be made from a plurality of raw materials. The raw material of the target may be, for example, at least one compound selected from the group consisting of carbonates, oxides, and hydroxides. After the powder of each compound is weighed according to the composition of the dielectric thin film 40, the powder of each compound is mixed. The mixing method may be, for example, a ball mill. The powder of each compound may be mixed with water or an organic solvent. A molded product is obtained by molding the mixed powder under pressure. The molding pressure may be, for example, 10 Pa or more and 200 Pa or less.

酸化的雰囲気中での成形体の焼成(sintering)により、ターゲット(焼結体)が得られる。焼成温度は、例えば、900℃以上1300℃以下であってよい。焼成時間は、例えば、1時間以上10時間以下であってよい。酸化的雰囲気は、例えば、大気であってよい。ターゲットの加工により、ターゲットの形状及び寸法が調整されてよい。ターゲットは、例えば、円盤であってよい。 A target (sintered body) is obtained by firing the molded product in an oxidizing atmosphere. The firing temperature may be, for example, 900 ° C. or higher and 1300 ° C. or lower. The firing time may be, for example, 1 hour or more and 10 hours or less. The oxidative atmosphere may be, for example, the atmosphere. The shape and dimensions of the target may be adjusted by processing the target. The target may be, for example, a disk.

誘電体薄膜40は、高周波スパッタリング法(Radio‐Frequency Sputtering)によって形成されることが好ましい。高周波スパッタリング法では、密着膜20及び下部電極30が積層された基板10が、真空チャンバー内に設置される。真空チャンバーの内部は、Ar(アルゴン)及びO(酸素)の混合ガスで満たされる。Arの体積V1とOの体積V2の比(V1/V2)は、好ましくは1/1以上5/1以下であってよい。高周波電力は、好ましくは150W以上1000W以下であってよい。高周波電力とは、真空チャンバー(陽極)とターゲット(陰極)との間に交流電圧を印加するための電力である。高周波電力が十分に大きいことに因り、酸化物の双晶が形成され易い。高周波電力が小さ過ぎる場合、酸化物の双晶を含む誘電体薄膜40が形成され難い。高周波スパッタリング法における基板10の温度は、好ましくは室温以上200℃以下であってよい。 The dielectric thin film 40 is preferably formed by a high frequency sputtering method (Radio-Frequency Sputtering). In the high-frequency sputtering method, the substrate 10 on which the adhesion film 20 and the lower electrode 30 are laminated is installed in the vacuum chamber. The inside of the vacuum chamber is filled with a mixed gas of Ar (argon) and O 2 (oxygen). Ar ratio of the volume V2 volume V1 and O 2 of (V1 / V2) may preferably be 1/1 or more 5/1 or less. The high frequency power may be preferably 150 W or more and 1000 W or less. High-frequency power is power for applying an AC voltage between a vacuum chamber (anode) and a target (cathode). Due to the sufficiently high high-frequency power, twins of oxide are likely to be formed. If the high frequency power is too small, it is difficult to form the dielectric thin film 40 containing twins of oxide. The temperature of the substrate 10 in the high-frequency sputtering method may be preferably room temperature or higher and 200 ° C. or lower.

誘電体薄膜40の形成後、誘電体薄膜40の急速加熱アニール処理(Rapid Thermal Annealing; RTA)が行われてよい。RTAでは、誘電体薄膜40の温度が昇温速度Vtでアニール温度Tまで上昇した後、誘電体薄膜40がアニール温度Tで加熱され続ける。RTAの昇温速度Vtは、300℃/分以上3000℃/分以下であることが好ましい。昇温速度Vtが十分に高いことに因り、誘電体薄膜40中の酸化物の結晶が急激に成長し易く、酸化物の結晶において格子不整合が形成され易い。その結果、酸化物の双晶が形成され易い。酸化物の双晶が形成され易いことから、アニール温度Tは、700℃以上1000℃以下であることが好ましい。酸化物の双晶が形成され易いことから、誘電体薄膜40のアニール時間は、0.5分以上5分以下であることが好ましい。アニール時間とは、誘電体薄膜40の温度がアニール温度Tに維持される時間である。RTAでは、誘電体薄膜40が大気又は酸化的雰囲気中で加熱されることが好ましい。 After the formation of the dielectric thin film 40, rapid thermal annealing (RTA) of the dielectric thin film 40 may be performed. In RTA, after the temperature of the dielectric thin film 40 rises to the annealing temperature T at the temperature rising rate Vt, the dielectric thin film 40 continues to be heated at the annealing temperature T. The temperature rising rate Vt of RTA is preferably 300 ° C./min or more and 3000 ° C./min or less. Due to the sufficiently high rate of temperature rise Vt, the oxide crystals in the dielectric thin film 40 are likely to grow rapidly, and lattice mismatch is likely to be formed in the oxide crystals. As a result, oxide twins are likely to be formed. Since twins of oxides are easily formed, the annealing temperature T is preferably 700 ° C. or higher and 1000 ° C. or lower. Since twin crystals of oxide are easily formed, the annealing time of the dielectric thin film 40 is preferably 0.5 minutes or more and 5 minutes or less. The annealing time is the time during which the temperature of the dielectric thin film 40 is maintained at the annealing temperature T. In RTA, it is preferable that the dielectric thin film 40 is heated in the atmosphere or an oxidative atmosphere.

以上の方法により、酸化物の双晶を含む誘電体薄膜40が形成される。上述の通り、高周波スパッタリング法及びRTAを所定の条件下で実施することに因りはじめて、酸化物の双晶が形成される。従来の厚膜法(焼結法)では、誘電体の粉末を焼結させることによってセラミックの厚膜が形成されるので、酸化物の双晶の形成を厚膜法(焼結法)によって制御することは困難である。 By the above method, a dielectric thin film 40 containing twins of oxide is formed. As described above, twins of oxides are formed only by performing high frequency sputtering and RTA under predetermined conditions. In the conventional thick film method (sintering method), a ceramic thick film is formed by sintering the dielectric powder, so the formation of oxide twins is controlled by the thick film method (sintering method). It's difficult to do.

RTA後、上部電極50が誘電体薄膜40の表面に形成される。上部電極50は、下部電極30と同様の方法により形成されてよい。 After RTA, the upper electrode 50 is formed on the surface of the dielectric thin film 40. The upper electrode 50 may be formed by the same method as the lower electrode 30.

上部電極50の形成後、下部電極30、誘電体薄膜40及び上部電極50を覆う保護膜70が形成されてよい。保護膜70の形成方法は限定されない。例えば、下部電極30、誘電体薄膜40及び上部電極50を、未硬化の熱硬化性樹脂で覆った後、熱硬化性樹脂の加熱により保護膜70が形成されてよい。下部電極30、誘電体薄膜40及び上部電極50を、熱硬化性樹脂の半硬化物で覆った後、半硬化物の加熱により保護膜70が形成されてもよい。 After the formation of the upper electrode 50, the lower electrode 30, the dielectric thin film 40, and the protective film 70 covering the upper electrode 50 may be formed. The method of forming the protective film 70 is not limited. For example, the lower electrode 30, the dielectric thin film 40, and the upper electrode 50 may be covered with an uncured thermosetting resin, and then the protective film 70 may be formed by heating the thermosetting resin. The lower electrode 30, the dielectric thin film 40, and the upper electrode 50 may be covered with a semi-cured product of a thermosetting resin, and then the protective film 70 may be formed by heating the semi-cured product.

以上、本発明の好適な実施形態が説明されたが、本発明は必ずしも上述した実施形態に限定されない。本発明の趣旨を逸脱しない範囲において、本発明の種々の変更が可能であり、これ等の変更例も本発明に含まれる。 Although preferred embodiments of the present invention have been described above, the present invention is not necessarily limited to the above-described embodiments. Various modifications of the present invention can be made without departing from the spirit of the present invention, and examples of these modifications are also included in the present invention.

例えば、薄膜キャパシタは、上記誘電体薄膜40に積層された別の誘電体薄膜を更に備えてよい。別の誘電体薄膜は、例えば、Si、SiO、Al、ZrO、又はTa等のアモルファスな誘電体薄膜であってよい。別の誘電体薄膜が上記誘電体薄膜40に積層されたることにより、誘電体薄膜40のインピーダンス及び温度特性を調整し易い。薄膜キャパシタが、少なくとも一対の電極と、一対の電極の間に配置された誘電体薄膜40を備える限り、薄膜キャパシタの構造は、図1に示される構造に限定されない。 For example, the thin film capacitor may further include another dielectric thin film laminated on the dielectric thin film 40. Another dielectric thin film may be an amorphous dielectric thin film such as Si 3 N x , SiO x , Al 2 O x , ZrO x , or Ta 2 O x . By laminating another dielectric thin film on the dielectric thin film 40, it is easy to adjust the impedance and temperature characteristics of the dielectric thin film 40. As long as the thin film capacitor includes at least a pair of electrodes and a dielectric thin film 40 arranged between the pair of electrodes, the structure of the thin film capacitor is not limited to the structure shown in FIG.

誘電体薄膜40を備える電子部品は、圧電素子であってもよい。圧電素子は、例えば、圧電マイクロフォン、ハーベスタ、発振子、共振子、又は音響多層膜であってよい。圧電素子は、例えば、圧電アクチュエータであってもよい。圧電アクチュエータは、例えば、ヘッドアセンブリ、ヘッドスタックアセンブリ、又はハードディスクドライブに用いられてよい。圧電アクチュエータは、例えば、プリンタヘッド、又はインクジェットプリンタ装置に用いられてもよい。圧電アクチュエータは、圧電スイッチに用いられてもよい。圧電素子は、例えば、圧電センサであってもよい。圧電センサは、例えば、ジャイロセンサ、圧力センサ、脈波センサ、超音波センサ、又はショックセンサであってよい。誘電体薄膜40を備える電子部品は、赤外線検出器等の焦電素子であってもよい。上述された各電子部品は、微小電気機械システム(Micro Electro Mechanical Systems;MEMS)の一部又は全部であってよい。
(電子回路基板)
本実施形態に係る電子回路基板は、上記の誘電体薄膜を備えてよい。電子回路基板は、誘電体薄膜を含む上記電子部品を備えてもよい。例えば、電子回路基板は、電子部品として、上記薄膜キャパシタを備えてよい。薄膜キャパシタ等の電子部品は、電子回路基板の表面に設置されていてよい。薄膜キャパシタ等の電子部品は、電子回路基板内に埋め込まれていてもよい。電子回路基板の一例は、図7中の(a)及び図7中の(b)に示される。電子回路基板90は、エポキシ系樹脂基板92と、エポキシ系樹脂基板92を覆う樹脂層93と、樹脂層93上に設置された薄膜キャパシタ91と、樹脂層93及び薄膜キャパシタ91を覆う絶縁性被覆層94と、絶縁性被覆層94上に設置された電子部品95と、複数の金属配線96と、を備えてよい。少なくとも一部の金属配線96は、エポキシ系樹脂基板92又は絶縁性被覆層94の表面に引き出されてよい。少なくとも一部の金属配線96は、薄膜キャパシタ91の取り出し電極、又は電子部品95に接続されていてよい。少なくとも一部の金属配線96は、電子回路基板90の表面から裏面に向かう方向において、電子回路基板90を貫通していてよい。
図7中の(b)に示すように、本実施形態に係る薄膜キャパシタ91は、下部電極30と、下部電極30の表面に設けられた誘電体薄膜40と、誘電体薄膜40の一部の上面上に設けられた上部電極50と、誘電体薄膜40の他部を貫通して下部電極30の表面に直接設けられた貫通電極52と、上部電極50、誘電体薄膜40及び貫通電極52を覆う絶縁性樹脂層58と、絶縁性樹脂層58を貫通して貫通電極52の表面に直接設けられた取り出し電極54と、絶縁性樹脂層58を貫通して上部電極50の表面に直接設けられた取り出し電極56と、を備えてよい。
電子回路基板90は、以下の手順で製造されてよい。まず、エポキシ系樹脂基板92の表面が未硬化樹脂層で覆われる。未硬化樹脂層は、樹脂層93の前駆体である。薄膜キャパシタ91の下地電極が未硬化樹脂層に面するように、薄膜キャパシタ91が未硬化樹脂層の表面に設置される。未硬化樹脂層及び薄膜キャパシタ91を絶縁性被覆層94で覆うことにより、薄膜キャパシタ91が、エポキシ系樹脂基板92と絶縁性被覆層94との間に挟み込まれる。未硬化樹脂層の熱硬化により、樹脂層93が形成される。熱プレスにより、絶縁性被覆層94が、エポキシ系樹脂基板92、薄膜キャパシタ91及び樹脂層93へ圧着される。この積層型基板を貫通する複数のスルーホールが形成される。金属配線96が各スルーホール内に形成される。金属配線96の形成後、電子部品95が絶縁性被覆層94の表面に設置される。以上の方法により、薄膜キャパシタ91に埋め込まれた電子回路基板90が得られる。各金属配線96は、Cu等の導電体からなっていてよい。未硬化樹脂層は、Bステージの熱硬化性樹脂(例えばエポキシ樹脂等)であってよい。Bステージの熱硬化性樹脂は、室温では完全には硬化されておらず、加熱により完全に硬化される。絶縁性被覆層94は、エポキシ系樹脂、ポリテトラフルオロエチレン系樹脂又はポリイミド系樹脂等から形成されてよい。
The electronic component including the dielectric thin film 40 may be a piezoelectric element. The piezoelectric element may be, for example, a piezoelectric microphone, a harvester, an oscillator, a resonator, or an acoustic multilayer film. The piezoelectric element may be, for example, a piezoelectric actuator. Piezoelectric actuators may be used, for example, in head assemblies, head stack assemblies, or hard disk drives. The piezoelectric actuator may be used, for example, in a printer head or an inkjet printer device. Piezoelectric actuators may be used in piezoelectric switches. The piezoelectric element may be, for example, a piezoelectric sensor. The piezoelectric sensor may be, for example, a gyro sensor, a pressure sensor, a pulse wave sensor, an ultrasonic sensor, or a shock sensor. The electronic component including the dielectric thin film 40 may be a pyroelectric element such as an infrared detector. Each of the electronic components described above may be part or all of a microelectromechanical systems (MEMS).
(Electronic circuit board)
The electronic circuit board according to this embodiment may include the above-mentioned dielectric thin film. The electronic circuit board may include the above electronic components including a dielectric thin film. For example, the electronic circuit board may include the thin film capacitor as an electronic component. Electronic components such as thin film capacitors may be installed on the surface of the electronic circuit board. Electronic components such as thin film capacitors may be embedded in the electronic circuit board. An example of the electronic circuit board is shown in (a) in FIG. 7 and (b) in FIG. The electronic circuit board 90 includes an epoxy-based resin substrate 92, a resin layer 93 covering the epoxy-based resin substrate 92, a thin film capacitor 91 installed on the resin layer 93, and an insulating coating covering the resin layer 93 and the thin film capacitor 91. A layer 94, an electronic component 95 installed on the insulating coating layer 94, and a plurality of metal wirings 96 may be provided. At least a part of the metal wiring 96 may be drawn out to the surface of the epoxy resin substrate 92 or the insulating coating layer 94. At least a part of the metal wiring 96 may be connected to the extraction electrode of the thin film capacitor 91 or the electronic component 95. At least a part of the metal wiring 96 may penetrate the electronic circuit board 90 in the direction from the front surface to the back surface of the electronic circuit board 90.
As shown in FIG. 7B, the thin film capacitor 91 according to the present embodiment includes a lower electrode 30, a dielectric thin film 40 provided on the surface of the lower electrode 30, and a part of the dielectric thin film 40. The upper electrode 50 provided on the upper surface, the penetrating electrode 52 provided directly on the surface of the lower electrode 30 penetrating the other portion of the dielectric thin film 40, and the upper electrode 50, the dielectric thin film 40, and the penetrating electrode 52 An insulating resin layer 58 that covers the insulating resin layer 58, a take-out electrode 54 that penetrates the insulating resin layer 58 and is directly provided on the surface of the through electrode 52, and a take-out electrode 54 that penetrates the insulating resin layer 58 and is directly provided on the surface of the upper electrode 50. The take-out electrode 56 may be provided.
The electronic circuit board 90 may be manufactured by the following procedure. First, the surface of the epoxy resin substrate 92 is covered with an uncured resin layer. The uncured resin layer is a precursor of the resin layer 93. The thin film capacitor 91 is installed on the surface of the uncured resin layer so that the base electrode of the thin film capacitor 91 faces the uncured resin layer. By covering the uncured resin layer and the thin film capacitor 91 with the insulating coating layer 94, the thin film capacitor 91 is sandwiched between the epoxy resin substrate 92 and the insulating coating layer 94. The resin layer 93 is formed by thermosetting the uncured resin layer. The insulating coating layer 94 is pressure-bonded to the epoxy resin substrate 92, the thin film capacitor 91, and the resin layer 93 by hot pressing. A plurality of through holes penetrating the laminated substrate are formed. Metal wiring 96 is formed in each through hole. After forming the metal wiring 96, the electronic component 95 is installed on the surface of the insulating coating layer 94. By the above method, the electronic circuit board 90 embedded in the thin film capacitor 91 can be obtained. Each metal wiring 96 may be made of a conductor such as Cu. The uncured resin layer may be a B-stage thermosetting resin (for example, epoxy resin or the like). The B-stage thermosetting resin is not completely cured at room temperature, but is completely cured by heating. The insulating coating layer 94 may be formed of an epoxy resin, a polytetrafluoroethylene resin, a polyimide resin, or the like.

以下では実施例及び比較例により本発明をさらに詳細に説明するが、本発明はこれらの例によって何ら限定されるものではない。 Hereinafter, the present invention will be described in more detail with reference to Examples and Comparative Examples, but the present invention is not limited to these examples.

(実施例1)
<ターゲットの作製>
誘電体薄膜の原料であるターゲットが、以下の固相法により作製された。
(Example 1)
<Making a target>
The target, which is the raw material of the dielectric thin film, was prepared by the following solid-phase method.

酸化ビスマス、炭酸ナトリウム、炭酸ストロンチウム及び酸化チタン其々の粉末を混合することにより、混合粉末が調製された。混合粉末の組成が下記化学式1Aに一致するように、酸化ビスマス、炭酸ナトリウム、炭酸ストロンチウム及び酸化チタン其々の粉末が秤量された。つまり、化学式1A中の1−x及びxは、下記表1に示す値に調整され、[Bi]/[E2]は、下記表1に示される値であった。[Bi]/[E2]の定義は、上述の通りである。化学式1A中のxに基づけば、[Bi]/[E2]は、{(1−x)×0.5}/xと表される。
(1−x)Bi0.5Na0.5TiO‐xSrTiO (1A)
A mixed powder was prepared by mixing powders of bismuth oxide, sodium carbonate, strontium carbonate and titanium oxide. The powders of bismuth oxide, sodium carbonate, strontium carbonate and titanium oxide were weighed so that the composition of the mixed powder matched the following chemical formula 1A. That is, 1-x and x in the chemical formula 1A were adjusted to the values shown in Table 1 below, and [Bi] / [E2] were the values shown in Table 1 below. The definitions of [Bi] / [E2] are as described above. Based on x in Chemical Formula 1A, [Bi] / [E2] is represented as {(1-x) x 0.5} / x.
(1-x) Bi 0.5 Na 0.5 TiO 3- xSrTiO 3 (1A)

以下に記載のBNTは、Bi0.5Na0.5TiOを意味する。以下に記載のSTは、SrTiOを意味する。 The BNT described below means Bi 0.5 Na 0.5 TiO 3 . The ST described below means SrTiO 3 .

上記の混合粉末及び水を20時間にわってボールミルで混合することにより、スラリーが調製された。このスラリーを100℃で乾燥させることにより、混合粉末が回収された。混合粉末をプレス機で成形することにより、成形体が得られた。成形圧力は100Paであった。成形中の混合粉末の温度は25℃であった。混合粉末が加圧される時間は3分であった。 A slurry was prepared by mixing the above mixed powder and water with a ball mill for 20 hours. By drying this slurry at 100 ° C., the mixed powder was recovered. A molded product was obtained by molding the mixed powder with a press machine. The molding pressure was 100 Pa. The temperature of the mixed powder during molding was 25 ° C. The time for pressurizing the mixed powder was 3 minutes.

成形体を空気中で焼成することにより、焼結体が得られた。焼成温度は1100℃であった。焼成時間は5時間であった。 A sintered body was obtained by firing the molded body in air. The firing temperature was 1100 ° C. The firing time was 5 hours.

焼結体の加工により、円盤状のターゲットが作製された。焼結体の加工には、平面研削盤及び円筒研磨機が用いされた。ターゲットの直径は80mmであり、ターゲットの厚みは5mmであった。 A disk-shaped target was produced by processing the sintered body. A surface grinder and a cylindrical grinder were used to process the sintered body. The diameter of the target was 80 mm and the thickness of the target was 5 mm.

<誘電体薄膜及び薄膜キャパシタの作製>
基板として、Siの単結晶からなるウエハが用いられた。基板の厚みは、厚みが500μmであった。基板を酸化性ガス中で加熱することにより、SiOからなる絶縁膜が基板の表面に形成された。絶縁膜の厚みは、500nmに調整された。
<Manufacturing of dielectric thin films and thin film capacitors>
As the substrate, a wafer made of a single crystal of Si was used. The thickness of the substrate was 500 μm. By heating the substrate in an oxidizing gas, an insulating film made of SiO 2 was formed on the surface of the substrate. The thickness of the insulating film was adjusted to 500 nm.

スパッタリング法により、Crからなる密着膜が基板(絶縁膜)の表面に形成された。密着膜の厚みは、20nmに調整された。スパッタリング法により、Ptからなる下部電極が密着膜の表面に形成された。下部電極の厚みは、100nmに調整された。 An adhesive film made of Cr was formed on the surface of the substrate (insulating film) by the sputtering method. The thickness of the adhesive film was adjusted to 20 nm. A lower electrode made of Pt was formed on the surface of the adhesion film by the sputtering method. The thickness of the lower electrode was adjusted to 100 nm.

上記のターゲットを用いた高周波スパッタリング法により、誘電体薄膜が下部電極の表面に形成された。高周波スパッタリング法では、絶縁膜、密着膜及び下部電極が積層された基板が、真空チャンバー内に設置された。真空チャンバーの内部は、Ar及びOの混合ガスで満たされた。真空チャンバー内の気圧は、1.0Paに維持された。Arの体積V1とOの体積V2の比(V1/V2)は、3/1であった。高周波電力は、300Wであった。真空チャンバー内の基板10の温度は、100℃に維持された。誘電体薄膜の厚みは、300nmに調整された。 A dielectric thin film was formed on the surface of the lower electrode by the high frequency sputtering method using the above target. In the high-frequency sputtering method, a substrate on which an insulating film, an adhesive film and a lower electrode are laminated is installed in a vacuum chamber. The inside of the vacuum chamber was filled with a mixed gas of Ar and O 2 . The air pressure in the vacuum chamber was maintained at 1.0 Pa. Ar ratio of the volume V2 volume V1 and O 2 of (V1 / V2) was 3/1. The high frequency power was 300 W. The temperature of the substrate 10 in the vacuum chamber was maintained at 100 ° C. The thickness of the dielectric thin film was adjusted to 300 nm.

誘電体薄膜の形成後、誘電体薄膜の急速加熱アニール処理(RTA)が行われた。RTAでは、誘電体薄膜が大気中で加熱された。RTAでは、誘電体薄膜の温度が昇温速度Vtでアニール温度Tまで上昇した後、誘電体薄膜40がアニール温度Tで加熱され続けた。RTAの昇温速度Vtは、900℃/分であった。アニール温度Tは、900℃であった。誘電体薄膜のアニール時間は、1分であった。 After the formation of the dielectric thin film, a rapid heating annealing treatment (RTA) of the dielectric thin film was performed. In RTA, the dielectric thin film was heated in the atmosphere. In RTA, after the temperature of the dielectric thin film rose to the annealing temperature T at the heating rate Vt, the dielectric thin film 40 continued to be heated at the annealing temperature T. The temperature rising rate Vt of RTA was 900 ° C./min. The annealing temperature T was 900 ° C. The annealing time of the dielectric thin film was 1 minute.

RTA後、スパッタリング法により、Ptからなる上部電極が誘電体薄膜の表面に形成された。マスキングにより、円形の上部電極が形成された。上部電極の直径は、200μmに調整された。上部電極の厚みは、100nmに調整された。 After RTA, an upper electrode made of Pt was formed on the surface of the dielectric thin film by the sputtering method. By masking, a circular upper electrode was formed. The diameter of the upper electrode was adjusted to 200 μm. The thickness of the upper electrode was adjusted to 100 nm.

以上の方法により、実施例1の誘電体薄膜及び薄膜キャパシタが作製された。 By the above method, the dielectric thin film and the thin film capacitor of Example 1 were produced.

<誘電体薄膜及び薄膜キャパシタの分析>
[誘電体薄膜の組成及び結晶構造の分析]
実施例1の誘電体薄膜のX線回折(XRD)パターンが測定された。XRDパターンの測定には、株式会社リガク製のX線回折装置(SmartLab)が用いられた。XRDパターンは、誘電体薄膜がペロブスカイト構造を有することを示していた。
<Analysis of Dielectric Thin Films and Thin Film Capacitors>
[Analysis of composition and crystal structure of dielectric thin film]
The X-ray diffraction (XRD) pattern of the dielectric thin film of Example 1 was measured. An X-ray diffractometer (SmartLab) manufactured by Rigaku Co., Ltd. was used for the measurement of the XRD pattern. The XRD pattern showed that the dielectric thin film had a perovskite structure.

実施例1の誘電体薄膜の組成が、蛍光X線(X‐ray Fluorescence; XRF)分析法により分析された。分析の結果は、誘電体薄膜の組成が上記化学式1Aで表される組成に一致し、化学式1A中の1−x及びxは下記表1に示される値に一致することを示していた。 The composition of the dielectric thin film of Example 1 was analyzed by X-ray Fluorescence (XRF) analysis. The results of the analysis showed that the composition of the dielectric thin film matched the composition represented by the above chemical formula 1A, and 1-x and x in the chemical formula 1A corresponded to the values shown in Table 1 below.

実施例1の誘電体薄膜の20か所の視野が透過型電子顕微鏡(TEM)によって撮影された。撮影された各視野の寸法は、縦35nm×横35nmであった。20個の画像其々の高速フーリエ変換により、20個のFFTパターンが得られた。各画像の高速フーリエ変換は、GATAN社製のソフトウェア(Gatan Microscopy Suite)によって行われた。20個のFFTパターンのうち、5個のFFTパターンにおいて、各結晶方位に対応するスポットがスポットS1及びスポットS2に分離していた。つまり、20か所のうち5か所において、双晶が検出された。双晶が形成されていた部分の結晶格子像は、図5に示される。図5に示される結晶格子像に対応するFFTパターンは、図6中の(a)及び図6中の(b)に示される。図6の(a)中の100、200、011、111、及び211其々は、ペロブスカイト構造における結晶方位に関連する指数である。000は、各スポットの位置を規定するための原点に相当する。図6中の(b)は、図6中の(a)に示される211に対応するスポットS1及びスポットS2の拡大図である。 Twenty fields of view of the dielectric thin film of Example 1 were photographed by a transmission electron microscope (TEM). The dimensions of each field of view photographed were 35 nm in length × 35 nm in width. Fast Fourier transform of each of the 20 images gave 20 FFT patterns. The fast Fourier transform of each image was performed by software (Gatan Microscopic Suite) manufactured by GATAN. Of the 20 FFT patterns, in 5 FFT patterns, the spots corresponding to each crystal orientation were separated into spots S1 and S2. That is, twins were detected in 5 out of 20 locations. The crystal lattice image of the portion where the twins were formed is shown in FIG. The FFT pattern corresponding to the crystal lattice image shown in FIG. 5 is shown in (a) in FIG. 6 and (b) in FIG. Each of 100, 200, 011, 111, and 211 in (a) of FIG. 6 is an index related to the crystal orientation in the perovskite structure. 000 corresponds to the origin for defining the position of each spot. FIG. 6B is an enlarged view of spots S1 and S2 corresponding to 211 shown in FIG. 6A.

以上の分析結果は、実施例1の誘電体薄膜が、上記化学式1Aで表される酸化物であり、酸化物がペロブスカイト構造を有しており、酸化物が双晶を含むことを示していた。 The above analysis results showed that the dielectric thin film of Example 1 was an oxide represented by the above chemical formula 1A, the oxide had a perovskite structure, and the oxide contained twins. ..

[DCバイアス特性の評価]
直流電界が誘電体薄膜に印加されていない状態において、実施例1の薄膜キャパシタの静電容量C1が測定された。静電容量の測定装置としては、Hewlett‐Packard社製のデジタルLCRメータ(4284A)が用いられた。静電容量C1の諸測定条件は以下に示される。
測定温度:25℃
測定周波数:1kHz
入力信号レベル(測定電圧):1.0Vrms
直流電界(DCバイアス)の強度:0V/μm
[Evaluation of DC bias characteristics]
The capacitance C1 of the thin film capacitor of Example 1 was measured in a state where a DC electric field was not applied to the dielectric thin film. As the capacitance measuring device, a digital LCR meter (4284A) manufactured by Hewlett-Packard Co., Ltd. was used. Various measurement conditions for the capacitance C1 are shown below.
Measurement temperature: 25 ° C
Measurement frequency: 1 kHz
Input signal level (measured voltage): 1.0 Vrms
DC electric field (DC bias) strength: 0V / μm

静電容量C1、電極の有効面積(上部電極の面積)、電極間距離、及び真空の誘電率εから、実施例1の誘電体薄膜の比誘電率εr1が算出された。つまり、直流電界が誘電体薄膜に印加されていない状態における誘電体薄膜の比誘電率εr1が算出された。実施例1のεr1は、下記表1に示される。比誘電率の単位はない。 The relative permittivity εr1 of the dielectric thin film of Example 1 was calculated from the capacitance C1, the effective area of the electrodes (the area of the upper electrode), the distance between the electrodes, and the dielectric constant ε 0 of the vacuum. That is, the relative permittivity εr1 of the dielectric thin film in a state where the DC electric field is not applied to the dielectric thin film was calculated. Εr1 of Example 1 is shown in Table 1 below. There is no unit of relative permittivity.

直流電界が誘電体薄膜に印加されている状態において、実施例1の薄膜キャパシタの静電容量C2が測定された。直流電界の強度は10V/μmであった。直流電界の強度を除いて、静電容量C2の諸測定条件は静電容量C1の諸測定条件と同じであった。静電容量C2から、実施例1の誘電体薄膜の比誘電率εr2が算出された。つまり、直流電界が誘電体薄膜に印加されている状態における誘電体薄膜の比誘電率εr2が算出された。εr2の算出方法は、静電容量を除いてεr1の算出方法と同じであった。実施例1のεr2は、下記表1に示される。εr2は600以上であることが好ましい。 The capacitance C2 of the thin film capacitor of Example 1 was measured in a state where a DC electric field was applied to the dielectric thin film. The strength of the DC electric field was 10 V / μm. Except for the strength of the DC electric field, the various measurement conditions of the capacitance C2 were the same as the various measurement conditions of the capacitance C1. From the capacitance C2, the relative permittivity εr2 of the dielectric thin film of Example 1 was calculated. That is, the relative permittivity εr2 of the dielectric thin film in the state where the DC electric field is applied to the dielectric thin film was calculated. The calculation method of εr2 was the same as the calculation method of εr1 except for the capacitance. Εr2 of Example 1 is shown in Table 1 below. εr2 is preferably 600 or more.

[温度特性の評価]
実施例1の薄膜キャパシタが恒温槽内に設置された。恒温槽内の薄膜キャパシタの温度を−55℃から85℃へ連続的に変化させながら、各温度における薄膜キャパシタの静電容量が連続的に測定された。各温度における静電容量の諸測定条件は、以下に示される。
測定周波数:1kHz
入力信号レベル(測定電圧):1.0Vrms
直流電界(DCバイアス)の強度:0V/μm
[Evaluation of temperature characteristics]
The thin film capacitor of Example 1 was installed in a constant temperature bath. The capacitance of the thin film capacitor at each temperature was continuously measured while continuously changing the temperature of the thin film capacitor in the constant temperature bath from −55 ° C. to 85 ° C. Various measurement conditions of capacitance at each temperature are shown below.
Measurement frequency: 1 kHz
Input signal level (measured voltage): 1.0 Vrms
DC electric field (DC bias) strength: 0V / μm

各温度における静電容量から、各温度における比誘電率が算出された。各温度における比誘電率の算出方法は、静電容量を除いてεr1の算出方法と同じであった。各温度における比誘電率に基づき、比誘電率の変化率Δεrが算出された。Δεrは、下記数式aによって定義される。Δεrの単位は、%である。数式a中のεr(25℃)は、25℃における比誘電率である。εr(T)は、上記の温度範囲において測定された全ての比誘電率のうち、絶対値におけるεr(25℃)との差が最大である比誘電率である。実施例1のΔεrは、下記表1に示される。Δεrは−15%以上15%以下であることが好ましい。
Δεr=100×{εr(T)−εr(25℃)}/εr(25℃) (a)
The relative permittivity at each temperature was calculated from the capacitance at each temperature. The method of calculating the relative permittivity at each temperature was the same as the method of calculating εr1 except for the capacitance. Based on the relative permittivity at each temperature, the rate of change Δεr of the relative permittivity was calculated. Δεr is defined by the following mathematical formula a. The unit of Δεr is%. Εr (25 ° C.) in the equation a is the relative permittivity at 25 ° C. εr (T) is the relative permittivity having the largest difference from εr (25 ° C.) in absolute value among all the relative permittivity measured in the above temperature range. Δεr of Example 1 is shown in Table 1 below. Δεr is preferably −15% or more and 15% or less.
Δεr = 100 × {εr (T) −εr (25 ° C)} / εr (25 ° C) (a)

(実施例2〜4)
実施例2〜4其々のターゲットの作製では、化学式1A中の1−x及びxは、下記表1に示す値に調整され、[Bi]/[E2]は、下記表1に示される値であった。ターゲットの組成を除いて実施例1と同様の方法で、実施例2〜4其々の誘電体薄膜及び薄膜キャパシタが作製された。
(Examples 2 to 4)
In the preparation of the targets of Examples 2 to 4, 1-x and x in the chemical formula 1A were adjusted to the values shown in Table 1 below, and [Bi] / [E2] were the values shown in Table 1 below. Met. Dielectric thin films and thin film capacitors of Examples 2 to 4 were produced in the same manner as in Example 1 except for the composition of the target.

実施例1と同様の方法で、実施例2〜4其々の誘電体薄膜及び薄膜キャパシタが分析された。実施例2〜4のいずれの場合においても、誘電体薄膜の組成は、上記化学式1Aで表される組成に一致し、化学式1A中の1−x及びxは下記表1に示される値に一致した。実施例2〜4のいずれの場合においても、誘電体薄膜が、上記化学式1Aで表される酸化物であり、酸化物がペロブスカイト構造を有しており、酸化物が双晶を含んでいた。実施例2〜4其々のεr1、εr2及びΔεrは、下記表1に示される。 The dielectric thin films and thin film capacitors of Examples 2 to 4 were analyzed in the same manner as in Example 1. In any of the cases of Examples 2 to 4, the composition of the dielectric thin film corresponds to the composition represented by the above chemical formula 1A, and 1-x and x in the chemical formula 1A correspond to the values shown in Table 1 below. did. In any of the cases 2 to 4, the dielectric thin film was an oxide represented by the above chemical formula 1A, the oxide had a perovskite structure, and the oxide contained twins. Εr1, εr2 and Δεr, respectively, of Examples 2 to 4 are shown in Table 1 below.

(比較例1)
比較例1の高周波スパッタリング法における高周波電力は、100Wであった。比較例1のRTAの昇温速度Vtは、100℃/分であった。比較例1のRTAにおけるアニール時間は、10分であった。これらの事項(誘電体薄膜の形成方法)を除いて実施例3と同様の方法で、比較例1の誘電体薄膜及び薄膜キャパシタが作製された。
(Comparative Example 1)
The high frequency power in the high frequency sputtering method of Comparative Example 1 was 100 W. The temperature rising rate Vt of the RTA of Comparative Example 1 was 100 ° C./min. The annealing time in the RTA of Comparative Example 1 was 10 minutes. The dielectric thin film and the thin film capacitor of Comparative Example 1 were produced in the same manner as in Example 3 except for these matters (method for forming the dielectric thin film).

実施例1と同様の方法で、比較例1の誘電体薄膜及び薄膜キャパシタが分析された。比較例1の誘電体薄膜の組成は、上記化学式1Aで表される組成に一致し、化学式1A中の1−x及びxは下記表1に示される値に一致した。比較例1の酸化物は、ペロブスカイト構造を有していた。しかし比較例1のFFTパターンでは、各結晶方位に対応するスポットが分離していなかった。つまり、酸化物の双晶は、比較例1の誘電体薄膜から検出されなかった。比較例1のεr1、εr2及びΔεrは、下記表1に示される。 The dielectric thin film and the thin film capacitor of Comparative Example 1 were analyzed in the same manner as in Example 1. The composition of the dielectric thin film of Comparative Example 1 matched the composition represented by the above chemical formula 1A, and 1-x and x in the chemical formula 1A corresponded to the values shown in Table 1 below. The oxide of Comparative Example 1 had a perovskite structure. However, in the FFT pattern of Comparative Example 1, the spots corresponding to each crystal orientation were not separated. That is, the twin crystals of the oxide were not detected in the dielectric thin film of Comparative Example 1. Εr1, εr2 and Δεr of Comparative Example 1 are shown in Table 1 below.

(実施例11)
実施例11のターゲットは、以下の固相法により作製された。
(Example 11)
The target of Example 11 was prepared by the following solid phase method.

酸化ビスマス、炭酸ナトリウム、炭酸バリウム及び酸化チタン其々の粉末を混合することにより、混合粉末が調製された。混合粉末の組成が下記化学式1Bに一致するように、酸化ビスマス、炭酸ナトリウム、炭酸バリウム及び酸化チタン其々の粉末が秤量された。つまり、化学式1B中の1−x及びxは、下記表2に示す値に調整され、[Bi]/[E2]は、下記表2に示される値であった。化学式1B中のxに基づけば、[Bi]/[E2]は、{(1−x)×0.5}/xと表される。以下に記載のBTは、BaTiOを意味する。
(1−x)Bi0.5Na0.5TiO‐xBaTiO (1B)
A mixed powder was prepared by mixing powders of bismuth oxide, sodium carbonate, barium carbonate and titanium oxide. The powders of bismuth oxide, sodium carbonate, barium carbonate and titanium oxide were weighed so that the composition of the mixed powder matched the following chemical formula 1B. That is, 1-x and x in the chemical formula 1B were adjusted to the values shown in Table 2 below, and [Bi] / [E2] were the values shown in Table 2 below. Based on x in formula 1B, [Bi] / [E2] is represented as {(1-x) x 0.5} / x. The BT described below means BaTIO 3 .
(1-x) Bi 0.5 Na 0.5 TiO 3- xBaTiO 3 (1B)

ターゲットの組成を除いて実施例1と同様の方法で、実施例11の誘電体薄膜及び薄膜キャパシタが作製された。 The dielectric thin film and the thin film capacitor of Example 11 were produced in the same manner as in Example 1 except for the composition of the target.

実施例1と同様の方法で、実施例11の誘電体薄膜及び薄膜キャパシタが分析された。実施例11の誘電体薄膜の組成は、上記化学式1Bで表される組成に一致し、化学式1B中の1−x及びxは下記表2に示される値に一致した。実施例11の誘電体薄膜は、上記化学式1Bで表される酸化物であり、酸化物がペロブスカイト構造を有しており、酸化物が双晶を含んでいた。実施例11のεr1、εr2及びΔεrは、下記表2に示される。 The dielectric thin film and the thin film capacitor of Example 11 were analyzed in the same manner as in Example 1. The composition of the dielectric thin film of Example 11 corresponded to the composition represented by the above chemical formula 1B, and 1-x and x in the chemical formula 1B corresponded to the values shown in Table 2 below. The dielectric thin film of Example 11 was an oxide represented by the above chemical formula 1B, the oxide had a perovskite structure, and the oxide contained twins. Εr1, εr2 and Δεr of Example 11 are shown in Table 2 below.

(実施例12)
実施例12のターゲットは、以下の固相法により作製された。
(Example 12)
The target of Example 12 was prepared by the following solid phase method.

酸化ビスマス、炭酸ナトリウム、炭酸カルシウム及び酸化チタン其々の粉末を混合することにより、混合粉末が調製された。混合粉末の組成が下記化学式1Cに一致するように、酸化ビスマス、炭酸ナトリウム、炭酸カルシウム及び酸化チタン其々の粉末が秤量された。つまり、化学式1C中の1−x及びxは、下記表2に示す値に調整され、[Bi]/[E2]は、下記表2に示される値であった。化学式1C中のxに基づけば、[Bi]/[E2]は、{(1−x)×0.5}/xと表される。以下に記載のCTは、CaTiOを意味する。
(1−x)Bi0.5Na0.5TiO‐xCaTiO (1C)
A mixed powder was prepared by mixing powders of bismuth oxide, sodium carbonate, calcium carbonate and titanium oxide. The powders of bismuth oxide, sodium carbonate, calcium carbonate and titanium oxide were weighed so that the composition of the mixed powder matched the following chemical formula 1C. That is, 1-x and x in the chemical formula 1C were adjusted to the values shown in Table 2 below, and [Bi] / [E2] were the values shown in Table 2 below. Based on x in Chemical Formula 1C, [Bi] / [E2] is represented as {(1-x) x 0.5} / x. The CT described below means CaTIO 3 .
(1-x) Bi 0.5 Na 0.5 TiO 3- xCaTIO 3 (1C)

ターゲットの組成を除いて実施例1と同様の方法で、実施例12の誘電体薄膜及び薄膜キャパシタが作製された。 The dielectric thin film and the thin film capacitor of Example 12 were produced in the same manner as in Example 1 except for the composition of the target.

実施例1と同様の方法で、実施例12の誘電体薄膜及び薄膜キャパシタが分析された。実施例12の誘電体薄膜の組成は、上記化学式1Cで表される組成に一致し、化学式1C中の1−x及びxは下記表2に示される値に一致した。実施例12の誘電体薄膜は、上記化学式1Cで表される酸化物であり、酸化物がペロブスカイト構造を有しており、酸化物が双晶を含んでいた。実施例12のεr1、εr2及びΔεrは、下記表2に示される。 The dielectric thin film and the thin film capacitor of Example 12 were analyzed in the same manner as in Example 1. The composition of the dielectric thin film of Example 12 corresponded to the composition represented by the above chemical formula 1C, and 1-x and x in the chemical formula 1C corresponded to the values shown in Table 2 below. The dielectric thin film of Example 12 was an oxide represented by the above chemical formula 1C, the oxide had a perovskite structure, and the oxide contained twins. Εr1, εr2 and Δεr of Example 12 are shown in Table 2 below.

(実施例13)
実施例13のターゲットは、以下の固相法により作製された。
(Example 13)
The target of Example 13 was prepared by the following solid phase method.

酸化ビスマス、炭酸カリウム、炭酸バリウム及び酸化チタン其々の粉末を混合することにより、混合粉末が調製された。混合粉末の組成が下記化学式1Dに一致するように、酸化ビスマス、炭酸カリウム、炭酸バリウム及び酸化チタン其々の粉末が秤量された。つまり、化学式1D中の1−x及びxは、下記表2に示す値に調整され、[Bi]/[E2]は、下記表2に示される値であった。化学式1D中のxに基づけば、[Bi]/[E2]は、{(1−x)×0.5}/xと表される。以下に記載のBKTは、Bi0.50.5TiOを意味する。
(1−x)Bi0.50.5TiO‐xBaTiO (1D)
A mixed powder was prepared by mixing powders of bismuth oxide, potassium carbonate, barium carbonate and titanium oxide. The powders of bismuth oxide, potassium carbonate, barium carbonate and titanium oxide were weighed so that the composition of the mixed powder matched the following chemical formula 1D. That is, 1-x and x in the chemical formula 1D were adjusted to the values shown in Table 2 below, and [Bi] / [E2] were the values shown in Table 2 below. Based on x in formula 1D, [Bi] / [E2] is represented as {(1-x) x 0.5} / x. The BKT described below means Bi 0.5 K 0.5 TiO 3 .
(1-x) Bi 0.5 K 0.5 TiO 3- xBaTiO 3 (1D)

ターゲットの組成を除いて実施例1と同様の方法で、実施例13の誘電体薄膜及び薄膜キャパシタが作製された。 The dielectric thin film and the thin film capacitor of Example 13 were produced in the same manner as in Example 1 except for the composition of the target.

実施例1と同様の方法で、実施例13の誘電体薄膜及び薄膜キャパシタが分析された。実施例13の誘電体薄膜の組成は、上記化学式1Dで表される組成に一致し、化学式1D中の1−x及びxは下記表2に示される値に一致した。実施例13の誘電体薄膜は、上記化学式1Dで表される酸化物であり、酸化物がペロブスカイト構造を有しており、酸化物が双晶を含んでいた。実施例13のεr1、εr2及びΔεrは、下記表2に示される。 The dielectric thin film and the thin film capacitor of Example 13 were analyzed in the same manner as in Example 1. The composition of the dielectric thin film of Example 13 corresponded to the composition represented by the above chemical formula 1D, and 1-x and x in the chemical formula 1D corresponded to the values shown in Table 2 below. The dielectric thin film of Example 13 was an oxide represented by the above chemical formula 1D, the oxide had a perovskite structure, and the oxide contained twins. Εr1, εr2 and Δεr of Example 13 are shown in Table 2 below.

(実施例14)
実施例14のターゲットは、以下の固相法により作製された。
(Example 14)
The target of Example 14 was prepared by the following solid phase method.

酸化ビスマス、炭酸カリウム、炭酸ストロンチウム及び酸化チタン其々の粉末を混合することにより、混合粉末が調製された。混合粉末の組成が下記化学式1Eに一致するように、酸化ビスマス、炭酸カリウム、炭酸ストロンチウム及び酸化チタン其々の粉末が秤量された。つまり、化学式1E中の1−x及びxは、下記表2に示す値に調整され、[Bi]/[E2]は、下記表2に示される値であった。化学式1E中のxに基づけば、[Bi]/[E2]は、{(1−x)×0.5}/xと表される。
(1−x)Bi0.50.5TiO‐xSrTiO (1E)
A mixed powder was prepared by mixing powders of bismuth oxide, potassium carbonate, strontium carbonate, and titanium oxide. The powders of bismuth oxide, potassium carbonate, strontium carbonate and titanium oxide were weighed so that the composition of the mixed powder matched the following chemical formula 1E. That is, 1-x and x in the chemical formula 1E were adjusted to the values shown in Table 2 below, and [Bi] / [E2] were the values shown in Table 2 below. Based on x in formula 1E, [Bi] / [E2] is represented as {(1-x) x 0.5} / x.
(1-x) Bi 0.5 K 0.5 TiO 3- xSrTiO 3 (1E)

ターゲットの組成を除いて実施例1と同様の方法で、実施例14の誘電体薄膜及び薄膜キャパシタが作製された。 The dielectric thin film and the thin film capacitor of Example 14 were produced in the same manner as in Example 1 except for the composition of the target.

実施例1と同様の方法で、実施例14の誘電体薄膜及び薄膜キャパシタが分析された。実施例14の誘電体薄膜の組成は、上記化学式1Eで表される組成に一致し、化学式1E中の1−x及びxは下記表2に示される値に一致した。実施例14の誘電体薄膜は、上記化学式1Eで表される酸化物であり、酸化物がペロブスカイト構造を有しており、酸化物が双晶を含んでいた。実施例14のεr1、εr2及びΔεrは、下記表2に示される。 The dielectric thin film and the thin film capacitor of Example 14 were analyzed in the same manner as in Example 1. The composition of the dielectric thin film of Example 14 corresponded to the composition represented by the above chemical formula 1E, and 1-x and x in the chemical formula 1E corresponded to the values shown in Table 2 below. The dielectric thin film of Example 14 was an oxide represented by the above chemical formula 1E, the oxide had a perovskite structure, and the oxide contained twins. Εr1, εr2 and Δεr of Example 14 are shown in Table 2 below.

(実施例15)
実施例15のターゲットは、以下の固相法により作製された。
(Example 15)
The target of Example 15 was prepared by the following solid phase method.

酸化ビスマス、炭酸カリウム、炭酸カルシウム及び酸化チタン其々の粉末を混合することにより、混合粉末が調製された。混合粉末の組成が下記化学式1Fに一致するように、酸化ビスマス、炭酸カリウム、炭酸カルシウム及び酸化チタン其々の粉末が秤量された。つまり、化学式1F中の1−x及びxは、下記表2に示す値に調整され、[Bi]/[E2]は、下記表2に示される値であった。化学式1F中のxに基づけば、[Bi]/[E2]は、{(1−x)×0.5}/xと表される。
(1−x)Bi0.50.5TiO‐xCaTiO (1F)
A mixed powder was prepared by mixing powders of bismuth oxide, potassium carbonate, calcium carbonate and titanium oxide. The powders of bismuth oxide, potassium carbonate, calcium carbonate and titanium oxide were weighed so that the composition of the mixed powder matched the following chemical formula 1F. That is, 1-x and x in the chemical formula 1F were adjusted to the values shown in Table 2 below, and [Bi] / [E2] were the values shown in Table 2 below. Based on x in the chemical formula 1F, [Bi] / [E2] is expressed as {(1-x) × 0.5} / x.
(1-x) Bi 0.5 K 0.5 TiO 3- xCaTIO 3 (1F)

ターゲットの組成を除いて実施例1と同様の方法で、実施例15の誘電体薄膜及び薄膜キャパシタが作製された。 The dielectric thin film and the thin film capacitor of Example 15 were produced in the same manner as in Example 1 except for the composition of the target.

実施例1と同様の方法で、実施例15の誘電体薄膜及び薄膜キャパシタが分析された。実施例15の誘電体薄膜の組成は、上記化学式1Fで表される組成に一致し、化学式1F中の1−x及びxは下記表2に示される値に一致した。実施例15の誘電体薄膜は、上記化学式1Fで表される酸化物であり、酸化物がペロブスカイト構造を有しており、酸化物が双晶を含んでいた。実施例15のεr1、εr2及びΔεrは、下記表2に示される。 The dielectric thin film and the thin film capacitor of Example 15 were analyzed in the same manner as in Example 1. The composition of the dielectric thin film of Example 15 corresponded to the composition represented by the above chemical formula 1F, and 1-x and x in the chemical formula 1F corresponded to the values shown in Table 2 below. The dielectric thin film of Example 15 was an oxide represented by the above chemical formula 1F, the oxide had a perovskite structure, and the oxide contained twins. Εr1, εr2 and Δεr of Example 15 are shown in Table 2 below.

本発明に係る誘電体薄膜は、例えば、薄膜キャパシタに用いられる。 The dielectric thin film according to the present invention is used, for example, in a thin film capacitor.

10…基板、20…密着膜、30…下部電極、40…誘電体薄膜、50…上部電極、90…電子回路基板、91,100…薄膜キャパシタ、uc…ペロブスカイト構造の単位胞、tw…酸化物の双晶。

10 ... Substrate, 20 ... Adhesive film, 30 ... Lower electrode, 40 ... Dielectric thin film, 50 ... Upper electrode, 90 ... Electronic circuit board, 91, 100 ... Thin film capacitor, uc ... Perovskite structure unit cell, tw ... Oxide Twin crystals.

Claims (7)

ペロブスカイト構造を有する酸化物を含み、
前記酸化物が、Bi、元素E1、元素E2、及びTiを含み、
前記元素E1が、Na及びKからなる群より選ばれる少なくとも一つの元素であり、
前記元素E2が、Ca、Sr、及びBaからなる群より選ばれる少なくとも一つの元素であり、
前記酸化物が双晶を含む、
誘電体薄膜。
Contains oxides with a perovskite structure
The oxide contains Bi, element E1, element E2, and Ti.
The element E1 is at least one element selected from the group consisting of Na and K.
The element E2 is at least one element selected from the group consisting of Ca, Sr, and Ba.
The oxide contains twins,
Dielectric thin film.
前記誘電体薄膜におけるBiの含有量が、[Bi]mоl%と表され、
前記誘電体薄膜における前記元素E2の含有量の合計が、[E2]mоl%と表され、
[Bi]/[E2]が、0.214以上4.500以下である、
請求項1に記載の誘電体薄膜。
The Bi content in the dielectric thin film is expressed as [Bi] mol%.
The total content of the element E2 in the dielectric thin film is expressed as [E2] mol%.
[Bi] / [E2] is 0.214 or more and 4.500 or less.
The dielectric thin film according to claim 1.
請求項1又は2に記載の誘電体薄膜を備える、
電子部品。
The dielectric thin film according to claim 1 or 2.
Electronic components.
請求項1又は2に記載の誘電体薄膜を備える、
薄膜キャパシタ。
The dielectric thin film according to claim 1 or 2.
Thin film capacitor.
請求項1又は2に記載の誘電体薄膜を備える、
電子回路基板。
The dielectric thin film according to claim 1 or 2.
Electronic circuit board.
請求項3に記載の電子部品を備える、
電子回路基板。
The electronic component according to claim 3 is provided.
Electronic circuit board.
請求項4に記載の薄膜キャパシタを備える、
電子回路基板。

The thin film capacitor according to claim 4 is provided.
Electronic circuit board.

JP2019179991A 2019-03-25 2019-09-30 Dielectric thin film, electronic component, thin film capacitor, and electronic circuit board Pending JP2020161796A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010194812.XA CN111739731A (en) 2019-03-25 2020-03-19 Dielectric film, dielectric thin film, electronic component, thin film capacitor, and electronic circuit board
US16/823,789 US20200312553A1 (en) 2019-03-25 2020-03-19 Dielectric film, dielectric thin film, electronic component, thin film capacitor, and electronic circuit board

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019057053 2019-03-25
JP2019057053 2019-03-25

Publications (1)

Publication Number Publication Date
JP2020161796A true JP2020161796A (en) 2020-10-01

Family

ID=72639962

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019179991A Pending JP2020161796A (en) 2019-03-25 2019-09-30 Dielectric thin film, electronic component, thin film capacitor, and electronic circuit board

Country Status (1)

Country Link
JP (1) JP2020161796A (en)

Similar Documents

Publication Publication Date Title
JP6623569B2 (en) Thin film dielectric and thin film capacitor element
US9419204B2 (en) Piezoelectric material
KR20040036744A (en) Composition for thin-film capacitive device, high-dielectric constant insulating film, thin-film capacitive device, and thin-film multilayer ceramic capacitor
CN113451496B (en) Piezoelectric element and method for manufacturing the same
US11562857B2 (en) Relaxor-ferroelectric material and method of synthesizing the same and device including relaxor-ferroelectric material
CN114388693A (en) Dielectric material, and device and memory device including the same
KR20040034671A (en) Thin film capacity element-use composition, high-permittivity insulation film, thin film capacity element and thin film multilayer capacitor
KR102374508B1 (en) Dielectric film and electronic component
KR102360749B1 (en) Dielectric film and electronic component
US20200312553A1 (en) Dielectric film, dielectric thin film, electronic component, thin film capacitor, and electronic circuit board
US20230085744A1 (en) Dielectric composition and electronic component
JP2020161796A (en) Dielectric thin film, electronic component, thin film capacitor, and electronic circuit board
US20220415577A1 (en) Dielectric material and device including the same
JP2020161797A (en) Dielectric thin film, electronic component, thin film capacitor, and electronic circuit board
CN111689776B (en) Dielectric composition and electronic component
JP2020161798A (en) Dielectric thin film, electronic component, thin film capacitor and electronic circuit board
WO2016002929A1 (en) Dielectric material and electronic component
JP2020161791A (en) Dielectric thin film element, electronic component and electronic circuit board
US20200312484A1 (en) Dielectric film, electronic component, thin film capacitor, and electronic circuit board
JP2022023548A (en) Dielectric composition, and laminated ceramic electronic component
JP2020161792A (en) Dielectric thin film element, electronic component and electronic circuit board
CN111739731A (en) Dielectric film, dielectric thin film, electronic component, thin film capacitor, and electronic circuit board
JP2020161795A (en) Dielectric film, electronic component, thin film capacitor, and electronic circuit board
JP7310550B2 (en) Dielectric films, dielectric elements and electronic circuit boards
KR20190106726A (en) Ceramic dielectric and method of manufacturing the same and ceramic electronic component and electronic device