JP2020161792A - Dielectric thin film element, electronic component and electronic circuit board - Google Patents

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JP2020161792A JP2019178584A JP2019178584A JP2020161792A JP 2020161792 A JP2020161792 A JP 2020161792A JP 2019178584 A JP2019178584 A JP 2019178584A JP 2019178584 A JP2019178584 A JP 2019178584A JP 2020161792 A JP2020161792 A JP 2020161792A
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和子 ▲高▼橋
和子 ▲高▼橋
Kazuko Takahashi
大槻 史朗
Shiro Otsuki
史朗 大槻
杉 安藤
Sugi Ando
杉 安藤
聖啓 平岡
Masahiro Hiraoka
聖啓 平岡
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Abstract

To provide a dielectric thin film element, an electronic component, and an electronic circuit board in which both of DC bias characteristics and temperature characteristics are compatible with each other.SOLUTION: A dielectric thin film element 200 includes: a dielectric film 40 containing an oxide which contains (1) Bi and Ti, (2) at least one element E1 selected from the group consisting of Na and K, and (3) at least one element E2 selected from the group consisting Ba, Sr, and Ca, and has a perovskite structure; and a lower electrode 30 provided on a lower surface 40a of the dielectric film 40. The lower electrode 30 includes: a first layer 31 which is in contact with the dielectric film 40 on an upper surface 31a and made of Cu; and a second layer 32 which is in contact with a lower surface 31b of the first layer 31 and made of Ni.SELECTED DRAWING: Figure 1

Description

本発明は、誘電体薄膜素子、電子部品及び電子回路基板に関する。 The present invention relates to dielectric thin film devices, electronic components and electronic circuit boards.

電子機器内に許容される電子部品の実装スペースは、電子機器の小型化と共に縮小の傾向にある。キャパシタ(我が国では多くの場合「コンデンサ」と称する。)は、多くの電子機器に搭載される電子部品であるところ、やはり小型化や薄型化が必須である。薄膜キャパシタは、従来の厚膜法による積層セラミックキャパシタと比べ、基材、誘電体膜、絶縁膜等が薄く、より薄型化・低背化が可能である。そのため、薄膜キャパシタは低背かつ小スペースへ実装される電子部品として期待されている。さらに、電子部品基板に埋め込むといったキャパシタも近年になり開発されてきている。 The mounting space for electronic components allowed in an electronic device tends to shrink as the electronic device becomes smaller. Capacitors (often referred to as "capacitors" in Japan) are electronic components that are mounted on many electronic devices, and it is essential that they be made smaller and thinner. The thin film capacitor has thinner base material, dielectric film, insulating film, etc. than the conventional laminated ceramic capacitor by the thick film method, and can be made thinner and thinner. Therefore, thin film capacitors are expected as electronic components to be mounted in a small space with a low profile. Further, capacitors embedded in electronic component boards have been developed in recent years.

薄膜キャパシタは従来からある積層セラミックキャパシタと比較して電気容量が小さいものが多かった。電気容量の向上の方法の一つとして、誘電体層の膜厚を薄くする方法がある。しかしながら、誘電体膜の膜厚を薄くすると、実際の使用時に誘電体膜の両端に印加される直流電圧が同じであっても、誘電体膜に印加される直流電界強度が大きくなる。そして、BaTiOなどの強誘電体に比誘電率は、直流電界強度が高くなるほど低下するといういわゆるDCバイアス特性を有しているため、膜厚を薄くしても電気容量を向上できない。 Many thin-film capacitors have a smaller electrical capacity than conventional multilayer ceramic capacitors. One of the methods for improving the electric capacity is to reduce the film thickness of the dielectric layer. However, when the film thickness of the dielectric film is reduced, the DC electric field strength applied to the dielectric film increases even if the DC voltage applied to both ends of the dielectric film during actual use is the same. Since a ferroelectric substance such as BaTiO 3 has a so-called DC bias characteristic that the relative permittivity decreases as the DC electric field strength increases, the electric capacity cannot be improved even if the film thickness is reduced.

また、薄膜キャパシタは、電子機器の様々な環境下における安定動作のため、広い温度範囲において比誘電率の変化(以後、温度特性と記載する)が小さいことが、要求される。 Further, the thin film capacitor is required to have a small change in the relative permittivity (hereinafter referred to as temperature characteristic) in a wide temperature range for stable operation in various environments of electronic devices.

特許文献1には、誘電体膜に、K、Sr、MgおよびNbを含むタングステンブロンズ型複合酸化物を用いることにより、DCバイアス特性を向上させることが開示されている。 Patent Document 1 discloses that the DC bias characteristic is improved by using a tungsten bronze type composite oxide containing K, Sr, Mg and Nb for the dielectric film.

しかしながら、特許文献1では、比較的低い直流電界強度(3〜5V/μm)のデータのみ示されており、誘電体膜をより薄くしたり直流電圧をより高くしたりするためには、より高い直流電界強度への対応が望まれる。 However, Patent Document 1 shows only the data of relatively low DC electric field strength (3 to 5 V / μm), which is higher in order to make the dielectric film thinner or increase the DC voltage. Correspondence to DC electric field strength is desired.

特許文献2には、Bi,Na,SrおよびTiを含むペロブスカイト型の結晶構造を有する粒子を含む誘電体組成物が開示されている。また、特許文献2には、誘電体組成物に含まれる粒子の少なくとも一部がコア部とシェル部とからなるコアシェル構造を有し、コア部に存在するBiの含有率とシェル部に存在するBiの含有率の比率とを規定することにより、DCバイアス特性を向上させることが開示されている。しかしながら、引用文献2では、比較的低い直流電界強度(8V/μmまで)のデータのみ示されており、より高い直流電界強度への対応が望まれる。また、引用文献2に示されているコアシェル構造を薄膜において形成することは困難であるため、コアシェル構造とは別の手段でDCバイアス特性を向上させることが望まれる。 Patent Document 2 discloses a dielectric composition containing particles having a perovskite-type crystal structure containing Bi, Na, Sr and Ti. Further, in Patent Document 2, at least a part of the particles contained in the dielectric composition has a core-shell structure including a core portion and a shell portion, and the Bi content in the core portion and the shell portion are present. It is disclosed that the DC bias characteristic is improved by defining the ratio of the Bi content. However, in Cited Document 2, only the data of relatively low DC electric field strength (up to 8 V / μm) is shown, and it is desired to cope with higher DC electric field strength. Further, since it is difficult to form the core-shell structure shown in Cited Document 2 in a thin film, it is desired to improve the DC bias characteristic by a means different from the core-shell structure.

特許文献3には、BaTiOにSi、Mg、Yなどの副成分を含有することにより、温度特性(EIA規格のX5R特性)を満たすことが開示されている。しかしながら、特許文献3には、直流電圧による比誘電率の低下については全く言及されていない。 Patent Document 3 discloses that BaTiO 3 satisfies the temperature characteristics (X5R characteristics of the EIA standard) by containing subcomponents such as Si, Mg, and Y. However, Patent Document 3 does not mention the decrease in the relative permittivity due to the DC voltage at all.

特開2000−49045号公報Japanese Unexamined Patent Publication No. 2000-49045 国際公開2017/012800号International release 2017/012800 特開2006−160594号公報Japanese Unexamined Patent Publication No. 2006-160594

特許文献1〜3のいずれにおいても、温度特性とDCバイアス特性とを両立できているわけでは無い。 In all of Patent Documents 1 to 3, the temperature characteristic and the DC bias characteristic cannot be compatible with each other.

本発明は、上記の問題を解決するためになされたものであって、DCバイアス特性及び温度特性を両立可能な誘電体薄膜素子、電子部品及び電子回路基板を提供することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a dielectric thin film element, an electronic component, and an electronic circuit board capable of achieving both DC bias characteristics and temperature characteristics.

本発明の一形態に係る誘電体薄膜素子は、(1)Bi、及び、Ti、(2)Na及びKからなるからなる群より選ばれる少なくとも一つの元素E1、及び、(3)Ba、Sr、及び、Caからなる群から選択される少なくとも一つの元素E2を含み、ペロブスカイト構造を有する酸化物を含む誘電体膜と、誘電体膜の一方面に設けられた第1の電極膜とを備え、第1の電極膜が、一方面において誘電体膜と接するとともにCuで構成された第1の層と、第1の層の他方面に接するとともにCuの熱膨張係数より小さい熱膨張係数を有する金属で構成された第2の層とを含む。 The dielectric thin film element according to one embodiment of the present invention includes at least one element E1 selected from the group consisting of (1) Bi and Ti, (2) Na and K, and (3) Ba, Sr. A dielectric film containing at least one element E2 selected from the group consisting of Ca and an oxide having a perovskite structure, and a first electrode film provided on one surface of the dielectric film are provided. , The first electrode film is in contact with the dielectric film on one surface and is in contact with the first layer composed of Cu and the other surface of the first layer and has a coefficient of thermal expansion smaller than the coefficient of thermal expansion of Cu. Includes a second layer made of metal.

他の形態に係る誘電体薄膜素子では、第1の層の厚みをtとし、第2の層の厚みをTとしたときに、0.01≦t/T≦1の関係を満たす。 In the dielectric thin film device according to the other embodiment, when the thickness of the first layer is t and the thickness of the second layer is T, the relationship of 0.01 ≦ t / T ≦ 1 is satisfied.

他の形態に係る誘電体薄膜素子では、第2の層がNiで構成されている。 In the dielectric thin film device according to another form, the second layer is composed of Ni.

本発明の一形態に係る電子部品は、上記誘電体薄膜素子を備える。 The electronic component according to one embodiment of the present invention includes the dielectric thin film element.

本発明の一形態に係る電子回路基板は、上記誘電体薄膜素子を備える。 The electronic circuit board according to one embodiment of the present invention includes the dielectric thin film element.

他の形態に係る電子回路基板は、上記電子部品を備える。 The electronic circuit board according to another form includes the above-mentioned electronic components.

本発明によれば、DCバイアス特性及び温度特性を両立可能な誘電体薄膜素子、電子部品及び電子回路基板が提供される。 According to the present invention, a dielectric thin film element, an electronic component, and an electronic circuit board capable of achieving both DC bias characteristics and temperature characteristics are provided.

図1は、本実施形態に係る電子部品の一例に係る薄膜キャパシタの模式的な断面図である。FIG. 1 is a schematic cross-sectional view of a thin film capacitor according to an example of an electronic component according to the present embodiment. 図2中の(a)は、一実施形態に係る電子回路基板の模式的な断面図であり、図2中の(b)は、図2中の(a)に示される部分90Aの拡大図である。FIG. 2A is a schematic cross-sectional view of an electronic circuit board according to an embodiment, and FIG. 2B is an enlarged view of a portion 90A shown in FIG. 2A. Is.

以下、本発明の実施形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail.

(誘電体膜)
本発明の実施形態に係る誘電体膜は、ペロブスカイト構造を有する酸化物を含む。
(Dielectric film)
The dielectric film according to the embodiment of the present invention contains an oxide having a perovskite structure.

この酸化物は下記の(1)〜(3)を含む。
(1)Bi、及び、Ti
(2)Na及びKからなる群より選ばれる少なくとも一つの元素E1
(3)Ba、Sr、及び、Caからなる群から選択される少なくとも一つの元素E2
上記酸化物は、Bi及び元素E1の原子数の合計:元素E2の原子数の合計が30:70〜90:10となるように調整され得る。
This oxide includes the following (1) to (3).
(1) Bi and Ti
(2) At least one element E1 selected from the group consisting of Na and K
(3) At least one element E2 selected from the group consisting of Ba, Sr, and Ca.
The oxide can be adjusted so that the total number of atoms of Bi and the element E1: the total number of atoms of the element E2 is 30:70 to 90:10.

元素E1は、Na及びKからなる群より選ばれる少なくとも一つの元素であればよく、例えば、Naのみ、又は、Kのみでもよく、Na及びKの組み合わせなどの複数の元素の組み合わせでもよい。元素E1が2種以上の元素を含む場合の比率は任意である。 The element E1 may be at least one element selected from the group consisting of Na and K, and may be, for example, Na alone or K only, or a combination of a plurality of elements such as a combination of Na and K. The ratio when the element E1 contains two or more kinds of elements is arbitrary.

元素E2は、Ba、Sr、及び、Caのうちの少なくとも一つであればよく、例えば、Baのみ、Srのみ、または、Caのみでもよく、Ba及びSrの組み合わせ、Ba及びCaの組み合わせ、及び、Sr及びCaの組み合わせでもよく、さらに、Ba,Sr、及びCaの全部の組み合わせでもよい。元素E2が2種以上の元素を含む場合の比率は任意である。 The element E2 may be at least one of Ba, Sr, and Ca, for example, Ba only, Sr only, or Ca only, a combination of Ba and Sr, a combination of Ba and Ca, and , Sr and Ca, or all combinations of Ba, Sr, and Ca. The ratio when the element E2 contains two or more kinds of elements is arbitrary.

上記酸化物は、本実施形態において、Bi、Ba、Sr、及び、Caの原子数の合計に対するBi、Ba、Sr、及び、Caの原子数の比を、それぞれ、XBi、XBa、XSr、及び、XCaと表した場合に、0.2≦XBi/(XBa+XSr+XCa)≦5を満たす。上限は4.5以下が好ましく、4以下がより好ましい。 In the present embodiment, the above oxides have the ratios of the atomic numbers of Bi, Ba, Sr, and Ca to the total atomic numbers of Bi, Ba, Sr, and Ca, respectively, X Bi , X Ba , and X, respectively. When expressed as Sr and X Ca , 0.2 ≦ X Bi / (X Ba + X Sr + X Ca ) ≦ 5 is satisfied. The upper limit is preferably 4.5 or less, and more preferably 4 or less.

ペロブスカイト構造とは一般にABXで表される結晶構造である。Aサイトの陽イオンが6面体の単位格子の頂点に位置し、この単位格子の体心にBサイトの陽イオンが位置し、この単位格子の面心にXサイトの陰イオンが位置する。本発明では、AサイトにBa2+,Sr2+、Ca2+、Bi3+、Na及びKなどの陽イオン(2価、又は、1価と3価の組み合わせ)が入り、BサイトにTi4+イオンなどの4価の陽イオンが入り、XサイトにO2−イオンなどの2価の陰イオンが入る。 The perovskite structure is a crystal structure generally represented by ABX 3 . The A-site cation is located at the apex of the hexahedral unit cell, the B-site cation is located at the body center of this unit cell, and the X-site anion is located at the face center of this unit cell. In the present invention, cations (bivalent or a combination of monovalent and trivalent) such as Ba 2+ , Sr 2+ , Ca 2+ , Bi 3+ , Na + and K + are contained in the A site, and Ti 4+ is contained in the B site. A tetravalent cation such as an ion enters, and a divalent anion such as an O 2- ion enters the X site.

上記酸化物は、誘電体膜の70質量%以上を占めてよく、80質量%以上、90質量%以上、95質量%以上、99質量%以上を占めてよく、100質量%を占めてもよい。 The oxide may occupy 70% by mass or more of the dielectric film, 80% by mass or more, 90% by mass or more, 95% by mass or more, 99% by mass or more, or 100% by mass. ..

誘電体膜の厚みに限定はないが、例えば、10nm〜2000nmとすることができ、50nm〜1000nmであることが好適である。 The thickness of the dielectric film is not limited, but can be, for example, 10 nm to 2000 nm, preferably 50 nm to 1000 nm.

このような誘電体膜は、DCバイアス特性に優れる。この理由は明らかでないが、発明者らは、以下のように考えている。 Such a dielectric film is excellent in DC bias characteristics. The reason for this is not clear, but the inventors think as follows.

ペロブスカイト型の結晶構造を有する酸化物における比誘電率の発現は、電圧に対する、各元素のイオンの変位に起因するものであり、電圧が強いとイオンの変位が飽和することで、DCバイアスによる比誘電率の低下がおこる。ペロブスカイト型結晶構造のイオンの変位には、AサイトとBサイトのイオンと、酸素のイオンの結合の組合せが重要であり、Biイオンと酸素イオン、および、Tiイオンと酸素イオンとの結合の組合せにより、イオンの変位が飽和するDCバイアスの大きさが、大きくなっていると考えている。 The expression of the relative permittivity in an oxide having a perovskite-type crystal structure is due to the displacement of the ions of each element with respect to the voltage. When the voltage is strong, the displacement of the ions is saturated, and the ratio due to DC bias. The dielectric constant decreases. The combination of the A-site and B-site ions and the oxygen ion bond is important for the ion displacement of the perovskite crystal structure, and the combination of the Bi ion and oxygen ion and the Ti ion and oxygen ion bond. Therefore, it is considered that the magnitude of the DC bias that saturates the displacement of the ions is increased.

また、Bi、TiおよびNa(または、K)を含有するペロブスカイト構造の酸化物のキュリー点は約300℃であるが、Ba、Sr、および、Caの中から選ばれる少なくとも1種を含むことで、Bi、TiおよびNaを含有するペロブスカイト型酸化物のキュリー点が室温付近に近づくことにより、比誘電率の絶対値が高くなり、DCバイアス印加時の比誘電率も大きくなると考えている。 Further, the Curie point of the oxide having a perovskite structure containing Bi, Ti and Na (or K) is about 300 ° C., but by containing at least one selected from Ba, Sr, and Ca. , Bi, Ti and Na-containing perovskite-type oxides are considered to have a higher absolute value of relative permittivity and a higher relative permittivity when DC bias is applied as the Curie point approaches room temperature.

また、本実施形態に係る誘電体膜は、上記酸化物以外に、本発明の効果を奏する範囲内において、微量な不純物、副成分等を含んでいてもよい。このような成分としては、たとえば、Cr、Mo等が例示される。また、本実施形態に係る誘電体膜は、Sc(スカンジウム)、Y(イットリウム)、La(ランタン)、Ce(セリウム)、Pr(プラセオジム)、Nd(ネオジム)、Pm(プロメチウム)、Sm(サマリウム)、Eu(ユーロピウム)、Gd(ガドリニウム)、Tb(テルビウム)、Dy(ジスプロシウム)、Ho(ホルミウム)、Er(エルビウム)、Tm(ツリウム)、Yb(イッテルビウム)及びLu(ルテチウム)からなる群より選ばれる少なくとも一種の希土類元素を更に含んでよい。誘電体膜が希土類元素を更に含むことにより、誘電体膜のDCバイアス特性が向上し易い。 In addition to the above oxides, the dielectric film according to the present embodiment may contain trace impurities, subcomponents, and the like within the range in which the effects of the present invention are exhibited. Examples of such a component include Cr, Mo and the like. Further, the dielectric film according to the present embodiment includes Sc (scandium), Y (yttrium), La (lantern), Ce (cerium), Pr (placeodium), Nd (neodymium), Pm (promethium), Sm (samarium). ), Eu (Europium), Gd (Gadolinium), Tb (Terbium), Dy (Dysprosium), Ho (Holmium), Er (Elbium), Tm (Thulium), Yb (Yttrium) and Lu (Lutetium). It may further contain at least one rare earth element of choice. Since the dielectric film further contains rare earth elements, the DC bias characteristics of the dielectric film can be easily improved.

上記の誘電体膜は、本実施形態では、公知の成膜法により形成された薄膜状の誘電体堆積膜である。 In the present embodiment, the above-mentioned dielectric film is a thin-film dielectric deposition film formed by a known film forming method.

(薄膜キャパシタ)
続いて、図1を参照して、本発明の実施形態に係る誘電体膜を有する電子部品の一例として薄膜キャパシタを説明する。
(Thin film capacitor)
Subsequently, with reference to FIG. 1, a thin film capacitor will be described as an example of an electronic component having a dielectric film according to an embodiment of the present invention.

本発明の実施形態に係る薄膜キャパシタ100は、下部電極30(第1の電極膜)、誘電体膜40、及び、上部電極50をこの順に有する。 The thin film capacitor 100 according to the embodiment of the present invention has a lower electrode 30 (first electrode film), a dielectric film 40, and an upper electrode 50 in this order.

(下部電極)
下部電極30は、複数層構造を有し、本実施形態では第1の層31および第2の層32からなる2層構造を有する。下部電極30は、上部電極50とともに誘電体膜40を挟み、キャパシタとして機能させるための電極である。下部電極30は、誘電体膜40の下面40a(一方面)に設けられている。
(Lower electrode)
The lower electrode 30 has a multi-layer structure, and in the present embodiment, the lower electrode 30 has a two-layer structure including a first layer 31 and a second layer 32. The lower electrode 30 is an electrode that sandwiches the dielectric film 40 together with the upper electrode 50 and functions as a capacitor. The lower electrode 30 is provided on the lower surface 40a (one side) of the dielectric film 40.

第1の層31は、薄膜状に形成されており、上面(一方面)31aにおいて誘電体膜40と接している。また、第1の層31はCuで構成されている。第1の層31の厚みtは、例えば0.05〜500μmに設定することができる。 The first layer 31 is formed in a thin film shape and is in contact with the dielectric film 40 on the upper surface (one surface) 31a. The first layer 31 is made of Cu. The thickness t of the first layer 31 can be set to, for example, 0.05 to 500 μm.

誘電体膜40と接する第1の層31をCuで構成する理由の一つとして、誘電体膜40との界面において生じる酸化還元を抑制することが挙げられる。第1の層31をCuで構成することで、誘電体膜40との界面に誘電体膜40の金属成分が析出する等して、誘電率が低下したり絶縁耐圧が低下したりすることが考えられる。 One of the reasons why the first layer 31 in contact with the dielectric film 40 is made of Cu is to suppress redox generated at the interface with the dielectric film 40. By forming the first layer 31 with Cu, the metal component of the dielectric film 40 may be precipitated at the interface with the dielectric film 40, and the dielectric constant or the dielectric strength may be lowered. Conceivable.

第2の層32は、第1の層31の下面(他方面)31bに接している。また、第2の層32は、Cuの熱膨張係数より小さい熱膨張係数を有する金属で構成されており、このような金属としては、Ni、Au、Pt、Co等の金属が例示される。本実施形態では、第2の層32はNi箔で構成されている。第2の層32の厚みTは、例えば5〜500μmに設定することができる。 The second layer 32 is in contact with the lower surface (the other surface) 31b of the first layer 31. Further, the second layer 32 is composed of a metal having a coefficient of thermal expansion smaller than the coefficient of thermal expansion of Cu, and examples of such a metal include metals such as Ni, Au, Pt, and Co. In this embodiment, the second layer 32 is made of Ni foil. The thickness T of the second layer 32 can be set to, for example, 5 to 500 μm.

薄膜キャパシタ100の高温動作時に、第2の層32は、第1の層31の膨張を抑え、下部電極30の過剰な膨張を抑制することができる。それにより、下部電極30に接する誘電体膜40に生じる歪みや応力が軽減されて、薄膜キャパシタ100の温度特性が改善され得る。 During the high temperature operation of the thin film capacitor 100, the second layer 32 can suppress the expansion of the first layer 31 and suppress the excessive expansion of the lower electrode 30. As a result, the strain and stress generated in the dielectric film 40 in contact with the lower electrode 30 can be reduced, and the temperature characteristics of the thin film capacitor 100 can be improved.

第2の層32の厚みTに対する第1の層31の厚みtの割合(t/T)は、0.01≦t/T≦1を満たすように設計され得る。この場合、薄膜キャパシタ100の温度特性がより向上するとともにDCバイアス特性もより向上する。 The ratio (t / T) of the thickness t of the first layer 31 to the thickness T of the second layer 32 can be designed to satisfy 0.01 ≦ t / T ≦ 1. In this case, the temperature characteristics of the thin film capacitor 100 are further improved, and the DC bias characteristics are also further improved.

下部電極30の全体厚み(t+T)は、電極として機能する程度の厚みであれば特に制限されない。 The total thickness (t + T) of the lower electrode 30 is not particularly limited as long as it functions as an electrode.

(誘電体膜)
誘電体膜40は、上述した誘電体膜である。上述のように、誘電体膜40の厚みは、10nm〜2000nmとすることができ、好ましくは50nm〜1000nmである。誘電体膜40の厚みは、誘電体膜40を含む薄膜キャパシタ100を、FIB加工装置で掘削し、得られた断面をSEM(走査型電子顕微鏡)で観察して測定することができる。
(Dielectric film)
The dielectric film 40 is the above-mentioned dielectric film. As described above, the thickness of the dielectric film 40 can be 10 nm to 2000 nm, preferably 50 nm to 1000 nm. The thickness of the dielectric film 40 can be measured by drilling a thin film capacitor 100 including the dielectric film 40 with a FIB processing device and observing the obtained cross section with an SEM (scanning electron microscope).

(上部電極)
誘電体膜40の上には、上部電極50が薄膜状に形成されている。上部電極50は、上述した下部電極30とともに、誘電体膜40を挟み、キャパシタとして機能させるための電極である。上部電極50は、誘電体膜40の上面40bに設けられている。
(Upper electrode)
The upper electrode 50 is formed in a thin film on the dielectric film 40. The upper electrode 50 is an electrode that sandwiches the dielectric film 40 together with the lower electrode 30 described above and functions as a capacitor. The upper electrode 50 is provided on the upper surface 40b of the dielectric film 40.

上部電極50の材料は、導電性を有する材料であれば特に制限されない。材料の例は、Pt、Ru、Rh、Pd、Ir、Au、Ag、Cu、Ni等の金属、それらの合金、又は、導電性酸化物であり、下部電極30の材料と同一であっても良いし、異なっていてもよい。上部電極50は、本実施形態ではNiで構成されている。上部電極50の厚みは、下部電極30と同様にすることができる。 The material of the upper electrode 50 is not particularly limited as long as it is a conductive material. Examples of the material are metals such as Pt, Ru, Rh, Pd, Ir, Au, Ag, Cu, Ni, alloys thereof, or conductive oxides, even if they are the same as the material of the lower electrode 30. It may be good or different. The upper electrode 50 is made of Ni in this embodiment. The thickness of the upper electrode 50 can be the same as that of the lower electrode 30.

上部電極50は、複数層構造を有していてもよい。上部電極50は、下部電極30同様、誘電体膜40と接するとともにCuで構成された第1の層と、Cuの熱膨張係数より小さい熱膨張係数を有する金属で構成された第2の層とを含んでいてもよい。 The upper electrode 50 may have a multi-layer structure. Like the lower electrode 30, the upper electrode 50 has a first layer in contact with the dielectric film 40 and made of Cu, and a second layer made of a metal having a coefficient of thermal expansion smaller than that of Cu. May include.

また、薄膜キャパシタ100は、誘電体膜40の側面などを被覆し、誘電体膜40を外部雰囲気から遮断するための保護膜70を有していてもよい。保護膜70の材料の例は、エポキシ等の樹脂である。 Further, the thin film capacitor 100 may have a protective film 70 for covering the side surface of the dielectric film 40 and the like and blocking the dielectric film 40 from the external atmosphere. An example of the material of the protective film 70 is a resin such as epoxy.

なお、薄膜キャパシタ100の形状に特に制限はないが、通常、厚み方向から見て、直方体形状とされる。またその寸法にも特に制限はなく、厚みや長さは用途に応じて適当な寸法とすればよい。 The shape of the thin film capacitor 100 is not particularly limited, but is usually a rectangular parallelepiped shape when viewed from the thickness direction. Further, the dimensions are not particularly limited, and the thickness and length may be appropriate dimensions according to the application.

下部電極30と誘電体膜40と上部電極50とは、キャパシタ部60を形成している。下部電極30および上部電極50が外部回路に接続されて電極間に電圧が印加されると、誘電体膜40が所定の静電容量を示し、キャパシタとしての機能を発揮する。特に、本実施形態では、上述の誘電体膜40を使用しているので、高いDCバイアス特性を実現することができる。 The lower electrode 30, the dielectric film 40, and the upper electrode 50 form a capacitor portion 60. When the lower electrode 30 and the upper electrode 50 are connected to an external circuit and a voltage is applied between the electrodes, the dielectric film 40 exhibits a predetermined capacitance and functions as a capacitor. In particular, in the present embodiment, since the above-mentioned dielectric film 40 is used, high DC bias characteristics can be realized.

(薄膜キャパシタの製造方法)
次に、図1に示す薄膜キャパシタ100の製造方法の一例について以下に説明する。
(Manufacturing method of thin film capacitor)
Next, an example of the method for manufacturing the thin film capacitor 100 shown in FIG. 1 will be described below.

まず、第2の層32となるNi箔を準備し、第2の層32上に、スパッタリング法などの公知の成膜法により第1の層31を成膜する。第1の層31の厚みtは成膜時間等によって調整され得る。それにより、第1の層31と第2の層32とからなる下部電極30が形成される。 First, a Ni foil to be the second layer 32 is prepared, and the first layer 31 is formed on the second layer 32 by a known film forming method such as a sputtering method. The thickness t of the first layer 31 can be adjusted by the film forming time or the like. As a result, the lower electrode 30 composed of the first layer 31 and the second layer 32 is formed.

続いて、下部電極30上に、誘電体膜40を形成する。本実施形態では、公知の成膜法により、誘電体膜40を構成する材料を下部電極30上に薄膜状に堆積させた堆積膜としての誘電体膜40を形成する。誘電体膜40を形成する公知の成膜法としては、たとえば、真空蒸着法、スパッタリング法、パルスレーザー蒸着法(Pulsed Laser Deposition; PLD)、有機金属化学気相成長法(Metal‐Organic Chemical Vapor Deposition; MOCVD)、有機金属分解法(Metal Organic Decomposition; MOD)、ゾル・ゲル法、化学溶液堆積法(Chemical Solution Deposition; CSD)等が例示される。 Subsequently, the dielectric film 40 is formed on the lower electrode 30. In the present embodiment, the dielectric film 40 is formed as a deposited film by depositing the material constituting the dielectric film 40 on the lower electrode 30 in the form of a thin film by a known film forming method. Known film forming methods for forming the dielectric film 40 include, for example, a vacuum vapor deposition method, a sputtering method, a pulsed laser deposition method (PLD), and a metal-organic chemical vapor deposition method (Metal-Organic Chemical Vapor Deposition). MOCVD), Metalorganic Decomposition (MOD), Zol-Gel method, Chemical Solution Deposition (CSD) and the like are exemplified.

具体的に、各成膜法で用いる原料組成物における金属元素の比率を上記の範囲とすればよい。なお、成膜時に使用する原料(蒸着材料、各種ターゲット材料、有機金属材料等)には微量の不純物、副成分等が含まれている場合があるが、所望の誘電特性が得られれば、特に問題はない。 Specifically, the ratio of metal elements in the raw material composition used in each film forming method may be within the above range. The raw materials used for film formation (deposited materials, various target materials, organic metal materials, etc.) may contain trace amounts of impurities, subcomponents, etc. No problem.

たとえば、スパッタリング法を用いる場合、まず上記の金属組成を有する酸化物ターゲットを作成する。具体的には、各金属を含有する化合物の粉末、例えば、炭酸塩、酸化物、水酸化物等を用意し、金属元素の比率が上記の範囲内となるように混合して混合粉末を得る。混合は、水中で、例えば、ボールミルなどを用いて行うことが好適である。次に、混合粉末を成形して成形体を得る。成形圧力は例えば10〜200Paとすることができる。 For example, when the sputtering method is used, an oxide target having the above metal composition is first prepared. Specifically, powders of compounds containing each metal, for example, carbonates, oxides, hydroxides, etc. are prepared and mixed so that the ratio of metal elements is within the above range to obtain a mixed powder. .. Mixing is preferably carried out in water using, for example, a ball mill. Next, the mixed powder is molded to obtain a molded product. The molding pressure can be, for example, 10 to 200 Pa.

その後、得られた成形体を焼成して焼成体を得る。焼成条件は、保持温度を900〜1300℃、温度保持時間は1〜10時間、雰囲気は、空気などの酸化雰囲気中とすることができる。最後に、得られた焼成体を、円盤状に加工して、スパッタリング用ターゲットを得ることができる。 Then, the obtained molded product is fired to obtain a fired product. The firing conditions are such that the holding temperature is 900 to 1300 ° C., the temperature holding time is 1 to 10 hours, and the atmosphere is an oxidizing atmosphere such as air. Finally, the obtained fired body can be processed into a disk shape to obtain a target for sputtering.

次に、得られたターゲットをスパッタして基材上に上記の誘電体膜を堆積膜として形成する。スパッタリングの条件は特に限定されないが、高周波(RF)スパッタリングが好ましく、電力は100W〜300Wとすることができ、雰囲気はアルゴンガス雰囲気が好ましく、基板温度は好ましくは室温〜200℃とすることができる。 Next, the obtained target is sputtered to form the above-mentioned dielectric film as a deposited film on the substrate. The sputtering conditions are not particularly limited, but high frequency (RF) sputtering is preferable, the electric power can be 100 W to 300 W, the atmosphere is preferably an argon gas atmosphere, and the substrate temperature can be preferably room temperature to 200 ° C. ..

スパッタリングにより誘電体膜を形成した後、急速加熱アニール処理(RapidThermal Anneal:RTA)を施すことも好適である。RTAを施す条件として、雰囲気は窒素雰囲気であることが好ましく、昇温速度を300℃/分以上とすることが好ましく、アニール時間は0.5〜30分とすることが好ましく、アニール温度を700℃以上1000℃以下とすることが好ましい。 It is also preferable to perform rapid thermal annealing (RTA) after forming a dielectric film by sputtering. As conditions for applying RTA, the atmosphere is preferably a nitrogen atmosphere, the heating rate is preferably 300 ° C./min or more, the annealing time is preferably 0.5 to 30 minutes, and the annealing temperature is 700. It is preferably ° C. or higher and 1000 ° C. or lower.

誘電体膜40を形成した後、必要に応じて上述のアニーリングをおこなうことができる。 After forming the dielectric film 40, the above-mentioned annealing can be performed if necessary.

次に、形成した誘電体膜40上に、公知の成膜法(たとえばスパッタリング法等)を用いて上部電極を構成する材料の薄膜を形成し、上部電極50を形成する。 Next, a thin film of the material constituting the upper electrode is formed on the formed dielectric film 40 by using a known film forming method (for example, a sputtering method) to form the upper electrode 50.

以上の工程を経て、図1に示すように、基板10上に、密着膜20を介して、キャパシタ部(下部電極30、誘電体膜40および上部電極50)60が形成された薄膜キャパシタ100が得られる。なお、誘電体膜40を保護する保護膜70は、少なくとも誘電体膜40が外部に露出している部分を覆うように公知の成膜法により形成すればよい。 Through the above steps, as shown in FIG. 1, a thin film capacitor 100 having a capacitor portion (lower electrode 30, dielectric film 40 and upper electrode 50) 60 formed on the substrate 10 via an adhesive film 20 is formed. can get. The protective film 70 that protects the dielectric film 40 may be formed by a known film forming method so as to cover at least the portion where the dielectric film 40 is exposed to the outside.

(誘電体薄膜素子)
上述した薄膜キャパシタ100に用いられ得る誘電体薄膜素子200は、上述した下部電極30と誘電体膜40とを備える。
(Dielectric thin film element)
The dielectric thin film element 200 that can be used for the thin film capacitor 100 described above includes the lower electrode 30 and the dielectric film 40 described above.

(変形例)
以上、本発明の実施形態について説明してきたが、本発明は上記の実施形態に何ら限定されるものではなく、本発明の範囲内において種々の態様で改変しても良い。
(Modification example)
Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and may be modified in various ways within the scope of the present invention.

例えば、下部電極は、2層構造に限らず、上述した第1の層および第2の層を含む3層以上の複数層構造であってもよい。 For example, the lower electrode is not limited to the two-layer structure, and may have a multi-layer structure of three or more layers including the first layer and the second layer described above.

また、下部電極30と上部電極50との間に、誘電体膜40とは別の材料の誘電体膜をさらに設けてもよい。例えば、Si、SiO、Al、ZrO、Ta等のアモルファス膜又は結晶膜と、上述の誘電体膜40との積層構造とすることで、複数の誘電体膜の全体でのインピーダンスや比誘電率の温度変化を調整することが可能となる。 Further, a dielectric film made of a material different from that of the dielectric film 40 may be further provided between the lower electrode 30 and the upper electrode 50. For example, a plurality of dielectrics can be obtained by forming a laminated structure of an amorphous film or a crystal film such as Si 3 N x , SiO x , Al 2 O x , ZrO x , Ta 2 O x and the above-mentioned dielectric film 40. It is possible to adjust the temperature change of impedance and relative permittivity of the entire film.

また、本実施形態に係る誘電体膜は、キャパシタ以外にも、圧電素子等の電子部品に利用することができる。 Further, the dielectric film according to the present embodiment can be used for electronic components such as piezoelectric elements in addition to capacitors.

(電子回路基板)
本実施形態に係る電子回路基板は、上記の誘電体薄膜素子を備えてよい。電子回路基板は、誘電体薄膜素子を含む上記電子部品を備えてもよい。例えば、電子回路基板は、電子部品として、上記薄膜キャパシタを備えてよい。薄膜キャパシタ等の電子部品は、電子回路基板の表面に設置されていてよい。薄膜キャパシタ等の電子部品は、電子回路基板内に埋め込まれていてもよい。電子回路基板の一例は、図2中の(a)及び図2中の(b)に示される。電子回路基板90は、エポキシ系樹脂基板92と、エポキシ系樹脂基板92を覆う樹脂層93と、樹脂層93上に設置された薄膜キャパシタ91と、樹脂層93及び薄膜キャパシタ91を覆う絶縁性被覆層94と、絶縁性被覆層94上に設置された電子部品95と、複数の金属配線96と、を備えてよい。少なくとも一部の金属配線96は、エポキシ系樹脂基板92又は絶縁性被覆層94の表面に引き出されてよい。少なくとも一部の金属配線96は、薄膜キャパシタ91の取り出し電極、又は電子部品95に接続されていてよい。少なくとも一部の金属配線96は、電子回路基板90の表面から裏面に向かう方向において、電子回路基板90を貫通していてよい。
(Electronic circuit board)
The electronic circuit board according to this embodiment may include the above-mentioned dielectric thin film element. The electronic circuit board may include the above electronic components including a dielectric thin film element. For example, the electronic circuit board may include the thin film capacitor as an electronic component. Electronic components such as thin film capacitors may be installed on the surface of the electronic circuit board. Electronic components such as thin film capacitors may be embedded in the electronic circuit board. An example of the electronic circuit board is shown in (a) in FIG. 2 and (b) in FIG. The electronic circuit board 90 includes an epoxy-based resin substrate 92, a resin layer 93 covering the epoxy-based resin substrate 92, a thin film capacitor 91 installed on the resin layer 93, and an insulating coating covering the resin layer 93 and the thin film capacitor 91. A layer 94, an electronic component 95 installed on the insulating coating layer 94, and a plurality of metal wirings 96 may be provided. At least a part of the metal wiring 96 may be drawn out to the surface of the epoxy resin substrate 92 or the insulating coating layer 94. At least a part of the metal wiring 96 may be connected to the extraction electrode of the thin film capacitor 91 or the electronic component 95. At least a part of the metal wiring 96 may penetrate the electronic circuit board 90 in the direction from the front surface to the back surface of the electronic circuit board 90.

図2(b)に示すように、本実施形態に係る薄膜キャパシタ91は、下部電極30と、下部電極30の表面に設けられた誘電体膜40と、誘電体膜40の一部の上面上に設けられた上部電極50と、誘電体膜40の他部(具体的には、上部電極が設けられた部分の残部)を貫通して下部電極30の表面に直接設けられた貫通電極52と、上部電極50、誘電体膜40及び貫通電極52を覆う絶縁性樹脂層58と、絶縁性樹脂層58を貫通して貫通電極52の表面に直接設けられた取り出し電極54,及び、絶縁性樹脂層58を貫通して上部電極50の表面に直接設けられた取り出し電極56を備える。 As shown in FIG. 2B, the thin film capacitor 91 according to the present embodiment has a lower electrode 30, a dielectric film 40 provided on the surface of the lower electrode 30, and a part of the upper surface of the dielectric film 40. And the through electrode 52 provided directly on the surface of the lower electrode 30 through the other portion of the dielectric film 40 (specifically, the rest of the portion where the upper electrode is provided). The insulating resin layer 58 that covers the upper electrode 50, the dielectric film 40, and the penetrating electrode 52, the take-out electrode 54 that penetrates the insulating resin layer 58 and is directly provided on the surface of the penetrating electrode 52, and the insulating resin. A take-out electrode 56 is provided which penetrates the layer 58 and is provided directly on the surface of the upper electrode 50.

電子回路基板90は、以下の手順で製造されてよい。まず、エポキシ系樹脂基板92の表面が未硬化樹脂層で覆われる。未硬化樹脂層は、樹脂層93の前駆体である。薄膜キャパシタ91の下地電極が未硬化樹脂層に面するように、薄膜キャパシタ91が未硬化樹脂層の表面に設置される。未硬化樹脂層及び薄膜キャパシタ91を絶縁性被覆層94で覆うことにより、薄膜キャパシタ91が、エポキシ系樹脂基板92と絶縁性被覆層94との間に挟み込まれる。未硬化樹脂層の熱硬化により、樹脂層93が形成される。熱プレスにより、絶縁性被覆層94が、エポキシ系樹脂基板92、薄膜キャパシタ91及び樹脂層93へ圧着される。この積層型基板を貫通する複数のスルーホールが形成される。金属配線96が各スルーホール内に形成される。金属配線96の形成後、電子部品95が絶縁性被覆層94の表面に設置される。以上の方法により、薄膜キャパシタ91に埋め込まれた電子回路基板90が得られる。各金属配線96は、Cu等の導電体からなっていてよい。未硬化樹脂層は、Bステージの熱硬化性樹脂(例えばエポキシ樹脂等)であってよい。Bステージの熱硬化性樹脂は、室温では完全には硬化されておらず、加熱により完全に硬化される。絶縁性被覆層94は、エポキシ系樹脂、ポリテトラフルオロエチレン系樹脂又はポリイミド系樹脂等から形成されてよい。 The electronic circuit board 90 may be manufactured by the following procedure. First, the surface of the epoxy resin substrate 92 is covered with an uncured resin layer. The uncured resin layer is a precursor of the resin layer 93. The thin film capacitor 91 is installed on the surface of the uncured resin layer so that the base electrode of the thin film capacitor 91 faces the uncured resin layer. By covering the uncured resin layer and the thin film capacitor 91 with the insulating coating layer 94, the thin film capacitor 91 is sandwiched between the epoxy resin substrate 92 and the insulating coating layer 94. The resin layer 93 is formed by thermosetting the uncured resin layer. The insulating coating layer 94 is pressure-bonded to the epoxy resin substrate 92, the thin film capacitor 91, and the resin layer 93 by hot pressing. A plurality of through holes penetrating the laminated substrate are formed. Metal wiring 96 is formed in each through hole. After forming the metal wiring 96, the electronic component 95 is installed on the surface of the insulating coating layer 94. By the above method, the electronic circuit board 90 embedded in the thin film capacitor 91 can be obtained. Each metal wiring 96 may be made of a conductor such as Cu. The uncured resin layer may be a B-stage thermosetting resin (for example, epoxy resin or the like). The B-stage thermosetting resin is not completely cured at room temperature, but is completely cured by heating. The insulating coating layer 94 may be formed of an epoxy resin, a polytetrafluoroethylene resin, a polyimide resin, or the like.

以下、実施例及び比較例を用いて、本発明をさらに詳細に説明する。ただし、本発明は以下の実施例に限定されるものではない。 Hereinafter, the present invention will be described in more detail with reference to Examples and Comparative Examples. However, the present invention is not limited to the following examples.

(実施例、比較例)
まず、誘電体膜の形成に必要なスパッタリング用ターゲットを固相法により以下のようにして作製した。
(Example, comparative example)
First, the target for sputtering required for forming the dielectric film was prepared by the solid phase method as follows.

ターゲット作製用の原料粉末として、炭酸バリウム、炭酸ストロンチウム、炭酸カルシウム、酸化チタン、酸化ビスマス、炭酸カリウムの粉末を準備した。これらの粉末を、各金属の原子数が表1に示す組成となるようにそれぞれ秤量した。 As raw material powders for preparing the target, powders of barium carbonate, strontium carbonate, calcium carbonate, titanium oxide, bismuth oxide, and potassium carbonate were prepared. These powders were weighed so that the number of atoms of each metal had the composition shown in Table 1.

ボールミル中で水を溶媒として、秤量したターゲット作製用の原料粉末の湿式混合を20時間行った。得られた混合粉末スラリーを100℃で乾燥させ、混合粉末を得た。得られた混合粉末を、プレス機によるプレス成形して成形体を得た。成形条件は、圧力を100Pa、温度を25℃、プレス時間を3分とした。 Wet mixing of the weighed raw material powder for target preparation was carried out in a ball mill using water as a solvent for 20 hours. The obtained mixed powder slurry was dried at 100 ° C. to obtain a mixed powder. The obtained mixed powder was press-molded by a press machine to obtain a molded product. The molding conditions were a pressure of 100 Pa, a temperature of 25 ° C., and a pressing time of 3 minutes.

その後、得られた成形体を焼成して焼成体を得た。焼成条件は、保持温度を1100℃、温度保持時間を5時間、雰囲気を空気中とした。 Then, the obtained molded product was fired to obtain a fired product. The firing conditions were a holding temperature of 1100 ° C., a temperature holding time of 5 hours, and an atmosphere of air.

得られた焼成体を、平面研削盤と円筒研磨機により直径80mm、厚さ5mmに加工して、誘電体膜を形成するためのスパッタリング用ターゲットを得た。 The obtained fired body was processed into a diameter of 80 mm and a thickness of 5 mm by a surface grinder and a cylindrical grinder to obtain a target for sputtering for forming a dielectric film.

続いて、厚みが50μmのNi箔を準備し、Ni箔上に所定厚さのCu層をスパッタリング法で成膜して、下部電極とした。 Subsequently, a Ni foil having a thickness of 50 μm was prepared, and a Cu layer having a predetermined thickness was formed on the Ni foil by a sputtering method to form a lower electrode.

さらに、下部電極上に、上記で作製したスパッタリング用ターゲットを用いて、スパッタリング法により、誘電体膜を厚さ500nmで形成した。スパッタリング条件は、雰囲気:Ar、圧力:1.0Pa、高周波電力:200W、基板温度:100℃とした。誘電体膜を形成した後、当該誘電体膜に対し、窒素雰囲気下900℃1分のアニール条件、及び、900℃/minの昇温速度で、急速加熱アニール処理(Rapid Thermal Anneal:RTA)を施した。 Further, a dielectric film having a thickness of 500 nm was formed on the lower electrode by a sputtering method using the target for sputtering prepared above. The sputtering conditions were atmosphere: Ar, pressure: 1.0 Pa, high frequency power: 200 W, and substrate temperature: 100 ° C. After forming the dielectric film, the dielectric film is subjected to rapid thermal anneal treatment (RTA) under a nitrogen atmosphere at 900 ° C. for 1 minute and at a heating rate of 900 ° C./min. gave.

次いで、得られた誘電体膜上に、スパッタリング法にてNi薄膜を、マスクを使って、直径200μm、厚さ100nmとなるように形成し、上部電極とした。以上の工程を経て、図1に示す構成を有する薄膜キャパシタを得た。 Next, a Ni thin film was formed on the obtained dielectric film by a sputtering method so as to have a diameter of 200 μm and a thickness of 100 nm using a mask, and used as an upper electrode. Through the above steps, a thin film capacitor having the configuration shown in FIG. 1 was obtained.

誘電体膜の結晶構造を、XRD測定装置(Rigaku社、Smartlab)を用いて、X線回折法により測定、解析した。その結果、誘電体膜は、ペロブスカイト型の結晶構造を有することが確認された。 The crystal structure of the dielectric film was measured and analyzed by an X-ray diffraction method using an XRD measuring device (Rigaku, Smartlab). As a result, it was confirmed that the dielectric film has a perovskite-type crystal structure.

また、誘電体膜の組成は、XRF(X-ray FluorescenceAnalysis)を使用して分析を行い、表1に記載の組成と一致していることを確認した。 In addition, the composition of the dielectric film was analyzed using XRF (X-ray Fluorescense Analysis), and it was confirmed that the composition was consistent with the composition shown in Table 1.

得られたすべての薄膜キャパシタについて、下記に示す方法によりDCバイアス印加時の比誘電率を測定した。 For all the obtained thin film capacitors, the relative permittivity when DC bias was applied was measured by the method shown below.

(比誘電率)
DCバイアス印加時の比誘電率は、デジタルLCRメータ(Hewlett−Packard社,4284A)を用いて、薄膜キャパシタに厚み方向に10V/μmのDCバイアスを印加しながら、室温25℃、周波数1kHz、入力信号レベル(測定電圧)1.0Vrmsの条件で測定された静電容量、有効電極面積、電極間距離および真空の誘電率から算出した(単位なし)。誘電体膜としては、DCバイアス印加時の比誘電率は高い方が好ましく、DCバイアス印加時の比誘電率が600以上の試料を良好であると判断した。結果を表1に示す。
(Relative permittivity)
The relative permittivity when a DC bias is applied is an input at a room temperature of 25 ° C. and a frequency of 1 kHz while applying a DC bias of 10 V / μm in the thickness direction to the thin film capacitor using a digital LCR meter (Hewlet-Packard, 4284A). It was calculated from the capacitance, effective electrode area, inter-electrode distance and vacuum permittivity measured under the condition of signal level (measurement voltage) of 1.0 Vrms (no unit). As the dielectric film, it is preferable that the relative permittivity when DC bias is applied is high, and a sample having a relative permittivity of 600 or more when DC bias is applied is judged to be good. The results are shown in Table 1.

(温度特性)
比誘電率の温度特性として、EIA規格のX5R特性を評価した。具体的には、薄膜キャパシタの各試料を薄膜コンデンサを−55℃から85℃に温度を変化させ、周波数1kHz、入力信号レベル(測定電圧)1.0Vrmsの条件で測定された静電容量、有効電極面積、電極間距離および真空の誘電率から算出した(単位なし)。そして、25℃の比誘電率に対し、±15%以内の変化を良好であると判断した。
(Temperature characteristics)
The X5R characteristics of the EIA standard were evaluated as the temperature characteristics of the relative permittivity. Specifically, each sample of the thin-film capacitor is changed in temperature from -55 ° C. to 85 ° C., and the capacitance measured under the conditions of a frequency of 1 kHz and an input signal level (measurement voltage) of 1.0 Vrms is effective. Calculated from the electrode area, the distance between the electrodes, and the capacitance of the vacuum (no unit). Then, it was judged that the change within ± 15% with respect to the relative permittivity at 25 ° C. was good.

Figure 2020161792
Figure 2020161792

表1に示したとおり、下部電極がCu層のみで構成された比較例では温度特性がX5R特性(−55℃〜85℃において±15%以内)を満たさないが、下部電極がCu層とNi層とで構成された実施例1〜14ではいずれもがX5R特性を満たすことが確認できた。実施例1〜14については、DCバイアス印加時の比誘電率が600以上である優れたDCバイアス特性を有することも確認できた。 As shown in Table 1, in the comparative example in which the lower electrode is composed of only the Cu layer, the temperature characteristic does not satisfy the X5R characteristic (within ± 15% at −55 ° C. to 85 ° C.), but the lower electrode is the Cu layer and Ni. It was confirmed that all of Examples 1 to 14 composed of layers satisfy the X5R characteristics. It was also confirmed that Examples 1 to 14 had excellent DC bias characteristics in which the relative permittivity when DC bias was applied was 600 or more.

また、0.01≦t/T≦1の関係を満たす実施例2〜5は、0.01≦t/T≦1の関係を満たさない実施例1、6に比べて、DCバイアス特性および温度特性がより優れることが確認できた。 Further, Examples 2 to 5 satisfying the relationship of 0.01 ≦ t / T ≦ 1 have DC bias characteristics and temperature as compared with Examples 1 and 6 not satisfying the relationship of 0.01 ≦ t / T ≦ 1. It was confirmed that the characteristics were better.

30…下部電極、31…第1の層、32…第2の層、40…誘電体膜、50…上部電極、90…電子回路基板、91、100…薄膜キャパシタ、200…誘電体薄膜素子。

30 ... lower electrode, 31 ... first layer, 32 ... second layer, 40 ... dielectric film, 50 ... upper electrode, 90 ... electronic circuit board, 91, 100 ... thin film capacitor, 200 ... dielectric thin film element.

Claims (6)

(1)Bi、及び、Ti、
(2)Na及びKからなる群より選ばれる少なくとも一つの元素E1、及び、
(3)Ba、Sr、及び、Caからなる群から選択される少なくとも一つの元素E2
を含み、ペロブスカイト構造を有する酸化物を含む誘電体膜と、
前記誘電体膜の一方面に設けられた第1の電極膜と
を備え、
前記第1の電極膜が、一方面において前記誘電体膜と接するとともにCuで構成された第1の層と、前記第1の層の他方面に接するとともにCuの熱膨張係数より小さい熱膨張係数を有する金属で構成された第2の層とを含む、誘電体薄膜素子。
(1) Bi and Ti,
(2) At least one element E1 selected from the group consisting of Na and K, and
(3) At least one element E2 selected from the group consisting of Ba, Sr, and Ca.
A dielectric film containing an oxide having a perovskite structure and
It is provided with a first electrode film provided on one surface of the dielectric film.
The first electrode film is in contact with the dielectric film on one surface and is in contact with the first layer made of Cu and the other surface of the first layer and has a coefficient of thermal expansion smaller than the coefficient of thermal expansion of Cu. A dielectric thin film element comprising a second layer made of a metal having.
前記第1の層の厚みをtとし、前記第2の層の厚みをTとしたときに、0.01≦t/T≦1の関係を満たす、請求項1に記載の誘電体薄膜素子。 The dielectric thin film device according to claim 1, wherein the relationship of 0.01 ≦ t / T ≦ 1 is satisfied when the thickness of the first layer is t and the thickness of the second layer is T. 前記第2の層がNiで構成されている、請求項1または2に記載の誘電体薄膜素子。 The dielectric thin film device according to claim 1 or 2, wherein the second layer is made of Ni. 請求項1〜3のいずれか一項に記載の誘電体薄膜素子を備える電子部品。 An electronic component comprising the dielectric thin film device according to any one of claims 1 to 3. 請求項1〜3のいずれか一項に記載の誘電体薄膜素子を備える、電子回路基板。 An electronic circuit board comprising the dielectric thin film device according to any one of claims 1 to 3. 請求項4に記載の電子部品を備える、電子回路基板。

An electronic circuit board comprising the electronic component according to claim 4.

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