JP2020160704A - Integer division device and motor control device - Google Patents

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Abstract

To provide an integer division device and a motor control device that accomplish a fast-speed division function by software.SOLUTION: The integer division device includes: a determining unit that determines whether a quotient value obtained by dividing a dividend by a divisor falls in a range of values that can be represented by the bit number which is the size of the register on the basis of the dividend and the divisor; and an output unit that outputs, to the register, an output value that is a fixed value defined in advance when the determining unit determines that the quotient value does not fall within the range of values that can be represented by the bit number which is the size of the register.SELECTED DRAWING: Figure 3

Description

本発明は、整数除算装置およびモータ制御装置に関する。 The present invention relates to an integer division device and a motor control device.

従来、整数除算機能を実現するハードウェアとしては、専用ＩＣ、または汎用ＭＣＵが用いられている。専用ＩＣでは、ハードウェア除算命令が存在するため高速な除算処理を実現することができるが、コストが高いといった問題がある。そのため、コストの削減のためには、安価な汎用ＭＣＵを用い、汎用ＭＣＵにソフトウェア処理を加えることで整数除算機能を実現する必要がある。
例えば、特許文献１には、被除数から除数を減算したときに部分剰余と部分商とが同時に求められるように除算処理前に除数を変換し、被除数を１ビットずつ左シフトしながら被除数から除数を繰返し減算して各桁の商を求める整数除算方法が開示されている。
また、特許文献２には、整数の除算において、除数があらかじめ定まった定数のとき、被除数を補正することで、加減算とビットシフト操作だけで商を求める整数除算方式が開示されている。 Conventionally, a dedicated IC or a general-purpose MCU has been used as the hardware for realizing the integer division function. Since the dedicated IC has a hardware division instruction, high-speed division processing can be realized, but there is a problem that the cost is high. Therefore, in order to reduce costs, it is necessary to use an inexpensive general-purpose MCU and realize an integer division function by adding software processing to the general-purpose MCU.
For example, in Patent Document 1, the divisor is converted before the division process so that the partial remainder and the partial quotient can be obtained at the same time when the divisor is subtracted from the divisor, and the divisor is divided from the divisor while shifting the divisor to the left by one bit. An integer division method for repeatedly subtracting to obtain the quotient of each digit is disclosed.
Further, Patent Document 2 discloses an integer division method for obtaining a quotient only by addition / subtraction and bit shift operation by correcting a divisor when the divisor is a predetermined constant in integer division.

特開２００２−１７５１７９号公報JP-A-2002-175179 特開平０４−３４８４２４号公報Japanese Unexamined Patent Publication No. 04-348424

汎用ＭＣＵ内で除算処理を行った場合、除算処理に時間がかかると、同一ＭＣＵ内で行われる通信等の他の制御に支障をきたす。そのため、ハードウェアに対応するハードウェア除算命令が無い安価な汎用ＭＣＵでは、高速除算の実現が難しかった。
そこで、本発明は、ソフトウェアで高速除算機能を実現することができる整数除算装置およびモータ制御装置を提供することを目的とする。 When the division process is performed in the general-purpose MCU, if the division process takes a long time, other control such as communication performed in the same MCU will be hindered. Therefore, it has been difficult to realize high-speed division with an inexpensive general-purpose MCU that does not have a hardware division instruction corresponding to the hardware.
Therefore, an object of the present invention is to provide an integer division device and a motor control device that can realize a high-speed division function by software.

上記課題を解決するために、本発明の一つの態様の整数除算装置は、被除数および除数に基づいて、前記被除数を前記除数で除算して得られる商の値がレジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定する判定部と、前記判定部により前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まらないと判定された場合、予め定められた固定値を出力値として前記レジスタに出力する出力部と、を備える。 In order to solve the above problem, in the integer division apparatus of one aspect of the present invention, the quotient value obtained by dividing the division by the divisor based on the divisor and the divisor is the number of bits of the size of the register. A determination unit that determines whether or not the value is within the range of the value that can be expressed, and a determination unit that determines that the value of the quotient does not fall within the range of the value that can be expressed by the number of bits of the size of the register. It includes an output unit that outputs a fixed value as an output value to the register.

また、本発明の一つの態様のモータ制御装置は、入力信号を電子ギア比に基づいて調整する電子ギア部と、前記電子ギア部においてモータの位置指令値を前記入力信号として調整された前記位置指令値に基づいて、前記モータを制御する電力変換部と、を備え、前記電子ギア部は、被除数および除数に基づいて、前記被除数を前記除数で除算して得られる商の値がレジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定する判定部と、前記判定部により前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まらないと判定された場合、予め定められた固定値を出力値として前記レジスタに出力する出力部と、を備える。 Further, the motor control device according to one aspect of the present invention includes an electronic gear unit that adjusts an input signal based on an electronic gear ratio, and the position in which the position command value of the motor is adjusted as the input signal in the electronic gear unit. The electronic gear unit includes a power conversion unit that controls the motor based on a command value, and the electronic gear unit has a register value obtained by dividing the divisor by the divisor based on the divisor and the divisor. The determination unit that determines whether or not the value is within the range of values that can be represented by the number of bits, and the determination unit that determines that the value of the quotient does not fall within the range of values that can be represented by the number of bits of the size of the register. In this case, an output unit that outputs a predetermined fixed value as an output value to the register is provided.

さらに、本発明の一つの態様の整数除算方法は、被除数および除数に基づいて、前記被除数を前記除数で除算して得られる商の値がレジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定するステップと、前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合、予め定められた固定値を出力値として前記レジスタに出力するステップと、を含む。 Further, in the integer division method of one aspect of the present invention, the value of the quotient obtained by dividing the divisor by the divisor based on the divisor and the divisor falls within the range of values that can be represented by the number of bits of the size of the register. In the step of determining whether or not, and when it is determined that the value of the quotient falls within the range of values that can be represented by the number of bits of the size of the register, a predetermined fixed value is output to the register as an output value. Including steps.

本発明の一つの態様によれば、被除数を除数で除算して得られる商の値がレジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定し、商の値がレジスタの大きさのビット数で表せる値の範囲に収まらないと判定された場合、除算処理を実行せず固定値を出力するため、除算の高速化を実現することができる。 According to one aspect of the present invention, it is determined whether or not the quotient value obtained by dividing the divisor by the divisor falls within the range of values that can be represented by the number of bits of the register size, and the quotient value is the register. If it is determined that the value does not fall within the range of values that can be represented by the number of bits of size, a fixed value is output without executing the division process, so that the division can be speeded up.

図１は、本実施形態におけるモータ制御装置の構成例を示す図である。FIG. 1 is a diagram showing a configuration example of a motor control device according to the present embodiment. 図２は、電子ギア部の機能ブロック図である。FIG. 2 is a functional block diagram of the electronic gear unit. 図３は、整数除算処理を示すフローチャートである。FIG. 3 is a flowchart showing an integer division process. 図４は、張り付け処理を行った場合の出力値を示す図である。FIG. 4 is a diagram showing an output value when the pasting process is performed. 図５は、張り付け処理を行わない場合の出力値を示す図である。FIG. 5 is a diagram showing an output value when the pasting process is not performed.

以下、図面を用いて本発明の実施の形態について説明する。
なお、本発明の範囲は、以下の実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で任意に変更可能である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The scope of the present invention is not limited to the following embodiments, and can be arbitrarily changed within the scope of the technical idea of the present invention.

図１は、本実施形態におけるータ制御装置１０の構成例を示す図である。
モータ制御装置１０は、電子ギア部１１〜１３と、位置速度制御器１４と、電力変換部１５と、を備え、モータ２１の回転を制御する。モータ２１は、例えばＡＣサーボモータであり、モータ２１には、モータ軸の回転位置を検出する回転検出器としてのエンコーダ２２が接続されている。 FIG. 1 is a diagram showing a configuration example of the data control device 10 according to the present embodiment.
The motor control device 10 includes electronic gear units 11 to 13, a position / speed controller 14, and a power conversion unit 15, and controls the rotation of the motor 21. The motor 21 is, for example, an AC servomotor, and an encoder 22 as a rotation detector for detecting the rotation position of the motor shaft is connected to the motor 21.

電子ギア部１１〜１３は、入力信号を電子ギア比に基づいて調整する。なお、電子ギア部１１〜１３は、分周逓倍を利用して電子ギア機能を実現する。したがって、図１では、電子ギア部１１〜１３を「分周逓倍」と表記している。
電子ギア部１１は、モータ２１の位置指令値を入力信号とし、位置指令値の分解能とモータ２１に接続されたエンコーダ２２の分解能との違いを調整する。ここで、モータ２１の位置指令値は、モータ２１の目標とする位置情報（角度情報）を示す値であり、整数の値である。当該位置指令値は、ユーザが指定した値であってもよいし、不図示の上位装置により生成された値であってもよい。
電子ギア部１２は、エンコーダ２２から出力されるモータ２１の位置検出値を入力信号とし、位置指令値の分解能とエンコーダ２２の分解能との違いを調整する。
電子ギア部１３は、エンコーダ２２から出力されるモータ２１の位置検出値を入力信号とし、エンコーダ２２の分解能とパルスの分解能との違いを調整する。 The electronic gear units 11 to 13 adjust the input signal based on the electronic gear ratio. The electronic gear units 11 to 13 realize the electronic gear function by utilizing the frequency division multiplication. Therefore, in FIG. 1, the electronic gear units 11 to 13 are referred to as "divided multiplication".
The electronic gear unit 11 uses the position command value of the motor 21 as an input signal, and adjusts the difference between the resolution of the position command value and the resolution of the encoder 22 connected to the motor 21. Here, the position command value of the motor 21 is a value indicating the target position information (angle information) of the motor 21, and is an integer value. The position command value may be a value specified by the user, or may be a value generated by a higher-level device (not shown).
The electronic gear unit 12 uses the position detection value of the motor 21 output from the encoder 22 as an input signal, and adjusts the difference between the resolution of the position command value and the resolution of the encoder 22.
The electronic gear unit 13 uses the position detection value of the motor 21 output from the encoder 22 as an input signal, and adjusts the difference between the resolution of the encoder 22 and the resolution of the pulse.

本実施形態では、電子ギア部１１〜１３における電子ギア機能は、汎用ＭＣＵ（Micro Control Unit）のソフトウェア処理により実現される。電子ギア部１１〜１３の入力信号をｉｎｐｕｔ、出力値をｏｕｔｐｕｔとした場合、電子ギア機能は、次式の除算処理により表すことができる。
ｏｕｔｐｕｔ＝ｉｎｐｕｔ×分解能Ａ／分解能Ｂ ………（１）
ここで、電子ギア部１１における処理の場合、入力信号ｉｎｐｕｔは位置指令値、分解能Ａはエンコーダ２２の分解能、分解能Ｂは位置指令値の分解能である。
また、電子ギア部１２における処理の場合、入力信号ｉｎｐｕｔは位置検出値、分解能Ａは位置指令値の分解能、分解能Ｂはエンコーダ２２の分解能である。
さらに、電子ギア部１３における処理の場合、入力信号ｉｎｐｕｔは位置検出値、分解能Ａはパルスの分解能、分解能Ｂはエンコーダ２２の分解能である。
これらの電子ギア部１１〜１３は、それぞれ被除数を除数で整数除算した結果を出力する整数除算装置として動作することができる。 In the present embodiment, the electronic gear functions in the electronic gear units 11 to 13 are realized by software processing of a general-purpose MCU (Micro Control Unit). When the input signals of the electronic gear units 11 to 13 are input and the output value is output, the electronic gear function can be expressed by the division process of the following equation.
output = input × resolution A / resolution B ……… (1)
Here, in the case of processing in the electronic gear unit 11, the input signal input is the position command value, the resolution A is the resolution of the encoder 22, and the resolution B is the resolution of the position command value.
Further, in the case of processing in the electronic gear unit 12, the input signal input is the position detection value, the resolution A is the resolution of the position command value, and the resolution B is the resolution of the encoder 22.
Further, in the case of processing in the electronic gear unit 13, the input signal input is the position detection value, the resolution A is the resolution of the pulse, and the resolution B is the resolution of the encoder 22.
Each of these electronic gear units 11 to 13 can operate as an integer division device that outputs the result of integer division of the divisor by a divisor.

位置速度制御器１４は、位置制御器や速度制御器、電流制御器といった制御器を備える。位置速度制御器１４は、電子ギア部１１において調整された位置指令値と、エンコーダ２２から出力されるモータ２１の位置検出値との偏差（差分）に基づいて、当該偏差を０とするべくフィードバック制御を行う。
電力変換部１５は、位置速度制御器１４により出力される制御信号に従って、モータ２１の駆動電流を制御する。つまり、電力変換部１５は、電子ギア部１１においてモータ２１の位置指令値を入力信号ｉｎｐｕｔとして調整された位置指令値に基づいて、モータ２１を制御する。 The position / speed controller 14 includes a controller such as a position controller, a speed controller, and a current controller. The position / speed controller 14 feeds back to make the deviation 0 based on the deviation (difference) between the position command value adjusted in the electronic gear unit 11 and the position detection value of the motor 21 output from the encoder 22. Take control.
The power conversion unit 15 controls the drive current of the motor 21 according to the control signal output by the position / speed controller 14. That is, the power conversion unit 15 controls the motor 21 based on the position command value adjusted by the electronic gear unit 11 using the position command value of the motor 21 as an input signal input.

また、モータ制御装置１０は、位置指令値と、電子ギア部１２において調整された位置検出値との偏差をもとに、位置偏差の絶対値を出力するＡＢＳ位置偏差の出力機能を有する。
さらに、モータ制御装置１０は、電子ギア部１３において調整された位置検出値をもとにパルス信号を出力するパルス出力機能を有する。 Further, the motor control device 10 has an ABS position deviation output function that outputs an absolute value of the position deviation based on the deviation between the position command value and the position detection value adjusted by the electronic gear unit 12.
Further, the motor control device 10 has a pulse output function of outputting a pulse signal based on the position detection value adjusted in the electronic gear unit 13.

ところで、安価な汎用ＭＣＵはハードウェアに対応するハードウェア除算命令が無く、標準除算関数を用いて除算処理を行った場合、多くの処理時間がかかってしまう。開発環境によっては、ハードウェア除算命令が存在するＭＣＵの場合と比較して、１１倍もの処理時間がかかる場合もある。
そこで、本実施形態では、除算処理の高速化を実現するために、電子ギア部１１〜１３における出力値ｏｕｔｐｕｔのビット数を制限する。 By the way, an inexpensive general-purpose MCU does not have a hardware division instruction corresponding to hardware, and when a division process is performed using a standard division function, a large amount of processing time is required. Depending on the development environment, the processing time may be 11 times longer than that of the MCU in which the hardware division instruction exists.
Therefore, in the present embodiment, the number of bits of the output value output in the electronic gear units 11 to 13 is limited in order to realize high-speed division processing.

図２は、電子ギア部１１の機能ブロック図である。なお、電子ギア部１２および１３についても、電子ギア部１１と同様の構成を有するため、ここでは説明を省略する。
電子ギア部１１は、取得部１１ａと、判定部１１ｂと、除算部１１ｃと、出力部１１ｄと、異常判断部１１ｅと、を備える。
取得部１１ａは、入力信号ｉｎｐｕｔとして、位置指令値を取得する。取得部１１ａは、取得した入力信号ｉｎｐｕｔを、判定部１１ｂおよび除算部１１ｃに出力する。 FIG. 2 is a functional block diagram of the electronic gear unit 11. Since the electronic gear units 12 and 13 have the same configuration as the electronic gear unit 11, description thereof will be omitted here.
The electronic gear unit 11 includes an acquisition unit 11a, a determination unit 11b, a division unit 11c, an output unit 11d, and an abnormality determination unit 11e.
The acquisition unit 11a acquires the position command value as an input signal input. The acquisition unit 11a outputs the acquired input signal input to the determination unit 11b and the division unit 11c.

判定部１１ｂは、被除数（ｉｎｐｕｔ×エンコーダの分解能）および除数（位置指令値の分解能）に基づいて、被除数を除数で除算して得られる商の値がレジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定する。ここで、上記レジスタは、ＭＣＵが有する内部レジスタであり、当該レジスタの大きさのビット数は予め分かっているものとする。
具体的には、判定部１１ｂは、入力信号ｉｎｐｕｔの値を取得し、入力信号ｉｎｐｕｔの値が所定の値以上である場合に、商の値がレジスタの大きさのビット数で表せる値の範囲に収まらないと判定する。 In the determination unit 11b, the quotient value obtained by dividing the divisor by the divisor based on the divisor (imput × resolution of the encoder) and the divisor (resolution of the position command value) can be represented by the number of bits of the register size. Determine if it falls within the range. Here, it is assumed that the register is an internal register of the MCU, and the number of bits of the size of the register is known in advance.
Specifically, the determination unit 11b acquires the value of the input signal input, and when the value of the input signal input is equal to or greater than a predetermined value, the quotient value is a range of values that can be represented by the number of bits of the register size. Judge that it does not fit in.

位置指令値の分解能およびエンコーダの分解能の値は、プログラム（ソフトウェア）を実行する時点で分かっており、一度プログラムを実行した後は、ハードウェアが変わらない限り変わることはない。そのため、内部レジスタの大きさのビット数と、各分解能の値とに基づいて、入力信号ｉｎｐｕｔの値がいくつ以下でないと商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まらないか（商がオーバーフローしてしまうか）が決まる。
そこで、判定部１１ｂは、内部レジスタの大きさのビット数と、各分解能の値とに基づいて、商がオーバーフローしない入力信号ｉｎｐｕｔの値を設定する。そして、判定部１１ｂは、設定した値と入力信号ｉｎｐｕｔの値とを比較し、商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定する。 The resolution of the position command value and the resolution of the encoder are known at the time of executing the program (software), and once the program is executed, it does not change unless the hardware changes. Therefore, based on the number of bits of the size of the internal register and the value of each resolution, the value of the quotient must be within the range of the value that can be expressed by the number of bits of the size of the internal register unless the value of the input signal input is less than or equal to. Whether or not (whether the quotient overflows) is decided.
Therefore, the determination unit 11b sets the value of the input signal input that does not overflow the quotient based on the number of bits of the size of the internal register and the value of each resolution. Then, the determination unit 11b compares the set value with the value of the input signal input, and determines whether or not the quotient value falls within the range of the value that can be represented by the number of bits of the size of the internal register.

除算部１１ｃは、判定部１１ｂの判定結果を入力し、判定部１１ｂにより商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合に、取得部１１ａから取得された入力信号ｉｎｐｕｔを用いて、被除数を除数で整数除算する除算処理を行う。このとき、除算部１１ｃは、除数である位置指令値の分解能を定数として扱い、当該除数の逆数に対応する値を被除数に乗算することで除算処理を行う。
ＭＣＵにとっては、乗算の方が除算よりも処理時間が少なくてすむ。そのため、除数の逆数を被除数に乗算する手法を用いて除算処理を実現することで、演算処理時間を短縮することができる。また、電子ギア部１１における除算処理の除数（分母）は、位置指令値の分解能であり、定数とみなせる。除数が定数である場合、除数の逆数は計算のたびに変化しないため、除算処理（除数の逆数を乗算する処理）のたびに当該逆数を計算する必要はない。したがって、除数を定数として扱い、当該除数の逆数に対応する値を被除数に乗算する除算処理を行うことで、高速演算が可能となる。 The division unit 11c inputs the determination result of the determination unit 11b, and when the determination unit 11b determines that the quotient value falls within the range of the value that can be represented by the number of bits of the size of the internal register, the division unit 11c acquires from the acquisition unit 11a. Using the input signal input, the division process of dividing the dividend by an integer is performed. At this time, the division unit 11c treats the resolution of the position command value, which is a divisor, as a constant, and performs the division process by multiplying the divisor by the value corresponding to the reciprocal of the divisor.
For the MCU, multiplication requires less processing time than division. Therefore, the calculation processing time can be shortened by realizing the division processing by using the method of multiplying the reciprocal of the divisor by the divisor. Further, the divisor (denominator) of the division process in the electronic gear unit 11 is the resolution of the position command value and can be regarded as a constant. When the reciprocal is a constant, the reciprocal of the divisor does not change with each calculation, so it is not necessary to calculate the reciprocal with each division process (the process of multiplying the reciprocal of the divisor). Therefore, high-speed calculation is possible by treating the divisor as a constant and performing a division process in which the value corresponding to the reciprocal of the divisor is multiplied by the divisor.

なお、電子ギア部１２および１３における除算処理の場合にも、除数（分母）はエンコーダ２２の分解能であり、定数とみなせる。したがって、同様に、除数であるエンコーダ２２の分解能を定数として扱い、当該除数の逆数に対応する値を被除数に乗算することで除算処理の高速化が図れる。 Even in the case of division processing in the electronic gear units 12 and 13, the divisor (denominator) is the resolution of the encoder 22 and can be regarded as a constant. Therefore, similarly, the resolution of the encoder 22 which is a divisor is treated as a constant, and the division process can be speeded up by multiplying the divisor by the value corresponding to the reciprocal of the divisor.

出力部１１ｄは、判定部１１ｂの判定結果を入力し、判定部１１ｂにより商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まると判定されている場合、除算部１１ｃによる除算処理の結果である商を出力値ｏｕｔｐｕｔとして出力する。一方、出力部１１ｄは、判定部１１ｂにより商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まらないと判定されている場合、予め定められた固定値を出力値ｏｕｔｐｕｔとして内部レジスタに出力する。 The output unit 11d inputs the determination result of the determination unit 11b, and when the determination unit 11b determines that the quotient value falls within the range of values that can be represented by the number of bits of the size of the internal register, the division unit 11c divides the value. The quotient that is the result of processing is output as the output value output. On the other hand, when the determination unit 11b determines that the quotient value does not fall within the range of values that can be represented by the number of bits of the size of the internal register, the output unit 11d internally sets a predetermined fixed value as the output value output. Output to the register.

ここで、上記固定値は、内部レジスタに収まる範囲の上限値または下限値とすることができる。例えば、内部レジスタの大きさのビット数がＮビットであり、除算結果が負の値をとらない場合には、上限値は２N−１、下限値は０となる。一方、内部レジスタの大きさのビット数がＮビットであり、除算結果が正負の値をとる場合には、符号ビット（最上位ビット）を考慮して、上限値は２N-1−１、下限値は−（２N-1−１）となる。
つまり、上記固定値は、内部レジスタの大きさのビット数で表せる最大値、内部レジスタの大きさのビット数で表せる最小値、もしくは零とすることができる。
なお、上記固定値は、内部レジスタの大きさのビット数で表せる値であれば、任意の値としてもよい。つまり、除算結果を内部レジスタの大きさ以下のビット数に制限して出力できればよい。 Here, the fixed value can be an upper limit value or a lower limit value in a range within the internal register. For example, if the number of bits of the size of the internal register is N bits and the division result does not take a negative value, the upper limit value is 2 N -1 and the lower limit value is 0. On the other hand, when the number of bits of the size of the internal register is N bits and the division result takes a positive or negative value, the upper limit is 2 N-1 -1, considering the sign bit (most significant bit). The lower limit is − (2 N-1 -1).
That is, the fixed value can be the maximum value that can be represented by the number of bits of the size of the internal register, the minimum value that can be represented by the number of bits of the size of the internal register, or zero.
The fixed value may be any value as long as it can be represented by the number of bits of the size of the internal register. That is, it is sufficient that the division result can be output by limiting the number of bits to the size of the internal register or less.

異常判定部１１ｅは、出力部１１ｄから出力される出力値ｏｕｔｐｕｔを入力し、出力部１１ｄにより出力値ｏｕｔｐｕｔとして固定値が出力されている場合、整数除算の異常であると判断する。 The abnormality determination unit 11e inputs the output value output output from the output unit 11d, and when the output unit 11d outputs a fixed value as the output value output, it determines that the integer division is abnormal.

図３は、電子ギア部１１において実行される整数除算処理を示すフローチャートである。この図３に示す処理は、取得部１１ａ、判定部１１ｂ、除算部１１ｃおよび出力部１１ｄの処理であり、ＭＣＵがプログラムを実行することにより実現される。なお、電子ギア部１２および１３においてそれぞれ実行される整数除算処理についても同様であるため、ここでは説明を省略する。
まずステップＳ１において、取得部１１ａは、被除数として、入力信号ｉｎｐｕｔとエンコーダの分解能とを取得する。 FIG. 3 is a flowchart showing an integer division process executed by the electronic gear unit 11. The processing shown in FIG. 3 is processing of the acquisition unit 11a, the determination unit 11b, the division unit 11c, and the output unit 11d, and is realized by the MCU executing the program. Since the same applies to the integer division processing executed in the electronic gear units 12 and 13, respectively, the description thereof will be omitted here.
First, in step S1, the acquisition unit 11a acquires the input signal input and the resolution of the encoder as the divisor.

次にステップＳ２において、判定部１１ｂは、被除数および除数に基づいて、被除数を除数で除算して得られる商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定する。具体的には、判定部１１ｂは、ステップＳ１において取得された入力信号ｉｎｐｕｔの値が所定の値以上であるか否かに基づいて、商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定する。
そして、判定部１１ｂは、商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まると判定した場合、ステップＳ３に移行する。一方、判定部１１ｂは、商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まらないと判定した場合にはステップＳ４に移行する。 Next, in step S2, the determination unit 11b determines whether or not the value of the quotient obtained by dividing the divisor by the divisor based on the divisor and the divisor falls within the range of values that can be represented by the number of bits of the size of the internal register. judge. Specifically, the determination unit 11b is a value at which the quotient value can be represented by the number of bits of the size of the internal register based on whether or not the value of the input signal input acquired in step S1 is equal to or greater than a predetermined value. Judge whether or not it falls within the range of.
Then, when the determination unit 11b determines that the quotient value falls within the range of the value that can be represented by the number of bits of the size of the internal register, the determination unit 11b proceeds to step S3. On the other hand, when the determination unit 11b determines that the quotient value does not fall within the range of the value that can be represented by the number of bits of the size of the internal register, the determination unit 11b proceeds to step S4.

ステップＳ３では、除算部１１ｃは、被除数を除数で整数除算する除算処理を行い、ステップＳ５に移行する。このとき、ステップＳ３において除算部１１ｃは、除数である位置指令値の分解能を定数として扱い、当該除数の逆数に対応する値を被除数に乗算することで除算処理を行う。そして、出力部１１ｄは、除算部１１ｃによる除算処理の結果である商を出力値ｏｕｔｐｕｔとして設定する。
また、ステップＳ４では、出力部１１ｄは、予め定められた固定値を出力値ｏｕｔｐｕｔとして設定し、ステップＳ５に移行する。
ステップＳ５では、出力部１１ｄは、出力値ｏｕｔｐｕｔを内部レジスタおよび異常判断部１１ｅに出力し、図３の処理を終了する。 In step S3, the division unit 11c performs a division process of dividing the divisor by an integer by a divisor, and proceeds to step S5. At this time, in step S3, the division unit 11c treats the resolution of the position command value, which is a divisor, as a constant, and performs the division process by multiplying the divisor by the value corresponding to the reciprocal of the divisor. Then, the output unit 11d sets the quotient that is the result of the division process by the division unit 11c as the output value output.
Further, in step S4, the output unit 11d sets a predetermined fixed value as the output value output, and proceeds to step S5.
In step S5, the output unit 11d outputs the output value output to the internal register and the abnormality determination unit 11e, and ends the process of FIG.

このように、本実施形態における電子ギア部１１（整数除算装置）は、被除数および除数に基づいて、被除数を除数で除算して得られる商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定する判定部１１ｂと、商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合、予め定められた固定値を出力値ｏｕｔｐｕｔとして内部レジスタに出力する出力部１１ｄと、を備える。
さらに、電子ギア部１１は、判定部１１ｂにより商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合、被除数を除数で整数除算する除算処理を行う除算部１１ｃをさらに備える。そして、電子ギア部１１の出力部１１ｄは、判定部１１ｂにより商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合、除算部１１ｃによる除算処理の結果である商を出力値ｏｕｔｐｕｔとして出力する。 As described above, in the electronic gear unit 11 (integer division device) in the present embodiment, the quotient value obtained by dividing the divisor by the divisor based on the divisor and the divisor can be represented by the number of bits of the size of the internal register. The determination unit 11b that determines whether or not the value falls within the range of, and when it is determined that the value of the quotient falls within the range of the value that can be represented by the number of bits of the size of the internal register, a predetermined fixed value is output as the output value. An output unit 11d that outputs to an internal register is provided.
Further, the electronic gear unit 11 performs a division process of dividing the divisor by an integer by a divisor when the determination unit 11b determines that the quotient value falls within the range of values that can be represented by the number of bits of the size of the internal register. It further includes 11c. Then, when the determination unit 11b determines that the quotient value falls within the range of the value that can be represented by the number of bits of the size of the internal register, the output unit 11d of the electronic gear unit 11 is the result of the division process by the division unit 11c. A certain quotient is output as an output value output.

つまり、電子ギア部１１は、除算処理を実行する前に、被除数を除数で除算した商の値を判定し、その判定結果に応じて、除算処理を実行した結果を出力したり、除算処理を実行せずに固定値を出力したりする。したがって、処理の高速化を実現することができる。
また、除算部１１ｃは、除数を定数として扱い、当該除数の逆数に対応する値を被除数に乗算することで除算処理を行うことができる。電子ギアの場合、除数は位置指令値の分解能またはエンコーダの分解能であり、定数とみなすことができる。除数を定数として扱うことで、処理時間を要する除算に替えて乗算を行い、除算処理を実現することができるので、整数除算の高速演算が可能となる。また、分子の分解能Ａと分母の分解能Ｂの両方を定数化するのではなく、分母の分解能Ｂのみを定数化するので、桁落ちの発生を防ぐことができ、精度良く除算処理を行うことができる。 That is, the electronic gear unit 11 determines the value of the quotient obtained by dividing the division by the division before executing the division processing, and outputs the result of executing the division processing or performs the division processing according to the determination result. Output a fixed value without executing it. Therefore, it is possible to realize high-speed processing.
Further, the division unit 11c can perform the division process by treating the divisor as a constant and multiplying the divisor by the value corresponding to the reciprocal of the divisor. In the case of electronic gears, the divisor is the resolution of the position command value or the resolution of the encoder and can be regarded as a constant. By treating the divisor as a constant, it is possible to perform division processing by performing multiplication instead of division, which requires processing time, so that high-speed operation of integer division becomes possible. Further, since both the resolution A of the numerator and the resolution B of the denominator are not made constant, only the resolution B of the denominator is made constant, so that the occurrence of digit loss can be prevented and the division process can be performed with high accuracy. it can.

さらに、出力値ｏｕｔｐｕｔとして出力する上記固定値は、内部レジスタの大きさのビット数で表せる最大値、最小値もしくは零とすることができる。このように、商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まらない場合には、計算結果として想定されている商の上限値または下限値に張り付ける張り付け処理を行うようにしてもよい。
これにより、除算結果として出力する出力値ｏｕｔｐｕｔを、内部レジスタの大きさ以下のビット数に制限することができる。また、出力値ｏｕｔｐｕｔの張り付け処理を行うことで、商が内部レジスタからあふれたことを容易に判断することができる。 Further, the fixed value output as the output value output can be a maximum value, a minimum value, or zero that can be represented by the number of bits of the size of the internal register. In this way, if the quotient value does not fall within the range of values that can be expressed by the number of bits of the size of the internal register, paste processing is performed to paste it to the upper or lower limit value of the quotient assumed as the calculation result. It may be.
As a result, the output value output output as the division result can be limited to the number of bits equal to or less than the size of the internal register. Further, by pasting the output value output, it can be easily determined that the quotient has overflowed from the internal register.

さらにまた、電子ギア部１１は、出力部１１ｄにより出力値ｏｕｔｐｕｔとして固定値が出力されている場合、整数除算の異常であると判断する異常判断部１１ｅをさらに備えることができる。これにより、出力値ｏｕｔｐｕｔの値から容易に異常判断を行うことができる。例えば、出力値ｏｕｔｐｕｔが、内部レジスタの大きさのビット数で表せる最大値、最小値、もしくは零といった正常時には取り得ない値となっている場合には、整数除算の異常であると容易に判断することができる。 Furthermore, the electronic gear unit 11 can further include an abnormality determination unit 11e that determines that an integer division is abnormal when a fixed value is output as an output value output by the output unit 11d. As a result, an abnormality can be easily determined from the output value output. For example, if the output value output is a value that cannot be normally taken, such as the maximum value, the minimum value, or zero that can be represented by the number of bits of the size of the internal register, it is easily determined that the integer division is abnormal. be able to.

図４は、張り付け処理を行った場合の出力値ｏｕｔｐｕｔを示す図である。この図４において、二点鎖線で示す直線Ａは、除算処理の実際の計算結果である。なお、図４では、除算処理の計算結果が正負の値をとる場合の例を示している。除算処理の計算結果が負の値をとらない場合には、図４の最小値ｍｉｎが０となる。
本実施形態では、商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合、被除数を除数で整数除算する除算処理を行い、除算処理の結果である商を出力値ｏｕｔｐｕｔとして出力する。したがって、この場合には、実際の計算結果が出力値ｏｕｔｐｕｔとして出力される。 FIG. 4 is a diagram showing an output value output when the pasting process is performed. In FIG. 4, the straight line A indicated by the alternate long and short dash line is the actual calculation result of the division process. Note that FIG. 4 shows an example in which the calculation result of the division process takes a positive or negative value. If the calculation result of the division process does not take a negative value, the minimum value min in FIG. 4 becomes 0.
In the present embodiment, when it is determined that the value of the quotient falls within the range of the value that can be represented by the number of bits of the size of the internal register, the division process of dividing the divisor by an integer by the divisor is performed, and the quotient that is the result of the division process is obtained. Output as output value output. Therefore, in this case, the actual calculation result is output as an output value output.

一方、商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まらないと判定された場合には、出力値ｏｕｔｐｕｔを最大値ｍａｘもしくは最小値ｍｉｎに張り付ける。具体的には、商の値が最大値ｍａｘ以上となる場合には、出力値ｏｕｔｐｕｔを最大値ｍａｘに張り付け、商の値が最小値ｍｉｎ以下となる場合には、出力値ｏｕｔｐｕｔを最小値ｍｉｎに張り付ける。
したがって、出力値ｏｕｔｐｕｔを見るだけで、商がオーバーフローする異常が発生したか否かを容易に判断することができる。例えば丸印Ｂで示すように、出力値ｏｕｔｐｕｔが最大値ｍａｘである場合には、商が最大値ｍａｘ以上となるオーバーフローが発生したことを容易に把握することができる。 On the other hand, if it is determined that the quotient value does not fall within the range of values that can be represented by the number of bits of the size of the internal register, the output value output is pasted to the maximum value max or the minimum value min. Specifically, when the quotient value is greater than or equal to the maximum value max, the output value output is pasted to the maximum value max, and when the quotient value is less than or equal to the minimum value min, the output value output is set to the minimum value min. Stick to.
Therefore, it is possible to easily determine whether or not an abnormality in which the quotient overflows has occurred just by looking at the output value output. For example, as indicated by a circle B, when the output value output is the maximum value max, it can be easily grasped that an overflow has occurred in which the quotient is equal to or greater than the maximum value max.

一方、本実施形態のような出力値ｏｕｔｐｕｔの張り付け処理を行わない場合、一般的には、実際の計算結果が内部レジスタに収まらない範囲の値であっても、内部レジスタの大きさのビット数で表すことができる範囲の数値のみが出力される。そのため、出力値ｏｕｔｐｕｔは、図５に示すように内部レジスタに収まる範囲の値となる。例えば、商の値が最大値ｍａｘを超えた場合、出力値ｏｕｔｐｕｔは最小値ｍｉｎから始まる値となる。このように、商がオーバーフローした場合、出力値ｏｕｔｐｕｔは、内部レジスタに収まる範囲の値となって返ってくる。
したがって、出力値ｏｕｔｐｕｔの張り付け処理を行わない場合には、出力値ｏｕｔｐｕｔを見ただけでは、商がオーバーフローする異常が発生したか否かを判断することはできない。例えば丸印Ｃに示す出力値ｏｕｔｐｕｔが得られた場合、実際の計算結果が内部レジスタに収まる範囲の値なのか、商がオーバーフローして内部レジスタに収まる範囲の値が返ってきたのかを判断できない。
本実施形態では、商がオーバーフローする異常を適切に判断し、電子ギアの異常を適切に判断することができる。 On the other hand, when the output value output is not pasted as in the present embodiment, in general, the number of bits of the size of the internal register is large even if the actual calculation result is a value in the range that does not fit in the internal register. Only the numerical values in the range that can be represented by are output. Therefore, the output value output is a value within the range within the internal register as shown in FIG. For example, when the quotient value exceeds the maximum value max, the output value output becomes a value starting from the minimum value min. In this way, when the quotient overflows, the output value output is returned as a value within the range within the internal register.
Therefore, when the output value output is not pasted, it is not possible to determine whether or not an abnormality in which the quotient overflows has occurred just by looking at the output value output. For example, when the output value output shown by the circle C is obtained, it cannot be determined whether the actual calculation result is the value in the range that fits in the internal register or the quotient overflows and the value in the range that fits in the internal register is returned. ..
In the present embodiment, the abnormality in which the quotient overflows can be appropriately determined, and the abnormality in the electronic gear can be appropriately determined.

なお、本実施形態では、実際の計算結果が最大値ｍａｘもしくは最小値ｍｉｎとなった場合であっても（商が内部レジスタに収まる場合であっても）、出力値ｏｕｔｐｕｔが最大値ｍａｘもしくは最小値ｍｉｎであるために異常と判断する。内部レジスタの大きさは、正常な計算結果が最大値ｍａｘおよび最小値ｍｉｎに達しないように設計されるのが一般的であるため、実際の計算結果が最大値ｍａｘもしくは最小値ｍｉｎとなった場合には異常であると判断して問題はない。同様の理由により、商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まらないと判定された場合に張り付ける固定値は、最大値ｍａｘもしくは最小値ｍｉｎの近傍の値であってもよい。 In this embodiment, even if the actual calculation result is the maximum value max or the minimum value min (even if the quotient fits in the internal register), the output value output is the maximum value max or the minimum. Since the value is min, it is judged to be abnormal. Since the size of the internal register is generally designed so that the normal calculation result does not reach the maximum value max and the minimum value min, the actual calculation result becomes the maximum value max or the minimum value min. In some cases, it is judged to be abnormal and there is no problem. For the same reason, when it is determined that the quotient value does not fall within the range of values that can be represented by the number of bits of the size of the internal register, the fixed value to be pasted is a value near the maximum value max or the minimum value min. You may.

さらに、電子ギア部１１は、内部レジスタの大きさのビット数が入力信号ｉｎｐｕｔのビット数と同等であるとして、商の値が入力信号ｉｎｐｕｔのビット数で表せる値の範囲に収まるか否かを判定するようにしてもよい。
電子ギアの場合、例えば位置指令値の分解能とエンコーダの分解能とは、同じくらいの桁数で表すことのできる値であり（位置指令値の分解能≒エンコーダの分解能）、上記（１）式の分解能Ａ／分解能Ｂは１程度である。そのため、正常に計算が行われた場合、計算結果である商のビット数は、入力信号ｉｎｐｕｔのビット数と同等となると考えることができる。
したがって、商の値が入力信号ｉｎｐｕｔのビット数で表せる値の範囲に収まるか否かを判定することで、正常な計算結果の大きさに合わせて設計された内部レジスタに商が収まるか否かを適切に判定することができる。そして、その判定結果に応じて実際に除算処理を行うか固定値を出力するかを判断することで、正常な計算結果が出力されると予測される場合にのみ実際に除算処理を行うようにすることができ、適切に処理の高速化を実現することができる。 Further, the electronic gear unit 11 determines whether or not the quotient value falls within the range of the value that can be expressed by the number of bits of the input signal input, assuming that the number of bits of the size of the internal register is equal to the number of bits of the input signal input. It may be determined.
In the case of electronic gears, for example, the resolution of the position command value and the resolution of the encoder are values that can be expressed by the same number of digits (resolution of the position command value ≒ resolution of the encoder), and the resolution of the above equation (1). A / resolution B is about 1. Therefore, when the calculation is performed normally, it can be considered that the number of bits of the quotient as the calculation result is equivalent to the number of bits of the input signal input.
Therefore, by determining whether or not the quotient value falls within the range of values that can be represented by the number of bits of the input signal input, whether or not the quotient fits in the internal register designed according to the size of the normal calculation result. Can be appropriately determined. Then, by determining whether to actually perform the division process or output a fixed value according to the determination result, the division process is actually performed only when it is predicted that a normal calculation result will be output. It is possible to appropriately speed up the processing.

以上説明したように、本実施形態における整数除算方法は、被除数および除数に基づいて、被除数を除数で除算して得られる商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定するステップと、商の値が内部レジスタの大きさのビット数で表せる値の範囲に収まらないと判定された場合、予め定められた固定値を出力値としてレジスタに出力するステップと、を含む。
これにより、ハードウェアに対応するハードウェア除算命令が無い安価な汎用ＭＣＵであっても、ソフトウェアによる高速除算機能の実現を可能とすることができる。具体的には、汎用ＭＣＵにおいて標準除算関数を用いて除算処理を行った場合と比較して、６分の１まで処理時間を短縮することも可能である。また、本実施形態における整数除算方法では、処理時間が開発環境のバージョンに依存しない。
なお、本実施形態は、例えば、３２ｂｉｔの除算命令を備えるＭＣＵにて、６４ｂｉｔの除算命令を実現する場合や、ハードウェア除算命令が存在しないＭＣＵにて、３２ｂｉｔの除算命令を実現する場合など、対応するハードウェア除算命令が無い場合を想定している。 As described above, in the integer division method in the present embodiment, the quotient value obtained by dividing the divisor by the divisor based on the divisor and the divisor falls within the range of values that can be represented by the number of bits of the size of the internal register. A step to determine whether or not, and a step to output a predetermined fixed value to the register as an output value when it is determined that the quotient value does not fall within the range of values that can be expressed by the number of bits of the size of the internal register. And, including.
As a result, even an inexpensive general-purpose MCU that does not have a hardware division instruction corresponding to the hardware can realize a high-speed division function by software. Specifically, it is possible to reduce the processing time to one sixth of the case where the division processing is performed using the standard division function in the general-purpose MCU. Further, in the integer division method in the present embodiment, the processing time does not depend on the version of the development environment.
In the present embodiment, for example, a 64-bit division instruction is realized by an MCU provided with a 32-bit division instruction, or a 32-bit division instruction is realized by an MCU having no hardware division instruction. It is assumed that there is no corresponding hardware division instruction.

高応答および高精度な位置決めを実現するモータであるＡＣサーボモータでは、ユーザから受信する位置指令値の分解能とモータに接続されたエンコーダの分解能との違いを調整するために、電子ギア機能が用いられている。この電子ギア機能を汎用ＭＣＵで実現する場合、ソフトウェアの処理として必ず除算処理が必要となる。ところが、除算処理に時間がかかると、同一ＭＣＵ内で行われる他の制御（モータ制御や通信等）に支障をきたし、ＡＣサーボモータの特徴である高応答が実現できなくなってしまう。そのため、ハードウェアに対応するハードウェア除算命令が無い安価な汎用ＭＣＵでの電子ギア機能の実現は難しかった。 In AC servo motors, which are motors that achieve high response and high-precision positioning, the electronic gear function is used to adjust the difference between the resolution of the position command value received from the user and the resolution of the encoder connected to the motor. Has been done. When this electronic gear function is realized by a general-purpose MCU, a division process is always required as a software process. However, if the division process takes a long time, other controls (motor control, communication, etc.) performed in the same MCU will be hindered, and the high response characteristic of the AC servomotor cannot be realized. Therefore, it has been difficult to realize the electronic gear function in an inexpensive general-purpose MCU that does not have a hardware division instruction corresponding to the hardware.

これに対して、本実施形態では、ハードウェアに対応するハードウェア除算命令が無い安価な汎用ＭＣＵで、高応答および高精度な位置決めを行うＡＣサーボモータの電子ギア機能を適切に実現することができる。また、電子ギアの異常を除算の結果から容易に判断することができる。
なお、上記実施形態においては、整数除算装置が、ＡＣサーボモータが有する電子ギア機能を実現する場合について説明したが、電子ギア機能以外の整数除算処理にも適用可能である。 On the other hand, in the present embodiment, it is possible to appropriately realize the electronic gear function of the AC servomotor that performs high response and high accuracy positioning with an inexpensive general-purpose MCU that does not have a hardware division instruction corresponding to the hardware. it can. In addition, the abnormality of the electronic gear can be easily determined from the result of division.
In the above embodiment, the case where the integer division device realizes the electronic gear function of the AC servomotor has been described, but it can also be applied to the integer division processing other than the electronic gear function.

１０…モータ制御装置、１１〜１３…電子ギア部、１４…位置速度制御器、１５…電力変換部、１１ａ…取得部、１１ｂ…判定部、１１ｃ…除算部、１１ｄ…出力部、１１ｅ…異常判断部、２１…モータ、２２…エンコーダ 10 ... Motor control device, 11-13 ... Electronic gear unit, 14 ... Position and speed controller, 15 ... Power conversion unit, 11a ... Acquisition unit, 11b ... Judgment unit, 11c ... Division unit, 11d ... Output unit, 11e ... Abnormality Judgment unit, 21 ... motor, 22 ... encoder

Claims (12)

被除数および除数に基づいて、前記被除数を前記除数で除算して得られる商の値がレジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定する判定部と、
前記判定部により前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まらないと判定された場合、予め定められた固定値を出力値として前記レジスタに出力する出力部と、を備えることを特徴とする整数除算装置。 A determination unit that determines whether or not the value of the quotient obtained by dividing the divisor by the divisor based on the divisor and the divisor falls within the range of values that can be represented by the number of bits of the register size.
When the determination unit determines that the value of the quotient does not fall within the range of values that can be represented by the number of bits of the size of the register, an output unit that outputs a predetermined fixed value as an output value to the register. An integer divider characterized by comprising. 前記判定部により前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合、前記被除数を前記除数で整数除算する除算処理を行う除算部をさらに備え、
前記出力部は、
前記判定部により前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合、前記除算部による前記除算処理の結果である商を前記出力値として出力し、
前記判定部により前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まらないと判定された場合、前記固定値を前記出力値として出力することを特徴とする請求項１に記載の整数除算装置。 When the determination unit determines that the value of the quotient falls within the range of values that can be represented by the number of bits of the size of the register, the determination unit further includes a division unit that performs a division process of dividing the divisor by an integer by the divisor.
The output unit
When the determination unit determines that the value of the quotient falls within the range of values that can be represented by the number of bits of the size of the register, the quotient that is the result of the division processing by the division unit is output as the output value.
The first aspect of the present invention is to output the fixed value as the output value when the determination unit determines that the value of the quotient does not fall within the range of values that can be represented by the number of bits of the size of the register. The integer divider described. 前記除算部は、
前記除数を定数として扱い、当該除数の逆数に対応する値を前記被除数に乗算することで前記除算処理を行うことを特徴とする請求項２に記載の整数除算装置。 The division unit
The integer division apparatus according to claim 2, wherein the division is performed by treating the divisor as a constant and multiplying the divisor by a value corresponding to the reciprocal of the divisor. 前記固定値は、前記レジスタの大きさのビット数で表せる最大値であることを特徴とする請求項１から３のいずれか１項に記載の整数除算装置。 The integer dividing device according to any one of claims 1 to 3, wherein the fixed value is a maximum value that can be represented by the number of bits of the size of the register. 前記固定値は、前記レジスタの大きさのビット数で表せる最小値であることを特徴とする請求項１から４のいずれか１項に記載の整数除算装置。 The integer dividing device according to any one of claims 1 to 4, wherein the fixed value is a minimum value that can be represented by the number of bits of the size of the register. 前記固定値は、零であることを特徴とする請求項１から５のいずれか１項に記載の整数除算装置。 The integer dividing device according to any one of claims 1 to 5, wherein the fixed value is zero. 前記出力部により前記出力値として前記固定値が出力された場合、整数除算の異常であると判断する異常判断部をさらに備えることを特徴とする請求項１から６のいずれか１項に記載の整数除算装置。 The invention according to any one of claims 1 to 6, further comprising an abnormality determination unit that determines that an integer division is abnormal when the fixed value is output as the output value by the output unit. Integer divider. 入力信号を電子ギア比に基づいて調整する電子ギア部と、
前記電子ギア部においてモータの位置指令値を前記入力信号として調整された前記位置指令値に基づいて、前記モータを制御する電力変換部と、を備え、
前記電子ギア部は、
被除数および除数に基づいて、前記被除数を前記除数で除算して得られる商の値がレジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定する判定部と、
前記判定部により前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まらないと判定された場合、予め定められた固定値を出力値として前記レジスタに出力する出力部と、を備えることを特徴とするモータ制御装置。 An electronic gear section that adjusts the input signal based on the electronic gear ratio,
The electronic gear unit includes a power conversion unit that controls the motor based on the position command value adjusted by adjusting the position command value of the motor as the input signal.
The electronic gear unit
A determination unit that determines whether or not the value of the quotient obtained by dividing the divisor by the divisor based on the divisor and the divisor falls within the range of values that can be represented by the number of bits of the register size.
When the determination unit determines that the value of the quotient does not fall within the range of values that can be represented by the number of bits of the size of the register, an output unit that outputs a predetermined fixed value as an output value to the register. A motor control device characterized by comprising. 前記電子ギア部は、
前記判定部により前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合、前記被除数を前記除数で整数除算する除算処理を行う除算部をさらに備え、
前記出力部は、
前記判定部により前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合、前記除算部による前記除算処理の結果である商を前記出力値として出力し、
前記判定部により前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まらないと判定された場合、前記固定値を前記出力値として出力することを特徴とする請求項８に記載のモータ制御装置。 The electronic gear unit
When the determination unit determines that the value of the quotient falls within the range of values that can be represented by the number of bits of the size of the register, the determination unit further includes a division unit that performs a division process of dividing the divisor by an integer by the divisor.
The output unit
When the determination unit determines that the value of the quotient falls within the range of values that can be represented by the number of bits of the size of the register, the quotient that is the result of the division processing by the division unit is output as the output value.
The eighth aspect of the present invention is characterized in that when the determination unit determines that the value of the quotient does not fall within the range of values that can be represented by the number of bits of the size of the register, the fixed value is output as the output value. The motor control device described. 前記除数は、前記位置指令値の分解能および前記モータに接続されたエンコーダの分解能のいずれか一方であり、
前記除算部は、
前記除数を定数として扱い、当該除数の逆数に対応する値を前記被除数に乗算することで前記除算処理を行うことを特徴とする請求項９に記載のモータ制御装置。 The divisor is either the resolution of the position command value or the resolution of the encoder connected to the motor.
The division unit
The motor control device according to claim 9, wherein the divisor is treated as a constant, and the division process is performed by multiplying the divisor by a value corresponding to the reciprocal of the divisor. 前記レジスタの大きさのビット数は、前記入力信号のビット数と同等であることを特徴とする請求項８から１０のいずれか１項に記載のモータ制御装置。 The motor control device according to any one of claims 8 to 10, wherein the number of bits of the size of the register is equivalent to the number of bits of the input signal. 被除数および除数に基づいて、前記被除数を前記除数で除算して得られる商の値がレジスタの大きさのビット数で表せる値の範囲に収まるか否かを判定するステップと、
前記商の値が前記レジスタの大きさのビット数で表せる値の範囲に収まると判定された場合、予め定められた固定値を出力値として前記レジスタに出力するステップと、を含むことを特徴とする整数除算方法。 A step of determining whether or not the value of the quotient obtained by dividing the divisor by the divisor based on the divisor and the divisor falls within the range of values that can be represented by the number of bits of the register size.
When it is determined that the value of the quotient falls within the range of values that can be represented by the number of bits of the size of the register, it is characterized by including a step of outputting a predetermined fixed value as an output value to the register. Integer division method to do.
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