JP2020144637A - 検出装置、生成装置、検出システム、検出方法及び検出プログラム - Google Patents

Abstract

【課題】より小規模な符号生成回路でビットエラーの検出を可能にする検出装置等の提供。【解決手段】検出装置は、データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して第二受信された第二情報又は前記第二情報から導かれる情報との第二排他的論理和を生成する受信側排他的論理和生成部と、前記データ経路を介して第三受信された第一情報の前記第二排他的論理和による検査に係る検査結果を出力する出力部と、を備え、前記第一排他的論理和の各データが、前記第三受信に係る送信の前の前記第一情報から生成された冗長コードと、前記第二受信に係る送信の前の前記第二情報又は前記第二受信に係る送信の前の前記第二情報から導かれる情報と、により生成されたものである。【選択図】 図４

Description

本発明はビットエラーの検出に関する。

入力されたデジタル情報がデータ経路を通過する際に、そのデータ経路で発生する配線の不良や信号の揺らぎ等により、受信情報が送信情報と異なるビットエラーが生じる場合がある。そして、ビットエラーを検出するために、送信側で生成した冗長コードを、別途データ経路を通じて受信側に送付し、受信側で受信情報の正しさを検証するビットエラー検出方法が一般的に用いられている。

図１は、冗長コードにより受信情報のビットエラーの有無を検証する一般的なビットエラー検出システムの例であるビットエラー検出システム５００の構成を表す概念図である。なお、本明細書において、ビットエラー検出システムは、データ経路を介して送信側から受信側に送付した情報にビットエラーが発生した場合に、ビットエラーが発生したことを検出するシステムをいうこととする。

図１においては、情報Ａ［３１：０］及び情報Ｂ［６：０］の二種類のデジタル情報が、送信側１９１からデータ経路３０１を介して受信側２９１へ送付されることが想定されている。

なお、情報に付された［ａ：ｂ］のａはビット位置を表す値の最大値（以下、「最大ビット」という。）であり、ｂはビット位置を表す値の最小値を表す値（以下、「最小ビット」という。）であり、この点は、図２以降の各図においても同じである。最大ビットから最小ビットを減じ１を加算した値はビット長（ビット幅）である。以下、ビット長がａビット（ａは整数）であることを単に「ａビットの」と表記する場合がある。情報Ａは、最小ビットが０で最大ビットが３１の３２ビットの情報である。情報Ｂは、最小ビットが０で最大ビットが６の７ビットの情報である。

ビットエラー検出システム５００は、送信側データ処理部１０１と受信側データ処理部２０１とを備える。送信側データ処理部１０１は、符号生成部１０６１及び１０６２を備える。受信側データ処理部２０１は、ビットエラー検出部２２６１及び２２６２を備える。

情報Ａは、送信側１９１からデータ経路３０１を介して受信側２９１へ送付されるとともに、送信側１９１の符号生成部１０６１に入力される。情報Ａは通信線８０１により送信側１９１から受信側２９１へ送付され、通信線８０２により符号生成部１０６１へ入力される。通信線８０１及び８０２の各々は３２本の配線からなる配線群である。そして、情報Ａの各ビット位置のデータは、同じタイミングで異なる配線を通じて受信側２９１へ送付され、また、符号生成部１０６１に入力される。

符号生成部１０６１は、入力された、３２ビットの情報Ａのデータから、例えば、７ビットの冗長コードを生成する。７ビットの冗長コードは、冗長コードが非特許文献１及び２のＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）である場合に対応する。以下、冗長コードが非特許文献１及び２のＥＣＣ以外である場合は、冗長コードのビット長が他の値になる場合がある。非特許文献１及び２のＥＣＣは、受信側において、受信情報のＥＣＣによる復号データがゼロになるか否かにより、受信情報のビットエラーの有無の判定を可能にするものである。

ビットエラー検出部２２６１は、７ビットの冗長コードにより３２ビットの情報Ａを復号する。当該復号の方式は符号生成部１０６１が生成する符号に対応する方式によるものである。そして、ビットエラー検出部２２６１は、情報Ａに冗長コードにより復号する。そして、ビットエラー検出部２２６１は、復号データの検査により、情報Ａにビットエラーが生じたか否かを判定する。冗長コードが非特許文献１及び２のＥＣＣである場合は、ビットエラー検出部２２６１が行う復号は、情報ＡにＥＣＣを追加したデータと検査行列との積を求めるものである。そして、ビットエラー検出部２２６１は、情報ＡにＥＣＣを追加したデータと検査行列との積がゼロ行列にならない場合は、情報Ａにビットエラーが生じた旨を判定する。そして、ビットエラー検出部２２６１は、当該判定結果を出力する。

情報Ｂについても同様で、情報Ｂは、送信側１９１からデータ経路３０１を介して受信側２９１へ送付されるとともに、送信側１９１において符号生成部１０６２に入力される。情報Ｂは、通信線８０６により送信側１９１から受信側２９１へ送付され、また、通信線８０７により符号生成部１０６２に入力される。通信線８０６及び８０７の各々は７本の配線からなる配線群である。そして、情報Ｂの各ビット位置のデータは、同じタイミングで、通信線８０６及び８０７の異なる配線を通じて受信側２９１へ送付され、また、符号生成部１０６２に入力される。
送信側データ処理部１０１の符号生成部１０６１は、ビット長７の情報Ｂから７ビットの冗長コードを生成する。そして、ビットエラー検出部２２６２は、受信された情報Ｂを同じく受信された冗長コードで復号する。そして、ビットエラー検出部２０６２は、情報ＡにＥＣＣを追加したデータと検査行列との積がゼロ行列になるか否かを調べ、ビットエラーが生じたか否かを判定する。

なお、ビットエラー検出部２０６１及び２０６２がビットエラーの発生を判定する場合には、符号生成部１０６１及び１０６２で生成された冗長コードがデータ経路３０１で変更された場合が含まれる。その場合は、情報Ａ及びＢには、ビットエラーが生じていなくても、ビットエラー検出部２０６１及び２０６２はビットエラーを誤検出する。

次に、ＡＸＩ^ＴＭに準拠したデータを、データ経路を介して送付する場合のデータを非特許文献１及び２のＥＣＣにより検証する一般的ビットエラー検出システムについて説明する。ここで、ＡＸＩ^ＴＭはＡＲＭ^ＴＭ社により提案されたバスに関する規格であり周知である（非特許文献３参照）。

図２は、ＡＸＩ^ＴＭに準拠したデータを、データ経路を介して送付する場合のデータを非特許文献１及び２のＥＣＣにより検証する一般的ビットエラー検出システムの例であるビットエラー検出システム５００の構成を表す概念図である。

ビットエラー検出システム５００は、送信側データ処理部１０１と受信側データ処理部２０１とを備える。送信側データ処理部１０１は、ＥＣＣ符号生成部１０６３乃至１０６５を備える。また、受信側データ処理部２０１は、ビットエラー検出部２０６３乃至２０６５を備える。なお図２に表すデータ経路３０１の説明は、図１に表すデータ経路の説明と同じである。

送信側１９１からは、全部で８種類の情報が受信側２９１へ送付される。これら８種類の情報は、ＡＲＡＤＤＲ、ＡＲＩＤ、ＡＲＳＩＺＥ、ＡＲＬＥＮ、ＡＲＢＵＲＳＴ、ＡＲＬＯＣＫ、ＡＲＣＡＣＨＥ、ＡＲＰＲＯＴ及びＡＲＵＳＥＲである。これらの情報の内容はＡＸＩ^ＴＭに定められており公知である（非特許文献３参照）。なお、各情報が送付される通信線は、各情報のビット幅に対応する本数の配線からなる配線群である。各情報の各ビット位置のデータは、通信線の異なる配線を通じて、同じタイミングで送付される。

ＡＲＡＤＤＲは、送信側１９１から受信側２９１へ送付されるとともに、送信側１９１のＥＣＣ符号生成部１０６３に入力される。ＥＣＣ符号生成部１０６３は３２ビットのＡＲＡＤＤＲから、７ビットのＥＣＣ冗長コードであるＡＲＡＤＤＲ＿ＥＣＣを生成する。ＡＲＡＤＤＲ＿ＥＣＣは、データ経路３０１を介してビットエラー検出部２０６３へ送付される。

ビットエラー検出部２０６３は、送信側１９１から送付されたＡＲＡＤＤＲを、ＥＣＣ符号生成部１０６３から送付されたＡＲＡＤＤＲ＿ＥＣＣにより復号する。当該復号は、ＡＲＡＤＤＲにＡＲＡＤＤＲ＿ＥＣＣを追加したデータと、ＥＣＣに対応する検査行列との積を求めるものである。そして、ビットエラー検出部２０６３は、当該積がゼロ行列であるか否かを調べ、その結果を出力する。当該積がゼロ行列でない場合が、ＡＲＡＤＤＲにビットエラーが発生した場合に相当する。

また、送信側１９１から受信側２９１には、ＡＲＩＤ、ＡＲＳＩＺＥ、ＡＲＬＥＮ、ＡＲＢＵＲＳＴ、ＡＲＬＯＣＫ、ＡＲＣＡＣＨＥ及びＡＲＰＲＯＴが送付される。これらは、ＥＣＣ符号生成部１０６４にも入力される。ＥＣＣ符号生成部１０６４は、ＡＲＩＤ、ＡＲＳＩＺＥ、ＡＲＬＥＮ、ＡＲＢＵＲＳＴ、ＡＲＬＯＣＫ、ＡＲＣＡＣＨＥ及びＡＲＰＲＯＴを順番に組み合わせた組データを生成する。ここで、前記組データのビット幅は３２ビットを超えないものとする。符号生成部１０４６は、前記組データのビット幅が３２ビットより小さい場合は、組データに０のビットを加え、３２ビットの送信側組データを生成する。そして、ＥＣＣ符号生成部１０６４は、３２ビットの前記送信側組データから７ビットのＥＣＣ冗長コードであるＡＲＮＦＯ＿ＥＣＣを生成する。ＡＲＮＦＯ＿ＥＣＣは、送信側１９１から受信側２９１のビットエラー検出部２０６４へ送付される。

ビットエラー検出部２０６４は、送信側１９１から送付されたＡＲＩＤ、ＡＲＳＩＺＥ、ＡＲＬＥＮ、ＡＲＢＵＲＳＴ、ＡＲＬＯＣＫ、ＡＲＣＡＣＨＥ及びＡＲＰＲＯＴを順番に組み合わせる。そして、ビットエラー検出部２０６４は、さらに、必要に応じて０のビットを追加した、３２ビットの受信側組データを生成する。そして、ビットエラー検出部２０６４は、受信側組データをＥＣＣ符号生成部１０６４から送付されたＡＲＮＦＯ＿ＥＣＣにより復号する。当該復号は、前記受信側組データにＡＲＮＦＯ＿ＥＣＣを追加したデータと、ＥＣＣに対応する検査行列との積を求めるものである。そして、ビットエラー検出部２０６４は、当該積がゼロ行列であるか否かを調べ、その結果を出力する。当該積がゼロ行列でない場合が、前記受信側組データにビットエラーが生じた場合に相当する。

また、送信側１９１から受信側２９１にはｎビットのＡＲＵＳＥＲが送付される。ｎは３２以下の数であるとする。ＡＲＵＳＥＲはＥＣＣ符号生成部１０６５にも入力される。符号生成部１０５はＡＲＵＳＥＲのビット幅が３２ビットより小さい場合は、ＡＲＵＳＥＲに０のビットを加え、３２ビットの第二送信側組データを生成する。そして、ＥＣＣ符号生成部１０６４は、３２ビットの第二送信側補正組データから７ビットのＥＣＣ冗長コードであるＡＲＵＳＥＲ＿ＥＣＣを生成する。ＡＲＵＳＥＲ＿ＥＣＣは、送信側１９１から受信側２９１のビットエラー検出部２０６５へ送付される。

ビットエラー検出部２０６５は、送信側１９１から送付されたＡＲＵＳＥＲに必要に応じて０のビットを追加した、３２ビットの第二受信側組データを生成する。そして、ビットエラー検出部２０６５は、第二受信側組データをＥＣＣ符号生成部１０６５から送付されたＡＲＵＥＲ＿ＥＣＣにより復号する。当該復号は、前記第二受信側組データにＡＲＵＥＲ＿ＥＣＣを追加したデータと、ＥＣＣに対応する検査行列との積を求めるものである。そして、ビットエラー検出部２０６５は、当該積がゼロ行列であるか否かを調べ、その結果を出力する。当該積がゼロ行列でない場合が、前記第二受信側組データにビットエラーが生じた場合に相当する。

なお、特許文献１は、データに関係した補助データを冗長コードのビット長を増大させることなく含ませた新冗長コードを生成し、新冗長コードから補助データを検出するデータ記憶装置を開示する。

特開平０７−２５３９３４号公報

ＣｏｒｔｅｘＴＭ−Ｒ４およびＣｏｒｔｅｘ−Ｒ４Ｆ テクニカルリファレンス マニュアル リビジョン：ｒ１ｐ３、８．２．２． エラーのチェックと訂正、ａｒｍ、［平成３１年２月２０日検索］、インターネット（ｈｔｔｐ：／／ｉｎｆｏｃｅｎｔｅｒ．ａｒｍ．ｃｏｍ／ｈｅｌｐ／ｉｎｄｅｘ．ｊｓｐ？ｔｏｐｉｃ＝／ｃｏｍ．ａｒｍ．ｄｏｃ．ｄｄｉ０３６３ｆｊ／ｉｎｄｅｘ．ｈｔｍｌ） 符号理論の手ほどき（第１４回）、コンピュータ技術への符号理論の応用、テレビジョン学会誌Ｖｏｌ．４５、Ｎｏ９、ｐｐ．１０８９−１０９４（１９９１）． ＡＭＢＡＴＭ ＡＸＩＴＭ ａｎｄ ＡＣＥＴＭ Ｐｒｏｔｏｃｏｌ Ｓｐｅｃｉｆｉｃａｔｉｏｎ、 ＡＸ１３ＴＭ、 ＡＸ１４ＴＭ ａｎｄ ＡＸ１４−ＬｉｔｅＴＭ、 ＡＣＥ ａｎｄ ＡＣＥ−ＬｉｔｅＴＭ、 ＡＲＭ、［平成３１年２月２０日検索］、インターネット（ｈｔｔｐ：／／ｗｗｗ．ｇｓｔｉｔｔ．ｅｃｅ．ｕｆｌ．ｅｄｕ／ｃｏｕｒｓｅｓ／ｆａｌｌ１５／ｅｅｌ４７２０＿５７２１／ｌａｂｓ／ｒｅｆｓ／ＡＸＩ４＿ｓｐｅｃｉｆｉｃａｔｉｏｎ．ｐｄｆ）

図２に表すビットエラー検出システム５００は、送信側で３個の符号生成部、受信側で３個のビットエラー検出部を備えており、図１に表す場合と比較して、それらの数が増大している。図２は図１と比較してビットエラーを検出するデータの範囲が拡大しているが、このように、ビットエラーを検出するデータの範囲を拡大すると、一般的なビットエラー検出システムにおいては冗長コードの生成や復号に要する回路の規模が大きくなる。当該回路規模の増大はコスト増につながる。

本発明は、より小規模な符号生成回路でビットエラーの検出を可能にする検出装置等の提供を目的とする。

本発明の検出装置は、データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して第二受信された第二情報又は前記第二情報から導かれる情報との第二排他的論理和を生成する受信側排他的論理和生成部と、前記データ経路を介して第三受信された第一情報の前記第二排他的論理和による検査に係る検査結果を出力する出力部と、を備え、前記第一排他的論理和の各データが、前記第三受信に係る送信の前の前記第一情報から生成された冗長コードと、前記第二受信に係る送信の前の前記第二情報又は前記第二受信に係る送信の前の前記第二情報から導かれる情報と、により生成されたものである。

本発明の検出装置等は、より小規模な符号生成回路でビットエラーの検出を可能にする。

一般的なビットエラー検出システムの構成例（その１）を表す概念図である。 一般的なビットエラー検出システムの構成例（その２）を表す概念図である。 本実施形態のビットエラー検出システムの構成例（その１）を表す概念図である。 本実施形態のビットエラー検出システムの構成例（その２）を表す概念図である。 送信側データ変換部の構成例を表す概念図である。 受信側データ変換部の構成例を表す概念図である。 送信側ＥＸＯＲ回路への入力データ例（その１）を表す概念図である。 受信側ＥＸＯＲ回路への入力データ例（その１）を表す概念図である。 送信側ＥＸＯＲ回路へのデータの力例（その２）を表す概念図である。 受信側ＥＸＯＲ回路への入力データ例（その２）を表す概念図である。 送信側ＥＸＯＲ回路へのデータの力例（その３）を表す概念図である。 受信側ＥＸＯＲ回路への入力データ例（その３）を表す概念図である。 送信側ＥＸＯＲ回路へのデータの力例（その４）を表す概念図である。 受信側ＥＸＯＲ回路への入力データ例（その４）を表す概念図である。 実施形態の最小限の検出装置の構成を表すブロック図である。

本実施形態のビットエラー検出システムは、送信側において、第一情報から生成した冗長コードと第二情報との第一排他的論理和を生成する。ここで、前記第一及び第二情報は、送信側からデータ経路を介して受信側に送付される情報である。そして、前記ビットエラー検出システムは、受信側で受信された第一排他的論理和と、同じく受信された第二情報とにより、第二排他的論理和を生成する。そして、前記ビットエラー検出システムは、第二排他的論理和により、受信された前記第一情報の各ビット位置のデータを復号する。前記ビットエラー検出システムは、さらに、復号後のデータと受信された前記第一情報との関係が前記冗長コードについて設定されたものか否かを調べる。

上記場合において、データ経路において前記第一情報にビットエラーが生じた場合は、受信された第一情報のデータは送信前と異なる。また、受信後の第二データにビットエラーが生じた場合は、前記第二排他的論理和は前記冗長コードと異なる。従い、復号データと第一情報との関係は冗長コードについて設定されたものとは異なるものになる。従い、前記ビットエラー検出システムは、第一情報及び第二情報のいずれにビットエラーが生じた場合にも、復号後の第一情報と復号前の第一情報との関係が設定されたものと異なることを検出することにより、ビットエラーが発生したことを検出し得る。

ここで、本実施形態のビットエラー検出システムは、第二情報については冗長コードの生成も復号も行わない。そのため、本実施形態のビットエラー検出システムは、第二情報についての冗長コードの生成及び復号のための構成を必要としない。すなわち、本実施形態のビットエラー検出システムは、より小規模な符号生成回路及び復号回路の構成によりビットエラーの検出を行い得る。

以下、図面を参照して、本実施形態のビットエラー検出システムの詳細を説明する。

図３は、本実施形態のビットエラー検出システムの例であるビットエラー検出システム５００の構成を表す概念図である。なお、図３における情報Ａ及びＢ並びにデータ経路３０１の説明は、以下の説明を除いて、図１の場合と同じである。

情報Ａは、冗長コードの生成に用いられる前述の第一情報である。また、情報Ｂは、冗長コードとの間で排他的論理和を生成する前述の第二情報である。

ビットエラー検出システム５００は、送信側データ処理部１０１と受信側データ処理部２０１とを備える。

送信側データ処理部１０１は、符号生成部１０６１と送信側データ変換部１１８とを備える。送信側データ変換部１１８は、送信側ＥＸＯＲ回路１２１０乃至１２１６を備える。

受信側データ処理部２０１は、受信側データ変換部２１８とビットエラー検出部２０６１とを備える。受信側データ変換部２１８は、受信側ＥＸＯＲ回路２２１０乃至２２１６を備える。

情報Ａは、送信側１９１からデータ経路３０１を介して受信側２９１へ送付されるとともに、送信側１９１において符号生成部１０６１に入力される。情報Ａは通信線８０１により送信側１９１から受信側２９１へ送付され、通信線８０２により符号生成部１０６１へ入力される。通信線８０１及び８０２の各々は３２本の配線からなる配線群である。そして、情報Ａの各ビット位置のデータは、同じタイミングで、通信線８０１及び８０２の異なる配線を通じて受信側２９１へ送付され、また、符号生成部１０６１に入力される。

一方、情報Ｂは、送信側１９１からデータ経路３０１を介して受信側２９１へ送付されるとともに、送信側１９１において送信側データ変換部１１８の各ＥＸＯＲ回路に入力される。情報Ｂは通信線８０６により送信側１９１から受信側２９１へ送付される。通信線８０６は７本の配線からなる配線群である。そして、情報Ｂの各ビット位置のデータは、同じタイミングで、通信線８０６の異なる配線を通じて受信側２９１へ送付される。また、位置９９１の左方の通信線８０７と右方の７本の配線とは、同じものを単に異なる表記で表したものである。

符号生成部１０６１は、図１に表す符号生成部１０６１と同様に、入力された、３２ビットの情報Ａから７ビットの冗長コードを生成する。７ビットの冗長コードは、冗長コードが非特許文献１及び２のＥＣＣである場合に相当する。冗長コードが非特許文献１及び２のＥＣＣ以外である場合は、冗長コードのビット幅が他の値になる場合がある。

符号生成部１０６１は、生成した７ビットの冗長コードのそれぞれのビット位置のデータを、同じタイミングで、送信側ＥＸＯＲ回路１２１０乃至１２１６に入力する。当該タイミングは、例えば、クロックタイミングである。なお、［］内の整数が１個の場合、その整数は、対象データのビット位置を表す。

送信側ＥＸＯＲ回路１２１０乃至１２１６の各々は、入力された二つのデータの排他的論理和である第一排他的論理和を出力する。なお、入力データの排他的論理和を出力する回路の構成は周知であるので、ここでは、その説明は省略される。送信側ＥＸＯＲ回路１２１０乃至１２１６から出力された第一排他的論理和は、データ経路３０１を介して、受信側２９１へ送付される。

受信側２９１へ送付された前記第一排他的論理和は、受信側ＥＸＯＲ回路２２１０乃至２２１６の各々に同じタイミングで入力される。

受信側２９１へ送付された情報Ａは外部へ送付されるとともにビットエラー検出部２０６１にも入力される。当該外部は、例えば、情報Ａを利用する他の装置である。一方、受信側２９１へ送付された情報Ｂは外部へ送付されるとともに受信側ＥＸＯＲ回路２２１０乃至２２１６の各々にも入力される。当該外部は、例えば、情報Ｂを利用する他の装置である。なお、位置９９２の左方の通信線８０８と、右方の７本の配線とは、互いに、同じものを異なる表記で表したものである。

受信側ＥＸＯＲ回路２２１０乃至２２１６は、同じタイミングで入力された二つのデータの排他的論理和である第二排他的論理和を出力する。

受信側ＥＸＯＲ回路２２１０乃至２２１６から出力された第二排他的論理和はビットエラー検出部２０６１に入力される。

通信線８０１同様に通信線８０３は３２本の配線からなる配線群である。そして、情報Ａの各ビット位置のデータは、同じタイミングで、通信線８０３の異なる配線を通じてビットエラー検出部２０６１に入力される。

ビットエラー検出部２０６１は、入力された第二排他的論理和からなるコードにより、入力された情報Ａを復号する。そして、ビットエラー検出部２０６１は、復号情報が符号生成部１０６１が生成する冗長コードについて設定されたものであるか否かを判定する。ビットエラー検出部２０６１は、当該判定結果を外部に出力する。

ここで、ビットエラー検出部２０６１がビットエラーを検出する場合として、次の、三通りの場合が想定される。

上記場合は、第一には、情報Ａがデータ経路３０１において変更された場合である。

上記場合は、第二には、情報Ｂがデータ経路で変更された場合である。この場合は、各送信側ＥＸＯＲ回路により導出された第一排他的論理和について、各受信側ＥＸＯＲ回路によりさらに第二排他的論理和が導出されても、その第二排他的論理和は符号生成部１０６１が生成した冗長コードには戻らない。そのため、復号後の情報Ａは符号生成部１０６１が生成する冗長コードについて設定されたものにならない。

上記場合は、第三には、送信側１９１から受信側２９１へ送付された第一排他的論理和が、データ経路３０１において変更された場合である。この場合は、情報Ａ及びＢにビットエラーが生じていなくてもビットエラーを検出する誤検出になる。

図３に表すビットエラー検出システム５００は、上記第一及び第二の場合により、情報Ａ及びＢのいずれのビットエラーも検出し得る。

さらに、図１の構成では符号生成部が符号生成部１０６１及び１０６２の二つであり、ビットエラー検出部もビットエラー検出部２０６１及び２０６２の二つである。これに対し、図３の構成では符号生成部１０６１及びビットエラー検出部２０６１の各々１台ずつである。従い、図３に表すビットエラー検出システム５００は、冗長コードの生成及び復号のための回路構成を簡略化し得る。

なお、図３の構成においては、前記第三の場合として、第一排他的論理和のデータ経路３０１におけるビットエラーによるビットエラーの誤検出があり得る。これは、図１の構成における冗長コードのデータ経路３０１におけるビットエラーによるビットエラーの誤検出に相当する。しかしながら、図３の構成で送付される第一排他的論理和のビット数の７は図１の構成により送付される冗長コードのビット数の１４より少ない。従い、図３の構成における第一排他的論理和のビットエラーの発生確率は、図１の構成と比較して小さいと考えられる。そのため、図３の構成は図１の構成と比較して、ビットエラーの誤検出の発生確率を低減し得る。

図４は、ＡＸＩに準拠したデータを、データ経路を介して送付する場合のデータを非特許文献１及び２のＥＣＣにより検証する本実施形態のビットエラー検出システムの例であるビットエラー検出システム５００の構成を表す概念図である。

ビットエラー検出システム５００は、送信側データ処理部１０１と受信側データ処理部２０１とを備える。送信側データ処理部１０１は、ＥＣＣ符号生成部１０６と送信側データ変換部１１８とを備える。また、受信側データ処理部２０１は、ビットエラー検出部２０６と受信側データ変換部２１８とを備える。

送信側１９１からは、全部で８種類の情報が受信側２９１へ送付される。これら８種類の情報は、ＡＲＡＤＤＲ、ＡＲＩＤ、ＡＲＳＩＺＥ、ＡＲＬＥＮ、ＡＲＢＵＲＳＴ、ＡＲＬＯＣＫ、ＡＲＣＡＣＨＥ、ＡＲＰＲＯＴ及びＡＲＵＳＥＲである。これらの情報の内容はＡＸＩ^ＴＭに定められており公知である。なお、各情報送付される通信線は、各情報のビット幅に対応する本数の配線からなる配線群である。各情報の各ビット位置のデータは、通信線の異なる配線を通じて、同じタイミングで送付される。

これらのうち、ＡＲＡＤＤＲは、ＥＣＣ冗長コードの生成元の情報であり、前述の第一情報である。また、ＡＲＩＤ、ＡＲＳＩＺＥ、ＡＲＬＥＮ、ＡＲＢＵＲＳＴ、ＡＲＬＯＣＫ、ＡＲＣＡＣＨＥ、ＡＲＰＲＯＴ及びＡＲＵＳＥＲは、冗長コードの生成元にならない前述の第二情報である。

第一情報であるＡＲＡＤＤＲは、送信側１９１から受信側２９１へ送付されるとともに、送信側１９１においてＥＣＣ符号生成部１０６に入力される。ＥＣＣ符号生成部１０６は３２ビットのＡＲＡＤＤＲから、７ビットのＥＣＣ冗長コードであるＡＲＡＤＤＲ＿ＥＣＣを生成する。ＡＲＡＤＤＲ＿ＥＣＣは、送信側データ変換部１１８に入力される。

送信側データ変換部１１８には、また、第二情報である、ＡＲＩＤ、ＡＲＳＩＺＥ，ＡＲＬＥＮ、ＡＲＢＵＲＳＴ、ＡＲＬＯＣＫ、ＡＲＣＡＣＨＥ、ＡＲＰＲＯＴ及びＡＲＵＳＥＲが入力される。

送信側データ変換部１１８は、７ビットのＡＲＡＤＤＲ＿ＥＣＣの各ビットと、第二情報を構成するデータ又は第二情報の縮退データとの排他的論理和である７ビットのＡＲＡＤＤＲ＿ＥＣＣを導出する。なお、送信側データ変換部１１８の構成例は図５、図７、図９、図１１及び図１３を参照して後述される。また、縮退データの入力例は図１１及び図１３を参照して後述される。

ＡＲＡＤＤＲ＿ＥＣＣは、データ経路３０１を介して、受信側２９１へ送付される。

受信側２９１の受信側データ変換部２１８には、ＡＲ＿ＥＣＣ並びに第二情報が入力される。第二情報は、前述のように、ＡＲＩＤ、ＡＲＳＩＺＥ、ＡＲＬＥＮ、ＡＲＢＵＲＳＴ、ＡＲＬＯＣＫ、ＡＲＣＡＣＨＥ、ＡＲＰＲＯＴ及びＡＲＵＳＥＲである。

受信側データ変換部２１８は、７ビットのＡＲ＿ＥＣＣの各ビットと、第二情報を構成する各ビット位置のデータ又は第二情報の縮退データとの排他的論理和である７ビットの第二排他的論理和を導出する。当該導出の際に、ＡＲ＿ＥＣＣの各ビットと、そのビットのデータが送信側データ変換部１１８でＡＲＡＤＤＲ＿ＥＣＣとの排他的論理和の演算を行う際に用いられたデータの、データ経路３０１通過後のもの、との間の排他的論理和演算が行われる。第二排他的論理和はビットエラー検出部２０６に入力される。受信側データ変換部２１８の構成例は、図６、図８、図１０、図１２及び図１４を参照して後述される。

ビットエラー検出部２０６には、第二排他的論理和に加えて、データ経路３０１を通過した後の第一情報であるＡＲＡＤＤＲが入力される。

ビットエラー検出部２０６は、入力された７ビットの第二排他的論理和を復号用コードとして、第一情報であるＡＲＡＤＤＲを復号する。当該復号は、ＡＲＡＤＤＲに前記第二排他的論理和を追加したデータと、ＥＣＣに対応する検査行列との積を求めるものである。そして、ビットエラー検出部２０６は、当該積がゼロ行列であるか否かを調べ、その結果を出力する。当該積がゼロ行列でない場合が、前記第ＡＲＡＤＤＲにビットエラーが生じたか、前記第二排他的論理和がＥＣＣ符号生成部１０６が生成したＥＣＣに等しくないかのいずれかの場合である。そして、前記第二排他的論理和がＥＣＣ符号生成部１０６が生成したＥＣＣに等しくない場合には、第二情報にビットエラーが生じた場合が含まれる。従い、ビットエラー検出部２０６が前記積がゼロ行列でない旨の判定結果を出力した場合には、第一情報が第二情報化のいずれかにビットエラーが生じた場合が含まれる。

図５は、図４に表す送信側データ変換部１１８の構成例を表す概念図である。

送信側データ変換部１１８は、送信側ＥＸＯＲ回路１２１０乃至１２１６を備える。

７ｂｉｔのＡＲＡＤＤＲ＿ＥＣＣの各ビット位置のデータは送信側ＥＸＯＲ回路１２１０乃至１２１６の各々に入力される。送信側ＥＸＯＲ回路１２１０乃至１２１６の符号の末尾の数字は、入力されるデータのＡＲＡＤＤＲ＿ＥＣＣにおけるビット位置に対応している。

一方、第二情報の各ビット位置のデータについては、入力される送信側ＥＸＯＲ回路の選択は任意である。当該選択の例については、図７、図９及び図１３を参照して後述される。

また、第二情報の所定のデータ範囲は縮退データに変換されて送信側ＥＸＯＲ回路に入力されても構わない。それらの所定のデータ範囲が縮退データにされて送信側ＥＸＯＲ回路に入力される例は、図１１及び図１３を参照して後述される。

また、一つの送信側ＥＸＯＲ回路に同じタイミングで入力されるデータ数は１以上の任意である。当該データ数が１の場合は、ＡＲＡＤＤＲ＿ＥＣＣのあるビット位置のデータのみが入力される場合である。

また、送信側ＥＸＯＲ回路に入力されることが想定されたデータがＡＲＡＤＤＲ＿ＥＣＣのあるビット位置のデータのみである場合には、その送信側ＥＸＯＲ回路はなくても構わない。

各送信側ＥＸＯＲ回路は、同じタイミングで入力されたデータについての排他的論理和であるＡＲ＿ＥＣＣを出力する。

ＡＲ＿ＥＣＣは、図４に表すデータ経路３０１を介して受信側２９１の受信側データ変換部２１８に送付される。

図６は、図４に表す受信側データ変換部２１８の構成例を表す概念図である。図６に表す受信側データ変換部２１８は、図４に表す送信側データ変換部１１８が図５に表すものである場合に対応するものである。

受信側データ変換部２１８は、受信側ＥＸＯＲ回路２２１０乃至２２１６を備える。

７ｂｉｔのＡＲ＿ＥＣＣの各ビット位置のデータを受信側ＥＸＯＲ回路２２１０乃至２２１６の各々に同じタイミングで入力される。ここでは、受信側ＥＸＯＲ回路２２１０乃至２２１６の符号の末尾の数字が、入力されるデータのＡＲ＿ＥＣＣにおけるビット位置に対応している。

一方、第二情報の各ビット位置の各データが入力される受信側ＥＸＯＲ回路２２１０乃至２２１６の符号の末尾の数字は、図５においてそのデータが入力された送信側ＥＸＯＲ回路１２１０乃至１２１６のものと同じである。

受信側ＥＸＯＲ回路に入力されるデータの例は、図８、図１０及び図１４を参照して後述される。

また、図５において第二情報の所定のデータ範囲が縮退データにされて送信側ＥＸＯＲ回路に入力された場合は、受信側においても当該データ範囲は同様の縮退データにされて、対応する受信側ＥＸＯＲ回路に入力される。所定のデータ範囲が縮退データにされて対応する受信側ＥＸＯＲ回路に入力される例は、図１２及び図１４を参照して後述される。

また、対応する送信側ＥＸＯＲ回路がないことが想定される場合は、受信側ＥＸＯＲ回路は存在しない。

各受信側ＥＸＯＲ回路は、同じタイミングで入力されたデータについての排他的論理和である第二排他的論理和を出力する。

第二排他的論理和は、図４に表すビットエラー検出部２０６に入力される。

以下、図５の送信側ＥＸＯＲ回路及び図６の受信側ＥＸＯＲ回路への入力データ例を、図７乃至図１４を参照して説明する。

図７は、図５に表す送信側ＥＸＯＲ回路への入力データ例（その１）を表す概念図である。図７は、図５に表す第二情報のうちＡＲＳＩＺＥとＡＲＬＥＮのみについての入力例を表す。

前述のように、各送信側ＥＸＯＲ回路には、ＡＲＡＤＤＲ［３１：０］から生成したＥＣＣ冗長コードであるＡＲＡＤＤＲ＿ＥＣＣの各ビット位置のデータが入力される。図７の例では、送信側ＥＸＯＲ回路の符号の最右方の数字は、入力されるＡＲＡＤＤＲ＿ＥＣＣのビット位置を表す値と一致している。また、図７の例では、各送信側ＥＸＯＲ回路に入力されるＡＲＡＤＤＲ＿ＥＣＣ以外のデータのビット位置も、送信側ＥＸＯＲ回路の符号の最右方の数字と一致している。送信側ＥＸＯＲ回路の各々からは、その送信側ＥＸＯＲ回路を表す符号の最右方の数字を、ビット位置を表す値とするＡＲ＿ＥＣＣが出力される。

なお、図７においては、一つの送信側ＥＸＯＲ回路に同じタイミングで入力されるデータの数は、２又は３であるが、４以上のデータが同じタイミングで入力されても構わない。

図８は、図６に表す受信側ＥＸＯＲ回路への入力データ例（その１）を表す概念図である。図８は、図５に表す送信側ＥＸＯＲ回路への入力データが図７のものである場合に対応する、図６に表す受信側ＥＸＯＲ回路への入力データ例を表す。図８に表す構成は、図７に表す構成の、各ＡＲＡＤＤＲ＿ＥＣＣを同じビット位置のＡＲ＿ＥＣＣで、送信側ＥＸＯＲ回路１２１０乃至１２１３を受信側ＥＸＯＲ回路２２１０乃至２２１３で、各々置き換えたものである。図８に表す構成は、さらに、図７に表す構成の、各ビット位置のＡＲ＿ＥＣＣを同じビット位置のＡＲＡＤＤＲ＿ＥＣＣで、置き換えたものである。

図９は、図５に表す送信側ＥＸＯＲ回路への入力データの例（その２）を表す概念図である。図９は、図５に表す第二情報のうちＡＲＳＩＺＥとＡＲＬＥＮのみについての入力例を表している。

前述のように、各送信側ＥＸＯＲ回路には、ＡＲＡＤＤＲ［３１：０］から生成したＥＣＣ冗長コードであるＡＲＡＤＤＲ＿ＥＣＣの各ビット位置のデータが入力される。送信側ＥＸＯＲ回路の符号の最右方の数字は、入力されるＡＲＡＤＤＲ＿ＥＣＣのビット位置と一致している。一方、各送信側ＥＸＯＲ回路に入力されるＡＲＡＤＤＲ＿ＥＣＣ以外のデータのビット位置は、送信側ＥＸＯＲ回路の符号の最右方の数字と必ずしも一致していない。送信側ＥＸＯＲ回路の各々からは、その送信側ＥＸＯＲ回路を表す符号の最右方の数字を、ビット位置を表す値とするＡＲ＿ＥＣＣが出力される。

なお、図９では、一つの送信側ＥＸＯＲ回路に同じタイミングで入力されるデータの数は、２であるが、３以上のデータが同じタイミングで入力されても構わない。

図１０は図６に表す受信側ＥＸＯＲ回路への入力データ例（その２）を表す概念図である。図１０は、図５に表す送信側ＥＸＯＲ回路への入力データが図９のものである場合に対応する、図６に表す受信側ＥＸＯＲ回路への入力データ例を表す。図１０に表す構成は、図９に表す構成の、各ＡＲＡＤＤＲ＿ＥＣＣを同じビット位置のＡＲ＿ＥＣＣで、送信側ＥＸＯＲ回路１２１０乃至１２１６を受信側ＥＸＯＲ回路２２１０乃至２２１６で、各々置き換えたものである。図１０に表す構成は、さらに、図９に表す構成の、各ＡＲ＿ＥＣＣを同じビット位置のＡＲＡＤＤＲ＿ＥＣＣで置き換えたものである。

図１１は、図５に表す送信側ＥＸＯＲ回路への入力データ例（その３）を表す概念図である。図１１は、図５に表す第二情報のうちＡＲＵＳＥＲのみについての入力例を表している。

ＡＲＵＳＥＲ［０］乃至［ｎ−１］の各々は、同じタイミングで、縮退部１３１に入力される。縮退部１３１は、入力されたＡＲＵＳＥＲ［０］乃至［ｎ−１］から１ビットの縮退データを生成する。当該縮退データは、例えば、公知のパリティ符号である。なお、複数のデータからパリティ符号を生成する縮退部の構成は公知である。縮退部１３１により生成された縮退データはＡＲＡＤＤＲ＿ＥＣＣ［４］と同じタイミングで、送信側ＥＸＯＲ回路１２１４に入力される。

送信側ＥＸＯＲ回路１２１４は、ＡＲＡＤＤＲ＿ＥＣＣ［４］と縮退データとの排他的論理和であるＡＲ＿ＥＣＣ［４］を出力する。

なお、図１１では、ＡＲＵＳＥＲ［０］乃至［ｎ−１］から、縮退データを生成しているが、第二情報のいずれの情報から縮退データが生成され、送信側ＥＸＯＲ回路に入力されてもよい。

また、第二情報から選択された２つ以上の情報の組合せから、縮退データが生成されて、送信側ＥＸＯＲ回路に入力されてもよい。

また、縮退データの数が２ビット以上であり、それぞれが、送信側ＥＸＯＲ回路に入力されてもよい。

なお、縮退データが送信側ＥＸＯＲ回路に入力される場合は、送信側回路に入力される情報の入力のタイミングは、縮退データの入力のタイミングに合わせて調整される。

図１２は図６に表す受信側ＥＸＯＲ回路への入力データ例（その３）を表す概念図である。図１２は、図５に表す送信側ＥＸＯＲ回路への入力データが図１１のものである場合に対応する、図６に表す受信側ＥＸＯＲ回路への入力データ例を表す。図１２は、図１１において、ＡＲＡＤＤＲ＿ＥＣＣ［４］をＡＲ＿ＥＣＣ［４］で、送信側ＥＸＯＲ回路１２１４を受信側ＥＸＯＲ回路２２１４で、ＡＲ＿ＥＣＣ［４］をＡＲＡＤＤＲ＿ＥＣＣ［４］で、各々、置き換えたものである。

図１３は、図５に表す送信側ＥＸＯＲ回路への入力データ例（その４）を表す概念図である。図９は、図５に表すすべての第二情報についていずれかの送信側ＥＸＯＲ回路に入力される場合の入力データ例を表す。

前述のように、各送信側ＥＸＯＲ回路には、ＡＲＡＤＤＲ［３１：０］から生成したＥＣＣ冗長コードであるＡＲＡＤＤＲ＿ＥＣＣの各ビット位置のデータが入力される。送信側ＥＸＯＲ回路の符号の最右方の数字は、入力されるＡＲＡＤＤＲ＿ＥＣＣのビット位置と一致している。

また、各送信側ＥＸＯＲ回路に同じタイミングに入力されるデータの数は、４又は３である。

また、ＡＲＩＤ［０］乃至［ｍ−１］については、縮退部１３１１により生成された縮退データが送信側ＥＸＯＲ回路１２１０に入力される。また、ＡＲＵＳＥＲ［０］乃至［ｎ−１］については、縮退部１３１２により生成された縮退データが送信側ＥＸＯＲ回路１２１５に入力される。

送信側ＥＸＯＲ回路の各々からは、その送信側ＥＸＯＲ回路を表す符号の最右方の数字をビット位置とするＡＲ＿ＥＣＣが出力される。

なお、図１３には、一つの送信側ＥＸＯＲ回路に同じタイミングで入力されるデータの数は、３又は４であるが、一つの送信側ＥＸＯＲ回路に５以上のデータが同じタイミングで入力されても構わない。

また、送信側ＥＸＯＲ回路に各データが入力されるタイミングは、図示されないバッファ等により、同じタイミングになるように、調整される。

図１４は図６に表す受信側ＥＸＯＲ回路への入力データ例（その４）を表す概念図である。図１４は、図５に表す送信側ＥＸＯＲ回路への入力データが図１３のものである場合に対応する、図６に表す受信側ＥＸＯＲ回路への入力データを表す。図１４に表す構成は、図１３に表す構成の、各ＡＲＡＤＤＲ＿ＥＣＣを同じビット位置のＡＲ＿ＥＣＣで、送信側ＥＸＯＲ回路１２１０乃至１２１３を受信側ＥＸＯＲ回路２２１０乃至２２１３で、各々置き換えたものである。図１４に表す構成は、さらに、図１３に表す構成の、各ＡＲ＿ＥＣＣを同じビット位置のＡＲＡＤＤＲ＿ＥＣＣで置き換えたものである。

以上説明したように、本実施形態のビットエラー検出システム５００は、まず、送信側１９１において、第一情報の各ビット位置のデータから生成した冗長コードの各々と第二情報の各ビット位置のデータ又は縮退データから選択されたデータとの第一排他的論理和を生成する。この際に、ビットエラー検出システム５００は、前記第二情報のすべてのビット位置のデータが、前記第一排他的論理和の生成に用いられるようにする。前記第一及び第二情報並びに前記第一排他的論理和は、データ経路３０１を介して受信側２９１へ送付される。

そして、ビットエラー検出システム５００は、受信側２９１で受信された第一排他的論理和の各ビット位置のデータと、同じく受信された前記第二情報のデータ又は縮退データとの間で、第二排他的論理和を生成する。ここで、前記第二情報のデータは、送信側１９１でそのビット位置のデータを生成するのに用いられたものである。そして、ビットエラー検出システム５００は、第二排他的論理和により、受信された前記第一情報の各ビット位置のデータを復号する。ビットエラー検出システム５００は、さらに、復号後のデータが、符号生成部が生成した冗長コードについて設定されたものか否かを判定する。

その際に、データ経路３０１において前記第一情報のあるデータが変更されるビットエラーが生じた場合は、復号後のデータは設定されたものと異なる。

一方、受信後の第二データが送信前の第二データと異なるものとなるビットエラーが生じた場合は、前記第二排他的論理和が前記冗長コードと異なるものになる。そのため、復号後のデータは、設定されたものと異なる。

このように、復号後のデータが設定されたものと異なる場合には、第一情報及び第二情報にビットエラーが生じた場合が含まれる。これにより、本実施形態のビットエラー検出システムは、第一情報及び第二情報のいずれかにビットエラーが発生したことの検出が可能である。
［効果］
本実施形態のビットエラー検出システムは、第一情報と第二情報とが送信側から受信側に送付される場合に、第一情報については冗長コードを生成するが、第二情報については冗長コードを生成しない。従い、第二データについては受信側での冗長コードによる復号も行われない。そのため、前記ビットエラー検出システムは、ビットエラーの検出を、図１及び図２に表すような一般的なビットエラー検出システムと比較して、より小規模な符号生成回路及び復号回路で行い得る。例えば、図３のビットエラー検出システムは、符号生成部及びビットエラー検出部の数は、同じデータ範囲の対しデータを監視する図１に表す場合が各二個であるのに対し、半分の各一個である。また、図４のビットエラー検出システムは同じデータ範囲のビットエラーを監視する図２のビットエラー検出システムの各三個の三分の一の各一個である。

復号後のデータが前記冗長コードについて設定されたものとならない場合には、前記第一排他的論理和がデータ経路で変更された場合が含まれ得る。その場合は、前記ビットエラー検出システムは、前記第一及び第二情報のデータがデータ経路で変更されるビットエラーが生じなくても、前記ビットエラー検出システムがビットエラーを検出する誤検出が生じ得る。しかしながら、先行技術の項で説明した一般的なビットエラー検出システムにおいては、送信側から受信側へ送付された冗長コードがデータ経路で変更されることによるビットエラーの誤検出が生じうる。そして、本実施形態のビットエラー検出システムが送信側から受信側に送付する前記第一排他的論理和のデータ数は、先行技術の項で説明した一般的なビットエラー検出システムが送信側から受信側に送付する冗長コードのデータ数より少ない。従い、本実施形態のビットエラー検出システムは、先行技術の項で説明した一般的なビットエラー検出システムと比較して、誤検出の原因となる送付データの数が少ない分、誤検出の発生確率が小さい。

本実施形態のビットエラー検出システムは、前記第一排他的論理和を生成するために用いるデータとして、前記第二情報に含まれるデータを縮退させた縮退データを縮退させたデータを用いる場合がある。その場合は、第二情報として多くのデータがある場合に、冗長コードや第一排他的論理和の１データと組み合わせて排他的論理和を導出する第二情報のデータ数を減らすことができる。上記場合は、その分、前記第一排他的論理和情報及び前記第二排他的論理和情報の生成が容易になる。

以上の説明では、ビットエラー検出用の冗長コードとして、主に、非特許文献１及び２のＥＣＣを用いた場合を説明した。しかしながら、実施形態の冗長コードは、冗長コード又は元データにビットエラーが生じた場合に、その旨を検証できるものであれば構わない。そのような冗長コードには、例えば、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）やリードソロモン方式の冗長コードが含まれる。

図１５は、実施形態の最小限の検出装置である検出装置２０１ｘの構成を表すブロック図である。

検出装置２０１ｘは、受信側排他的論理和生成部２２１ｘと、出力部２０６ｘとを備える。

受信側排他的論理和生成部２２１ｘは、データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して第二受信された第二情報又は前記第二情報から導かれる情報との第二排他的論理和を生成する。

出力部２０６ｘは、前記データ経路を介して第三受信された第一情報の前記第二排他的論理和による検査に係る検査結果を出力する前記第一排他的論理和の各データが、前記第三受信に係る送信の前の前記第一情報から生成された冗長コードと、前記第二受信に係る送信の前の前記第二情報又は前記第二受信に係る送信の前の前記第二情報から導かれる情報と、により生成されたものである。

検出装置２０１ｘを用いる場合、前記第二情報についての冗長コードの生成は行われない。そのため、前記第二情報について冗長コードを生成する構成は必要ない。そのため、検出装置２０１ｘは、より小規模な符号生成回路でビットエラーの検出を可能にする。

そのため、検出装置２０１ｘは、前記構成により、［発明の効果］の項に記載した効果を奏する。

なお、図１５に表す検出装置２０１ｘは、例えば、図３又は図４に表す受信側データ処理部２０１である。

また、受信側排他的論理和生成部２２１ｘは、例えば、図３又は図４に表す、受信側データ変換部２１８である。

また、出力部２０６ｘは、例えば、図３又は図４に表すビットエラー検出部２０６のうち、ビットエラーの検出結果の出力を行う部分である。

また、前記データ経路は、例えば、図３又は図４に表す、データ経路３０１である。

また、前記第一排他的論理和は、例えば、前述の第一排他的論理和であり、例えば、図４乃至図１４に表すＡＲ＿ＥＣＣである。

また、前記第二排他的論理和は、例えば、前述の第二排他的論理和である。

また、前記第一情報は、例えば、図３に表す情報Ａ、並びに、図４、図５、図７、図９、図１１及び図１３に表すＡＲＡＤＤＲである。

また、前記第二情報は、例えば、前述の第二情報であり、図３に表す情報Ｂ、並びに、図４、図５、図１３に表すＡＲＩＤ、ＡＲＳＩＺＥ、ＡＲＬＥＮ、ＡＲＢＵＲＳＴ、ＡＲＬＯＣＫ、ＡＲＣＡＣＨＥ、ＡＲＰＲＯＴ及びＡＲＵＳＥＲの少なくとも一部である。

また、前記第一受信は、例えば、前記第一排他的論理和の、図３及び図４に表す受信側での受信である。

また、前記第二受信は、例えば、前記第二情報の図３及び図４に表す受信側での受信である。

また、前記第三受信は、例えば、前記第一情報の図３及び図４に表す受信側での受信である。

以上、本発明の各実施形態を説明したが、本発明は、前記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で更なる変形、置換、調整を加えることができる。例えば、各図面に示した要素の構成は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。

また、前記の実施形態の一部又は全部は、以下の付記のようにも記述され得るが、以下には限られない。
（付記１）
データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して第二受信された第二情報又は前記第二情報から導かれる情報との第二排他的論理和を生成する受信側排他的論理和生成部と、
前記データ経路を介して第三受信された第一情報の前記第二排他的論理和による検査に係る検査結果を出力する出力部と、
を備え、
前記第一排他的論理和の各データが、前記第三受信に係る送信の前の前記第一情報から生成された冗長コードと、前記第二受信に係る送信の前の前記第二情報又は前記第二受信に係る送信の前の前記第二情報から導かれる情報と、により生成されたものである、
検出装置。
（付記２）
前記検査が、前記第一情報の前記冗長コードによる復号データが前記冗長コードについて設定されたものであるかについてのものである、付記１に記載された検出装置。
（付記３）
前記第二情報から導かれる情報が、前記第二情報の少なくとも一部のデータから生成された縮退データを含む、付記１又は付記２に記載された検出装置。
（付記４）
前記縮退データが、前記第二情報の少なくとも一部のデータから生成されたパリティ符号である、付記３に記載された検出装置。
（付記５）
前記第一排他的論理和の任意のデータの生成元の前記冗長コードのデータは、前記第一排他的論理和の他のデータの生成元の前記冗長コードのデータと異なる、付記１乃至付記４のうちのいずれか一に記載された検出装置。
（付記６）
前記第一排他的論理和の任意のデータの生成元の前記第二情報のデータは、前記第一排他的論理和の他のデータの生成元の前記第二情報のデータと異なる、付記１乃至付記５のうちのいずれか一に記載された検出装置。
（付記７）
前記第一排他的論理和の任意のデータの生成元の前記第二情報のデータが、互いに異なる二以上のデータである場合がある、付記１乃至付記６のうちのいずれか一に記載された検出装置。
（付記８）
前記第一排他的論理和の任意のデータの生成元の前記第二情報のデータが、互いに異なる三以上のデータである場合がある、付記１乃至付記７のうちのいずれか一に記載された検出装置。
（付記９）
前記第一排他的論理和の任意のデータの生成元の前記第二情報のデータが、互いに異なる四以上のデータである場合がある、付記１乃至付記８のうちのいずれか一に記載された検出装置。
（付記１０）
前記第一排他的論理和のあるデータの生成元のデータのデータ数が、前記第一排他的論理和の他のデータの生成元のデータのデータ数と異なる、付記１乃至付記９のうちのいずれか一に記載された検出装置。
（付記１１）
データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して第二受信された第二情報との第二排他的論理和を生成し、前記データ経路を介して第三受信された第一情報を前記第二排他的論理和により復号した復号データを生成し、前記復号データと前記データ経路を介して前記第三受信された前記第一情報との関係が冗長コードについて設定されたものであるかについての判定結果を出力する検出装置がある場合において、
前記第三受信に係る送信の前の前記第一情報から前記冗長コードを生成する符号生成部と、
前記第一排他的論理和の各データを、前記冗長コードと前記第二受信に係る送信の前の前記第二情報とにより生成する、送信側排他的論理和生成部と、
を備える、
生成装置。
（付記１２）
第一排他的論理和の各データを、第三送信の前の第一情報から生成された冗長コードと第二送信の前の第二情報とにより生成する生成装置と、
データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して第二送信に係る受信がされた前記第二情報との第二排他的論理和を生成し、前記データ経路を介して前記第三送信に係る受信がされた前記第一情報を前記第二排他的論理和により復号した復号データを生成し、前記復号データと前記データ経路を介して前記第三送信に係る受信がされた前記第一情報との関係が前記冗長コードについて設定されたものであるかについての判定結果を出力する、検出装置と、
を備える、
検出システム。
（付記１３）
第一排他的論理和の各データを、第三送信の前の第一情報から生成された冗長コードと、第二送信の前の第二情報とにより生成し、
データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して前記第二送信に係る受信がされた前記第二情報との第二排他的論理和を生成し、前記データ経路を介して前記第三送信に係る受信がされた前記第一情報を前記第二排他的論理和により復号した復号データを生成し、前記復号データと前記データ経路を介して前記第三送信に係る受信がされた前記第一情報との関係が前記冗長コードについて設定されたものであるかについての判定結果を出力する、
検出方法。
（付記１４）
第一排他的論理和の各データを、第三送信の前の第一情報から生成された冗長コードと、第二送信の前の第二情報とにより生成する処理と、
データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して前記第二送信に係る受信がされた前記第二情報との第二排他的論理和を生成する処理と、前記データ経路を介して前記第三送信に係る受信がされた前記第一情報を前記第二排他的論理和により復号した復号データを生成する処理と、前記復号データと前記データ経路を介して前記第三送信に係る受信がされた前記第一情報との関係が前記冗長コードについて設定されたものであるかについての判定結果を出力する処理と
をコンピュータに実行させる検出プログラム。

１０１ 送信側データ処理部
１０６１、１０６２ 符号生成部
１０６、１０６３、１０６４、１０６５ ＥＣＣ符号生成部
１１８ 送信側データ変換部
１２１０、１２１１、１２１２、１２１３、１２１４、１２１５、１２１６ 送信側ＥＸＯＲ回路
１９１ 送信側
２０１ 受信側データ処理部
２０１ｘ 検出装置
２０６１、２０６２、２０６３、２０６４、２０６５ ビットエラー検出部
２０６ｘ 出力部
２１８ 受信側データ変換部
２２１ｘ 受信側排他的論理和生成部
２２１０、２２１１、２２１２、２２１３、２２１４、２２１５、２２１６ 受信側ＥＸＯＲ回路
２９１ 受信側
３０１ データ経路
５００ ビットエラー検出システム

Claims (10)

1. データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して第二受信された第二情報又は前記第二情報から導かれる情報との第二排他的論理和を生成する受信側排他的論理和生成部と、
   前記データ経路を介して第三受信された第一情報の前記第二排他的論理和による検査に係る検査結果を出力する出力部と、
   を備え、
   前記第一排他的論理和の各データが、前記第三受信に係る送信の前の前記第一情報から生成された冗長コードと、前記第二受信に係る送信の前の前記第二情報又は前記第二受信に係る送信の前の前記第二情報から導かれる情報と、により生成されたものである、
   検出装置。
2. 前記検査が、前記第一情報の前記冗長コードによる復号データが前記冗長コードについて設定されたものであるかについてのものである、請求項１に記載された検出装置。
3. 前記第二情報に基づく情報が、前記第二情報の少なくとも一部のデータから生成された縮退データを含む、請求項１又は請求項２に記載された検出装置。
4. 前記縮退データが、前記第二情報の少なくとも一部のデータから生成されたパリティ符号である、請求項３に記載された検出装置。
5. 前記第一排他的論理和の任意のデータの生成元の前記冗長コードのデータは、前記第一排他的論理和の他のデータの生成元の前記冗長コードのデータと異なる、請求項１乃至請求項４のうちのいずれか一に記載された検出装置。
6. 前記第一排他的論理和の任意のデータの生成元の前記第二情報のデータは、前記第一排他的論理和の他のデータの生成元の前記第二情報のデータと異なる、請求項１乃至請求項５のうちのいずれか一に記載された検出装置。
7. データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して第二受信された第二情報との第二排他的論理和を生成し、前記データ経路を介して第三受信された第一情報を前記第二排他的論理和により復号した復号データを生成し、前記復号データと前記データ経路を介して前記第三受信された前記第一情報との関係が冗長コードについて設定されたものであるかについての判定結果を出力する検出装置がある場合において、
   前記第三受信に係る送信の前の前記第一情報から前記冗長コードを生成する符号生成部と、
   前記第一排他的論理和の各データを、前記冗長コードと前記第二受信に係る送信の前の前記第二情報とにより生成する、送信側排他的論理和生成部と、
   を備える、
   生成装置。
8. 第一排他的論理和の各データを、第三送信の前の第一情報から生成された冗長コードと第二送信の前の第二情報とにより生成する生成装置と、
   データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して第二送信に係る受信がされた前記第二情報との第二排他的論理和を生成し、前記データ経路を介して前記第三送信に係る受信がされた前記第一情報を前記第二排他的論理和により復号した復号データを生成し、前記復号データと前記データ経路を介して前記第三送信に係る受信がされた前記第一情報との関係が前記冗長コードについて設定されたものであるかについての判定結果を出力する、検出装置と、
   を備える、
   検出システム。
9. 第一排他的論理和の各データを、第三送信の前の第一情報から生成された冗長コードと、第二送信の前の第二情報とにより生成し、
   データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して前記第二送信に係る受信がされた前記第二情報との第二排他的論理和を生成し、前記データ経路を介して前記第三送信に係る受信がされた前記第一情報を前記第二排他的論理和により復号した復号データを生成し、前記復号データと前記データ経路を介して前記第三送信に係る受信がされた前記第一情報との関係が前記冗長コードについて設定されたものであるかについての判定結果を出力する、
   検出方法。
10. 第一排他的論理和の各データを、第三送信の前の第一情報から生成された冗長コードと、第二送信の前の第二情報とにより生成する処理と、
    データ経路を介して第一受信された第一排他的論理和と前記データ経路を介して前記第二送信に係る受信がされた前記第二情報との第二排他的論理和を生成する処理と、前記データ経路を介して前記第三送信に係る受信がされた前記第一情報を前記第二排他的論理和により復号した復号データを生成する処理と、前記復号データと前記データ経路を介して前記第三送信に係る受信がされた前記第一情報との関係が前記冗長コードについて設定されたものであるかについての判定結果を出力する処理と
    をコンピュータに実行させる検出プログラム。

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