JP2020102540A

JP2020102540A - Semiconductor device

Info

Publication number: JP2020102540A
Application number: JP2018239925A
Authority: JP
Inventors: 近藤　圭一; Keiichi Kondo; 圭一近藤; 賢妹尾; Masaru Senoo
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2018-12-21
Filing date: 2018-12-21
Publication date: 2020-07-02

Abstract

To provide a technology that can improve avalanche resistance.SOLUTION: In a vertical type semiconductor device in which current flows in a longitudinal direction between a first principal surface electrode provided on one principal surface of a semiconductor substrate and a second principal surface electrode provided on the other principal surface. The semiconductor substrate is partitioned into an element region in which a transistor structure is formed and a peripheral region which is positioned around the element region. The element region of the semiconductor substrate has a plurality of avalanche breakdown parts in which the thickness of a drift region provided in the semiconductor substrate is formed to be thin, and the plurality of avalanche breakdown parts are arranged within the element region in a scattering manner.SELECTED DRAWING: Figure 2

Description

本明細書が開示する技術は、半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device.

半導体基板の一方の主面に設けられている第１主面電極と他方の主面に設けられている第２主面電極の間を電流が縦方向に流れる縦型の半導体装置の開発が進められている。このような半導体装置の半導体基板は、トランジスタ構造が形成されている素子領域と、素子領域の周囲に位置する周辺領域と、に区画されている。半導体基板の素子領域には、トランジスタ構造の構成要素であるトレンチゲート部が設けられている。半導体基板の周辺領域には、例えば周辺耐圧構造が設けられている。 Development of a vertical semiconductor device in which a current flows vertically between a first main surface electrode provided on one main surface of a semiconductor substrate and a second main surface electrode provided on the other main surface Has been. The semiconductor substrate of such a semiconductor device is divided into an element region in which a transistor structure is formed and a peripheral region located around the element region. A trench gate portion, which is a component of a transistor structure, is provided in the element region of the semiconductor substrate. A peripheral breakdown voltage structure is provided in the peripheral region of the semiconductor substrate, for example.

このような半導体装置では、スイッチング動作時のアバランシェ耐圧を向上させる技術の開発が望まれている。特許文献１は、素子領域と周辺領域の境界部分に、ドリフト領域の厚みを薄くしたアバランシェ降伏部（特許文献１では、「弱耐圧領域」という）を形成するとともに、そのアバランシェ降伏部の表面に設けられているトレンチゲート部のゲート絶縁膜の膜厚を厚くする技術を開示する。特許文献１の技術は、半導体基板内においてアバランシェ降伏が発生する領域をアバランシェ降伏部に限定することを特徴としている。これにより、アバランシェ降伏部でアバランシェ降伏が発生したとしても、そのアバランシェ降伏部の表面に設けられているゲート絶縁膜の膜厚が厚く形成されていることから、ゲート絶縁膜の破壊が抑制されるとしている。 In such a semiconductor device, development of a technique for improving the avalanche breakdown voltage at the time of switching operation is desired. In Patent Document 1, an avalanche breakdown part having a thin drift region (in Patent Document 1, referred to as a “weak breakdown voltage region”) is formed at the boundary between the element region and the peripheral region, and the surface of the avalanche breakdown part is formed. A technique for increasing the thickness of the gate insulating film in the provided trench gate portion is disclosed. The technique of Patent Document 1 is characterized in that the region where avalanche breakdown occurs in the semiconductor substrate is limited to the avalanche breakdown portion. As a result, even if avalanche breakdown occurs in the avalanche breakdown portion, the gate insulating film is formed thickly on the surface of the avalanche breakdown portion, so that the breakdown of the gate insulating film is suppressed. I am trying.

特開２０１７−７９２９２号公報JP, 2017-79292, A

特許文献１の技術では、アバランシェ降伏部の表面に設けられているゲート絶縁膜の膜厚を厚くする必要がある。このため、このトレンチゲート部の閾値電圧が増加するという問題がある。このような閾値電圧の増加を顕在化しないようにするためには、アバランシェ降伏部の面積を小さくする必要がある。しかしながら、アバランシェ降伏部の面積を小さくすると、小面積のアバランシェ降伏部でアバランシェエネルギーを受け止める必要があり、アバランシェ耐量が低下してしまう。本明細書は、アバランシェ耐量を向上させることができる技術を提供する。 In the technique of Patent Document 1, it is necessary to increase the thickness of the gate insulating film provided on the surface of the avalanche breakdown portion. Therefore, there is a problem that the threshold voltage of the trench gate portion increases. In order to prevent such an increase in the threshold voltage from becoming apparent, it is necessary to reduce the area of the avalanche breakdown portion. However, if the area of the avalanche breakdown portion is reduced, it is necessary to receive the avalanche energy in the small area avalanche breakdown portion, and the avalanche withstand capability will be reduced. This specification provides the technique which can improve avalanche tolerance.

本明細書が開示する技術は、半導体基板の一方の主面に設けられている第１主面電極と他方の主面に設けられている第２主面電極の間を電流が縦方向に流れる縦型の半導体装置に適用され得る。本明細書が開示する半導体装置では、前記半導体基板が、トランジスタ構造が形成されている素子領域と、前記素子領域の周囲に位置する周辺領域と、に区画されている。前記半導体基板の前記素子領域は、前記半導体基板内に設けられているドリフト領域の厚みが薄く形成されている複数のアバランシェ降伏部を有している。前記複数のアバランシェ降伏部が、前記素子領域内に亘って分散して配置されている。 In the technique disclosed in this specification, a current flows in a vertical direction between a first main surface electrode provided on one main surface of a semiconductor substrate and a second main surface electrode provided on the other main surface. It can be applied to a vertical semiconductor device. In the semiconductor device disclosed in this specification, the semiconductor substrate is divided into an element region in which a transistor structure is formed and a peripheral region located around the element region. The element region of the semiconductor substrate has a plurality of avalanche breakdown parts in which the thickness of the drift region provided in the semiconductor substrate is thin. The plurality of avalanche breakdown parts are distributed and arranged in the element region.

上記半導体装置では、スイッチング動作時にアバランシェ降伏が発生する場合、まずは前記複数のアバランシェ降伏部のいずれか１つでアバランシェ降伏が発生する。アバランシェ降伏が発生すると、そのアバランシェ降伏部の温度が上昇する。半導体は負の温度係数を有していることから、温度が上昇したアバランシェ降伏部の電流が減少する。すると次に、他のアバランシェ降伏部でアバランシェ降伏が発生する。その領域でも、温度が上昇して電流が減少する。すると次に、他のアバランシェ降伏部でアバランシェ降伏が発生する。このように、複数のアバランシェ降伏部でアバランシェ降伏が次々にリレーされる現象（カレントフィラメント）が生じる。上記半導体装置では、前記複数のアバランシェ降伏部が前記素子領域内に亘って分散して配置されているので、前記素子領域の全体でアバランシェエネルギーを受け止めることができる。これにより、上記半導体装置は、高いアバランシェ耐量を有することができる。なお、上記半導体装置では、表面のゲート構造を何ら限定するものではない。したがって、上記半導体装置では、閾値電圧の増加を抑制しながら、アバランシェ耐量を向上させることができる。 In the above semiconductor device, when avalanche breakdown occurs during switching operation, first, avalanche breakdown occurs in any one of the plurality of avalanche breakdown portions. When the avalanche breakdown occurs, the temperature of the avalanche breakdown portion rises. Since the semiconductor has a negative temperature coefficient, the current in the avalanche breakdown portion where the temperature rises decreases. Then, next, avalanche breakdown occurs in another avalanche breakdown. Even in that region, the temperature rises and the current decreases. Then, next, avalanche breakdown occurs in another avalanche breakdown. In this way, a phenomenon (current filament) in which avalanche breakdown is relayed one after another occurs at a plurality of avalanche breakdown portions. In the above semiconductor device, since the plurality of avalanche breakdown portions are arranged in a distributed manner in the element region, it is possible to receive avalanche energy in the entire element region. As a result, the semiconductor device can have a high avalanche withstand capability. In the above semiconductor device, the gate structure on the surface is not limited at all. Therefore, in the above semiconductor device, the avalanche withstand capability can be improved while suppressing an increase in the threshold voltage.

本実施形態の半導体装置の平面図を模式的に示す。The top view of the semiconductor device of this embodiment is shown typically. 本実施形態の半導体装置の素子領域の要部断面図の一例を模式的に示しており、図１のＩＩ−ＩＩ線に対応した断面である。1 is a schematic cross-sectional view taken along line II-II in FIG. 1, illustrating an example of a cross-sectional view of a main part of an element region of a semiconductor device of this embodiment. 本実施形態の半導体装置の平面図を模式的に示しており、アバランシェ降伏部の位置を重ねて示している。FIG. 2 schematically shows a plan view of the semiconductor device of this embodiment, and shows the position of the avalanche breakdown portion in an overlapping manner. 本実施形態の半導体装置の素子領域の要部断面図の他の一例を模式的に示しており、図１のＩＩ−ＩＩ線に対応した断面である。Another example of the principal part cross-sectional view of the element region of the semiconductor device of the present embodiment is schematically shown, and is a cross-section corresponding to line II-II in FIG. 1. 本実施形態の半導体装置の素子領域の要部断面図の他の一例を模式的に示しており、図１のＩＩ−ＩＩ線に対応した断面である。Another example of the principal part cross-sectional view of the element region of the semiconductor device of the present embodiment is schematically shown, and is a cross-section corresponding to line II-II in FIG. 1. 本実施形態の半導体装置の素子領域の要部断面図の他の一例を模式的に示しており、図１のＩＩ−ＩＩ線に対応した断面である。Another example of the principal part cross-sectional view of the element region of the semiconductor device of the present embodiment is schematically shown, and is a cross-section corresponding to line II-II in FIG. 1.

図１に、本実施形態に係る半導体装置１の平面図を模式的に示す。半導体装置１は、半導体基板１０を用いて製造されている。半導体基板１０は、素子領域１０Ａと、素子領域１０Ａの周囲に位置する周辺領域１０Ｂに区画されている。この例では、一対の矩形状の素子領域１０Ａが半導体基板１０に区画されている。半導体基板１０の素子領域１０Ａには、後述するように、ＩＧＢＴ（Insulated Gate Bipolar Transistor）構造を構成するトランジスタ構造が形成されている。半導体基板１０のうちの素子領域１０Ａ以外の領域が周辺領域１０Ｂとして区画されている。周辺領域１０Ｂに対応する半導体基板１０内には、ガードリング等の周辺耐圧構造が形成されている。さらに、半導体基板１０の周辺領域１０Ｂ上には、複数の小信号パッド２６が設けられている。小信号パッド２６の種類としては、例えばゲート信号を入力するためのゲートパッド、温度センス信号を出力するための温度センスパッド及び電流センス信号を出力するための電流センスパッドが挙げられる。 FIG. 1 schematically shows a plan view of a semiconductor device 1 according to this embodiment. The semiconductor device 1 is manufactured using the semiconductor substrate 10. The semiconductor substrate 10 is divided into an element region 10A and a peripheral region 10B located around the element region 10A. In this example, a pair of rectangular element regions 10A is partitioned into the semiconductor substrate 10. A transistor structure forming an IGBT (Insulated Gate Bipolar Transistor) structure is formed in the element region 10A of the semiconductor substrate 10 as described later. A region of the semiconductor substrate 10 other than the element region 10A is partitioned as a peripheral region 10B. A peripheral breakdown voltage structure such as a guard ring is formed in the semiconductor substrate 10 corresponding to the peripheral region 10B. Further, a plurality of small signal pads 26 are provided on the peripheral region 10B of the semiconductor substrate 10. Examples of the types of the small signal pad 26 include a gate pad for inputting a gate signal, a temperature sense pad for outputting a temperature sense signal, and a current sense pad for outputting a current sense signal.

図２に、図１のＩＩ−ＩＩ線に対応した断面図を模式的に示す。図２に示されるように、半導体装置１は、シリコン基板である半導体基板１０、半導体基板１０の裏面上に設けられているコレクタ電極２２、半導体基板１０の表面上に設けられているエミッタ電極２４、及び、半導体基板１０の表層部に設けられている複数のトレンチゲート部３０を備えている。なお、半導体基板１０の材料は、シリコンに代えて他の半導体（例えば、炭化珪素、窒化ガリウム）でもよい。 FIG. 2 schematically shows a sectional view corresponding to the line II-II in FIG. As shown in FIG. 2, the semiconductor device 1 includes a semiconductor substrate 10 which is a silicon substrate, a collector electrode 22 provided on the back surface of the semiconductor substrate 10, and an emitter electrode 24 provided on the front surface of the semiconductor substrate 10. , And a plurality of trench gate portions 30 provided in the surface layer portion of the semiconductor substrate 10. The material of the semiconductor substrate 10 may be another semiconductor (eg, silicon carbide or gallium nitride) instead of silicon.

複数のトレンチゲート部３０の各々は、ゲート電極３２及びゲート絶縁膜３４を有している。ゲート電極３２は、ゲート絶縁膜３４によって半導体基板１０から絶縁されている。この例では、複数のトレンチゲート部３０の各々は、半導体基板１０の素子領域１０Ａにおいて、ｘ方向に沿って伸びているとともに、所定間隔を置いてｙ方向に沿って並んでいる。このように、複数のトレンチゲート部３０は、半導体基板１０の表面に対して直交する方向から見たときに（以下、「平面視したときに」という）、ストライプ状のレイアウトを有している。なお、複数のトレンチゲート部３０のレイアウトは特に限定されるものではない。この例に代えて、複数のトレンチゲート部３０は、平面視したときに格子状のレイアウトを有していてもよい。 Each of the plurality of trench gate portions 30 has a gate electrode 32 and a gate insulating film 34. The gate electrode 32 is insulated from the semiconductor substrate 10 by the gate insulating film 34. In this example, each of the plurality of trench gate portions 30 extends along the x direction in the element region 10A of the semiconductor substrate 10 and is arranged along the y direction at a predetermined interval. As described above, the plurality of trench gate portions 30 have a striped layout when viewed from a direction orthogonal to the surface of the semiconductor substrate 10 (hereinafter, referred to as “when viewed in plan”). .. The layout of the plurality of trench gate portions 30 is not particularly limited. Instead of this example, the plurality of trench gate portions 30 may have a grid-like layout when seen in a plan view.

半導体基板１０は、ｐ⁺型のコレクタ領域１１、ｎ型のバッファ領域１２、ｎ^-型のドリフト領域１３、ｐ型のボディ領域１４、ｐ⁺型のボディコンタクト領域１５、及び、ｎ⁺型のエミッタ領域１６を有している。 The semiconductor substrate 10 includes a p ⁺ type collector region 11, an n type buffer region 12, an n ⁻ type drift region 13, a p type body region 14, a p ⁺ type body contact region 15, and an n ⁺ type body contact region 15. It has an emitter region 16.

コレクタ領域１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の裏面に露出するように設けられている。コレクタ領域１１は、半導体基板１０の裏面を被覆するコレクタ電極２２にオーミック接触している。コレクタ領域１１は、イオン注入技術を利用して、半導体基板１０の裏面に向けてボロンをイオン注入し、半導体基板１０の裏層部に形成される。 The collector region 11 is arranged in the back layer portion of the semiconductor substrate 10 and is provided so as to be exposed on the back surface of the semiconductor substrate 10. The collector region 11 is in ohmic contact with the collector electrode 22 that covers the back surface of the semiconductor substrate 10. The collector region 11 is formed in the back layer portion of the semiconductor substrate 10 by ion-implanting boron toward the back surface of the semiconductor substrate 10 using an ion implantation technique.

バッファ領域１２は、コレクタ領域１１上に設けられており、コレクタ領域１１とドリフト領域１３の間に配置されており、ドリフト領域１３よりもｎ型不純物の濃度が濃い領域である。バッファ領域１２は、イオン注入技術を利用して、半導体基板１０の裏面に向けてリンをイオン注入して形成される。 The buffer region 12 is provided on the collector region 11, is arranged between the collector region 11 and the drift region 13, and has a higher concentration of n-type impurities than the drift region 13. The buffer region 12 is formed by ion-implanting phosphorus toward the back surface of the semiconductor substrate 10 using an ion-implantation technique.

ドリフト領域１３は、バッファ領域１２上に設けられており、バッファ領域１２とボディ領域１４の間に配置されている。ドリフト領域１３は、半導体基板１０内に他の半導体領域を形成した残部である。 The drift region 13 is provided on the buffer region 12 and is arranged between the buffer region 12 and the body region 14. The drift region 13 is the remaining portion of the semiconductor substrate 10 on which another semiconductor region is formed.

ボディ領域１４は、ドリフト領域１３上に設けられており、半導体基板１０の表層部に配置されている。ボディ領域１４は、イオン注入技術を利用して、半導体基板１０の表面に向けてボロンをイオン注入し、半導体基板１０の表層部に形成される。 The body region 14 is provided on the drift region 13 and is arranged on the surface layer portion of the semiconductor substrate 10. The body region 14 is formed in the surface layer portion of the semiconductor substrate 10 by ion-implanting boron toward the surface of the semiconductor substrate 10 using an ion implantation technique.

ボディコンタクト領域１５は、ボディ領域１４上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出しており、ボディ領域１４よりもｐ型不純物の濃度が濃い領域である。ボディコンタクト領域１５は、エミッタ電極２４にオーミック接触している。これにより、ボディ領域１４は、ボディコンタクト領域１５を介してエミッタ電極２４に電気的に接続されている。ボディコンタクト領域１５は、イオン注入技術を利用して、半導体基板１０の表面に向けてボロンイオン注入し、半導体基板１０の表層部に形成される。 The body contact region 15 is provided on the body region 14, is disposed on the surface layer portion of the semiconductor substrate 10, is exposed on the surface of the semiconductor substrate 10, and has a p-type impurity concentration lower than that of the body region 14. It is a dark area. The body contact region 15 is in ohmic contact with the emitter electrode 24. As a result, the body region 14 is electrically connected to the emitter electrode 24 via the body contact region 15. The body contact region 15 is formed in the surface layer portion of the semiconductor substrate 10 by implanting boron ions toward the surface of the semiconductor substrate 10 using an ion implantation technique.

エミッタ領域１６は、ボディ領域１４上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出している。エミッタ領域１６は、ボディ領域１４によってドリフト領域１３から隔てられているとともにトレンチゲート部３０の側面に接している。エミッタ領域１６は、エミッタ電極２４にオーミック接触している。エミッタ領域１６は、イオン注入技術を利用して、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。 The emitter region 16 is provided on the body region 14, is arranged in the surface layer portion of the semiconductor substrate 10, and is exposed on the surface of the semiconductor substrate 10. Emitter region 16 is separated from drift region 13 by body region 14 and is in contact with the side surface of trench gate portion 30. The emitter region 16 is in ohmic contact with the emitter electrode 24. The emitter region 16 is formed in the surface layer portion of the semiconductor substrate 10 by ion-implanting phosphorus toward the surface of the semiconductor substrate 10 using an ion implantation technique.

図２に示されるように、半導体装置１では、半導体基板１０が複数のアバランシェ降伏部１００を有している。アバランシェ降伏部１００は、半導体基板１０に設けられているドリフト領域１３の厚みが、周囲のドリフト領域１３の厚みよりも薄く形成されている領域である。この例では、一部のバッファ領域１２が厚く形成されることにより、対応する位置のドリフト領域１３の厚みが薄く形成されている。このようにドリフト領域１３の厚みが薄く形成されたアバランシェ降伏部１００では、他の領域よりも耐圧が低下し、スイッチング動作時に優先的にアバランシェ降伏が発生するようになる。 As shown in FIG. 2, in the semiconductor device 1, the semiconductor substrate 10 has a plurality of avalanche breakdown parts 100. The avalanche breakdown part 100 is a region in which the thickness of the drift region 13 provided in the semiconductor substrate 10 is smaller than the thickness of the surrounding drift region 13. In this example, a part of the buffer region 12 is formed thick, so that the drift region 13 at a corresponding position is formed thin. In the avalanche breakdown portion 100 in which the drift region 13 is thus formed thin, the breakdown voltage is lower than in other regions, and avalanche breakdown occurs preferentially during the switching operation.

図３に、半導体基板１０の素子領域１０Ａ内に配置されている複数のアバランシェ降伏部１００の位置を重ねて示す。ドットが施された領域が、半導体基板１０の素子領域１０Ａに形成されているアバランシェ降伏部１００の位置に対応している。図３に示されるように、複数のアバランシェ降伏部１００は、半導体基板１０の素子領域１０Ａ内に亘って分散して配置されている。この例では、複数のアバランシェ降伏部１００は、ｘ方向とｙ方向の各々に沿って等間隔で繰り返し配置されている。より詳細には、複数のアバランシェ降伏部１００は、半導体基板１０の素子領域１０Ａのうちのｘ方向の一方の端部、半導体基板１０の素子領域１０Ａのうちのｘ方向の他方の端部、さらに、これら両端部の間に複数個が配置されるように、半導体基板１０の素子領域１０Ａ内に分散して配置されている。さらに、複数のアバランシェ降伏部１００は、半導体基板１０の素子領域１０Ａのうちのｙ方向の一方の端部、半導体基板１０の素子領域１０Ａのうちのｙ方向の他方の端部、さらに、これら両端部の間に複数個が配置されるように、半導体基板１０の素子領域１０Ａ内に亘って分散して配置されている。 In FIG. 3, the positions of the plurality of avalanche breakdown portions 100 arranged in the element region 10A of the semiconductor substrate 10 are shown in an overlapping manner. The doted region corresponds to the position of the avalanche breakdown portion 100 formed in the element region 10A of the semiconductor substrate 10. As shown in FIG. 3, the plurality of avalanche breakdown portions 100 are dispersedly arranged in the element region 10A of the semiconductor substrate 10. In this example, the plurality of avalanche breakdown parts 100 are repeatedly arranged at equal intervals along each of the x direction and the y direction. More specifically, the plurality of avalanche breakdown portions 100 include one end in the x direction of the device region 10A of the semiconductor substrate 10, the other end in the x direction of the device region 10A of the semiconductor substrate 10, and The element regions 10A of the semiconductor substrate 10 are dispersedly arranged so that a plurality of them are arranged between the both ends. Further, the plurality of avalanche breakdown portions 100 are formed at one end in the y direction of the element region 10A of the semiconductor substrate 10, at the other end of the element region 10A of the semiconductor substrate 10 in the y direction, and at both ends thereof. The plurality of elements are arranged in a distributed manner over the element region 10A of the semiconductor substrate 10 so as to be arranged between the portions.

図２を参照し、アバランシェ降伏部１００をさらに詳細に説明する。ここで、トレンチゲート部３０のピッチを「Ｐ１」とする。トレンチゲート部３０のピッチＰ１は、トレンチゲート部３０の長手方向（ｘ方向）に直交する短手方向（ｙ方向）における単位セルの幅である。 The avalanche yield part 100 will be described in more detail with reference to FIG. Here, the pitch of the trench gate portions 30 is "P1". The pitch P1 of the trench gate portion 30 is the width of the unit cell in the lateral direction (y direction) orthogonal to the longitudinal direction (x direction) of the trench gate portion 30.

アバランシェ降伏部１００の最小幅Ｗ１は、トレンチゲート部３０のピッチＰ１の２倍以上であり、且つ、１０倍以下である。アバランシェ降伏部１００の最小幅Ｗ１は、突出するバッファ領域１２の幅を用いて特定される。また、この例では、アバランシェ降伏部１００の最小幅Ｗ１として計測される方向が、トレンチゲート部３０の短手方向（ｙ方向）に一致する。なお、ｘ方向におけるアバランシェ降伏部１００の幅も、この最小幅Ｗ１と同一の長さであってもよい。アバランシェ降伏部１００の最小幅Ｗ１がトレンチゲート部３０のピッチＰ１の２倍以上であると、アバランシェ降伏部１００でアバランシェ降伏が発生したときに、トレンチゲート部３０の電界集中を抑えることができる。また、アバランシェ降伏部１００の最小幅Ｗ１がトレンチゲート部３０のピッチＰ１の１０倍以下であると、より多くのアバランシェ降伏部１００を半導体基板１０の素子領域１０Ａ内に分散して配置することができる。 The minimum width W1 of the avalanche breakdown portion 100 is twice or more the pitch P1 of the trench gate portion 30 and 10 times or less. The minimum width W1 of the avalanche breakdown portion 100 is specified using the width of the protruding buffer region 12. Further, in this example, the direction measured as the minimum width W1 of the avalanche breakdown portion 100 matches the lateral direction (y direction) of the trench gate portion 30. The width of the avalanche yield part 100 in the x direction may be the same as the minimum width W1. When the minimum width W1 of the avalanche breakdown part 100 is at least twice the pitch P1 of the trench gate part 30, when the avalanche breakdown occurs in the avalanche breakdown part 100, the electric field concentration of the trench gate part 30 can be suppressed. Further, when the minimum width W1 of the avalanche breakdown portion 100 is 10 times or less of the pitch P1 of the trench gate portion 30, more avalanche breakdown portions 100 may be dispersedly arranged in the element region 10A of the semiconductor substrate 10. it can.

隣り合うアバランシェ降伏部１００の間の最小長さＬ１は、トレンチゲート部３０のピッチＰ１の１０倍以上であり、且つ、２０倍以下である。アバランシェ降伏部１００間の最小長さＬ１は、隣り合って突出しているバッファ領域１２の共通の側面の間の長さを用いて特定される。この例では、アバランシェ降伏部１００間の最小長さＬ１として計測される方向が、トレンチゲート部３０の短手方向（ｙ方向）に一致する。なお、ｘ方向におけるアバランシェ降伏部１００間の長さも、この最小長さＬ１と同一の長さであってもよい。アバランシェ降伏部１００間の最小長さＬ１がトレンチゲート部３０のピッチＰ１の１０倍以上であると、アバランシェ降伏部１００でアバランシェ降伏が発生したときに、そのアバランシェ降伏部１００の発熱が他のアバランシェ降伏部１００に伝わるのを抑えることができる。これにより、後述するカレントフィラメントを効率的に生じさせることができる。また、アバランシェ降伏部１００間の最小長さＬ１がトレンチゲート部３０のピッチＰ１の２０倍以下であると、半導体基板１０の素子領域１０Ａに占めるアバランシェ降伏部１００の面積を十分に確保することができ、アバランシェ降伏時のアバランシェエネルギーを十分に受け止めることができる。 The minimum length L1 between the adjacent avalanche breakdown portions 100 is 10 times or more and 20 times or less of the pitch P1 of the trench gate portions 30. The minimum length L1 between the avalanche breakdown parts 100 is specified using the length between the common side surfaces of the buffer regions 12 that are adjacent and protruding. In this example, the direction measured as the minimum length L1 between the avalanche breakdown portions 100 matches the lateral direction (y direction) of the trench gate portion 30. The length between the avalanche breakdown parts 100 in the x direction may be the same as the minimum length L1. When the minimum length L1 between the avalanche breakdown portions 100 is 10 times or more the pitch P1 of the trench gate portion 30, when avalanche breakdown occurs in the avalanche breakdown portion 100, heat generated in the avalanche breakdown portion 100 causes heat generated in another avalanche breakdown portion 100. It is possible to suppress the transmission to the yield section 100. This makes it possible to efficiently generate a current filament described later. When the minimum length L1 between the avalanche breakdown parts 100 is 20 times or less the pitch P1 of the trench gate parts 30, the area of the avalanche breakdown parts 100 occupying the element region 10A of the semiconductor substrate 10 can be sufficiently secured. It is possible to fully receive the avalanche energy at the time of avalanche surrender.

次に、半導体装置１の動作を説明する。トレンチゲート部３０のゲート電極３２の電位をゲート閾値より高い電位まで上昇させると、ドリフト領域１３とエミッタ領域１６を隔てる部分のボディ領域１４にチャネルが形成され、半導体装置１がターンオンする。一方、トレンチゲート部３０のゲート電極３２の電位をゲート閾値より低い電位まで下降させると、ドリフト領域１３とエミッタ領域１６を隔てる部分のボディ領域１４のチャネルが消失し、半導体装置１がターンオフする。このように、半導体装置１は、トレンチゲート部３０のゲート電極３２の電位に基づいて、コレクタ電極２２とエミッタ電極２４の間を縦方向に流れる電流を制御することができる。 Next, the operation of the semiconductor device 1 will be described. When the potential of the gate electrode 32 of the trench gate section 30 is raised to a potential higher than the gate threshold value, a channel is formed in the body region 14 that separates the drift region 13 and the emitter region 16, and the semiconductor device 1 is turned on. On the other hand, when the potential of the gate electrode 32 of the trench gate portion 30 is lowered to a potential lower than the gate threshold value, the channel of the body region 14 that separates the drift region 13 and the emitter region 16 disappears, and the semiconductor device 1 is turned off. As described above, the semiconductor device 1 can control the current flowing in the vertical direction between the collector electrode 22 and the emitter electrode 24 based on the potential of the gate electrode 32 of the trench gate portion 30.

半導体装置１がターンオフするときに、半導体基板１０内でアバランシェ降伏が発生する。半導体装置１では、半導体基板１０の素子領域１０Ａ内に複数のアバランシェ降伏部１００が設けられているので、まずこの複数のアバランシェ降伏部１００のいずれか１つでアバランシェ降伏が発生する。アバランシェ降伏が発生すると、そのアバランシェ降伏部１００の温度が上昇する。半導体は負の温度係数を有していることから、温度が上昇したアバランシェ降伏部１００の電流が減少する。すると次に、他のアバランシェ降伏部１００でアバランシェ降伏が発生する。その領域でも、温度が上昇して電流が減少する。すると次に、他のアバランシェ降伏部１００でアバランシェ降伏が発生する。このように、複数のアバランシェ降伏部１００でアバランシェ降伏が次々にリレーされる現象（カレントフィラメント）が生じる。半導体装置１では、複数のアバランシェ降伏部１００が半導体基板１０の素子領域１０Ａ内に亘って分散して配置されているので、素子領域１０Ａの全体でアバランシェエネルギーを受け止めることができる。これにより、半導体装置１は、高いアバランシェ耐量を有することができる。さらに、半導体装置１では、半導体基板１０の素子領域１０Ａ内に設けられている複数のトレンチゲート部３０は共通形状である。半導体装置１では、複数のアバランシェ降伏部１００が素子領域１０Ａ内に設けられていても、表面構造を変更する必要がない。このため、半導体装置１は、閾値電圧の増加を抑制しながら、アバランシェ耐量を向上させることができる。 Avalanche breakdown occurs in the semiconductor substrate 10 when the semiconductor device 1 is turned off. In the semiconductor device 1, since the plurality of avalanche breakdown parts 100 are provided in the element region 10A of the semiconductor substrate 10, first, any one of the plurality of avalanche breakdown parts 100 causes avalanche breakdown. When the avalanche breakdown occurs, the temperature of the avalanche breakdown section 100 rises. Since the semiconductor has a negative temperature coefficient, the current of the avalanche breakdown part 100 whose temperature has risen decreases. Then, next, avalanche breakdown occurs in the other avalanche breakdown section 100. Even in that region, the temperature rises and the current decreases. Then, next, avalanche breakdown occurs in the other avalanche breakdown section 100. In this way, a phenomenon (current filament) in which avalanche breakdown is relayed one after another occurs in the plurality of avalanche breakdown portions 100. In the semiconductor device 1, since the plurality of avalanche breakdown portions 100 are arranged dispersedly in the element region 10A of the semiconductor substrate 10, the entire element region 10A can receive the avalanche energy. Thereby, the semiconductor device 1 can have a high avalanche withstand capability. Further, in the semiconductor device 1, the plurality of trench gate portions 30 provided in the element region 10A of the semiconductor substrate 10 have a common shape. In the semiconductor device 1, even if the plurality of avalanche breakdown parts 100 are provided in the element region 10A, it is not necessary to change the surface structure. Therefore, the semiconductor device 1 can improve the avalanche withstand capability while suppressing an increase in the threshold voltage.

図４に示す変形例の半導体装置２は、アバランシェ降伏部１００に対応した位置のコレクタ領域１１の膜厚が厚く形成されていることを特徴とする。これにより、バッファ領域１２の厚みが、半導体基板１０の素子領域１０Ａの全体に亘って概ね均一にすることができる。これにより、コレクタ領域１１からの正孔注入量が半導体基板１０の素子領域１０Ａの全体に亘って均一となり、半導体装置２がオンしているときにドリフト領域１３を流れる電流分布を均一とすることができる。 The semiconductor device 2 of the modified example shown in FIG. 4 is characterized in that the collector region 11 at a position corresponding to the avalanche breakdown portion 100 is formed to have a large film thickness. Thereby, the thickness of the buffer region 12 can be made substantially uniform over the entire element region 10A of the semiconductor substrate 10. As a result, the amount of holes injected from the collector region 11 becomes uniform over the entire element region 10A of the semiconductor substrate 10, and the current distribution in the drift region 13 becomes uniform when the semiconductor device 2 is on. You can

図５に示す変形例の半導体装置３は、アバランシェ降伏部１００に対応した位置のコレクタ電極の膜厚が厚く形成されていることを特徴とする。図４に示す半導体装置２のように、一部のコレクタ領域１１及び一部のバッファ領域１２の厚みを変更しようとすると、イオン注入用のマスクが複数必要となり、製造工数が多くなる。図５に示す半導体装置５では、アバランシェ降伏部１００に対応した位置の半導体基板１０の裏面にトレンチを予め形成しておくことで、コレクタ領域１１とバッファ領域１２をマスクなしで形成することができる。製造工数が大幅に削減される。 The semiconductor device 3 of the modified example shown in FIG. 5 is characterized in that the collector electrode at a position corresponding to the avalanche breakdown portion 100 is formed thick. If the thicknesses of some of the collector regions 11 and some of the buffer regions 12 are to be changed as in the semiconductor device 2 shown in FIG. 4, a plurality of masks for ion implantation are required, which increases the number of manufacturing steps. In the semiconductor device 5 shown in FIG. 5, a trench is previously formed in the back surface of the semiconductor substrate 10 at a position corresponding to the avalanche breakdown portion 100, so that the collector region 11 and the buffer region 12 can be formed without a mask. .. Manufacturing man-hours are significantly reduced.

図６に示す変形例の半導体装置４は、ドリフト領域１３とボディ領域１４の間に、ドリフト領域１３よりもｎ型不純物の濃度が濃いバリア層１７が設けられていることを特徴とする。本明細書が開示する技術は、このようなバリア層１７を有する半導体装置４にも有用である。 The semiconductor device 4 of the modified example shown in FIG. 6 is characterized in that a barrier layer 17 having a higher concentration of n-type impurities than the drift region 13 is provided between the drift region 13 and the body region 14. The technique disclosed in this specification is also useful for the semiconductor device 4 having such a barrier layer 17.

上記実施形態では、半導体基板１０の素子領域１０ＡにＩＧＢＴ構造のみが形成されている例を例示した。この例に代えて、素子領域１０ＡにＩＧＢＴ構造とダイオード構造で構成された逆導通ＩＧＢＴ構造が形成されていてもよい。この場合、アバランシェ降伏部１００は、素子領域１０ＡのうちのＩＧＢＴ構造の範囲に形成される。また、素子領域１０ＡにＭＯＳＦＥＴ構造が形成されていてもよい。 In the above embodiment, the example in which only the IGBT structure is formed in the element region 10A of the semiconductor substrate 10 has been illustrated. Instead of this example, a reverse conducting IGBT structure including an IGBT structure and a diode structure may be formed in the element region 10A. In this case, the avalanche breakdown portion 100 is formed within the IGBT structure within the element region 10A. Moreover, a MOSFET structure may be formed in the element region 10A.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described above in detail, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in the present specification or the drawings exert technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technique illustrated in the present specification or the drawings achieves a plurality of purposes at the same time, and achieving the one purpose among them has technical utility.

１：半導体装置
１０：半導体基板
１１：コレクタ領域
１２：バッファ領域
１３：ドリフト領域
１４：ボディ領域
１５：ボディコンタクト領域
１６：エミッタ領域
２２：コレクタ電極
２４：エミッタ電極
３０：トレンチゲート部
３２：ゲート電極
３４：ゲート絶縁膜
１００：アバランシェ降伏部 1 :semiconductor device 10 :semiconductor substrate 11 :collector region 12 :buffer region 13 :drift region 14 :body region 15 :body contact region 16 :emitter region 22 :collector electrode 24 :emitter electrode 30 :trench gate part 32 :gate electrode 34: Gate insulating film 100: Avalanche breakdown part

Claims

A vertical semiconductor device in which an electric current flows in a vertical direction between a first main surface electrode provided on one main surface of a semiconductor substrate and a second main surface electrode provided on the other main surface,
The semiconductor substrate is divided into an element region in which a transistor structure is formed, and a peripheral region located around the element region,
The element region of the semiconductor substrate has a plurality of avalanche breakdown parts in which the thickness of the drift region provided in the semiconductor substrate is thin.
A semiconductor device, wherein the plurality of avalanche breakdown portions are arranged dispersedly in the element region.